JPH06175917A - フラッシュメモリ - Google Patents
フラッシュメモリInfo
- Publication number
- JPH06175917A JPH06175917A JP4322898A JP32289892A JPH06175917A JP H06175917 A JPH06175917 A JP H06175917A JP 4322898 A JP4322898 A JP 4322898A JP 32289892 A JP32289892 A JP 32289892A JP H06175917 A JPH06175917 A JP H06175917A
- Authority
- JP
- Japan
- Prior art keywords
- address
- block
- flash eprom
- chip
- address conversion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】
【目的】フラッシュＥＰＲＯＭのイレーズ寿命制御を行
いながら、格納されたプログラムコードを直接実行可能
な制御方式を提供する。 【構成】フランシュＥＰＲＯＭチップに、ブロックアド
レス変換テーブルと、チップセレクトテーブルを内蔵
し、チップに入力されるアドレスをリマップする。ま
た、チップアドレスをデータバスから入力することのよ
り、複数チップのブロック連続性も確保する。 【効果】複数のフラッシュＥＰＲＯＭに格納された、プ
ログラムコードを直接実行可能となる。また、ブロック
管理情報をシステムメモリや特定のメモリブロックに配
置する必要がなく、メモリの使用効率を向上することが
できる。
いながら、格納されたプログラムコードを直接実行可能
な制御方式を提供する。 【構成】フランシュＥＰＲＯＭチップに、ブロックアド
レス変換テーブルと、チップセレクトテーブルを内蔵
し、チップに入力されるアドレスをリマップする。ま
た、チップアドレスをデータバスから入力することのよ
り、複数チップのブロック連続性も確保する。 【効果】複数のフラッシュＥＰＲＯＭに格納された、プ
ログラムコードを直接実行可能となる。また、ブロック
管理情報をシステムメモリや特定のメモリブロックに配
置する必要がなく、メモリの使用効率を向上することが
できる。
Description
【０００１】
【産業上の利用分野】本発明は、小型携帯情報処理装置
等に利用される、低価格な不揮発性メモリの、アドレス
マッピング技術に関する。
等に利用される、低価格な不揮発性メモリの、アドレス
マッピング技術に関する。
【０００２】
【従来の技術】従来の携帯可能な小型情報処理装置は、
機器の小型化のため、あるいは、バッテリ駆動を行なう
等のため、ハードディスクドライブやフロッピーディス
クドライブ等のファイル装置を用いずに、マスクＲＯＭ
やＥＰＲＯＭ等の半導体デバイスに、ＯＳやアプリケー
ションプログラム等を格納する構成とし、マスクＲＯＭ
やＥＰＲＯＭ上のＯＳやアプリケーションプログラムの
コードを実行していた。
機器の小型化のため、あるいは、バッテリ駆動を行なう
等のため、ハードディスクドライブやフロッピーディス
クドライブ等のファイル装置を用いずに、マスクＲＯＭ
やＥＰＲＯＭ等の半導体デバイスに、ＯＳやアプリケー
ションプログラム等を格納する構成とし、マスクＲＯＭ
やＥＰＲＯＭ上のＯＳやアプリケーションプログラムの
コードを実行していた。
【０００３】前記マスクＲＯＭやＥＰＲＯＭは、デバイ
スに書き込まれたデータを、ユーザが書き替えることが
できないため、ＯＳのバージョンアップや、アプリケー
ションプログラム変更等を行なうことができない。この
ため、電気的消去可能なＥＰＲＯＭを、前記マスクＲＯ
ＭやＥＰＲＯＭの代わりに使うことが考えられるが、デ
バイスの集積度がマスクＲＯＭやＥＰＲＯＭに比べ低
く、コストアップや装置の小型化に反する等の問題があ
った。
スに書き込まれたデータを、ユーザが書き替えることが
できないため、ＯＳのバージョンアップや、アプリケー
ションプログラム変更等を行なうことができない。この
ため、電気的消去可能なＥＰＲＯＭを、前記マスクＲＯ
ＭやＥＰＲＯＭの代わりに使うことが考えられるが、デ
バイスの集積度がマスクＲＯＭやＥＰＲＯＭに比べ低
く、コストアップや装置の小型化に反する等の問題があ
った。
【０００４】そのため、近年、高集積化可能なＥＥＰＲ
ＯＭとして、フラッシュＥＰＲＯＭと呼ばれるデバイス
が開発され、携帯型情報処理装置に採用されつつある。
このフラッシュＥＰＲＯＭは、オンボードでイレーズと
ライトが可能であり、揮発性メモリであるダイナミック
ＲＡＭと同等の集積化をおこなうことができる等の、特
徴をもつ。
ＯＭとして、フラッシュＥＰＲＯＭと呼ばれるデバイス
が開発され、携帯型情報処理装置に採用されつつある。
このフラッシュＥＰＲＯＭは、オンボードでイレーズと
ライトが可能であり、揮発性メモリであるダイナミック
ＲＡＭと同等の集積化をおこなうことができる等の、特
徴をもつ。
【０００５】しかし、バイト単位のイレーズ・書き込み
をおこなうことができず、チップ単位、あるいは、ブロ
ック単位にイレーズをおこなう必要があることや、イレ
ーズ時間やライト時間が長い等の、欠点がある。また、
イレーズ回数にも寿命制限がある。
をおこなうことができず、チップ単位、あるいは、ブロ
ック単位にイレーズをおこなう必要があることや、イレ
ーズ時間やライト時間が長い等の、欠点がある。また、
イレーズ回数にも寿命制限がある。
【０００６】このため、前記欠点を解決し、小型携帯情
報処理装置で、フラッシュＥＰＲＯＭを利用する方式と
して、特開平４−３１７５６号に記載の、イレーズ・ラ
イトのブロック制御方式が提案されている。
報処理装置で、フラッシュＥＰＲＯＭを利用する方式と
して、特開平４−３１７５６号に記載の、イレーズ・ラ
イトのブロック制御方式が提案されている。
【０００７】しかし、前記ブロック制御方式は、ブロッ
クのイレーズやアドレス管理情報を、システムメモリ
上、あるいは、フラッシュメモリの特定ブロック上にも
ち、論理的な情報のつながりを、ソフトウェアにより確
保している。このため、フラッシュＥＰＲＯＭを利用し
たファイル装置等のエミュレーションは、問題なくおこ
なえるが、フラッシュＥＰＲＯＭに格納されているコー
ドを直接実行する場合には、問題がある。この原因は、
フラッシュＥＰＲＯＭのブロック内の格納データは、連
続であるが、ブロック間の連続性は、ブロック管理情報
により、確保されていることによる。
クのイレーズやアドレス管理情報を、システムメモリ
上、あるいは、フラッシュメモリの特定ブロック上にも
ち、論理的な情報のつながりを、ソフトウェアにより確
保している。このため、フラッシュＥＰＲＯＭを利用し
たファイル装置等のエミュレーションは、問題なくおこ
なえるが、フラッシュＥＰＲＯＭに格納されているコー
ドを直接実行する場合には、問題がある。この原因は、
フラッシュＥＰＲＯＭのブロック内の格納データは、連
続であるが、ブロック間の連続性は、ブロック管理情報
により、確保されていることによる。
【０００８】
【発明が解決しようとする課題】以上述べたように、本
発明は、フラッシュＥＰＲＯＭに格納された、コードを
直接実行可能でかつ、従来から提案されている、イレー
ズ・ライトのブロック制御を高速に処理することであ
る。
発明は、フラッシュＥＰＲＯＭに格納された、コードを
直接実行可能でかつ、従来から提案されている、イレー
ズ・ライトのブロック制御を高速に処理することであ
る。
【０００９】
【課題を解決するための手段】上記課題は、フラッシュ
ＥＰＲＯＭチップにブロック管理情報を内蔵することに
より達成される。つまり、ブロックアドレスとプロセッ
サのリードアクセスアドレスの対応をしめすアドレス変
換テーブルと、アドレス変換の有効・無効をしめす、バ
リッドビットと呼ぶ制御フラグをもつことにより達成さ
れる。また、アドレス変換テーブルと、バリッドビット
のセット・クリアを、外部バスサイクルによりおこなう
バスアクセス制御回路をもつ。さらに、複数のフラッシ
ュＥＰＲＯＭをセレクトする拡張ＲＯＭアドレスを前記
アドレス変換テーブルにもち、これに、フラッシュＥＰ
ＲＯＭのリードサイクルの始まりで、拡張ＲＯＭアドレ
スをセットする機構を設けても良い。また、前記アドレ
ス変換テーブルにアクセスブロックに対応した、ブロッ
クイレーズカウンタを設けても良い。
ＥＰＲＯＭチップにブロック管理情報を内蔵することに
より達成される。つまり、ブロックアドレスとプロセッ
サのリードアクセスアドレスの対応をしめすアドレス変
換テーブルと、アドレス変換の有効・無効をしめす、バ
リッドビットと呼ぶ制御フラグをもつことにより達成さ
れる。また、アドレス変換テーブルと、バリッドビット
のセット・クリアを、外部バスサイクルによりおこなう
バスアクセス制御回路をもつ。さらに、複数のフラッシ
ュＥＰＲＯＭをセレクトする拡張ＲＯＭアドレスを前記
アドレス変換テーブルにもち、これに、フラッシュＥＰ
ＲＯＭのリードサイクルの始まりで、拡張ＲＯＭアドレ
スをセットする機構を設けても良い。また、前記アドレ
ス変換テーブルにアクセスブロックに対応した、ブロッ
クイレーズカウンタを設けても良い。
【００１０】
【作用】フラッシュＥＰＲＯＭのリードアクセスアドレ
スは、小型携帯型情報処理装置のプロセッサ、あるい
は、外部バスマスタデバイスにより出力され、現在よく
使用される３２ビットシステムでは、４ＧＢ容量、３２
ビットのアドレス範囲をもっている。このアドレスは、
フラッシュＥＰＲＯＭに入力され、格納されている実行
コードを読み出される。
スは、小型携帯型情報処理装置のプロセッサ、あるい
は、外部バスマスタデバイスにより出力され、現在よく
使用される３２ビットシステムでは、４ＧＢ容量、３２
ビットのアドレス範囲をもっている。このアドレスは、
フラッシュＥＰＲＯＭに入力され、格納されている実行
コードを読み出される。
【００１１】ここで、トータル容量４Ｍビットで、３２
ブロックに分割されている、フラッシュＥＰＲＯＭにつ
いて説明する。その１ブロックのサイズは、１６ＫＢ容
量あり、このなかには連続に実行コードあるいは、ファ
イルデータが格納されている。そのアドレスは、フラッ
シュＥＰＲＯＭに入力される、アドレスの下位１４ビッ
トにより、直接アクセス可能になっている。また、フラ
ッシュＥＰＲＯＭに入力される、残りの上位５ビットア
ドレスにより、ブロックが指定される。プロセッサある
いは外部バスマスタデバイスは、このブロックは論理的
に連続にマップされていると想定している。
ブロックに分割されている、フラッシュＥＰＲＯＭにつ
いて説明する。その１ブロックのサイズは、１６ＫＢ容
量あり、このなかには連続に実行コードあるいは、ファ
イルデータが格納されている。そのアドレスは、フラッ
シュＥＰＲＯＭに入力される、アドレスの下位１４ビッ
トにより、直接アクセス可能になっている。また、フラ
ッシュＥＰＲＯＭに入力される、残りの上位５ビットア
ドレスにより、ブロックが指定される。プロセッサある
いは外部バスマスタデバイスは、このブロックは論理的
に連続にマップされていると想定している。
【００１２】しかし、フラッシュＥＰＲＯＭのブロック
のイレーズ回数を均一にし、チップの書き替え寿命を延
ばす、イレーズ・ライトのブロック制御を行なうため、
必ずしも、ブロックを連続的に使用することはない。こ
のため、入力される上位５ビットのアドレス情報を、フ
ラッシュＥＰＲＯＭに内蔵する、ブロックアドレス変換
テーブルにより、ハードウェアでリマップする。これに
より、アドレスの連続性が確保される。
のイレーズ回数を均一にし、チップの書き替え寿命を延
ばす、イレーズ・ライトのブロック制御を行なうため、
必ずしも、ブロックを連続的に使用することはない。こ
のため、入力される上位５ビットのアドレス情報を、フ
ラッシュＥＰＲＯＭに内蔵する、ブロックアドレス変換
テーブルにより、ハードウェアでリマップする。これに
より、アドレスの連続性が確保される。
【００１３】このとき、チップ内のブロックの連続性は
確保されるが、フラッシュＥＰＲＯＭを、複数個実装す
るシステムでは、チップ間のブロックの連続性も確保す
る必要がある。これは、ブロックごとにチップアドレス
テーブルをフラッシュＥＰＲＯＭにもち、外部から入力
される、チップアドレスと比較し、アクセスイネーブル
制御信号を生成することにより達成される。
確保されるが、フラッシュＥＰＲＯＭを、複数個実装す
るシステムでは、チップ間のブロックの連続性も確保す
る必要がある。これは、ブロックごとにチップアドレス
テーブルをフラッシュＥＰＲＯＭにもち、外部から入力
される、チップアドレスと比較し、アクセスイネーブル
制御信号を生成することにより達成される。
【００１４】ブロックアドレス変換テーブルとチップア
ドレステーブルの設定は、フラッシュＥＰＲＯＭのイレ
ーズコマンドやライトコマンドを拡張することによりお
こなう。また、アドレス変換テーブルとチップアドレス
テーブルの内容を、リードするコマンドを設けることに
より、イレーズ・ライトのブロック管理情報を、システ
ムメモリ上のもつ必要がなくなり、メモリの使用効率が
向上する。
ドレステーブルの設定は、フラッシュＥＰＲＯＭのイレ
ーズコマンドやライトコマンドを拡張することによりお
こなう。また、アドレス変換テーブルとチップアドレス
テーブルの内容を、リードするコマンドを設けることに
より、イレーズ・ライトのブロック管理情報を、システ
ムメモリ上のもつ必要がなくなり、メモリの使用効率が
向上する。
【００１５】
【実施例】以下、本発明の一実施例を図を参照して説明
する。
する。
【００１６】図１は、本発明による、トータル容量４Ｍ
ビットで、３２ブロックに分割されている、フラッシュ
ＥＰＲＯＭの全体構成外略図を示す。その１ブロックの
サイズは、１６ＫＢ容量あり、このなかには連続に実行
コードあるいは、ファイルデータが格納されている。
ビットで、３２ブロックに分割されている、フラッシュ
ＥＰＲＯＭの全体構成外略図を示す。その１ブロックの
サイズは、１６ＫＢ容量あり、このなかには連続に実行
コードあるいは、ファイルデータが格納されている。
【００１７】フラッシュＥＰＲＯＭは、１９ビットのア
ドレスが入力され、アドレス変換回路１に接続されてい
る。また、アドレス変換回路１には、データ入出力ポー
トより、チップアドレスが入力されるパスがある。
ドレスが入力され、アドレス変換回路１に接続されてい
る。また、アドレス変換回路１には、データ入出力ポー
トより、チップアドレスが入力されるパスがある。
【００１８】アドレス変換回路１によりリマップされ、
アドレスの下位１４ビットにより、ブロックのアドレス
を指定し、残りの上位５ビットアドレスにより、ブロッ
クが指定される。
アドレスの下位１４ビットにより、ブロックのアドレス
を指定し、残りの上位５ビットアドレスにより、ブロッ
クが指定される。
【００１９】フラッシュＥＰＲＯＭのリード・ライト・
イレーズアクセス、モード設定は、シーケンスコントロ
ーラ２により、制御される。
イレーズアクセス、モード設定は、シーケンスコントロ
ーラ２により、制御される。
【００２０】次に、図２を用いて、アドレス変換回路１
の機能を説明する。
の機能を説明する。
【００２１】アドレス変換回路１は、アドレスレジスタ
３、アドレス変換テーブル４、チップアドレステーブル
５、アドレスコンパレータ６により構成されている。ア
ドレスレジスタ３は、１４ビットのブロックオフセット
アドレスと、５ビットのブロックアドレスと、８ビット
のチップアドレスからなる。このうち、ブロックオフセ
ットアドレスとブロックアドレスはフラッシュＥＰＲＯ
Ｍのアドレスとして、アドレスピンより入力され、チッ
プアドレスは、リードサイクル時にデータポートより入
力される。
３、アドレス変換テーブル４、チップアドレステーブル
５、アドレスコンパレータ６により構成されている。ア
ドレスレジスタ３は、１４ビットのブロックオフセット
アドレスと、５ビットのブロックアドレスと、８ビット
のチップアドレスからなる。このうち、ブロックオフセ
ットアドレスとブロックアドレスはフラッシュＥＰＲＯ
Ｍのアドレスとして、アドレスピンより入力され、チッ
プアドレスは、リードサイクル時にデータポートより入
力される。
【００２２】プロセッサあるいは外部バスマスタデバイ
スの出力するアドレス情報は、メモリブロックが連続に
マップされていると想定している。したがって、ブロッ
クアドレスをインデックスにして、アドレス変換テーブ
ル４を参照し、ブロックアドレスをリマップする。アド
レス変換テーブル４の設定は、テーブル設定コマンドに
より、ブロックのデータ書き込みと同時におこなう。こ
れにより、ブロックの論理的な連続性が確保される。
スの出力するアドレス情報は、メモリブロックが連続に
マップされていると想定している。したがって、ブロッ
クアドレスをインデックスにして、アドレス変換テーブ
ル４を参照し、ブロックアドレスをリマップする。アド
レス変換テーブル４の設定は、テーブル設定コマンドに
より、ブロックのデータ書き込みと同時におこなう。こ
れにより、ブロックの論理的な連続性が確保される。
【００２３】また、複数のフラッシュＥＰＲＯＭを使用
するシステムでは、ブロックアドレスをインデックスに
して、チップアドレステーブル５を参照し、チップアド
レスレジスタ３のチップアドレスと、アドレスコンパレ
ータ６により比較を行ない、一致した場合に、チップが
セレクトされたとする。チップアドレステーブル５の設
定は、テーブル設定コマンドにより、ブロックのデータ
書き込みと同時におこなう。これにより、チップ間の論
理的な連続性が確保される。
するシステムでは、ブロックアドレスをインデックスに
して、チップアドレステーブル５を参照し、チップアド
レスレジスタ３のチップアドレスと、アドレスコンパレ
ータ６により比較を行ない、一致した場合に、チップが
セレクトされたとする。チップアドレステーブル５の設
定は、テーブル設定コマンドにより、ブロックのデータ
書き込みと同時におこなう。これにより、チップ間の論
理的な連続性が確保される。
【００２４】本実施例では、８ビットのチップアドレス
を管理しており、１２８ＭバイトのフラッシュＥＰＲＯ
Ｍ空間を、イレーズブロック制御を行いながら、リニア
アドレス空間として使用することができる。
を管理しており、１２８ＭバイトのフラッシュＥＰＲＯ
Ｍ空間を、イレーズブロック制御を行いながら、リニア
アドレス空間として使用することができる。
【００２５】つぎに、アドレス変換テーブルとチップア
ドレステーブルの内容を、図３を用いてより詳細に説明
する。図２の全体構成概略図では、２つのテーブルを別
個に記載しているが、ブロックアドレスをインデックス
にするテーブルで、おなじ個数のエントリをもち、本実
施例では、３２個のエントリをもつ。以下、２つのテー
ブルをあわせて説明する。
ドレステーブルの内容を、図３を用いてより詳細に説明
する。図２の全体構成概略図では、２つのテーブルを別
個に記載しているが、ブロックアドレスをインデックス
にするテーブルで、おなじ個数のエントリをもち、本実
施例では、３２個のエントリをもつ。以下、２つのテー
ブルをあわせて説明する。
【００２６】図３は１エントリの構成を示したものであ
り、プレゼントビット（Ｐ）、バリッドビット（Ｖ）、
リマップブロックアドレス７、チップセレクトアドレス
８から構成されている。リマップブロックアドレス７と
チップセレクトアドレス８の内容は、先に説明したとお
りである。Ｐビットは、当該ブロックを使用しているか
否かを示すフラグである。通常、フラッシュＥＰＲＯＭ
では、イレーズにより、ビットは１になるため、Ｐ＝０
で当該ブロックを使用していることを示す。Ｖビット
は、リマップブロックアドレスとチップセレクトアドレ
スが有効であるか否かを示すフラグである。Ｖ＝０で無
効とする。シーケンスコントローラ２は、ＰビットとＶ
ビットを参照しながら、リード制御をおこなう。
り、プレゼントビット（Ｐ）、バリッドビット（Ｖ）、
リマップブロックアドレス７、チップセレクトアドレス
８から構成されている。リマップブロックアドレス７と
チップセレクトアドレス８の内容は、先に説明したとお
りである。Ｐビットは、当該ブロックを使用しているか
否かを示すフラグである。通常、フラッシュＥＰＲＯＭ
では、イレーズにより、ビットは１になるため、Ｐ＝０
で当該ブロックを使用していることを示す。Ｖビット
は、リマップブロックアドレスとチップセレクトアドレ
スが有効であるか否かを示すフラグである。Ｖ＝０で無
効とする。シーケンスコントローラ２は、ＰビットとＶ
ビットを参照しながら、リード制御をおこなう。
【００２７】上記テーブルは、１ブロックあたり１つあ
り、これにイレーズカウンタをあわせて、構成してもよ
い。
り、これにイレーズカウンタをあわせて、構成してもよ
い。
【００２８】ブロックアドレス変換テーブルとチップア
ドレステーブルは、ブロックのイレーズ・書き替えと同
時に行なうものであり、ブロックのメモリセルを拡張し
て構成することもできる。プロセスもおなじでよい。
ドレステーブルは、ブロックのイレーズ・書き替えと同
時に行なうものであり、ブロックのメモリセルを拡張し
て構成することもできる。プロセスもおなじでよい。
【００２９】つぎに、テーブル設定コマンドについて説
明する。
明する。
【００３０】通常、イレーズやライト動作は、フラッシ
ュＥＰＲＯＭに対する、複数回のライトアクセスによ
り、モード設定される。テーブル設定コマンドも同様に
おこなうものとする。例えば、２回のライトアクセスに
よりおこなうとする、１回目のライトアクセスのアドレ
ス信号で、ブロックを指定し、データでテーブル設定コ
マンドを指定する。２回目のライトアクセスのアドレス
信号で、ブロックを指定し、データでテーブルの内容を
設定する。
ュＥＰＲＯＭに対する、複数回のライトアクセスによ
り、モード設定される。テーブル設定コマンドも同様に
おこなうものとする。例えば、２回のライトアクセスに
よりおこなうとする、１回目のライトアクセスのアドレ
ス信号で、ブロックを指定し、データでテーブル設定コ
マンドを指定する。２回目のライトアクセスのアドレス
信号で、ブロックを指定し、データでテーブルの内容を
設定する。
【００３１】テーブルの内容のリードもライトアクセス
によるモード設定をおこない、続けてテーブルデータの
リードをおこなうことにより可能となる。
によるモード設定をおこない、続けてテーブルデータの
リードをおこなうことにより可能となる。
【００３２】図４に、フラッシュＥＰＲＯＭのリードサ
イクルで、チップアドレスを入力するタイミングを示
す。チップアドレスは、データバスに入力され、ＣＥ信
号の立ち下がりに同期して、メモリに取り込まれる。
イクルで、チップアドレスを入力するタイミングを示
す。チップアドレスは、データバスに入力され、ＣＥ信
号の立ち下がりに同期して、メモリに取り込まれる。
【００３３】本実施例では、４Ｍビット容量、３２ブロ
ック構成の、フラッシュＥＰＲＯＭで説明したが、これ
以外のデバイスでも同様におこなえる。
ック構成の、フラッシュＥＰＲＯＭで説明したが、これ
以外のデバイスでも同様におこなえる。
【００３４】
【発明の効果】本発明によれば、複数のフラッシュＥＰ
ＲＯＭに格納された、プログラムコードを直接実行可能
となる。さらに従来から提案されている、イレーズ・ラ
イトのブロック制御が高速に処理可能となるとともに、
ブロック管理情報をシステムメモリや特定のメモリブロ
ックに配置する必要がなく、メモリの使用効率を向上す
ることができる。
ＲＯＭに格納された、プログラムコードを直接実行可能
となる。さらに従来から提案されている、イレーズ・ラ
イトのブロック制御が高速に処理可能となるとともに、
ブロック管理情報をシステムメモリや特定のメモリブロ
ックに配置する必要がなく、メモリの使用効率を向上す
ることができる。
【図１】本発明の一実施例の全体構成概略図である。
【図２】本発明のアドレス変換方法の機能説明図であ
る。
る。
【図３】テーブルエントリの構成図である。
【図４】リードサイクルタイミング図である。
１…アドレス変換回路、 ２…シーケンスコントローラ、 ３…アドレスレジスタ、 ４…アドレス変換テーブル、 ５…チップアドレステーブル、 ６…アドレスコンパレータ、 ７…リマップブロックアドレス、 ８…チップセレクトアドレス。
Claims (4)
- 【請求項１】複数個のブロックに分割されメモリブロッ
クを持ち、個々のブロックをイレーズ可能なフラッシュ
メモリでおいて、ブロックごとにメモリアドレス変換テ
ーブルを持つことを特徴とするフラッシュメモリ。 - 【請求項２】請求項１記載において、チップアドレスを
データバスより入力する手段と、ブロック単位のチップ
アドレステーブルと、アドレス比較回路をもち、外部よ
り入力された、チップアドレスとテーブルが一致したと
きのみ、リードアクセス動作することを特徴とするフラ
ッスメモリ。 - 【請求項３】請求項１記載において、メモリアドレス変
換テーブルとチップアドレステーブルを、ブロックごと
にもつ、２ビットの状態フラグにより制御することを特
徴とするフラッシュメモリ。 - 【請求項４】請求項１記載において、メモリアドレス変
換テーブルまたは、チップアドレステーブルの少なくと
も一方を、外部よりリード・ライト可能なことを特徴と
するフラッシュメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4322898A JPH06175917A (ja) | 1992-12-02 | 1992-12-02 | フラッシュメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4322898A JPH06175917A (ja) | 1992-12-02 | 1992-12-02 | フラッシュメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06175917A true JPH06175917A (ja) | 1994-06-24 |
Family
ID=18148851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4322898A Pending JPH06175917A (ja) | 1992-12-02 | 1992-12-02 | フラッシュメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06175917A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004334895A (ja) * | 1998-02-16 | 2004-11-25 | Sony Computer Entertainment Inc | 携帯用電子機器及びエンタテインメントシステム |
| KR100479170B1 (ko) * | 2002-06-14 | 2005-03-28 | 주식회사 포인칩스 | 메모리 억세스 제어장치 및 방법 |
| US6975547B2 (en) | 2003-06-17 | 2005-12-13 | Samsung Electronics Co., Ltd. | Flash memory devices that support efficient memory locking operations and methods of operating flash memory devices |
| US8171254B2 (en) | 2010-01-29 | 2012-05-01 | Kabushiki Kaisha Toshiba | Memory controller and memory control method |
-
1992
- 1992-12-02 JP JP4322898A patent/JPH06175917A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004334895A (ja) * | 1998-02-16 | 2004-11-25 | Sony Computer Entertainment Inc | 携帯用電子機器及びエンタテインメントシステム |
| KR100479170B1 (ko) * | 2002-06-14 | 2005-03-28 | 주식회사 포인칩스 | 메모리 억세스 제어장치 및 방법 |
| US6975547B2 (en) | 2003-06-17 | 2005-12-13 | Samsung Electronics Co., Ltd. | Flash memory devices that support efficient memory locking operations and methods of operating flash memory devices |
| US8171254B2 (en) | 2010-01-29 | 2012-05-01 | Kabushiki Kaisha Toshiba | Memory controller and memory control method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1228510B1 (en) | Space management for managing high capacity nonvolatile memory | |
| JP4256600B2 (ja) | メモリコントローラ、メモリコントローラを備えるフラッシュメモリシステム及びフラッシュメモリの制御方法 | |
| US10120615B2 (en) | Memory management method and storage controller using the same | |
| EP1739683B1 (en) | Space management for managing high capacity nonvolatile memory | |
| JP3105092B2 (ja) | 半導体メモリ装置 | |
| US6032237A (en) | Non-volatile memory, memory card and information processing apparatus using the same and method for software write protect control of non-volatile memory | |
| WO2002052416A1 (fr) | Systeme de memoire flash | |
| JP2001350665A (ja) | ブロックアラインメント機能付き半導体記憶装置 | |
| US5303201A (en) | Semiconductor memory and semiconductor memory board using the same | |
| JPH08137634A (ja) | フラッシュディスクカード | |
| JPH05204561A (ja) | フラッシュメモリを記憶媒体とした半導体ディスク | |
| KR19990029196A (ko) | 반도체 기억 장치 및 그 데이터 관리 방법 | |
| JP2001243110A (ja) | メモリコントローラ、フラッシュメモリシステム及びフラッシュメモリへのアクセス方法 | |
| US11748026B2 (en) | Mapping information recording method, memory control circuit unit, and memory storage device | |
| JP2001344148A (ja) | ブートブロックフラッシュメモリ制御回路、およびそれを備えたｉｃメモリカードと半導体記憶装置、並びにブートブロックフラッシュメモリの消去方法 | |
| JPH06175917A (ja) | フラッシュメモリ | |
| JPH07153284A (ja) | 不揮発性半導体記憶装置及びその制御方法 | |
| JP4233213B2 (ja) | メモリコントローラ、メモリコントローラを備えるフラッシュメモリシステム及びフラッシュメモリの制御方法 | |
| JP3552490B2 (ja) | フラッシュ型メモリを備えた記憶装置，フラッシュ型メモリの管理方法 | |
| JP4316824B2 (ja) | メモリコントローラ、メモリコントローラを備えるフラッシュメモリシステム及びフラッシュメモリの制御方法 | |
| CN112463018A (zh) | 指令传送方法、存储器控制电路单元及存储器存储装置 | |
| JP2003122630A (ja) | メモリコントローラ、メモリコントローラを備えるフラッシュメモリシステム及びフラッシュメモリの制御方法 | |
| JPH11259357A (ja) | 半導体集積装置及び不揮発性メモリ書き込み方式 | |
| TWI697779B (zh) | 資料儲存裝置與資料處理方法 | |
| CN112099727B (zh) | 数据写入方法、存储器控制电路单元及存储器存储装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20041208 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041216 |
|
| RD07 | Notification of extinguishment of power of attorney |
Effective date: 20050124 Free format text: JAPANESE INTERMEDIATE CODE: A7427 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070522 |
|
| A02 | Decision of refusal |
Effective date: 20071002 Free format text: JAPANESE INTERMEDIATE CODE: A02 |