JP3105092B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
- G11C16/3495—Circuits or methods to detect or delay wearout of nonvolatile EPROM or EEPROM memory devices, e.g. by counting numbers of erase or reprogram cycles, by using multiple memory areas serially or cyclically
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0607—Interleaved addressing
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
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- G11C16/10—Programming or data input circuits
- G11C16/102—External programming circuits, e.g. EPROM programmers; In-circuit programming or reprogramming; EPROM emulators
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- General Physics & Mathematics (AREA)
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- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
- Memory System (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、電気的に一括消去の
可能な不揮発メモリであるフラッシュＥＥＰＲＯＭを備
えた半導体ディスク装置に関する。
可能な不揮発メモリであるフラッシュＥＥＰＲＯＭを備
えた半導体ディスク装置に関する。
【０００２】
【従来の技術】従来のワークステーションやパーソナル
コンピュータ等の情報処理装置の多くは、記憶装置とし
て磁気ディスク装置を用いていた。磁気ディスク装置
は、記録の信頼性が高い、ビット単価が安いなどの利点
がある反面、装置のサイズが大きい、物理的な衝撃に弱
いなどの欠点を持つ。
コンピュータ等の情報処理装置の多くは、記憶装置とし
て磁気ディスク装置を用いていた。磁気ディスク装置
は、記録の信頼性が高い、ビット単価が安いなどの利点
がある反面、装置のサイズが大きい、物理的な衝撃に弱
いなどの欠点を持つ。
【０００３】すなわち、磁気ディスク装置は、磁気ヘッ
ドを回転ディスク表面に走らせることによって、データ
を回転ディスク上に磁気的に書き込む、あるいはそれら
を読み出すという動作原理である。この回転ディスクや
磁気ヘッドといった機械的な可動部分は、装置に物理的
な衝撃が与えられることによって当然誤動作や故障が発
生する恐れがある。またそのような機械的可動部を必要
とする事が、装置全体のサイズを小さくする障害となっ
ている。
ドを回転ディスク表面に走らせることによって、データ
を回転ディスク上に磁気的に書き込む、あるいはそれら
を読み出すという動作原理である。この回転ディスクや
磁気ヘッドといった機械的な可動部分は、装置に物理的
な衝撃が与えられることによって当然誤動作や故障が発
生する恐れがある。またそのような機械的可動部を必要
とする事が、装置全体のサイズを小さくする障害となっ
ている。
【０００４】このため、磁気ディスク装置は、机上に固
定して使用するデスクトップタイプのコンピュータで用
いるにはあまり支障とならないが、持ち運び可能で小型
なラップトップコンピュータやノートブックコンピュー
タにおいては、これらの欠点は大きな問題となる。
定して使用するデスクトップタイプのコンピュータで用
いるにはあまり支障とならないが、持ち運び可能で小型
なラップトップコンピュータやノートブックコンピュー
タにおいては、これらの欠点は大きな問題となる。
【０００５】そこで、近年、装置のサイズが小さく物理
的な衝撃にも強い半導体ディスク装置に注目が集まって
いる。半導体ディスク装置とは、電気的に一括消去が可
能な不揮発メモリであるフラッシュＥＥＰＲＯＭを、従
来の磁気ディスク装置などと同様にパーソナルコンピュ
ータなどの２次記憶装置として用いるものである。この
半導体ディスク装置には、磁気ディスク装置のような機
械的な可動部分がないため、物理的な衝撃による誤動作
や故障は発生しにくい。また、装置としてのサイズも小
さくなる等の利点がある。
的な衝撃にも強い半導体ディスク装置に注目が集まって
いる。半導体ディスク装置とは、電気的に一括消去が可
能な不揮発メモリであるフラッシュＥＥＰＲＯＭを、従
来の磁気ディスク装置などと同様にパーソナルコンピュ
ータなどの２次記憶装置として用いるものである。この
半導体ディスク装置には、磁気ディスク装置のような機
械的な可動部分がないため、物理的な衝撃による誤動作
や故障は発生しにくい。また、装置としてのサイズも小
さくなる等の利点がある。
【０００６】この半導体ディスク装置をディスク代替と
して使用する場合には、ホストシステムからの論理アド
レスが半導体ディスク装置内の実アドレスに変換され
る。この変換は、ホストシステムからの論理アドレスに
よって与えられるトラック番号およびセクタ番号と、半
導体ディスク装置内のフラッシュＥＥＰＲＯＭを選択的
にアクセスするための実メモリアドレスとを対応付ける
ことによって行なわれる。
して使用する場合には、ホストシステムからの論理アド
レスが半導体ディスク装置内の実アドレスに変換され
る。この変換は、ホストシステムからの論理アドレスに
よって与えられるトラック番号およびセクタ番号と、半
導体ディスク装置内のフラッシュＥＥＰＲＯＭを選択的
にアクセスするための実メモリアドレスとを対応付ける
ことによって行なわれる。
【０００７】しかしながら、ホストシステムからのトラ
ック番号およびセクタ番号をどのように内部的な実メモ
リアドレスに対応させるかについては、その手法は確立
されてない。
ック番号およびセクタ番号をどのように内部的な実メモ
リアドレスに対応させるかについては、その手法は確立
されてない。
【０００８】このため、半導体ディスク装置の場合に
は、同一トラック内に連続データを配置することによっ
てトラック渡りの頻度を極力押さえるというホストシス
テムの従来のディスクアクセス手法を有効に利用するこ
とができない。
は、同一トラック内に連続データを配置することによっ
てトラック渡りの頻度を極力押さえるというホストシス
テムの従来のディスクアクセス手法を有効に利用するこ
とができない。
【０００９】
【発明が解決しようとする課題】従来では、ホストシス
テムの従来のディスクアクセス手法を適用することがで
きず、半導体ディスク装置をディスク代替として有効利
用することが困難であった。
テムの従来のディスクアクセス手法を適用することがで
きず、半導体ディスク装置をディスク代替として有効利
用することが困難であった。
【００１０】この発明はこのような点に鑑みてなされた
もので、同一トラック内の連続するセクタ番号が指定さ
れた時に複数のフラッシュＥＥＰＲＯＭが同時アクセス
されるように構成し、連続アクセスするセクタを同一ト
ラックにまとめるというホストシステムの既存のディス
クアクセス手法を有効利用することができる半導体メモ
リ装置を提供することを目的とする。
もので、同一トラック内の連続するセクタ番号が指定さ
れた時に複数のフラッシュＥＥＰＲＯＭが同時アクセス
されるように構成し、連続アクセスするセクタを同一ト
ラックにまとめるというホストシステムの既存のディス
クアクセス手法を有効利用することができる半導体メモ
リ装置を提供することを目的とする。
【００１１】
【課題を解決するための手段および作用】この発明は、
書き込み動作を指示するコマンドに応答して書き込み処
理を実行する機能を各々が有し且つ記憶領域が複数の消
去ブロックに分割されている複数のフラッシュＥＥＰＲ
ＯＭチップを備えた半導体メモリ装置であって、前記複
数のフラッシュＥＥＰＲＯＭチップそれぞれの対応する
消去ブロックに対して連続した複数のセクタ番号セット
が割り当てられるように、連続する複数のセクタ番号か
らなり消去ブロックと同一の記憶サイズを有するセクタ
番号セットを、各消去ブロックに割り当て、且つその割
り当て結果に従って、トラック番号およびセクタ番号を
含む論理アドレスと、前記複数のフラッシュＥＥＰＲＯ
Ｍチップをアクセスするための実メモリアドレスとの対
応関係を示すアドレス変換情報を保持する手段と、前記
アドレス変換情報に従って、ホストシステムによって指
定された論理アドレスを前記複数のフラッシュＥＥＰＲ
ＯＭチップの少なくとも一つをアクセスするための実メ
モリアドレスに変換するアドレス変換手段と、このアド
レス変換手段によって変換された実メモリアドレスに従
って、前記複数のフラッシュＥＥＰＲＯＭチップ内の第
１のフラッシュＥＥＰＲＯＭチップに対して前記書き込
み動作を指示するコマンドを発行し、このコマンドに応
答して前記第１のフラッシュＥＥＰＲＯＭチップが書き
込み処理を実行している期間中に、前記複数のフラッシ
ュＥＥＰＲＯＭチップ内の第２のフラッシュＥＥＰＲＯ
Ｍチップに対して前記書き込み動作を指示するコマンド
を発行する手段とを具備することを特徴とする。 また、
この発明は、ｉ個（ｉ＞１）のフラッシュＥＥＰＲＯＭ
であって、データ読み出し／書き込み動作をｍバイト
（ｍ＞０）のページ単位で実行し、データ消去動作をｍ
ｘｎバイト（ｎ＞１）のブロック単位で実行するｉ個
（ｉ＞１）のフラッシュＥＥＰＲＯＭと、トラック番号
およびセクタ番号を用いてホストシステムから指定され
る論理アドレスについて、その１トラックに対応する連
続した論理アドレスが、前記ｉ個（ｉ＞１）のフラッシ
ュＥＥＰＲＯＭの物理アドレスに対して消去ブロック単
位でどのように割り当てられるかを示すアドレス情報を
格納する記憶装置と、前記ホストシステムからの要求に
応答して前記ｉ個（ｉ＞ １）のフラッシュＥＥＰＲＯＭ
をアクセスする手段であって、前記記憶装置に格納され
ているアドレス情報に従って、前記ｉ個（ｉ＞１）のフ
ラッシュＥＥＰＲＯＭを並列にアクセスする手段とを具
備することを特徴とする。 また、この発明は、記憶領域
が複数の消去ブロックに分割されている複数のフラッシ
ュＥＥＰＲＯＭチップを備えた半導体メモリ装置であっ
て、ホストシステムからの論理アドレスを、アドレス変
換情報に従って前記複数のフラッシュＥＥＰＲＯＭチッ
プをアクセスするための実アドレスに変換するアドレス
変換手段と、 前記複数のフラッシュＥＥＰＲＯＭチップ
それぞれの対応する消去ブロックに対して連続した複数
のセクタ番号セットが割り当てられるように、連続する
複数のセクタ番号からなり消去ブロックと同一の記憶サ
イズを有するセクタ番号セットを、各消去ブロックに割
り当て、且つその割り当て結果を前記アドレス変換情報
として保持する手段と、前記アドレス変換手段によって
変換された実アドレスに従って、前記複数のフラッシュ
ＥＥＰＲＯＭチップを動作制御するメモリアクセス手段
であって、第１及び第２の２以上のフラッシュＥＥＰＲ
ＯＭチップにわたる複数の連続するセクタに対する書き
込み処理を行う場合、前記第１及び第２のフラッシュＥ
ＥＰＲＯＭチップが並行して動作するように前記第１及
び第２のフラッシュＥＥＰＲＯＭチップを動作制御する
メモリアクセス手段とを具備することを特徴とする。
書き込み動作を指示するコマンドに応答して書き込み処
理を実行する機能を各々が有し且つ記憶領域が複数の消
去ブロックに分割されている複数のフラッシュＥＥＰＲ
ＯＭチップを備えた半導体メモリ装置であって、前記複
数のフラッシュＥＥＰＲＯＭチップそれぞれの対応する
消去ブロックに対して連続した複数のセクタ番号セット
が割り当てられるように、連続する複数のセクタ番号か
らなり消去ブロックと同一の記憶サイズを有するセクタ
番号セットを、各消去ブロックに割り当て、且つその割
り当て結果に従って、トラック番号およびセクタ番号を
含む論理アドレスと、前記複数のフラッシュＥＥＰＲＯ
Ｍチップをアクセスするための実メモリアドレスとの対
応関係を示すアドレス変換情報を保持する手段と、前記
アドレス変換情報に従って、ホストシステムによって指
定された論理アドレスを前記複数のフラッシュＥＥＰＲ
ＯＭチップの少なくとも一つをアクセスするための実メ
モリアドレスに変換するアドレス変換手段と、このアド
レス変換手段によって変換された実メモリアドレスに従
って、前記複数のフラッシュＥＥＰＲＯＭチップ内の第
１のフラッシュＥＥＰＲＯＭチップに対して前記書き込
み動作を指示するコマンドを発行し、このコマンドに応
答して前記第１のフラッシュＥＥＰＲＯＭチップが書き
込み処理を実行している期間中に、前記複数のフラッシ
ュＥＥＰＲＯＭチップ内の第２のフラッシュＥＥＰＲＯ
Ｍチップに対して前記書き込み動作を指示するコマンド
を発行する手段とを具備することを特徴とする。 また、
この発明は、ｉ個（ｉ＞１）のフラッシュＥＥＰＲＯＭ
であって、データ読み出し／書き込み動作をｍバイト
（ｍ＞０）のページ単位で実行し、データ消去動作をｍ
ｘｎバイト（ｎ＞１）のブロック単位で実行するｉ個
（ｉ＞１）のフラッシュＥＥＰＲＯＭと、トラック番号
およびセクタ番号を用いてホストシステムから指定され
る論理アドレスについて、その１トラックに対応する連
続した論理アドレスが、前記ｉ個（ｉ＞１）のフラッシ
ュＥＥＰＲＯＭの物理アドレスに対して消去ブロック単
位でどのように割り当てられるかを示すアドレス情報を
格納する記憶装置と、前記ホストシステムからの要求に
応答して前記ｉ個（ｉ＞ １）のフラッシュＥＥＰＲＯＭ
をアクセスする手段であって、前記記憶装置に格納され
ているアドレス情報に従って、前記ｉ個（ｉ＞１）のフ
ラッシュＥＥＰＲＯＭを並列にアクセスする手段とを具
備することを特徴とする。 また、この発明は、記憶領域
が複数の消去ブロックに分割されている複数のフラッシ
ュＥＥＰＲＯＭチップを備えた半導体メモリ装置であっ
て、ホストシステムからの論理アドレスを、アドレス変
換情報に従って前記複数のフラッシュＥＥＰＲＯＭチッ
プをアクセスするための実アドレスに変換するアドレス
変換手段と、 前記複数のフラッシュＥＥＰＲＯＭチップ
それぞれの対応する消去ブロックに対して連続した複数
のセクタ番号セットが割り当てられるように、連続する
複数のセクタ番号からなり消去ブロックと同一の記憶サ
イズを有するセクタ番号セットを、各消去ブロックに割
り当て、且つその割り当て結果を前記アドレス変換情報
として保持する手段と、前記アドレス変換手段によって
変換された実アドレスに従って、前記複数のフラッシュ
ＥＥＰＲＯＭチップを動作制御するメモリアクセス手段
であって、第１及び第２の２以上のフラッシュＥＥＰＲ
ＯＭチップにわたる複数の連続するセクタに対する書き
込み処理を行う場合、前記第１及び第２のフラッシュＥ
ＥＰＲＯＭチップが並行して動作するように前記第１及
び第２のフラッシュＥＥＰＲＯＭチップを動作制御する
メモリアクセス手段とを具備することを特徴とする。
【００１２】この半導体メモリ装置においては、連続す
る複数のセクタ番号が前記複数のフラッシュＥＥＰＲＯ
Ｍチップに横断して割り当てられており、その割り当て
の内容がホストシステムからの論理アドレスを実メモリ
アドレスに変換するためのアドレス変換情報として保持
される。このため、ホストシステムによって同一トラッ
ク内の連続するセクタ番号が指定された時に、複数のフ
ラッシュＥＥＰＲＯＭが同時アクセスされる。したがっ
て、連続アクセスするセクタを同一トラックにまとめる
というホストシステムの既存のディスクアクセス手法に
よって半導体メモリ装置のアクセス速度を向上でき、半
導体メモリ装置をディスク代替として有効利用すること
が可能となる。
る複数のセクタ番号が前記複数のフラッシュＥＥＰＲＯ
Ｍチップに横断して割り当てられており、その割り当て
の内容がホストシステムからの論理アドレスを実メモリ
アドレスに変換するためのアドレス変換情報として保持
される。このため、ホストシステムによって同一トラッ
ク内の連続するセクタ番号が指定された時に、複数のフ
ラッシュＥＥＰＲＯＭが同時アクセスされる。したがっ
て、連続アクセスするセクタを同一トラックにまとめる
というホストシステムの既存のディスクアクセス手法に
よって半導体メモリ装置のアクセス速度を向上でき、半
導体メモリ装置をディスク代替として有効利用すること
が可能となる。
【００１３】
【実施例】以下、図面を参照してこの発明の実施例を説
明する。
明する。
【００１４】図１にはこの発明の一実施例に係わる半導
体ディスク装置の構成が示されている。この半導体ディ
スク装置１０は、ハードディスク装置やフロッピーディ
スク装置の代替としてパーソナルコンピュータの２次記
憶装置として使用されるものであり、例えば、ＰＣＭＣ
ＩＡインターフェース、またはＩＤＥインターフェース
を有する。この半導体ディスク装置１０は、データ記憶
用素子としてフラッシュＥＥＰＲＯＭ１１−０〜１１−
４を備えている。
体ディスク装置の構成が示されている。この半導体ディ
スク装置１０は、ハードディスク装置やフロッピーディ
スク装置の代替としてパーソナルコンピュータの２次記
憶装置として使用されるものであり、例えば、ＰＣＭＣ
ＩＡインターフェース、またはＩＤＥインターフェース
を有する。この半導体ディスク装置１０は、データ記憶
用素子としてフラッシュＥＥＰＲＯＭ１１−０〜１１−
４を備えている。
【００１５】これらフラッシュＥＥＰＲＯＭチップ１１
−０〜１１−４においては、書き込みや消去を行う際に
扱うデータ量に最低単位が定まっており、その単位分の
データが一括して扱われる。ここでは、一例として、フ
ラッシュＥＥＰＲＯＭ１１−０〜１１−４は、２５６バ
イトのページ単位でデータ書き込みを行なえ、データ消
去単位が４Ｋバイトのブロック単位である場合を想定す
る。この場合、これらフラッシュＥＥＰＲＯＭとして
は、ＮＡＮＤ型のフラッシュＥＥＰＲＯＭを使用するこ
とが好ましい。
−０〜１１−４においては、書き込みや消去を行う際に
扱うデータ量に最低単位が定まっており、その単位分の
データが一括して扱われる。ここでは、一例として、フ
ラッシュＥＥＰＲＯＭ１１−０〜１１−４は、２５６バ
イトのページ単位でデータ書き込みを行なえ、データ消
去単位が４Ｋバイトのブロック単位である場合を想定す
る。この場合、これらフラッシュＥＥＰＲＯＭとして
は、ＮＡＮＤ型のフラッシュＥＥＰＲＯＭを使用するこ
とが好ましい。
【００１６】また、この半導体ディスク装置１０は、ア
クセスコントローラ１２、ホストインターフェースコン
トローラ１３、ホストインターフェース１４、およびデ
ータバッファ１５を備えている。アクセスコントローラ
１２は、ホストインターフェース１４およびホストイン
ターフェースコントローラ１３を介してホストＣＰＵか
ら供給されるディスクアクセス要求に応じて、フラッシ
ュＥＥＰＲＯＭチップ１１−０〜１１−４をアクセス制
御する。
クセスコントローラ１２、ホストインターフェースコン
トローラ１３、ホストインターフェース１４、およびデ
ータバッファ１５を備えている。アクセスコントローラ
１２は、ホストインターフェース１４およびホストイン
ターフェースコントローラ１３を介してホストＣＰＵか
ら供給されるディスクアクセス要求に応じて、フラッシ
ュＥＥＰＲＯＭチップ１１−０〜１１−４をアクセス制
御する。
【００１７】このアクセスは、フラッシュＥＥＰＲＯＭ
チップの動作モードをコマンドによって指定するコマン
ド方式で実現できる。すなわち、アクセスコントローラ
１２は、まず、フラッシュＥＥＰＲＯＭチップの動作モ
ード（ライト、リード、消去、ベリファイ等）をデータ
によって指定し、次いでアクセス位置を示すアドレス
（ライトモードの時は、アドレスおよびライトデータ）
をフラッシュＥＥＰＲＯＭチップに供給する。フラッシ
ュＥＥＰＲＯＭチップには、例えば２５６バイトの入出
力レジスタが設けられている。このため、例えばライト
モードにおいては、そのレジスタにライトデータがアク
セスコントローラ１２によって転送された後は、フラッ
シュＥＥＰＲＯＭチップ内部でライト動作が実行される
ので、アクセスコントローラ１２はそのライトアクセス
の制御から解放される。
チップの動作モードをコマンドによって指定するコマン
ド方式で実現できる。すなわち、アクセスコントローラ
１２は、まず、フラッシュＥＥＰＲＯＭチップの動作モ
ード（ライト、リード、消去、ベリファイ等）をデータ
によって指定し、次いでアクセス位置を示すアドレス
（ライトモードの時は、アドレスおよびライトデータ）
をフラッシュＥＥＰＲＯＭチップに供給する。フラッシ
ュＥＥＰＲＯＭチップには、例えば２５６バイトの入出
力レジスタが設けられている。このため、例えばライト
モードにおいては、そのレジスタにライトデータがアク
セスコントローラ１２によって転送された後は、フラッ
シュＥＥＰＲＯＭチップ内部でライト動作が実行される
ので、アクセスコントローラ１２はそのライトアクセス
の制御から解放される。
【００１８】このアクセスコントローラ１２には、アド
レス変換テーブル１２１が設けられている。アドレス変
換テーブル１２１には、ホストＣＰＵからの論理アドレ
ス（トラック番号、セクタ番号）とフラッシュＥＥＰＲ
ＯＭチップ１１−０〜１１−４をアクセスするための実
アドレスとの対応関係が定義されている。この場合、同
一トラック内の連続するセクタ番号は、フラッシュＥＥ
ＰＲＯＭチップ１１−０〜１１−４に横断配置されてい
る。
レス変換テーブル１２１が設けられている。アドレス変
換テーブル１２１には、ホストＣＰＵからの論理アドレ
ス（トラック番号、セクタ番号）とフラッシュＥＥＰＲ
ＯＭチップ１１−０〜１１−４をアクセスするための実
アドレスとの対応関係が定義されている。この場合、同
一トラック内の連続するセクタ番号は、フラッシュＥＥ
ＰＲＯＭチップ１１−０〜１１−４に横断配置されてい
る。
【００１９】ホストインターフェース１４は、ホストシ
ステムバスに接続可能なハードディスク装置と同様に例
えばＩＤＥインターフェースに準拠した４０ピンのピン
配置、またはＩＣカードスロットに装着可能なＩＣカー
ドと同様に例えばＰＣＭＣＩＡインターフェースに準拠
した６８ピンのピン配置を有している。
ステムバスに接続可能なハードディスク装置と同様に例
えばＩＤＥインターフェースに準拠した４０ピンのピン
配置、またはＩＣカードスロットに装着可能なＩＣカー
ドと同様に例えばＰＣＭＣＩＡインターフェースに準拠
した６８ピンのピン配置を有している。
【００２０】ホストインターフェースコントローラ１３
は、ホストインターフェース１４とアクセスコントロー
ラ１２間のインターフェースとして使用されるものであ
り、実トラック・セクタ数レジスタ１３１、アクセス先
頭位置レジスタ１３２、データレングスレジスタ１３
３、およびデータレジスタ１３４を備えている。これら
レジスタは、ホストＣＰＵによってリード／ライト可能
である。
は、ホストインターフェース１４とアクセスコントロー
ラ１２間のインターフェースとして使用されるものであ
り、実トラック・セクタ数レジスタ１３１、アクセス先
頭位置レジスタ１３２、データレングスレジスタ１３
３、およびデータレジスタ１３４を備えている。これら
レジスタは、ホストＣＰＵによってリード／ライト可能
である。
【００２１】実トラック・セクタ数レジスタ１３１は、
フラッシュＥＥＰＲＯＭチップ１１−０〜１１−４に割
り当てられた１トラック当たりのセクタ数を示す情報を
保持する。この情報は、ホストＣＰＵによってリードさ
れる。アクセス先頭位置レジスタ１３２には、ホストＣ
ＰＵによって指定されるアクセス先頭位置論理アドレス
がライトされる。データレングスレジスタ１３３には、
ホストＣＰＵによって指定されるデータレングスを示す
データがライトされる。データレジスタ１３４には、ホ
ストＣＰＵから入力されるライトデータまたはホストＣ
ＰＵに出力されるリードデータが設定される。
フラッシュＥＥＰＲＯＭチップ１１−０〜１１−４に割
り当てられた１トラック当たりのセクタ数を示す情報を
保持する。この情報は、ホストＣＰＵによってリードさ
れる。アクセス先頭位置レジスタ１３２には、ホストＣ
ＰＵによって指定されるアクセス先頭位置論理アドレス
がライトされる。データレングスレジスタ１３３には、
ホストＣＰＵによって指定されるデータレングスを示す
データがライトされる。データレジスタ１３４には、ホ
ストＣＰＵから入力されるライトデータまたはホストＣ
ＰＵに出力されるリードデータが設定される。
【００２２】データバッファ１５は、ホストＣＰＵから
送られてきたライトデータやフラッシュメモリ１１−０
〜１１−４からの読み出しデータを保持する。アクセス
コントローラ１２は、フラッシュＥＥＰＲＯＭ１１−０
〜１１−４の選択、およびその選択したフラッシュＥＥ
ＰＲＯＭに対するデータのリード／ライト制御等を行な
う。この場合、アクセスコントローラ１２は、アドレス
変換テーブル１２１から出力されるメモリチップ番号に
対応するフラッシュＥＥＰＲＯＭを選択するために、フ
ラッシュＥＥＰＲＯＭ１１−０〜１１−４にチップ選択
信号ＣＳ−０〜ＣＳ−４を選択的に供給する。また、ア
クセスコントローラ１２は、アドレス変換テーブル１２
１から出力されるメモリアドレスを先頭アドレスとして
発生し、そしてホストＣＰＵから送られてきたデータサ
イズ分のデータのリード／ライト動作が実行されるよう
に、その先頭アドレスを順次カウントアップする。次
に、図２を参照して、フラッシュＥＥＰＲＯＭ１１−０
〜１１−４に対するアドレス割りての原理を説明する。
送られてきたライトデータやフラッシュメモリ１１−０
〜１１−４からの読み出しデータを保持する。アクセス
コントローラ１２は、フラッシュＥＥＰＲＯＭ１１−０
〜１１−４の選択、およびその選択したフラッシュＥＥ
ＰＲＯＭに対するデータのリード／ライト制御等を行な
う。この場合、アクセスコントローラ１２は、アドレス
変換テーブル１２１から出力されるメモリチップ番号に
対応するフラッシュＥＥＰＲＯＭを選択するために、フ
ラッシュＥＥＰＲＯＭ１１−０〜１１−４にチップ選択
信号ＣＳ−０〜ＣＳ−４を選択的に供給する。また、ア
クセスコントローラ１２は、アドレス変換テーブル１２
１から出力されるメモリアドレスを先頭アドレスとして
発生し、そしてホストＣＰＵから送られてきたデータサ
イズ分のデータのリード／ライト動作が実行されるよう
に、その先頭アドレスを順次カウントアップする。次
に、図２を参照して、フラッシュＥＥＰＲＯＭ１１−０
〜１１−４に対するアドレス割りての原理を説明する。
【００２３】図２において、［ ］は書き込み単位を表
しており、［ ］内の左側の数字００，０１，０２．０
３，０４，０５…はホストＣＰＵから見たトラック番
号、右側の数字００，０１，０２．０３，０４…はホス
トＣＰＵから見たセクタ番号を示している。
しており、［ ］内の左側の数字００，０１，０２．０
３，０４，０５…はホストＣＰＵから見たトラック番
号、右側の数字００，０１，０２．０３，０４…はホス
トＣＰＵから見たセクタ番号を示している。
【００２４】このように、フラッシュＥＥＰＲＯＭ１１
−０〜１１−４の書き込み単位には、それらフラッシュ
ＥＥＰＲＯＭ１１−０〜１１−４に横断してホストＣＰ
Ｕから見た同一トラックの連続するセクク番号が割り当
てられる。これにより、ホストＣＰＵが同一トラック内
の連続する５つのセクタに対して書き込み指示した場合
には、フラッシュＥＥＰＲＯＭ１１−０〜１１−４が同
時に書き込み駆動され、これによって５つのセクタに対
する書き込み処理が同時実行される。
−０〜１１−４の書き込み単位には、それらフラッシュ
ＥＥＰＲＯＭ１１−０〜１１−４に横断してホストＣＰ
Ｕから見た同一トラックの連続するセクク番号が割り当
てられる。これにより、ホストＣＰＵが同一トラック内
の連続する５つのセクタに対して書き込み指示した場合
には、フラッシュＥＥＰＲＯＭ１１−０〜１１−４が同
時に書き込み駆動され、これによって５つのセクタに対
する書き込み処理が同時実行される。
【００２５】図３には、フラッシュＥＥＰＲＯＭ１１−
０の書き込み単位／消去単位が示されている。図示のよ
うに、フラッシュＥＥＰＲＯＭ１１−０は、その消去ブ
ロックのサイズが４Ｋバイトであり、その４Ｋバイトの
各消去ブロック内では２５６バイトのページ単位で書き
込みが実行されるように構成されている。通常、１セク
タのデータサイズは５１２バイトであるので、ここで
は、２ページで１セクタが構成される。また、ここで
は、フラッシュＥＥＰＲＯＭ１１−０が、１６Ｍビット
（４Ｋバイト×２５６）のメモリチップである場合が想
定されている。
０の書き込み単位／消去単位が示されている。図示のよ
うに、フラッシュＥＥＰＲＯＭ１１−０は、その消去ブ
ロックのサイズが４Ｋバイトであり、その４Ｋバイトの
各消去ブロック内では２５６バイトのページ単位で書き
込みが実行されるように構成されている。通常、１セク
タのデータサイズは５１２バイトであるので、ここで
は、２ページで１セクタが構成される。また、ここで
は、フラッシュＥＥＰＲＯＭ１１−０が、１６Ｍビット
（４Ｋバイト×２５６）のメモリチップである場合が想
定されている。
【００２６】このフラッシュＥＥＰＲＯＭ１１−０にお
いては、例えば、第１の消去ブロックを一旦消去した後
においては、２５６バイト単位のデータ書き込みを、消
去動作なしで最大１６回行なうことができる。つまり、
８セクタ分のデータ書き込みを、消去動作なしで行なう
ことができる。
いては、例えば、第１の消去ブロックを一旦消去した後
においては、２５６バイト単位のデータ書き込みを、消
去動作なしで最大１６回行なうことができる。つまり、
８セクタ分のデータ書き込みを、消去動作なしで行なう
ことができる。
【００２７】次に、図４および図５を参照し、フラッシ
ュＥＥＰＲＯＭ１１−０〜１１−４が全て図３のように
構成されている場合におけるそれらフラッシュＥＥＰＲ
ＯＭ１１−０〜１１−４に対する実際のアドレス割り当
ての一例を説明する。
ュＥＥＰＲＯＭ１１−０〜１１−４が全て図３のように
構成されている場合におけるそれらフラッシュＥＥＰＲ
ＯＭ１１−０〜１１−４に対する実際のアドレス割り当
ての一例を説明する。
【００２８】図４に示されているように、各フラッシュ
ＥＥＰＲＯＭ１１−０〜１１−４の消去ブロックの４Ｋ
バイトには、連続する８個のセクタが割り付けられる。
そして、フラッシュＥＥＰＲＯＭ１１−０〜１１−４の
対応する５個の消去ブロックによって１トラックが構成
されている。
ＥＥＰＲＯＭ１１−０〜１１−４の消去ブロックの４Ｋ
バイトには、連続する８個のセクタが割り付けられる。
そして、フラッシュＥＥＰＲＯＭ１１−０〜１１−４の
対応する５個の消去ブロックによって１トラックが構成
されている。
【００２９】この場合、図５から明らかなように、フラ
ッシュＥＥＰＲＯＭ１１−０の第１消去ブロックにはト
ラック０のセクタ０〜セクタ７が割り付けられ、フラッ
シュＥＥＰＲＯＭ１１−１の第１消去ブロックにはトラ
ック０のセクタ８〜セクタ１５が割り付けられ、フラッ
シュＥＥＰＲＯＭ１１−２の第１消去ブロックにはトラ
ック０のセクタ１６〜セクタ２３が割り付けられ、フラ
ッシュＥＥＰＲＯＭ１１−３の第１消去ブロックにはト
ラック０のセクタ２４〜セクタ３１が割り付けられ、フ
ラッシュＥＥＰＲＯＭ１１−４の第１消去ブロックには
トラック０のセクタ３２〜セクタ３９が割り付けられ
る。この割付けにおいては、１トラック当たりのセクタ
数は４０セクタとなり、１トラックは２０Ｋバイト（５
１２バイト×４０）となる。図６には、このようなアド
レス割付けが成されている場合におけるアドレス変換回
路テーブル１２１の構成例が示されている。
ッシュＥＥＰＲＯＭ１１−０の第１消去ブロックにはト
ラック０のセクタ０〜セクタ７が割り付けられ、フラッ
シュＥＥＰＲＯＭ１１−１の第１消去ブロックにはトラ
ック０のセクタ８〜セクタ１５が割り付けられ、フラッ
シュＥＥＰＲＯＭ１１−２の第１消去ブロックにはトラ
ック０のセクタ１６〜セクタ２３が割り付けられ、フラ
ッシュＥＥＰＲＯＭ１１−３の第１消去ブロックにはト
ラック０のセクタ２４〜セクタ３１が割り付けられ、フ
ラッシュＥＥＰＲＯＭ１１−４の第１消去ブロックには
トラック０のセクタ３２〜セクタ３９が割り付けられ
る。この割付けにおいては、１トラック当たりのセクタ
数は４０セクタとなり、１トラックは２０Ｋバイト（５
１２バイト×４０）となる。図６には、このようなアド
レス割付けが成されている場合におけるアドレス変換回
路テーブル１２１の構成例が示されている。
【００３０】図示のように、変換テーブル１２１には、
ホストＣＰＵによって指定される論理アドレス（トラッ
クＮＯ，、セクタＮＯ，）とフラッシュＥＥＰＲＯＭ１
１−０〜１１−４をアクセスするための実メモリアドレ
ス（チップＮＯ、ブロックＮＯ、ページＮＯ）との対応
が定義されている。チップＮＯ＃０は、フラッシュＥＥ
ＰＲＯＭ１１−０を示し、チップＮＯ＃１はフラッシュ
ＥＥＰＲＯＭ１１−１を示し、またチップＮＯ＃４はフ
ラッシュＥＥＰＲＯＭ１１−４を示している。
ホストＣＰＵによって指定される論理アドレス（トラッ
クＮＯ，、セクタＮＯ，）とフラッシュＥＥＰＲＯＭ１
１−０〜１１−４をアクセスするための実メモリアドレ
ス（チップＮＯ、ブロックＮＯ、ページＮＯ）との対応
が定義されている。チップＮＯ＃０は、フラッシュＥＥ
ＰＲＯＭ１１−０を示し、チップＮＯ＃１はフラッシュ
ＥＥＰＲＯＭ１１−１を示し、またチップＮＯ＃４はフ
ラッシュＥＥＰＲＯＭ１１−４を示している。
【００３１】この変換テーブル１２１を使用した場合、
例えば、ホストＣＰＵによってトラック０のセクタ０が
指定された時は、アクセスコントローラ１２によってフ
ラッシュＥＥＰＲＯＭ１１−０に対応するチップ選択信
号ＣＳ−０がアクティブステートに設定される。この結
果、フラッシュＥＥＰＲＯＭ１１−０がアクセス可能と
なり、フラッシュＥＥＰＲＯＭ１１−０のブロック０の
ページ０，ページ１がリードまたはライトアクセスされ
る。同様に、ホストＣＰＵによってトラック０のセクタ
３２が指定された時は、アクセスコントローラ１２によ
ってフラッシュＥＥＰＲＯＭ１１−４に対応するチップ
選択信号ＣＳ−４がアクティブステートに設定される。
この結果、フラッシュＥＥＰＲＯＭ１１−４がアクセス
可能となり、フラッシュＥＥＰＲＯＭ１１−４のブロッ
ク０のページ０，ページ１がリードまたはライトアクセ
スされる。次に、図７を参照して、半導体ディスク装置
１０のデータ書き込み動作を説明する。
例えば、ホストＣＰＵによってトラック０のセクタ０が
指定された時は、アクセスコントローラ１２によってフ
ラッシュＥＥＰＲＯＭ１１−０に対応するチップ選択信
号ＣＳ−０がアクティブステートに設定される。この結
果、フラッシュＥＥＰＲＯＭ１１−０がアクセス可能と
なり、フラッシュＥＥＰＲＯＭ１１−０のブロック０の
ページ０，ページ１がリードまたはライトアクセスされ
る。同様に、ホストＣＰＵによってトラック０のセクタ
３２が指定された時は、アクセスコントローラ１２によ
ってフラッシュＥＥＰＲＯＭ１１−４に対応するチップ
選択信号ＣＳ−４がアクティブステートに設定される。
この結果、フラッシュＥＥＰＲＯＭ１１−４がアクセス
可能となり、フラッシュＥＥＰＲＯＭ１１−４のブロッ
ク０のページ０，ページ１がリードまたはライトアクセ
スされる。次に、図７を参照して、半導体ディスク装置
１０のデータ書き込み動作を説明する。
【００３２】ここでは、ホストＣＰＵによってトラック
０のセクタ０がアクセス先頭位置として指定され、デー
タサイズが１２Ｋバイトの場合を想定する。この場合、
トラック０のセクタ０からトラック０のセクタ２３まで
がライトアクセス対象となる。トラック０のセクタ０は
フラッシュＥＥＰＲＯＭチップ１１−０のブロック０の
ページ０，ページ１に対応し、トラック０のセクタ２３
はフラッシュＥＥＰＲＯＭチップ１１−２のブロック０
のページ１４３，ページ１５に対応する。従って、フラ
ッシュＥＥＰＲＯＭチップ１１−０〜１１−２それぞれ
のブロック０がライトアクセス対象となる。
０のセクタ０がアクセス先頭位置として指定され、デー
タサイズが１２Ｋバイトの場合を想定する。この場合、
トラック０のセクタ０からトラック０のセクタ２３まで
がライトアクセス対象となる。トラック０のセクタ０は
フラッシュＥＥＰＲＯＭチップ１１−０のブロック０の
ページ０，ページ１に対応し、トラック０のセクタ２３
はフラッシュＥＥＰＲＯＭチップ１１−２のブロック０
のページ１４３，ページ１５に対応する。従って、フラ
ッシュＥＥＰＲＯＭチップ１１−０〜１１−２それぞれ
のブロック０がライトアクセス対象となる。
【００３３】まず、ホストＣＰＵからアクセスコントロ
ーラ１２を介してデータバッファ１５に１２Ｋバイト
（２４セクタ分）のデータが転送される。この転送期間
においては、フラッシュＥＥＰＲＯＭチップ１１−０〜
１１−２それぞれのブロック０についての消去動作が実
行される。
ーラ１２を介してデータバッファ１５に１２Ｋバイト
（２４セクタ分）のデータが転送される。この転送期間
においては、フラッシュＥＥＰＲＯＭチップ１１−０〜
１１−２それぞれのブロック０についての消去動作が実
行される。
【００３４】次いで、データバッファ１５に格納されて
いる最初の２５６バイトのデータ（セクタ０の最初の１
／２のデータ）が、アクセスコントローラ１２によって
フラッシュＥＥＰＲＯＭチップ１１−０内のレジスタに
転送される（Ｐ１）。そして、フラッシュＥＥＰＲＯＭ
チップ１１−０がライトモードで動作し、ブロック０、
ページ０の書き込み動作が実行される。このフラッシュ
ＥＥＰＲＯＭチップ１１−０のライト動作の期間中は、
アクセスコントローラ１２によるチップ１１−０の動作
制御は不要である。
いる最初の２５６バイトのデータ（セクタ０の最初の１
／２のデータ）が、アクセスコントローラ１２によって
フラッシュＥＥＰＲＯＭチップ１１−０内のレジスタに
転送される（Ｐ１）。そして、フラッシュＥＥＰＲＯＭ
チップ１１−０がライトモードで動作し、ブロック０、
ページ０の書き込み動作が実行される。このフラッシュ
ＥＥＰＲＯＭチップ１１−０のライト動作の期間中は、
アクセスコントローラ１２によるチップ１１−０の動作
制御は不要である。
【００３５】このため、アクセスコントローラ１２は、
フラッシュＥＥＰＲＯＭチップ１１−０へのデータ転送
を終了すると、今度は、フラッシュＥＥＰＲＯＭチップ
１１−１へのデータ転送を開始する。この場合、フラッ
シュＥＥＰＲＯＭチップ１１−１のブロック０のページ
０はセクタ８の最初の１／２に相当するので、セクタ８
の１／２のデータがアクセスコントローラ１２によって
フラッシュＥＥＰＲＯＭチップ１１−１内のレジスタに
転送される（Ｐ２）。そして、フラッシュＥＥＰＲＯＭ
チップ１１−１がライトモードで動作し、ブロック０、
ページ０の書き込み動作が実行される。このフラッシュ
ＥＥＰＲＯＭチップ１１−１のライト動作の期間中も、
アクセスコントローラ１２によるチップ１１−１の動作
制御は不要である。
フラッシュＥＥＰＲＯＭチップ１１−０へのデータ転送
を終了すると、今度は、フラッシュＥＥＰＲＯＭチップ
１１−１へのデータ転送を開始する。この場合、フラッ
シュＥＥＰＲＯＭチップ１１−１のブロック０のページ
０はセクタ８の最初の１／２に相当するので、セクタ８
の１／２のデータがアクセスコントローラ１２によって
フラッシュＥＥＰＲＯＭチップ１１−１内のレジスタに
転送される（Ｐ２）。そして、フラッシュＥＥＰＲＯＭ
チップ１１−１がライトモードで動作し、ブロック０、
ページ０の書き込み動作が実行される。このフラッシュ
ＥＥＰＲＯＭチップ１１−１のライト動作の期間中も、
アクセスコントローラ１２によるチップ１１−１の動作
制御は不要である。
【００３６】次いで、アクセスコントローラ１２は、フ
ラッシュＥＥＰＲＯＭチップ１１−１へのデータ転送を
終了すると、フラッシュＥＥＰＲＯＭチップ１１−２へ
のデータ転送を開始する。この場合、フラッシュＥＥＰ
ＲＯＭチップ１１−２のブロック０のページ０はセクタ
１６の最初の１／２に相当するので、セクタ１６の１／
２のデータがアクセスコントローラ１２によってフラッ
シュＥＥＰＲＯＭチップ１１−２内のレジスタに転送さ
れる（Ｐ３）。そして、フラッシュＥＥＰＲＯＭチップ
１１−２がライトモードで動作し、ブロック０、ページ
０の書き込み動作が実行される。
ラッシュＥＥＰＲＯＭチップ１１−１へのデータ転送を
終了すると、フラッシュＥＥＰＲＯＭチップ１１−２へ
のデータ転送を開始する。この場合、フラッシュＥＥＰ
ＲＯＭチップ１１−２のブロック０のページ０はセクタ
１６の最初の１／２に相当するので、セクタ１６の１／
２のデータがアクセスコントローラ１２によってフラッ
シュＥＥＰＲＯＭチップ１１−２内のレジスタに転送さ
れる（Ｐ３）。そして、フラッシュＥＥＰＲＯＭチップ
１１−２がライトモードで動作し、ブロック０、ページ
０の書き込み動作が実行される。
【００３７】この後、アクセスコントローラ１２は、フ
ラッシュＥＥＰＲＯＭチップ１１−０のライト動作が終
了するのを待って、セクタ０の残りの１／２のデータを
フラッシュＥＥＰＲＯＭチップ１１−０のレジスタに転
送する。
ラッシュＥＥＰＲＯＭチップ１１−０のライト動作が終
了するのを待って、セクタ０の残りの１／２のデータを
フラッシュＥＥＰＲＯＭチップ１１−０のレジスタに転
送する。
【００３８】このようにして、フラッシュＥＥＰＲＯＭ
チップ１１−０〜１１−２に対するデータ転送、および
それらフラッシュＥＥＰＲＯＭチップ１１−０〜１１−
２のライト動作が実質的に同時実行される。
チップ１１−０〜１１−２に対するデータ転送、および
それらフラッシュＥＥＰＲＯＭチップ１１−０〜１１−
２のライト動作が実質的に同時実行される。
【００３９】以上のように、この実施例においては、連
続する複数のセクタ番号がフラッシュＥＥＰＲＯＭチッ
プ１１−０〜１１−４に横断して割り当てられており、
その割り当ての内容が、ホストＣＰＵからの論理アドレ
スを実メモリアドレスに変換するためのアドレス変換情
報としてアドレス変換テーブル１２１保持される。この
ため、ホストＣＰＵによって同一トラック内の連続する
セクタ番号が指定された時に、複数のフラッシュＥＥＰ
ＲＯＭが同時アクセスされる。したがって、連続アクセ
スするセクタを同一トラックにまとめるというホストＣ
ＰＵの既存のディスクアクセス手法によって半導体ディ
スク装置１０のアクセス速度を向上でき、半導体ディス
ク装置１０をディスク代替として有効利用することが可
能となる。
続する複数のセクタ番号がフラッシュＥＥＰＲＯＭチッ
プ１１−０〜１１−４に横断して割り当てられており、
その割り当ての内容が、ホストＣＰＵからの論理アドレ
スを実メモリアドレスに変換するためのアドレス変換情
報としてアドレス変換テーブル１２１保持される。この
ため、ホストＣＰＵによって同一トラック内の連続する
セクタ番号が指定された時に、複数のフラッシュＥＥＰ
ＲＯＭが同時アクセスされる。したがって、連続アクセ
スするセクタを同一トラックにまとめるというホストＣ
ＰＵの既存のディスクアクセス手法によって半導体ディ
スク装置１０のアクセス速度を向上でき、半導体ディス
ク装置１０をディスク代替として有効利用することが可
能となる。
【００４０】また、前述のアドレス割り当てによって決
定される１トラック当たりのセクタ数は実トラック・セ
クタ数レジスタ１３１に格納されており、その実トラッ
ク・セクタ数レジスタ１３１の情報がホストＣＰＵによ
って読み取られるので、ホストＣＰＵは半導体ディスク
装置１０の構成に適合した形でアクセス指定することが
できる。
定される１トラック当たりのセクタ数は実トラック・セ
クタ数レジスタ１３１に格納されており、その実トラッ
ク・セクタ数レジスタ１３１の情報がホストＣＰＵによ
って読み取られるので、ホストＣＰＵは半導体ディスク
装置１０の構成に適合した形でアクセス指定することが
できる。
【００４１】
【発明の効果】以上詳記したようにこの発明によれば、
同一トラック内の連続するセクタ番号が指定された時に
複数のフラッシュＥＥＰＲＯＭが同時アクセス可能とな
るので、連続アクセスするセクタを同一トラックにまと
めるというホストシステムの既存のディスクアクセス手
法を有効利用することができる。
同一トラック内の連続するセクタ番号が指定された時に
複数のフラッシュＥＥＰＲＯＭが同時アクセス可能とな
るので、連続アクセスするセクタを同一トラックにまと
めるというホストシステムの既存のディスクアクセス手
法を有効利用することができる。
【図１】この発明の一実施例に係る半導体ディスク装置
の構成を示すブロック図。
の構成を示すブロック図。
【図２】同実施例の半導体ディスク装置に設けられてい
る複数のフラッシュＥＥＰＲＯＭチップに対するアドレ
ス割り当ての原理を説明するための図。
る複数のフラッシュＥＥＰＲＯＭチップに対するアドレ
ス割り当ての原理を説明するための図。
【図３】同実施例の半導体ディスク装置に設けられてい
るフラッシュＥＥＰＲＯＭチップのデータ書き込み単位
／消去単位の一例を説明するための図。
るフラッシュＥＥＰＲＯＭチップのデータ書き込み単位
／消去単位の一例を説明するための図。
【図４】同実施例の半導体ディスク装置に設けられてい
る複数のフラッシュＥＥＰＲＯＭチップに対するアドレ
ス割り当ての具体例を説明する図。
る複数のフラッシュＥＥＰＲＯＭチップに対するアドレ
ス割り当ての具体例を説明する図。
【図５】同実施例の半導体ディスク装置に設けられてい
る複数のフラッシュＥＥＰＲＯＭチップに対するアドレ
ス割り当ての具体例を説明する図。
る複数のフラッシュＥＥＰＲＯＭチップに対するアドレ
ス割り当ての具体例を説明する図。
【図６】同実施例の半導体ディスク装置に設けられてい
るアドレス変換テーブルの構成例を示す図。
るアドレス変換テーブルの構成例を示す図。
【図７】同実施例の半導体ディスク装置のデータ書き込
み動作を説明するための図。
み動作を説明するための図。
１０…半導体ディスク装置、１１−０〜１１−４…フラ
ッシュＥＥＰＲＯＭ、１２…アクセスコントローラ、１
３…ホストインターフェースコントローラ、１４…ホス
トインターフェース、１５…データバッファ、１２１…
アドレス変換テーダル。
ッシュＥＥＰＲＯＭ、１２…アクセスコントローラ、１
３…ホストインターフェースコントローラ、１４…ホス
トインターフェース、１５…データバッファ、１２１…
アドレス変換テーダル。
フロントページの続き (56)参考文献 特開 平６−4399（ＪＰ，Ａ) 特開 平１−214925（ＪＰ，Ａ) 特開 平２−227720（ＪＰ，Ａ) 特開 平２−259922（ＪＰ，Ａ) 特開 平３−156524（ＪＰ，Ａ) 特開 昭63−59618（ＪＰ，Ａ) 特開 平６−75836（ＪＰ，Ａ) 特開 平６−124175（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 3/06 - 3/08 G11C 17/00
Claims (5)
- 【請求項１】 書き込み動作を指示するコマンドに応答
して書き込み処理を実行する機能を各々が有し且つ記憶
領域が複数の消去ブロックに分割されている複数のフラ
ッシュＥＥＰＲＯＭチップを備えた半導体メモリ装置で
あって、 前記複数のフラッシュＥＥＰＲＯＭチップそれぞれの対
応する消去ブロックに対して連続した複数のセクタ番号
セットが割り当てられるように、連続する複数のセクタ
番号からなり消去ブロックと同一の記憶サイズを有する
セクタ番号セットを、各消去ブロックに割り当て、且つ
その割り当て結果に従って、トラック番号およびセクタ
番号を含む論理アドレスと、前記複数のフラッシュＥＥ
ＰＲＯＭチップをアクセスするための実メモリアドレス
との対応関係を示すアドレス変換情報を保持する手段
と、 前記アドレス変換情報に従って、ホストシステムによっ
て指定された論理アドレスを前記複数のフラッシュＥＥ
ＰＲＯＭチップの少なくとも一つをアクセスするための
実メモリアドレスに変換するアドレス変換手段と、 このアドレス変換手段によって変換された実メモリアド
レスに従って、前記複数のフラッシュＥＥＰＲＯＭチッ
プ内の第１のフラッシュＥＥＰＲＯＭチップに対して前
記書き込み動作を指示するコマンドを発行し、このコマ
ンドに応答して前記第１のフラッシュＥＥＰＲＯＭチッ
プが書き込み処理を実行している期間中に、前記複数の
フラッシュＥＥＰＲＯＭチップ内の第２のフラッシュＥ
ＥＰＲＯＭチップに対して前記書き込み動作を指示する
コマンドを発行する手段とを具備することを特徴とする
半導体メモリ装置。 - 【請求項２】 前記複数のフラッシュＥＥＰＲＯＭチッ
プに割り当てられた１トラック当たりのセクタ数を示す
構成情報を保持する手段をさらに具備することを特徴と
する請求項１記載の半導体メモリ装置。 - 【請求項３】 前記構成情報をホストシステムに呈示す
る手段をさらに具備することを特徴とする請求項２記載
の半導体メモリ装置。 - 【請求項４】 ｉ個（ｉ＞１）のフラッシュＥＥＰＲＯ
Ｍであって、データ読み出し／書き込み動作をｍバイト
（ｍ＞０）のページ単位で実行し、データ消去動作をｍ
ｘｎバイト（ｎ＞１）のブロック単位で実行するｉ個
（ｉ＞１）のフ ラッシュＥＥＰＲＯＭと、 トラック番号およびセクタ番号を用いてホストシステム
から指定される論理アドレスについて、その１トラック
に対応する連続した論理アドレスが、前記ｉ個（ｉ＞
１）のフラッシュＥＥＰＲＯＭの物理アドレスに対して
消去ブロック単位でどのように割り当てられるかを示す
アドレス情報を格納する記憶装置と、 前記ホストシステムからの要求に応答して前記ｉ個（ｉ
＞１）のフラッシュＥＥＰＲＯＭをアクセスする手段で
あって、前記記憶装置に格納されているアドレス情報に
従って、前記ｉ個（ｉ＞１）のフラッシュＥＥＰＲＯＭ
を並列にアクセスする手段とを具備することを特徴とす
る半導体メモリ装置。 - 【請求項５】 記憶領域が複数の消去ブロックに分割さ
れている複数のフラッシュＥＥＰＲＯＭチップを備えた
半導体メモリ装置であって、 ホストシステムからの論理アドレスを、アドレス変換情
報に従って前記複数のフラッシュＥＥＰＲＯＭチップを
アクセスするための実アドレスに変換するアドレス変換
手段と、 前記複数のフラッシュＥＥＰＲＯＭチップそれぞれの対
応する消去ブロックに対して連続した複数のセクタ番号
セットが割り当てられるように、連続する複数のセクタ
番号からなり消去ブロックと同一の記憶サイズを有する
セクタ番号セットを、各消去ブロックに割り当て、且つ
その割り当て結果を前記アドレス変換情報として保持す
る手段と、 前記アドレス変換手段によって変換された実アドレスに
従って、前記複数のフラッシュＥＥＰＲＯＭチップを動
作制御するメモリアクセス手段であって、第１及び第２
の２以上のフラッシュＥＥＰＲＯＭチップにわたる複数
の連続するセクタに対する書き込み処理を行う場合、前
記第１及び第２のフラッシュＥＥＰＲＯＭチップが並行
して動作するように前記第１及び第２のフラッシュＥＥ
ＰＲＯＭチップを動作制御するメモリアクセス手段とを
具備することを特徴とする半導体メモリ装置。
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|---|---|
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Families Citing this family (118)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6347051B2 (en) | 1991-11-26 | 2002-02-12 | Hitachi, Ltd. | Storage device employing a flash memory |
| TW261687B (ja) * | 1991-11-26 | 1995-11-01 | Hitachi Seisakusyo Kk | |
| US6078520A (en) * | 1993-04-08 | 2000-06-20 | Hitachi, Ltd. | Flash memory control method and information processing system therewith |
| KR970008188B1 (ko) | 1993-04-08 | 1997-05-21 | 가부시끼가이샤 히다찌세이사꾸쇼 | 플래시메모리의 제어방법 및 그것을 사용한 정보처리장치 |
| JPH06312593A (ja) | 1993-04-28 | 1994-11-08 | Toshiba Corp | 外部記憶装置、外部記憶装置ユニットおよび外部記憶装置の製造方法 |
| JP3383398B2 (ja) * | 1994-03-22 | 2003-03-04 | 株式会社東芝 | 半導体パッケージ |
| JP3388921B2 (ja) * | 1994-11-29 | 2003-03-24 | 株式会社東芝 | 集積回路カードの製造方法 |
| JP3464836B2 (ja) * | 1995-01-19 | 2003-11-10 | 富士通株式会社 | 記憶装置のメモリ管理装置 |
| US6471130B2 (en) * | 1995-02-03 | 2002-10-29 | Kabushiki Kaisha Toshiba | Information storage apparatus and information processing apparatus using the same |
| JP3660382B2 (ja) | 1995-02-03 | 2005-06-15 | 株式会社東芝 | 情報記憶装置およびそれに用いるコネクタ部 |
| USRE38997E1 (en) * | 1995-02-03 | 2006-02-28 | Kabushiki Kaisha Toshiba | Information storage and information processing system utilizing state-designating member provided on supporting card surface which produces write-permitting or write-inhibiting signal |
| KR0152042B1 (ko) * | 1995-04-15 | 1998-10-15 | 김광호 | 낸드형 플래쉬메모리 아이씨카드 기록장치 |
| JPH08328762A (ja) * | 1995-06-06 | 1996-12-13 | Mitsubishi Electric Corp | 半導体ディスク装置及びそのメモリ管理方法 |
| JP3782840B2 (ja) | 1995-07-14 | 2006-06-07 | 株式会社ルネサステクノロジ | 外部記憶装置およびそのメモリアクセス制御方法 |
| US6757800B1 (en) * | 1995-07-31 | 2004-06-29 | Lexar Media, Inc. | Increasing the memory performance of flash memory devices by writing sectors simultaneously to multiple flash memory devices |
| US6978342B1 (en) | 1995-07-31 | 2005-12-20 | Lexar Media, Inc. | Moving sectors within a block of information in a flash memory mass storage architecture |
| US8171203B2 (en) | 1995-07-31 | 2012-05-01 | Micron Technology, Inc. | Faster write operations to nonvolatile memory using FSInfo sector manipulation |
| US5845313A (en) | 1995-07-31 | 1998-12-01 | Lexar | Direct logical block addressing flash memory mass storage architecture |
| US6728851B1 (en) * | 1995-07-31 | 2004-04-27 | Lexar Media, Inc. | Increasing the memory performance of flash memory devices by writing sectors simultaneously to multiple flash memory devices |
| JPH0964240A (ja) * | 1995-08-25 | 1997-03-07 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
| JPH09185551A (ja) * | 1996-01-08 | 1997-07-15 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH09245491A (ja) * | 1996-03-08 | 1997-09-19 | Nec Eng Ltd | オーディオファイル装置 |
| JP2799310B2 (ja) * | 1996-04-02 | 1998-09-17 | 山一電機株式会社 | メモリーカード稼動電子機器におけるｉｃ保護装置 |
| JPH09327990A (ja) * | 1996-06-11 | 1997-12-22 | Toshiba Corp | カード型記憶装置 |
| JPH10302030A (ja) * | 1997-02-28 | 1998-11-13 | Toshiba Corp | 接続装置、および情報処理装置 |
| KR100251636B1 (ko) * | 1997-04-10 | 2000-05-01 | 윤종용 | 소형컴퓨터시스템인터페이스방식접속을위한메모리장치 |
| US5956743A (en) * | 1997-08-25 | 1999-09-21 | Bit Microsystems, Inc. | Transparent management at host interface of flash-memory overhead-bytes using flash-specific DMA having programmable processor-interrupt of high-level operations |
| US5822251A (en) * | 1997-08-25 | 1998-10-13 | Bit Microsystems, Inc. | Expandable flash-memory mass-storage using shared buddy lines and intermediate flash-bus between device-specific buffers and flash-intelligent DMA controllers |
| US6000006A (en) * | 1997-08-25 | 1999-12-07 | Bit Microsystems, Inc. | Unified re-map and cache-index table with dual write-counters for wear-leveling of non-volatile flash RAM mass storage |
| JPH11203191A (ja) * | 1997-11-13 | 1999-07-30 | Seiko Epson Corp | 不揮発性記憶装置、不揮発性記憶装置の制御方法、および、不揮発性記憶装置を制御するプログラムを記録した情報記録媒体 |
| US6088264A (en) * | 1998-01-05 | 2000-07-11 | Intel Corporation | Flash memory partitioning for read-while-write operation |
| US6260103B1 (en) | 1998-01-05 | 2001-07-10 | Intel Corporation | Read-while-write memory including fewer verify sense amplifiers than read sense amplifiers |
| JPH11273370A (ja) * | 1998-03-25 | 1999-10-08 | Mitsubishi Electric Corp | Ｉｃメモリ |
| JP2000045858A (ja) * | 1998-07-28 | 2000-02-15 | Denso Corp | 電子制御装置及び不揮発性メモリの書換回数記憶方法 |
| KR100544175B1 (ko) * | 1999-05-08 | 2006-01-23 | 삼성전자주식회사 | 링킹 타입 정보를 저장하는 기록 매체와 결함 영역 처리 방법 |
| EP1058216B1 (en) * | 1999-06-04 | 2002-12-11 | D'Udekem D'Acoz, Xavier Guy Bernard | Memory card |
| EP1134662A4 (en) * | 1999-07-28 | 2007-05-09 | Sony Corp | RECORDING SYSTEM, DATA RECEIVING DEVICE, MEMORY DEVICE AND DATA ACQUISITION METHOD |
| WO2001008015A1 (fr) | 1999-07-28 | 2001-02-01 | Sony Corporation | Systeme d'enregistrement, dispositif d'enregistrement de donnees, dispositif a memoire et procede d'enregistrement de donnees |
| US7167944B1 (en) | 2000-07-21 | 2007-01-23 | Lexar Media, Inc. | Block management for mass storage |
| JP3726663B2 (ja) | 2000-09-07 | 2005-12-14 | 日産自動車株式会社 | 電子制御装置の制御データ記憶装置 |
| US7113432B2 (en) * | 2000-09-14 | 2006-09-26 | Sandisk Corporation | Compressed event counting technique and application to a flash memory system |
| CN1236386C (zh) * | 2000-10-26 | 2006-01-11 | 松下电器产业株式会社 | 存储器件及存储控制方法 |
| US7020739B2 (en) * | 2000-12-06 | 2006-03-28 | Tdk Corporation | Memory controller, flash memory system having memory controller and method for controlling flash memory device |
| KR100418522B1 (ko) * | 2001-06-11 | 2004-02-14 | 삼성전자주식회사 | 이동가능한 스페어 메모리 어레이 어드레스를 갖는 불휘발성 반도체 메모리 장치 및 그에 따른 리드방법 |
| GB0123421D0 (en) | 2001-09-28 | 2001-11-21 | Memquest Ltd | Power management system |
| GB0123415D0 (en) | 2001-09-28 | 2001-11-21 | Memquest Ltd | Method of writing data to non-volatile memory |
| GB0123410D0 (en) | 2001-09-28 | 2001-11-21 | Memquest Ltd | Memory system for data storage and retrieval |
| GB0123416D0 (en) | 2001-09-28 | 2001-11-21 | Memquest Ltd | Non-volatile memory control |
| JP2003196142A (ja) * | 2001-12-25 | 2003-07-11 | Sony Corp | ライトワンス型メモリ装置及びファイル管理方法 |
| JP2003233993A (ja) * | 2002-02-08 | 2003-08-22 | Matsushita Electric Ind Co Ltd | 不揮発性記憶装置の書き換え方法 |
| US7231643B1 (en) | 2002-02-22 | 2007-06-12 | Lexar Media, Inc. | Image rescue system including direct communication between an application program and a device driver |
| US20070143328A1 (en) * | 2002-07-10 | 2007-06-21 | Sonic Solutions | Method and apparatus for formatting and initialization of an optical media |
| WO2004040454A2 (en) * | 2002-10-28 | 2004-05-13 | Sandisk Corporation | Method and apparatus for performing multi-page write operations in a non-volatile memory system |
| WO2004040586A1 (en) * | 2002-10-28 | 2004-05-13 | Sandisk Corporation | Automated wear leveling in non-volatile storage systems |
| US7526599B2 (en) * | 2002-10-28 | 2009-04-28 | Sandisk Corporation | Method and apparatus for effectively enabling an out of sequence write process within a non-volatile memory system |
| EP1713085A1 (en) * | 2002-10-28 | 2006-10-18 | SanDisk Corporation | Automated wear leveling in non-volatile storage systems |
| US6973519B1 (en) | 2003-06-03 | 2005-12-06 | Lexar Media, Inc. | Card identification compatibility |
| US6906961B2 (en) | 2003-06-24 | 2005-06-14 | Micron Technology, Inc. | Erase block data splitting |
| TW200515147A (en) | 2003-10-17 | 2005-05-01 | Matsushita Electric Ind Co Ltd | Semiconductor memory device, controller, and read/write control method thereof |
| US7631138B2 (en) * | 2003-12-30 | 2009-12-08 | Sandisk Corporation | Adaptive mode switching of flash memory address mapping based on host usage characteristics |
| US8504798B2 (en) | 2003-12-30 | 2013-08-06 | Sandisk Technologies Inc. | Management of non-volatile memory systems having large erase blocks |
| US20050144516A1 (en) * | 2003-12-30 | 2005-06-30 | Gonzalez Carlos J. | Adaptive deterministic grouping of blocks into multi-block units |
| KR100528482B1 (ko) * | 2003-12-31 | 2005-11-15 | 삼성전자주식회사 | 데이타를 섹터 단위로 랜덤하게 입출력할 수 있는 플래시메모리 시스템 |
| CN100433195C (zh) * | 2003-12-31 | 2008-11-12 | 深圳市朗科科技股份有限公司 | 闪存介质数据写入方法 |
| JP3892851B2 (ja) | 2004-02-04 | 2007-03-14 | 株式会社東芝 | メモリカード及び半導体装置 |
| US7725628B1 (en) | 2004-04-20 | 2010-05-25 | Lexar Media, Inc. | Direct secondary device interface by a host |
| US7370166B1 (en) | 2004-04-30 | 2008-05-06 | Lexar Media, Inc. | Secure portable storage device |
| JP4751037B2 (ja) * | 2004-06-22 | 2011-08-17 | 株式会社東芝 | メモリカード |
| US7464306B1 (en) | 2004-08-27 | 2008-12-09 | Lexar Media, Inc. | Status of overall health of nonvolatile memory |
| US7594063B1 (en) | 2004-08-27 | 2009-09-22 | Lexar Media, Inc. | Storage capacity status |
| KR100666325B1 (ko) * | 2004-12-15 | 2007-01-09 | 삼성전자주식회사 | 메모리 셀 어레이 블록 할당 방법, 메모리 셀 어레이블록의 어드레싱 방법 및 이를 이용한 반도체 메모리 장치 |
| CN100583278C (zh) * | 2005-03-04 | 2010-01-20 | 松下电器产业株式会社 | 数据处理装置 |
| JP4774946B2 (ja) * | 2005-06-21 | 2011-09-21 | 日本電産サンキョー株式会社 | 不揮発性メモリ及びそれを用いた電子機器装置 |
| US7509471B2 (en) * | 2005-10-27 | 2009-03-24 | Sandisk Corporation | Methods for adaptively handling data writes in non-volatile memories |
| US7631162B2 (en) | 2005-10-27 | 2009-12-08 | Sandisck Corporation | Non-volatile memory with adaptive handling of data writes |
| KR100721018B1 (ko) * | 2005-12-28 | 2007-05-22 | 삼성전자주식회사 | 플래시 메모리 장치 및 그것의 소거 방법 |
| TW200814088A (en) * | 2006-09-05 | 2008-03-16 | Genesys Logic Inc | Method for increasing read/write lifespan of flash memory |
| US20100325342A1 (en) * | 2007-07-20 | 2010-12-23 | Panasonic Corporation | Memory controller and nonvolatile storage device using same |
| JP4739296B2 (ja) * | 2007-08-27 | 2011-08-03 | ソリッド ステート ストレージ ソリューションズ エルエルシー | 外部記憶装置およびそのメモリアクセス制御方法 |
| US8959307B1 (en) | 2007-11-16 | 2015-02-17 | Bitmicro Networks, Inc. | Reduced latency memory read transactions in storage devices |
| JP4813454B2 (ja) * | 2007-12-21 | 2011-11-09 | ソリッド ステート ストレージ ソリューションズ エルエルシー | 外部記憶装置およびそのメモリアクセス制御方法 |
| JP2010146326A (ja) * | 2008-12-19 | 2010-07-01 | Toshiba Storage Device Corp | 記憶装置、その制御方法及びその記憶装置を用いた電子装置 |
| JP4511618B2 (ja) * | 2009-01-23 | 2010-07-28 | ソリッド ステート ストレージ ソリューションズ エルエルシー | 外部記憶装置およびそのメモリアクセス制御方法 |
| KR101516580B1 (ko) | 2009-04-22 | 2015-05-11 | 삼성전자주식회사 | 컨트롤러, 이를 포함하는 데이터 저장 장치 및 데이터 저장 시스템, 및 그 방법 |
| US8665601B1 (en) | 2009-09-04 | 2014-03-04 | Bitmicro Networks, Inc. | Solid state drive with improved enclosure assembly |
| US9135190B1 (en) | 2009-09-04 | 2015-09-15 | Bitmicro Networks, Inc. | Multi-profile memory controller for computing devices |
| US8447908B2 (en) | 2009-09-07 | 2013-05-21 | Bitmicro Networks, Inc. | Multilevel memory bus system for solid-state mass storage |
| US8560804B2 (en) | 2009-09-14 | 2013-10-15 | Bitmicro Networks, Inc. | Reducing erase cycles in an electronic storage device that uses at least one erase-limited memory device |
| US8495471B2 (en) * | 2009-11-30 | 2013-07-23 | International Business Machines Corporation | Solid-state storage system with parallel access of multiple flash/PCM devices |
| US9092340B2 (en) * | 2009-12-18 | 2015-07-28 | Sandisk Technologies Inc. | Method and system for achieving die parallelism through block interleaving |
| US9372755B1 (en) | 2011-10-05 | 2016-06-21 | Bitmicro Networks, Inc. | Adaptive power cycle sequences for data recovery |
| US8799598B2 (en) | 2012-02-17 | 2014-08-05 | Spansion Llc | Redundancy loading efficiency |
| US9043669B1 (en) | 2012-05-18 | 2015-05-26 | Bitmicro Networks, Inc. | Distributed ECC engine for storage media |
| JP5642764B2 (ja) * | 2012-12-21 | 2014-12-17 | ソリッド ステート ストレージ ソリューションズ インク | 外部記憶装置およびそのメモリアクセス制御方法 |
| US9423457B2 (en) | 2013-03-14 | 2016-08-23 | Bitmicro Networks, Inc. | Self-test solution for delay locked loops |
| US10489318B1 (en) | 2013-03-15 | 2019-11-26 | Bitmicro Networks, Inc. | Scatter-gather approach for parallel data transfer in a mass storage system |
| US9798688B1 (en) | 2013-03-15 | 2017-10-24 | Bitmicro Networks, Inc. | Bus arbitration with routing and failover mechanism |
| US9971524B1 (en) | 2013-03-15 | 2018-05-15 | Bitmicro Networks, Inc. | Scatter-gather approach for parallel data transfer in a mass storage system |
| US9400617B2 (en) | 2013-03-15 | 2016-07-26 | Bitmicro Networks, Inc. | Hardware-assisted DMA transfer with dependency table configured to permit-in parallel-data drain from cache without processor intervention when filled or drained |
| US9430386B2 (en) | 2013-03-15 | 2016-08-30 | Bitmicro Networks, Inc. | Multi-leveled cache management in a hybrid storage system |
| US9934045B1 (en) | 2013-03-15 | 2018-04-03 | Bitmicro Networks, Inc. | Embedded system boot from a storage device |
| US9875205B1 (en) | 2013-03-15 | 2018-01-23 | Bitmicro Networks, Inc. | Network of memory systems |
| US9501436B1 (en) | 2013-03-15 | 2016-11-22 | Bitmicro Networks, Inc. | Multi-level message passing descriptor |
| US9734067B1 (en) | 2013-03-15 | 2017-08-15 | Bitmicro Networks, Inc. | Write buffering |
| US9720603B1 (en) | 2013-03-15 | 2017-08-01 | Bitmicro Networks, Inc. | IOC to IOC distributed caching architecture |
| US9842024B1 (en) | 2013-03-15 | 2017-12-12 | Bitmicro Networks, Inc. | Flash electronic disk with RAID controller |
| US10120694B2 (en) | 2013-03-15 | 2018-11-06 | Bitmicro Networks, Inc. | Embedded system boot from a storage device |
| US9916213B1 (en) | 2013-03-15 | 2018-03-13 | Bitmicro Networks, Inc. | Bus arbitration with routing and failover mechanism |
| US9672178B1 (en) | 2013-03-15 | 2017-06-06 | Bitmicro Networks, Inc. | Bit-mapped DMA transfer with dependency table configured to monitor status so that a processor is not rendered as a bottleneck in a system |
| US9952991B1 (en) | 2014-04-17 | 2018-04-24 | Bitmicro Networks, Inc. | Systematic method on queuing of descriptors for multiple flash intelligent DMA engine operation |
| US10055150B1 (en) | 2014-04-17 | 2018-08-21 | Bitmicro Networks, Inc. | Writing volatile scattered memory metadata to flash device |
| US10042792B1 (en) | 2014-04-17 | 2018-08-07 | Bitmicro Networks, Inc. | Method for transferring and receiving frames across PCI express bus for SSD device |
| US10078604B1 (en) | 2014-04-17 | 2018-09-18 | Bitmicro Networks, Inc. | Interrupt coalescing |
| US9811461B1 (en) | 2014-04-17 | 2017-11-07 | Bitmicro Networks, Inc. | Data storage system |
| US10025736B1 (en) | 2014-04-17 | 2018-07-17 | Bitmicro Networks, Inc. | Exchange message protocol message transmission between two devices |
| KR102264757B1 (ko) * | 2014-11-11 | 2021-06-16 | 에스케이하이닉스 주식회사 | 데이터 저장 장치 및 그것의 동작 방법 |
| US9971685B2 (en) * | 2016-04-01 | 2018-05-15 | Intel Corporation | Wear leveling based on a swapping operation between sets of physical block addresses of a non-volatile memory |
| US10552050B1 (en) | 2017-04-07 | 2020-02-04 | Bitmicro Llc | Multi-dimensional computer storage system |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2561428B1 (fr) * | 1984-03-16 | 1986-09-12 | Bull Sa | Procede d'enregistrement dans une memoire a disques et systeme de memoire a disques |
| EP0618535B1 (en) * | 1989-04-13 | 1999-08-25 | SanDisk Corporation | EEPROM card with defective cell substitution and cache memory |
| JPH0457295A (ja) * | 1990-06-22 | 1992-02-25 | Nec Corp | 電気的書込消去可能メモリ回路 |
| US5270979A (en) * | 1991-03-15 | 1993-12-14 | Sundisk Corporation | Method for optimum erasing of EEPROM |
| US5291584A (en) * | 1991-07-23 | 1994-03-01 | Nexcom Technology, Inc. | Methods and apparatus for hard disk emulation |
-
1992
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1993
- 1993-10-06 US US08/132,313 patent/US5572466A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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| US5572466A (en) | 1996-11-05 |
| JPH06119128A (ja) | 1994-04-28 |
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