KR100418522B1 - 이동가능한 스페어 메모리 어레이 어드레스를 갖는 불휘발성 반도체 메모리 장치 및 그에 따른 리드방법 - Google Patents

Abstract

스페어 메모리 어레이에 저장된 정보를 먼저 리드하는 것이 필요한 모드를 지원하는 불휘발성 반도체 메모리 장치 및 그에 따른 리드방법이 개시된다. 복수의 낸드 셀 스트링으로 이루어진 메인 메모리 어레이와 스페어 메모리 어레이를 가지는 메모리 셀 어레이를 구비한 불휘발성 반도체 메모리 장치에서의 데이터 리드방법은, 상기 메인 메모리 어레이의 물리적 어드레스가 상기 스페어 메모리 어레이의 물리적 어드레스 보다 앞서 있는 경우에도 스페어 스타트 전체 페이지 시퀀셜 리드 모드로 진입하는 외부 코멘드에 응답하여 상기 스페어 메모리 어레이의 논리적 어드레스를 상기 메인 메모리 어레이의 논리적 어드레스 보다 앞서게 지정하는 것에 의해 상기 스페어 메모리 어레이에 저장된 데이터가 우선적으로 리드되도록 하는 것을 특징으로 한다.

Description

이동가능한 스페어 메모리 어레이 어드레스를 갖는 불휘발성 반도체 메모리 장치 및 그에 따른 리드방법{non-volatile semiconductor memory device having spare memory array address capable of moving and read operation therefore}

본 발명은 전기적으로 소거 및 프로그램가능한 불휘발성 반도체 메모리 장치에 관한 것으로서, 특히 낸드 구조로된 메모리 셀들을 가지는 전기적으로 소거 및 프로그램 가능 불휘발성 반도체 메모리장치의 리드동작에 관한 것이다.

통상적으로, 반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 불휘발성 반도체 메모리 장치로 나뉘어진다. 휘발성 반도체 메모리 장치는 다시 다이나믹 랜덤 억세스 메모리(dynamic random access memory)와 스태틱 랜덤 억세스 메모리 (static random access memory)로 분류될 수 있다. 그러한 휘발성 반도체 메모리 장치는 읽고 쓰는 속도 면에서는 빠르지만 외부 전원 공급이 끊기면 메모리 셀에 저장된 내용이 사라져 버리게 되는 단점을 갖는다. 한편, 불휘발성 반도체 메모리 장치는 마스크 롬(mask read only memory: MROM), 프로그래머블 리드 온리 메모리(programmable read only memory:PROM), 소거 및 프로그램 가능한 리드 온리 메모리(erasable programmable read only memory:EPROM), 전기적으로 소거 및 프로그램 가능한 리드 온리 메모리(electrically erasable programmable read onlymemory:EEPROM) 등으로 분류된다.

상기한 종류의 불휘발성 반도체 메모리 장치는 외부의 전원 공급이 중단되더라도 메모리 셀내에 그 내용을 영구적으로 보존할 수 있기 때문에 전원 공급의 여하에 관계없이 보존되어야 할 내용을 기억시키는데 주로 쓰여진다. 그렇지만, 상기 MROM, PROM, EPROM의 경우에는 일반 사용자들이 전자적 시스템을 통해 자체적으로 소거와 쓰기(또는 프로그램)를 행하는 작업이 자유롭지 않다. 즉, 온-보오드(on-board)상태에서 프로그램된 내용을 소거하거나 재프로그램 하는 것이 용이하지 않은 것이다. 이와는 달리, 상기 EEPROM의 경우에는 전기적으로 소거와 쓰기를 행하는 작업이 시스템 자체적으로 가능하므로 계속적인 내용 갱신이 필요한 시스템 프로그램 저장장치나 보조기억장치로의 응용이 지속적으로 확대되고 있는 실정이다.

즉, 최근의 컴퓨터 또는 마이크로 프로세서에 의해 제어되는 여러 전자적 장치들은 고밀도의 전기적으로 소거 및 프로그램 가능한 상기 EEPROM의 개발을 더욱 요구하고 있는 것이다. 더우기, 휴대용 컴퓨터 또는 노트북 크기의 바테리 전원 컴퓨터 시스템에서 보조 메모리 장치로써 회전 자기 디스크를 가지는 하드 디스크 장치를 사용하는 것은 상대적으로 넓은 면적을 점유하기 때문에 그러한 시스템의 설계자들은 보다 작은 면적을 점유하는 고밀도, 고성능의 EEPROM의 개발에 큰 흥미를 가져왔다.

고밀도 EEPROM을 달성하기 위해서는 메모리 셀들이 점유하는 면적을 줄이는 것이 주로 중요한 과제이다. 그러한 과제를 해결하기 위하여 셀당 선택 트랜지스터의 갯수와 비트라인과의 접속 개구(contact hole)들의 갯수를 줄일 수 있는 낸드구조로된 메모리 셀들을 가지는 EEPROM이 개발되었다. 그러한 낸드구조 셀은 1988년에 발행된 IEDM, 페이지 412 내지 415에서 제목 "NEW DEVICE TECHNOLOGIES FOR 5V-ONLY 4Mb EEPROM WITH NAND STRUCTURE CELL"하에 개시되어 있다.

또한, 낸드셀 스트링들(또는 낸드셀 유닛들)이 N형 반도체기판에 형성된 P형 웰 영역상에 형성되는 개량된 장치 구조와 이 장치 구조를 사용하는 개량된 소거 및 프로그램 기술이 1990년에 발행된 Symposium on VLSI Technology, 페이지 129 내지 130에서 제목 "A NAND STRUCTURED CELL WITH A NEW PROGRAMMING TECHNOLOGY FOR HIGHLY RELIABLE 5V-ONLY FLASH EEPROM"하에 개시되었다.

상기한 바와 같이 EEPROM 설계기술이 진보됨에 따라 출현된 플래쉬 소거기능을 가지는 낸드타입 플래쉬(Flash) EEPROM은 통상의 EEPROM에 비해 집적도가 높아 대용량 보조기억장치로의 응용에 매우 유리하다. 상기 플래쉬 EEPROM은 단위 메모리 셀 어레이 구성을 어떤 형태로 가지느냐에 따라 NAND 타입(type), NOR 타입, 또는 AND 타입으로 구별되는데, NAND 타입(type)이 NOR나 AND 타입에 비해 높은 집적도를 갖는다.

상기 낸드 플래쉬 EEPROM의 메모리 셀은, 일반적으로 p-타입(type)기판의 상면에 소오스(source), 드레인(drain) 영역으로서 기능할 n-타입의 영역들을 일정한 간격을 두고 형성한 후, 상기 소오스와 드레인 영역사이에 위치되는 채널(channel)영역의 상부에 서로 절연층으로 격리된 플로팅 게이트 및 콘트롤 게이트를 차례로 형성하는 것에 의해 만들어진다. 상기 절연층으로 에워쌓여지는 도전층인 플로팅 게이트(floating gate :FG)에는 상기 콘트롤 게이트(control gate:CG)에 인가되는프로그램 전압에 의해 프로그램 데이터로서 기능하는 전하가 축적된다.

NAND 타입 플래쉬 EEPROM의 동작중 소거, 쓰기, 및 읽기동작을 설명하면 다음과 같다. 소거와 쓰기 동작은 상기한 바와 같이 보통 F-N터널링 전류(tunneling current)를 이용함으로써 달성된다. 예컨대, 소거시에는 기판에 매우 높은 전위를 인가하고 상기 콘트롤 게이트에 낮은 전위를 인가한다. 이 경우에 콘트롤 게이트와 플로팅 게이트사이의 커패시턴스와 플로팅 게이트와 기판사이의 커패시턴스와의 비에 의해 결정된 전위가 상기 플로팅 게이트에 인가된다. 상기 플로팅 게이트에 인가된 플로팅 게이트 전압 Vfg와 기판에 인가된 기판전압 Vsub간의 전위차가 F-N 터널링을 일으킬 수 있는 전위차보다 크면 상기 플로팅 게이트에 모여 있던 전자들이 플로팅 게이트에서 기판으로 이동하게 된다. 이와 같은 동작이 일어나면 콘트롤 게이트, 플로팅 게이트와 소오스 및 드레인으로 구성된 메모리 셀 트랜지스터의 문턱전압 Vt가 낮아지게 된다. 상기 문턱전압 Vt가 충분히 낮아져서 콘트롤 게이트와 소오스에 0 V를 인가하더라도 드레인에 적당히 높은 양의 전압을 가했을 때 전류가 흐르게 되면 우리는 이것을 "ERASE"되었다 라고 하고, 논리적으로(logically) "1" 로 써 표시한다. 한편, 쓰기시에는 소오스와 드레인에 0 V를 인가하고 콘트롤 게이트에 매우 높은 전압을 인가하게 된다. 이 때 채널 영역엔 반전층(inversion layer)이 형성되면서 소오스와 드레인이 모두 0 V의 전위를 갖게 된다. 콘트롤 게이트와 플로팅 게이트사이 그리고 플로팅 게이트와 채널 영역사이의 커패시턴스의 비에 의해 결정된 Vfg와 Vchannel (0 V)사이에 인가된 전위차가 F-N 터널링을 일으킬 수 있을 만큼 충분히 커지면 전자가 채널영역에서 플로팅 게이트로 이동하게 된다. 이 경우 문턱전압 Vt가 증가하게 되며 미리 설정한 양의 전압을 콘트롤 게이트에 가하고 소오스에는 0 V를 가하고 드레인에 적당한 양의 전압을 가했을 때 전류가 흐르지 않게 되면 우리는 이것을 "PROGRAM" 되었다 라고 하고 논리적으로 "0" 으로 표시한다.

상기한 NAND 플래쉬 메모리에서 메모리 셀 어레이의 기본단위는, 제1 선택 트랜지스터와, 제2 선택 트랜지스터와, 상기 제1 및 제2선택 트랜지스터들 사이에서 플로팅 게이트를 각기 가지며 드레인-소오스 채널이 서로 직렬로 연결된 복수개의 메모리 셀 트랜지스터들로 구성된 셀 스트링을 단위구조로서 갖는다. 여기서, 상기 셀 스트링은 본 분야에서 낸드 셀 유닛으로도 칭해짐을 주목하여야 한다.

통상의 NAND 플래쉬 메모리는 상기 셀 스트링을 복수로 가지는 메모리 셀 어레이와, 상기 셀 스트링에 데이터를 주고 받기 위한 비트라인들과, 상기 비트라인들과 교차하며 상기 셀 스트링내의 메모리 셀 트랜지스터들 및 상기 선택 트랜지스터들의 게이트를 제어하기 위한 워드라인들과, 상기 워드라인들을 선택하기 위한 X 디코더와,상기 메모리 셀 트랜지스터들의 입출력 데이터를 감지하고 저장하기 위해 상기 비트라인들에 연결된 페이지 버퍼(Page Buffer)들과, 상기 페이지 버퍼들로 데이터 입출력을 조절하는 Y 디코더 회로를 포함한다.

상기 메모리 셀 어레이의 구성에서 페이지 단위는 하나의 워드라인에 콘트롤 게이트가 공통으로 연결된 모든 메모리 셀 트랜지스터들을 말한다. 복수개의 메모리 셀 트랜지스터들을 포함하는 복수개의 페이지들은 셀 블록이라고 칭해지며, 하나의 셀 블럭 의 단위는 통상적으로 비트라인당 한개 또는 복수개의 셀 스트링들을포함한다.

상기한 바와 같은 NAND 플래쉬 메모리는 일반적으로 리드(read, 읽기), 프로그램(program, 쓰기)동작을 페이지 단위로 수행하고, 소거(erase)동작을 블록 단위로 수행한다. 실제적으로, 상기 메모리 셀 트랜지스터의 플로팅 게이트와 채널간에 전자가 이동되는 현상은 프로그램과 소거동작에서만 일어나며, 리드동작에서는 상기 동작들이 종료된 후 메모리 셀 트랜지스터에 저장된 데이터를 해침이 없이 그대로 읽기만 하는 동작이 일어난다.

상기 리드(read )동작에서 NAND 플래쉬 메모리의 비선택된 콘트롤 게이트에는 선택된 메모리 셀의 콘트롤 게이트에 인가되는 전압보다 더 높은 전압이 인가된다. 그러면 선택된 메모리 셀 트랜지스터의 프로그램 상태에 따라 대응되는 비트라인상에는 전류가 흐르거나 흐르지 않게 된다. 정해진 전압조건에서 프로그램된 메모리 셀의 문턱전압(threshold voltage)이 기준치보다 높으면 그 메모리 셀은 오프셀(off-cell)로 판독되어 대응되는 비트라인 상에는 높은 레벨의 전압이 충전된다. 반대로, 프로그램된 메모리 셀의 문턱전압이 기준치보다 낮으면 그 메모리 셀은 온셀(on-cell)로 판독되어 해당하는 비트라인은 낮은 레벨로 방전된다. 이러한 비트라인의 상태는 상기 페이지 버퍼라고 불리우는 센스앰프(sense amplifier)를 통하여 "0" 이나 "1"로 최종적으로 판독되는 것이다.

그런데, 하나의 비트라인에 접속되어 있는 셀 스트링의 개수가 많은 까닭에 비트라인의 로딩(loading)이 크고, 온셀을 감지하는 과정에서 온셀을 통하여 흐르는 전류의 양이 적다. 따라서, 전압 디벨롭 타임(voltage developing time)을 비교적 길게 하여야 하므로 센싱타임이 길어진다. 결국, 페이지 버퍼에서 데이터를 판독해내는 시간이 그만큼 길게 되어 리드동작이 상대적으로 늦게 된다. 상기한 사항을 다소 해결하기 위해 NAND 플래쉬 메모리는 리드동작시 페이지 단위의 동작을 한다. 상기 페이지 단위의 동작에서는 한 페이지에 있는 모든 셀들의 데이터를 한꺼번에 판독하여 순차적으로 그 결과를 내보내는 동작, 즉 시리얼 억세스(serial access)동작이 일어난다. 그러므로 데이터의 용량이 많을 때 한 비트당 데이터 판독 시간이 결과적으로 줄어들어단위 셀에서의 상대적으로 긴 센싱타임을 보상할 수 있게 되는 것이다.

상기 메모리 셀 어레이 내에서 하나의 페이지는 메인 메모리 어레이의 페이지와 스페어 메모리 어레이(spare memory array)의 페이지로 구분되며, 메인 메모리 어레이는 일반적인 데이터를 저장하는데 사용되며, 스페어 메모리 어레이는 에러 정정 코드(error correction code) 혹은 페이지 정보등을 저장하는데 쓰인다.

통상적인 NAND 플래쉬 메모리에서는 메인 메모리 어레이 내에서 별도의 코멘드(command)없이 다음 페이지의 메인 메모리 어레이로 리드 동작이 옮겨지는 메인 시퀀셜 리드(main sequential read)동작 모드가 있고, 스페어 메모리 어레이 내에서만 리드가 이루어지는 스페어 시퀀셜 리드 동작 모드가 있으며, 메인 메모리 어레이와 스페어 메모리 어레이 모두를 연속적으로 읽어 내는 전체(whole) 페이지 시퀀셜 리드 동작모드가 있다.

상기 전체 페이지 시퀀셜 리드동작에서는 각 시퀀셜 리드에서의 스타트 어드레스가 반드시 메인 메모리 어레이로 정해져 있다. 그러므로 스페어 메모리 어레이내의 페이지 정보를 미리 읽고 나서 메인 메모리 어레이로 억세스 하려는 사용자 들이 시퀀셜 리드 동작모드를 최적으로 활용하지 못하는 문제점이 있다.

따라서, 고속의 랜덤 억세스가 요구되는 에러정정 코드 정보나 저장데이터에 대한 페이지 정보등과 같은 소수의 데이터를 미리 리드하고자 하는 경우에 상기 낸드 타입의 플래쉬 메모리는 최적의 동작모드 지원하기 어렵게 된다.

따라서, 본 발명의 목적은 외부 코멘드 혹은 옵션 신호로써 스페어 메모리 어레이의 논리적 어드레스를 메인 메모리 어레이의 전후로 자유롭게 지정할 수 있게 하는 불휘발성 반도체 메모리장치를 제공함에 있다.

본 발명의 다른 목적은 전체(whole) 페이지 시퀀셜 리드 동작모드를 최적으로 지원할 수 있는 불휘발성 반도체 메모리 장치를 제공함에 있다.

본 발명의 또 다른 목적은 메인 메모리 어레이내의 데이터 보다 스페어 paahfl 어레이내의 특정한 데이터를 먼저 억세스할 수 있도록 지원하는 불휘발성 반도체 메모리 장치 및 그에 따른 리드방법을 제공함에 있다.

본 발명의 또 다른 목적은 복수의 메인 메모리 어레이의 물리적 어드레스가 스페어 메모리 어레이의 물리적 어드레스 보다 앞서 있는 경우에도 상기 스페어 메모리 어레이에 저장된 데이터가 우선적으로 리드되도록 하는 리드 방법 및 불휘발성 반도체 메모리 장치의 구조를 제공함에 있다.

상기한 목적들을 달성하기 위한 본 발명의 양상(aspect)에 따라, 복수의 낸드 셀 스트링으로 이루어진 메인 메모리 어레이와 스페어 메모리 어레이를 가지는 메모리 셀 어레이를 구비한 불휘발성 반도체 메모리 장치에서의 데이터 리드방법은, 상기 메인 메모리 어레이의 물리적 어드레스가 상기 스페어 메모리 어레이의 물리적 어드레스 보다 앞서 있는 경우에도 스페어 스타트 전체 페이지 시퀀셜 리드 모드로 진입하는 외부 코멘드에 응답하여 상기 스페어 메모리 어레이의 논리적 어드레스를 상기 메인 메모리 어레이의 논리적 어드레스 보다 앞서게 지정하는 것에 의해 상기 스페어 메모리 어레이에 저장된 데이터가 우선적으로 리드되도록 하는 것을 특징으로 한다.

본 발명의 다른 양상에 따라, 복수의 낸드 셀 스트링으로 이루어진 메인 메모리 어레이와 스페어 메모리 어레이를 가지는 메모리 셀 어레이와, 상기 메모리 셀 어레이의 컬럼패스를 선택하기 위한 컬럼 셀렉터와, 상기 컬럼 셀렉터에 컬럼 디코딩 신호를 인가하는 컬럼 디코더를 구비한 불휘발성 반도체 메모리 장치는: 인가되는 외부 어드레스를 카운팅하여 컬럼 어드레스 카운팅 신호를 상기 컬럼 디코더로 출력하며, 상기 메인 메모리 어레이의 물리적 어드레스가 상기 스페어 메모리 어레이의 물리적 어드레스 보다 앞서 있는 경우에도 스페어 스타트 전체 페이지 시퀀셜 리드 모드로 진입하는 외부 코멘드의 입력시 상기 스페어 메모리 어레이의 논리적 어드레스를 상기 메인 메모리 어레이의 논리적 어드레스 보다 앞서게 지정되게 하는 어드레스 카운터와; 스페어 스타트 리드신호와 스페어 인에이블 신호를 수신하여 파이널 포인트 신호를 생성하는 파이널 포인트 이동 회로와; 다음 번의 스페어 스타트 전체 페이지 시퀀셜 리드 모드로 진입하기 위해 상기 파이널 포인트신호에 응답하여 마지막 컬럼 어드레스를 검출하고 이를 페이지 엔드신호로서 출력하는 파이널 컬럼 어드레스 검출기와;스페어 스타트 리드신호에 응답하여 리셋에 관련된 스페어 대 메인 신호를 생성하는 스페어 대 메인 콘트롤러와; 상기 페이지 엔드신호 및 상기 스페어 대 메인 신호에 응답하여 상기 어드레스 카운터를 리셋하여 카운팅 값을 논리적 어드레스 시작 번지로 되돌리기 위한 리셋 콘트롤러를 포함하는 것을 특징으로 한다.

상기한 구성에 따라, 스페어 메모리 어레이의 논리적 어드레스가 메인 메모리 어레이의 전후로 이동할 수 있게 되어, 통상적인 시퀀셜 리드 모드에 더하여 스페어 스타트 시퀀셜 리드 모드가 추가로 지원된다. 따라서, 스페어 메모리 어레이에 저장된 정보를 먼저 리드하는 것이 필요한 메모리 응용분야에서 사용이 확장되는 장점이 있다.

도 1은 본 발명의 실시 예에 따라 구별된 메모리 셀 어레이의 물리적 어드레스 맵과 메인 및 스페어 스타트 리드 모드에서의 논리적 어드레스 맵간의 관계를 보인 도면

도 2a 내지 도 2d는 본 발명에 따른 각종 시퀀셜 리드의 실시 예들을 보인 도면들

도 3a는 본 발명의 실시 예에 따라 스페어 스타트 리드와 메인 스타트 리드를 행하기 위한 관련회로 블록도

도 3b는 컨벤셔날 기술로서 메인 스타트 리드 모드만을 지원하기 위한 관련회로 블록도

도 4는 도 3a 중 어드레스 카운터의 세부회로도

도 5는 도 3a 중 스페어 대 메인 콘트롤러의 세부회로도

도 6은 도 3a 중 리셋 콘트롤러의 세부회로도

도 7은 도 3b 중 리셋 콘트롤러의 세부회로도

도 8은 도 5에 따른 동작 타이밍도

도 9는 도 3a 중 파이널 포인트 이동회로의 세부회로도

도 10은 도 3a중 파이널 컬럼 어드레스 검출기의 세부 회로도

이하에서는 본 발명에 따른 불휘발성 반도체 메모리 장치에 대한 바람직한 실시 예가 첨부된 도면들을 참조하여 설명된다. 다른 도면에 표시되어 있더라도 동일내지 유사한 기능을 수행하는 구성요소들은 동일한 참조부호로서 나타나 있다.

도 1에는 본 발명의 실시예에 따라 구별된 메모리 셀 어레이의 물리적 어드레스 맵과 메인 및 스페어 스타트 리드 모드에서의 논리적 어드레스 맵간의 관계가 도시된다. NAND 플래쉬 메모리의 컬럼 어드레스(column address)의 구조를 보인 예에서, 물리적인 어드레스의 0번지 부터 511번지까지는 메인 메모리 어레이(10)에할당되어 있고, 물리적인 어드레스의 512번지부터 527번지까지는 스페어 메모리 어레이(20)에 할당되어 있다. 상기한 바와 같은 컬럼 어드레스의 구조는 코멘드(Command)에 따라 논리적인 어드레스가 바뀔 수 있게 된다. 즉, 통상적으로 사용하는 00h 01h 50h 코멘드를 인가하면, 논리적인 어드레스는 물리적 어드레스와 일치한다. 스페어 스타트 전체 페이지 시퀀셜 리드를 가리키는 본 실시 예의 코멘드를 인가하면, 상기 논리적 어드레스는 스페어 메모리 어레이(20)에 0번지부터 15번지까지가 할당되고 메인 메모리 어레이(10)에는 16번지부터 527번지까지가 할당된다. 본 발명의 실시 예에서는 사용자에게 리드모드를 최적으로 다양하게 지원하기 위해, 스페어 메모리 어레이(20)가 먼저 억세스된 후, 메인 메모리 어레이가 억세스 될 수 있도록 하는 스페어 스타트 전체 페이지 시퀀셜 리드를 컨벤셔날(conventional)모드에 추가로 제공하는 것이다.

도 2a 내지 도 2d는 각종 시퀀셜 리드의 실시 예들을 보인 것이다. 도 2a는 통상적인 메인 데이터 온리 시퀀셜 리드(main data only sequential read)모드의 동작을 보인 것이다. 이 경우에 스페어 메모리 어레이(20)에 대한 억세스는 일어나지 않으며, 메인 메모리 어레이(10) 내에서 별도의 코멘드(command)없이 다음 페이지의 메인 메모리 어레이(10)로 리드 동작이 옮겨진다. 도 2b는 스페어 데이터 온리 시퀀셜 리드(spare data only sequential read)모드의 동작을 보여준다. 이 경우에는 스페어 메모리 어레이(20) 내에서만 데이터 리드가 이루어진다. 도 2c는 메인 스타트 전체 페이지 시퀀셜 리드(main start whole page sequential read)모드의 동작을 보인 것으로, 메인 메모리 어레이(10)와 스페어 메모리 어레이(20) 모두를 연속적으로 읽어 낸다. 여기서, 논리적 어드레스는 메인 메모리 어레이(10)에 0번지부터 511번지까지가 할당되고 스페어 메모리 어레이(20)에는 512번지부터 527번지까지가 할당된다. 상기 도 2c의 경우에 사용자는 스페어 메모리 어레이(20)를 메인 메모리 어레이(10)보다 먼저 억세스 하지 못하므로 사용에 제한이 있다. 따라서, 도 2d와 같은 동작 모드가 필요하게 되는 것이다.

도 2d는 본 발명의 실시 예에 따른 스페어 스타트 전체 페이지 시퀀셜 리드(spare start whole page sequential read)모드의 동작을 보여준다. 여기서, 논리적 어드레스는 스페어 메모리 어레이(20)에 0번지부터 15번지까지가 할당되고 메인 메모리 어레이(10)에는 16번지부터 527번지까지가 할당된다.

상기 도 2d와 같은 스페어 스타트 전체 페이지 시퀀셜 리드 모드의 동작과 상기 도 2c와 같은 메인 스타트 전체 페이지 시퀀셜 리드 모드의 동작을 모두 지원하기 위해 도 3a와 같은 기능 블록들을 갖는 불휘발성 반도체 메모리 장치가 마련된다.

도 3a를 참조하면, 낸드 셀 스트링을 복수로 가지는 메모리 셀 어레이를 구성하는 메인 메모리 어레이(10) 및 스페어 메모리 어레이(20)와, 상기 낸드 셀 스트링과 연결된 워드라인들을 선택하기 위한 X 디코더(2)와, 상기 낸드 셀 스트링내의 메모리 셀 트랜지스터들의 입출력 데이터를 감지하고 저장하기 위해 비트라인들을 통해 연결된 센스 앰프 및 래치(4,6)들과, 상기 센스 앰프 및 래치(4,6)들과 연결되어 지정된 컬럼패스를 선택하기 위한 컬럼 셀렉터(7,8)들과, 상기 컬럼 셀렉터(7,8)에 연결되어 컬럼패스 선택동작이 수행되도록 하기 위한 컬럼 디코딩신호를 인가하는 컬럼 디코더(30)와, 외부에서 인가되는 어드레스를 임시로 저장 및 버퍼링하기 위한 어드레스 버퍼(70), 상기 어드레스 버퍼(70)로부터 출력된 어드레스를 수신하여 컬럼 어드레스 카운팅 신호를 상기 컬럼 디코더(30)로 출력하는 어드레스 카운터(100)와, 외부 클럭에 응답하여 클럭을 생성함에 의해 상기 어드레스 카운터(100)에서 어드레스 카운팅 값이 하나씩 증가되도록 하기 위한 클럭 발생기(90)와, 다음 번의 시퀀셜 리드로 진입하기 위해 마지막 컬럼 어드레스를 검출하여 페이지 엔드(end)신호를 출력하는 파이널 Y 어드레스 검출기(Final Y Address Detector:FYAD;40)와, 시퀀셜 리드시 상기 페이지 엔드신호에 응답하여 상기 어드레스 카운터(100)를 리셋하여 카운팅 값을 논리적 어드레스 0번지로 되돌리기 위한 리셋 콘트롤러(75)와, 스페어 스타트 리드신호와 스페어 온리 리드신호를 게이팅하여 그 응답을 상기 어드레스 카운터(100)로 인가하기 위한 게이팅부(60)와, 스페어 스타트 리드신호와 스페어 인에이블 신호를 수신하여 파이널 포인트 신호를 생성하고 이를 상기 파이널 Y 어드레스 검출기(40)로 인가하는 파이널 포인트 이동 회로(50)와, 스페어 스타트 리드신호에 응답하여 리셋에 관련된 스페어 대(to) 메인 신호를 상기 리셋 콘트롤러(75)로 인가하기 위한 스페어 대 메인 콘트롤러(80)등으로 구성되어 있다.

한편, 도 3b는 도 2c와 같은 메인 스타트 전체 페이지 시퀀셜 리드 모드의 동작만을 지원하는 컨벤셔날 기술의 블록도이다. 도 3b의 구성은 도 3a에서 파이널 포인 이동 회로(50)와, 게이팅부(60)와, 스페어 대 메인 콘트롤러(80)의 구성이 제외되어 있다.

도 4는 도 3a 중 어드레스 카운터(100)의 세부회로도이다. 스페어 스타트 전체 페이지 시퀀셜 리드 모드의 동작을 행하기 위해, 상기 어드레스 카운터(100)는 스페어 메모리 어레이로의 진입을 알리는 As, A0부터 A8까지를 합해 총 10 비트(bits)의 카운팅 출력단을 갖는다. 각기 1비트의 출력단을 가지고 서로 연결된 단위 비트 카운터들(105,115,125)은 T-플립플롭(flip flop)으로 각기 구성되어 있고, 하나의 T-플립플롭은 입력단자로서 데이터(DATA), 클럭(CLK), 세트(SET), 및 리셋(RESET)단을 가지며, 출력단자로서 정 출력단자(Q)와 반전 출력단자(nQ)를 가진다. 상기 단위 비트 카운터(105)는 클럭단으로 클럭(CLK)을 수신하며, 세트단으로 컬럼 어드레스 0와 로드 인에이블 신호를 앤드 게이팅하는 앤드 게이트(103)의 출력을 세트(SET)신호로서 수신한다. 또한 리셋단으로 인가되는 리셋(RESET)신호는 인버터(101), 앤드 게이트(102), 오아 게이트(104)에 의해 생성된다. 상기 인버터(101)는 컬럼 어드레스 0을 반전하며, 상기 앤드 게이트(102)는 상기 인버터(101)의 출력과 로드 인에이블 신호를 앤드 게이팅하며, 상기 오아 게이트(104)는 상기 앤드 게이트(102)의 출력과 메인 리셋신호를 오아 게이팅한다. 유사하게, 상기 단위 비트 카운터(115)는 클럭단으로 이전단에 연결된 T-플립플롭의 반전 출력단자(nQ)의 출력을 수신하며, 세트단으로 컬럼 어드레스 8와 로드 인에이블 신호를 앤드 게이팅하는 앤드 게이트(103)의 출력을 세트(SET)신호로서 수신한다. 또한 리셋단으로 인가되는 리셋(RESET)신호는 인버터(111), 앤드 게이트(112), 오아 게이트(114)에 의해 생성된다. 상기 단위 비트 카운터(125)는 클럭단으로 상기 T-플립플롭(115)의 반전 출력단자(nQ)의 출력을 수신하며, 세트단으로 앤드 게이트(123)의 출력을 세트(SET)신호로서 수신한다. 또한 리셋단으로 인가되는 리셋(RESET)신호는 인버터(121), 앤드 게이트(122), 오아 게이트(124)에 의해 생성된다. 상기 인버터(121)는 상기 도 3a의 게이팅부(60)의 출력(AsReset)을 반전하고, 상기 앤드 게이트(122)는 상기 인버터(121)의 출력과 로드 인에이블 신호를 앤드 게이팅하며, 상기 오아 게이트(124)는 상기 앤드 게이트(122)의 출력과 스페어 리셋신호를 오아 게이팅한다. 상기 도 4의 어드레스 카운터(100)의 단위 카운터는 로드 인에이블(load enable)신호가 입력되고 상기 어드레스 버퍼(70)에서 입력된 어드레스가 0이거나 1이면, 각각 세트(SET)단자나 리셋(RESET)단자가 활성화된다. 그러므로 정 출력단자(Q)의 논리는 1 또는 0로 된다. 도 4의 어드레스 카운터(100)의 정 출력단자(Q)와 반전 출력단자(nQ)는 상기 클럭(CLK)의 라이징 에지(rising edge)에서 각각 현재의 상태와 반전된 논리를 갖게 되고 결과적으로 어드레스 카운팅을 수행하게 된다.

도 5는 도 3a 중 스페어 대 메인 콘트롤러(80)의 세부 회로도로서, 카운팅 출력 AS와 A3를 앤드 게이팅하는 앤드 게이트(81), 클럭(CLK)을 반전하는 인버터(82), 클럭단으로 상기 앤드 게이트(81)의 출력을 수신하고 리셋단으로 상기 인버터(82)의 출력을 수신하여 래치하는 D-플립플롭(83), 상기 D-플립플롭(83)의 출력과 스페어 스타트 리드신호를 앤드 게이팅하는 앤드 게이트(84)로 구성된다. 상기 앤드 게이트(84)의 출력은 상기 스페어 대 메인 신호(spare to main)가 된다.

도 6은 도 3a 중 리셋 콘트롤러(75)의 세부회로도로서, 스페어 온리 리드신호를 반전하는 인버터(75-1)와, 상기 인버터(75-1)의 출력과 넥스트(next) 페이지리드신호(페이지 엔드신호의 지연신호)를 앤드 게이팅하는 앤드 게이트(75-2)와, 파워 업신호와 상기 앤드 게이트(75-2)의 출력과 상기 스페어 대 메인 신호를 수신하여 오아 게이팅하는 오아 게이트(75-3)와, 상기 스페어 대 메인 신호와 파워 업신호와 상기 넥스트 페이지 리드신호(페이지 엔드신호의 지연신호)를 수신하여 오아 게이팅하는 오아 게이트(75-4)로 구성된다. 상기 오아 게이트(75-3)의 출력은 스페어 리셋 신호가 되고, 상기 오아 게이트(75-4)의 출력은 메인 리셋 신호가 된다.

한편, 도 7은 도 3b 중 리셋 콘트롤러의 세부회로도로서, 인버터(76-1), 앤드 게이트(76-2), 및 오아 게이트들(76-3, 76-4)로 구성된다. 상기 도 7의 구성에서는 스페어 대 메인 신호가 인가되지 않음을 주목하라.

도 8은 도 5에 따른 동작 타이밍도로서, 스페어 메모리 어레이와 메인 메모리 어레이를 구별하는 스페어 대 메인 신호의 생성 타이밍을 보여준다.

도 9는 도 3a 중 파이널 포인트 이동회로(50)의 세부회로도로서, 스페어 스타트 리드신호를 반전하는 인버터(51)와, 상기 인버터(51)의 출력과 스페어 인에이블 신호를 앤드 게이팅하는 앤드 게이트(52)로 구성된다. 상기 앤드 게이트(52)의 출력은 파이널 포인트 신호(final_527)가 된다.

도 10은 도 3a중 파이널 Y 어드레스 검출기(40)의 세부 회로도로서, 스페어 메모리 어레이 파이널 어드레스 신호와 파이널 포인트 신호를 낸드 게이팅 하기 위한 낸드 게이트(41), 상기 파이널 포인트 신호를 반전하기 위한 인버터(42), 상기 인버터(42)의 출력과 메인 필드 파이널 어드레스 신호를 낸드 게이팅하는 낸드 게이트(43), 그리고 상기 낸드 게이트들(41,43)의 각 출력을 수신하여 노아 응답을 생성하기 위한 노아 게이트(44)로 구성된다. 상기 노아 게이트(44)의 출력은 상기 페이지 엔드(page end)신호가 된다.

이하에서는 상기한 일 예의 구성에 따른 스페어 스타트 전체 페이지 시퀀셜 리드(spare start whole page sequential read)모드의 동작이 설명된다.

먼저, X 디코더(2)의 로우 디코딩 동작에 의해 도 3a의 메인 메모리 어레이(20)와 스페어 메모리 어레이(20)에 있는 한 페이지의 메모리 셀 트랜지스터들이 로우 어드레스에 따라 선택된다. 이에 따라 한 페이지에 있는 모든 메모리 셀들의 데이터는 한꺼번에 흔히 페이지 버퍼라고도 불리우는 센스앰프 및 래치(4,6)에 저장된다. 이제 스페어 스타트 전체 페이지 시퀀셜 리드 모드의 동작을 행하기 위해 컬럼 셀렉터(7)는 상기 스페어 메모리 어레이(20)에 연결된 센스앰프 및 래치(6)를 상기 센스앰프 및 래치(4)보다 먼저 래치 인에이블시켜 스페어 메모리 어레이(20)의 저장 데이터가 출력되도록 해야한다. 본 실시 예의 경우에 상기 컬럼 셀렉터(7) 및 컬럼 디코더(30)의 내부적 구성은 통상의 그 것과 차이없이 동일하며, 컬럼 어드레스 카운터(100)의 카운팅 동작만이 다를 뿐이다.

상기한 리드 모드에서 도 3a의 게이팅부(60)는 활성화된 스페어 스타트 리드신호를 수신하여 도 4의 컬럼 어드레스 카운터(100)의 T-플립플롭(125)과 연결된 앤드 게이트(123)의 일측입력으로 스페어 리셋(AsReset)신호로서 제공한다. 상기 스페어 리셋신호는 앤드 게이트(123)에 의해 로드 인에이블 신호와 앤드 게이팅되고, 그 결과는 상기 T-플립플롭(125)의 세트단(SET)에 인가되어 상기T-플립플롭(125)을 세트시킨다.

도 4의 카운터(100)내에서 단위 카운터로서 기능하는 T-플립플롭들(105,115,125)의 세트(SET)단자나 리셋(RESET)단자는 각기, 로드 인에이블(load enable) 신호가 인가될 때 컬럼 어드레스 버퍼(70)에서 인가된 어드레스가 0이거나 1이면 각각 활성화되어 정 출력단(Q)의 논리 값은 1 또는 0로 나타난다. 클럭(CLK)이 T-플립플롭(105)에 인가되면 클럭의 라이징 에지에서 정 출력단(Q)와 반전 출력단(nQ)에는 각각 현재의 상태와 반전된 위상를 갖게 되고 결과적으로 카운팅이 이루어지게 구성되어 있다.

상기한 바와 같은 동작을 하는 카운터(100)에 의해, 스페어 메모리 어레이(20)에는 논리적 어드레스 0번지부터 15번지까지가 할당되고, 메인 메모리 어레이(10)에는 16번지부터 527번지까지가 할당된다. 즉, 도 4의 어드레스 카운터(100)는 물리적 어드레스 기준으로 512, 513, ......., 526, 527, 0, 1, .......,510, 511 순으로 카운팅을 행할 예정으로 카운팅을 시작한다.

상기 카운터(100)의 카운팅 동작이 527번지에서 0번지로 넘어갈 수 있도록 527번지가 선택되게 한 후 다음 들어오는 클럭에서 상기 어드레스 카운터(100)는 리셋된다. 상기 어드레스 카운터(100)를 리셋하는 리셋 콘트롤러(75)의 동작이 이하에서 설명된다.

도 6과 같이 구성된 상기 리셋 콘트롤러(75)는 스페어 대 메인 신호를 도 5와 같이 구성된 스페어 대 메인 콘트롤러(80)로부터 수신하고, 스페어 리셋(spare reset)신호와 메인 리셋신호를 생성하여 T-플립플롭들(105,115,125)의 리셋(RESET)단자에 연결된 오아 게이트들(104,114,124)의 일측입력으로 인가한다. 이에 따라 상기 카운터(100)는 물리적 어드레스를 기준으로 527번지 까지를 카운팅한 후 리셋되고, 0번지부터 511번지 까지를 새로이 카운팅하기 시작한다.

도 5와 같이 구성된 스페어 대 메인 콘트롤러(80)가 스페어 대 메인 신호를 생성하는 동작은 다음과 같다. 도 5를 참조하면, T-플립플롭(83)의 리셋(RESET)단자에는 클럭(CLK)의 반전된 신호가 입력되므로 출력단(Q)에는 상기 클럭(CLK)의 폴링에지(falling edge)에서 항상 0 값이 나타난다. 상기 출력단(Q)의 논리 값이 1이 되는 경우는 상기 스페어 메모리 어레이(20)로의 어드레스 진입 후, 즉 As = 1이고 A3가 1인 경우이다. 즉 물리적 어드레스가 527인 경우 뿐이다. 상기 D-플립플롭(83)은 연이어서 발생하는 클럭의 폴링에지에서 리셋되므로 출력단(Q)의 출력은 클럭에 동기된다. 상기 플립플롭(83)의 출력은 앤드 게이트(84)에 의해 스페어 스타트 리드 신호와 앤드 게이팅된다. 이에 따라 스페어 스타트 리드 신호가 활성화 되어 있을 때만 스페어 대 메인 (spare to main)신호가 생성되고 그 외의 경우에는 항상 0의 값으로 고정되어 있게 된다. 도 8에는 상기 도 5에 의해 발생되는 스페어 대 메인 신호의 생성 타이밍이 구체적으로 나타나 있다.

결국, 상기한 바와 같은 동작을 갖는 리셋 콘트롤러(75)에 의해 상기 어드레스 카운터(100)는 본 실시 예에 따른 리드 모드의 경우에 물리적 어드레스 기준으로 512, 513, ......., 526, 527, 0, 1, .......,510, 511 순으로 카운팅을 행하게 된다.

이제는 다음의 페이지에 대한 스페어 스타트 전체 페이지 시퀀셜 리드 모드의 동작이 수행되어야 한다. 이 때, 현재 리드아웃되는 데이터가 마지막 컬럼 어드레스에 대응된 데이터라는 것을 감지할 필요가 있다. 이 기능을 수행하는 블록이 파이널 Y 어드레스 디코더(FYAD;40)이다. 즉, 상기 FYAD(40)는 물리적 어드레스 511번지에서 활성화되어 페이지 엔드 신호를 출력한다. 상기 페이지 엔드신호는 소정 타임 지연된 후 리셋 콘트롤러(75)에 인가된다.

통상의 메인 메모리 어레이 온리 시퀀셜 리드 모드의 동작에서 상기 FYAD(40)는 메인 메모리 어레이의 마지막 컬럼 어드레스에서 활성화 되고, 스페어 메모리 어레이 온리 시퀀셜 리드 모드의 동작과 메인 스타트 전체 페이지 시퀀셜 리드 모드의 동작에서 상기 FYAD(40)는 스페어 메모리 어레이의 마지막 컬럼 어드레스에서 활성화 된다. 본 실시 예에 따른 스페어 스타트 전체 페이지 시퀀셜 리드 모드의 동작에서도 메인 메모리 어레이의 마지막 컬럼 어드레스에서 FYAD(40)는 활성화된다. 그러나, 이 경우에는 활성화 되는 마지막 컬럼 어드레스가 다르게 된다.

즉, 통상적인 시퀀셜 리드에서 마지막 컬럼 어드레스가 527이 되는 경우는 스페어 메모리 어레이 인에이블 신호가 활성화 되어 있을 때 뿐이다. 그런데, 스페어 스타트 전체 페이지 시퀀셜 리드 모드의 동작에서는 상기 인에이블 신호가 활성화 되어 있으면서 마지막 컬럼 어드레스는 메인 메모리 어레이의 마지막 컬럼 어드레스, 즉 511번지이다. 따라서, FYAD(40)를 527번지에서 활성화 시키던 신호를 511번지에서 활성화 되게 하여야 한다.

이는 도 9와 같이 구성된 파이널 포인트 이동회로(50)에 의해 달성된다. 도 9의 출력신호 final_527가 실질적으로 511번지에서 활성화되면, 이는 도 10과 같이구성된 FYAD(40)의 인버터(42) 및 낸드 게이트(41)의 일측입력으로 인가된다. 따라서, 상기 FYAD(40)는 상기 마지막 컬럼 어드레스 511번지에서 노아 게이트(44)를 페이지 엔드 신호를 출력한다. 이에 따라, 상기 리셋 콘트롤러(75)는 상기 어드레스 카운터(100)를 리셋하면, 상기 어드레스 카운터(100)는 다음 페이지에 대하여도 물리적 어드레스 기준으로 512, 513, ......., 526, 527, 0, 1, .......,510, 511 순으로 카운팅을 수행하게 된다.

따라서, 물리적 어드레스를 선택하는 컬럼 셀렉터(7)와 컬럼 디코더(30)의 구성을 변화시킴 없이, 도 3b의 구성에 비해 추가 구성된 도 3a의 기능블록들을 이용하여 외부 코멘드에 따라 스페어 스타트 전체 페이지 시퀀셜 리드 모드의 동작이 수행된다.

상기한 설명에서 본 발명의 실시 예를 위주로 도면을 따라 예를 들어 설명하였지만 본 발명의 기술적 사상의 범위 내에서 본 발명을 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경 역시 본 발명의 특허청구범위에 속한다 할 것이다. 예를 들어, 사안이 다른 경우에 어드레스 카운터의 내부 구조 및 그에 따른 카운팅을 변경할 수 있음은 물론이다.

상기한 바와 같이, 외부 코멘드에 따라 스페어 메모리 어레이의 논리적 어드레스를 메인 메모리 어레이의 전후로 이동할 수 있도록 한 본 발명에 따르면, 통상적인 시퀀셜 리드 모드에 더하여 스페어 스타트 시퀀셜 리드 모드를 추가로 지원하는 효과를 갖는다. 따라서, 스페어 메모리 어레이에 저장된 정보를 먼저 리드하는 것이 필요한 메모리 응용분야에서 사용이 확장되는 장점이 있다.

Claims (17)

1. 복수의 낸드 셀 스트링으로 이루어지고 물리적 어드레스를 갖는 메인 메모리 어레이와, 복수의 낸드 셀 스트링으로 이루어지고 상기 메인 메모리 어레이의 물리적 어드레스에 뒤따르는 물리적 어드레스를 가지며 에러정정 코드 데이터나 페이지 정보 데이터의 저장용으로 사용되는 스페어 메모리 어레이를 가지는 메모리 셀 어레이를 구비한 불휘발성 반도체 메모리 장치에서의 데이터 리드방법에 있어서:

   상기 메인 메모리 어레이의 물리적 어드레스가 상기 스페어 메모리 어레이의 물리적 어드레스 보다 앞서 있는 경우에도 상기 스페어 메모리 어레이에 저장된 데이터가 우선적으로 리드되도록 하기 위해, 스페어 스타트 전체 페이지 시퀀셜 리드 모드로 진입하는 외부 코멘드에 응답하여 어드레스 카운터의 카운팅 동작이 수행되게 함에 의해 상기 스페어 메모리 어레이의 논리적 어드레스를 상기 메인 메모리 어레이의 논리적 어드레스 보다 앞서게 지정하는 단계와;

   상기 메인 메모리 어레이에 저장된 데이터가 우선적으로 리드되도록 하기 위해, 메인 스타트 전체 페이지 시퀀셜 리드 모드로 진입하는 외부 코멘드에 대응하여 상기 스페어 메모리 어레이의 논리적 어드레스를 상기 메인 메모리 어레이의 논리적 어드레스 보다 뒷서게 지정하는 단계를 가짐을 특징으로 하는 방법.
2. (삭제)
3. 제1항에 있어서, 상기 리드동작은 페이지 단위로 수행됨을 특징으로 하는 방법.
4. (삭제)
5. 제1항에 있어서, 상기 스페어 스타트 전체 페이지 시퀀셜 리드 모드로의 진입시, 상기 스페어 메모리 어레이의 논리적 어드레스는 0에서 15번지까지 지정되고 상기 메인 메모리 어레이의 논리적 어드레스는 16에서 527번지까지 지정되는 것을 특징으로 하는 방법.
6. (삭제)
7. 복수의 낸드 셀 스트링으로 이루어진 메인 메모리 어레이와 스페어 메모리 어레이를 가지는 메모리 셀 어레이와, 상기 메모리 셀 어레이의 컬럼패스를 선택하기 위한 컬럼 셀렉터와, 상기 컬럼 셀렉터에 컬럼 디코딩 신호를 인가하는 컬럼 디코더를 구비한 불휘발성 반도체 메모리 장치에 있어서:

   인가되는 외부 어드레스를 카운팅하여 컬럼 어드레스 카운팅 신호를 상기 컬럼 디코더로 출력하며, 상기 메인 메모리 어레이의 물리적 어드레스가 상기 스페어 메모리 어레이의 물리적 어드레스 보다 앞서 있는 경우에도 스페어 스타트 전체 페이지 시퀀셜 리드 모드로 진입하는 외부 코멘드의 입력시 상기 스페어 메모리 어레이의 논리적 어드레스를 상기 메인 메모리 어레이의 논리적 어드레스 보다 앞서게 지정되게 하는 어드레스 카운터와;

   스페어 스타트 리드신호와 스페어 인에이블 신호를 수신하여 파이널 포인트 신호를 생성하는 파이널 포인트 이동 회로와;

   다음 번의 스페어 스타트 전체 페이지 시퀀셜 리드 모드로 진입하기 위해 상기 파이널 포인트 신호에 응답하여 마지막 컬럼 어드레스를 검출하고 이를 페이지 엔드신호로서 출력하는 파이널 컬럼 어드레스 검출기와;

   스페어 스타트 리드신호에 응답하여 리셋에 관련된 스페어 대 메인 신호를 생성하는 스페어 대 메인 콘트롤러와;

   상기 페이지 엔드신호 및 상기 스페어 대 메인 신호에 응답하여 상기 어드레스 카운터를 리셋하여 카운팅 값을 논리적 어드레스 시작 번지로 되돌리기 위한 리셋 콘트롤러를 포함하는 것을 특징으로 하는 장치.
8. 제7항에 있어서, 상기 어드레스 카운터는 총 10 비트의 카운팅 출력단을 가짐을 특징으로 하는 장치.
9. 제8항에 있어서, 상기 어드레스 카운터는 각기 1비트의 출력단을 가지고 서로 연결된 T-플립플롭의 단위 비트 카운터들로 구성됨을 특징으로 하는 장치.
10. 제7항에 있어서, 상기 스페어 메모리 어레이에는 에러정정 코드 데이터 또는 페이지 정보 데이터가 저장되어 있는 것을 특징으로 하는 장치.
11. 제7항에 있어서, 상기 장치의 리드동작은 페이지 단위로 수행됨을 특징으로 하는 장치.
12. 제7항에 있어서, 상기 장치는, 메인 스타트 전체 페이지 시퀀셜 리드 모드에서 는 상기 메인 메모리 어레이에 저장된 데이터가 우선적으로 리드되도록 하는 리드모드를 더 가짐을 특징으로 하는 장치.
13. 제7항에 있어서, 상기 스페어 스타트 전체 페이지 시퀀셜 리드 모드로의 진입시, 상기 스페어 메모리 어레이의 논리적 어드레스는 0에서 15번지까지 지정되고 상기 메인 메모리 어레이의 논리적 어드레스는 16에서 527번지까지 지정되는 것을 특징으로 하는 장치.
14. 메인 메모리 어레이와, 상기 메인 메모리 어레이의 물리적 어드레스에 뒤따르는 물리적 어드레스를 갖는 스페어 메모리 어레이로 컬럼적으로 구분되는 메모리 셀 어레이를 구비한 불휘발성 반도체 메모리 장치에서의 데이터 리드방법에 있어서:

    별도의 외부 코멘드 없이 메인 데이터 온리 시퀀셜 리드 모드와, 스페어 데이터 온리 시퀀셜 리드 모드와, 메인 스타트 전체 페이지 시퀀셜 리드 모드를 수행하는 단계와;

    스페어 스타트 전체 페이지 시퀀셜 리드 모드로 진입하는 외부 코멘드의 인가 시 이에 응답하여 어드레스 카운터의 카운팅 동작이 수행되게 함으로써, 스페어 메모리 어레이의 논리적 어드레스를 상기 메인 메모리 어레이의 논리적 어드레스 보다 앞서게 지정하는 단계를 가짐에 의해,

    상기 스페어 메모리 어레이에 저장된 데이터가 우선적으로 리드되도록 하는 스페어 스타트 전체 페이지 시퀀셜 리드 모드의 동작이 행해지게 하는 것을 특징으로 하는 방법.
15. (삭제)
16. (삭제)
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