JPH11283384A - 不揮発性メモリのデータ記憶装置 - Google Patents
不揮発性メモリのデータ記憶装置Info
- Publication number
- JPH11283384A JPH11283384A JP8363198A JP8363198A JPH11283384A JP H11283384 A JPH11283384 A JP H11283384A JP 8363198 A JP8363198 A JP 8363198A JP 8363198 A JP8363198 A JP 8363198A JP H11283384 A JPH11283384 A JP H11283384A
- Authority
- JP
- Japan
- Prior art keywords
- data
- flash memory
- memory
- program
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】 データ書き換えに伴う不揮発性メモリの内部
セルの特性劣化を低減する。 【解決手段】 アドレスデータの最上位ビットＡ１５が
論理値「１」の場合、フラッシュメモリ６のプログラム
領域がアドレス指定される。この時、書き込み信号ＰＲ
ＯＧＲＡＭが時間Ｔ１だけ発生し、Ｎチャンネル型ＭＯ
Ｓトランジスタ９が時間Ｔ１だけオンし、高電圧ＶＰが
時間Ｔ１だけフラッシュメモリ６のデータ領域の記憶セ
ルに供給される。一方、アドレスデータの最上位ビット
Ａ１５が論理値「０」の場合、フラッシュメモリ６のデ
ータ領域がアドレス指定される。この時、書き込み信号
ＰＲＯＧＲＡＭが時間Ｔ２（＜Ｔ１）だけ発生し、Ｎチ
ャンネル型ＭＯＳトランジスタ９が時間Ｔ２だけオン
し、高電圧ＶＰが時間Ｔ２だけフラッシュメモリ６のデ
ータ領域の記憶セルに供給される。
セルの特性劣化を低減する。 【解決手段】 アドレスデータの最上位ビットＡ１５が
論理値「１」の場合、フラッシュメモリ６のプログラム
領域がアドレス指定される。この時、書き込み信号ＰＲ
ＯＧＲＡＭが時間Ｔ１だけ発生し、Ｎチャンネル型ＭＯ
Ｓトランジスタ９が時間Ｔ１だけオンし、高電圧ＶＰが
時間Ｔ１だけフラッシュメモリ６のデータ領域の記憶セ
ルに供給される。一方、アドレスデータの最上位ビット
Ａ１５が論理値「０」の場合、フラッシュメモリ６のデ
ータ領域がアドレス指定される。この時、書き込み信号
ＰＲＯＧＲＡＭが時間Ｔ２（＜Ｔ１）だけ発生し、Ｎチ
ャンネル型ＭＯＳトランジスタ９が時間Ｔ２だけオン
し、高電圧ＶＰが時間Ｔ２だけフラッシュメモリ６のデ
ータ領域の記憶セルに供給される。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性メモリの
記憶領域に応じて書き込み電圧印加時間を可変とする、
不揮発性メモリのデータ記憶装置に関する。
記憶領域に応じて書き込み電圧印加時間を可変とする、
不揮発性メモリのデータ記憶装置に関する。
【０００２】
【従来の技術】最近のマイクロコンピュータはフラッシ
ュメモリを内蔵し、フラッシュメモリにプログラムデー
タ、テーブルデータ等を記憶させる傾向が高い。これ
は、フラッシュメモリがデータを全記憶領域又は部分的
記憶領域を単位として電気消去でき且つデータを繰り返
し書き込み及び読み出しできる不揮発性の特性を有し、
汎用性且つ開発期間短縮等の作用効果を奏する点に起因
する。
ュメモリを内蔵し、フラッシュメモリにプログラムデー
タ、テーブルデータ等を記憶させる傾向が高い。これ
は、フラッシュメモリがデータを全記憶領域又は部分的
記憶領域を単位として電気消去でき且つデータを繰り返
し書き込み及び読み出しできる不揮発性の特性を有し、
汎用性且つ開発期間短縮等の作用効果を奏する点に起因
する。
【０００３】さて、フラッシュメモリの各ビットに対応
する記憶セルはフローティングゲートを有するＭＯＳト
ランジスタで構成され、例えばスプリットゲート型のＭ
ＯＳトランジスタで構成される。図２はスプリットゲー
ト型の記億セルの書き込み状態を示すセル構造図であ
り、（１）はコントロールゲート、（２）はフローティ
ングゲート、（３）はドレイン、（４）はソースを示
す。図ａの記憶セルを書き込み状態とする場合、例え
ば、コントロールゲート（１）、ドレイン（３）、ソー
ス（４）に各々２ボルト、０ボルト、１２ボルトの電圧
を印加すれば良い。この場合、コントロールゲート
（１）及びフローティングゲート（２）の間とフローテ
ィングゲート（２）及びソース（４）の間とが容量結合
され、フローティングゲート（２）は、実際は電圧印加
を受けていないにも関わらず前記容量結合の作用として
高電圧印加（例えば１１ボルト）を受けたのと等価状態
となる。以上の電圧設定において、ドレイン（３）及び
ソース（４）間に電子の連なるチャネル（５）が形成さ
れ、チャネル（５）中のホットエレクトロンが絶縁膜
（図示せず）を介してフローティングゲート（２）に注
入され、フローティングゲート（２）は負に帯電する。
これが記憶セルのプログラムされた状態である。
する記憶セルはフローティングゲートを有するＭＯＳト
ランジスタで構成され、例えばスプリットゲート型のＭ
ＯＳトランジスタで構成される。図２はスプリットゲー
ト型の記億セルの書き込み状態を示すセル構造図であ
り、（１）はコントロールゲート、（２）はフローティ
ングゲート、（３）はドレイン、（４）はソースを示
す。図ａの記憶セルを書き込み状態とする場合、例え
ば、コントロールゲート（１）、ドレイン（３）、ソー
ス（４）に各々２ボルト、０ボルト、１２ボルトの電圧
を印加すれば良い。この場合、コントロールゲート
（１）及びフローティングゲート（２）の間とフローテ
ィングゲート（２）及びソース（４）の間とが容量結合
され、フローティングゲート（２）は、実際は電圧印加
を受けていないにも関わらず前記容量結合の作用として
高電圧印加（例えば１１ボルト）を受けたのと等価状態
となる。以上の電圧設定において、ドレイン（３）及び
ソース（４）間に電子の連なるチャネル（５）が形成さ
れ、チャネル（５）中のホットエレクトロンが絶縁膜
（図示せず）を介してフローティングゲート（２）に注
入され、フローティングゲート（２）は負に帯電する。
これが記憶セルのプログラムされた状態である。
【０００４】図３はプログラムされたスプリットゲート
型の記憶セルの読み出し状態を示すセル構造図、図４は
プログラムされていないスプリットゲート型の記憶セル
の読み出し状態を示すセル構造図である。図３及び図４
の何れの記憶セルも読み出し状態とする場合、例えば、
コントロールゲート（１）、ドレイン（３）、ソース
（４）に各々４ボルト、０ボルト、２ボルトの電圧を印
加すれば良い。図３の場合、フローティングゲート
（２）が電子注入により負に帯電している為、ドレイン
（３）及びソース（４）間にチャネルが形成されず、記
憶セルはオフする。一方、図４の場合、フローティング
ゲート（２）が電子注入を受けず負に帯電していない
為、ドレイン（３）及びソース（４）間にチャネルが形
成され、記憶セルはオンする。記憶セルの読み出し電流
はセンスアンプ（図示せず）に供給され、センスアンプ
は記憶セルの読み出し電流及び基準電流の比較結果に応
じて電圧値０ボルト（論理値「０」）又は電圧値５ボル
ト（論理値「１」）を出力する。例えば、記憶セルがプ
ログラムされている場合、記憶セルの読み出し電流が基
準電流より小さくなり、センスアンプは論理値「０」を
出力する。一方、記憶セルがプログラムされていない場
合、記憶セルの読み出し電流が基準電流より大きくな
り、センスアンプは論理値「１」を出力する。
型の記憶セルの読み出し状態を示すセル構造図、図４は
プログラムされていないスプリットゲート型の記憶セル
の読み出し状態を示すセル構造図である。図３及び図４
の何れの記憶セルも読み出し状態とする場合、例えば、
コントロールゲート（１）、ドレイン（３）、ソース
（４）に各々４ボルト、０ボルト、２ボルトの電圧を印
加すれば良い。図３の場合、フローティングゲート
（２）が電子注入により負に帯電している為、ドレイン
（３）及びソース（４）間にチャネルが形成されず、記
憶セルはオフする。一方、図４の場合、フローティング
ゲート（２）が電子注入を受けず負に帯電していない
為、ドレイン（３）及びソース（４）間にチャネルが形
成され、記憶セルはオンする。記憶セルの読み出し電流
はセンスアンプ（図示せず）に供給され、センスアンプ
は記憶セルの読み出し電流及び基準電流の比較結果に応
じて電圧値０ボルト（論理値「０」）又は電圧値５ボル
ト（論理値「１」）を出力する。例えば、記憶セルがプ
ログラムされている場合、記憶セルの読み出し電流が基
準電流より小さくなり、センスアンプは論理値「０」を
出力する。一方、記憶セルがプログラムされていない場
合、記憶セルの読み出し電流が基準電流より大きくな
り、センスアンプは論理値「１」を出力する。
【０００５】図５はプログラムされたスプリットゲート
型の記憶セルの消去状態を示すセル構造図であり、例え
ば、コントロールゲート（１）、ドレイン（３）、ソー
ス（４）に各々１４ボルト、０ボルト、０ボルトの電圧
を印加すれば良い。この場合、ドレイン（３）及びソー
ス（４）間は同電位の為にチャネルは形成されず、フロ
ーティングゲート（２）の注入電子は絶縁膜を介してコ
ントロールゲート（１）に移動するのみで、フローティ
ングゲート（２）の帯電電子は消滅する。これが記憶セ
ルの消去状態である。
型の記憶セルの消去状態を示すセル構造図であり、例え
ば、コントロールゲート（１）、ドレイン（３）、ソー
ス（４）に各々１４ボルト、０ボルト、０ボルトの電圧
を印加すれば良い。この場合、ドレイン（３）及びソー
ス（４）間は同電位の為にチャネルは形成されず、フロ
ーティングゲート（２）の注入電子は絶縁膜を介してコ
ントロールゲート（１）に移動するのみで、フローティ
ングゲート（２）の帯電電子は消滅する。これが記憶セ
ルの消去状態である。
【０００６】この様に、フラッシュメモリの記憶セルに
は、書き込み状態、読み出し状態、消去状態の各々に応
じて、コントロールゲート（１）、ドレイン（３）、ソ
ース（４）に対して一定電圧を一定時間だけ供給してい
た。
は、書き込み状態、読み出し状態、消去状態の各々に応
じて、コントロールゲート（１）、ドレイン（３）、ソ
ース（４）に対して一定電圧を一定時間だけ供給してい
た。
【０００７】
【発明が解決しようとする課題】フラッシュメモリは、
先に述べた様に、書き換え可能な不揮発性の特性を有す
る為、多種多様のデータ（プログラムデータ、テーブル
データ等）を記憶可能である。マイクロコンピュータと
同じチップ上にフラッシュメモリを集積する場合、フラ
ッシュメモリの全記憶領域を所定分割し、各分割記憶領
域にプログラムデータ、テーブルデータ等を記憶させる
仕様も提案されている。この場合、テーブルデータ記憶
領域（以下「データ領域」と称する）の書き換え頻度の
方がプログラムデータ記憶領域（以下「プログラム領
域」と称する）の書き換え頻度に比べて圧倒的に高くな
る（例えば、プログラム領域の書き換え回数が数１０回
程度であるのに対し、データ領域の書き換え回数は数万
回程度）。これは両者の使用目的から明らかである。し
かし、実際は、フラッシュメモリの全記憶領域に対し同
じ条件で書き込みを行っているのが現状である。
先に述べた様に、書き換え可能な不揮発性の特性を有す
る為、多種多様のデータ（プログラムデータ、テーブル
データ等）を記憶可能である。マイクロコンピュータと
同じチップ上にフラッシュメモリを集積する場合、フラ
ッシュメモリの全記憶領域を所定分割し、各分割記憶領
域にプログラムデータ、テーブルデータ等を記憶させる
仕様も提案されている。この場合、テーブルデータ記憶
領域（以下「データ領域」と称する）の書き換え頻度の
方がプログラムデータ記憶領域（以下「プログラム領
域」と称する）の書き換え頻度に比べて圧倒的に高くな
る（例えば、プログラム領域の書き換え回数が数１０回
程度であるのに対し、データ領域の書き換え回数は数万
回程度）。これは両者の使用目的から明らかである。し
かし、実際は、フラッシュメモリの全記憶領域に対し同
じ条件で書き込みを行っているのが現状である。
【０００８】さて、記憶セルのプログラム消去を実行す
ると、フローティングゲート（２）の注入電子がコント
ロールゲート（１）に移動する過程で両ゲート（１）
（２）間の絶縁膜にトラップされる現象が生じる。従っ
て、記憶セルのプログラム消去動作を繰り返すに従い、
フローティングゲート（２）からコントロールゲート
（１）への注入電子の移動が困難となり、この結果、記
憶セルの書き込み特性、読み出し特性、消去特性が悪化
の一途を辿ることになる。従って、フラッシュメモリの
全記憶領域の内、データ領域の特性がプログラム領域の
特性より早く悪化してしまう問題があった。即ち、フラ
ッシュメモリはプログラム領域の特性が良好でもデータ
領域の特性が悪化してしまえば使い物にならなくなって
しまう問題があった。
ると、フローティングゲート（２）の注入電子がコント
ロールゲート（１）に移動する過程で両ゲート（１）
（２）間の絶縁膜にトラップされる現象が生じる。従っ
て、記憶セルのプログラム消去動作を繰り返すに従い、
フローティングゲート（２）からコントロールゲート
（１）への注入電子の移動が困難となり、この結果、記
憶セルの書き込み特性、読み出し特性、消去特性が悪化
の一途を辿ることになる。従って、フラッシュメモリの
全記憶領域の内、データ領域の特性がプログラム領域の
特性より早く悪化してしまう問題があった。即ち、フラ
ッシュメモリはプログラム領域の特性が良好でもデータ
領域の特性が悪化してしまえば使い物にならなくなって
しまう問題があった。
【０００９】そこで、本発明は、不揮発性メモリ（フラ
ッシュメモリ）の長寿命化を図ることを目的とする。
ッシュメモリ）の長寿命化を図ることを目的とする。
【００１０】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、データの一括又は部
分的な電気消去及びデータの書き込み読み出しが可能な
特性を有する不揮発性メモリのデータ記憶装置であっ
て、前記不揮発性メモリをアドレス指定するアドレスデ
ータの所定ビットに応じて、前記不揮発性メモリの第１
記憶領域及び第２記憶領域を構成する内部セルに対し、
書き込み電圧印加時間を可変とする手段を備えたことを
特徴とする。
解決する為に成されたものであり、データの一括又は部
分的な電気消去及びデータの書き込み読み出しが可能な
特性を有する不揮発性メモリのデータ記憶装置であっ
て、前記不揮発性メモリをアドレス指定するアドレスデ
ータの所定ビットに応じて、前記不揮発性メモリの第１
記憶領域及び第２記憶領域を構成する内部セルに対し、
書き込み電圧印加時間を可変とする手段を備えたことを
特徴とする。
【００１１】
【発明の実施の形態】本発明の詳細を図面に従って具体
的に説明する。フラッシュメモリの記憶セルのプログラ
ム状態設定は、フローティングゲートの電子注入量に起
因し即ちソースの印加電圧に起因する。従って、記憶セ
ルは、ソース印加電圧が高い程、確実なプログラム状態
となる反面、書き換え回数の増加に伴い書き込み特性、
読み出し特性、消去特性が悪化するといった、相反する
２面性を有する。そこで、フラッシュメモリの全記憶領
域を分割し、分割記憶領域にプログラムデータ、テーブ
ルデータを記憶させる場合、フラッシュメモリの特性を
利用し、プログラムデータ記憶領域（以下「プログラム
領域」と称する）に対しては記憶セルのソースに高電圧
ＶＰ（例えば１２ボルト）を時間Ｔ１（例えば１．６ｍ
ｓｅｃ）だけ印加し、テーブルデータ記憶領域（以下
「データ領域」と称する）に対しては記憶セルのソース
に高電圧ＶＰを時間Ｔ１より短い時間Ｔ２（例えば０．
８ｍｓｅｃ）だけ印加する。但し、時間Ｔ２は記憶セル
をプログラム状態とできる最低時間以上の値とする。即
ち、プログラム領域及びデータ領域は書き込みに関して
同じ高電圧ＶＰを受けるが、データ領域は高電圧ＶＰを
時間Ｔ２（＜Ｔ１）しか受けない為、結果として、デー
タ領域はプログラム領域より低い書き込み電圧を受けた
のと等価となる。これより、フラッシュメモリのデータ
領域に関しては、書き換え動作を繰り返しても、トラッ
プ現象の減少に伴い、書き込み特性、読み出し特性、消
去特性の悪化を低減でき、長寿命化を図ることができ
る。
的に説明する。フラッシュメモリの記憶セルのプログラ
ム状態設定は、フローティングゲートの電子注入量に起
因し即ちソースの印加電圧に起因する。従って、記憶セ
ルは、ソース印加電圧が高い程、確実なプログラム状態
となる反面、書き換え回数の増加に伴い書き込み特性、
読み出し特性、消去特性が悪化するといった、相反する
２面性を有する。そこで、フラッシュメモリの全記憶領
域を分割し、分割記憶領域にプログラムデータ、テーブ
ルデータを記憶させる場合、フラッシュメモリの特性を
利用し、プログラムデータ記憶領域（以下「プログラム
領域」と称する）に対しては記憶セルのソースに高電圧
ＶＰ（例えば１２ボルト）を時間Ｔ１（例えば１．６ｍ
ｓｅｃ）だけ印加し、テーブルデータ記憶領域（以下
「データ領域」と称する）に対しては記憶セルのソース
に高電圧ＶＰを時間Ｔ１より短い時間Ｔ２（例えば０．
８ｍｓｅｃ）だけ印加する。但し、時間Ｔ２は記憶セル
をプログラム状態とできる最低時間以上の値とする。即
ち、プログラム領域及びデータ領域は書き込みに関して
同じ高電圧ＶＰを受けるが、データ領域は高電圧ＶＰを
時間Ｔ２（＜Ｔ１）しか受けない為、結果として、デー
タ領域はプログラム領域より低い書き込み電圧を受けた
のと等価となる。これより、フラッシュメモリのデータ
領域に関しては、書き換え動作を繰り返しても、トラッ
プ現象の減少に伴い、書き込み特性、読み出し特性、消
去特性の悪化を低減でき、長寿命化を図ることができ
る。
【００１２】以下、実施例を説明する。図１は本発明の
不揮発性メモリのデータ記憶装置を示すブロック図であ
る。図１において、（６）はフラッシュメモリ（不揮発
性メモリ）であり、データを全領域又は部分領域単位で
電気消去でき且つデータを繰り返し書き込み及び読み出
しできる不揮発性の特性を有する。フラッシュメモリ
（６）は、例えばマイクロコンピュータと同じチップ上
に集積され、プログラムデータを記憶する「プログラム
領域」及びテーブルデータを記憶する「データ領域」に
分割される。詳しくは、フラッシュメモリ（６）は、例
えば００００Ｈ〜ＦＦＦＦＨ（Ｈ：ヘキサデシマル）の
アドレスを有し、００００Ｈ〜７ＦＦＦＨが「データ領
域」且つ８０００Ｈ〜ＦＦＦＦＨが「プログラム領域」
に均等分割されているものとする。（７）はアドレスデ
コーダであり、１６ビットのアドレスデータＡ０〜Ａ１
５の解読結果に基づいてフラッシュメモリ（６）をアド
レス指定するものである。（８）は高電圧発生回路であ
り、フラッシュメモリ（６）の各ビットに対応する記憶
セルの書き込み用の高電圧ＶＰを発生するものである。
（９）はスイッチング用のＮチャンネル型ＭＯＳトラン
ジスタであり、ドレインソース路は高電圧発生回路
（８）の出力及びフラッシュメモリ（１）の各記憶セル
のソース間に介挿される。
不揮発性メモリのデータ記憶装置を示すブロック図であ
る。図１において、（６）はフラッシュメモリ（不揮発
性メモリ）であり、データを全領域又は部分領域単位で
電気消去でき且つデータを繰り返し書き込み及び読み出
しできる不揮発性の特性を有する。フラッシュメモリ
（６）は、例えばマイクロコンピュータと同じチップ上
に集積され、プログラムデータを記憶する「プログラム
領域」及びテーブルデータを記憶する「データ領域」に
分割される。詳しくは、フラッシュメモリ（６）は、例
えば００００Ｈ〜ＦＦＦＦＨ（Ｈ：ヘキサデシマル）の
アドレスを有し、００００Ｈ〜７ＦＦＦＨが「データ領
域」且つ８０００Ｈ〜ＦＦＦＦＨが「プログラム領域」
に均等分割されているものとする。（７）はアドレスデ
コーダであり、１６ビットのアドレスデータＡ０〜Ａ１
５の解読結果に基づいてフラッシュメモリ（６）をアド
レス指定するものである。（８）は高電圧発生回路であ
り、フラッシュメモリ（６）の各ビットに対応する記憶
セルの書き込み用の高電圧ＶＰを発生するものである。
（９）はスイッチング用のＮチャンネル型ＭＯＳトラン
ジスタであり、ドレインソース路は高電圧発生回路
（８）の出力及びフラッシュメモリ（１）の各記憶セル
のソース間に介挿される。
【００１３】（１０）はカウンタであり、複数のＴ型フ
リップフロップの直列体から成り、クロックＣＬＫを多
段分周するものである。本発明の実施の形態において
は、カウンタ（１０）の任意の２個のＴ型フリップフロ
ップの出力線を導出し、一方の出力はクロックＣＬＫの
計数開始から時間Ｔ１（例えば１．６ｍｓｅｃ）後に立
ち上がり、他方の出力はクロックＣＬＫの計数開始から
時間Ｔ２（例えば０．８ｍｓｅｃ）後に立ち上がるもの
とする。ＡＮＤゲート（１１）（１２）及びＯＲゲート
（１３）は切換回路を構成し、ＡＮＤゲート（１１）
（１２）の一方の入力は各々カウンタ（１０）の出力Ｔ
１、Ｔ２と接続され、ＡＮＤゲート（１１）（１２）の
他方の入力は各々アドレスデータの最上位ビットＡ１５
及びその反転＊Ａ１５と接続される。即ち、フラッシュ
メモリ（６）のデータ領域をアドレス指定する時、最上
位ビットＡ１５が論理値「０」の為、ＯＲゲート（１
３）の出力はカウンタ（１０）の計数開始から時間Ｔ２
経過後に立ち上がる。一方、フラッシュメモリ（６）の
プログラム領域をアドレス指定する時、最上位ビットＡ
１５が論理値「１」の為、ＯＲゲート（１３）の出力は
カウンタ（１０）の計数開始から時間Ｔ１経過後に立ち
上がる。（１４）は制御部であり、フラッシュメモリ
（６）単体を制御する場合はＰＲＯＭライタに相当し、
フラッシュメモリ（６）をマイクロコンピュータと同じ
チップ上に集積した場合はＣＰＵに相当する。制御部
（１４）は、フラッシュメモリ（６）に対し、動作許可
信号＊ＣＥ、書き込み許可信号＊ＷＥ、読み出し許可信
号＊ＯＥ、消去信号ＥＲＡＳＥ、書き込み信号ＰＲＯＧ
ＲＡＭを供給する。制御部（１４）の書き込み信号ＰＲ
ＯＧＲＡＭはＮチャンネル型ＭＯＳトランジスタ（９）
のゲートに供給される。即ち、Ｎチャンネル型ＭＯＳト
ランジスタ（９）は書き込み信号ＰＲＯＧＲＡＭがハイ
レベルの期間だけオンし、フラッシュメモリ（６）に対
する高電圧ＶＰの印加時間を制御する。一方、制御部
（１４）の書き込み信号ＰＲＯＧＲＡＭはカウンタ（１
０）にも供給される。詳しくは、カウンタ（１０）は書
き込み信号ＰＲＯＧＲＡＭの立ち上がりに同期して計数
を開始し、書き込み信号ＰＲＯＧＲＡＭの立ち下がりに
同期して計数を停止する。制御部（１４）は切換回路の
出力を受け、ＯＲゲート（１３）の出力が立ち上がる
と、書き込み信号ＰＲＯＧＲＡＭは立ち下がる。従っ
て、最上位ビットＡ１５が論理値「０」の時、書き込み
信号ＰＲＯＧＲＡＭは時間Ｔ２だけハイレベルとなり、
最上位ビットＡ１５が論理値「１」の時、書き込み信号
ＰＲＯＧＲＡＭは時間Ｔ１だけハイレベルとなる。
リップフロップの直列体から成り、クロックＣＬＫを多
段分周するものである。本発明の実施の形態において
は、カウンタ（１０）の任意の２個のＴ型フリップフロ
ップの出力線を導出し、一方の出力はクロックＣＬＫの
計数開始から時間Ｔ１（例えば１．６ｍｓｅｃ）後に立
ち上がり、他方の出力はクロックＣＬＫの計数開始から
時間Ｔ２（例えば０．８ｍｓｅｃ）後に立ち上がるもの
とする。ＡＮＤゲート（１１）（１２）及びＯＲゲート
（１３）は切換回路を構成し、ＡＮＤゲート（１１）
（１２）の一方の入力は各々カウンタ（１０）の出力Ｔ
１、Ｔ２と接続され、ＡＮＤゲート（１１）（１２）の
他方の入力は各々アドレスデータの最上位ビットＡ１５
及びその反転＊Ａ１５と接続される。即ち、フラッシュ
メモリ（６）のデータ領域をアドレス指定する時、最上
位ビットＡ１５が論理値「０」の為、ＯＲゲート（１
３）の出力はカウンタ（１０）の計数開始から時間Ｔ２
経過後に立ち上がる。一方、フラッシュメモリ（６）の
プログラム領域をアドレス指定する時、最上位ビットＡ
１５が論理値「１」の為、ＯＲゲート（１３）の出力は
カウンタ（１０）の計数開始から時間Ｔ１経過後に立ち
上がる。（１４）は制御部であり、フラッシュメモリ
（６）単体を制御する場合はＰＲＯＭライタに相当し、
フラッシュメモリ（６）をマイクロコンピュータと同じ
チップ上に集積した場合はＣＰＵに相当する。制御部
（１４）は、フラッシュメモリ（６）に対し、動作許可
信号＊ＣＥ、書き込み許可信号＊ＷＥ、読み出し許可信
号＊ＯＥ、消去信号ＥＲＡＳＥ、書き込み信号ＰＲＯＧ
ＲＡＭを供給する。制御部（１４）の書き込み信号ＰＲ
ＯＧＲＡＭはＮチャンネル型ＭＯＳトランジスタ（９）
のゲートに供給される。即ち、Ｎチャンネル型ＭＯＳト
ランジスタ（９）は書き込み信号ＰＲＯＧＲＡＭがハイ
レベルの期間だけオンし、フラッシュメモリ（６）に対
する高電圧ＶＰの印加時間を制御する。一方、制御部
（１４）の書き込み信号ＰＲＯＧＲＡＭはカウンタ（１
０）にも供給される。詳しくは、カウンタ（１０）は書
き込み信号ＰＲＯＧＲＡＭの立ち上がりに同期して計数
を開始し、書き込み信号ＰＲＯＧＲＡＭの立ち下がりに
同期して計数を停止する。制御部（１４）は切換回路の
出力を受け、ＯＲゲート（１３）の出力が立ち上がる
と、書き込み信号ＰＲＯＧＲＡＭは立ち下がる。従っ
て、最上位ビットＡ１５が論理値「０」の時、書き込み
信号ＰＲＯＧＲＡＭは時間Ｔ２だけハイレベルとなり、
最上位ビットＡ１５が論理値「１」の時、書き込み信号
ＰＲＯＧＲＡＭは時間Ｔ１だけハイレベルとなる。
【００１４】フラッシュメモリ（６）のデータ書き換え
に関し、アドレスデータＡ０〜Ａ１５の解読結果に従い
フラッシュメモリ（６）のプログラム領域の所定範囲が
アドレス指定されると、プログラム領域の所定範囲のデ
ータは消去信号ＥＲＡＳＥの発生に伴い電気消去され、
その後、書き込み信号ＰＲＯＧＲＡＭの発生に伴いプロ
グラム領域の所定範囲の記憶セルに高電圧ＶＰが時間Ｔ
１だけ印加され、これよりプログラム領域の書き換え動
作が終了する。また、アドレスデータＡ０〜Ａ１５の解
読結果に従いフラッシュメモリ（６）のデータ領域の所
定範囲がアドレス指定されると、データ領域の所定範囲
のデータは消去信号ＥＲＡＳＥの発生に伴い電気消去さ
れ、その後、書き込み信号ＰＲＯＧＲＡＭの発生に伴い
プログラム領域の所定範囲の記憶セルに高電圧ＶＰが時
間Ｔ１より短い時間Ｔ２だけ印加され、これよりデータ
領域の書き換え動作が終了する。
に関し、アドレスデータＡ０〜Ａ１５の解読結果に従い
フラッシュメモリ（６）のプログラム領域の所定範囲が
アドレス指定されると、プログラム領域の所定範囲のデ
ータは消去信号ＥＲＡＳＥの発生に伴い電気消去され、
その後、書き込み信号ＰＲＯＧＲＡＭの発生に伴いプロ
グラム領域の所定範囲の記憶セルに高電圧ＶＰが時間Ｔ
１だけ印加され、これよりプログラム領域の書き換え動
作が終了する。また、アドレスデータＡ０〜Ａ１５の解
読結果に従いフラッシュメモリ（６）のデータ領域の所
定範囲がアドレス指定されると、データ領域の所定範囲
のデータは消去信号ＥＲＡＳＥの発生に伴い電気消去さ
れ、その後、書き込み信号ＰＲＯＧＲＡＭの発生に伴い
プログラム領域の所定範囲の記憶セルに高電圧ＶＰが時
間Ｔ１より短い時間Ｔ２だけ印加され、これよりデータ
領域の書き換え動作が終了する。
【００１５】以上より、本発明の実施の形態によれば、
フラッシュメモリ（６）のデータ書き換えに関し、アド
レスデータの最上位ビットＡ１５の値に応じて、プログ
ラム領域の記憶セルのソースには高電圧ＶＰを時間Ｔ１
だけ印加し、データ領域の記憶セルのソースには高電圧
ＶＰを時間Ｔ２（＜Ｔ１）だけ印加し、フラッシュメモ
リ（６）の各領域毎に書き込み電圧を変更する様にし
た。従って、フラッシュメモリ（６）のデータ領域にお
いて書き換え回数の増加に伴う書き込み特性、読み出し
特性、消去特性の悪化を低減でき、フラッシュメモリ
（６）の長寿命化を実現できる。
フラッシュメモリ（６）のデータ書き換えに関し、アド
レスデータの最上位ビットＡ１５の値に応じて、プログ
ラム領域の記憶セルのソースには高電圧ＶＰを時間Ｔ１
だけ印加し、データ領域の記憶セルのソースには高電圧
ＶＰを時間Ｔ２（＜Ｔ１）だけ印加し、フラッシュメモ
リ（６）の各領域毎に書き込み電圧を変更する様にし
た。従って、フラッシュメモリ（６）のデータ領域にお
いて書き換え回数の増加に伴う書き込み特性、読み出し
特性、消去特性の悪化を低減でき、フラッシュメモリ
（６）の長寿命化を実現できる。
【００１６】
【発明の効果】本発明によれば、不揮発性メモリのデー
タ書き換えに関し、アドレスデータの所定ビットの値に
応じて、不揮発性メモリの第１記憶領域（プログラムデ
ータ等を格納する比較的書き換え回数が少ない領域）の
記憶セルには通常の書き込み用の高電圧を通常の時間だ
け印加し、不揮発性メモリの第２記憶領域（テーブルデ
ータ等を格納する比較的書き換え回数が多い領域）の記
憶セルには通常の書き込み用の高電圧を通常より短い時
間だけ印加し、不揮発性メモリの各領域毎に書き込み電
圧を変更する様にした。従って、不揮発性メモリの第２
記憶領域において書き換え回数の増加に伴う書き込み特
性、読み出し特性、消去特性の悪化を低減でき、結果と
して、不揮発性メモリの長寿命化を実現できる利点が得
られる。
タ書き換えに関し、アドレスデータの所定ビットの値に
応じて、不揮発性メモリの第１記憶領域（プログラムデ
ータ等を格納する比較的書き換え回数が少ない領域）の
記憶セルには通常の書き込み用の高電圧を通常の時間だ
け印加し、不揮発性メモリの第２記憶領域（テーブルデ
ータ等を格納する比較的書き換え回数が多い領域）の記
憶セルには通常の書き込み用の高電圧を通常より短い時
間だけ印加し、不揮発性メモリの各領域毎に書き込み電
圧を変更する様にした。従って、不揮発性メモリの第２
記憶領域において書き換え回数の増加に伴う書き込み特
性、読み出し特性、消去特性の悪化を低減でき、結果と
して、不揮発性メモリの長寿命化を実現できる利点が得
られる。
【図１】本発明の不揮発性メモリのデータ記憶装置を示
す回路ブロック図である。
す回路ブロック図である。
【図２】不揮発性メモリの記憶セルの書き込み状態を示
す構造図である。
す構造図である。
【図３】不揮発性メモリのプログラムされた記憶セルの
読み出し状態を示す構造図である。
読み出し状態を示す構造図である。
【図４】不揮発性メモリのプログラムされていない記憶
セルの読み出し状態を示す構造図である。
セルの読み出し状態を示す構造図である。
【図５】不揮発性メモリの記憶セルの消去状態を示す構
造図である。
造図である。
（６） フラッシュメモリ （７） アドレスデコーダ （８） 高電圧発生回路 （９） Ｎチャンネル型ＭＯＳトランジスタ （１０） カウンタ （１４） 制御部
Claims (1)
- 【請求項１】 データの一括又は部分的な電気消去及び
データの書き込み読み出しが可能な特性を有する不揮発
性メモリのデータ記憶装置であって、 前記不揮発性メモリをアドレス指定するアドレスデータ
の所定ビットに応じて、前記不揮発性メモリの第１記憶
領域及び第２記憶領域を構成する内部セルに対し、書き
込み電圧印加時間を可変とする手段を備えたことを特徴
とする不揮発性メモリのデータ記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8363198A JPH11283384A (ja) | 1998-03-30 | 1998-03-30 | 不揮発性メモリのデータ記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8363198A JPH11283384A (ja) | 1998-03-30 | 1998-03-30 | 不揮発性メモリのデータ記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11283384A true JPH11283384A (ja) | 1999-10-15 |
Family
ID=13807826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8363198A Pending JPH11283384A (ja) | 1998-03-30 | 1998-03-30 | 不揮発性メモリのデータ記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11283384A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7558114B2 (en) | 2005-10-25 | 2009-07-07 | Samsung Electronics Co., Ltd. | Flash memory device capable of improving reliability |
| US11516042B2 (en) | 2018-07-19 | 2022-11-29 | Panasonic Intellectual Property Management Co., Ltd. | In-vehicle detection system and control method thereof |
-
1998
- 1998-03-30 JP JP8363198A patent/JPH11283384A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7558114B2 (en) | 2005-10-25 | 2009-07-07 | Samsung Electronics Co., Ltd. | Flash memory device capable of improving reliability |
| US11516042B2 (en) | 2018-07-19 | 2022-11-29 | Panasonic Intellectual Property Management Co., Ltd. | In-vehicle detection system and control method thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0172366B1 (ko) | 불휘발성 반도체 메모리 장치의 독출 및 프로그램 방법과 그 회로 | |
| US5467309A (en) | Semiconductor nonvolatile memory device having reduced switching overhead time on the program mode | |
| JP3898349B2 (ja) | 半導体記憶装置 | |
| JP4429007B2 (ja) | Ｎａｎｄ型フラッシュメモリのページバッファ | |
| US6055184A (en) | Semiconductor memory device having programmable parallel erase operation | |
| JP3820330B2 (ja) | 半導体メモリ装置 | |
| JP2003077283A (ja) | 半導体集積回路、半導体不揮発性メモリ、メモリカード及びマイクロコンピュータ | |
| US6826081B2 (en) | Nonvolatile semiconductor memory device, nonvolatile semiconductor memory device-integrated system, and defective block detecting method | |
| US5991198A (en) | Local row decoder and associated control logic for fowler-nordheim tunneling based flash memory | |
| US6259625B1 (en) | Method and apparatus for reducing high current chip erase in flash memories | |
| US6256702B1 (en) | Nonvolatile memory device with extended storage and high reliability through writing the same data into two memory cells | |
| KR19990036007A (ko) | 방해가 감소된 플래쉬 메모리 시스템 및 방법 | |
| JP4499111B2 (ja) | 不揮発性記憶装置の情報設定方法、および不揮発性記憶装置 | |
| JP3193810B2 (ja) | 不揮発性半導体記憶装置及びその試験方法 | |
| KR0172437B1 (ko) | 칼럼불량 구제 및 고속 소거검증 기능을 가지는 불휘발성 반도체 메모리 장치 | |
| US6973003B1 (en) | Memory device and method | |
| JPH11283384A (ja) | 不揮発性メモリのデータ記憶装置 | |
| US6571307B1 (en) | Multiple purpose bus for a simultaneous operation flash memory device | |
| JP3519940B2 (ja) | 不揮発性メモリのデータ記憶装置 | |
| US6201753B1 (en) | Latching CAM data in a flash memory device | |
| US6229735B1 (en) | Burst read mode word line boosting | |
| JP2000315392A (ja) | 不揮発性半導体記憶装置 | |
| JPH09147585A (ja) | 不揮発性半導体記憶装置 | |
| JPH11283382A (ja) | 不揮発性メモリのデータ記憶装置 | |
| JPH11283383A (ja) | 不揮発性メモリのデータ記憶装置 |