JP2000315392A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 消去及び書込みを装置全体として高速に行え
る不揮発性半導体記憶装置を提供する。 【解決手段】 各サブビット線ＳＢＬ０等には、メモリ
セル３１に書き込むデータを保持するサブビット線電位
制御部７０が設けられている。ブロック４０ａ内におい
て書き込みを実行中、選択ゲートデコーダ４２はメイン
ビット線ＭＢＬ０〜ＭＢＬｎをブロック４０ａ内のサブ
ビット線ＳＢＬ０等から切り離す。また、ブロック４０
ａでは、ワード線・ソース線デコーダ４３等は出力をホ
ールド状態にして他のブロックに対するコマンドを無視
する。したがって、他のブロック内のメモリセル３１に
アクセスして、読み出し、書き込み、消去等を行うこと
ができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は不揮発性半導体記憶
装置に関し、特に消去・書込みの高速化を実現するもの
に関する。

【０００２】

【従来の技術】近年、不揮発性半導体記憶装置、特にフ
ラッシュメモリーは様々な用途にその応用範囲を広げて
きており、例えば、デジタルカメラ、携帯電話、固体録
音機等に広く用いられるようになった。このような応用
においては、高速消去、高速書込みができるよう、性能
向上が特に強く求められている。最近のエンベデッドの
フラッシュメモリーでは、読み出しに必要な時間は数十
ｎｓであるが、一般的に行われているＣＨＥ(Channel H
ot Electron)による書込みには数十μｓ、ＦＮ(Fowler-
Nordheim)トンネル現象による消去には数百μｓの時間
を要するためである。これらの時間を短縮するために、
デバイス的改良が行われる一方、書込み・消去時間を表
面上短くするための回路上の工夫がなされている。

【０００３】特開平５−５４６８２号公報に開示された
ＮＯＲ型フラッシュメモリーは、擬似的な消去の高速化
を図ったものである。同号公報の図１は、このフラッシ
ュメモリーのメモリセルアレイ部、Ｘ・Ｙデコーダ部及
びソース線制御部の回路を示したものである。メモリセ
ルアレイが複数のブロックに分割された構成であり、ブ
ロックごとに独立したＸデコーダ（ワード線デコーダ）
とソース線スイッチとが設けられている。

【０００４】例えば、一番左のブロックのフラッシュ消
去をする際には、このブロックのＸデコーダ出力をすべ
て接地電位にし、このブロックのソース線出力をすべて
正の高電圧にする。このようなフラッシュメモリでは、
消去期間中であっても、Ｙデコーダを制御して別のブロ
ックにおいて読み出しが可能となる。すなわち、あるブ
ロックにおいてメモリセルの消去を行っていても、その
間に他のブロックにおいて自由にメモリセルにアクセス
することができる。

【０００５】

【発明が解決しようとする課題】しかし、従来の不揮発
性半導体記憶装置では、外部から入力されたデータを書
き込む場合には、書き込みが終了するまでは他のブロッ
クにアクセスすることができなかった。また、メモリセ
ルアレイを分割しない場合と同じ規模のＸデコーダをブ
ロックごとに設けなければならず、回路面積の増大が顕
著となる問題があった。

【０００６】さらに、あるメモリセルに対して書き込み
や消去を行うと、他のメモリセルのフローティングゲー
トに蓄積された電子が抜き取られることがあり、これに
より生じる誤読み出しを避けるために、動作上の各種の
制限が必要であった。このような制限は、使いにくさや
設計上の制限をもたらし、動作の高速化の妨げにもなっ
ていた。

【０００７】本発明は、回路面積を増大することなく、
実効的に高速な動作が可能であり、かつ、信頼性の高い
不揮発性半導体記憶装置を提供することを課題とする。

【０００８】

【課題を解決するための手段】前記の課題を解決するた
めに、請求項１の発明が講じた手段は、メモリセルに、
フローティングゲートを有するセルトランジスタを含む
不揮発性半導体記憶装置として、マトリクス状に配置さ
れた複数の前記メモリセルを有するサブアレイの行を１
以上有する複数のブロックと、前記サブアレイの列のそ
れぞれに対して、前記複数のブロックにわたって設けら
れた複数のメインビット線と、入力されたアドレスに基
づき、前記複数のブロックの中から１つのブロックを選
択するブロック選択回路とを備え、前記各ブロックは、
当該ブロックの各サブアレイ内のメモリセルの各列に対
してそれぞれ設けられた複数のサブビット線と、前記各
サブビット線毎に、当該サブアレイが属する列に対して
設けられた前記メインビット線との間に設けられた選択
ゲートと、当該ブロックが前記ブロック選択回路により
選択された後、前記選択ゲートを、所定期間非導通状態
に維持する選択ゲートデコーダと、当該ブロック内に設
けられたワード線及びソース線の電位を所定電位に制御
するワード線・ソース線デコーダとを備えたものであ
る。

【０００９】請求項１の発明によると、選択ゲートを非
導通状態にして、ブロック内のサブビット線をメインビ
ット線から切り離すとともに、ブロック内の信号電位の
状態を維持することができるので、あるブロックにおい
て消去等の時間がかかる処理を行っているときに、同時
に独立して他のブロックではメモリセルへのアクセスが
可能となる。したがって、実効的に高速な動作を行うこ
とができる。

【００１０】また、請求項２の発明は、請求項１に記載
の不揮発性半導体記憶装置において、前記各ブロック
は、メモリセルに消去動作を行うものとして前記ブロッ
ク選択回路により選択された場合において、前記選択ゲ
ートデコーダが、前記各選択ゲートを非導通状態にし
て、前記各サブビット線を対応するメインビット線から
切り離し、その後、前記ワード線・ソース線デコーダ
が、当該ブロックに対する新たな命令が入力されるまで
の間における所定の期間において、選択したワード線の
電位をワード線消去用電位に維持するとともに、当該ワ
ード線に対応したソース線の電位をソース線消去用電位
に維持するものである。

【００１１】請求項２の発明によると、消去動作中のブ
ロックにおいて、メモリセルに消去用の電圧を与え続け
ながら、同時に他のブロックにおいて、メモリセルにア
クセスすることができる。

【００１２】さらに、請求項３の発明は、請求項１に記
載の不揮発性半導体記憶装置において、前記各ブロック
は、当該ブロック内の複数のサブビット線の電位を所定
の電位に設定するサブビット線プリセット部と、前記各
サブビット線毎に設けられ、当該サブビット線の電位情
報を保存し、その電位情報に基づいて当該サブビット線
に接続されたメモリセルへの書き込みができるように当
該サブビット線の電位を制御するサブビット線電位制御
部とを備えたものである。

【００１３】請求項３の発明によると、書き込みに必要
なデータをブロック内に保持し、書き込み動作中のブロ
ック内のサブビット線をメインビット線から切り離すこ
とができるため、書き込み動作中のブロックにおいて、
メモリセルに書き込み用の電圧を与え続けながら、同時
に他のブロックにおいてメモリセルにアクセスすること
が可能となる。

【００１４】また、請求項４の発明は、請求項１に記載
の不揮発性半導体記憶装置において、前記各ブロック
は、当該ブロック内の複数のサブビット線の電位を所定
の電位に設定するサブビット線プリセット部と、前記選
択ゲートと前記メインビット線との間に、複数の前記選
択ゲートに対して共通に設けられた中間ノードと、前記
中間ノードと前記メインビット線との間に設けられた、
更なる選択ゲートと、前記各中間ノード毎に設けられ、
前記選択ゲートにより当該中間ノードと接続されたサブ
ビット線の電位情報を保存し、その電位情報に基づいて
当該サブビット線に接続されたメモリセルへの書き込み
ができるように当該サブビット線の電位を制御するサブ
ビット線電位制御部とを備えたものである。

【００１５】請求項４の発明によると、サブビット線電
位制御部の数を減らすことができるので、配線レイアウ
ト上の配線のピッチの緩和を行うことができる。

【００１６】さらに、請求項５の発明は、請求項３又は
４に記載の不揮発性半導体記憶装置において、前記各ブ
ロックは、外部から入力されたデータをメモリセルに書
き込むものとして前記ブロック選択回路により選択され
た場合において、書き込み対象メモリセルに接続された
サブビット線に対して設けられた前記サブビット線電位
制御部が、当該サブアレイが属する列に対して設けられ
た前記メインビット線に伝送されたデータを、このメイ
ンビット線と当該サブビット線との間に設けられた前記
選択ゲートを介して保存し、その後、前記選択ゲートデ
コーダが、各選択ゲートを非導通状態にして、各サブビ
ット線を対応するメインビット線から切り離し、その
後、当該サブビット線電位制御部が、保存したデータが
セルトランジスタのフローティングゲートに電子を注入
すべきデータであるときは、当該サブビット線をサブビ
ット線書き込み用電位にする一方、そうでないときは、
当該サブビット線をサブビット線非書き込み用電位にす
るとともに、当該サブビット線電位制御部以外のサブビ
ット線電位制御部が、これに接続されたサブビット線を
サブビット線非書き込み用電位にし、その後、前記ワー
ド線・ソース線デコーダが、当該ブロックに対する新た
な命令が入力されるまでの間における所定の期間におい
て、前記書き込み対象メモリセルと接続されたワード線
の電位をワード線書き込み用電位に維持するとともに、
当該ワード線に対応したソース線の電位をソース線書き
込み用電位に維持するものである。

【００１７】請求項５の発明によると、書き込み動作中
のブロックにおいて、書き込み対象のメモリセルに書き
込み用の電圧を与え続けながら、このブロックとは無関
係に同時に他のブロックにおいて、メモリセルにアクセ
スすることができる。

【００１８】また、請求項６の発明は、請求項３又は４
に記載の不揮発性半導体記憶装置において、前記各ブロ
ックは、メモリセルに再書き込みをするものとして前記
ブロック選択回路により選択された場合において、前記
選択ゲートデコーダが、各選択ゲートを非導通状態にし
て、各サブビット線を対応するメインビット線から切り
離し、前記サブビット線プリセット部が、各サブビット
線を充電して論理的に高電位にし、前記ワード線・ソー
ス線デコーダが、選択したワード線の電位をワード線読
み出し用電位にし、その後、前記各サブビット線電位制
御部が、接続されているサブビット線の電位情報を保存
し、その電位情報が論理的に高電位のときは、当該サブ
ビット線をサブビット線書き込み用電位にする一方、そ
うでないときは、当該サブビット線をサブビット線非書
き込み用電位にし、その後、前記ワード線・ソース線デ
コーダが、当該ブロックに対する新たな命令が入力され
るまでの間における所定の期間において、前記選択した
ワード線の電位をワード線書き込み用電位に維持すると
ともに、当該ワード線に対応したソース線の電位をソー
ス線書き込み用電位に維持するものである。

【００１９】請求項６の発明によると、メモリセルから
データを読み出し、そのメモリセルに読み出したデータ
を再書き込みするリフレッシュ動作を行うため、セルト
ランジスタのフローティングゲートからリークした電子
を補って、メモリセルのしきい値電圧を一定レベル以上
に維持し、データの記憶を確実にすることができる。

【００２０】さらに、請求項７の発明は、請求項３又は
４に記載の不揮発性半導体記憶装置において、前記各ブ
ロックは、メモリセルに再書き込みをするものとして前
記ブロック選択回路で選択された場合において、前記選
択ゲートデコーダが、各選択ゲートを非導通状態にし
て、各サブビット線を対応するメインビット線から切り
離し、前記サブビット線プリセット部が、各サブビット
線を充電して論理的に高電位にし、前記ワード線・ソー
ス線デコーダが、選択したワード線の電位を第１のワー
ド線電位にし、その後、前記各サブビット線電位制御部
が、接続されているサブビット線の電位情報を保存し、
その後、前記サブビット線プリセット部が、各サブビッ
ト線を再び充電して論理的に高電位にし、前記ワード線
・ソース線デコーダが、前記選択したワード線の電位を
前記第１のワード線電位よりも低い第２のワード線電位
にし、その後、前記各サブビット線電位制御部が、保存
している電位情報が論理的に高電位のときは、当該サブ
ビット線を論理的に低電位に変化させ、その後、前記各
サブビット線電位制御部が、当該サブビット線の電位情
報を再び保存し、その保存している電位情報が論理的に
高電位のときは、当該サブビット線をサブビット線書き
込み用電位にする一方、そうでないときは、当該サブビ
ット線をサブビット線非書き込み用電位にし、その後、
前記ワード線・ソース線デコーダが、当該ブロックに対
する新たな命令が入力されるまでの間における所定の期
間において、前記選択したワード線の電位をワード線書
き込み用電位に維持するとともに、当該ワード線に対応
したソース線の電位をソース線書き込み用電位に維持す
るものである。

【００２１】請求項７の発明によると、メモリセルのし
きい値電圧が一定の範囲にある場合に限り、リフレッシ
ュ動作を行うため、必要のないメモリセルにまで再書き
込みを行うことがないようにすることができる。このた
め、書き込み電流を低減させることができ、一度に多く
のメモリセルをリフレッシュ対象にすることができる。
したがって、不揮発性半導体記憶装置全体のリフレッシ
ュを高速に終えることができる。

【００２２】また、請求項８の発明は、請求項７に記載
の不揮発性半導体記憶装置において、前記各ブロック
は、当該ブロック内の前記各サブビット線電位制御部が
保存している電位情報がすべて論理的に低電位を表す情
報であるか否かを示す検出信号を出力するモニター部を
備えたものである。

【００２３】請求項８の発明によると、しきい値電圧が
一定の範囲にあるメモリセルが存在するか否かを検知す
ることができる。

【００２４】さらに、請求項９の発明は、請求項８に記
載の不揮発性半導体記憶装置において、前記第１のワー
ド線電位は、フローティングゲートに電子が蓄積された
セルトランジスタのしきい値電圧の下限許容値に相当す
る電位であり、前記第２のワード線電位は、フローティ
ングゲートに電子が蓄積されていないセルトランジスタ
のしきい値電圧の上限許容値に相当する電位であって、
前記ワード線・ソース線デコーダは、前記所定の期間に
おいて、前記モニター部が、前記各サブビット線電位制
御部が保存している電位情報がすべて論理的に低電位を
表す情報であることを示す検出信号を出力しているとき
は、当該ワード線の電位をワード線書き込み用電位に維
持せず、かつ、当該ワード線に対応したソース線の電位
をソース線書き込み用電位に維持しないものである。

【００２５】請求項９の発明によると、しきい値電圧が
一定の範囲にあるメモリセルが存在するときは再書き込
みを行い、存在しないときは再書き込みを行わないた
め、確実に書き込み済みメモリセルのしきい値電圧を一
定のレベル以上に維持することが無駄なくできる。

【００２６】また、請求項１０の発明は、請求項８に記
載の不揮発性半導体記憶装置において、前記第１のワー
ド線電位は、フローティングゲートに電子が蓄積された
セルトランジスタのしきい値電圧の下限許容値に相当す
る電位であり、前記第２のワード線電位は、接地電位以
下の電位であり、前記ワード線・ソース線デコーダは、
前記所定の期間において、前記モニター部が、前記各サ
ブビット線電位制御部が保存している電位情報がすべて
論理的に低電位を表す情報であることを示す検出信号を
出力しているときは、当該ワード線の電位をワード線書
き込み用電位に維持せず、かつ、当該ワード線に対応し
たソース線の電位をソース線書き込み用電位に維持しな
いものである。

【００２７】請求項１０の発明によると、すべてのメモ
リセルのしきい値電圧を一定値以上にすることが無駄な
くできる。このため、このような動作を消去動作前に行
えば、オーバーイレーズが生じることを防ぐことができ
る。

【００２８】さらに、請求項１１の発明は、請求項３に
記載の不揮発性半導体記憶装置において、前記各ブロッ
クは、当該ブロック内の前記各サブビット線電位制御部
が保存している電位情報が論理的にすべて同一の情報で
あるか否かを示す検出信号を出力するモニター部を備え
たものであり、前記各ブロックは、メモリセルに消去動
作を行うものとして前記ブロック選択回路により選択さ
れた場合において、前記選択ゲートデコーダが、各選択
ゲートを非導通状態にして、各サブビット線を対応する
メインビット線から切り離し、前記サブビット線プリセ
ット部が、各サブビット線を充電して論理的に高電位に
し、前記ワード線・ソース線デコーダが、選択したワー
ド線の電位を第１のワード線電位にし、その後、前記各
サブビット線電位制御部が、接続されているサブビット
線の電位情報を保存し、その後、前記サブビット線プリ
セット部が、各サブビット線を再び充電して論理的に高
電位にし、前記ワード線・ソース線デコーダが、前記選
択したワード線の電位を前記第１のワード線電位よりも
低い第２のワード線電位にし、その後、前記各サブビッ
ト線電位制御部が、保存している電位情報が論理的に高
電位のときは、当該サブビット線を論理的に低電位に変
化させ、その後、前記各サブビット線電位制御部が、当
該サブビット線の電位情報を再び保存し、その後、前記
ワード線・ソース線デコーダが、前記各サブビット線電
位制御部の保存する電位情報がすべて論理的に低電位を
表す情報であることを示す検出信号を前記モニター部が
出力するときは、当該ブロックに対する新たな命令が入
力されるまでの間における所定の期間において、前記選
択したワード線の電位をワード線消去用電位に維持する
とともに、当該ワード線に対応したソース線の電位をソ
ース線消去用電位に維持するものである。

【００２９】請求項１１の発明によると、消去動作後、
しきい値電圧が一定値以下になったメモリセルを検出し
た場合には、そのメモリセルとワード線を共通とするメ
モリセルに対しての消去動作を終了するため、オーバー
イレーズが生じることを防ぐことができる。

【００３０】

【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態について、図面を参照しながら説明す
る。

【００３１】図１は本発明に係る不揮発性半導体記憶装
置として、階層化されたビット線構造を持つＮＯＲ型フ
ラッシュメモリを示す構成図である。図１において、サ
ブアレイ３０は、マトリクス状に配置された複数のメモ
リセル３１を含んでいる。サブアレイ３０もマトリクス
状、すなわち、行及び列状に配置されている。メインビ
ット線ＭＢＬ０〜ＭＢＬｎは平行に複数配置されてお
り、各メインビット線ＭＢＬ０〜ＭＢＬｎはメインビッ
ト線方向の１列のサブアレイ内を通過している。また、
メインビット線ＭＢＬ０〜ＭＢＬｎに垂直な方向の１行
のサブアレイ３０を含むブロック４０ａ等が複数配置さ
れている。

【００３２】メインビット線ＭＢＬ０〜ＭＢＬｎはそれ
ぞれＹゲート３を介して極性調整回路５の出力に接続さ
れている。極性調整回路５は、書き込みデータラッチ回
路４の出力と極性切り換え信号ＰＬとを入力とし、極性
切り換え信号ＰＬに応じて書き込みデータラッチ回路４
の出力のレベルを論理的に反転して出力する。書き込み
データラッチ回路４は外部から入力されたデータＤ０を
入力とし、入力ＣＬＫに入力される信号Ｄｉｎに同期し
てデータＤ０を出力するＤフリップフロップである。メ
インビット線ＭＢＬ０〜ＭＢＬｎには、各メインビット
線の電位をプリセットするメインビット線プリセットト
ランジスタ２が接続されている。図示されていないが、
コラムデコーダは、列アドレスＹを入力とし、Ｙゲート
制御信号Ｙ０〜Ｙｎを出力してＹゲート３を制御する。

【００３３】コントローラ５１は、入力された同期信号
／ＣＥに従って内部制御信号ＣＴＲＬ、アドレスラッチ
信号ＡＬ等を生成する。Ｘアドレスバッファ５２は、行
アドレスＸとアドレスラッチ信号ＡＬとを入力とし、行
アドレスＸ及び内部アドレス信号Ｘｉを出力する。ブロ
ックプリデコーダ５３は、行アドレスＸと内部制御信号
ＣＴＲＬとを入力とし、ブロックを指定するブロックア
ドレスＢＬＫを各ブロックに出力する。メインビット線
プリセット制御回路５４は、外部から入力されたコマン
ドを入力とし、すべてのメインビット線プリセットトラ
ンジスタ２のゲート及びソースに、メインビット線プリ
セット制御信号ＰＲＥ及びメインビット線プリセット設
定電位信号ＶＰをそれぞれ出力する。命令生成部５５
は、フラッシュメモリ内の各部を制御するコマンドを出
力する。

【００３４】メインビット線ＭＢＬ０〜ＭＢＬｎに垂直
な方向の１行に属する複数のサブアレイ３０とブロック
選択信号発生回路４１と選択ゲートデコーダ４２とワー
ド線・ソース線デコーダ４３とサブビット線プリセット
制御回路４４とサブビット線ラッチ制御回路４５とはブ
ロック４０ａを構成している。ワード線・ソース線デコ
ーダ４３は、ワード線デコーダ及びソース線デコーダの
機能を兼ね備えたものであり、ブロック４０ａ内のワー
ド線ＷＬａ〜ＷＬｄ及びソース線ＳＬａｂ，ＳＬｃｄを
駆動する。

【００３５】また、サブビット線ＳＢＬ０，ＳＢＬ１
と、複数のメモリセル３１と、サブビット線プリセット
トランジスタ３２と、選択ゲート３３と、サブビット線
電位制御部７０とはサブアレイ３０を構成している。

【００３６】特に図示していないが、ブロックプリデコ
ーダ５３と各ブロックのブロック選択信号発生回路４１
とは、ブロック選択回路を構成している。また、サブビ
ット線プリセット制御回路４４とサブビット線プリセッ
トトランジスタ３２とは、サブビット線プリセット部を
構成している。以下、信号のレベルとして、論理的に
「高」を示す電位を“Ｈ”、論理的に「低」を示す電位
を“Ｌ”で表す。

【００３７】ブロック４０ａにおいて、メインビット線
ＭＢＬ０〜ＭＢＬｎに直交してワード線ＷＬａ〜ＷＬｄ
とソース線ＳＬａｂ，ＳＬｃｄとが配置されている。ブ
ロック選択信号発生回路４１は、ブロックアドレスＢＬ
Ｋが自己のブロック４０ａを選択するものであるとき、
ブロック選択信号ＢＬＫ０の信号レベルを“Ｈ”にして
出力する。選択ゲートデコーダ４２は、外部から入力さ
れたコマンドと内部アドレス信号Ｘｉとブロック選択信
号ＢＬＫ０とを入力とし、選択ゲート３３に選択ゲート
信号ＳＧ０，ＳＧ１を出力して、メインビット線ＭＢＬ
０〜ＭＢＬｎとサブビット線ＳＢＬ０等との間の接続を
制御する。ワード線・ソース線デコーダ４３は、外部か
ら入力されたコマンドと内部アドレス信号Ｘｉとブロッ
ク選択信号ＢＬＫ０とを入力とし、ワード線ＷＬａ〜Ｗ
Ｌｄから１本、ソース線ＳＬａｂ，ＳＬｃｄから１本を
それぞれ選択して活性化し、メモリセル３１の読み出
し、書き込み、消去ができるようにする。サブビット線
プリセット制御回路４４は、外部から入力されたコマン
ドとブロック選択信号ＢＬＫ０とを入力とし、サブビッ
ト線プリセットトランジスタ３２のゲート及びソースに
サブビット線プリセット制御信号ＰＲＥ０及びサブビッ
ト線プリセット設定電位信号ＶＰ０をそれぞれ出力し
て、サブビット線ＳＢＬ０等のプリセット時の電位を制
御する。サブビット線ラッチ制御回路４５は、外部から
入力されたコマンドとブロック選択信号ＢＬＫ０とを入
力とし、サブビット線電位制御部７０にラッチ信号ＳＥ
Ｔ０とラッチ活性化信号ＡＣＴ０とを出力する。サブビ
ット線電位制御部７０は、ラッチ信号ＳＥＴ０及びラッ
チ活性化信号ＡＣＴ０に従って、サブビット線ＳＢＬ０
等の電位情報の保存及び電位の制御をする。また、同様
な構成をしたブロックがメインビット線ＭＢＬ０〜ＭＢ
Ｌｎの方向に複数配置されている。

【００３８】ブロック４０ａに属し、メインビット線Ｍ
ＢＬ０が通過するサブアレイ３０において、サブビット
線ＳＢＬ０とＳＢＬ１とがメインビット線ＭＢＬ０に平
行に設けられている。サブビット線ＳＢＬ０及びＳＢＬ
１は、選択ゲート３３を介してメインビット線ＭＢＬ０
に接続されている。各サブビット線ＳＢＬ０，ＳＢＬ１
には複数のメモリセル３１と、サブビット線プリセット
トランジスタ３２のドレインと、サブビット線電位制御
部７０のデータ入出力端子とが接続されている。メモリ
セル３１は、フローティングゲートを有する１個のトラ
ンジスタ（セルトランジスタ）で構成されている。他の
サブアレイ３０も同様の構成をしている。

【００３９】以上のように、ブロック４０ａは、サブア
レイ３０の複数の行のうち、メインビット線ＭＢＬ０〜
ＭＢＬｎに垂直な方向の１行のみを含むため、ブロック
内のワード線の数が少なく、ワード線・ソース線デコー
ダ４３の規模を小さくすることができる。もちろん、ブ
ロック４０ａはサブアレイ３０の行を複数含んでいても
よい。

【００４０】図１では、不揮発性半導体記憶装置として
ＮＯＲ型のフラッシュメモリを示したが、この形式以外
の不揮発性半導体記憶装置でもよく、例えば、スプリッ
トゲート型のソースサイドインジェクション不揮発性メ
モリであってもよい。

【００４１】図２はサブビット線電位制御部７０の構成
を示す図である。図２において、Ｄａｔａ端子から入力
されたデータがデータラッチ７１の入力Ｄに、Ｓｅｔ端
子から入力されたラッチ信号が入力Ｇにそれぞれ入力さ
れる。データラッチ７１の出力Ｑは、ラッチ出力ノード
７３を経て、トライステートインバータ７２に入力され
る。トライステートインバータ７２は、Ａｃｔ端子から
入力された信号のレベルが“Ｈ”のときのみ、データラ
ッチ７１から入力されたデータを論理反転してＯｕｔ端
子に出力する。

【００４２】図３はブロック４０ａにおけるブロック選
択信号発生回路４１、選択ゲートデコーダ４２、ワード
線・ソース線デコーダ４３及びサブビット線ラッチ制御
回路４５を示す構成図である。ここでは、書き込み、消
去に関する回路のみ示している。例として、ワード線・
ソース線デコーダ４３について説明する。いま、ブロッ
クプリデコーダ５３がブロック４０ａを指定するブロッ
クアドレスＢＬＫを出力しており、ブロック選択信号発
生回路４１の出力ＢＬＫ０が“Ｈ”になっているとす
る。外部から、ワード線・ソース線デコーダ４３に対し
て、たとえば書き込みを指示するコマンドが入力される
と、ＳＲフリップフロップ４３１は出力Ｑを“Ｈ”にセ
ットする。このとき、内部アドレス信号Ｘｉのうち、Ｘ
１及びＸ２が“Ｈ”であれば、データラッチ４３２の入
力Ｄは“Ｈ”となっているので、データラッチ４３２は
“Ｈ”を出力してホールド状態になる。すると、ワード
線ＷＬａにはワード線書き込み用電位が出力され、ホー
ルド状態になる。このホールド状態は、ブロックアドレ
スＢＬＫによってブロック４０ａが指定され、ワード線
・ソース線デコーダ４３に対してリセットを指示するコ
マンドが入力されて、ＳＲフリップフロップ４３１が出
力Ｑを“Ｌ”にリセットするまで維持される。

【００４３】選択ゲートデコーダ４２及びサブビット線
ラッチ制御回路４５もＳＲフリップフロップ及びデータ
ラッチを有しているので、同様に、ブロックアドレスＢ
ＬＫによってブロック４０ａが選択され、それぞれに対
して書き込み等のコマンドが入力されてからリセットを
指示するコマンドが入力されるまで、出力の状態を維持
することができる。したがって、ブロック４０ａで書き
込み等のための状態を維持したまま、他のブロックでは
独立してメモリセルに対して動作を行うことができる。

【００４４】＜消去＞次に、図１に示したフラッシュメ
モリの消去時の動作について説明する。ここでは、ブロ
ック４０ａに属するすべてのメモリセル３１の消去を行
うブロック内消去について説明する。

【００４５】図４は図１に示したフラッシュメモリにお
ける消去動作時及び外部入力データの書き込み動作時の
各部の電位変化を示すタイミングチャートであり、図５
は消去動作時のフローチャートである。図５（ａ）はブ
ロック内消去開始ルーチンのフローチャートであって、
ステップＳ１１において、Ｘアドレスバッファ５２は、
行アドレスＸが入力されると、アドレスラッチ信号ＡＬ
に同期してブロックプリデコーダ５３に行アドレスＸを
出力する。ブロックプリデコーダ５３は、行アドレスＸ
に基づいて、ブロック４０ａを指定するブロックアドレ
スＢＬＫを、内部制御信号ＣＴＲＬに同期して、各ブロ
ックのブロック選択信号発生回路４１に出力する。ブロ
ック４０ａにおいて、ブロック選択信号発生回路４１
は、ブロック選択信号ＢＬＫ０の信号レベルを“Ｈ”に
して出力する（図４のａ）。

【００４６】外部から消去コマンドが入力されると、サ
ブビット線プリセット制御回路４４の出力とサブビット
線ラッチ制御回路４５の出力とはすべて“Ｌ”になり、
ブロック４０ａにおいて、サブビット線プリセットトラ
ンジスタ３２とサブビット線電位制御部７０とはすべて
非活性化状態になる。すなわち、サブビット線プリセッ
ト制御回路４４、サブビット線ラッチ制御回路４５、サ
ブビット線プリセットトランジスタ３２及びサブビット
線電位制御部７０は、消去時においては必要がない。ま
た、選択ゲートデコーダ４２はすべての出力を“Ｌ”に
固定し、ブロック４０ａ内のすべてのサブビット線ＳＢ
Ｌ０等をメインビット線ＭＢＬ０〜ＭＢＬｎから切り離
す。サブビット線ＳＢＬ０等に接続された各メモリセル
３１のセルトランジスタのドレインは、どこにも接続さ
れない開放状態となる。

【００４７】ステップＳ１２において、ブロック４０ａ
のワード線・ソース線デコーダ４３は、すべてのワード
線電位を、ワード線消去用電位である負の高電位（以下
では−ＨＶと表記する）にするとともに、すべてのソー
ス線電位を、ソース線消去用電位である正の高電位（以
下では＋ＨＶと表記する）にする（図４のｂ）。する
と、セルトランジスタのフローティングゲートから電子
が引き抜かれ、ブロック４０ａ内のメモリセル３１の消
去が始まる。図３に示したように、データラッチ４３２
等の働きにより、これ以降、ブロック４０ａ内の各部の
出力信号レベルは固定される。以上でブロック内消去開
始ルーチンが終了する。

【００４８】ブロック４０ａ内において消去を実行中、
メインビット線ＭＢＬ０〜ＭＢＬｎはブロック４０ａ内
のサブビット線ＳＢＬ０等から切り離されている。ま
た、ブロック４０ａでは、他のブロックに対するコマン
ドを無視する。したがって、他のブロックにコマンドを
与え、他のブロック内のメモリセル３１にアクセスし
て、読み出し、書き込み、消去等を行うことが可能であ
る。

【００４９】図５（ｂ）はブロック内消去終了ルーチン
のフローチャートである。ステップＳ１３においては、
消去開始から一定時間が経過し、消去を終了するコマン
ドが外部から入力されると、ブロック４０ａ内の各部の
出力信号レベルの固定が解除される。ワード線・ソース
線デコーダ４３はすべてのワード線電位とすべてのソー
ス線電位とを接地電位に変化させ、消去を終了する（図
４のｃ）。以上でブロック内消去終了ルーチンが終了す
る。

【００５０】このように、ブロック４０ａにおいてメモ
リセル３１の消去中であっても、そのブロック内のサブ
ビット線ＳＢＬ０等をメインビット線ＭＢＬ０〜ＭＢＬ
ｎから切り離すことにより、他のブロック内においては
メモリセルに対するアクセスが自由にできるため、見か
け上、消去に要する時間を短くすることができ、動作の
高速化を図ることができる。同様に、あるブロックの消
去が終了する前に別ブロックに対する消去開始を行うよ
うな、パイプライン的な消去を行うこともできるため、
実効的な消去速度を向上させることができる。

【００５１】なお、ブロック４０ａ内のすべてのメモリ
セル３１の消去を行う場合について説明したが、ワード
線・ソース線デコーダ４３が一部のワード線ＷＬａ等及
びソース線ＳＬａｂ等のみを選択して消去用電位を与え
ることにより、ワード線単位で一部のメモリセル３１の
みを消去することも可能である。

【００５２】＜書き込み＞次に、図１に示したフラッシ
ュメモリの書き込み時の動作について説明する。図６は
このフラッシュメモリの書き込み動作時のフローチャー
トである。ここでは、外部から入力されたアドレスによ
って指定された書き込み対象メモリセルとして、ブロッ
ク４０ａに属し、ワード線ＷＬａとサブビット線ＳＢＬ
０との双方に接続されたメモリセル３１にデータが書き
込まれる場合について、図４のタイミングチャート及び
図６のフローチャートを参照して説明する。

【００５３】図６（ａ）はブロック内書き込み開始ルー
チンのフローチャートである。最初に、すべてのＹゲー
ト３とすべての選択ゲート３３とは非導通状態であると
する。ステップＳ２１において、書き込みデータラッチ
回路４は外部から入力された書き込みデータＤ０を信号
Ｄｉｎに同期してラッチする。外部から書き込みコマン
ドが入力されると、メインビット線プリセット制御回路
５４は出力ＶＰの信号レベルを“Ｌ”、出力ＰＲＥの信
号レベルを“Ｈ”として、メインビット線プリセットト
ランジスタ２を導通状態にし、すべてのメインビット線
ＭＢＬ０〜ＭＢＬｎの電位を“Ｌ”にプリセットする。

【００５４】ステップＳ２２において、Ｘアドレスバッ
ファ５２は、入力された行アドレスＸを、アドレスラッ
チ信号ＡＬに同期してブロックプリデコーダ５３に出力
する。ブロックプリデコーダ５３は、行アドレスＸに基
づいて、ブロック４０ａを指定するブロックアドレスＢ
ＬＫを、内部制御信号ＣＴＲＬに同期して、各ブロック
のブロック選択信号発生回路４１に出力する。ブロック
４０ａにおいて、ブロック選択信号発生回路４１は、ブ
ロック選択信号ＢＬＫ０の信号レベルを“Ｈ”にして出
力する。

【００５５】ブロック４０ａでは、サブビット線プリセ
ット制御回路４４は出力ＶＰ０の信号レベルを“Ｌ”、
出力ＰＲＥ０の信号レベルを“Ｈ”として、サブビット
線プリセットトランジスタ３２を導通状態にし、ブロッ
ク４０ａ内のすべてのサブビット線電位を“Ｌ”にプリ
セットする。その後、メインビット線プリセット制御回
路５４は出力ＰＲＥの信号レベルを“Ｌ”にしてメイン
ビット線プリセットトランジスタ２を非導通状態にする
とともに、サブビット線プリセット制御回路４４は出力
ＰＲＥ０の信号レベルを“Ｌ”にしてサブビット線プリ
セットトランジスタ３２を非導通状態にする（図４の
ｄ）。

【００５６】書き込みデータラッチ回路４は、ラッチし
ているデータＤ０を極性調整回路５に出力する。極性調
整回路５は、極性切り換え信号ＰＬに応じて、入力され
たデータの論理を反転させて出力する。ここでは、反転
させて出力するとする。列アドレスＹがＹアドレスデコ
ーダ（図示せず）に入力されると、Ｙアドレスデコーダ
は出力Ｙ０の信号レベルを“Ｈ”にして、メインビット
線ＭＢＬ０に接続されたＹゲート３を導通状態にする。
選択ゲートデコーダ４２は出力ＳＧ０の信号レベルを
“Ｈ”にして、サブビット線ＳＢＬ０に接続された選択
ゲート３３を導通状態にする。したがって、例えば、外
部から入力されたデータＤ０が“Ｈ”であるとすると、
サブビット線ＳＢＬ０の電位は“Ｈ”に変化する。この
とき、ブロック４０ａ内の他のサブビット線ＳＢＬ１等
の電位は“Ｌ”のままである。サブビット線ラッチ制御
回路４５は、出力ＳＥＴ０の信号レベルを一時的に
“Ｈ”にし、各サブビット線電位制御部７０はサブビッ
ト線ＳＢＬ０等の電位情報をラッチする（図４のｅ）。

【００５７】ステップＳ２３において、Ｙアドレスデコ
ーダは出力Ｙ０の信号レベルを“Ｌ”にして、Ｙゲート
３を非導通状態にする。選択ゲートデコーダ４２は出力
ＳＧ０の信号レベルを“Ｌ”にして、サブビット線ＳＢ
Ｌ０に接続された選択ゲート３３を非導通状態にする。
選択ゲートデコーダ４２はすべての出力を“Ｌ”に固定
し、ブロック４０ａ内のすべてのサブビット線ＳＢＬ０
等をメインビット線ＭＢＬ０〜ＭＢＬｎから切り離す
（図４のｆ）。

【００５８】ステップＳ２４において、サブビット線ラ
ッチ制御回路４５は、出力ＡＣＴ０の信号レベルを
“Ｈ”にし、各サブビット線電位制御部７０がラッチし
ていた電位情報のデータの論理を反転させてサブビット
線ＳＢＬ０等に出力させる。サブビット線ＳＢＬ０に接
続されたメモリセル３１のドレインには、外部から入力
されたデータＤ０に応じた電位が与えられる。

【００５９】例えば、データＤ０が“Ｈ”であれば、サ
ブビット線電位制御部７０は“Ｈ”をラッチし、保存す
る。このデータは、メモリセル３１のセルトランジスタ
のフローティングゲートに電子を注入すべきデータであ
り、サブビット線電位制御部７０は、このデータの論理
を反転させて、サブビット線ＳＢＬ０の電位をサブビッ
ト線書き込み用電位である“Ｌ”に変化させる。このと
き、ブロック４０ａ内の他のサブビット線電位制御部７
０は“Ｌ”をラッチしており、他のサブビット線の電位
をサブビット線非書き込み用電位である“Ｈ”に変化さ
せる。ワード線・ソース線デコーダ４３は、ワード線Ｗ
Ｌａの電位をワード線書き込み用電位である正の高電位
にするとともに、ソース線ＳＬａｂ電位をソース線書き
込み用電位である＋ＨＶにする（図４のｇ）。

【００６０】サブビット線ＳＢＬ０等の電位がサブビッ
ト線書き込み用電位である“Ｌ”であれば、ワード線Ｗ
Ｌａに接続されたメモリセル３１のセルトランジスタの
ソース・ドレイン間に書き込み電流が流れてホットエレ
クトロンが生じ、電子がフローティングゲートに注入さ
れる。すなわち、書き込みが行われる。サブビット線Ｓ
ＢＬ０等の電位がサブビット線非書き込み用電位である
“Ｈ”であれば、書き込み電流が流れず、ホットエレク
トロンが生じないため、書き込みは行われない。したが
って、ワード線ＷＬａとサブビット線ＳＢＬ０との双方
に接続されたメモリセル３１には、外部から入力された
データＤ０が“Ｈ”であるときにのみ、書き込みが行わ
れる。その他のメモリセル３１には書き込みは行われな
い。以後、ブロック４０ａ内の各部の出力信号レベルは
固定される。以上で、ブロック内書き込み開始ルーチン
が終了する。

【００６１】ブロック４０ａ内で書き込みを実行中、メ
インビット線ＭＢＬ０〜ＭＢＬｎはブロック４０ａ内の
サブビット線ＳＢＬ０等から切り離されている。また、
ブロック４０ａでは、他のブロックに対するコマンドを
無視する。したがって、他のブロックにコマンドを与
え、他のブロック内のメモリセル３１にアクセスして、
読み出し、書き込み、消去等を行うことが可能である。

【００６２】図６（ｂ）はブロック内書き込み終了ルー
チンのフローチャートである。ステップＳ２５におい
て、書き込みを終了するコマンドが入力されると、ブロ
ック４０ａ内の各部の出力信号レベルの固定が解除され
る。サブビット線ラッチ制御回路４５は、出力ＡＣＴ０
の信号レベルを“Ｌ”にする。ワード線・ソース線デコ
ーダ４３はすべてのワード線電位とすべてのソース線電
位とを接地電位に変化させ、書き込みを終了する（図４
のｈ）。以上で、ブロック内書き込み終了ルーチンが終
了する。

【００６３】このように、ブロック４０ａにおいてメモ
リセル３１の書き込み中であっても、サブビット線電位
制御部７０を各サブビット線ＳＢＬ０等に設けて書き込
みするデータを保持するとともに、ブロック４０ａ内の
サブビット線ＳＢＬ０等をメインビット線ＭＢＬ０〜Ｍ
ＢＬｎから切り離すことにより、他のブロック内におい
てはメモリセルに対するアクセスが自由にできるため、
見かけ上、書き込みに要する時間を短くすることがで
き、動作の高速化を図ることができる。

【００６４】なお、メインビット線プリセット制御回路
５４、メインビット線プリセットトランジスタ２、サブ
ビット線プリセット制御回路４４及びサブビット線プリ
セットトランジスタ３２を用いず、書き込み対象メモリ
セルに接続されたサブビット線のサブビット線電位制御
部７０がラッチしていたデータに基づいてサブビット線
ＳＢＬ０に出力をするときに、他のサブビット線電位制
御部７０がサブビット線非書き込み用電位を出力するよ
うにしてもよい。

【００６５】また、ソース線書き込み用電位を接地電位
とし、サブビット線の電位を論理的に反転したものとし
てもよい。この場合、サブビット線書き込み用電位は
“Ｈ”、サブビット線非書き込み用電位は“Ｌ”にする
必要があり、極性調整回路５は、外部から入力されたデ
ータの論理を反転させる必要はない。

【００６６】（変形例）図７は本発明の実施形態の変形
例であって、図１のフラッシュメモリを変形した回路の
構成図であり、ブロック４０ａについてのみ示してい
る。この回路は、サブビット線電位制御部７０を複数の
サブビット線に対して１個備えたものである。

【００６７】図７において、サブアレイ３０では、２本
のサブビット線ＳＢＬ０，ＳＢＬ１に対して、メインビ
ット線ＭＢＬ０との間に中間ノード３９が設けられてい
る。さらに、サブビット線ＳＢＬ０，ＳＢＬ１のそれぞ
れと中間ノード３９との間に第１の選択ゲート３４が設
けられ、中間ノード３９とメインビット線ＭＢＬ０との
間に第２の選択ゲート３５が設けられている。また、中
間ノード３９にはサブビット線電位制御部７０が設けら
れている。ブロック４０ａは、図１における選択ゲート
デコーダ４２の代わりに、第１の選択ゲート３４を制御
する第１の選択ゲートデコーダ４６と、第２の選択ゲー
ト３５を制御する第２の選択ゲートデコーダ４７とを有
している。

【００６８】図８は図７の回路における書き込み動作時
の各部の電位変化を示すタイミングチャートである。図
１、図７及び図８を参照して、まず、書き込み動作につ
いて説明する。

【００６９】第１の選択ゲートデコーダ４６は、ブロッ
ク選択信号ＢＬＫ０の信号レベルが“Ｈ”になると、出
力ＳＧａ０を“Ｈ”にして第１の選択ゲート３４を導通
状態にし、中間ノード３９をサブビット線ＳＢＬ０に接
続する（図８のａ）。次に、図６のフローチャートにお
いて説明したステップＳ２１〜Ｓ２５を行う。ただし、
ステップＳ２２及びＳ２３においては、図１における選
択ゲートデコーダ４２が選択ゲート３３を導通状態にす
る代わりに、第２の選択ゲートデコーダ４７が出力ＳＧ
ｂ０を“Ｈ”にし、第２の選択ゲート３５を導通状態に
して、中間ノード３９をメインビット線ＭＢＬ０に接続
する（図８のｂ）。また、各サブビット線電位制御部７
０は各中間ノード３９に接続されたサブビット線ＳＢＬ
０等の電位情報をラッチする。ステップＳ２５終了後、
第１の選択ゲートデコーダ４６は、出力ＳＧａ０を
“Ｌ”にして第１の選択ゲート３４を非導通状態にし、
書き込み動作が終了する（図８のｃ）。

【００７０】消去時においても、第２の選択ゲート３５
を常に非導通状態にしておけば、図１の回路と同様に動
作することができる。

【００７１】このように、図７の回路によると、サブビ
ット線電位制御部７０の数を減らすことができるため、
フラッシュメモリ回路全体に必要な面積を減らすことが
でき、配線のピッチの緩和を行うことができる。

【００７２】（第２の実施形態） ＜リフレッシュ＞まず、リフレッシュの必要性について
説明する。図１や図７のフラッシュメモリでは、ワード
線ＷＬａに接続された複数のメモリセル３１とワード線
ＷＬｂに接続された複数のメモリセル３１とがすべて共
通のソース線ＳＬａｂに接続されている。このような場
合、例えば、ワード線ＷＬｂに接続されたメモリセル３
１に対して書き込みや消去を行うと、ワード線ＷＬａに
接続されたメモリセル３１のフローティングゲートに蓄
積された電子が抜き取られることがある。ワード線ＷＬ
ａの電位が低電位であるのにソース線ＳＬａｂの電位が
正の高電位になるためである。このような現象が起こる
と、メモリセル３１のしきい値電圧が低下するため、記
憶されたデータの意味が反転し、誤ったデータを読み出
す可能性がある。

【００７３】そこで、メモリセル３１に再書き込みを行
って抜き取られた電子を補うリフレッシュを行うことに
よって、データの記憶を確実にすることができる。従来
は、アレイ分割、動作上の電圧関係の制限、書き換え回
数の制限等の対策を行って、誤読み出しが起きないよう
にしていたが、リフレッシュ動作を行うことにより、こ
のような対策の必要がなくなる。

【００７４】以下、本実施形態に係るフラッシュメモリ
のリフレッシュ動作について、図１、図７及び図９を参
照して説明する。ここでは、図７のフラッシュメモリに
ついて、ブロック４０ａに属するすべてのメモリセル３
１のリフレッシュを行う場合について説明する。リフレ
ッシュ動作は、メモリセル３１の記憶データを読み出す
動作（リフレッシュ読み出し）と、そのデータを再び同
一メモリセル３１に書き込む動作とを含んでいる。

【００７５】図９は図７の回路におけるリフレッシュ動
作時の各部の電位変化を示すタイミングチャートであ
り、ワード線ＷＬａ及びサブビット線ＳＢＬ０の双方に
接続されたメモリセル３１に関係した信号の電位を示し
ている。

【００７６】ブロック４０ａにおいて、ブロック選択信
号発生回路４１は、ブロックアドレスＢＬＫに基づい
て、ブロック選択信号ＢＬＫ０の信号レベルを“Ｈ”に
して出力する。第１の選択ゲートデコーダ４６は出力Ｓ
Ｇａ０の信号レベルを“Ｈ”にして、第１の選択ゲート
３４を導通状態にし、サブビット線ＳＢＬ０を中間ノー
ド３９に接続する（図９のａ）。このとき、第２の選択
ゲートデコーダ４７は出力ＳＧｂ０の信号レベルを
“Ｌ”にしているため、中間ノード３９とメインビット
線ＭＢＬ０との間に設けられた第２の選択ゲート３５は
非導通状態であり、メインビット線ＭＢＬ０とサブビッ
ト線ＳＢＬ０とは接続されていない。サブビット線プリ
セット制御回路４４は、一時的に出力ＶＰ０及び出力Ｐ
ＲＥ０の信号レベルを“Ｈ”として、サブビット線プリ
セットトランジスタ３２を導通状態にし、ブロック４０
ａ内のすべてのサブビット線電位を“Ｈ”にプリセット
する（図９のｂ）。

【００７７】その後、ワード線・ソース線デコーダ４３
は、ワード線ＷＬａの信号レベルをワード線読み出し用
電位である“Ｈ”に、ソース線ＳＬａｂの信号レベルを
“Ｌ”にして、メモリセル３１に記憶された情報を読み
出す。このとき、ワード線ＷＬａ及びサブビット線ＳＢ
Ｌ０に接続されたメモリセル３１のセルトランジスタの
フローティングゲートに電子が蓄積されていれば（この
状態のとき、値“０”が記憶されているとする）、すな
わち、書き込みがされていれば、セルトランジスタのし
きい値電圧が高いため、セル電流は流れず、サブビット
線ＳＢＬ０の電位は“Ｈ”のままである。一方、このメ
モリセル３１のフローティングゲートに電子が蓄積され
ていなければ（この状態のとき、値“１”が記憶されて
いるとする）、すなわち、書き込みがされていなけれ
ば、セルトランジスタのしきい値電圧が低いため、セル
電流が流れ、サブビット線ＳＢＬ０の電位は“Ｌ”とな
る（図９のｃ）。

【００７８】サブビット線ラッチ制御回路４５は、ラッ
チ信号ＳＥＴ０の信号レベルを“Ｈ”にし、サブビット
線電位制御部７０はこのときのサブビット線ＳＢＬ０の
電位情報をラッチして、ラッチ出力ノード７３に出力す
る（図９のｄ）。その後、サブビット線ラッチ制御回路
４５はラッチ信号ＳＥＴ０の信号レベルを“Ｌ”に戻
す。ワード線・ソース線デコーダ４３は、ワード線ＷＬ
ａの信号レベルを“Ｌ”に戻す。ここまでに説明したよ
うな、メモリセル３１のデータをサブビット線電位制御
部７０にラッチする、ブロック内で完結した動作を、
「リフレッシュ読み出し」と呼ぶことにする。

【００７９】サブビット線ラッチ制御回路４５がラッチ
活性化信号ＡＣＴ０の信号レベルを“Ｈ”にすると、サ
ブビット線電位制御部７０は、ラッチした情報を反転し
て中間ノード３９に出力する（図９のｅ）。ワード線・
ソース線デコーダ４３は、ワード線ＷＬａの電位をワー
ド線書き込み用電位に上昇させ、ソース線ＳＬａｂの電
位をソース線書き込み用電位である＋ＨＶに上昇させる
（図９のｆ）。

【００８０】メモリセル３１に書き込み、すなわち、セ
ルトランジスタのフローティングゲートへの電子の注入
がされており、電子が蓄積されていれば、サブビット線
電位制御部７０は電位情報として“Ｈ”をラッチしてい
るため、サブビット線ＳＢＬ０の電位はサブビット線書
き込み用電位である“Ｌ”となる。したがって、メモリ
セル３１に書き込み電流が流れ、書き込みが行われる。
一方、メモリセル３１に書き込みがされていなければ、
サブビット線ＳＢＬ０の電位はサブビット線非書き込み
用電位である“Ｈ”となり、メモリセル３１に書き込み
電流が流れないため、書き込みは行われない。

【００８１】すなわち、メモリセル３１に電子が蓄積さ
れていれば、再書き込みがおこなわれて、セルトランジ
スタのフローティングゲートの電子の蓄積が維持され、
メモリセル３１に電子が蓄積されていなければ、書き込
みは行われない。以後、ブロック４０ａ内の各部の出力
信号レベルは固定される。

【００８２】その後、ブロック４０ａ内の各部の出力信
号レベルの固定が解除される。サブビット線ラッチ制御
回路４５は、出力ＡＣＴ０の信号レベルを“Ｌ”にす
る。ワード線・ソース線デコーダ４３はすべてのワード
線電位とすべてのソース線電位とを接地電位に変化さ
せ、書き込みを終了する（図９のｇ）。これで、第１の
選択ゲート３４によって中間ノード３９に接続されたサ
ブビット線ＳＢＬ０とワード線ＷＬａとの双方に接続さ
れたメモリセル３１に関して、リフレッシュが終了す
る。以後、中間ノード３９に接続するサブビット線を変
更しながら、ブロック４０ａ内の他のワード線に接続さ
れたメモリセル３１に対して、順次同様の動作を行う。

【００８３】以上のリフレッシュ動作により、メモリセ
ル３１から読み出されたデータに基づいて、再書き込み
を行ってリークした電子を補い、データの記憶を確実に
することができる。リフレッシュ動作中は、サブビット
線ＳＢＬ０等とメインビット線ＭＢＬ０等とは接続され
ていないので、他のブロックにおいて同時に独立して読
み出し等の動作を行うことができる。

【００８４】図７のフラッシュメモリのように、ワード
線、ソース線ごとに与える電位を変えられるものでは、
ソース線を共通とし、異なるワード線に接続されたメモ
リセルがあっても、適宜リフレッシュ動作を行うことに
より、ワード線単位で消去を行うことができるようにな
る。

【００８５】また、例えば、ブロックごとにそのブロッ
クに対する消去、書き込みの回数を計数しておき、ある
回数に達したときにそのブロックに対するリフレッシュ
動作を行わせるようにすることができる。

【００８６】なお、図１の回路でも、リフレッシュ動作
中のブロックにおいて選択ゲート３３を非導通状態に保
ち、サブビット線ＳＢＬ０等とメインビット線ＭＢＬ０
等とを接続しないようにすれば、同様にリフレッシュ動
作を行うことができる。

【００８７】また、リフレッシュ動作の説明において、
ワード線ＷＬａの信号レベルをワード線読み出し用電位
である“Ｈ”にしてデータ読み出しをするとしたが、こ
れに限らず、ワード線読み出し用電位を調整することに
より、セルトランジスタのしきい値電圧判定レベル、す
なわち、書き込みされたメモリセルとみなす判定レベル
を調整することができる。

【００８８】＜改良リフレッシュ＞図１０は図２に示し
たサブビット線電位制御部７０の別の構成を示した回路
図である。図１０におけるサブビット線電位制御部７０
ａは、図２に示したサブビット線電位制御部７０におい
て、トライステートインバータ７２の代わりに、プルダ
ウントランジスタ７２ａとプルダウン活性化トランジス
タ７２ｂとを用いた構成となっている。プルダウントラ
ンジスタ７２ａは、ゲートがラッチ出力ノード７３に接
続され、ドレインが中間ノード３９又はサブビット線Ｓ
ＢＬ０等に接続されるＯｕｔ端子となっている。プルダ
ウン活性化トランジスタ７２ｂは、ドレインがプルダウ
ントランジスタ７２ａのソースに、ソースが接地線に接
続され、ゲートにはラッチ活性化信号ＡＣＴ０が入力さ
れる。

【００８９】このサブビット線電位制御部７０ａは、ラ
ッチしている電位情報が“Ｈ”のときに、Ｏｕｔ端子に
接続された中間ノード３９又はサブビット線ＳＢＬ０等
の電位を引き下げることしかできない。

【００９０】以下、改良リフレッシュについて説明す
る。改良リフレッシュは、セルトランジスタのしきい値
電圧が一定の範囲内にあるメモリセルに対してのみ、再
書き込みを行う動作である。ここでは、図７の回路にお
いて、サブビット線電位制御部７０の代わりに図１０に
示したサブビット線電位制御部７０ａを用いるものとす
る。

【００９１】図１１は図７のフラッシュメモリにおける
改良リフレッシュ動作時の各部の電位変化を示すタイミ
ングチャートであり、ワード線ＷＬａ及びサブビット線
ＳＢＬ０の双方に接続されたメモリセル３１に関係した
信号の電位を示している。図７及び図１１を参照して説
明する。

【００９２】ブロック４０ａにおいて、改良リフレッシ
ュ動作を行う場合について説明する。まず、ワード線Ｗ
Ｌａの電位を第１のワード線電位ＶＷＬ１にして、１回
目のリフレッシュ読み出しを行う。このとき、サブビッ
ト線電位制御部７０ａは、メモリセル３１のセルトラン
ジスタのフローティングゲートに電子が蓄積されてい
て、メモリセル３１のしきい値電圧が第１のワード線電
位ＶＷＬ１よりも高いときは“Ｈ”、電子が十分に蓄積
されておらず、しきい値電圧が第１のワード線電位ＶＷ
Ｌ１よりも低いときは“Ｌ”を電位情報としてラッチす
る（図１１のａ）。この電位情報は、サブビット線ラッ
チ制御回路４５が出力するＳＥＴ０信号が“Ｈ”になる
ときに（１回目）ラッチされる。

【００９３】次に、ワード線ＷＬａの電位を第１のワー
ド線電位ＶＷＬ１よりも低い第２のワード線電位ＶＷＬ
２にして、２回目のリフレッシュ読み出しを行う。ただ
し、サブビット線電位制御部７０ａは電位情報のラッチ
を行わない。このとき、サブビット線ＳＢＬ０の電位
は、メモリセル３１のしきい値電圧が第２のワード線電
位ＶＷＬ２よりも高いときは“Ｈ”、第２のワード線電
位ＶＷＬ２よりも低い時は“Ｌ”となる（図１１の
ｂ）。

【００９４】ここで、サブビット線ラッチ制御回路４５
がラッチ活性化信号ＡＣＴ０の信号レベルを“Ｈ”にす
ると、サブビット線電位制御部７０ａのプルダウン活性
化トランジスタ７２ｂが導通状態になる。サブビット線
電位制御部７０ａは、１回目のリフレッシュ読み出し時
にラッチした情報に従って、プルダウントランジスタ７
２ａを導通状態にするので、メモリセル３１のしきい値
電圧が第１のワード線電位ＶＷＬ１よりも高い場合に限
って、サブビット線ＳＢＬ０の電位を引き下げて“Ｌ”
にする（図１１のｃ）。

【００９５】すなわち、メモリセル３１のしきい値電圧
が第１のワード線電位ＶＷＬ１よりも低く、第２のワー
ド線電位ＶＷＬ２よりも高い場合にのみ、サブビット線
ＳＢＬ０の電位は“Ｈ”に保たれ、それ以外の場合は
“Ｌ”となる。サブビット線ラッチ制御回路４５は、再
びラッチ信号ＳＥＴ０の信号レベルを“Ｈ”にし（２回
目）、サブビット線電位制御部７０ａはこのときのサブ
ビット線ＳＢＬ０の電位情報をラッチ（図１１のｄ）
後、ラッチ信号ＳＥＴ０の信号レベルを“Ｌ”に戻す。

【００９６】次に、サブビット線プリセット制御回路４
４は、一時的に出力ＶＰ０及び出力ＰＲＥ０の信号レベ
ルを“Ｈ”として、サブビット線プリセットトランジス
タ３２を導通状態にし、ブロック４０ａ内のすべてのサ
ブビット線電位を再び“Ｈ”にプリセットする（図１１
のｅ）。

【００９７】その後、サブビット線ラッチ制御回路４５
がラッチ活性化信号ＡＣＴ０の信号レベルを“Ｈ”にす
ると、サブビット線電位制御部７０ａは、ラッチしてい
る情報が“Ｈ”のときのみ、サブビット線電位を引き下
げて“Ｌ”にする（図１１のｆ）。

【００９８】すなわち、メモリセル３１のしきい値電圧
が第１のワード線電位ＶＷＬ１よりも低く、第２のワー
ド線電位ＶＷＬ２よりも高い場合にのみ、サブビット線
ＳＢＬ０が接地線に接続されてメモリセル３１に書き込
み電流を流すことが可能になり、サブビット線ＳＢＬ０
の電位はサブビット線書き込み用電位である“Ｌ”にな
る。それ以外の場合は、サブビット線ＳＢＬ０の電位は
サブビット線非書き込み用電位である“Ｈ”となる。

【００９９】ワード線・ソース線デコーダ４３は、ワー
ド線ＷＬａの電位をワード線書き込み用電位に上昇さ
せ、ソース線ＳＬａｂの電位をソース線書き込み用電位
＋ＨＶに上昇させる。したがって、しきい値電圧が第１
のワード線電位ＶＷＬ１よりも低く、第２のワード線電
位ＶＷＬ２よりも高いメモリセル３１にのみ書き込み電
流が流れ、再書き込みが行われる。

【０１００】リフレッシュ動作によれば、しきい値電圧
が第１のワード線電位ＶＷＬ１よりも高く、再書き込み
の必要がないメモリセルに対しても再書き込みが行われ
るが、改良リフレッシュ動作によれば、必要があるメモ
リセルにのみ再書き込みを行うため、書き込み時の電流
を抑えることができる。したがって、書き込み用の高電
圧電源であるチャージポンプの面積を抑えることができ
る。また、同時にリフレッシュできるビット幅を広くで
き、少ない回数で多くのメモリセルを対象にしたリフレ
ッシュができるため、リフレッシュの高速化を図ること
ができる。

【０１０１】なお、図１の回路でも、リフレッシュ動作
中のブロックにおいて選択ゲート３３を非導通状態に保
ち、サブビット線ＳＢＬ０等とメインビット線ＭＢＬ０
等とを接続しないようにすれば、同様に改良リフレッシ
ュ動作を行うことができる。

【０１０２】＜書き込み後ベリファイ＞図１２は図１に
示したフラッシュメモリにモニター部９０を付加したも
のの構成を示す回路図である。ここでは、サブビット線
電位制御部７０の代わりに、図１０に示したサブビット
線電位制御部７０ａを用いるものとし、図１２ではサブ
ビット線電位制御部７０ａ周辺の回路のみを示してい
る。

【０１０３】図１２において、各サブビット線毎にサブ
ビット線電位制御部７０ａとモニタートランジスタ９１
とが設けられている。モニタートランジスタ９１のゲー
トはサブビット線電位制御部７０ａのラッチ出力ノード
７３に、ソースは接地線に接続されている。ブロック４
０ａ内の各モニタートランジスタ９１のドレインは互い
に接続され、共通の抵抗９２を介して電源に接続（プル
アップ）されている。さらに、モニタートランジスタ９
１のドレインはインバータ９３の入力に接続され、イン
バータ９３は検出信号ＢＵＳＹ０を出力する。したがっ
て、モニター部９０は、サブビット線電位制御部７０ａ
にラッチされている電位情報がすべて“Ｌ”のとき、す
べてのモニタートランジスタ９１が非導通状態になるの
で、各サブビット線電位制御部が保存している電位情報
がすべて論理的に低電位を表す情報であることを示す検
出信号として、検出信号ＢＵＳＹ０の信号レベルを
“Ｌ”にして出力する。

【０１０４】以下、書き込み後ベリファイについて説明
する。書き込み後ベリファイは、外部から入力されたデ
ータに基づいてメモリセル３１に書き込みを行った後
に、書き込みが十分に行われたか否かを調べ、十分でな
い場合は再書き込みを行う動作であり、書き込み後に、
改良リフレッシュ動作を繰り返すことにより行われる。

【０１０５】図１３は図１２の回路を用いたフラッシュ
メモリにおける書き込み後ベリファイ時の各部の電位変
化を示すタイミングチャートであり、ワード線ＷＬａ及
びサブビット線ＳＢＬ０の双方に接続されたメモリセル
３１に関係した信号の電位を示している。

【０１０６】図１４はある１本のワード線に接続された
メモリセル３１のしきい値電圧の分布を示す図である。
図１４において、第１のワード線電位ＶＷＬ１は、書き
込みが行われ、セルトランジスタのフローティングゲー
トに電子が蓄積されたメモリセルのしきい値電圧の下限
許容値、第２のワード線電位ＶＷＬ２は、消去済みメモ
リセルのしきい値電圧の上限許容値である。これらの許
容値は、試作等で予め求められた値である。

【０１０７】図１２、図１３及び図１４を参照しなが
ら、図１２の回路の書き込み後ベリファイ時の動作につ
いて説明する。

【０１０８】図１４（ａ）はすべてのメモリセル３１が
消去され、書き込みが行われる前のメモリセル３１のし
きい値電圧の分布を示す図である。まず、図４を用いて
説明したように、外部からの入力データに基づいて書き
込みを行う。図１４（ｂ）はデータ書き込み後のメモリ
セル３１のしきい値電圧の分布を示す図である。しきい
値電圧が第１のワード線電位ＶＷＬ１を越え、十分に書
き込まれたメモリセル３１と、しきい値電圧が第１のワ
ード線電位ＶＷＬ１を越えず、書き込みが不十分なメモ
リセル３１とが存在している。

【０１０９】続けて、図１１を用いて説明した改良リフ
レッシュ動作を繰り返すことにより、ベリファイ及び再
書き込みを行う。ここでは、しきい値電圧が第１のワー
ド線電位ＶＷＬ１と第２のワード線電位ＶＷＬ２との間
にあり、書き込みが不十分なメモリセル３１に対しての
み、再書き込みを行ってしきい値電圧を上昇させる。

【０１１０】改良リフレッシュ動作においては、サブビ
ット線ラッチ制御回路４５が出力するラッチ信号ＳＥＴ
０が２回目に“Ｈ”になるのに従ってサブビット線電位
制御部７０ａがラッチしたデータが“Ｈ”のときに限
り、再書き込みが行われる。したがって、ブロック４０
ａ内において、サブビット線電位制御部７０ａが２回目
にラッチ（図１１のｄ）した電位情報がすべて“Ｌ”に
なったとき、すなわち、サブビット線ラッチ制御回路４
５が出力するラッチ信号ＳＥＴ０が２回目に“Ｈ”にな
ったときに検出信号ＢＵＳＹ０が“Ｌ”になるまで、改
良リフレッシュ動作を繰り返し、再書き込みを行う。

【０１１１】再書き込みが必要なメモリセル３１がなく
なったとき、すべてのモニタートランジスタ９１が非導
通状態になるため、そのドレイン電位が上昇し、検出信
号ＢＵＳＹ０は“Ｌ”になる。このときは、書き込み後
ベリファイ動作を終了する。一方、再書き込みが必要な
メモリセル３１がまだあるときは、検出信号ＢＵＳＹ０
は“Ｈ”になる。このときは、改良リフレッシュ動作を
再び行う。

【０１１２】図１４（ｃ）は書き込み後ベリファイ終了
後のメモリセル３１のしきい値電圧の分布を示す図であ
る。書き込み不十分だったメモリセル３１のしきい値電
圧が第１のワード線電位ＶＷＬ１を越えている。このた
め、書き込み不足のため誤読み出しをすることがなく、
信頼性の高い不揮発性半導体記憶装置を提供できる。

【０１１３】また、一般的に行われる書き込み後ベリフ
ァイの方法として、書き込み後に読み出しを行い、外部
に接続されたマイクロコントローラが書き込まれるべき
データとの比較を行う方法や、書き込みデータをバッフ
ァに保存し、書き込み後に読み出したデータとの比較を
行う方法があるが、本発明によると、これらの方法と比
べて簡便な方法で書き込み後ベリファイを行うことがで
きる。

【０１１４】さらに、ブロック外のセンスアンプを用い
ずにデータを読み出すので、同時に多くのメモリセルを
対象にベリファイを行うことができる。ブロック内で独
立してベリファイを行うことができるため、外部から入
力されたデータの書き込みと、それに続けてベリファイ
を行っている間、他のブロック内においてはメモリセル
に対するアクセスが自由にできる。

【０１１５】＜しきい値レベリング＞次に、メモリセル
のしきい値電圧を一定値以上にする、しきい値レベリン
グについて説明する。しきい値レベリングを消去の前処
理として行うと、セルトランジスタがデプレッション型
になるオーバーイレーズの問題を回避することができ
る。ここでは、書き込み後ベリファイと同様の回路を用
いるものとする。ただし、ワード線電位の設定を変更す
る。すなわち、第１のワード線電位ＶＷＬ１は、図１４
と同じく、書き込みが行われ、セルトランジスタのフロ
ーティングゲートに電子が蓄積されたメモリセルのしき
い値電圧の下限許容値とするが、第２のワード線電位Ｖ
ＷＬ２は接地電位に変更する。

【０１１６】図１５はある１本のワード線に接続された
メモリセル３１のしきい値電圧の分布を示す図である。
図１２及び図１５を参照しながら、図１２の回路のしき
い値レベリング時の動作について説明する。

【０１１７】図１５（ａ）は、第１のワード線電位ＶＷ
Ｌ１に達しないメモリセル３１が存在していることを示
している。そこで、図１１を用いて説明した改良リフレ
ッシュ動作を繰り返す。ここでは、しきい値電圧が第１
のワード線電位ＶＷＬ１と第２のワード線電位ＶＷＬ２
との間にあるメモリセル３１に対してのみ、書き込みを
行ってしきい値電圧を上昇させる。

【０１１８】書き込み後ベリファイと同様に、ブロック
４０ａ内において、サブビット線電位制御部７０ａが２
回目にラッチ（図１１のｄ）した電位情報がすべて
“Ｌ”になるまで、すなわち、サブビット線ラッチ制御
回路４５が出力するラッチ信号ＳＥＴ０が２回目に
“Ｈ”になったときに検出信号ＢＵＳＹ０が“Ｌ”にな
るまで、改良リフレッシュ動作を繰り返し、書き込みを
行う。

【０１１９】図１５（ｂ）は、しきい値レベリングが終
了した時のメモリセル３１のしきい値電圧の分布を示し
ている。メモリセル３１のしきい値電圧が第１のワード
線電位ＶＷＬ１以上になっている。

【０１２０】この後、消去動作を行うと、メモリセル３
１のしきい値電圧が一定値以上になっているため、オー
バーイレーズが発生しない。したがって、オーバーイレ
ーズが誤動作の原因となるＮＯＲ型フラッシュメモリ等
において特に有効である。また、消去後のしきい値電圧
のばらつきが小さいため、消去後のしきい値電圧をより
低くすることができる。

【０１２１】＜消去後ベリファイ＞次に、しきい値電圧
が一定値以下になったメモリセルを検出する、消去後ベ
リファイについて説明する。消去後ベリファイを消去動
作の度に行うことにより、オーバーイレーズを生じさせ
ないようにすることができる。ここでは、書き込み後ベ
リファイと同様の回路を用いるものとする。ただし、ワ
ード線電位の設定を変更する。すなわち、第１のワード
線電位ＶＷＬ１は、消去済みメモリセルのしきい値電圧
の下限許容値とし、第２のワード線電位ＶＷＬ２は接地
電位に変更する。

【０１２２】図１６はある１本のワード線に接続された
メモリセル３１のしきい値電圧の分布を示す図である。
図１２及び図１６を参照しながら、図１２の回路の消去
後ベリファイ時の動作について説明する。

【０１２３】図１６において、点線は、図１５を用いて
説明したしきい値レベリングを行った後の１本のワード
線に接続されたメモリセル３１のしきい値電圧の分布を
示している。まず、これらのメモリセル３１に対して消
去を行う。次に、消去がある程度進んだところで、図１
１を用いて説明した改良リフレッシュ動作のうち読み出
し動作のみを行う。

【０１２４】いま消去を行ったメモリセル３１のうち、
しきい値電圧が第１のワード線電位ＶＷＬ１以下で第２
のワード線電位ＶＷＬ２以上のものがある場合、すなわ
ち、十分消去されたメモリセル３１があるとき、サブビ
ット線電位制御部７０ａが２回目にラッチ（図１１の
ｄ）する電位情報は“Ｈ”となる。このとき、サブビッ
ト線ラッチ制御回路４５が出力するラッチ信号ＳＥＴ０
が２回目に“Ｈ”になったときに検出信号ＢＵＳＹ０が
“Ｈ”となる。このようなときは、いま消去を行った、
１本のワード線に接続されたメモリセル３１に関して
は、消去を終了する。一方、そうでないときは、これら
のメモリセル３１に対して、再び消去と、改良リフレッ
シュ動作のうち読み出し動作のみとを再び行う。

【０１２５】図１６の実線は、消去後ベリファイによっ
て、消去動作を終了したときのメモリセル３１のしきい
値電圧の分布を示している。一部のメモリセル３１のし
きい値電圧が第１のワード線電位ＶＷＬ１以下になって
いるが、このようなときは、いま消去が行われたワード
線に接続されたメモリセル３１に関しては、これ以上消
去動作は行われないので、オーバーイレーズが生じるこ
とを防ぐことができる。

【０１２６】なお、以上の実施形態では、サブビット線
プリセット部が各サブビット線を充電し、ワード線・ソ
ース線デコーダ４３が選択したワード線ＷＬａ等の電位
をワード線読み出し用電位にして、メモリセル３１の情
報を各サブビット線ＳＢＬ０等の電位として読み出す構
成を示したが、サブビット線プリセット部に代わって各
サブビット線ＳＢＬ０等にプルアップ抵抗を設け、ワー
ド線・ソース線デコーダ４３が選択したワード線ＷＬａ
等の電位をワード線読み出し用電位にする際に、各プル
アップ抵抗を電源に接続するようにしても、同様にメモ
リセル３１の情報をサブビット線ＳＢＬ０等の電位とし
て読み出すことができる。

【０１２７】

【発明の効果】以上のように本発明によれば、あるブロ
ックにおいて消去、書き込み、リフレッシュ等の動作を
行っているときに、そのブロックをメインビット線から
切り離し、ブロック内で独立した動作を行わせることに
より、同時に他のブロックにおいてメモリセルにアクセ
スをすることができ、不揮発性半導体記憶装置全体とし
て、実効的に高速な動作を行うことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る階層化されたビ
ット線構造を持つＮＯＲ型フラッシュメモリを示す構成
図である。

【図２】図１のフラッシュメモリにおけるサブビット線
電位制御部の回路図である。

【図３】図１のフラッシュメモリにおける選択ゲートデ
コーダ、ワード線・ソース線デコーダ及びサブビット線
ラッチ制御回路を示す構成図である。

【図４】図１のフラッシュメモリにおける消去動作時及
び外部入力データの書き込み動作時の各部の電位変化を
示すタイミングチャートである。

【図５】図１のフラッシュメモリにおける消去動作時の
フローチャートである。

【図６】図１のフラッシュメモリにおける書き込み動作
時のフローチャートである。

【図７】図１のフラッシュメモリを変形した回路の構成
図である。

【図８】図７の回路における外部入力データの書き込み
動作時の各部の電位変化を示すタイミングチャートであ
る。

【図９】図７のフラッシュメモリにおけるリフレッシュ
動作時の各部の電位変化を示すタイミングチャートであ
る。

【図１０】図２のサブビット線電位制御部の別の構成を
示した回路図である。

【図１１】図７のフラッシュメモリにおける改良リフレ
ッシュ動作時の各部の電位変化を示すタイミングチャー
トである。

【図１２】図１のフラッシュメモリに付加したモニター
部及びその周辺の回路の構成を示す回路図である。

【図１３】図１及び図１２の回路を用いたフラッシュメ
モリの各部における書き込み後ベリファイ時の信号電位
変化を示したタイミングチャートである。

【図１４】あるワード線に接続されたメモリセルのしき
い値電圧の分布を示す説明図である。

【図１５】あるワード線に接続されたメモリセルのしき
い値電圧の分布を示す説明図である。

【図１６】あるワード線に接続されたメモリセルのしき
い値電圧の分布を示す説明図である。

【符号の説明】

２ メインビット線プリセットトランジスタ ３ Ｙゲート ４ 書き込みデータラッチ回路 ５ 極性調整回路 ３０ サブアレイ ３１ メモリセル ３２ サブビット線プリセットトランジスタ（サブビッ
ト線プリセット部） ３３〜３５ 選択ゲート ３９ 中間ノード ４０ａ，４０ｂ ブロック ４１ ブロック選択信号発生回路（ブロック選択回路） ４２，４６，４７ 選択ゲートデコーダ ４３ ワード線・ソース線デコーダ ４３１ ＳＲフリップフロップ ４３２ データラッチ ４４ サブビット線プリセット制御回路（サブビット線
プリセット部） ４５ サブビット線ラッチ制御回路 ５１ コントローラ ５２ Ｘアドレスバッファ ５３ ブロックプリデコーダ（ブロック選択回路） ５４ メインビット線プリセット制御回路 ７０，７０ａ サブビット線電位制御部 ７１ データラッチ ７２ トライステートインバータ ７２ａ プルダウントランジスタ ７２ｂ プルダウン活性化トランジスタ ７３ ラッチ出力ノード ９０ モニター部 ９１ モニタートランジスタ ＷＬａ〜ＷＬｄ ワード線 ＳＬａｂ，ＳＬｃｄ ソース線 ＭＢＬ０〜ＭＢＬｎ メインビット線 ＳＢＬ０，ＳＢＬ１ サブビット線 ＶＷＬ１ 第１のワード線電位 ＶＷＬ２ 第２のワード線電位 ＢＵＳＹ０ 検出信号

Claims (11)

【特許請求の範囲】
1. 【請求項１】 メモリセルに、フローティングゲートを
   有するセルトランジスタを含む不揮発性半導体記憶装置
   であって、 マトリクス状に配置された複数の前記メモリセルを有す
   るサブアレイの行を１以上有する複数のブロックと、 前記サブアレイの列のそれぞれに対して、前記複数のブ
   ロックにわたって設けられた複数のメインビット線と、 入力されたアドレスに基づき、前記複数のブロックの中
   から１つのブロックを選択するブロック選択回路とを備
   え、 前記各ブロックは、 当該ブロックの各サブアレイ内のメモリセルの各列に対
   してそれぞれ設けられた複数のサブビット線と、 前記各サブビット線毎に、当該サブアレイが属する列に
   対して設けられた前記メインビット線との間に設けられ
   た選択ゲートと、 当該ブロックが前記ブロック選択回路により選択された
   後、前記選択ゲートを、所定期間非導通状態に維持する
   選択ゲートデコーダと、 当該ブロック内に設けられたワード線及びソース線の電
   位を所定電位に制御するワード線・ソース線デコーダと
   を備えたものである不揮発性半導体記憶装置。
2. 【請求項２】 請求項１に記載の不揮発性半導体記憶装
   置において、 前記各ブロックは、メモリセルに消去動作を行うものと
   して前記ブロック選択回路により選択された場合におい
   て、 前記選択ゲートデコーダが、前記各選択ゲートを非導通
   状態にして、前記各サブビット線を対応するメインビッ
   ト線から切り離し、 その後、前記ワード線・ソース線デコーダが、当該ブロ
   ックに対する新たな命令が入力されるまでの間における
   所定の期間において、選択したワード線の電位をワード
   線消去用電位に維持するとともに、当該ワード線に対応
   したソース線の電位をソース線消去用電位に維持するこ
   とを特徴とする不揮発性半導体記憶装置。
3. 【請求項３】 請求項１に記載の不揮発性半導体記憶装
   置において、 前記各ブロックは、 当該ブロック内の複数のサブビット線の電位を所定の電
   位に設定するサブビット線プリセット部と、 前記各サブビット線毎に設けられ、当該サブビット線の
   電位情報を保存し、その電位情報に基づいて当該サブビ
   ット線に接続されたメモリセルへの書き込みができるよ
   うに当該サブビット線の電位を制御するサブビット線電
   位制御部とを備えたものであることを特徴とする不揮発
   性半導体記憶装置。
4. 【請求項４】 請求項１に記載の不揮発性半導体記憶装
   置において、 前記各ブロックは、 当該ブロック内の複数のサブビット線の電位を所定の電
   位に設定するサブビット線プリセット部と、 前記選択ゲートと前記メインビット線との間に、複数の
   前記選択ゲートに対して共通に設けられた中間ノード
   と、 前記中間ノードと前記メインビット線との間に設けられ
   た、更なる選択ゲートと、 前記各中間ノード毎に設けられ、前記選択ゲートにより
   当該中間ノードと接続されたサブビット線の電位情報を
   保存し、その電位情報に基づいて当該サブビット線に接
   続されたメモリセルへの書き込みができるように当該サ
   ブビット線の電位を制御するサブビット線電位制御部と
   を備えたものであることを特徴とする不揮発性半導体記
   憶装置。
5. 【請求項５】 請求項３又は４に記載の不揮発性半導体
   記憶装置において、 前記各ブロックは、外部から入力されたデータをメモリ
   セルに書き込むものとして前記ブロック選択回路により
   選択された場合において、 書き込み対象メモリセルに接続されたサブビット線に対
   して設けられた前記サブビット線電位制御部が、当該サ
   ブアレイが属する列に対して設けられた前記メインビッ
   ト線に伝送されたデータを、このメインビット線と当該
   サブビット線との間に設けられた前記選択ゲートを介し
   て保存し、 その後、前記選択ゲートデコーダが、各選択ゲートを非
   導通状態にして、各サブビット線を対応するメインビッ
   ト線から切り離し、 その後、当該サブビット線電位制御部が、保存したデー
   タがセルトランジスタのフローティングゲートに電子を
   注入すべきデータであるときは、当該サブビット線をサ
   ブビット線書き込み用電位にする一方、そうでないとき
   は、当該サブビット線をサブビット線非書き込み用電位
   にするとともに、 当該サブビット線電位制御部以外のサブビット線電位制
   御部が、これに接続されたサブビット線をサブビット線
   非書き込み用電位にし、 その後、前記ワード線・ソース線デコーダが、当該ブロ
   ックに対する新たな命令が入力されるまでの間における
   所定の期間において、前記書き込み対象メモリセルと接
   続されたワード線の電位をワード線書き込み用電位に維
   持するとともに、当該ワード線に対応したソース線の電
   位をソース線書き込み用電位に維持することを特徴とす
   る不揮発性半導体記憶装置。
6. 【請求項６】 請求項３又は４に記載の不揮発性半導体
   記憶装置において、 前記各ブロックは、メモリセルに再書き込みをするもの
   として前記ブロック選択回路により選択された場合にお
   いて、 前記選択ゲートデコーダが、各選択ゲートを非導通状態
   にして、各サブビット線を対応するメインビット線から
   切り離し、 前記サブビット線プリセット部が、各サブビット線を充
   電して論理的に高電位にし、 前記ワード線・ソース線デコーダが、選択したワード線
   の電位をワード線読み出し用電位にし、 その後、前記各サブビット線電位制御部が、接続されて
   いるサブビット線の電位情報を保存し、その電位情報が
   論理的に高電位のときは、当該サブビット線をサブビッ
   ト線書き込み用電位にする一方、そうでないときは、当
   該サブビット線をサブビット線非書き込み用電位にし、 その後、前記ワード線・ソース線デコーダが、当該ブロ
   ックに対する新たな命令が入力されるまでの間における
   所定の期間において、前記選択したワード線の電位をワ
   ード線書き込み用電位に維持するとともに、当該ワード
   線に対応したソース線の電位をソース線書き込み用電位
   に維持することを特徴とする不揮発性半導体記憶装置。
7. 【請求項７】 請求項３又は４に記載の不揮発性半導体
   記憶装置において、 前記各ブロックは、メモリセルに再書き込みをするもの
   として前記ブロック選択回路で選択された場合におい
   て、 前記選択ゲートデコーダが、各選択ゲートを非導通状態
   にして、各サブビット線を対応するメインビット線から
   切り離し、 前記サブビット線プリセット部が、各サブビット線を充
   電して論理的に高電位にし、 前記ワード線・ソース線デコーダが、選択したワード線
   の電位を第１のワード線電位にし、 その後、前記各サブビット線電位制御部が、接続されて
   いるサブビット線の電位情報を保存し、 その後、前記サブビット線プリセット部が、各サブビッ
   ト線を再び充電して論理的に高電位にし、 前記ワード線・ソース線デコーダが、前記選択したワー
   ド線の電位を前記第１のワード線電位よりも低い第２の
   ワード線電位にし、 その後、前記各サブビット線電位制御部が、保存してい
   る電位情報が論理的に高電位のときは、当該サブビット
   線を論理的に低電位に変化させ、 その後、前記各サブビット線電位制御部が、当該サブビ
   ット線の電位情報を再び保存し、その保存している電位
   情報が論理的に高電位のときは、当該サブビット線をサ
   ブビット線書き込み用電位にする一方、そうでないとき
   は、当該サブビット線をサブビット線非書き込み用電位
   にし、 その後、前記ワード線・ソース線デコーダが、当該ブロ
   ックに対する新たな命令が入力されるまでの間における
   所定の期間において、前記選択したワード線の電位をワ
   ード線書き込み用電位に維持するとともに、当該ワード
   線に対応したソース線の電位をソース線書き込み用電位
   に維持することを特徴とする不揮発性半導体記憶装置。
8. 【請求項８】 請求項７に記載の不揮発性半導体記憶装
   置において、 前記各ブロックは、当該ブロック内の前記各サブビット
   線電位制御部が保存している電位情報がすべて論理的に
   低電位を表す情報であるか否かを示す検出信号を出力す
   るモニター部を備えたものであることを特徴とする不揮
   発性半導体記憶装置。
9. 【請求項９】 請求項８に記載の不揮発性半導体記憶装
   置において、 前記第１のワード線電位は、フローティングゲートに電
   子が蓄積されたセルトランジスタのしきい値電圧の下限
   許容値に相当する電位であり、 前記第２のワード線電位は、フローティングゲートに電
   子が蓄積されていないセルトランジスタのしきい値電圧
   の上限許容値に相当する電位であって、 前記ワード線・ソース線デコーダは、前記所定の期間に
   おいて、前記モニター部が、前記各サブビット線電位制
   御部が保存している電位情報がすべて論理的に低電位を
   表す情報であることを示す検出信号を出力しているとき
   は、当該ワード線の電位をワード線書き込み用電位に維
   持せず、かつ、当該ワード線に対応したソース線の電位
   をソース線書き込み用電位に維持しないことを特徴とす
   る不揮発性半導体記憶装置。
10. 【請求項１０】 請求項８に記載の不揮発性半導体記憶
    装置において、 前記第１のワード線電位は、フローティングゲートに電
    子が蓄積されたセルトランジスタのしきい値電圧の下限
    許容値に相当する電位であり、 前記第２のワード線電位は、接地電位以下の電位であ
    り、 前記ワード線・ソース線デコーダは、前記所定の期間に
    おいて、前記モニター部が、前記各サブビット線電位制
    御部が保存している電位情報がすべて論理的に低電位を
    表す情報であることを示す検出信号を出力しているとき
    は、当該ワード線の電位をワード線書き込み用電位に維
    持せず、かつ、当該ワード線に対応したソース線の電位
    をソース線書き込み用電位に維持しないことを特徴とす
    る不揮発性半導体記憶装置。
11. 【請求項１１】 請求項３に記載の不揮発性半導体記憶
    装置において、 前記各ブロックは、当該ブロック内の前記各サブビット
    線電位制御部が保存している電位情報が論理的にすべて
    同一の情報であるか否かを示す検出信号を出力するモニ
    ター部を備えたものであり、 前記各ブロックは、メモリセルに消去動作を行うものと
    して前記ブロック選択回路により選択された場合におい
    て、 前記選択ゲートデコーダが、各選択ゲートを非導通状態
    にして、各サブビット線を対応するメインビット線から
    切り離し、 前記サブビット線プリセット部が、各サブビット線を充
    電して論理的に高電位にし、 前記ワード線・ソース線デコーダが、選択したワード線
    の電位を第１のワード線電位にし、 その後、前記各サブビット線電位制御部が、接続されて
    いるサブビット線の電位情報を保存し、 その後、前記サブビット線プリセット部が、各サブビッ
    ト線を再び充電して論理的に高電位にし、 前記ワード線・ソース線デコーダが、前記選択したワー
    ド線の電位を前記第１のワード線電位よりも低い第２の
    ワード線電位にし、 その後、前記各サブビット線電位制御部が、保存してい
    る電位情報が論理的に高電位のときは、当該サブビット
    線を論理的に低電位に変化させ、 その後、前記各サブビット線電位制御部が、当該サブビ
    ット線の電位情報を再び保存し、 その後、前記ワード線・ソース線デコーダが、前記各サ
    ブビット線電位制御部の保存する電位情報がすべて論理
    的に低電位を表す情報であることを示す検出信号を前記
    モニター部が出力するときは、当該ブロックに対する新
    たな命令が入力されるまでの間における所定の期間にお
    いて、前記選択したワード線の電位をワード線消去用電
    位に維持するとともに、当該ワード線に対応したソース
    線の電位をソース線消去用電位に維持することを特徴と
    する不揮発性半導体記憶装置。