JP2001291392A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JP2001291392A JP2001291392A JP2000107406A JP2000107406A JP2001291392A JP 2001291392 A JP2001291392 A JP 2001291392A JP 2000107406 A JP2000107406 A JP 2000107406A JP 2000107406 A JP2000107406 A JP 2000107406A JP 2001291392 A JP2001291392 A JP 2001291392A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- cell array
- voltage
- array block
- same
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】 フラッシュメモリの書き込み時、同一ビット
線上のメモリセルに対して、ドレインディスターブが発
生する。 【解決手段】 複数メモリセルアレイブロックに分割さ
れたフラッシュメモリに書き込みを行う場合、書き込み
を行わないメモリセルアレイブロックのゲート電圧、ソ
ース電圧の条件をドレイン電圧と同電位にすることで、
ドレインディスターブの発生を抑制する。
線上のメモリセルに対して、ドレインディスターブが発
生する。 【解決手段】 複数メモリセルアレイブロックに分割さ
れたフラッシュメモリに書き込みを行う場合、書き込み
を行わないメモリセルアレイブロックのゲート電圧、ソ
ース電圧の条件をドレイン電圧と同電位にすることで、
ドレインディスターブの発生を抑制する。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体記憶
装置に関するものであり、特にブロック単位で消去が行
われる構成を持ったフラッシュメモリに関するものであ
る。
装置に関するものであり、特にブロック単位で消去が行
われる構成を持ったフラッシュメモリに関するものであ
る。
【０００２】
【従来の技術】フラッシュメモリは、フローティング型
トランジスタのフローティングゲートに電子の注入や放
出を行い、閾値の状態を変化させ２つの状態を作ること
でデータを記憶する不揮発性メモリである。
トランジスタのフローティングゲートに電子の注入や放
出を行い、閾値の状態を変化させ２つの状態を作ること
でデータを記憶する不揮発性メモリである。
【０００３】図６（ａ）はフラッシュメモリセルトラン
ジスタの構成を示す断面図である。図６（ｂ）に各モー
ド時の電圧条件をまとめてある。まずメモリセルトラン
ジスタにおける書き込み、消去、読み出しの動作につい
て説明する。
ジスタの構成を示す断面図である。図６（ｂ）に各モー
ド時の電圧条件をまとめてある。まずメモリセルトラン
ジスタにおける書き込み、消去、読み出しの動作につい
て説明する。
【０００４】データの書き込みは、図６（ｂ）に示すよ
うに、メモリセルのソース１３の電位Ｖ３を電圧ＧＮＤ
に固定し、ドレイン１２の電位Ｖ１を電圧ＶＤＤとし、
コントロールゲート１１の電位Ｖ２を電圧ＶＰＰとする
ことにより、ドレイン１２の近傍にホットエレクトロン
を発生させフローティングゲート１０に電子を注入して
閾値を上昇させる。
うに、メモリセルのソース１３の電位Ｖ３を電圧ＧＮＤ
に固定し、ドレイン１２の電位Ｖ１を電圧ＶＤＤとし、
コントロールゲート１１の電位Ｖ２を電圧ＶＰＰとする
ことにより、ドレイン１２の近傍にホットエレクトロン
を発生させフローティングゲート１０に電子を注入して
閾値を上昇させる。
【０００５】データの消去は、メモリセルのソース１３
の電位Ｖ３に電圧ＶＰＰを印加し、ドレイン１２の電位
Ｖ１をオープン、コントロールゲート１１の電位Ｖ２を
電圧ＧＮＤに固定することで、ＦＮ現象によりフローテ
ィングゲート１０からソース１３に電子を放出すること
により、閾値を降下させる。
の電位Ｖ３に電圧ＶＰＰを印加し、ドレイン１２の電位
Ｖ１をオープン、コントロールゲート１１の電位Ｖ２を
電圧ＧＮＤに固定することで、ＦＮ現象によりフローテ
ィングゲート１０からソース１３に電子を放出すること
により、閾値を降下させる。
【０００６】データの読み出しは、メモリセルのコント
ロールゲート１１の電位Ｖ２に電圧ＶＤＤを印加し、ソ
ース１３−ドレイン１２の間に流れる電流をセンスアン
プにより検知することで書き込み、消去セルの判定を行
う。
ロールゲート１１の電位Ｖ２に電圧ＶＤＤを印加し、ソ
ース１３−ドレイン１２の間に流れる電流をセンスアン
プにより検知することで書き込み、消去セルの判定を行
う。
【０００７】従来の不揮発性半導体記憶装置を図７に示
す。１’，２’はメモリセルアレイブロック、３’は副
ワード線選択回路、４’はワード線選択回路、５’はビ
ット線選択回路、６’はセンスアンプ、７’−１，’７
−２はソース線選択回路である。
す。１’，２’はメモリセルアレイブロック、３’は副
ワード線選択回路、４’はワード線選択回路、５’はビ
ット線選択回路、６’はセンスアンプ、７’−１，’７
−２はソース線選択回路である。
【０００８】メモリセルの構成は、図８に示すように上
記構成の複数の不揮発性メモリセルがアレイ状に配置さ
れており、同一行に配置されているメモリセルゲートが
同一ワード線に接続されており、同一列に配置されてい
るメモリセルのドレインが同一ビット線に接続されてお
り、全メモリセルのソースを同一ソース線に接続するこ
とからなる一ブロックが複数接続され、複数のブロック
のビット線が同一ビット線に接続されている。
記構成の複数の不揮発性メモリセルがアレイ状に配置さ
れており、同一行に配置されているメモリセルゲートが
同一ワード線に接続されており、同一列に配置されてい
るメモリセルのドレインが同一ビット線に接続されてお
り、全メモリセルのソースを同一ソース線に接続するこ
とからなる一ブロックが複数接続され、複数のブロック
のビット線が同一ビット線に接続されている。
【０００９】図９は図７の従来の不揮発性半導体記憶装
置のワード線選択回路４’を示す。従来のワード線選択
回路４’について説明する。ＮＡＮＤ型論理回路１１１
ａ、電圧ＶＰＰを電源とするレベルシフタ１１２ａ、Ｐ
チャンネルトランジスタ１１３ａ、Ｎチャンネルトラン
ジスタ１１４ａから構成されている。
置のワード線選択回路４’を示す。従来のワード線選択
回路４’について説明する。ＮＡＮＤ型論理回路１１１
ａ、電圧ＶＰＰを電源とするレベルシフタ１１２ａ、Ｐ
チャンネルトランジスタ１１３ａ、Ｎチャンネルトラン
ジスタ１１４ａから構成されている。
【００１０】メモリセルアレイブロック１’の書き込み
動作時は信号ＮＡを“Ｈ”にする。信号Ａ１が“Ｈ”、
Ａ２が“Ｈ”、Ａ１’、Ａ２’が“Ｌ”になると、ＮＡ
ＮＤ型論理回路１１１ａと電圧ＶＰＰを電源とするレベ
ルシフタ１１２ａにより、トランジスタ１１３ａがＯ
Ｎ、トランジスタ１１４ａはＯＦＦし、ワード線ＷＬ１
１には電圧ＶＰＰが印加される。
動作時は信号ＮＡを“Ｈ”にする。信号Ａ１が“Ｈ”、
Ａ２が“Ｈ”、Ａ１’、Ａ２’が“Ｌ”になると、ＮＡ
ＮＤ型論理回路１１１ａと電圧ＶＰＰを電源とするレベ
ルシフタ１１２ａにより、トランジスタ１１３ａがＯ
Ｎ、トランジスタ１１４ａはＯＦＦし、ワード線ＷＬ１
１には電圧ＶＰＰが印加される。
【００１１】Ａ１’、Ａ２’が“Ｌ”のため、ＮＡＮＤ
型論理回路１２１ａ，２１１ａ，２２１ａ、レベルシフ
タ１２２ａ，２１２ａ，２２２ａにより、トランジスタ
１１３ａ，１２３ａ，２１３ａ，２２３ａはＯＦＦし、
トランジスタ１１４ａ，１２４ａ，２１４ａ，２２４ａ
はＯＮし、ワード線ＷＬ１２、ＷＬ２１、ＷＬ２２には
ＧＮＤ電位が印加される。
型論理回路１２１ａ，２１１ａ，２２１ａ、レベルシフ
タ１２２ａ，２１２ａ，２２２ａにより、トランジスタ
１１３ａ，１２３ａ，２１３ａ，２２３ａはＯＦＦし、
トランジスタ１１４ａ，１２４ａ，２１４ａ，２２４ａ
はＯＮし、ワード線ＷＬ１２、ＷＬ２１、ＷＬ２２には
ＧＮＤ電位が印加される。
【００１２】メモリセルアレイブロック１’の消去時
は、信号ＮＡを“Ｌ”にする。ＮＡＮＤ型論理回路１１
１ａ，１２１ａ，２１１ａ，２２１ａ、電圧ＶＰＰを電
源とするレベルシフタ１１２ａ，１２２ａ，２１２ａ，
２２２ａにより、トランジスタ１１３ａ，１２３ａ，２
１３ａ，２２３ａがＯＦＦ、トランジスタ１１４ａ，１
２４ａ，２１４ａ，２２４ａはＯＮし、ワード線ＷＬ１
１，ＷＬ１２，ＷＬ２１，ＷＬ２２には電圧ＧＮＤが印
加される。
は、信号ＮＡを“Ｌ”にする。ＮＡＮＤ型論理回路１１
１ａ，１２１ａ，２１１ａ，２２１ａ、電圧ＶＰＰを電
源とするレベルシフタ１１２ａ，１２２ａ，２１２ａ，
２２２ａにより、トランジスタ１１３ａ，１２３ａ，２
１３ａ，２２３ａがＯＦＦ、トランジスタ１１４ａ，１
２４ａ，２１４ａ，２２４ａはＯＮし、ワード線ＷＬ１
１，ＷＬ１２，ＷＬ２１，ＷＬ２２には電圧ＧＮＤが印
加される。
【００１３】次に従来のソース線選択回路７’−１につ
いて説明する。図１０は図７のソース線選択回路７’−
１の詳細な回路図である。電圧ＶＰＰを電源とするレベ
ルシフタ５０１ａ，５０２ａ、Ｐチャンネルトランジス
タ５０３ａ、Ｎチャンネルトランジスタ５０４ａから構
成されている。
いて説明する。図１０は図７のソース線選択回路７’−
１の詳細な回路図である。電圧ＶＰＰを電源とするレベ
ルシフタ５０１ａ，５０２ａ、Ｐチャンネルトランジス
タ５０３ａ、Ｎチャンネルトランジスタ５０４ａから構
成されている。
【００１４】書き込み時、信号ＥＲＡ１は“Ｌ”のた
め、レベルシフタ５０１ａ，５０２ａにより、トランジ
スタ５０３ａはＯＦＦ、トランジスタ５０４ａはＯＮ
し、ソース線は電圧ＧＮＤになり書き込みが行われる。
め、レベルシフタ５０１ａ，５０２ａにより、トランジ
スタ５０３ａはＯＦＦ、トランジスタ５０４ａはＯＮ
し、ソース線は電圧ＧＮＤになり書き込みが行われる。
【００１５】メモリセルアレイブロック１’の消去時、
信号ＥＲＡ１は“Ｈ”のため、レベルシフタ５０１ａ、
５０２ａにより、トランジスタ５０３ａはＯＮ、トラン
ジスタ５０４ａはＯＦＦしソース線ＳＬ１は電圧ＶＰＰ
になる。
信号ＥＲＡ１は“Ｈ”のため、レベルシフタ５０１ａ、
５０２ａにより、トランジスタ５０３ａはＯＮ、トラン
ジスタ５０４ａはＯＦＦしソース線ＳＬ１は電圧ＶＰＰ
になる。
【００１６】これらの回路により、メモリセルＭ１１を
書き込む場合、ワード線ＷＬ１１に電圧ＶＰＰを印加、
ワード線ＷＬ１２，ＷＬ２１，ＷＬ２２は電圧ＧＮＤを
印加、ビット線ＢＬ１に電圧ＶＤＤを印加、ＢＬ２はフ
ローティング状態にし、ＳＬ１に電圧ＧＮＤを印加する
ことでフローティングゲート１０に電子を注入し、メモ
リセルＭ１１にデータを書き込む。
書き込む場合、ワード線ＷＬ１１に電圧ＶＰＰを印加、
ワード線ＷＬ１２，ＷＬ２１，ＷＬ２２は電圧ＧＮＤを
印加、ビット線ＢＬ１に電圧ＶＤＤを印加、ＢＬ２はフ
ローティング状態にし、ＳＬ１に電圧ＧＮＤを印加する
ことでフローティングゲート１０に電子を注入し、メモ
リセルＭ１１にデータを書き込む。
【００１７】また、消去動作はブロック単位で行われ、
メモリセルアレイブロック１’を消去する際は、ソース
線ＳＬ１に電圧ＶＰＰを印加、ソース線ＳＬ２に電圧Ｇ
ＮＤを印加、ビット線ＢＬ１，２はフローティング状態
にし、メモリセルアレイブロック１’のワード線ＷＬ１
１，ＷＬ１２，ＷＬ２１，ＷＬ２２にＧＮＤを印加する
ことでフローティングゲートに存在する電子を放出させ
ることでメモリセルＭ１１〜Ｍ４４までのメモリセルア
レイブロック１’の不揮発性メモリセルトランジスタを
消去する。
メモリセルアレイブロック１’を消去する際は、ソース
線ＳＬ１に電圧ＶＰＰを印加、ソース線ＳＬ２に電圧Ｇ
ＮＤを印加、ビット線ＢＬ１，２はフローティング状態
にし、メモリセルアレイブロック１’のワード線ＷＬ１
１，ＷＬ１２，ＷＬ２１，ＷＬ２２にＧＮＤを印加する
ことでフローティングゲートに存在する電子を放出させ
ることでメモリセルＭ１１〜Ｍ４４までのメモリセルア
レイブロック１’の不揮発性メモリセルトランジスタを
消去する。
【００１８】
【発明が解決しようとする課題】従来の書き込み方式で
は、書き込みセルと同一ビット線に存在するセルに対し
て、ドレインディスターブが発生する。ドレインディス
ターブを図７により説明する。
は、書き込みセルと同一ビット線に存在するセルに対し
て、ドレインディスターブが発生する。ドレインディス
ターブを図７により説明する。
【００１９】ソース１３にＧＮＤが印加され、コントロ
ールゲート１１にＧＮＤが印加され、ドレイン１２にＶ
ＤＤ電圧が印加されている状態のメモリセルＭ１２〜２
４には、フローティングゲート１０とドレイン１２との
間のトンネル酸化膜に高電界が印加されるので、ＦＮ現
象により、フローティングゲート１０に蓄積されていた
電子がドレインに放出され、フローティングゲート１０
に蓄積されていた電子が減少する。
ールゲート１１にＧＮＤが印加され、ドレイン１２にＶ
ＤＤ電圧が印加されている状態のメモリセルＭ１２〜２
４には、フローティングゲート１０とドレイン１２との
間のトンネル酸化膜に高電界が印加されるので、ＦＮ現
象により、フローティングゲート１０に蓄積されていた
電子がドレインに放出され、フローティングゲート１０
に蓄積されていた電子が減少する。
【００２０】その結果、メモリセルの閾値電圧Ｖｔがド
レインディスターブ現象の起こる時間が増加するにつれ
低下し、書き込みを行っていないセルと閾値電圧が同一
の状態になり、データが変化する。
レインディスターブ現象の起こる時間が増加するにつれ
低下し、書き込みを行っていないセルと閾値電圧が同一
の状態になり、データが変化する。
【００２１】このため、書き換えの回数が増加するにつ
れ、閾値電圧が低下しデータが変化するため、書き込み
の回数の保証を制限する結果となっている。本発明はド
レインディスターブの発生を抑制できる不揮発性半導体
記憶装置を提供することを目的とする。
れ、閾値電圧が低下しデータが変化するため、書き込み
の回数の保証を制限する結果となっている。本発明はド
レインディスターブの発生を抑制できる不揮発性半導体
記憶装置を提供することを目的とする。
【００２２】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、複数の不揮発性メモリセルがアレイ状に配
置されており、同一行方向に配置されている前記不揮発
性メモリセルのゲートが同一ワード線に接続されている
複数のワード線と、同一列方向に配置されている前記不
揮発性メモリセルのドレインが同一ビット線に接続され
ている複数のビット線と、前記複数の不揮発性メモリセ
ルのソースを同一ソース線に接続することからなるメモ
リセルアレイブロックと、前記メモリセルアレイブロッ
クの複数が前記ビット線を同一ビット線に接続した不揮
発性半導体記憶装置であって、書き込み時に前記メモリ
セルアレイブロックの一つを選択メモリセルアレイブロ
ックとして第１の電圧ＶＰＰにより前記選択メモリセル
アレイブロックの前記ワード線の１つを選択し、前記選
択メモリセルアレイブロック以外のメモリセルアレイブ
ロックを非選択メモリセルアレイブロックとしてワード
線電位を第２の電圧ＶＤＤとするワード線選択回路と、
前記選択メモリセルアレイブロックのソース線の電位を
第３の電圧ＧＮＤとし、前記非選択メモリセルアレイブ
ロックのソース線を前記第２の電圧ＶＤＤとするソース
線選択回路と、前記ビット線の一つを選択して前記第２
の電圧ＶＤＤとし、他のビット線をオープン状態とする
ビット線選択回路とを設けたことを特徴とする。
記憶装置は、複数の不揮発性メモリセルがアレイ状に配
置されており、同一行方向に配置されている前記不揮発
性メモリセルのゲートが同一ワード線に接続されている
複数のワード線と、同一列方向に配置されている前記不
揮発性メモリセルのドレインが同一ビット線に接続され
ている複数のビット線と、前記複数の不揮発性メモリセ
ルのソースを同一ソース線に接続することからなるメモ
リセルアレイブロックと、前記メモリセルアレイブロッ
クの複数が前記ビット線を同一ビット線に接続した不揮
発性半導体記憶装置であって、書き込み時に前記メモリ
セルアレイブロックの一つを選択メモリセルアレイブロ
ックとして第１の電圧ＶＰＰにより前記選択メモリセル
アレイブロックの前記ワード線の１つを選択し、前記選
択メモリセルアレイブロック以外のメモリセルアレイブ
ロックを非選択メモリセルアレイブロックとしてワード
線電位を第２の電圧ＶＤＤとするワード線選択回路と、
前記選択メモリセルアレイブロックのソース線の電位を
第３の電圧ＧＮＤとし、前記非選択メモリセルアレイブ
ロックのソース線を前記第２の電圧ＶＤＤとするソース
線選択回路と、前記ビット線の一つを選択して前記第２
の電圧ＶＤＤとし、他のビット線をオープン状態とする
ビット線選択回路とを設けたことを特徴とする。
【００２３】これの構成により、書き込み動作時に、非
選択メモリセルアレイブロックにあるメモリセルにかか
る電圧値はソース電圧ＶＤＤ、ドレイン電圧ＶＤＤ、コ
ントロールゲート電圧ＶＤＤとトランジスタのノードが
同電位になることで、書き込みを行わない非選択メモリ
セルアレイブロックにかかるドレインディスターブの影
響を低減できる。
選択メモリセルアレイブロックにあるメモリセルにかか
る電圧値はソース電圧ＶＤＤ、ドレイン電圧ＶＤＤ、コ
ントロールゲート電圧ＶＤＤとトランジスタのノードが
同電位になることで、書き込みを行わない非選択メモリ
セルアレイブロックにかかるドレインディスターブの影
響を低減できる。
【００２４】
【発明の実施の形態】図１は本発明の不揮発性半導体記
憶装置の実施例における構成図であり、以下に図１の構
成を説明する。図６（ｂ）に各モード時の電圧条件をま
とめてある。
憶装置の実施例における構成図であり、以下に図１の構
成を説明する。図６（ｂ）に各モード時の電圧条件をま
とめてある。
【００２５】図２において、複数の不揮発性メモリセル
がアレイ状に配置されており、同一行に配置されている
メモリセルゲートが同一ワード線に接続されており、同
一列に配置されているメモリセルのドレインが同一ビッ
ト線に接続されており、全メモリセルのソースを同一ソ
ース線に接続することからなる一ブロックが複数接続さ
れ、複数のメモリセルアレイブロックのビット線が同一
ビット線に接続されることで構成されている。
がアレイ状に配置されており、同一行に配置されている
メモリセルゲートが同一ワード線に接続されており、同
一列に配置されているメモリセルのドレインが同一ビッ
ト線に接続されており、全メモリセルのソースを同一ソ
ース線に接続することからなる一ブロックが複数接続さ
れ、複数のメモリセルアレイブロックのビット線が同一
ビット線に接続されることで構成されている。
【００２６】図１は本発明の不揮発性半導体記憶装置を
示す。１，２はメモリセルアレイブロックである。各ワ
ード線ＷＬ１１，ＷＬ１２，ＷＬ２１，ＷＬ２２はワー
ド線選択回路４に接続されており、ソース線ＳＬ１，Ｓ
Ｌ２は各メモリセルアレイブロック内のソース線であ
り、ソース線選択回路７に接続されており、ビット線Ｂ
Ｌ１，ＢＬ２は各ブロックのＢＬ１，ＢＬ２に接続され
ており、ゲートをビット線選択回路５により電圧ＶＤＤ
で制御するトランジスタ８，９を介してセンスアンプに
接続されている。
示す。１，２はメモリセルアレイブロックである。各ワ
ード線ＷＬ１１，ＷＬ１２，ＷＬ２１，ＷＬ２２はワー
ド線選択回路４に接続されており、ソース線ＳＬ１，Ｓ
Ｌ２は各メモリセルアレイブロック内のソース線であ
り、ソース線選択回路７に接続されており、ビット線Ｂ
Ｌ１，ＢＬ２は各ブロックのＢＬ１，ＢＬ２に接続され
ており、ゲートをビット線選択回路５により電圧ＶＤＤ
で制御するトランジスタ８，９を介してセンスアンプに
接続されている。
【００２７】はじめに、ワード線選択回路４について説
明する。図３は図１のワード線選択回路の詳細な回路図
である。ＮＡＮＤ型論理回路１１１、電圧ＶＰＰを電源
とするレベルシフタ１１２、Ｐチャンネルトランジスタ
１１３，１１６、Ｎチャンネルトランジスタ１１５から
構成されている。この図３によりワード線選択回路の動
作を説明する。
明する。図３は図１のワード線選択回路の詳細な回路図
である。ＮＡＮＤ型論理回路１１１、電圧ＶＰＰを電源
とするレベルシフタ１１２、Ｐチャンネルトランジスタ
１１３，１１６、Ｎチャンネルトランジスタ１１５から
構成されている。この図３によりワード線選択回路の動
作を説明する。
【００２８】書き込み時、消去時においてＶＤＤ電位は
電源電圧であり、ＶＰＰ電位はＶＤＤ電位より高くＧＮ
Ｄ電位は約０Ｖである。メモリセルアレイブロック１の
書き込み動作時はＮＡを“Ｈ”、ＳＢ１を“Ｈ”にす
る。トランジスタ１１６はＳＢ１によりＯＦＦし、トラ
ンジスタ１１５はＯＮしている。信号Ａ１，Ａ２は
“Ｈ”になるとＮＡＮＤ型論理回路１１１、電圧ＶＰＰ
を電源とするレベルシフタ１１２により、トランジスタ
１１３がＯＮ、トランジスタ１１４はＯＦＦし、ワード
線ＷＬ１１には電圧ＶＰＰが印加される。Ａ１’、Ａ２
は“Ｌ”のため、ＮＡＮＤ型論理回路１２１、電圧ＶＰ
Ｐを電源とするレベルシフタ１２２により、Ｐチャンネ
ルトランジスタ１２３がＯＦＦ、Ｎチャンネルトランジ
スタ１１４はＯＮし、ワード線ＷＬ１２にはＧＮＤ電位
が印加される。また書き込みを行わないメモリセルアレ
イブロック２に関してはＮＡを“Ｈ”、ＳＢ２を“Ｌ”
にする。トランジスタ２１６，２２６はＳＢ２によりＯ
Ｎし、トランジスタ２１５，２２５はＯＦＦしている。
Ａ１’，Ａ２’は“Ｌ”のため、ＮＡＮＤ型論理回路２
１１，２２１、ＶＰＰを電源とするレベルシフタ２１
２，２２２により、トランジスタ２１３，２２３がＯＦ
Ｆ、トランジスタ２１４，２２４はＯＮし、ワード線Ｗ
Ｌ２１，ＷＬ２２にはＶＤＤ電圧が印加される。
電源電圧であり、ＶＰＰ電位はＶＤＤ電位より高くＧＮ
Ｄ電位は約０Ｖである。メモリセルアレイブロック１の
書き込み動作時はＮＡを“Ｈ”、ＳＢ１を“Ｈ”にす
る。トランジスタ１１６はＳＢ１によりＯＦＦし、トラ
ンジスタ１１５はＯＮしている。信号Ａ１，Ａ２は
“Ｈ”になるとＮＡＮＤ型論理回路１１１、電圧ＶＰＰ
を電源とするレベルシフタ１１２により、トランジスタ
１１３がＯＮ、トランジスタ１１４はＯＦＦし、ワード
線ＷＬ１１には電圧ＶＰＰが印加される。Ａ１’、Ａ２
は“Ｌ”のため、ＮＡＮＤ型論理回路１２１、電圧ＶＰ
Ｐを電源とするレベルシフタ１２２により、Ｐチャンネ
ルトランジスタ１２３がＯＦＦ、Ｎチャンネルトランジ
スタ１１４はＯＮし、ワード線ＷＬ１２にはＧＮＤ電位
が印加される。また書き込みを行わないメモリセルアレ
イブロック２に関してはＮＡを“Ｈ”、ＳＢ２を“Ｌ”
にする。トランジスタ２１６，２２６はＳＢ２によりＯ
Ｎし、トランジスタ２１５，２２５はＯＦＦしている。
Ａ１’，Ａ２’は“Ｌ”のため、ＮＡＮＤ型論理回路２
１１，２２１、ＶＰＰを電源とするレベルシフタ２１
２，２２２により、トランジスタ２１３，２２３がＯＦ
Ｆ、トランジスタ２１４，２２４はＯＮし、ワード線Ｗ
Ｌ２１，ＷＬ２２にはＶＤＤ電圧が印加される。
【００２９】メモリセルアレイブロック１の消去動作時
は、ＮＡを“Ｌ”、ＳＢ１，ＳＢ２を“Ｈ”にする。Ｐ
チャンネルトランジスタ１１６，１２６，２１６，２２
６はＳＢ１，ＳＢ２によりＯＦＦ、Ｎチャンネルトラン
ジスタ１１５，１２５，２１５，２２５はＳＢ１，ＳＢ
２によりＯＮし、ＮＡにより、ＮＡＮＤ型論理回路１１
１，１２１，２１１，２２１、ＶＰＰを電源とするレベ
ルシフタ１１２，１２２，２１２，２２２により、トラ
ンジスタ１１３，１２３，２１３，２２３がＯＦＦ、ト
ランジスタ１１４，１２４，２１４，２２４はＯＮし、
ワード線ＷＬ１１，ＷＬ１２，ＷＬ２１，ＷＬ２２には
電圧ＧＮＤが印加される。
は、ＮＡを“Ｌ”、ＳＢ１，ＳＢ２を“Ｈ”にする。Ｐ
チャンネルトランジスタ１１６，１２６，２１６，２２
６はＳＢ１，ＳＢ２によりＯＦＦ、Ｎチャンネルトラン
ジスタ１１５，１２５，２１５，２２５はＳＢ１，ＳＢ
２によりＯＮし、ＮＡにより、ＮＡＮＤ型論理回路１１
１，１２１，２１１，２２１、ＶＰＰを電源とするレベ
ルシフタ１１２，１２２，２１２，２２２により、トラ
ンジスタ１１３，１２３，２１３，２２３がＯＦＦ、ト
ランジスタ１１４，１２４，２１４，２２４はＯＮし、
ワード線ＷＬ１１，ＷＬ１２，ＷＬ２１，ＷＬ２２には
電圧ＧＮＤが印加される。
【００３０】次にソース線選択回路７−１，７−２につ
いて説明する。図４は図１のソース線選択回路の詳細な
回路図である。ＮＡＮＤ型論理回路５０１、ＯＲ型論理
回路５０２、ＮＯＲ型論理回路５０３、ＶＰＰを電源と
するレベルシフタ５０５、Ｐチャンネルトランジスタ５
０４，５０６、Ｎチャンネルトランジスタ５０７、イン
バータ５０８から構成されている。
いて説明する。図４は図１のソース線選択回路の詳細な
回路図である。ＮＡＮＤ型論理回路５０１、ＯＲ型論理
回路５０２、ＮＯＲ型論理回路５０３、ＶＰＰを電源と
するレベルシフタ５０５、Ｐチャンネルトランジスタ５
０４，５０６、Ｎチャンネルトランジスタ５０７、イン
バータ５０８から構成されている。
【００３１】書き込み動作時、選択されたブロックの場
合、ＳＢ１が“Ｈ”、ＥＲＡ１が“Ｌ”により、ＮＡＮ
Ｄ型論理回路５０１、レベルシフタ５０５によりトラン
ジスタ５０６はＯＦＦ、ＯＲ型論理回路５０２によりト
ランジスタ５０４はＯＦＦ、インバータ５０８、ＮＯＲ
型論理回路５０３によりトランジスタ５０６はＯＮし、
選択されたブロックのソース線ＳＬ１はＧＮＤになり書
き込みが行われる。
合、ＳＢ１が“Ｈ”、ＥＲＡ１が“Ｌ”により、ＮＡＮ
Ｄ型論理回路５０１、レベルシフタ５０５によりトラン
ジスタ５０６はＯＦＦ、ＯＲ型論理回路５０２によりト
ランジスタ５０４はＯＦＦ、インバータ５０８、ＮＯＲ
型論理回路５０３によりトランジスタ５０６はＯＮし、
選択されたブロックのソース線ＳＬ１はＧＮＤになり書
き込みが行われる。
【００３２】非選択メモリセルアレイブロックの場合、
ＳＢ１が“Ｌ”、ＥＲＡ１が“Ｌ”により、ＮＡＮＤ型
論理回路５０１、レベルシフタ５０５によりトランジス
タ５０６はＯＦＦ、ＯＲ型論理回路５０２によりトラン
ジスタ５０４はＯＮ、インバータ５０８、ＮＯＲ型論理
回路５０３によりトランジスタ５０７はＯＦＦし、非選
択メモリセルアレイブロックのソース線ＳＬ１は電圧Ｖ
ＤＤになる。
ＳＢ１が“Ｌ”、ＥＲＡ１が“Ｌ”により、ＮＡＮＤ型
論理回路５０１、レベルシフタ５０５によりトランジス
タ５０６はＯＦＦ、ＯＲ型論理回路５０２によりトラン
ジスタ５０４はＯＮ、インバータ５０８、ＮＯＲ型論理
回路５０３によりトランジスタ５０７はＯＦＦし、非選
択メモリセルアレイブロックのソース線ＳＬ１は電圧Ｖ
ＤＤになる。
【００３３】消去動作時、選択されたメモリセルアレイ
ブロックの場合、ＳＢ１が“Ｈ”、ＥＲＡ１が“Ｈ”、
になり、ＮＡＮＤ型論理回路５０１、レベルシフタ５０
５によりトランジスタ５０６はＯＮ、ＯＲ型論理回路５
０２によりトランジスタ５０４はＯＦＦ、インバータ５
０８、ＮＯＲ型論理回路５０３によりトランジスタ５０
７はＯＦＦし、選択されたメモリセルアレイブロックの
ソース線ＳＬ１は電圧ＶＰＰになり消去が行われる。
ブロックの場合、ＳＢ１が“Ｈ”、ＥＲＡ１が“Ｈ”、
になり、ＮＡＮＤ型論理回路５０１、レベルシフタ５０
５によりトランジスタ５０６はＯＮ、ＯＲ型論理回路５
０２によりトランジスタ５０４はＯＦＦ、インバータ５
０８、ＮＯＲ型論理回路５０３によりトランジスタ５０
７はＯＦＦし、選択されたメモリセルアレイブロックの
ソース線ＳＬ１は電圧ＶＰＰになり消去が行われる。
【００３４】非選択メモリセルアレイブロックの場合、
ＳＢ１が“Ｈ”、ＥＲＡ１が“Ｌ”になり、ＮＡＮＤ型
論理回路５０１、レベルシフタ５０５によりトランジス
タ５０６はＯＦＦ、ＯＲ型論理回路５０２によりトラン
ジスタ５０４はＯＦＦ、インバータ５０８、ＮＯＲ型論
理回路５０３によりトランジスタ５０７はＯＮし、メモ
リセルアレイブロックのソース線ＳＬ１は電圧ＧＮＤに
なる。
ＳＢ１が“Ｈ”、ＥＲＡ１が“Ｌ”になり、ＮＡＮＤ型
論理回路５０１、レベルシフタ５０５によりトランジス
タ５０６はＯＦＦ、ＯＲ型論理回路５０２によりトラン
ジスタ５０４はＯＦＦ、インバータ５０８、ＮＯＲ型論
理回路５０３によりトランジスタ５０７はＯＮし、メモ
リセルアレイブロックのソース線ＳＬ１は電圧ＧＮＤに
なる。
【００３５】これらの動作のタイミング図は図５で示さ
れるように変化し、その時に各ノードにかかる電圧を表
１に示す。
れるように変化し、その時に各ノードにかかる電圧を表
１に示す。
【００３６】
【表１】
【００３７】このように、書き込み動作を行っているセ
ルと同一ビット線に存在する非選択メモリセルアレイブ
ロックのセルにかかる電圧をドレイン電圧ＶＤＤ、ゲー
ト電圧ＶＤＤ、ソース電圧ＶＤＤにすることで、各ノー
ドの電圧差をなくし、書き込みを行わない非選択メモリ
セルアレイブロックのドレインディスターブを低減でき
る。
ルと同一ビット線に存在する非選択メモリセルアレイブ
ロックのセルにかかる電圧をドレイン電圧ＶＤＤ、ゲー
ト電圧ＶＤＤ、ソース電圧ＶＤＤにすることで、各ノー
ドの電圧差をなくし、書き込みを行わない非選択メモリ
セルアレイブロックのドレインディスターブを低減でき
る。
【００３８】
【発明の効果】以上のように本発明によると、書き込み
時において、非選択メモリセルアレイブロックのメモリ
セルの状態をゲートに電圧ＶＤＤ、ソースに電圧ＶＤＤ
を印加し、各ノードの電圧差をなくすことで書き込みを
行わないメモリセルアレイブロックのメモリセルに起こ
るドレインディスターブの発生を防止し、書き換え回数
の保証を伸ばすことが出来る。
時において、非選択メモリセルアレイブロックのメモリ
セルの状態をゲートに電圧ＶＤＤ、ソースに電圧ＶＤＤ
を印加し、各ノードの電圧差をなくすことで書き込みを
行わないメモリセルアレイブロックのメモリセルに起こ
るドレインディスターブの発生を防止し、書き換え回数
の保証を伸ばすことが出来る。
【図１】本発明の不揮発性半導体記憶装置の構成図
【図２】同実施の形態のドレインディスターブを防止す
る書き込みの方式を説明する回路図
る書き込みの方式を説明する回路図
【図３】図１のワード線選択回路の詳細な回路図
【図４】図１のソース線選択回路の詳細な回路図
【図５】同実施の形態のタイミング図
【図６】フラッシュメモリセルトランジスタの構成を示
す断面図と各動作における電圧条件をまとめた図
す断面図と各動作における電圧条件をまとめた図
【図７】従来の不揮発性半導体記憶装置の構成図
【図８】従来の書き込みの方式を説明する回路図
【図９】従来のワード線選択回路の回路図
【図１０】従来のソース線選択回路の回路図
１，２ メモリセルアレイブロック ３ 副ワード線選択回路 ４ ワード線選択回路 ５ ビット線選択回路 ６ センスアンプ ７−１，７−２ ソース線選択回路 ８，９ Ｎチャンネルトランジスタ
Claims (3)
- 【請求項１】複数の不揮発性メモリセルがアレイ状に配
置されており、同一行方向に配置されている前記不揮発
性メモリセルのゲートが同一ワード線に接続されている
複数のワード線と、同一列方向に配置されている前記不
揮発性メモリセルのドレインが同一ビット線に接続され
ている複数のビット線と、前記複数の不揮発性メモリセ
ルのソースを同一ソース線に接続することからなるメモ
リセルアレイブロックと、前記メモリセルアレイブロッ
クの複数が前記ビット線を同一ビット線に接続した不揮
発性半導体記憶装置であって、 書き込み時に前記メモリセルアレイブロックの一つを選
択メモリセルアレイブロックとして第１の電圧ＶＰＰに
より前記選択メモリセルアレイブロックの前記ワード線
の１つを選択し、前記選択メモリセルアレイブロック以
外のメモリセルアレイブロックを非選択メモリセルアレ
イブロックとしてワード線電位を第２の電圧ＶＤＤとす
るワード線選択回路と、 前記選択メモリセルアレイブロックのソース線の電位を
第３の電圧ＧＮＤとし、前記非選択メモリセルアレイブ
ロックのソース線を前記第２の電圧ＶＤＤとするソース
線選択回路と、 前記ビット線の一つを選択して前記第２の電圧ＶＤＤと
し、他のビット線をオープン状態とするビット線選択回
路とを設けた不揮発性半導体記憶装置。 - 【請求項２】前記第２の電圧ＶＤＤは電源電圧であり、
前記第１の電圧は前記第２の電圧ＶＤＤ以上であり、前
記第３の電圧は約０ボルトである請求項１記載の不揮発
性半導体記憶装置。 - 【請求項３】複数メモリセルアレイブロックに分割され
たフラッシュメモリに書き込みを行う場合に、書き込み
を行わないメモリセルアレイブロックのゲート電圧、ソ
ース電圧の条件をドレイン電圧と同電位にしてドレイン
ディスターブの発生を抑制する不揮発性半導体記憶装置
における書き込み方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000107406A JP2001291392A (ja) | 2000-04-10 | 2000-04-10 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000107406A JP2001291392A (ja) | 2000-04-10 | 2000-04-10 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001291392A true JP2001291392A (ja) | 2001-10-19 |
Family
ID=18620404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000107406A Pending JP2001291392A (ja) | 2000-04-10 | 2000-04-10 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001291392A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8693248B2 (en) | 2010-02-11 | 2014-04-08 | Samsung Electronics Co., Ltd. | Nonvolatile data storage devices, program methods thereof, and memory systems including the same |
| US9417818B2 (en) | 2012-09-25 | 2016-08-16 | Socionext Inc. | Semiconductor memory for capacitively biasing multiple source lines |
| CN112992208A (zh) * | 2019-12-18 | 2021-06-18 | 上海复旦微电子集团股份有限公司 | 一种非挥发存储器 |
-
2000
- 2000-04-10 JP JP2000107406A patent/JP2001291392A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8693248B2 (en) | 2010-02-11 | 2014-04-08 | Samsung Electronics Co., Ltd. | Nonvolatile data storage devices, program methods thereof, and memory systems including the same |
| US9417818B2 (en) | 2012-09-25 | 2016-08-16 | Socionext Inc. | Semiconductor memory for capacitively biasing multiple source lines |
| CN112992208A (zh) * | 2019-12-18 | 2021-06-18 | 上海复旦微电子集团股份有限公司 | 一种非挥发存储器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5467309A (en) | Semiconductor nonvolatile memory device having reduced switching overhead time on the program mode | |
| US8000151B2 (en) | Semiconductor memory column decoder device and method | |
| JP3940570B2 (ja) | 半導体記憶装置 | |
| KR100474201B1 (ko) | 낸드형 플래시 메모리의 워드 라인 디코더 | |
| JP2007317247A (ja) | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の動作方法 | |
| JP2002197881A (ja) | レベルシフタ及びレベルシフタを備えた半導体記憶装置 | |
| JPH09106686A (ja) | 不揮発性半導体メモリのプログラム方法 | |
| KR20020025636A (ko) | 불휘발성 메모리와 불휘발성 메모리의 기록방법 | |
| KR20020069092A (ko) | 비휘발성 메모리를 프로그래밍하기 위한 비트라인 셋업 및디스차지 회로 | |
| KR20020078717A (ko) | 워드라인 결함 체크회로를 구비한 불휘발성 반도체메모리장치 | |
| JP2010073246A (ja) | 不揮発性半導体記憶装置 | |
| JP3702229B2 (ja) | 半導体記憶装置 | |
| JP2014179142A (ja) | 半導体記憶装置 | |
| JP4698583B2 (ja) | 半導体装置及びその制御方法 | |
| JP6103664B1 (ja) | 半導体記憶装置 | |
| JP2009272026A (ja) | 不揮発性半導体記憶装置 | |
| JP4846814B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2008052803A (ja) | 不揮発性半導体記憶装置 | |
| JP6035422B2 (ja) | 半導体装置 | |
| JP5183677B2 (ja) | 半導体記憶装置 | |
| JP2010218623A (ja) | 不揮発性半導体記憶装置 | |
| JP2001291392A (ja) | 不揮発性半導体記憶装置 | |
| JP2542110B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2013089138A (ja) | 半導体装置 | |
| JP2006331476A (ja) | 不揮発性半導体記憶装置 |