JP2013089138A - 半導体装置 - Google Patents

Abstract

【課題】所定の動作の期間においてクロックを停止させ、消費電力を低減する半導体装置を提供すること。
【解決手段】発振器１１からの第１クロックＣＬＫ_oriをＮ分周した第２クロックＣＬＫ_divを出力する分周回路１２０−１と、前記第１クロックと前記分周回路からの前記第２クロックとを選択し、選択したクロックを出力する選択回路１２０−２と、前記第１クロックまたは前記第２クロックをカウントするタイマ回路１２０−３と、前記タイマ回路のカウント結果をデコードし、第１結果を出力するデコーダ１２０−４と、前記デコーダからの前記第１結果に基づき、前記選択回路が前記第２クロックを選択するよう第１選択信号を出力するステートマシン１２０−９と、前記第１選択信号に基づき、前記ステートマシンの動作を停止する停止信号を出力する論理回路１２０−６とを具備する。
【選択図】図４

Description

本実施形態は、クロックを制御することで消費電力を低減する半導体装置に関する。

ＮＡＮＤフラッシュメモリ内のメモリチップや周辺回路を制御する制御部は、外部からクロックを取り込み、このクロックに基づき、これらメモリチップや周辺回路の動作を制御する。

特開昭６２−２９８０９６号公報 特開平０８−２１２７９２号公報 特開平１０−３１２６９５号公報 特開平０３−２０７０９７号公報

本実施形態は、所定の動作期間においてクロックを停止或いは低速とし、消費電力を低減する半導体記憶装置を提供する。

実施形態に係る半導体装置によれば、発振器からの第１クロックをＮ分周し、この第１クロックを１／Ｎ分周した第２クロックを出力する周波数分周回路と、前記第１クロックと前記周波数分周回路からの前記第２クロックとのいずれかを選択し、選択したいずれかクロックを出力する選択回路と、前記第１クロックまたは前記第２クロックのいずれかをカウントするタイマ回路と、前記タイマ回路のカウント結果をデコードし、デコードした第１結果を出力するデコーダと、前記デコーダからの前記第１結果に基づき、前記選択回路が前記第２クロックを選択するよう第１選択信号を出力するステートマシンと、前記第１選択信号に基づき、前記ステートマシンの動作を停止する停止信号を出力する論理回路とを具備する。

第１実施形態に係るＮＡＮＤ型フラッシュメモリ及びそれを制御するコントローラの全体構成例。 第１実施形態に係るＮＡＮＤ型フラッシュメモリの全体構成例。 第１実施形態に係るメモリセルの閾値分布。 第１実施形態に係る制御部の全体構成例。 第１実施形態に係るタイマ回路の構成例。 第１実施形態に係る制御部におけるクロックのタイムチャート。 第２実施形態に係る制御部の全体構成例。

以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

[第１の実施形態]
第１の実施形態に係る半導体装置は、例えばメモリセルの消去動作時など、長期間に渡りメモリセルトランジスタのゲート電極と、このゲート電極の直下に位置するチャネルとの電位差を一定にする必要がある場合、制御部に供給されるクロック信号を制御するものである。具体的には、長期間に渡り動作させる必要のない構成（例えばステートマシン）などにクロック信号（例えば、“Ｌ”レベル）を入力させることで、その構成の動作を停止させるものである。これにより、この停止した構成における消費電力を低減するものである。

＜全体構成例＞
図１を用いて第１の実施形態に係る半導体装置の全体構成例について説明する。図１に示すように、本実施形態に係る半導体装置は、ＮＡＮＤ型フラッシュメモリ１（メモリｃｈｉｐ）と、このＮＡＮＤ型フラッシュメモリ１を制御するコントローラ２（図１中、Controller）とを備える。ＮＡＮＤ型フラッシュメモリ１は、大きく分類すると、データを保持可能とするメモリセルアレイ１０（図１中、Memory cell array）、周辺回路１１、制御部１２、及びコントローラ２と制御信号及びデータなどを入出力するＰＡＤ１３を備える。図示するように、コントローラ２とＮＡＮＤ型フラッシュメモリ１とは信号線３で電気的に接続され、上述したようにコントローラ２から供給されるデータ及び制御信号によって、ＮＡＮＤ型フラッシュメモリが所定の動作を行う。以下本実施形態において、長期間に渡りゲート電極とチャネルとの電位差を一定に保つ必要が生じる場合としてメモリセルアレイ１０が保持するデータの消去動作を一例に挙げる。

まず、図２を用いてＮＡＮＤ型フラッシュメモリ１の構成例を説明する。
＜メモリセルアレイ１０＞
メモリセルアレイ１０は、データ保持可能な複数の不揮発性のメモリセルトランジスタＭＴを備えている。そしてメモリセルトランジスタＭＴは、例えば電荷蓄積層と制御ゲートを含む積層ゲートを備えたｎチャネルＭＯＳトランジスタである。メモリセルトランジスタＭＴの制御ゲートはワード線として機能し、ドレインはビット線に電気的に接続され、ソースはソース線に電気的に接続されている。そして、メモリセルアレイ１０は複数の不揮発性のメモリセルトランジスタＭＴを含んだブロックＢＬＫ０乃至ＢＬＫｓを備える（ｓは自然数）。

図示するようにブロックＢＬＫ０乃至ＢＬＫｓの各々は、不揮発性のメモリセルトランジスタＭＴの電流経路が直列接続された複数のＮＡＮＤストリング１０−１を備えている。ＮＡＮＤストリング１０−１の各々は、例えば６４個のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（浮遊ゲート：導電層）と、浮遊ゲート上に形成された層間絶縁膜と、更に層間絶縁膜層上に形成された制御ゲート電極とを有するＦＧ構造である。なお、このメモリセルトランジスタＭＴは、ＭＯＮＯＳ構造であってもよい。ＭＯＮＯＳ構造は、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜（以下、ブロック層と呼ぶ）と、更にブロック層上に形成された制御ゲート電極とを有する。なお、メモリセルトランジスタＭＴの個数は６４個に限られず、１２８個や２５６個、５１２個等であってもよく、その数は限定されるものではない。またメモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。

同一行にあるメモリセルトランジスタＭＴの制御ゲート電極はワード線ＷＬ０〜ＷＬ６３のいずれかに共通接続され、同一行にあるメモリセルトランジスタＭＴの選択トランジスタＳＴ１、ＳＴ２のゲート電極は、それぞれセレクトゲート線ＳＧＤ１、ＳＧＳ１に共通接続されている。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ６３を区別しない場合には、単にワード線ＷＬと呼ぶことがある。また、メモリセルアレイ１０において同一列にある選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ０〜ＢＬｎに共通接続される。以下、ビット線ＢＬ０〜ＢＬｎについても、これらを区別しない場合には一括してビット線ＢＬと呼ぶ（ｎ：自然数）。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。また、ブロックＢＬＫ０〜ブロックＢＬＫｓについても。これらを区別しない場合には、一括してブロックＢＬＫと呼ぶ。

また、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のＮＡＮＤストリング１０−１はブロックＢＬＫ単位で一括してデータが消去される。

＜メモリセルトランジスタＭＴの閾値分布について＞
次に図３を用いて上記メモリセルトランジスタＭＴの閾値分布について説明する。図３は、横軸に閾値分布を、縦軸にメモリセルトランジスタＭＴの数を表したグラフを示す。

図示するように、各々のメモリセルトランジスタＭＴは、例えば２値（2-levels）のデータ（１ビットデータ）を保持できる。すなわち、メモリセルトランジスタＭＴは、閾値電圧Ｖｔｈの低い順に‘１’、及び‘０’の２種のデータを保持できる。

メモリセルトランジスタＭＴにおける‘１’データの閾値電圧Ｖｔｈ０は、Ｖｔｈ０＜Ｖ０１である。‘０’データの閾値電圧Ｖｔｈ１は、Ｖ０１＜Ｖｔｈ１である。このようにメモリセルトランジスタＭＴは、閾値に応じて‘０’データ、及び‘１’データの１ビットデータを保持可能とされている。この閾値電圧は、電荷蓄積層に電荷を注入することによって変動する。また、上記メモリセルトランジスタＭＴは４値以上のデータを保持可能とされても良い。

次に図２に戻りロウデコーダ１１−１について説明する。
＜ロウデコーダ１１−１＞
ロウデコーダ１１−１は、データの書き込み動作時、及び読み出し動作時において、制御部１２−１から与えられたブロックアドレスをデコードし、その結果に基づいてブロックＢＬＫを選択する。これにより、ロウデコーダ１１−１は、選択されたブロックＢＬＫに対応するメモリセルアレイ１０のロウ方向を選択する。つまり、制御部１２−１から与えられる制御信号に基づいて、ロウデコーダ１１−１はセレクトゲート線ＳＧＤ１、ＳＧＳ１、及びワード線ＷＬ０〜ＷＬ６３に対し、電圧発生回路１１−２から与えられた電圧をそれぞれ印加する。

＜電圧発生回路１１−２＞
次に電圧発生回路１１−２について説明する。電圧発生回路１１−２は、図示せぬリミッタ回路及びチャージポンプ回路を備え、制御部１２−１により例えばデータの書き込み動作、読み出し動作、及び消去動作に必要な電圧を発生する。具体的には、データの書き込み時に電圧ＶＰＧＭ、及び電圧ＶＰＡＳＳを発生させ、データの読み出し時に電圧ＶＲＥＡＤ及びＶＣＧＲを発生させ、消去時にＶＥＲＡを発生させる。

電圧ＶＰＧＭとは、データの書き込み時に選択ワード線ＷＬに転送される電圧であり、メモリセルトランジスタＭＴにおけるチャネルの電荷が電荷蓄積層に注入され、該メモリセルトランジスタＭＴの閾値が別レベルに遷移する程度の大きさの電圧である。すなわち、図２において、閾値電圧をＶｔｈ１からＶｔｈ０へと遷移させる程度の大きさの電圧である。

電圧ＶＰＡＳＳとは、データの書き込み時に、非選択ワード線ＷＬに転送される電圧であり、メモリセルトランジスタＭＴがオン状態とされる電圧である。

電圧ＶＲＥＡＤとは、データの読み出し時に非選択ワード線に転送される電圧であり、保持するデータに関わらずメモリセルトランジスタＭＴをオン状態とする電圧である。

電圧ＶＣＧＲとは、データの読み出し時に選択ワード線ＷＬに転送される電圧である。電圧ＶＣＧＲとは、メモリセルトランジスタＭＴから読み出そうとするデータに応じた電圧である。また、この電圧ＶＣＧＲは書き込みベリファイ電圧としても使用される。すなわち、電圧ＶＣＧＲをある一定の値に設定することで、所望の書き込みベリファイ電圧を設定する。そして、この電圧ＶＣＧＲにより、メモリセルトランジスタＭＴがオン状態とされれば、メモリセルトランジスタＭＴの閾値電圧は設定した書き込みベリファイ電圧よりも低く、逆にメモリセルトランジスタＭＴがオフ状態とされればベリファイ電圧よりも高いことが確認できる。そして、この書き込みベリファイ電圧はリミッタ回路により制御される。すなわち、メモリセルトランジスタＭＴの閾値分布に応じて、この書き込みベリファイ電圧を個々に設定できる。

電圧ＶＥＲＡとは、データの消去時にメモリセルトランジスタＭＴが配置されるウェル領域に印加され、メモリセルトランジスタＭＴを構成する電荷蓄積層内の電荷を引き抜き、メモリセルトランジスタＭＴの閾値を負に遷移させるための電圧である。すなわち、図２において、閾値電圧をＶｔｈ０からＶｔｈ１へと遷移させるための電圧である。

＜センスアンプ１１−３＞
次にセンスアンプ１１−３について説明する。センスアンプ１１−３は、データの読み出し時において読み出し対象のメモリセルトランジスタＭＴに接続されたビット線ＢＬ（読み出し対象のビット線ＢＬ）から読み出されたデータをセンスして増幅する。具体的には、センスアンプ１１−３は、読み出し対象とするビット線ＢＬを所定の電圧（例えば、電圧ＶＤＤ）にプリチャージした後、ロウデコーダ１１−１により選択されたＮＡＮＤストリング１０−１によってビット線ＢＬを放電させ、そのビット線ＢＬの放電状態をセンスする（電圧センス型）。つまり、センスアンプ１１−３でビット線ＢＬの電圧を増幅してメモリセルトランジスタＭＴの有するデータをセンスする。次いで、読み出したデータを、データ線Ｄ_ｌｉｎｅを介してデータ入出力回路８に転送する。なお、この際、読み出し対象ではないビット線ＢＬは電圧ＶＤＤに固定する。またなお、データの読み出しは、電流センス型であっても良い。

また電流センスの場合、ビット線ＢＬに電流を流し、このビット線ＢＬに流れる電流値をセンスする。この電流値によってメモリセルトランジスタＭＴのデータを判定する。

また更に、データの書き込み時では、センスアンプ１１−３は書き込み対象のビット線ＢＬに書き込みデータを転送する。具体的には、‘１’データ書き込みの場合には、ビット線ＢＬに所定の電圧（例えば、電圧ＶＤＤ）を転送し、‘０’データ書き込みの場合には、ビット線ＢＬに、例えば０Ｖを転送する。この際、書き込み対象とならないビット線ＢＬは電圧ＶＤＤに固定する。以上のようにデータの読み出し及び書き込みは、隣接する２本のビット線ＢＬのうちの１本ずつ行われる。

更に、データの消去時では、センスアンプ１１−３は、メモリセルアレイ１０から電気的に分離される。つまり、ビット線ＢＬに接続され、センスアンプ１１−３内に形成された図示せぬＭＯＳトランジスタをカットオフする。これによって、消去時にメモリセルトランジスタＭＴが形成されるウェルに印加された電圧ＶＥＲＡがビット線ＢＬを介してセンスアンプ１１−３に転送されることを防ぐ。なお、この消去時間ｔ_ｅｒａは、上記データの読み出し時間ｔ_ｒｅａｄ、及びデータの書き込み時間ｔ_ｐｇｍに比して約１０００倍の大きさとされる。

＜データ入出力回路１３−１＞
データ入出力回路１３−１は、図示せぬＩ／Ｏ端子を介してホスト（host）から供給されたアドレス及びコマンドを制御部１２−１へ出力する。またデータ入出力回路８は、書き込みデータを、データ線Ｄ_ｌｉｎｅを介してセンスアンプ１１−３へと出力する。また、データをホストへ出力する際は、制御部１２−１からの命令を受け、センスアンプ１１−３が増幅したデータを、データ線Ｄ_ｌｉｎｅを介して受け取った後、Ｉ／Ｏ端子を介してホストへ出力する。

＜制御部１２−１の詳細＞
次に図４を用いて本実施形態に係る制御部１２−１の詳細について説明する。図４に示すように、制御部１２−１は、Ｎ分周周波数分周回路１２０−１、切り替え回路１２０−２（セレクタ）、タイマ回路１２０−３、デコーダ１２０−４、中段受付回路１２０−５、ＡＮＤ回路１２０−６、１２０−７、主制御回路１２０−８、ステートマシン回路１２０−９、再起動回路１２０−１０、及び分周ＯＮ回路１２０−１１を備える。なお、発振回路１１−４（オシレータ）は、制御部１１ではなく図１に示す周辺回路１１に含まれる。

Ｎ分周周波数分周回路１２０−１は、発振回路１１−４から出力されるクロック信号ＣＬＫ_ｏｒｉを取り込み、これを１／Ｎに分周する。次いでＮ分周周波数分周回路１２０−１は、１／Ｎ分周したクロック（以下、１／Ｎ分周クロック信号ＣＬＫ_ｄｉｖ）を切り替え回路１２０−２に供給する。なお、本実施形態では、例えばＮ＝８とする。すなわち、発振回路１１−４が出力したクロック信号ＣＬＫの周波数を１／８にする。

切り替え回路１２０−２は発振回路１１−４からのクロック信号ＣＬＫ_ｏｒｉと、Ｎ分周周波数分周回路１２０−１からの１／Ｎ分周クロック信号ＣＬＫ_ｄｉｖとを受け取り、後述する分周ＯＮ回路１２０−１１から供給される分周ＯＮ／ＯＦＦ信号に基づき、クロック信号ＣＬＫ_ｏｒｉまたは１／Ｎ分周クロック信号ＣＬＫ_ｄｉｖのいずれかクロック信号ＣＬＫをタイマ回路１２０−３、及びＡＮＤ回路１２０−７に供給する。なお、分周を行っていない高速のクロック信号ＣＬＫ_ｏｒｉと１／Ｎ分周クロック信号ＣＬＫ_ｄｉｖとを区別しない場合には、単にクロック信号ＣＬＫと呼ぶ。

タイマ回路１２０−３は、切り替え回路１２０−２から供給されたいずれかクロック信号ＣＬＫをカウントし、このカウント結果をデコーダ１２０−４、ステートマシン１２０−９、及び主制御回路１２０−８に供給する。後述するが、タイマ回路１２０−３は、フリップフロップ（Ｆ／Ｆ）で形成されている。すなわち、タイマ回路１２０−３は、切り替え回路１２０−２から供給されるクロック信号ＣＬＫに同期してデータを取り込み、所定の演算結果をカウント値（ビット値）として出力する。また例えばＮ＝８の場合、タイマ回路１２０−３は、分周を行わない場合と比べて３ビット分フリップフロップを省略した構成とされる。

デコーダ１２０−４は、タイマ回路１２０−３から供給されたカウント値をデコードし、このデコード結果を信号ＳＥＴとして再起動回路１２０−１０に供給する。

再起動回路１２０−１０には、信号ＲＥＳＥＴ、信号ＳＥＴ、及び分周ＯＮ信号_ｏｒｉ（図中、信号Ｂ）が供給され、これらの値に応じて、分周ＯＮ回路１２０−１１に、分周ＯＮ信号_ｃａｌ（図中、信号Ｃ）を出力する。分周ＯＮ信号_ｃａｌとは“Ｌ”又は“Ｈ”レベルの信号である。ステートマシン回路１２０−９から信号ＲＥＳＥＴ（分周ＯＮ信号の反転信号）が供給されると、分周ＯＮ回路１２０−１１に、“Ｌ”レベルの信号Ｃを出力する。これに対し、信号ＳＥＳＥＴがステートマシン回路１２０−９から出力されるまで、再起動回路１２０−１０は、“Ｈ”レベルの信号Ｃを出力する。

分周ＯＮ回路１２０−１１は、再起動回路１２０−１０からの信号に応じて、分周ＯＮまたはＯＦＦ信号のいずれかを出力する。具体的には、再起動回路１２０−１０から、“Ｌ”レベルの信号Ｃが供給されると、分周ＯＦＦ信号（分周を行わない旨：ここでは、“Ｌ”レベルとする）を切り替え回路１２０−２、ＡＮＤ回路１２０−６、及びＡＮＤ回路１２０−７に出力する。

これに対し、分周ＯＮ回路１２０−１１は、再起動回路１２０−１０から“Ｈ”レベルの信号Ｃが供給されると、分周ＯＮ信号（分周を行う旨：“Ｈ”レベルとする）を切り替え回路１２０−２ＡＮＤ回路１２０−６、及びＡＮＤ回路１２０−７に出力する。

ＡＮＤ回路１２０−６は、発振回路１１−４からのクロック信号ＣＬＫ_ｏｒｉと、分周ＯＮ／ＯＦＦ信号とをＡＮＤ演算し、この演算結果をステートマシン回路１２０−９に供給する。例えば、分周ＯＮ信号が供給されると、ＡＮＤ回路１２０−６は、発振回路１１−４からのクロック信号ＣＬＫ_ｏｒｉの値に拘わらず、演算結果として常に“Ｌ”レベルを出力する。これに対し、例えば、分周ＯＦＦ信号が供給されると、ＡＮＤ回路１２０−６は、演算結果として“Ｈ”レベルを出力する。すなわち、ステートマシン回路１２０−９を再起動するための信号を出力する。

ＡＮＤ回路１２０−７は、切り替え回路１２０−２からのクロック信号ＣＬＫ_ｏｒｉまたは分周１／Ｎクロック信号ＣＬＫ_ｄｉｖのいずれかと、分周ＯＮ／ＯＦＦ信号_ｃａｌとをＡＮＤ演算し、この演算結果を主制御回路１２０−８に供給する。例えば、分周ＯＮ信号が供給されると、ＡＮＤ回路１２０−６は、切り替え回路１２０−２からの信号の値に拘わらず、演算結果として常に“Ｌ”レベルを出力する。これに対し、例えば、分周ＯＦＦ信号が供給されると、ＡＮＤ回路１２０−７は、演算結果として“Ｈ”レベルを出力する。すなわち、主制御回路１２０−８を再起動するための信号を出力する。

ステートマシン回路１２０−９は、ＡＮＤ回路１２０−６から“Ｌ”レベルの信号が供給されている期間、自身の動作を停止する。これに対し、ＡＮＤ回路１２０−６の演算結果が“Ｈ”レベルとされると、停止状態から復帰し、元の動作に戻る。また、タイマ回路１２０−３から所定のカウント値（例えば、消去状態が終了したこと）を供給されると、信号ＲＥＳＥＴを再起動回路１２０−１０に出力する。更に、中断を受け可能なステートにおいて、後述する中断受付回路１２０−５から中断信号が転送されてきた場合、ステートマシン回路１２０−９は論理回路１２１−２へＲＥＳＥＴ信号を発生する。これは、後述するステート遷移以外にも、中断受付回路からの信号によってＡＮＤ回路１２０−６による動作の停止を解除する必要があるためである。

主制御回路１２０−８は、ステートマシン回路１２０−９からのシーケンスに応じて、ＮＡＮＤ型フラッシュメモリの所定の動作に必要な電圧、コマンドなどを生成し、これらをＮＡＮＤ型フラッシュメモリに供給する。また、主制御回路１２０−８は、ＡＮＤ回路１２０−７から演算結果として“Ｌ”レベルの信号が供給されると、自身の動作を停止する。これに対し、ＡＮＤ回路１２０−７から演算結果として“Ｈ”レベルの信号が供給されると、停止状態から復帰し、元の動作に戻る。

中段受付回路１２０−５は、例えばＮ分周している際に、高速クロックで動作する必要のある動作コマンドをＰＡＤ１３から例えば割り込みで受け付けると、これをステートマシン回路１２０−９に転送する。このため、中段受付回路１２０−５は、発振回路１１−４からのクロック信号ＣＬＫが供給されている。割り込みしてくるコマンドとして、例えば、中断コマンド、Ｃａｃｈｅ用Ｂｕｆｆｅｒを搭載したシステムによる多重動作など、急なステート遷移を必要とするようなコマンドがある。

＜再起動回路１２０−１０の詳細＞
次に、上述した再起動回路１２０−１０の詳細な構成について説明する。図４に示すように、再起動回路１２０−１０は、ＡＮＤ回路１２１−１、信号ＳＥＴ、信号ＲＥＳＥＴが供給される論理回路１２１−２、及びこの後段に位置するフリップフロップ１２１−３を備える。

ＡＮＤ回路１２１−１は、ステートマシン回路１２０−９からの分周ＯＮ信号_ｏｒｉ（以下、信号Ｂと呼ぶことがある）と、フリップフロップ１２１−３からの信号_Ｆ／Ｆ（以下、信号Ａと呼ぶことがる）を反転した信号とをＡＮＤ演算し、この演算結果を分周ＯＮ信号_ｃａｌ（これを、信号Ｃとする）として出力する。つまり、フリップフロップ１２１−３からの信号_Ｆ／Ｆが“Ｈ”レベルであると、分周ＯＮ信号_ｏｒｉの値に拘わらず、ＡＮＤ回路１２１−１は演算結果として、“Ｌ”レベルの分周ＯＮ信号_ｃａｌを出力する。これに対し、フリップフロップ１２１−３からの信号_Ｆ／Ｆが反転した結果、“Ｈ”レベルから“Ｌ”レベルへとされると、ＡＮＤ回路１２１−１は演算結果として、“Ｈ”レベルの分周ＯＮ信号_ｃａｌを出力する。

論理回路１２１−２には、信号ＳＥＴ及び信号ＲＥＳＥＴが供給され、この演算結果を後段のフリップフロップ１２１−３に供給する。論理回路１２１−２は、信号ＲＥＳＥＴが供給されるまで、フリップフロップ１２１−３に対し信号_Ｆ／Ｆとして“Ｈ”レベルを出力させる。これに対し、信号ＲＥＳＥＴが供給されると、フリップフロップ１２１−３に対し信号_Ｆ／Ｆとして“Ｌ”レベルを出力させる。

フリップフロップ１２１−３は、論理回路１２１−２からの信号に基づき、“Ｌ”、又は“Ｈ”レベルの信号_Ｆ／Ｆを出力する。フリップフロップ１２１−３が出力する信号_Ｆ／Ｆは、ステートマシン回路１２０−９から信号ＲＥＳＥＴが供給されない限り、“Ｌ”レベルとされる。つまり、ステートマシン回路１２０−９から信号ＲＥＳＥＴが供給されて初めて、フリップフロップ１２１−３は信号_Ｆ／Ｆとして“Ｈ”レベルの信号を出力する。これにより、ＡＮＤ回路１２１−１は分周ＯＮ信号_ｏｒｉと信号_Ｆ／ＦとをＡＮＤ演算した結果、“Ｌ”レベルの分周ＯＮ信号_ｃａｌを出力する。このため、ＡＮＤ回路１２０−６は、分周ＯＮ信号_ｃａｌが“Ｌ”レベルとされた結果、“Ｈ”レベルの演算結果がＡＮＤ回路１２０−６からステートマシン回路１２０−９に供給される。このようにして、再起動回路１２０−１０は分周ＯＮ信号_ｃａｌとして“Ｌ”レベルまたは“Ｈ”レベルのいずれかを出力し、ステートマシン回路１２０−９の停止または復帰の制御をする。

＜タイマ回路１２０−３の詳細＞
次に、図５を用いてタイマ回路１２０−３の詳細の構成について説明する。タイマ回路１２０−３は、上述したように複数のフリップフロップＦ／Ｆ、及び加算器ａｄｄｅｒを備える。Ｎ＝８の場合、カウントするビット数が３ビット分だけ少なくなることから、設けられるフリップフロップＦ／Ｆの数は、クロック信号ＣＬＫ_ｏｒｉを分周する前に比べて、３ビット分、すなわち３つのフリップフロップＦ／Ｆを省略することが出来る。すなわち、元々ｍ個のフリップフロップＦ／Ｆが必要だとすると、タイマ回路１２０−３は、分周することによって、（ｍ−３）個のフリップフロップＦ／Ｆを備えていればよい。なお、加算器ａｄｄｅｒは、“１”（実際は、ｍ−３桁の“０００・・・・００１”）と、ｍ−３個のフリップフロップＦ／ＦがノードＮ１へと出力した値とを加算し、この加算結果を、更に（ｍ−３）個のフリップフロップＦ／Ｆ_０〜Ｆ／Ｆ_{（ｍ−３）}に出力する。例えば、ｍ−３＝３とすると、加算器ａｄｄｅｒは“００１”とフリップフロップＦ／Ｆ_０〜フリップフロップＦ／Ｆ_２からの出力とを加算することになる。

図示するように、０ビット目のフリップフロップＦ／Ｆ_０は、加算器ａｄｄｅｒによる、“０００・・・・００１”とフリップフロップＦ／Ｆ_１〜フリップフロップＦ／Ｆ_ｍの出力との加算結果を、切り替え回路１２０−２からのクロック信号ＣＬＫ（クロック信号ＣＬＫ_ｏｒｉ又はクロック信号ＣＬＫ_ｄｉｖのいずれか）が供給されたタイミングで取り込む。次いで、次のクロック信号ＣＬＫが供給されたタイミングで、取り込んだ値を加算器ａｄｄｅｒ及びデコーダ１２０−４に供給する。

同様に、１ビット目のフリップフロップＦ／Ｆ_１は、加算器ａｄｄｅｒによる、“０００・・・・００１”とフリップフロップＦ／Ｆ_１〜フリップフロップＦ／Ｆ_ｍの出力との加算結果を、切り替え回路１２０−２からのクロック信号ＣＬＫが供給されたタイミングで取り込む。次いで、次のクロック信号ＣＬＫが供給されたタイミングで、取り込んだ値を加算器ａｄｄｅｒ及びデコーダ１２０−４に供給する。以下、ｍ−３ビット目のフリップフロップＦ／Ｆ_ｍについても同様である。

＜タイマ回路１２０−３の動作＞
次に、図５を用いて上述したタイマ回路１２０−３の動作について簡単に説明する。なお、ここでは説明を簡単にするために、ｍ−３＝３として説明をする。すなわち、加算器ａｄｄｅｒに加算される一方の値は“００１”である。また、初期値としてフリップフロップＦ／Ｆ_０〜フリップフロップＦ／Ｆ_２は、“０００”を出力するものとする。

まず、フリップフロップＦ／Ｆ_０〜フリップフロップＦ／Ｆ_２は、切り替え回路１２０−２から供給されるクロック信号ＣＬＫで、加算器ａｄｄｅｒから供給された“００１”を取り込み、次いで、次のクロック信号ＣＬＫに同期して、“００１”をノードＮ１に出力する。

次に、加算器ａｄｄｅｒは“００１”とノードＮ１の“００１”とを加算し、この加算結果である“０１０”をフリップフロップＦ／Ｆ_０〜フリップフロップＦ／Ｆ_２に供給する。フリップフロップＦ／Ｆ_０〜フリップフロップＦ／Ｆ_２は、“０１０”を、切り替え回路１２０−２から供給されるクロック信号ＣＬＫに同期して取り込み、次いで、クロック信号ＣＬＫに同期して“０１０”をノードＮ１に出力する。

次いで、加算器ａｄｄｅｒは“００１”と“０１０”とを加算し、その加算結果“０１１”をフリップフロップＦ／Ｆ_０〜フリップフロップＦ／Ｆ_２に供給する。フリップフロップＦ／Ｆ_０〜フリップフロップＦ／Ｆ_２は、“０１１”を切り替え回路１２０−２から供給されるクロック信号ＣＬＫに同期して取り込み、次いで、クロック信号ＣＬＫに同期して“０１１”をノードＮ１に出力する。以下同様に、タイマ回路１２０−３は、“１００”、“１０１”、“１１０”、及び“１１１”までカウントする。

＜ステートマシン回路１２０−９の動作＞
次に、上述したステートマシン回路１２０−９の動作について簡単に説明する。上述したようにステートマシン回路１２０−９は、タイマ回路１２０−３から供給される値に応じて、信号ＲＥＳＥＴを出力する。ここで、タイマ回路１２０−３が“００１”を出力している状態を、ステートＳ１（以下、Ｓ１）、タイマ回路１２０−３が“０１０”〜“１０１”を出力している状態をステートＳ２（以下、Ｓ２）、そしてタイマ回路１２０−３が“１１１”を出力した状態をステートＳ３（以下、Ｓ３）とする。ここで例えば、Ｓ２をメモリセルトランジスタＭＴの消去動作をする期間とすると、Ｓ３は消去動作が終了して次の動作（例えば、消去ベリファイ）に遷移していることを意味する。
ステートマシン回路１２０−９は、タイマ回路１２０−３から“００１”を供給されると、Ｓ１に遷移していると認識し、“０１０”〜“１１０”が供給される期間は、Ｓ２であることを認識する。そして、タイマ回路１２０−３から供給される値が“１１０”から“１１１”とされたタイミングで、状態がＳ２からＳ３へと切り替わったと認識する。

このため、タイマ回路１２０−３から“１１１”を供給されると、ステートマシン回路１２０−９は、自身を停止状態から復帰させるため、再起動回路１２０−１０に信号ＲＥＳＥＴを出力する。

＜制御部１２−１の動作＞
次に、図６を用いて上記した制御部１２−１全体の動作について説明する。図５は、制御部１２−１の動作を示すタイムチャートである。図示するように、縦軸に切り替え回路１２０−２が出力するクロック信号（発振回路１１−４からのクロック信号_ｏｒｉまたは１／Ｎ分周クロック信号_ｄｉｖ）、主制御回路１２−１の状態、ステートマシン回路１２０−９が出力する分周ＯＮ信号_ｏｒｉ（信号Ｂ）、フリップフロップ１２１−３が出力する信号_Ｆ／Ｆ（信号Ａ）、及びＡＮＤ回路１２１−１が出力する分周ＯＮ信号_ｃａｌ（信号Ｃ）を取り、横軸に時間ｔを取る。

切り替え回路１２０−２は、時刻ｔ０から時刻ｔ１の期間（ステートＳ１）、発振回路１１−４からのクロック信号ＣＬＫ_ｏｒｉをタイマ回路１２０−３に出力する。時刻ｔ１でタイマ回路１２０−３が規定値（“００１”→０１０”）に達すると、ステートＳ１からステートＳ２に状態が遷移する。するとステートマシン回路１２０−９は、時刻ｔ１において信号Ｂ（分周ＯＮ信号_ｏｒｉ）を“Ｌ”レベルから“Ｈ”レベルとする。これに応じて、ＡＮＤ回路１２１−１は演算の結果として、分周ＯＮ信号_ｃａｌを“Ｌ”レベルから“Ｈ”レベルにする。

その後ステートマシン回路１２０−９は、時刻ｔ２においてタイマ回路１２０−３が、例えばカウント値“１１１”を出力することを期待する。すなわち、時刻ｔ２でステートマシン回路１２０−９は、ステートＳ２（メモリセルトランジスタＭＴのデータ消去動作）が終了することを期待する。すると、ステートマシン回路１２０−９は、信号ＲＥＳＥＴ（図示せぬ）を出力する。これに応じて、フリップフロップ１２１−３は信号Ａを“Ｌ”レベルから“Ｈ”レベルにする。これにより、ＡＮＤ回路１２１−１はそれまでの分周ＯＮ信号_ｃａｌを“Ｈ”レベルから“Ｌ”レベルとする。これに応じてＡＮＤ回路１２０−６がＡＮＤ演算の結果、“Ｈ”レベルを出力することで、ステートマシン回路１２０−９が再起動する。また、時刻ｔ２で分周ＯＮ信号_ｃａｌが“Ｌ”レベルとされることから、切り替え回路１２０−２は、この時刻ｔ２でそれまで選択していた１／Ｎ分周クロック信号ＣＬＫ_ｄｉｖからクロック信号ＣＬＫ_ｏｒｉへと切り替える。

時刻ｔ２を経過すると、ステートＳ２からステートＳ２´へと遷移する。このステートＳ２´とは、次のステートＳ３へと遷移するためのダミー期間であるが、このダミー期間を設けなくてもよい。

その後、時刻ｔ３において、ステートＳ３に遷移するこのステートＳ３では例えば消去動作以外であって、高速処理の読み出し動作、書き込み動作などが実行される。

＜第１の実施形態に係る効果＞
本実施形態に係る半導体装置であると、以下（１）の効果を奏することが出来る。
（１）消費電力を低減することが出来る（その１）。
上述したように、本実施形態に係る半導体装置であると、タイマ回路１２０−３での消費電力を低減することが出来る。上述したように、ステートマシン回路１２０−９や主制御回路１２０−８などがタイマ回路１２０−３のカウント値を把握することで、現在の状態（例えば、ステートＳ１〜Ｓ３のいずれか）を認識している。ここで、本実施形態ではクロック信号ＣＬＫを１／Ｎに分周させる周波数分周回路１２０−１を備えることから、ある一定の期間ｔを計測する際、タイマ回路１２０−３内のフリップフロップＦ／Ｆに供給されるクロック信号ＣＬＫの変化点が少なくて済む。すなわち、クロック信号ＣＬＫの変化点は、本来の１／Ｎで済む。このため、フリップフロップＦ／Ｆがデータを取り込む際に、このフリップフロップＦ／Ｆ内に流れるスイッチング電流Ｉを低減することが出来る。

具体的には、例えばＮ＝８とすると、ある期間ｔの間にフリップフロップＦ／Ｆに供給されるクロック信号ＣＬＫの変化点（この変化点で、スイッチング電流Ｉが流れる）が１／８とされるため、消費電力も１／８とされる。

（２）消費電力を低減することが出来る（その２）。

本実施形態に係る半導体装置であると、上記（１）の効果に加え、更に（２）の効果を奏することが出来る。本実施形態に係る半導体装置であると、上述したように、例えば消去動作を行っている期間（上述したステートＳ２）、ステートマシン回路１２０−９、及び主制御回路１２０−８の動作が停止する。厳密には、ステートマシン回路１２０−９において、信号ＲＥＳＥＴを出力する機能以外は、ステートＳ２の期間停止している。これは、上述したが、ステートＳ２の期間、ＡＮＤ回路１２０−６とＡＮＤ回路１２０−７とがそれぞれ“Ｌ”レベル（ステートＳ２の期間、演算結果は固定された“Ｌ”レベル）を、これらステートマシン回路１２０−９及び主制御回路１２０−８に出力するからである。この停止によって、ステートマシン回路１２０−９及び主制御回路１２０−８が動作を停止するため消費電力を低減することが出来る。本実施形態に係る半導体装置では、この停止をメモリセルトランジスタＭＴのデータ消去動作が行われる期間に実施することを一例として挙げたが、この消去動作の期間は上述したように書き込み／読み出し（ベリファイ）動作に要する期間に比して１０００倍程度長いことから、この期間に電力を消費しないことは、更なる消費電力の低減に繋がる。

（３）面積を縮小させることが出来る（その１）。
上記（１）、（２）の効果に加え、（３）の効果を更に奏することが出来る。本実施形態に係る半導体装置であると、タイマ回路１２０−３が備えるフリップフロップＦ／Ｆの数を３ビット分省略することが出来る。これは上述したように、周波数分周回路１２０−１でクロック信号ＣＬＫを１／８分周しているためである。

［第２の実施形態］
次に第２の実施形態に係る半導体装置について説明する。第２の実施形態に係る半導体装置は、例えばメモリセルトランジスタＭＴのデータ消去動作時に、ステートマシン回路１２０−９に１／Ｎ分周クロック信号ＣＬＫを供給することで、ステートマシン回路１２０−９の動作を最小限に抑えるものである。具体的には、データ消去動作を実行している期間に、１／Ｎ分周クロック信号ＣＬＫの、例えば“Ｌ”レベルに遷移している期間を設けることで、実質ステートマシン回路１２０−９の動作を停止させるものである。なお、本実施形態に係る半導体装置であっても、上記第１の実施形態と同様に主制御回路１２０−８の動作は停止する。

＜構成＞
図７を用いて第２の実施形態に係る制御部１２の構成について説明する。なお、上記第１の実施形態に係る制御部１１と同一の構成については説明を省略する。図示するように、ＡＮＤ回路１２０−６、及び再起動回路１２０−１０を廃した構成をとる。以下、具体的に説明する。

切り替え回路１２０−２は、クロック信号ＣＬＫ_ｏｒｉ及び１／Ｎ分周クロック信号ＣＬＫ_ｄｉｖのいずれかを選択し、これらクロック信号ＣＬＫのいずれかをステートマシン回路１２０−９に直接供給する。

ＡＮＤ回路１２０−７はステートマシン回路１２０−９から供給される分周ＯＮ信号と、切り替え回路１２０−２から供給されるクロック信号ＣＬＫとをＡＮＤ演算し、この演算結果を、信号ＣＬＫ_Ｃとして主制御回路１２０−８に出力する。つまり、ステートマシン回路１２０−９から供給される分周ＯＮ信号が“Ｈ”レベルとされると、ＡＮＤ回路１２０−７は、切り替え回路１２０−２からのクロック信号ＣＬＫの値に拘わらず、“Ｌ”レベルを出力する。なお、ステートマシン回路１２０−９が分周ＯＮ信号を出力するタイミングは、上記第１の実施形態で説明したため、説明を省略する。

主制御回路１２０−８は、ＡＮＤ回路１２０−７から、“Ｌ”レベルの信号ＣＬＫＣが供給されると、動作を停止する。これに対し、信号ＣＬＫＣが“Ｈ”レベルとされると、上述した動作を実行する。なお、分周ＯＮ信号の制御は、ステートマシン回路１２０−９が供給されるタイマ回路１２０−３からのカウント値に応じて行う。

＜第２の実施形態に係る効果＞
（４）面積を縮小することが出来る（その２）
本実施形態に係る半導体装置であると、上記第１の実施形態に係る半導体装置に対して、ＡＮＤ回路１２０−６、及び再起動回路１２０−１０を廃した構成とされる。このため、これらＡＮＤ回路１２０−６、及び再起動回路１２０−１０の分だけ面積を縮小することが出来る。

更に、消去動作に要する時間ｔ_ｅｒａが、１／Ｎ分周クロック信号ＣＬＫ_ｄｉｖが“Ｌ”レベルとされる期間と等しい、又はこの時間ｔ_ｅｒａの方が小さければ、実質消去動作時にステートマシン回路１２０−９及び主制御回路１２０−８の動作が停止していることになる。つまり、上記条件を満たすのであれば、本実施形態に係る半導体装置であっても、上記（１）〜（３）の効果を得つつ、（４）の効果を奏することが出来る。

なお、例え、時間ｔ_ｅｒａが、１／Ｎ分周クロック信号ＣＬＫ_ｄｉｖが“Ｌ”レベルとされる期間よりも長い場合であった場合、ステートマシン回路１２０−９、主制御回路１２０−８は動作状態へと遷移するが、少なくともクロック信号ＣＬＫ_ｏｒｉよりも単位時間当たりの変化点が少なければ（周波数が分周されていれば）、上記（１）〜（３）と同様の効果を奏することが出来る。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

１…ＮＡＮＤフラッシュメモリ、２…コントローラ、１０…メモリセルアレイ、１１…周辺回路、１２…制御部、１３…ＰＡＤ、１０−１…ＮＡＮＤストリング、１１−２…電圧発生回路、１１−３…センスアンプ、１１−１…ロウデコーダ、１２−１…制御部、１１−４…発振回路（オシレータ）、１２０−１…１／Ｎ分周周波数分周回路、１２０−２…切り替え回路、１２０−３…タイマ回路、１２０−４…デコーダ、１２０−５…中断受付回路、１２０−６、１２０−７、１２１−１…ＡＮＤ回路、１２０−８…主制御回路、１２０−９…ステートマシン、１２０−１０…再起動回路、１２０−１１…分周ＯＮ回路、１２１−２…論理回路、１２１−３、Ｆ／Ｆ_０〜Ｆ／Ｆ_{（ｍ−３）}…フリップフロップ、ａｄｄｅｒ…加算器

Claims (5)

1. 発振器からの第１クロックをＮ分周し、この第１クロックを１／Ｎ分周した第２クロックを出力する周波数分周回路と、
   前記第１クロックと前記周波数分周回路からの前記第２クロックとのいずれかを選択し、選択したいずれかクロックを出力する選択回路と、
   前記第１クロックまたは前記第２クロックのいずれかをカウントするタイマ回路と、
   前記タイマ回路のカウント結果をデコードし、デコードした第１結果を出力するデコーダと、
   前記デコーダからの前記第１結果に基づき、前記選択回路が前記第２クロックを選択するよう第１選択信号を出力するステートマシンと、
   前記第１選択信号に基づき、前記ステートマシンの動作を停止する停止信号を出力する論理回路と
   を具備する半導体装置。
2. 前記ステートマシンを再起動する再起動回路を
   更に備え、
   前記ステートマシンは、前記タイマ回路のカウント結果に基づき前記再起動回路に起動信号を出力し、
   前記再起動回路は、前記ステートマシンから前記起動信号を受け取ると、前記選択回路に前記第１クロックを選択するための、前記第１選択信号とは異なる第２選択信号を出力する
   ことを特徴とする請求項１記載の半導体装置。
3. 前記論理回路は、前記第２選択信号と前記第１クロックとを演算し、前記ステートマシンを稼働させる
   ことを特徴とする請求項２記載の半導体装置。
4. 前記論理回路は、前記第２クロックを選択する前記第１選択信号を反転させて、前記ステートマシンを停止させる
   ことを特徴とする請求項３記載の半導体装置。
5. ＮＡＮＤ型フラッシュメモリを制御可能とする制御部を
   更に備え、
   前記制御部は、前記第１選択信号に基づき停止し、前記第２選択信号によって再稼働する
   ことを特徴とする請求項４記載の半導体装置。

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