KR20040086827A

KR20040086827A - 불휘발성 반도체 기억 장치 및 반도체 집적 회로 장치

Info

Publication number: KR20040086827A
Application number: KR1020040022968A
Authority: KR
Inventors: 다나까도시히로; 야마끼다까시; 시나가와유따까; 오까다다이스께; 히사모또다이; 야스이간; 이시마루데쯔야
Original assignee: 가부시끼가이샤 르네사스 테크놀로지
Priority date: 2003-04-04
Filing date: 2004-04-02
Publication date: 2004-10-12
Also published as: TWI352994B; JP4426868B2; US7085157B2; JP2004319065A; US7529126B2; TW200506937A; US20040196695A1; US20060239072A1

Abstract

데이터 기입 시의 불휘발성 메모리셀의 임계값 전압 변동량의 변동을 저감시켜, 데이터 기입의 고속화, 및 저소비 전력화를 실현한다. 메모리셀 MM00에 데이터를 기입할 때, 메모리 게이트선 MG0에 8V 정도, 소스선 SL0에 5V 정도, 선택 게이트선 CG0에 1.5V 정도를 인가한다. 이 때, 기입 회로(9)는 기입 펄스 0, 및 기입 래치(15)의 출력이 Hi 신호이고, 부정 논리곱 회로(14)의 출력이 Lo 신호가 되고, 정전류원용 트랜지스터(12)에 1㎂ 정도의 일정 전류가 흐르고, 비트선 BL0을 1㎂ 정도의 일정 전류로 방전하여, 메모리셀 MM00에 전류를 흘린다.

Description

불휘발성 반도체 기억 장치 및 반도체 집적 회로 장치{NONVOLATILE MEMORY DEVICE AND SEMICONDUCTOR DEVICE}

본 발명은, 불휘발성 메모리의 데이터 기입 기술에 관한 것으로, 특히, MONOS(Metal Oxide Nitride Oxide Semiconductor)형 메모리셀에서의 기입 특성의 변동의 저감에 적용하기에 유효한 기술에 관한 것이다.

전기적으로 재기입이 가능한 불휘발성 메모리로서, 예를 들면, 부유 게이트형 메모리셀을 이용한 플래시 메모리 등이 널리 알려져 있다. 그러나, 저전력화, 및 데이터 기입의 고속성 등의 시장 요구로부터, 여러 가지 MONOS 형 메모리셀의 제안이 이루어져 있다.

예를 들면, MONOS 형 메모리셀에서, 데이터 기입 전류를 약 10㎂ 정도로 제한하기 위해서 워드 게이트(컨트롤 게이트)의 임계값보다도 조금 높은 전압(예를 들면, 0.77 V 정도)을 워드선에 인가하고 있는 것이 있다(특허 문헌1 참조). 즉, 데이터 기입 전류를 워드 게이트의 전압에 의해 제어하고 있다. 또, 데이터 기입 시의 비트선 전압은 0V 정도로 고정되어 있다.

또한, 부유 게이트형 메모리셀이기는 하지만, 기입 특성의 변동을 억제한 것이 있다(특허 문헌2 참조).

이 경우, AG-AND(Assist Gate AND)형 메모리셀의 2개의 확산층에 로컬 비트선이 각각 접속되어 있고, 각각의 로컬 비트선과 글로벌 비트선, 및 공통 소스선과의 접속에 스위치를 개재하고 있다.

그리고, 데이터 기입은, 글로벌 비트선으로부터 메모리 게이트측의 로컬 비트선의 기생 용량에 4V 정도를 충전하고, 글로벌 비트선과 메모리 게이트측의 로컬 비트선을 스위치로 분리한다.

그 후, 어시스트 게이트측의 로컬 비트선과 공통 소스선을 접속하여, 메모리 게이트측의 로컬 비트선에 축적된 전하를 메모리셀에 흘림으로써, SSI(Source Side channel hot electron Injection)를 발생시켜, 1 비트의 메모리셀에 기입을 행한다.

이에 의해, 어시스트 게이트 MOS 트랜지스터의 임계값 전압에 변동이 있더라도, 데이터 기입에 사용하는 전하는 일정하기 때문에 데이터 기입 특성의 변동을 억제하는 것이다.

<특허 문헌1>

일본 특개2001-148434호 공보

<특허 문헌2>

일본 특개2002-197876호 공보

그런데, 상기한 바와 같은 반도체 집적 회로 장치에서의 부가 정보 기입 기술에서는, 다음과 같은 문제점이 있는 것이 본 발명자에 의해 발견되었다.

MONOS 형 메모리셀의 데이터 기입 전류를 제어하기 위해서 워드 게이트(이하, 선택 게이트라 함)의 전압값을 제어하는 경우, 해당 전압값은, 선택 게이트 MOS 트랜지스터의 임계값 전압에 가까운 전압값이 된다.

이 때문에, 기입 전류는, 선택 게이트 MOS 트랜지스터의 임계값 전압에 의존한다. 선택 게이트 MOS 트랜지스터는, 메모리셀의 일부이기 때문에, 그 게이트 길이 Lg는 거의 최소 치수이고, 제조 변동에 대한 임계값 전압의 변동은 크다. 이 때문에, 메모리 매트 내의 각각의 메모리셀의 기입 전류의 변동이 커져, 기입 시의 메모리 게이트의 임계값 변동량에 변동이 발생하게 된다고 하는 문제가 있다.

또한, 부유 게이트형 메모리셀에서 기입 특성의 변동을 억제하는 경우, 로컬 비트선은 스위치에 의해 글로벌 비트선과 분리하는 것이 가능하고, 로컬 소스선은스위치에 의해 공통 소스선으로부터 분리하는 것이 가능하다.

또한, 로컬 비트선, 및 로컬 소스선에 접속되는 메모리셀 수가 비교적 많기 때문에 로컬 비트선, 및 로컬 소스선의 배선 용량도 비교적 커서, 1 비트의 메모리셀에, 로컬 비트선에 축적된 비교적 큰 전하량을 사용할 수 있다. 또한, 그 전하량은 거의 일정하기 때문에, 기입 특성의 변동을 억제할 수 있다.

그러나, 소용량의 메모리인 경우, 각각의 메모리셀의 메모리 게이트측의 확산층 영역(소스 단자)에 접속되는 로컬 소스선에 스위치를 설치하는 것은 오버헤드의 증대에 의한 레이아웃 면적의 증대가 되기 때문에, 로컬 소스선에는 스위치를 설치하지 않고 공통 소스선에 직접 접속되게 된다.

그 때문에, 공통 소스선의 기생 용량은 다수의 메모리셀에 접속되기 때문에, 기입 데이터에 의해서 배선의 기생 용량에 축적된 전하가 반드시 균등하게 메모리셀에 분배되지는 않아서, 기입 특성의 변동을 억제할 수 없게 된다.

본 발명의 목적은, 데이터 기입 시에서의 불휘발성 메모리셀의 임계값 전압 변동량의 변동을 대폭 저감시키는 것에 의해, 데이터 기입의 고속화, 및 저소비 전력화를 실현할 수 있는 불휘발성 반도체 기억 장치 및 반도체 집적 회로 장치를 제공하는 것에 있다.

본 발명의 상기 및 그 밖의 목적과 신규 특징은, 본 명세서의 기술 및 첨부 도면에서 분명해지게 될 것이다.

도 1은 본 발명의 일 실시 형태에 따른 플래시 메모리의 블록도.

도 2는 도 1의 플래시 메모리에 설치된 기입 회로, 전류 트리밍 회로, 및 플래시 메모리 어레이의 구성도.

도 3은 도 2의 기입 회로에 설치된 정전류원용 트랜지스터의 전기적 특성의 설명도.

도 4는 도 1의 플래시 메모리에 설치된 메모리셀에서의 기입/소거/판독의 각 동작의 설명도.

도 5는 도 1의 플래시 메모리에 있어서의 기입 동작의 타이밍차트.

도 6은 도 1의 플래시 메모리에 설치된 플래시 메모리 어레이가 계층 구조가 된 구성예를 도시한 설명도.

도 7은 도 1의 플래시 메모리에 설치된 플래시 메모리 어레이가 계층 구조가 된 다른 구성예를 도시한 설명도.

도 8은 도 7의 플래시 메모리 어레이에 설치된 메모리셀에 데이터를 기입할 때의 타이밍차트.

도 9는 본 발명의 일 실시 형태에 따른 플래시 메모리 내장 싱글 칩의 마이크로컴퓨터의 블록도.

도 10은 도 1의 플래시 메모리에 설치된 기입 회로, 전류 트리밍 회로, 및 플래시 메모리 어레이의 다른 실시예의 구성도.

도 11은 도 10의 플래시 메모리에 있어서의 기입 동작의 타이밍차트.

도 12는 도 10의 플래시 메모리 어레이에 있어서의 CG 드라이버의 구성도.

<도면의 주요 부분에 대한 부호의 설명>

1 : 플래시 메모리(불휘발성 반도체 기억 장치)

1a : 플래시 메모리(불휘발성 기억부)

2 : 제어 회로

3 : 입출력 회로

4 : 어드레스 버퍼

5 : 행 디코더

6 : 열 디코더

7 : 검증 감지 증폭기 회로

8 : 고속 리드 감지 증폭기 회로

9 : 기입 회로

10 : 플래시 메모리 어레이

11 : 전원 회로

11a : 전류 트리밍 회로(트리밍부)

12 : 정전류원용 트랜지스터(전류 흡수 제어용 트랜지스터)

13 : 래치 스위치

14 : 부정 논리곱 회로

15 : 기입 래치

16 : 트리밍 레지스터(트리밍 정보 저장부)

17 : 디코더 회로

18 : 전류 미러 회로

18a, 18b : 트랜지스터

19, 20 : 트랜지스터

21 : CPU(중앙 정보 처리 장치)

22 : CPG

23 : DMAC

24 : 타이머

25 : SCI

26 : ROM

27 : BSC

28 : RAM

100 : 메모리 게이트

101 : 전하 축적층

102 : 선택 게이트

103 : 소스

104 : 드레인

105 : 반도체 기판

MM : 메모리셀(불휘발성 메모리셀)

ZM : 계층 MOS 트랜지스터

CM : 충전용 트랜지스터(전류 공급 제어용 트랜지스터)

MC : 마이크로컴퓨터(반도체 집적 회로 장치)

IOP1∼IOP9 : 입출력 포트

BL : 비트선

CG : 선택 게이트선

MG : 메모리 게이트선

SL : 소스선

LBL : 부 비트선

MBL : 주 비트선

본원에 있어서 개시되는 발명 중, 대표적이지만 개요를 간단히 설명하면, 이하와 같다.

(1) 본 발명의 불휘발성 반도체 기억 장치는, 전압원과 불휘발성 메모리셀과의 사이에 직렬 접속된 전류 공급 제어용 트랜지스터, 또는 불휘발성 메모리셀과 기준 전위와의 사이에 직렬 접속된 전류 흡수 제어용 트랜지스터 중 어느 하나를 구비하며, 전류 공급 제어용 트랜지스터, 또는 전류 흡수 제어용 트랜지스터는, 전류-전압 특성에 있어서의 전류 포화 영역에서 동작시키는 것에 의해, 데이터 기입 시에, 불휘발성 메모리셀에 흐르는 전류를 제어하는 것이다.

(2) 또한, 본 발명의 불휘발성 반도체 기억 장치는, 전압원과 불휘발성 메모리셀과의 사이에 직렬 접속된 전류 공급 제어용 트랜지스터, 및 불휘발성 메모리셀과 기준 전위와의 사이에 직렬 접속된 전류 흡수 제어용 트랜지스터를 구비하며, 전류 공급 제어용 트랜지스터, 및 전류 흡수 제어용 트랜지스터는, 전류-전압 특성에 있어서의 전류 포화 영역에서 동작시키는 것에 의해, 데이터 기입 시에, 불휘발성 메모리셀에 흐르는 전류를 제어하는 것이다.

또한, 본원의 그 밖의 발명의 개요를 간단히 설명한다.

(3) 또한, 본 발명은, 불휘발성 기억부와, 중앙 처리 장치를 갖고 해당 중앙 처리 장치는 소정의 처리를 실행하여, 불휘발성 기억부에 동작 지시를 행하는 것이 가능하고, 해당 불휘발성 기억부는, 정보를 저장하는 복수개의 불휘발성 메모리셀을 갖는 반도체 집적 회로 장치로서, 불휘발성 기억부는, 전압원과 불휘발성 메모리셀과의 사이에 직렬 접속된 전류 공급 제어용 트랜지스터, 또는 불휘발성 메모리셀과 기준 전위와의 사이에 직렬 접속된 전류 흡수 제어용 트랜지스터 중 어느 하나를 구비하고, 전류 공급 제어용 트랜지스터, 또는 전류 흡수 제어용 트랜지스터는, 전류-전압 특성에 있어서의 전류 포화 영역에서 동작시키는 것에 의해, 데이터 기입 시에, 불휘발성 메모리셀에 흐르는 전류를 제어하는 것이다.

(4) 또한, 본 발명은, 불휘발성 기억부와, 중앙 처리 장치를 갖고 해당 중앙 처리 장치는 소정의 처리를 실행하여, 불휘발성 기억부에 동작 지시를 행하는 것이 가능하고, 해당 불휘발성 기억부는, 정보를 저장하는 복수개의 불휘발성 메모리셀을 갖는 반도체 집적 회로 장치로서, 해당 불휘발성 기억부는, 전압원과 불휘발성 메모리셀과의 사이에 직렬 접속된 전류 공급 제어용 트랜지스터, 및 불휘발성 메모리셀과 기준 전위와의 사이에 직렬 접속된 전류 흡수 제어용 트랜지스터를 구비하고, 전류 공급 제어용 트랜지스터, 및 전류 흡수 제어용 트랜지스터는, 전류-전압 특성에 있어서의 전류 포화 영역에서 동작시키는 것에 의해, 데이터 기입 시에, 불휘발성 메모리셀에 흐르는 전류를 제어하는 것이다.

<발명을 실시하기 위한 최량의 형태>

이하, 본 발명의 실시 형태를 도면에 기초하여 상세히 설명한다. 또, 실시 형태를 설명하기 위한 전 도면에 있어서, 동일한 부재에는 원칙적으로 동일한 부호를 붙여, 그 반복의 설명은 생략한다.

이하, 본 발명의 실시 형태를 도면에 기초하여 상세히 설명한다.

도 1은, 본 발명의 일 실시 형태에 따른 플래시 메모리의 블록도, 도 2는, 도 1의 플래시 메모리에 설치된 기입 회로, 전류 트리밍 회로, 및 플래시 메모리 어레이의 구성도, 도 3은, 도 2의 기입 회로에 설치된 정전류원용 트랜지스터의 전기적 특성의 설명도, 도 4는, 도 1의 플래시 메모리에 설치된 메모리셀에서의 기입/소거/판독의 각 동작의 설명도, 도 5는, 도 1의 플래시 메모리에 있어서의 기입 동작의 타이밍차트, 도 6은, 도 1의 플래시 메모리에 설치된 플래시 메모리 어레이가 계층 구조가 된 구성예를 도시한 설명도, 도 7은, 도 1의 플래시 메모리에 설치된 플래시 메모리 어레이가 계층 구조가 된 다른 구성예를 도시한 설명도, 도 8은, 도 7의 플래시 메모리 어레이에 설치된 메모리셀에 데이터를 기입할 때의 타이밍차트, 도 9는, 본 발명의 일 실시 형태에 따른 플래시 메모리 내장 싱글 칩의 마이크로컴퓨터의 블록도이다.

본 실시의 형태에 있어서, 플래시 메모리(불휘발성 반도체 기억 장치)(1)는, 도 1에 도시한 바와 같이, 제어 회로(2), 입출력 회로(3), 어드레스 버퍼(4), 행 디코더(5), 열 디코더(6), 검증 감지 증폭기 회로(7), 고속 리드 감지 증폭기 회로(8), 기입 회로(9), 플래시 메모리 어레이(10), 및 전원 회로(11) 등으로 구성되어 있다.

제어 회로(2)는, 접속처의 마이크로컴퓨터 등 호스트로부터 입력되는 제어용 신호를 일시적으로 저장하여, 동작 로직의 제어를 행한다. 입출력 회로(3)에는, 플래시 메모리 어레이(10)로부터 판독하여 또는 플래시 메모리 어레이(10)에 기입하는 데이터, 프로그램 데이터 등의 각종 데이터가 입출력된다. 어드레스 버퍼(4)는, 외부로부터 입력된 어드레스를 일시적으로 저장한다.

어드레스 버퍼(4)에는, 행 디코더(5), 및 열 디코더(6)가 각각 접속되어 있다. 행 디코더(5)는, 어드레스 버퍼(4)로부터 출력된 컬럼(행) 어드레스에 기초하여 디코드를 행하고, 열 디코더(6)는, 해당 어드레스 버퍼(4)로부터 출력된 로우(열) 어드레스에 기초하여 디코드를 행한다.

검증 감지 증폭기 회로(7)는, 소거/기입 검증용의 감지 증폭기로서, 고속 리드 감지 증폭기 회로(8)는, 데이터 리드 시에 이용되는 리드용 감지 증폭기이다. 기입 회로(9)는, 입출력 회로(3)를 개재하여 입력된 기입 데이터를 래치하여, 데이터 기입의 제어를 행한다.

플래시 메모리 어레이(10)는, 기억의 최소 단위인 메모리셀이 규칙에 맞게 어레이 형상으로 배열되어 있다. 이 플래시 메모리 어레이(10)에 설치된 메모리셀은, 전기적으로 데이터의 소거 또는 기입이 가능하고, 데이터의 보존에 전원이 불필요하게 되어 있다.

전원 회로(11)는, 데이터 기입이나 소거, 검증시간 등에 이용되는 여러 가지 전압을 생성하는 전압 발생 회로, 및 임의의 전압값을 생성하여 기입 회로(9)에 공급하는 전류 트리밍 회로(트리밍부)(11a) 등으로 구성된다.

또한, 기입 회로(9), 전류 트리밍 회로(11a)의 구성에 대하여, 도 2를 이용하여 설명한다. 기입 회로(9)는, 비트선 BL0∼BLn 마다 각각 접속되어 있다. 여기서는, 비트선 BL0에 접속된 기입 회로(9)의 구성에 대하여 설명하지만, 다른 비트선 BL1∼BLn에 접속되어 있는 기입 회로(9)도 마찬가지의 구성으로 이루어진다.

기입 회로(9)는, 정전류원용 트랜지스터(전류 흡수 제어용 트랜지스터)(12), 래치 스위치(13), 부정 논리곱 회로(14), 및 기입 래치(15)로 구성되어 있다. 정전류원용 트랜지스터(12), 및 래치 스위치(13)는, 예를 들면, N 채널 MOS(MetalOxide Semiconductor)로 이루어진다.

정전류원용 트랜지스터(12), 및 래치 스위치(13)의 한쪽의 접속부에는, 비트선 BL0이 각각 접속되어 있다. 이 비트선 BL0에는, 메모리셀(불휘발성 메모리셀) MM00∼MMn0이 각각 접속되어 있다.

메모리셀 MM00∼MMn0의 선택 게이트(102)(도 4)와 메모리 게이트(100)(도 4)는, 선택 게이트선 CG0, 및 메모리 게이트선 MG0에 의해서 각각 공통 접속되어 있고, 소스(103)(도 4)는, 소스선 SL0에 의해서 공통 접속되어 있다.

정전류원용 트랜지스터(12)의 게이트에는, 전류 트리밍 회로(11a)가 접속되어 있고, 해당 정전류원용 트랜지스터(12)의 다른 쪽의 접속부에는, 부정 논리곱 회로(14)의 출력부가 접속되어 있다. 정전류원용 트랜지스터(12)는, 기입 전류를 일정하게 하는 정전류원이다.

래치 스위치(13)의 게이트에는 래치 스위치 신호가 입력되도록 접속되어 있고, 해당 래치 스위치(13)의 다른 쪽의 접속부에는, 기입 래치(15)의 입력부에 접속되어 있다.

래치 스위치(13)는, 기입 데이터의 입력 시에만 ON이 되고, 그것 이외에는 OFF가 되어, 기입 데이터를 보호한다. 기입 래치(15)는, 기입 데이터를 축적하는 회로이다.

기입 래치(15)의 출력부에는, 부정 논리곱 회로(14)의 다른 쪽의 입력부가 접속되어 있고, 해당 부정 논리곱 회로(14)의 한쪽의 입력부에는 기입 펄스가 입력되도록 접속되어 있다.

여기서, 정전류원용 트랜지스터(12)에 대하여 설명한다.

도 3a는, 정전류원용 트랜지스터(12)의 임계값 전압의 채널 길이 의존성을 도시하는 도면이다. 이 도면에 있어서는, 종축이 정전류원용 트랜지스터(12)의 임계값 전압, 횡축이 채널 길이를 나타내고 있다.

정전류원용 트랜지스터(12)의 채널 길이는, 메모리셀의 선택 게이트의 채널 길이에 대하여, 예를 들면, 2배 이상 길고, 채널 길이의 변동량에 대하여 임계값 전압의 변동량이 작아져 있다.

또한, 도 3b는, 정전류원용 트랜지스터(12)에 있어서의 임계값 전압의 채널 폭 의존성을 도시한 도면이다. 이 도 3b에서는, 종축이 정전류원용 트랜지스터(12)의 임계값 전압, 횡축이 채널 폭을 각각 도시하고 있다.

정전류원용 트랜지스터(12)의 채널 폭은, 메모리셀의 선택 게이트의 채널 폭에 대하여 예를 들면 2배 이상 길고, 채널 폭의 변동량에 대하여 임계값 전압의 변동량이 작아져 있다.

또한, 도 3c는 드레인-소스 간 전류의 드레인-소스 간 전압 의존성을 도시한 도면이다. 이 도 3c에서는, 종축이 드레인-소스 간 전류, 횡축이 드레인-소스 간 전압을 각각 나타내고 있다.

도시한 바와 같이, 정전류원용 트랜지스터(12)의 동작 영역은, 드레인-소스 간 전압의 변동량에 대하여 드레인-소스 간 전류의 변동량이 작은 영역으로 되어 있다.

또한, 전류 트리밍 회로(11a)는, 트리밍 레지스터(트리밍 정보 저장부)(16)와 디코더 회로(17)로 구성되어 있다. 트리밍 레지스터(16)에 저장된 전류 트리밍 정보는 디코더 회로(17)에 의해서 소정의 전압치로 변환되어, 정전류원용 트랜지스터(12)의 게이트에 인가된다. 트리밍 레지스터(16)는, 전류 트리밍 정보뿐만 아니라 다른 트리밍 정보도 저장하고 있다.

또한, 메모리셀 MM의 구성, 및 데이터의 기입/소거/판독에 대하여 도 4를 이용하여 설명한다.

메모리셀 MM은, 도 4에 도시한 바와 같이, 선택 MOS 트랜지스터와 전하 축적 MOS 트랜지스터와의 2개의 트랜지스터로 1개의 셀이 구성된다. 그리고, 메모리셀 MM은, 소스(103), 드레인(104)으로 이루어지는 확산층이 형성되어 있다.

이들 소스(103)-드레인(104) 사이의 반도체 기판(105)상에는 게이트 산화막을 개재하여, 전하 축적층(101), 및 메모리 게이트(100)가 스택드 구조로 형성되어 있고, 그 이웃 측에는 선택 게이트(102)가 형성된 구성으로 되어 있다. 전하 축적층(101)에는, 질화막, 부유 게이트 등이 있다.

이 메모리셀 MM에 데이터를 기입하는 경우, 도 4a에 도시한 바와 같이, 예를 들면, 메모리 게이트(100)에 8V 정도, 소스(103)에 5V 정도, 반도체 기판(105)에 0V 정도를 인가하고, 선택 게이트(102), 및 드레인(104)에는, 드레인(104)-소스(103) 사이에, 예를 들면 1㎂ 정도의 전류가 흐르도록 전압을 인가한다. 이 때, 소스 사이드 주입이 발생하여, 전하 축적층(101)에 전자를 축적한다. 따라서 판독 시의 메모리셀 전류가 작아진다.

이 메모리셀 MM의 데이터를 소거하는 경우에는, 도 4b에 도시한 바와 같이,예를 들면, 메모리 게이트(100)에 10V 정도, 선택 게이트(102)에 1.5V 정도, 소스(103), 드레인(104) 및 반도체 기판(105)에 0V 정도를 각각 인가하면, 전하 축적층(101)에 축적된 전자가 메모리 게이트(100)에 방출되어, 판독 시의 메모리셀 MM의 전류가 커진다.

이 도 4b에 있어서는, 메모리 게이트(100)에 8V 정도의 전압을 인가하고 있지만, 해당 메모리 게이트(100)에 인가하는 전압은 이것에 한정되는 것이 아니다.

이 메모리셀 MM의 데이터를 판독하는 경우, 도 4c에 도시한 바와 같이, 예를 들면, 선택 게이트(102)에 1.5V 정도, 드레인(104)에 1.0V 정도, 메모리 게이트(100), 소스(103) 및 반도체 기판(105)에 0V 정도를 각각 인가하여, 메모리셀 전류의 대소를 감지 증폭기로 판정한다.

또한, 도 4c에 있어서도, 메모리 게이트(100)에 0V 정도의 전압을 인가하고 있지만, 해당 메모리 게이트(100)에 인가하는 전압은 이것에 한정되는 것이 아니다.

다음으로, 본 실시의 형태에 있어서의 플래시 메모리(1)의 작용에 대하여 설명한다.

처음에, 메모리셀 MM00에 데이터를 기입할 때의 기입 회로(9)의 동작에 대하여 설명한다.

우선, 메모리 게이트선 MG0에 예를 들면, 8V 정도, 소스선 SL0에 5V 정도, 선택 게이트선 CG0에 1.5V 정도를 인가한다.

이 때, 기입 회로(9)에 있어서는 기입 펄스 0, 및 기입 래치(15)의 출력이Hi 신호이고, 부정 논리곱 회로(14)의 출력이 Lo 신호가 된다. 이 때, 정전류원용 트랜지스터(12)에, 예를 들면 1㎂ 정도의 일정 전류가 흐르고, 비트선 BL0을 1㎂ 정도의 일정 전류로 방전하여, 메모리셀 MM00에 전류를 흘린다.

비기입의 메모리셀 MM01에는, 메모리 게이트에 8V 정도, 소스에 5V 정도, 선택 게이트에 1.5V 정도가 인가되지만, 해당 메모리셀 MM01에 접속된 기입 회로(9)에 있어서는, 기입 펄스 1 또는 기입 래치(15)의 출력이 Lo 신호이고, 부정 논리곱 회로(14)의 출력이 Hi 신호가 된다.

Hi 신호의 전압을, 예를 들면 1.5V 정도로 하면, 기입 회로(9)는, 비트선 BL1에 1.5V 정도를 공급하여, 메모리셀 MM01의 선택 MOS 트랜지스터가 ON 하지 않고, 기입은 발생하지 않는다.

또한, 비기입의 메모리셀 MMn0, MMn1에 있어서는, 메모리 게이트(100), 소스(103), 선택 게이트(102)에 전압을 인가하지 않기 때문에 기입은 발생하지 않는다.

본 발명에서는, 메모리셀의 선택 게이트 전압에 의해 기입 전류를 제어하고 있는 것은 아니고, 비트선에 정전류원용 트랜지스터(12)의 정전류원을 접속하여 기입 전류를 제어하고 있다. 또, 본 발명에 적용 가능한 메모리셀은, 도 4에 도시한 메모리셀에 한정되는 것이 아니고, 비트선에 대하여 병렬 접속형의 메모리셀이면 무엇이든 된다.

또한, 도 5의 타이밍차트를 이용하여, 플래시 메모리(1)에 있어서의 기입 동작을 설명한다.

여기서, 도 5에서는, 위로부터 아래로, 선택 게이트선 CG0, 메모리 게이트선 MG0, 소스선 SL0, 및 비트선 BL0, BL1에서의 신호 타이밍을 각각 도시하고 있다.

예를 들면, 메모리셀 MM00에 데이터를 기입하는 경우, 우선, 선택 게이트선 CG0에 1.5V 정도를 인가한다. 그리고, 소스선 SL0에 5V 정도, 비트선 BL0, BL1에 1.5V 정도를 인가하고, 그 후, 메모리 게이트선 MG0에 8V 정도를 인가한다.

비트선 BL0, BL1을, 메모리 게이트선 MG0에 8V를 인가하기 전에 1.5V에 인가하는 이유는 기입 조건이 구비되기 전에 발생하는 기입 간섭을 방지하기 위해서이다.

선택 게이트선 CG0, 소스선 SL0, 메모리 게이트선 MG0의 전압값이 기입 조건을 만족하면, 기입 회로(9) 내에서 최적의 기입 시간에만 정전류원에 접속되어, 비트선 BL0을 정전류로 방전하여, 메모리셀 MM00에 전류를 흘린다.

도 2에서는 메모리셀 MM01에 데이터를 기입하고 있지 않지만, 만일 메모리셀 MM01에 데이터를 기입하는 경우에는, 도 5에 도시한 바와 같이, 메모리셀 MM00을 기입한 후, 기입 회로(9) 내에서 최적의 기입 시간에만 정전류원에 접속되어, 비트선 BL1을 정전류로 방전하여, 메모리셀 MM01에 전류를 흘린다. 즉, 기입 펄스는 비트선 BL의 순으로 최적의 시간에만 인가된다.

또한, 비기입의 메모리셀 MMn0, MMn1에 접속된 선택 게이트선 CGn, 소스선 SLn, 메모리 게이트선 MGn은 이 기간 0V 이다.

기입 회로(9)의 동작 타이밍은 도 5에 한정되는 것이 아니고, 예를 들면, 메모리셀 MM00의 기입 회로(9), 및 메모리셀 MM01의 기입 회로(9)를 각각 동시에 동작시켜, 비트선 BL0, BL1을 정전류로 방전하도록 해도 된다.

도 6은, 플래시 메모리(1)에 설치된 플래시 메모리 어레이(10)가 계층 구조가 된 구성예를 도시하는 도면이다. 여기서는, 기입 회로(9), 및 전류 트리밍 회로(11a)의 회로 구성은 도 2와 동일하기 때문에 설명을 생략한다.

메모리셀 MM(도 4)은, 어레이 형상으로 규칙에 맞게 배치되고, 해당 메모리셀 MM의 선택 게이트(102), 메모리 게이트(100), 및 소스(103)는, 선택 게이트선 CG0∼CGn, 메모리 게이트선 MG0∼MGn, 소스선 SL0∼SLn에 의해서 각각 공통 접속되어 있다.

또한, 메모리셀 MM의 드레인(104)은, 부 비트선 LBL에 의해서 공통 접속되어 있고, 계층 MOS 트랜지스터 ZM을 개재하여 주 비트선 MBL에 접속되어 있다.

이 주 비트선 MBL에는, 기입 회로(9)가 각각 접속되어 있고, 계층 MOS 트랜지스터 ZM의 게이트에는, 계층 게이트선 Z0이 접속되어 있다.

그리고, 메모리셀 MM00에 데이터를 기입하는 경우, 메모리 게이트선 MG0에, 예를 들면, 8V 정도, 소스선 SL0에 예를 들면 5V 정도, 선택 게이트선 CG0에 예를 들면, 1.5V 정도, 계층 게이트선 Z0에 1.5V 정도를 인가한다. 기입 회로(9)에 있어서는, 기입 펄스 0, 및 기입 래치(15)의 출력이 Hi 신호이고, 부정 논리곱 회로(14)의 출력이 Lo 신호가 된다.

이 때, 정전류원용 트랜지스터(12)에, 예를 들면 1㎂ 정도의 일정 전류가 흐르고, 주 비트선 MBL0을 예를 들면 1㎂ 정도의 일정 전류로 방전하여, 메모리셀 MM00에 전류를 흘린다.

비기입의 메모리셀 MM01에는, 메모리 게이트(100)에 8V 정도, 소스(103)에 5V 정도, 선택 게이트(102)에 1.5V 정도의 전압이 인가되지만, 메모리셀 MM01에 있어서의 기입 회로(9)에 있어서는, 기입 펄스 1 또는 기입 래치(15)의 출력이 Lo 신호이고, 부정 논리곱 회로(14)의 출력이 Hi 신호가 된다.

Hi 신호의 전압을, 예를 들면 1.5V 정도로 하면, 기입 회로(9)는 주 비트선 MBL1에 1.5V 정도를 공급하여, 메모리셀 MM01의 선택 MOS 트랜지스터가 ON 하지 않고, 기입은 발생하지 않는다.

또한, 비기입의 메모리셀 MMn0, MMn1의 메모리 게이트(100), 소스(103), 선택 게이트(102)에는 전압을 인가하지 않기 때문에, 기입은 발생하지 않게 된다.

또한, 도 6에 도시한 구성의 경우에 있어서의 데이터 기입의 타이밍차트는, 도 5에서 진술한 타이밍차트와 거의 마찬가지지만, 계층 게이트선 Z에 1.5V를 인가하는 타이밍으로 관해서는, 부 비트선 LBL에 1.5V를 충전하기 위해서, 소스선 SL0에 5V, 비트선 BL0, BL1에 1.5V를 인가하는 타이밍과 동일하다

다음으로, 도 7은, 플래시 메모리(1)에 있어서의 플래시 메모리 어레이(10)가 계층 구조가 된 구성의 다른 예를 도시하는 도면이다.

메모리셀 MM(도 4)은, 어레이 형상으로 규칙에 맞게 배치되어 있고, 해당 메모리셀 MM의 선택 게이트(102), 메모리 게이트(100), 및 소스(103)는, 선택 게이트선 CG0∼CGn, 메모리 게이트선 MG0∼MGn, 소스선 SL0∼SLn에 의해서 각각 공통 접속되어 있다.

또한, 메모리셀 MM의 드레인(104)은, 부 비트선 LBL에 의해서 공통 접속되어있고, 계층 MOS 트랜지스터 ZM0, ZM1을 개재하여 주 비트선 MBL에 접속되어 있다.

부 비트선 LBL은, 충전용 트랜지스터(전류 공급 제어용 트랜지스터) CM을 개재하여 전압원에 접속되어 있고, 해당 충전용 트랜지스터 CM의 게이트에는, 전류 미러 회로(18)가 접속되어 있다. 전류 미러 회로(18)는, 디코더 회로(17)의 트리밍 정보에 기초하여 전류를 생성하고, 충전용 트랜지스터 CM을 정전류원으로 한다.

전류 미러 회로(18)는, 2개의 트랜지스터(18a, 18b)가 전압원과 기준 전위와의 사이에 직렬 접속된 구성으로 이루어진다. 트랜지스터(18a)는, P 채널 MOS이고, 트랜지스터(18b는 N 채널 MOS로 이루어진다.

여기서, 정전류원용 트랜지스터(12)는 N 채널 MOS 트랜지스터이기 때문에, 전류 트리밍 정보는 NMOS 트랜지스터용이다. 그러나, 충전용 트랜지스터 CM은 P 채널 MOS 트랜지스터이기 때문에, 이 전류 미러 회로(18)에 의해 전류 트리밍 정보를 PMOS 트랜지스터용으로 변환하고 있다.

그리고, 트랜지스터(18a)의 게이트, 및 트랜지스터(18a, 18b)의 접속부에는, 충전용 트랜지스터 CM의 게이트가 접속되어 있다. 트랜지스터(18b)의 게이트에는, 전류 트리밍 회로(11a)에 설치된 디코더 회로(17)가 접속되어 있다.

주 비트선 MBL에는, 계층 MOS 트랜지스터 ZM0, ZM1을 개재하여, 부 비트선 LBL이 병렬로 2개 접속되어 있다. 그리고, 주 비트선 MBL에는, 기입 회로(9)가 접속되어 있다. 여기서는, 주 비트선 MBL에 대하여 부 비트선 LBL이 병렬로 2개 접속된 경우에 대해 기재했지만, 해당 부 비트선 LBL은, 복수개를 병렬 접속하는 구성으로 하여도 된다.

이들 계층 MOS 트랜지스터 ZM0, ZM1의 게이트에는, 게이트 신호 Z0, Z1이 입력되도록 접속되어 있다.

또한, 기입 회로(9)는, 도 2에 도시하는 기입 회로와 마찬가지의 구성인 정전류원용 트랜지스터(12), 래치 스위치(13), 및 기입 래치(15)에, 트랜지스터(19, 20)가 새롭게 설치된 구성으로 이루어진다. 또한, 전류 트리밍 회로(11a)의 회로 구성은 도 2와 동일하기 때문에 설명을 생략한다.

트랜지스터(19, 20)는, N 채널 MOS로 이루어진다. 트랜지스터(19)의 한쪽의 접속부에는, 정전류원용 트랜지스터(12)의 다른 쪽의 접속부가 접속되어 있다.

트랜지스터(19)의 다른 쪽의 접속부에는, 트랜지스터(20)의 한쪽의 접속부가 접속되어 있고, 해당 트랜지스터(20)의 다른 쪽의 접속부에는 기준 전위(VSS)가 접속되어 있다.

트랜지스터(19)의 게이트에는, 기입 래치(15)의 출력부가 접속되어 있고, 해당 기입 래치(15)에 축적된 데이터에 기초하여, ON/OFF 동작을 행한다. 트랜지스터(20)의 게이트에는 기입 펄스가 입력되도록 접속되어 있고, 해당 기입 펄스에 기초하여 ON/OFF 동작을 행한다.

그리고, 메모리셀 MM00에 데이터를 기입하는 경우, 메모리 게이트선 MG0에 예를 들면, 8V 정도, 소스선 SL0에 5V 정도, 선택 게이트선 CG0에 1.5V 정도, 계층 MOS 게이트선 Z0에 1.5V 정도를 인가한다.

기입 회로(9)에 있어서는, 기입 펄스 0, 및 기입 래치(15)의 출력이 Hi 신호이고, 트랜지스터(19, 20)가 ON이 되고, 배선 n1이 Lo 신호가 된다.

이 때, 정전류원용 트랜지스터(12)에, 예를 들면 1㎂ 정도의 정전류가 흐르고, 주 비트선 MBL0을, 예를 들면 1㎂ 정도의 일정 전류로 방전하여, 메모리셀 MM00에 전류를 흘린다.

또한, 비기입의 메모리셀 MM01에는, 메모리 게이트(100)에 8V 정도, 소스(103)에 5V 정도, 선택 게이트(102)에 1.5V 정도의 전압이 인가된다.

주 비트선 MBL0에는 정전류원이 접속되어 있기 때문에, 계층 MOS 트랜지스터 ZM1을 오프로 해야 한다. 이 때, 부 비트선 LBL1은 오픈이 되기 때문에, 메모리셀 MM01에 기입 간섭이 발생한다.

이것을 방지하기 위해서 부 비트선 LBL1을, 예를 들면 1.5V로 충전하는 충전용 트랜지스터 CM1을 부 비트선 LBL1에 접속한다. 마찬가지로 다른 부 비트선 LBL에 충전용 트랜지스터 CM을 접속한다. 충전용 트랜지스터 CM은, 예를 들면, P 채널 MOS로 이루어진다.

충전용 트랜지스터 CM은 부 비트선 LBL을 충전할 수 있으면 되기 때문에, 예를 들면, 0.5㎂ 정도의 전류 능력이어도 되고, 또한 제조 변동, 온도 특성을 고려하면 정전류원인 것이 바람직하다.

또한, 도 2에서는, 비기입을 실현하기 위해서 기입 회로(9)로부터 비트선 BL에 1.5V 정도를 인가했었지만, 도 7의 구성에서는, 충전용 트랜지스터 CM이 부 비트선 LBL을 1.5V 정도로 충전하기 때문에, 기입 회로(9) 내에서 1.5V 정도를 출력하는 기능을 갖출 필요는 없다.

그 때문에, 기입 회로(9)에 있어서는, 기입 펄스 1, 또는 기입 래치(15)의출력이 Lo 신호일 때, 트랜지스터(19), 또는 트랜지스터(20)가 OFF하여, 배선 n1이 오픈이 된다. 따라서, 기입 회로(9)는 주 비트선 MBL1을 오픈으로 한다.

단, 기입 회로(9) 내에서 1.5V 정도를 출력하는 기능을 갖고 있어도 문제는 없다. 또한, 비기입의 메모리셀 MMn0, MMn1, MMn2, MMn3에는, 메모리 게이트(100), 소스(103), 선택 게이트(102)에 전압을 인가하지 않는다. 따라서, 기입은 발생하지 않는다.

또한, 도 7의 구성에서는 충전용 트랜지스터 CM의 게이트를 공통 접속하고 있다. 그 때문에, 기입 시 항상 0.5㎂ 정도의 충전 전류가 흐른다. 여기서, 기입 전류를 1㎂ 정도로 하기 위해서는, 기입 회로(9) 내에서 접속하는 정전류원(정전류원용 트랜지스터(12))의 방전 전류를 기입 전류와 충전용 트랜지스터 전류의 합인 1.5㎂ 정도로 할 필요가 있다.

또한, 충전용 트랜지스터 CM의 게이트를 공통 접속하는 구성으로 했지만, 해당 충전용 트랜지스터 CM의 게이트는, 공통 접속하지 않고 어드레스마다 선택 가능하게 해도 된다.

또한, 도 7에 있어서는, 정전류원용 트랜지스터(12)를 N 채널 MOS 트랜지스터, 충전용 트랜지스터 CM을 P 채널 MOS 트랜지스터로 했지만, 각각, 그것에 한정되는 것이 아니다.

또한, 전류 트리밍 회로(11a)를 사용하여 충전용 트랜지스터 CM을 정전류원으로 했지만, 다른 방법으로 정전류원로 하여도 된다. 또한, 트랜지스터(19, 20) 대신에 부정 논리곱 회로를 설치하도록 해도 된다.

여기서, 도 7에 있어서의 메모리셀 MM00에 데이터를 기입할 때의 동작을 도 8의 타이밍차트를 이용하여 설명한다.

여기서, 도 8에 있어서는, 위로부터 아래로, 선택 게이트선 CG0, 메모리 게이트선 MG0, 소스선 SL0, 계층 MOS 게이트선 Z0, 부 비트선 LBL0, LBL1, LBL2, LBL3, 및 주 비트선 MBL0, MBL1에서의 신호 타이밍을 각각 도시하고 있다.

우선, 선택 게이트선 CG0에 1.5V 정도를 인가한다. 그리고, 소스선 SL0에 5V 정도, 계층 MOS 게이트선 Z0에 1.5V 정도를 인가하고, 충전용 트랜지스터 CM을 ON시켜서 부 비트선 LBL0, LBL1, LBL2, LBL3에 1.5V 정도를 각각 인가하고, 그 후, 메모리 게이트선 MG0에 8V 정도를 인가한다.

부 비트선 LBL0, LBL1, LBL2, LBL3을, 메모리 게이트선 MG0에 8V 정도를 인가하기 전에 1.5V 정도로 인가하는 이유는 기입 조건이 구비되기 전에 발생하는 기입 간섭을 방지하기 위해서이다.

선택 게이트선 CG0, 소스선 SL0, 메모리 게이트선 MG0의 전압값이 기입 조건을 만족하면, 기입 회로(9) 내에서 최적의 기입 시간에만 정전류원에 접속되어, 주 비트선 MBL0을 정전류로 방전하여, 메모리셀 MM00에 전류를 흘린다.

도 7에 있어서는, 메모리셀 MM02에 데이터를 기입하고 있지 않지만, 만일 메모리셀 MM02에 데이터를 기입하는 경우, 도 8과 같이 메모리셀 MM00을 기입한 후, 기입 회로(9) 내에서 최적의 기입 시간에만 정전류원에 접속되어, 주 비트선 MBL1을 정전류로 방전하여, 메모리셀 MM02에 전류를 흘린다. 즉, 기입 펄스는 주 비트선 MBL의 순으로 최적의 시간에만 인가된다.

또한, 비기입의 메모리셀 MMn0, MMn1, MMn2, MMn3에 접속된 선택 게이트선 CGn, 소스선 SLn, 메모리 게이트선 MGn은 이 기간 0V 이다.

기입 회로(9)의 동작 타이밍은 도 8에 한정되는 것이 아니고, 예를 들면, 메모리셀 MM00의 기입 회로(9), 및 메모리셀 MM02의 기입 회로(9)를 각각 동시에 동작시켜, 주 비트선 MBL0, MBL1을 정전류로 방전하도록 해도 된다.

도 9는, 본 발명에 따른 반도체 집적 회로 장치의 일례인 플래시 메모리 내장 싱글 칩의 마이크로컴퓨터(반도체 집적 회로 장치) MC의 블록도이다.

이 마이크로컴퓨터 MC는, 상기한 플래시 메모리(1)(도 1)와 동일한 구성으로 이루어지는 플래시 메모리(불휘발성 기억부)(1a)를 온칩으로 구비한 시스템 LSI이고, 그 외에 CPU(중앙 정보 처리 장치)(21), CPG(22), DMAC(23), 타이머(24), SCI(25), ROM(26), BSC(27), RAM(28), 입출력 포트 IOP1∼IOP9 등으로 구성되어 있다.

CPU(Central Processing Unit)(21)는, ROM(26)에 저장된 프로그램 등에 기초하여 마이크로컴퓨터 MC의 모든 제어를 담당한다.

ROM(Read Only Memory)(26)는, CPU(21)이 실행하여야 할 프로그램이나 고정 데이터 등을 기억한다. RAM(Random Access Memory)(28)는, CPU(21)에 의한 연산 결과를 기억하거나, 해당 CPU(21)의 작업 영역을 제공한다.

DMAC(Direct Memory Access Controller)(23)는, ROM(26), 및 RAM(28)과 외부 접속된 주 메모리와의 사이의 데이터를 소정의 블록 단위로 전송하는 제어를 담당한다.

SCI(Serial Communication Interface)(25)는, 외부 장치와의 사이에서 직렬 통신을 행한다. 타이머(24)는, 설정된 시간을 카운트하여, 설정 시간에 도달하면 플래그를 세트하거나, 인터럽트 요구를 발생한다.

CPG(Clock Pulse Generator)(22)는, 어떤 주파수의 클럭 신호를 생성하여, 동작 클럭으로서 시스템 클럭을 공급한다. 입출력 포트 IOP1∼IOP9는, 마이크로컴퓨터를 외부 접속할 때의 입출력 단자이다.

또한, 마이크로컴퓨터 MC는, CPU(21), 플래시 메모리(1a), ROM(26), RAM(28), DMAC(23), 및 일부의 입출력 포트 IOP1∼IOP5가 메인 어드레스 버스 IAB, 메인 데이터 버스 IDB에 의해서 각각 서로 접속되어 있다.

또한, 타이머(24)나 SCI(25) 등의 주변 회로와 입출력 보우트 IOP1∼IOP9는, 주변 어드레스 버스 PAB, 및 주변 데이터 버스 PDB에 의해 서로 접속되어 있다.

BSC(27)는, 상기한 메인 어드레스 버스 IAB, 및 메인 데이터 버스 IDB와 주변 어드레스 버스 PAB, 및 주변 데이터 버스 PDB 와의 사이에서 신호의 전송을 제어함과 함께, 각각의 버스의 상태를 제어한다.

그에 따라, 본 실시의 형태에 따르면, 정전류원용 트랜지스터(12)에 의해, 데이터 기입을 정전류에 의해 행하기 때문에, 메모리셀 MM의 임계값 변동량의 변동을 대폭 저감할 수 있음과 함께, 기입 시의 소비 전류를 삭감할 수 있다.

또한, 소비 전류를 삭감하는 것에 의해, 메모리셀 MM에의 동시 기입수를 증가시킬 수가 있어, 플래시 메모리(1, 1a)의 기입 동작의 고속화를 실현할 수 있다.

또한, 본 발명의 실시 형태에서는, 플래시 메모리(1)의 플래시 메모리 어레이(10)가, 도 2, 도 6, 및 도 7에 각각 도시한 구성으로 했지만, 해당 플래시 메모리 어레이(10)의 구성은, 이것에 한정되는 것이 아니다.

도 10, 및 도 11에, 도 2에 도시한 플래시 메모리 어레이가 다른 구성과 그 동작 타이밍차트를 도시한다. 도 10에 있어서는 메모리셀 MM00∼MMn0의 선택 게이트(102)에 접속되는 선택 게이트선 CG0에는 1.2V의 전압을 인가하여, 도 2의 구성과 비교하여 선택 게이트(102)와 메모리 게이트(100)와의 사이에 의해 높은 전계 집중을 일으키게 하도록 구성되어 있다.

선택 게이트선 CG에 1.5V의 전압을 인가함으로써, 메모리 게이트(100)의 임계값 전압의 변화에 있어서 포화 전압 레벨이 1.2V를 인가한 경우와 비교하여 상대적으로 낮게 되어, 소거 동작, 또는 기입 동작 시에 메모리 게이트(100)의 절연막에 공급하는 스트레스를 상대적으로 저감할 수 있어서, 재기록 횟수가 상대적으로 향상된다.

한편, 선택 게이트선 CG에 1.2V의 전압을 인가함으로써, 메모리 게이트(100)의 임계값 전압의 변화에 있어서 포화 전압 레벨이, 보다 높아지게 되기 때문에, 데이터의 유지 특성을 개선하는 것이 가능하게 된다.

도 12에 도시하는 CG 드라이버에 있어서는, 선택 게이트선 CG에 인가하는 전압을 1.5V와 1.2V의 어느 쪽인지를 선택할 수 있도록 구성하여, 선택 게이트선 CG에 인가할 전압을 선택할 수 있도록 구성된다.

통상의 사용에 있어서는 선택 게이트선 CG에 1.5V를 인가하도록 하고, 데이터의 유지 특성을 보다 향상시키고자 한 경우에는, 1.2V를 선택하도록 하는 등, 재기록 횟수와 데이터의 유지 특성과의 관계로부터 선택하면 된다.

선택 게이트선에 1.5V와 1.2V의 어느 전압을 인가할까의 선택 방법에 대해서는 특별히 한정하지 않고, 외부로부터의 커맨드나 소정의 레지스터에의 선택치의 설정 등이어도 된다.

이상, 본 발명자에 의해서 이루어진 발명을 발명의 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시 형태에 한정되는 것이 아니고, 그 요지를 일탈하지 않는 범위에서 여러 가지 변경 가능한 것은 물론이다.

예를 들면, 상기 실시 형태에서는, 정전류원용 트랜지스터에 공급하는 전압을 전류 트리밍 회로에 의해서 생성하는 구성으로 했지만, 정전류원을 생성하는 회로이면 다른 회로 구성이어도 된다.

본원에 있어서 개시되는 발명 중, 대표적인 것에 의해서 얻어지는 효과를 간단히 설명하면 이하와 같다.

(1) 데이터 기입 시에 불휘발성 메모리셀에 흐르는 전류값을 제어하는 것에 의해, 해당 불휘발성 메모리셀의 임계값 변동량의 변동을 대폭 저감할 수 있다.

(2) 또한, 상기 (1)에 의해, 기입 시의 소비 전류를 저감할 수 있으므로, 전원 회로 등을 소형화할 수 있음과 함께, 기입 동작의 고속화를 실현할 수 있다.

(3) 또한, 상기 (1), (2)에 의해, 불휘발성 반도체 기억 장치, 및 그것을 이용한 반도체 집적 회로 장치의 소형화, 및 고성능화를 실현할 수 있다.

Claims

전압원과 불휘발성 메모리셀과의 사이에 직렬 접속된 전류 공급 제어용 트랜지스터, 또는 상기 불휘발성 메모리셀과 기준 전위와의 사이에 직렬 접속된 전류 흡수 제어용 트랜지스터 중 어느 하나를 구비하며,

상기 전류 공급 제어용 트랜지스터, 또는 상기 전류 흡수 제어용 트랜지스터는, 전류-전압 특성에 있어서의 전류 포화 영역에서 동작시키는 것에 의해, 데이터 기입 시에, 불휘발성 메모리셀에 흐르는 전류를 제어하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
전압원과 불휘발성 메모리셀과의 사이에 직렬 접속된 전류 공급 제어용 트랜지스터, 및 상기 불휘발성 메모리셀과 기준 전위와의 사이에 직렬 접속된 전류 흡수 제어용 트랜지스터를 구비하며,

상기 전류 공급 제어용 트랜지스터, 및 상기 전류 흡수 제어용 트랜지스터는, 전류-전압 특성에 있어서의 전류 포화 영역에서 동작시키는 것에 의해, 데이터 기입 시에, 불휘발성 메모리셀에 흐르는 전류를 제어하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제2항에 있어서,

상기 전류 공급 제어용 트랜지스터에 흐르는 전류와, 상기 전류 흡수 제어용트랜지스터에 흐르는 전류와의 차가, 상기 불휘발성 메모리셀의 기입 전류가 되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제2항 또는 제3항에 있어서,

전류 트리밍 정보가 저장된 트리밍 정보 저장부와, 상기 트리밍 정보 저장부의 전류 트리밍 정보를 디코드하여, 어떤 전압을 출력하는 디코더 회로로 이루어지는 트리밍부를 구비하며,

상기 트리밍부는, 1개의 상기 전류 트리밍 정보에 기초하여, 상기 전류 공급 제어용 트랜지스터, 및 상기 전류 흡수 제어용 트랜지스터의 게이트에 각각 인가할 전압을 생성하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항에 있어서,

전류 트리밍 정보가 저장된 트리밍 정보 저장부와,

상기 트리밍 정보 저장부의 전류 트리밍 정보를 디코드하여, 어떤 전압을 출력하는 디코더 회로로 이루어지는 트리밍부를 구비하며,

상기 트리밍부는, 상기 전류 트리밍 정보에 기초하여, 상기 전류 공급 제어용 트랜지스터, 또는 상기 전류 흡수 제어용 트랜지스터 중 어느 한쪽의 게이트에 인가할 전압을 생성하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항 내지 제5항 중 어느 한 항에 있어서,

상기 트리밍 정보 저장부에는, 전원 회로에서의 트리밍 정보가 저장되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항 내지 제6항 중 어느 한 항에 있어서,

상기 불휘발성 메모리셀은, 선택 게이트와 메모리 게이트를 갖는 2 트랜지스터 구성으로 이루어지는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제7항에 있어서,

상기 전류 공급 제어용 트랜지스터, 및 상기 전류 흡수 제어용 트랜지스터의 게이트 길이는, 상기 불휘발성 메모리셀의 선택 게이트의 게이트 길이보다도 긴 것을 특징으로 하는 불휘발성 반도체 기억 장치.
불휘발성 기억부와, 중앙 처리 장치를 갖고 상기 중앙 처리 장치는 소정의 처리를 실행하여, 상기 불휘발성 기억부에 동작 지시를 행하는 것이 가능하고, 상기 불휘발성 기억부는, 정보를 저장하는 복수개의 불휘발성 메모리셀을 갖는 반도체 집적 회로 장치에 있어서,

상기 불휘발성 기억부는, 전압원과 불휘발성 메모리셀과의 사이에 직렬 접속된 전류 공급 제어용 트랜지스터, 또는 상기 불휘발성 메모리셀과 기준 전위와의 사이에 직렬 접속된 전류 흡수 제어용 트랜지스터 중 어느 하나를 구비하고,

상기 전류 공급 제어용 트랜지스터, 또는 상기 전류 흡수 제어용 트랜지스터는, 전류-전압 특성에 있어서의 전류 포화 영역에서 동작시키는 것에 의해, 데이터 기입 시에, 상기 불휘발성 메모리셀에 흐르는 전류를 제어하는 것을 특징으로 하는 반도체 집적 회로 장치.
불휘발성 기억부와, 중앙 처리 장치를 갖고 상기 중앙 처리 장치는 소정의 처리를 실행하여, 상기 불휘발성 기억부에 동작 지시를 행하는 것이 가능하고, 상기 불휘발성 기억부는, 정보를 저장하는 복수개의 불휘발성 메모리셀을 갖는 반도체 집적 회로 장치에 있어서,

상기 불휘발성 기억부는,

전압원과 불휘발성 메모리셀과의 사이에 직렬 접속된 전류 공급 제어용 트랜지스터, 및 상기 불휘발성 메모리셀과 기준 전위와의 사이에 직렬 접속된 전류 흡수 제어용 트랜지스터를 구비하고,

상기 전류 공급 제어용 트랜지스터, 및 상기 전류 흡수 제어용 트랜지스터는, 전류-전압 특성에 있어서의 전류 포화 영역에서 동작시키는 것에 의해, 데이터 기입 시에, 상기 불휘발성 메모리셀에 흐르는 전류를 제어하는 것을 특징으로 하는 반도체 집적 회로 장치.
제10항에 있어서,

상기 전류 공급 제어용 트랜지스터에 흐르는 전류와, 상기 전류 흡수 제어용 트랜지스터에 흐르는 전류와의 차가, 상기 불휘발성 메모리셀의 기입 전류가 되는것을 특징으로 하는 반도체 집적 회로 장치.
제10항 또는 제11항에 있어서,

전류 트리밍 정보가 저장된 트리밍 정보 저장부와,

상기 트리밍 정보 저장부의 전류 트리밍 정보를 디코드하여, 어떤 전압을 출력하는 디코더 회로로 이루어지는 트리밍부를 구비하며,

상기 트리밍부는, 1개의 상기 전류 트리밍 정보에 기초하여, 상기 전류 공급 제어용 트랜지스터, 및 상기 전류 흡수 제어용 트랜지스터의 게이트에 각각 인가할 전압을 생성하는 것을 특징으로 하는 반도체 집적 회로 장치.
제9항에 있어서,

전류 트리밍 정보가 저장된 트리밍 정보 저장부와,

상기 트리밍 정보 저장부의 전류 트리밍 정보를 디코드하여, 어떤 전압을 출력하는 디코더 회로로 이루어지는 트리밍부를 구비하며,

상기 트리밍부는, 상기 전류 트리밍 정보에 기초하여, 상기 전류 공급 제어용 트랜지스터, 또는 상기 전류 흡수 제어용 트랜지스터 중 어느 한쪽의 게이트에 인가할 전압을 생성하는 것을 특징으로 하는 반도체 집적 회로 장치.
제9항 내지 제13항 중 어느 한 항에 있어서,

상기 트리밍 정보 저장부에는, 전원 회로에서의 트리밍 정보가 저장되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
제9항 내지 제14항 중 어느 한 항에 있어서,

상기 불휘발성 메모리셀은, 선택 게이트와 메모리 게이트를 갖는 2 트랜지스터 구성으로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치.
제15항에 있어서,

상기 전류 공급 제어용 트랜지스터, 및 상기 전류 흡수 제어용 트랜지스터의 게이트 길이는, 상기 불휘발성 메모리셀의 선택 게이트의 게이트 길이보다도 긴 것을 특징으로 하는 반도체 집적 회로 장치.
전압원과 불휘발성 메모리셀과의 사이에 직렬 접속된 전류 공급 제어용 트랜지스터, 또는 상기 불휘발성 메모리셀과 기준 전위와의 사이에 직렬 접속된 전류 흡수 제어용 트랜지스터 중 어느 하나를 구비하며,

상기 불휘발성 메모리셀은 제어 트랜지스터와 전하 축적 영역을 갖는 메모리 트랜지스터를 갖고 제어 트랜지스터의 제어 게이트에 제1 전압을 인가하고, 메모리 트랜지스터의 제어 게이트에 제2 전압을 인가하고,

상기 전류 공급 제어용 트랜지스터, 또는 상기 전류 흡수 제어용 트랜지스터는,

전류-전압 특성에 있어서의 전류 포화 영역에서 동작시키는 것에 의해, 데이터 기입 시에, 불휘발성 메모리셀에 흐르는 전류를 제어함과 함께, 상기 제2 전압보다도 작은 제3 전압과 제3 전압보다도 작은 제4 전압과의 어느 한쪽의 전압을 상기 제1 전압으로서 선택적으로 상기 제어 트랜지스터의 제어 게이트에 인가하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제17항에 있어서,

상기 제어 트랜지스터의 제어 게이트에 인가하는 상기 제1 전압을 생성하는 회로를 갖고 상기 회로는 상기 제3 전압과 상기 제4 전압 중 어느 한쪽의 전압을 상기 제1 전압으로서 출력하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제18항에 있어서,

상기 제1 전압으로서 상기 제3 전압과 상기 제4 전압의 어느 쪽의 전압을 출력할지를 결정하는 정보를 저장한 레지스터를 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제18항에 있어서,

상기 회로에서 상기 제1 전압으로서 상기 제3 전압과 상기 제4 전압의 어느 쪽의 전압을 출력할지를 결정하는 정보를 갖는 명령에 의해 결정되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.