JPH11273388A - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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- JPH11273388A JPH11273388A JP7878698A JP7878698A JPH11273388A JP H11273388 A JPH11273388 A JP H11273388A JP 7878698 A JP7878698 A JP 7878698A JP 7878698 A JP7878698 A JP 7878698A JP H11273388 A JPH11273388 A JP H11273388A
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- bit line
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
Abstract
(57)【要約】
【課題】 メモリセルトランジスタに対して安定した書
き込みを行う。 【解決手段】 ビット線３及び書き込み段位Ｖpの間
に、メモリセルトランジスタ１と並列にダミーセルトラ
ンジスタ１１を接続し、各メモリセルトランジスタ１が
選択される前にダミーセルトランジスタ１１を介してビ
ット線３に書き込み電位Ｖpを供給する。ビット線３を
接地電位と書き込み電位Ｖpとの間の中間電位までプリ
チャージしておくことにより、書き込み動作の開始時点
で、ビット線３の電位ＶBLを短時間で安定させることが
できる。
き込みを行う。 【解決手段】 ビット線３及び書き込み段位Ｖpの間
に、メモリセルトランジスタ１と並列にダミーセルトラ
ンジスタ１１を接続し、各メモリセルトランジスタ１が
選択される前にダミーセルトランジスタ１１を介してビ
ット線３に書き込み電位Ｖpを供給する。ビット線３を
接地電位と書き込み電位Ｖpとの間の中間電位までプリ
チャージしておくことにより、書き込み動作の開始時点
で、ビット線３の電位ＶBLを短時間で安定させることが
できる。
Description
【０００１】
【発明の属する技術分野】本発明は、安定した書き込み
動作を行えるようにした不揮発性半導体メモリ装置に関
する。
動作を行えるようにした不揮発性半導体メモリ装置に関
する。
【０００２】
【従来の技術】電気的に消去可能なプログラマブルＲＯ
Ｍ(EEPROM:Electrically Erasable Programmable ROM)
においては、フローティングゲートとコントロールゲー
トとを有する２重ゲート構造のトランジスタによってメ
モリセルが形成される。このような２重ゲート構造のメ
モリセルトランジスタの場合、フローティングゲートの
ドレイン領域側に発生するホットエレクトロンをソース
側へ加速し、その加速電子の一部をフローティングゲー
トへ注入することによってデータの書き込みが行われ
る。そして、フローティングゲートに電荷が注入された
か否かによるメモリセルトランジスタの動作特性の差を
検出すること、即ち、しきい値の変化を検出すること
で、データの読み出しが行われる。
Ｍ(EEPROM:Electrically Erasable Programmable ROM)
においては、フローティングゲートとコントロールゲー
トとを有する２重ゲート構造のトランジスタによってメ
モリセルが形成される。このような２重ゲート構造のメ
モリセルトランジスタの場合、フローティングゲートの
ドレイン領域側に発生するホットエレクトロンをソース
側へ加速し、その加速電子の一部をフローティングゲー
トへ注入することによってデータの書き込みが行われ
る。そして、フローティングゲートに電荷が注入された
か否かによるメモリセルトランジスタの動作特性の差を
検出すること、即ち、しきい値の変化を検出すること
で、データの読み出しが行われる。
【０００３】図３は、２重ゲート構造のメモリセルトラ
ンジスタを有する半導体メモリ装置の構成を示す回路図
である。この図においては、メモリセルを４行×１列に
配置した場合を示し、列選択の回路は省略してある。メ
モリセルトランジスタ１は、電気的に独立したフローテ
ィングゲート及びフローティングゲートに一部が重なる
コントロールゲートを有する。このメモリセルトランジ
スタ１は、コントロールゲートに印加される電位に応答
してオン／オフするものであり、フローティングゲート
に蓄積される電荷の量に応じてそのしきい値を変動させ
る。ワード線２は、メモリセルトランジスタ１の各行に
対応して配置され、各メモリセルトランジスタ１のコン
トロールゲートにそれぞれ接続される。ビット線３は、
メモリセルトランジスタ１の列に対応して配置され、各
メモリセルトランジスタ１のドレインが共通に接続され
ると共に、電流制御素子としてのトランジスタ５に接続
される。ソース線４は、各メモリセルトランジスタ１の
間に配置され、各メモリセルトランジスタ１のソースが
共通に接続される。このソース線４は、書き込み動作の
際、各メモリセルトランジスタ１に対して書き込み電位
Ｖpを供給する。電流制御トランジスタ５は、ビット線
３と接地点との間に接続され、ゲートに印加される電位
Ｖciに応じてビット線３から接地点へ流れ出す書き込み
電流ｉpを制御する。即ち、書き込み動作において、ソ
ース線４に書き込み電位Ｖpが印加され、ビット線３が
電流制御トランジスタ５を介して接地されると、選択状
態にあるメモリセルトランジスタ１を通して書き込み電
流ｉpが流れる。電流制御トランジスタ５は、このとき
の書き込み電流ｉpの量を一定に維持するように制御す
る。
ンジスタを有する半導体メモリ装置の構成を示す回路図
である。この図においては、メモリセルを４行×１列に
配置した場合を示し、列選択の回路は省略してある。メ
モリセルトランジスタ１は、電気的に独立したフローテ
ィングゲート及びフローティングゲートに一部が重なる
コントロールゲートを有する。このメモリセルトランジ
スタ１は、コントロールゲートに印加される電位に応答
してオン／オフするものであり、フローティングゲート
に蓄積される電荷の量に応じてそのしきい値を変動させ
る。ワード線２は、メモリセルトランジスタ１の各行に
対応して配置され、各メモリセルトランジスタ１のコン
トロールゲートにそれぞれ接続される。ビット線３は、
メモリセルトランジスタ１の列に対応して配置され、各
メモリセルトランジスタ１のドレインが共通に接続され
ると共に、電流制御素子としてのトランジスタ５に接続
される。ソース線４は、各メモリセルトランジスタ１の
間に配置され、各メモリセルトランジスタ１のソースが
共通に接続される。このソース線４は、書き込み動作の
際、各メモリセルトランジスタ１に対して書き込み電位
Ｖpを供給する。電流制御トランジスタ５は、ビット線
３と接地点との間に接続され、ゲートに印加される電位
Ｖciに応じてビット線３から接地点へ流れ出す書き込み
電流ｉpを制御する。即ち、書き込み動作において、ソ
ース線４に書き込み電位Ｖpが印加され、ビット線３が
電流制御トランジスタ５を介して接地されると、選択状
態にあるメモリセルトランジスタ１を通して書き込み電
流ｉpが流れる。電流制御トランジスタ５は、このとき
の書き込み電流ｉpの量を一定に維持するように制御す
る。
【０００４】行選択回路６は、各ワード線２に接続さ
れ、ロウアドレス情報に基づいて生成した行選択信号Ｌ
Ｓ１〜ＬＳ４を各ワード線２に供給する。この行選択信
号ＬＳ１〜ＬＳ４は、選択クロックφcに応答し、４行
のワード線２の何れか１本を選択的に活性化するもので
あり、活性化されたワード線２に接続されるメモリセル
トランジスタ１のコントロールゲートをオンさせる。
尚、メモリセルトランジスタ１を複数列配置する場合に
は、カラムアドレス情報に基づいて所望の列を選択する
ように構成する。これにより、複数のメモリセルトラン
ジスタ１の内の１つが、ロウアドレス情報に従って選択
されてビット線３に接続される。
れ、ロウアドレス情報に基づいて生成した行選択信号Ｌ
Ｓ１〜ＬＳ４を各ワード線２に供給する。この行選択信
号ＬＳ１〜ＬＳ４は、選択クロックφcに応答し、４行
のワード線２の何れか１本を選択的に活性化するもので
あり、活性化されたワード線２に接続されるメモリセル
トランジスタ１のコントロールゲートをオンさせる。
尚、メモリセルトランジスタ１を複数列配置する場合に
は、カラムアドレス情報に基づいて所望の列を選択する
ように構成する。これにより、複数のメモリセルトラン
ジスタ１の内の１つが、ロウアドレス情報に従って選択
されてビット線３に接続される。
【０００５】選択クロックφcは、アドレス情報の切り
換わりのタイミングに同期して生成されるものであり、
図４に示すように、アドレス情報が切り換えられる第１
の期間Ｐ１及びメモリセルトランジスタ１に対して書き
込みを行う第２の期間Ｐ２を設定する。第１の期間Ｐ１
では、アドレス情報の切り換えが完了するまでの間、行
選択信号ＬＳ１〜ＬＳ４が全てのメモリセルトランジス
タ１のコントロールゲートを非選択とする。この間、ビ
ット線３は電気的にフローティング状態となり、それま
での電位が保持される。第２の期間Ｐ２では、切り換え
が完了したアドレス情報に従い、行選択信号ＬＳ１〜Ｌ
Ｓ４の何れかが立ち上げられてメモリセルトランジスタ
１の１つが選択される。特定のメモリセルトランジスタ
１が選択されると、そのメモリセルトランジスタ１を通
して、ソース線４からビット線３側へ書き込み電流ｉp
が流れる。このとき、ビット線３の電位ＶBLは、書き込
み電流ｉpが流れることにより徐々に上昇し、所定の時
間を経過した後、メモリセルトランジスタ１と電流制御
トランジスタ５との駆動能力の比によって決まる所定の
電位となって安定する。
換わりのタイミングに同期して生成されるものであり、
図４に示すように、アドレス情報が切り換えられる第１
の期間Ｐ１及びメモリセルトランジスタ１に対して書き
込みを行う第２の期間Ｐ２を設定する。第１の期間Ｐ１
では、アドレス情報の切り換えが完了するまでの間、行
選択信号ＬＳ１〜ＬＳ４が全てのメモリセルトランジス
タ１のコントロールゲートを非選択とする。この間、ビ
ット線３は電気的にフローティング状態となり、それま
での電位が保持される。第２の期間Ｐ２では、切り換え
が完了したアドレス情報に従い、行選択信号ＬＳ１〜Ｌ
Ｓ４の何れかが立ち上げられてメモリセルトランジスタ
１の１つが選択される。特定のメモリセルトランジスタ
１が選択されると、そのメモリセルトランジスタ１を通
して、ソース線４からビット線３側へ書き込み電流ｉp
が流れる。このとき、ビット線３の電位ＶBLは、書き込
み電流ｉpが流れることにより徐々に上昇し、所定の時
間を経過した後、メモリセルトランジスタ１と電流制御
トランジスタ５との駆動能力の比によって決まる所定の
電位となって安定する。
【０００６】
【発明が解決しようとする課題】メモリセルトランジス
タ１においては、書き込み電位Ｖp及び書き込み電流ｉp
の値や書き込み電流ｉpを流す時間等によって書き込み
量、即ち、フローティングゲートへの電荷の注入量が決
定される。このため、安定した書き込み動作を行うため
には、書き込み動作の期間を正確に制御すると共に、そ
の期間中、書き込み電位Ｖp及び書き込み電流ｉpを一定
に保つことが好ましい。
タ１においては、書き込み電位Ｖp及び書き込み電流ｉp
の値や書き込み電流ｉpを流す時間等によって書き込み
量、即ち、フローティングゲートへの電荷の注入量が決
定される。このため、安定した書き込み動作を行うため
には、書き込み動作の期間を正確に制御すると共に、そ
の期間中、書き込み電位Ｖp及び書き込み電流ｉpを一定
に保つことが好ましい。
【０００７】しかしながら、図４に示すように、ビット
線３の電位ＶBLが接地電位近くまで下がっている状態で
書き込み動作を開始すると、開始時点ではソース線４と
ビット線３との間の電位差が大きくなっているため、一
時的にメモリセルトランジスタ１を流れる書き込み電流
ｉpが増加する。このような書き込み電流ｉpの一時的な
増加は、メモリセルトランジスタ１に対する書き込み動
作を不安定にし、書き込み量をばらつかせる。特に、装
置を低電圧駆動する場合や、メモリセルトランジスタ１
に多値データを記憶させるような場合には、書き込み量
のばらつきが書き込みエラーを招きやすくなる。
線３の電位ＶBLが接地電位近くまで下がっている状態で
書き込み動作を開始すると、開始時点ではソース線４と
ビット線３との間の電位差が大きくなっているため、一
時的にメモリセルトランジスタ１を流れる書き込み電流
ｉpが増加する。このような書き込み電流ｉpの一時的な
増加は、メモリセルトランジスタ１に対する書き込み動
作を不安定にし、書き込み量をばらつかせる。特に、装
置を低電圧駆動する場合や、メモリセルトランジスタ１
に多値データを記憶させるような場合には、書き込み量
のばらつきが書き込みエラーを招きやすくなる。
【０００８】そこで本発明は、メモリセルトランジスタ
に対して安定した書き込みを行うようにすることを目的
とする。
に対して安定した書き込みを行うようにすることを目的
とする。
【０００９】
【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、その特徴とするところ
は、電気的に独立したフローティングゲートを有し、こ
のフローティングゲートに蓄積される電荷の量に応じて
オン抵抗値を変化させるメモリセルトランジスタと、上
記メモリセルトランジスタと同一の構造を有するダミー
セルトランジスタと、上記メモリセルトランジスタ及び
上記ダミーセルトランジスタのドレインに接続されるビ
ット線と、上記ビット線に接続される電流制御素子と、
を備え、第１の期間で、上記ビット線を上記電流制御素
子を介して第１の電位に接続すると共に、上記ダミーセ
ルトランジスタを介して第２の電位に接続して上記ビッ
ト線を所定の電位にプリチャージし、第２の期間で、上
記ビット線を上記電流制御素子を介して第１の電位に接
続すると共に、上記メモリセルトランジスタを介して第
２の電位に接続して上記メモリセルトランジスタに書き
込み電流を流すことにある。
解決するために成されたもので、その特徴とするところ
は、電気的に独立したフローティングゲートを有し、こ
のフローティングゲートに蓄積される電荷の量に応じて
オン抵抗値を変化させるメモリセルトランジスタと、上
記メモリセルトランジスタと同一の構造を有するダミー
セルトランジスタと、上記メモリセルトランジスタ及び
上記ダミーセルトランジスタのドレインに接続されるビ
ット線と、上記ビット線に接続される電流制御素子と、
を備え、第１の期間で、上記ビット線を上記電流制御素
子を介して第１の電位に接続すると共に、上記ダミーセ
ルトランジスタを介して第２の電位に接続して上記ビッ
ト線を所定の電位にプリチャージし、第２の期間で、上
記ビット線を上記電流制御素子を介して第１の電位に接
続すると共に、上記メモリセルトランジスタを介して第
２の電位に接続して上記メモリセルトランジスタに書き
込み電流を流すことにある。
【００１０】本発明によれば、第１の期間にビット線を
プリチャージした後、続く第２の期間に書き込み動作を
行うようにしたことで、書き込み動作の開始時点でビッ
ト線の電位が大きく変動することがなくなる。このた
め、書き込み電流の増減が抑圧され、メモリセルトラン
ジスタに対する書き込み量をほぼ一定に維持できるよう
になる。
プリチャージした後、続く第２の期間に書き込み動作を
行うようにしたことで、書き込み動作の開始時点でビッ
ト線の電位が大きく変動することがなくなる。このた
め、書き込み電流の増減が抑圧され、メモリセルトラン
ジスタに対する書き込み量をほぼ一定に維持できるよう
になる。
【００１１】
【発明の実施の形態】図１は、本発明の不揮発性半導体
メモリ装置の実施形態を示すブロック図である。この図
において、メモリセルトランジスタ１、ワード線２、ビ
ット線３、ソース線４及び電流制御トランジスタ５は、
図３と同一のものであり、説明は省略する。
メモリ装置の実施形態を示すブロック図である。この図
において、メモリセルトランジスタ１、ワード線２、ビ
ット線３、ソース線４及び電流制御トランジスタ５は、
図３と同一のものであり、説明は省略する。
【００１２】本発明の特徴とするところは、ビット線３
にダミーセルトランジスタ１１を接続し、書き込み動作
を行う前に、ダミーセルトランジスタ１１を介してビッ
ト線３に書き込み電位Ｖpを供給してプリチャージを行
うようにしたことにある。即ち、ソース線４からメモリ
セルトランジスタ１に書き込み電位Ｖpを供給してデー
タの書き込みを行う際、ビット線３をプリチャージして
おくことで、書き込み動作の開始時点でビット線３の電
位が大きく変動するのを防止するように構成している。
にダミーセルトランジスタ１１を接続し、書き込み動作
を行う前に、ダミーセルトランジスタ１１を介してビッ
ト線３に書き込み電位Ｖpを供給してプリチャージを行
うようにしたことにある。即ち、ソース線４からメモリ
セルトランジスタ１に書き込み電位Ｖpを供給してデー
タの書き込みを行う際、ビット線３をプリチャージして
おくことで、書き込み動作の開始時点でビット線３の電
位が大きく変動するのを防止するように構成している。
【００１３】ダミーセルトランジスタ１１は、メモリセ
ルトランジスタ１と同一の構造を有し、ビット線３と書
き込み電位Ｖpとの間に、メモリセルトランジスタ１と
並列に接続される。このダミーセルトランジスタ１１で
は、消去状態を維持できるように、フローティングゲー
トが一定の電位に固定される。具体的には、フローティ
ングゲートに配線を接続し、この配線を介して電源電位
Ｖdを印加できるよう構成される。そして、ダミーセル
トランジスタ１１のコントロールゲートには、メモリセ
ルトランジスタ１のコントロールゲートに印加される行
選択信号ＬＳ１〜ＬＳ４の選択時と同一レベルを有する
制御信号ＬＳ０が印加される。この制御信号ＬＳ０は、
行選択信号ＬＳ１〜ＬＳ４よりも先に立ち上げられ、行
選択信号ＬＳ１〜ＬＳ４が立ち上げられる前に立ち下げ
られる。これにより、ダミーセルトランジスタ１１のオ
ン抵抗値が書き込み開始時点のメモリセルトランジスタ
１とオン抵抗値が同一に制御された状態で、ダミーセル
トランジスタ１１を介してビット線３に書き込み電位Ｖ
pが印加されることになる。従って、ビット線３のプリ
チャージレベルは、書き込み動作の開始時点で最初に安
定するビット線３の電位ＶBLにほぼ一致する。
ルトランジスタ１と同一の構造を有し、ビット線３と書
き込み電位Ｖpとの間に、メモリセルトランジスタ１と
並列に接続される。このダミーセルトランジスタ１１で
は、消去状態を維持できるように、フローティングゲー
トが一定の電位に固定される。具体的には、フローティ
ングゲートに配線を接続し、この配線を介して電源電位
Ｖdを印加できるよう構成される。そして、ダミーセル
トランジスタ１１のコントロールゲートには、メモリセ
ルトランジスタ１のコントロールゲートに印加される行
選択信号ＬＳ１〜ＬＳ４の選択時と同一レベルを有する
制御信号ＬＳ０が印加される。この制御信号ＬＳ０は、
行選択信号ＬＳ１〜ＬＳ４よりも先に立ち上げられ、行
選択信号ＬＳ１〜ＬＳ４が立ち上げられる前に立ち下げ
られる。これにより、ダミーセルトランジスタ１１のオ
ン抵抗値が書き込み開始時点のメモリセルトランジスタ
１とオン抵抗値が同一に制御された状態で、ダミーセル
トランジスタ１１を介してビット線３に書き込み電位Ｖ
pが印加されることになる。従って、ビット線３のプリ
チャージレベルは、書き込み動作の開始時点で最初に安
定するビット線３の電位ＶBLにほぼ一致する。
【００１４】行選択回路６'は、各ワード線２及びダミ
ーセルトランジスタ１１に接続され、行選択信号ＬＳ１
〜ＬＳ４を各ワード線２に供給すると共に、制御信号Ｌ
Ｓ０をダミーセルトランジスタ１１のコントロールゲー
トに供給する。行選択信号ＬＳ１〜ＬＳ４は、図３に示
すものと同一のものであり、選択クロックφcに応答し
て、第２の期間Ｐ２に４行のワード線２の何れか１本を
選択的に活性化する。制御信号ＬＳ０は、波高値が選択
信号ＬＳ１〜ＬＳ４と同一に設定され、図２に示すよう
に、初期設定のための第１の期間Ｐ１に立ち上げられ、
ダミーセルトランジスタ１１をオンさせる。
ーセルトランジスタ１１に接続され、行選択信号ＬＳ１
〜ＬＳ４を各ワード線２に供給すると共に、制御信号Ｌ
Ｓ０をダミーセルトランジスタ１１のコントロールゲー
トに供給する。行選択信号ＬＳ１〜ＬＳ４は、図３に示
すものと同一のものであり、選択クロックφcに応答し
て、第２の期間Ｐ２に４行のワード線２の何れか１本を
選択的に活性化する。制御信号ＬＳ０は、波高値が選択
信号ＬＳ１〜ＬＳ４と同一に設定され、図２に示すよう
に、初期設定のための第１の期間Ｐ１に立ち上げられ、
ダミーセルトランジスタ１１をオンさせる。
【００１５】選択クロックφcは、アドレス情報の切り
換わりのタイミングに同期して生成され、図２に示すよ
うに、初期設定を行うための第１の期間Ｐ１及びメモリ
セルトランジスタ１に対して書き込みを行うための第２
の期間Ｐ２を設定する。第１の期間Ｐ１では、行選択信
号ＬＳ１〜ＬＳ４の何れも立ち上げられず、全てのメモ
リセルトランジスタ１が非選択となる。このとき、制御
信号ＬＳ０が立ち上げられてダミーセルトランジスタ１
１がオンするため、このダミーセルトランジスタ１１を
介して、ビット線３に書き込み電位Ｖpが供給される。
これにより、第１の期間Ｐ１では、ビット線３の電位Ｖ
BLが、書き込み電位Ｖpからダミーセルトランジスタ１
１の電圧降下分だけ低い電位までプリチャージされる。
換わりのタイミングに同期して生成され、図２に示すよ
うに、初期設定を行うための第１の期間Ｐ１及びメモリ
セルトランジスタ１に対して書き込みを行うための第２
の期間Ｐ２を設定する。第１の期間Ｐ１では、行選択信
号ＬＳ１〜ＬＳ４の何れも立ち上げられず、全てのメモ
リセルトランジスタ１が非選択となる。このとき、制御
信号ＬＳ０が立ち上げられてダミーセルトランジスタ１
１がオンするため、このダミーセルトランジスタ１１を
介して、ビット線３に書き込み電位Ｖpが供給される。
これにより、第１の期間Ｐ１では、ビット線３の電位Ｖ
BLが、書き込み電位Ｖpからダミーセルトランジスタ１
１の電圧降下分だけ低い電位までプリチャージされる。
【００１６】第２の期間Ｐ２では、行選択信号ＬＳ１〜
ＬＳ４の何れかが立ち上げられてメモリセルトランジス
タ１の１つが選択され、そのメモリセルトランジスタ１
を通して、ソース線４からビット線３側へ書き込み電流
ｉpが流れる。ここで、ビット線３の電位ＶBLは、第１
の期間Ｐ１の終わり、即ち、第２の期間の始まりにおい
て、第２の期間で最終的に安定状態となったときの電位
に近くなっている。このため、第２の期間Ｐ２の始まり
でビット線３を接地電位から安定状態となるまで充電す
る必要はなく、メモリセルトランジスタ１に過剰な書き
込み電流が流れることはない。
ＬＳ４の何れかが立ち上げられてメモリセルトランジス
タ１の１つが選択され、そのメモリセルトランジスタ１
を通して、ソース線４からビット線３側へ書き込み電流
ｉpが流れる。ここで、ビット線３の電位ＶBLは、第１
の期間Ｐ１の終わり、即ち、第２の期間の始まりにおい
て、第２の期間で最終的に安定状態となったときの電位
に近くなっている。このため、第２の期間Ｐ２の始まり
でビット線３を接地電位から安定状態となるまで充電す
る必要はなく、メモリセルトランジスタ１に過剰な書き
込み電流が流れることはない。
【００１７】ダミーセルトランジスタ１１は、選択状態
のメモリセルトランジスタ１と同じようにコントロール
ゲートの電位が設定されるため、電源電位等の変動があ
った場合でも、その変動分に応じてプリチャージの電位
も変動することになる。従って、電源電位の変動の影響
を受けることなく、常に安定した書き込み動作を実現す
ることが可能になる。
のメモリセルトランジスタ１と同じようにコントロール
ゲートの電位が設定されるため、電源電位等の変動があ
った場合でも、その変動分に応じてプリチャージの電位
も変動することになる。従って、電源電位の変動の影響
を受けることなく、常に安定した書き込み動作を実現す
ることが可能になる。
【００１８】以上の実施形態においては、メモリセルト
ランジスタ１を１列だけ配置した場合を例示している
が、メモリセルトランジスタ１については、ビット線３
と共に複数列配置するようにしてもよい。その場合、ワ
ード線２及びソース線４については、各列で同一行が共
通に接続され、全ての列で同一行のメモリセルトランジ
スタ１が同時に選択されるようになる。
ランジスタ１を１列だけ配置した場合を例示している
が、メモリセルトランジスタ１については、ビット線３
と共に複数列配置するようにしてもよい。その場合、ワ
ード線２及びソース線４については、各列で同一行が共
通に接続され、全ての列で同一行のメモリセルトランジ
スタ１が同時に選択されるようになる。
【００１９】
【発明の効果】本発明によれば、ビット線を安定電位に
近い電位までプリチャージしておくことにより、書き込
み動作の開始時点で、ビット線の電位が大きく変動する
のを防止できる。従って、書き込み動作を短時間で安定
させることができ、書き込み量のばらつきを低減するこ
とができる。これらの効果は、メモリセル数の増加に伴
ってビット線の容量が大きくなった場合や、駆動電源の
電圧を低く設定した場合に特に有効となる。
近い電位までプリチャージしておくことにより、書き込
み動作の開始時点で、ビット線の電位が大きく変動する
のを防止できる。従って、書き込み動作を短時間で安定
させることができ、書き込み量のばらつきを低減するこ
とができる。これらの効果は、メモリセル数の増加に伴
ってビット線の容量が大きくなった場合や、駆動電源の
電圧を低く設定した場合に特に有効となる。
【図１】本発明の不揮発性半導体メモリ装置の実施形態
を示すブロック図である。
を示すブロック図である。
【図２】本発明の不揮発性半導体メモリ装置の動作を説
明する波形図である。
明する波形図である。
【図３】従来の不揮発性半導体メモリ装置の構成を示す
回路図である。
回路図である。
【図４】従来の不揮発性半導体メモリ装置の動作を説明
する波形図である。
する波形図である。
１ メモリセルトランジスタ ２ ワード線 ３ ビット線 ４ ソース線 ５ 電流制御トランジスタ ６、６' 行読み出し制御回路 １１ ダミーセルトランジスタ
Claims (2)
- 【請求項１】 電気的に独立したフローティングゲート
を有し、このフローティングゲートに蓄積される電荷の
量に応じてオン抵抗値を変化させるメモリセルトランジ
スタと、上記メモリセルトランジスタと同一の構造を有
するダミーセルトランジスタと、上記メモリセルトラン
ジスタ及び上記ダミーセルトランジスタのドレインに接
続されるビット線と、上記ビット線に接続される電流制
御素子と、を備え、第１の期間で、上記ビット線を上記
電流制御素子を介して第１の電位に接続すると共に、上
記ダミーセルトランジスタを介して第２の電位に接続し
て上記ビット線を所定の電位にプリチャージし、第２の
期間で、上記ビット線を上記電流制御素子を介して第１
の電位に接続すると共に、上記メモリセルトランジスタ
を介して第２の電位に接続して上記メモリセルトランジ
スタに書き込み電流を流すことを特徴とする不揮発性半
導体メモリ装置。 - 【請求項２】 フローティングゲートに第３の電位を与
えて上記メモリセルトランジスタを消去状態に維持する
ことを特徴とする請求項１に記載の不揮発性半導体メモ
リ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7878698A JPH11273388A (ja) | 1998-03-26 | 1998-03-26 | 不揮発性半導体メモリ装置 |
| TW088100729A TW411468B (en) | 1998-03-26 | 1999-01-19 | Non-volatile semiconductor device |
| US09/272,458 US6038172A (en) | 1998-03-26 | 1999-03-19 | Memory device with dummy cell transistor |
| KR10-1999-0010378A KR100382331B1 (ko) | 1998-03-26 | 1999-03-25 | 비휘발성 반도체 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7878698A JPH11273388A (ja) | 1998-03-26 | 1998-03-26 | 不揮発性半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11273388A true JPH11273388A (ja) | 1999-10-08 |
Family
ID=13671578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7878698A Pending JPH11273388A (ja) | 1998-03-26 | 1998-03-26 | 不揮発性半導体メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6038172A (ja) |
| JP (1) | JPH11273388A (ja) |
| KR (1) | KR100382331B1 (ja) |
| TW (1) | TW411468B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7468909B2 (en) | 2005-12-15 | 2008-12-23 | Spansion Llc | Semiconductor device and method of controlling the same |
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| JP2009037703A (ja) * | 2007-08-02 | 2009-02-19 | Toshiba Corp | 抵抗変化メモリ |
Family Cites Families (3)
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-
1998
- 1998-03-26 JP JP7878698A patent/JPH11273388A/ja active Pending
-
1999
- 1999-01-19 TW TW088100729A patent/TW411468B/zh active
- 1999-03-19 US US09/272,458 patent/US6038172A/en not_active Expired - Fee Related
- 1999-03-25 KR KR10-1999-0010378A patent/KR100382331B1/ko not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
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| KR100382331B1 (ko) | 2003-05-01 |
| KR19990078267A (ko) | 1999-10-25 |
| TW411468B (en) | 2000-11-11 |
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