JPH10233095A - 不揮発性半導体メモリ - Google Patents

Abstract

(57)【要約】 【課題】動作速度を低下させることなく、データを高精
度で書き込むことが可能な不揮発性半導体メモリを提供
する。 【解決手段】メモリセルトランジスタ３０及びリファレ
ンストランジスタ３１はそれぞれフローティングゲート
及びコントロールゲートを有する。リファレンストラン
ジスタ３１のフローティングゲートの電位は、書き込み
データに対応した一定電圧（Ｖsig −ｄＶsig ）によっ
て直接制御できる。尚、電圧Ｖsig は書き込み動作によ
りメモリセルトランジスタ３０のフローティングゲート
に注入されるべき電荷に対応し、電圧ｄＶsig は書き込
み電圧発生回路３２及び比較器３４による書き込み動作
の遅延に対応して設定される。そして、トランジスタ３
０側の電位Ｖp1とトランジスタ３１側の電位Ｖp2とを比
較器３４で比較し、電位Ｖp1が電位Ｖp2まで低下した時
点で書き込み停止信号ＷＳを立ち上げて書き込み電圧Ｖ
w の供給を停止する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フローティングゲ
ート及びコントロールゲートを有する不揮発性半導体メ
モリに関するものである。

【０００２】

【従来の技術】メモリセルが単一のトランジスタからな
る電気的に消去可能なプログラマブルＲＯＭ(EEPROM:El
ectrically Erasable Programmable ROM) においては、
フローティングゲートとコントロールゲートとを有する
２重ゲート構造のトランジスタによって各メモリセルが
形成される。

【０００３】このような２重ゲート構造のメモリセルト
ランジスタの場合、フローティングゲートのドレイン領
域側で発生したホットエレクトロンを加速してフローテ
ィングゲートに注入することでデータの書き込みが行わ
れる。そして、フローティングゲートに電荷が注入され
たか否かによるメモリセルトランジスタの動作特性の差
を検出することで、データの読み出しが行われる。

【０００４】図５は、フローティングゲートを有する不
揮発性半導体メモリのメモリセル部分の平面図で、図６
は、そのＸ−Ｘ線の断面図である。図５及び図６におい
ては、コントロールゲートの一部がフローティングゲー
トに並んで配置されるスプリットゲート構造を示してい
る。Ｐ型のシリコン基板１の表面領域に、選択的に厚く
形成される酸化膜(LOCOS)よりなる複数の分離領域２が
短冊状に形成され、素子領域が区画される。シリコン基
板１上に、酸化膜３を介し、隣り合う分離領域２の間に
跨るようにしてフローティングゲート４が配置される。
このフローティングゲート４は、１つのメモリセル毎に
独立して配置される。

【０００５】また、フローティングゲート４上の酸化膜
５は、フローティングゲート４の中央部で厚く形成さ
れ、フローティングゲート４の端部を鋭角にしている。
これにより、データの消去動作時にフローティングゲー
ト４の端部で電界集中が生じ易いようにしている。複数
のフローティングゲート４が配置されたシリコン基板１
上に、フローティングゲート４の各列毎に対応してコン
トロールゲート６が配置される。このコントロールゲー
ト６は、一部がフローティングゲート４上に重なり、残
りの部分が酸化膜３を介してシリコン基板１に接するよ
うに配置される。

【０００６】また、フローティングゲート４及びコント
ロールゲート６は、それぞれ隣り合う列が互いに面対称
となるように配置される。コントロールゲート６の間の
基板領域フローティングゲート４の間の基板領域に、Ｎ
型の第１拡散層７及び第２拡散層８が形成される。第１
拡散層７は、コントロールゲート６の間で分離領域２に
囲まれてそれぞれが独立し、第２拡散層８は、コントロ
ールゲート６の延在する方向に連続する。

【０００７】これらのフローティングゲート４、コント
ロールゲート６、第１拡散層７及び第２拡散層８により
メモリセルトランジスタが構成される。そして、コント
ロールゲート６上に、酸化膜９を介して、アルミニウム
配線１０がコントロールゲート６と交差する方向に配置
される。このアルミニウム配線１０は、コンタクトホー
ル１１を通して、第１拡散層７に接続される。

【０００８】このような２重ゲート構造のメモリセルト
ランジスタの場合、フローティングゲート４に注入され
る電荷の量によってオン抵抗値が変動する。そこで、フ
ローティングゲート４に選択的に電荷を注入することに
より、特定のメモリセルトランジスタのオン抵抗値を変
動させ、これによって生じる各メモリセルトランジスタ
の動作特性の差を記憶するデータに対応付けるようにし
ている。

【０００９】図７は、図５及び図６に示したメモリセル
部分の回路図である。図７においては、メモリセルを３
行×３列に配置した場合を示している。２重ゲート構造
のメモリセルトランジスタ２０は、コントロールゲート
６がワード線２１に接続され、第１拡散層７及び第２拡
散層８がそれぞれビット線２２及びソース線２３に接続
される。各ビット線２２は、それぞれ選択トランジスタ
２４を介してデータ線２５に接続され、各ソース線２３
は、それぞれ電力線２６に接続される。

【００１０】通常は、各メモリセルトランジスタ２０の
コントロールゲート６自体をワード線２１とし、コント
ロールゲート６の延在方向に連続する第２拡散層８自体
をソース線２３としている。そして、第１拡散層７に接
続されるアルミニウム配線１０をビット線２２として動
作させるようにしている。ロウデコーダ２７は、各ワー
ド線２１に接続され、ワード線２１の何れか１本を行選
択情報に応答して選択することにより、メモリセルトラ
ンジスタ２０の特定の行を活性化する。カラムデコーダ
２８は、各選択トランジスタ２４に接続され、選択トラ
ンジスタ２４の１つを列選択情報に応答してオンさせる
ことにより、特定の列のメモリセルトランジスタ２０を
活性化する。

【００１１】これらのメモリセルトランジスタ２０に対
してデータを書き込む際には、メモリセルトランジスタ
２０に対し、データ線２５から接地電位（例えば０Ｖ）
を印加し、電力線２６から書き込み用の電源電位（例え
ば１２Ｖ）を印加する。これにより、ロウデコーダ２７
及びカラムデコーダ２８の選択動作によって活性化され
た特定のメモリセルトランジスタ２０において、データ
の書き込み、すなわち、フローティングゲート４への電
荷の注入が行われる。

【００１２】また、メモリセルトランジスタ２０に書き
込まれたデータを読み出す際には、メモリセルトランジ
スタ２０に対し、データ線２５から読み出し用の電源電
位（例えば２Ｖ）を印加し、電力線２６から接地電位
（例えば０Ｖ）を印加する。このとき、ロウデコーダ２
７及びカラムデコーダ２８の選択動作によって活性化さ
れた特定のメモリセルトランジスタ２０に流れる電流値
を検出することで、データの読み出し、すなわち、メモ
リセルトランジスタ２０のオン抵抗値の検出が行われ
る。

【００１３】

【発明が解決しようとする課題】フローティングゲート
４を有するメモリセルトランジスタ２０の場合、フロー
ティングゲート４に注入した電荷の量に応じてオン抵抗
値が変化するのを利用すれば、データの記憶が可能であ
る。この場合、各メモリセルトランジスタ２０では、そ
れぞれ書き込み特性が一様であるとは限らないため、書
き込み条件のみの制御により複数のメモリセルトランジ
スタ２０に対して再現性よくデータを書き込むことは困
難である。

【００１４】そこで、各メモリセルトランジスタ２０に
対して段階的な書き込みと読み出しとを繰り返しなが
ら、読み出しの結果が所望の値となった時点で書き込み
動作（電荷の注入）を停止することが考えられている。
この方法は、ベリファイ書き込み方式と呼ばれる。しか
しながら、メモリセルトランジスタ２０に対するデータ
の書き込み精度を高くするには、書き込み動作の１周期
での書き込み量を少なくしなければならず、書き込みを
短時間で完了させることは困難である。

【００１５】すなわち、書き込み動作の１周期で書き込
む量を少なくするほどメモリセルトランジスタ２０の分
解能は高くなるが、所望の量の書き込みを完了するまで
に要する時間が長くなるため、動作速度が遅くなるとい
う問題を有している。本発明は上記問題点を解決するた
めになされたものであって、その目的は、動作速度を低
下させることなく、データを高精度で書き込むことが可
能な不揮発性半導体メモリを提供することにある。

【００１６】

【課題を解決するための手段】請求項１に記載の不揮発
性半導体メモリは、メモリセルトランジスタ及びリファ
レンストランジスタに流れる電流量に対応し、メモリセ
ルトランジスタの書き込み動作時の遅延時間が相殺され
るように、リファレンストランジスタの電圧を設定した
ものである。

【００１７】また、請求項２に記載の不揮発性半導体メ
モリは、メモリセルトランジスタと、メモリセルトラン
ジスタと同一構造を成してメモリセルトランジスタに並
列に接続され、フローティングゲートに記憶データと対
応付けられる電圧が印加されるリファレンストランジス
タとを備え、メモリセルトランジスタ及びリファレンス
トランジスタのソース及びドレイン間に一定の電位差を
与えることにより、メモリセルトランジスタのフローテ
ィングゲートに電荷を注入する書き込み動作に際して、
メモリセルトランジスタ及びリファレンストランジスタ
に流れる電流量に対応し、書き込み動作時の遅延時間が
相殺されるように、リファレンストランジスタのフロー
ティングゲートに印加される電圧を設定したものであ
る。

【００１８】また、請求項３に記載の不揮発性半導体メ
モリは、電気的に独立したフローティングゲートに重ね
てコントロールゲートが配置され、フローティングゲー
ト及びコントロールゲートに隣接してソース領域及びド
レイン領域が配置されるメモリセルトランジスタと、メ
モリセルトランジスタと同一構造を成してメモリセルト
ランジスタに並列に接続され、フローティングゲートに
記憶データと対応付けられる電圧が印加されるリファレ
ンストランジスタと、メモリセルトランジスタ及びリフ
ァレンストランジスタのソース及びドレイン間に一定の
電位差を与えることにより、メモリセルトランジスタの
フローティングゲートに電荷を注入させる書き込み回路
と、メモリセルトランジスタ及びリファレンストランジ
スタのコントロールゲートに所定の電圧を与えることに
より、メモリセルトランジスタ及びリファレンストラン
ジスタを同時に活性化する選択回路と、メモリセルトラ
ンジスタ及びリファレンストランジスタに流れる電流量
を比較する比較回路とを備え、書き込み回路からメモリ
セルトランジスタ及びリファレンストランジスタに与え
る電位差を比較回路の比較結果に対応して制御し、その
制御に要する遅延時間が相殺されるように、リファレン
ストランジスタのフローティングゲートに印加される電
圧を設定したものである。

【００１９】また、請求項４に記載の不揮発性半導体メ
モリは、データの書き込み動作時に、メモリセルトラン
ジスタに流れる電流量に相当する信号を比較するための
基準値を生成するリファレンストランジスタと、データ
の読み出し動作時に、前記メモリセルトランジスタに流
れる電流量に相当する信号を比較するための基準値を生
成するリファレンストランジスタとを共通化したもので
ある。

【００２０】また、請求項５に記載の不揮発性半導体メ
モリは、データの書き込み動作時に、メモリセルトラン
ジスタ及びリファレンストランジスタに流れる電流量に
対応し、前記メモリセルトランジスタ及びリファレンス
トランジスタに与える電位差を変動させると共に、デー
タの読み出し動作時には、前記メモリセルトランジスタ
に流れる電流量に相当する信号と前記リファレンストラ
ンジスタに流れる電流量に相当する信号とを比較するも
のである。

【００２１】また、請求項６に記載の不揮発性半導体メ
モリは、メモリセルトランジスタと、メモリセルトラン
ジスタと同一構造を成してメモリセルトランジスタに並
列に接続され、フローティングゲートに記憶データと対
応付けられる電圧が印加されるリファレンストランジス
タとを備え、前記メモリセルトランジスタ及びリファレ
ンストランジスタのソース及びドレイン間に一定の電位
差を与えることにより、前記メモリセルトランジスタの
フローティングゲートに電荷を注入する書き込み動作に
際して、前記メモリセルトランジスタ及びリファレンス
トランジスタに流れる電流量に対応し、前記メモリセル
トランジスタ及びリファレンストランジスタに与える電
位差を変動させると共に、データの読み出し動作時に
は、前記メモリセルトランジスタに流れる電流量に相当
する信号と前記リファレンストランジスタに流れる電流
量に相当する信号とを比較するものである。

【００２２】また、請求項７に記載の不揮発性半導体メ
モリは、電気的に独立したフローティングゲートに重ね
てコントロールゲートが配置され、フローティングゲー
ト及びコントロールゲートに隣接してソース領域及びド
レイン領域が配置されるメモリセルトランジスタと、メ
モリセルトランジスタと同一構造を成してメモリセルト
ランジスタに並列に接続され、フローティングゲートに
記憶データと対応付けられる電圧が印加されるリファレ
ンストランジスタと、メモリセルトランジスタ及びリフ
ァレンストランジスタのソース及びドレイン間に一定の
電位差を与えることにより、メモリセルトランジスタの
フローティングゲートに電荷を注入させる書き込み回路
と、メモリセルトランジスタ及びリファレンストランジ
スタのコントロールゲートに所定の電圧を与えることに
より、メモリセルトランジスタ及びリファレンストラン
ジスタを同時に活性化する選択回路と、メモリセルトラ
ンジスタ及びリファレンストランジスタに流れる電流量
を比較する比較回路とを備え、データの書き込み動作時
に、書き込み回路からメモリセルトランジスタ及びリフ
ァレンストランジスタに与える電位差を前記比較回路の
比較結果に対応して変動させると共に、データの読み出
し動作時には、前記メモリセルトランジスタに流れる電
流量に相当する信号と前記リファレンストランジスタに
流れる電流量に相当する信号とを比較するものである。

【００２３】また、請求項８に記載の不揮発性半導体メ
モリは、データの書き込み動作時に、メモリセルトラン
ジスタ及びリファレンストランジスタに流れる電流量に
対応し、メモリセルトランジスタの書き込み動作時の遅
延時間が相殺されるように、リファレンストランジスタ
の電圧を設定すると共に、データの読み出し動作時に
は、前記メモリセルトランジスタに流れる電流量に相当
する信号と前記リファレンストランジスタに流れる電流
量に相当する信号とを比較するものである。

【００２４】また、請求項９に記載の不揮発性半導体メ
モリは、メモリセルトランジスタと、メモリセルトラン
ジスタと同一構造を成してメモリセルトランジスタに並
列に接続され、フローティングゲートに記憶データと対
応付けられる電圧が印加されるリファレンストランジス
タとを備え、メモリセルトランジスタ及びリファレンス
トランジスタのソース及びドレイン間に一定の電位差を
与えることにより、メモリセルトランジスタのフローテ
ィングゲートに電荷を注入する書き込み動作に際して、
メモリセルトランジスタ及びリファレンストランジスタ
に流れる電流量に対応し、書き込み動作時の遅延時間が
相殺されるように、リファレンストランジスタのフロー
ティングゲートに印加される電圧を設定すると共に、デ
ータの読み出し動作時には、前記メモリセルトランジス
タに流れる電流量に相当する信号と前記リファレンスト
ランジスタに流れる電流量に相当する信号とを比較する
ものである。

【００２５】また、請求項１０に記載の不揮発性半導体
メモリは、電気的に独立したフローティングゲートに重
ねてコントロールゲートが配置され、フローティングゲ
ート及びコントロールゲートに隣接してソース領域及び
ドレイン領域が配置されるメモリセルトランジスタと、
メモリセルトランジスタと同一構造を成してメモリセル
トランジスタに並列に接続され、フローティングゲート
に記憶データと対応付けられる電圧が印加されるリファ
レンストランジスタと、メモリセルトランジスタ及びリ
ファレンストランジスタのソース及びドレイン間に一定
の電位差を与えることにより、メモリセルトランジスタ
のフローティングゲートに電荷を注入させる書き込み回
路と、メモリセルトランジスタ及びリファレンストラン
ジスタのコントロールゲートに所定の電圧を与えること
により、メモリセルトランジスタ及びリファレンストラ
ンジスタを同時に活性化する選択回路と、メモリセルト
ランジスタ及びリファレンストランジスタに流れる電流
量を比較する比較回路とを備え、データの書き込み動作
時に、書き込み回路からメモリセルトランジスタ及びリ
ファレンストランジスタに与える電位差を比較回路の比
較結果に対応して制御し、その制御に要する遅延時間が
相殺されるように、リファレンストランジスタのフロー
ティングゲートに印加される電圧を設定すると共に、デ
ータの読み出し動作時には、前記メモリセルトランジス
タに流れる電流量に相当する信号と前記リファレンスト
ランジスタに流れる電流量に相当する信号とを比較する
ものである。

【００２６】また、請求項１１に記載の不揮発性半導体
メモリは、少なくとも１つの前記リファレンストランジ
スタに対して複数の前記メモリセルトランジスタを並列
に接続し、前記書き込み回路から複数の前記メモリセル
トランジスタの内の１つに選択的に電位差を与えるもの
である。尚、以下に述べる発明の実施の形態において、
特許請求の範囲または課題を解決するための手段に記載
の「書き込み回路」は書き込み電圧発生回路３２，５６
から構成され、同じく「選択回路」は選択信号発生回路
３３またはロウデコーダ５１から構成され、同じく「比
較回路」は比較器３４，５３から構成される。

【００２７】すなわち、請求項１〜１０のいずれか１項
に記載の発明によれば、データ書き込みの際に、書き込
み動作と読み出し動作とを繰り返し行う必要がなくな
る。特に、請求項１〜３のいずれか１項に記載の発明に
よれば、データ書き込みの速度が更に速くなる。また、
請求項３，７，１０に記載の発明によれば、比較回路に
より電流量を比較することにより、メモリセルトランジ
スタへのデータの書き込み状況を常時モニタすることが
でき、ベリファイ書き込み方式を行う必要がなくなる。
また、書き込み回路からメモリセルトランジスタ及びリ
ファレンストランジスタに与える電位差の制御に要する
遅延時間が相殺される。そのため、データの書き込み時
間が短縮される。

【００２８】また、請求項４〜１０に記載の発明にあっ
ては、リファレンストランジスタを書き込み時と読み出
し時とで共用したので、書き込み用と読み出し用とにそ
れぞれリファレンストランジスタを設けることに比べ
て、回路構成が簡略化されると共に、回路面積も縮小す
ることができる。また、請求項１１に記載の発明によれ
ば、複数のメモリセルトランジスタを備え、各メモリセ
ル毎にデータの書き込みを行うことが可能な不揮発性半
導体メモリを得ることができる。

【００２９】

【発明の実施の形態】

（第１実施形態）以下、本発明を具体化した第１実施形
態の不揮発性半導体メモリを図面に従って説明する。図
１は、第１実施形態を示す回路図であり、図２は、その
動作を説明するためのタイミング図である。図１及び図
２においては、単一のメモリセルについてのみ示し、列
選択のための回路は省略してある。

【００３０】第１実施形態の不揮発性半導体メモリは、
メモリセルトランジスタ３０、リファレンストランジス
タ３１、書き込み電圧発生回路３２、選択信号発生回路
３３及び比較器３４を含む。メモリセルトランジスタ３
０及びリファレンストランジスタ３１はそれぞれ、図５
及び図６に示すメモリセルトランジスタ２０と同一構造
であり、フローティングゲート及びコントロールゲート
を有する。但し、リファレンストランジスタ３１のフロ
ーティングゲートには電極が接続され、その電極を介し
て書き込みデータに対応した一定電圧（Ｖsig −ｄＶsi
g ）を印加することにより、フローティングゲートの電
位を直接制御できるようにしている。

【００３１】尚、当該電圧（Ｖsig −ｄＶsig ）におい
て、電圧Ｖsig のレベルは、書き込み動作によりメモリ
セルトランジスタ３０のフローティングゲートに注入さ
れるべき電荷に対応して設定されている。また、電圧ｄ
Ｖsig のレベルは、後記するように、書き込み電圧発生
回路３２及び比較回路３４による書き込み動作の遅延に
対応して設定されている。

【００３２】メモリセルトランジスタ３０及びリファレ
ンストランジスタ３１のコントロールゲートは、共通の
ワード線３５に接続され、選択信号ＬＳを受けて同時に
開閉する。また、メモリセルトランジスタ３０及びリフ
ァレンストランジスタ３１は、それぞれソース線３６と
抵抗３７，３８との間に接続される。そして、データの
書き込み動作において、ソース線３６から書き込み電圧
Ｖw が印加され、同時に、抵抗３７，３８を介して接地
電位Ｖgnd が印加される。

【００３３】書き込み電圧発生回路３２は、装置外部か
ら供給される書き込み開始の指示に応答して書き込み電
圧Ｖw を発生し、ソース線３６に供給する。尚、書き込
み電圧Ｖw のレベルは、メモリセルトランジスタ３０の
動作特性及び動作目的に合わせて設定されている。つま
り、メモリセルトランジスタ３０に対するデータの書き
込みが低電圧で行える場合には、書き込み電圧Ｖw のレ
ベルを低く設定する。

【００３４】選択信号発生回路３３は、ワード線３５に
接続され、書き込み開始の指示に応答して選択信号ＬＳ
を立ち上げる。比較器３４は、メモリセルトランジスタ
３０と抵抗３７との接続点の電位Ｖp1及びリファレンス
トランジスタ３１と抵抗３８との接続点の電位Ｖp2を受
け、各電位Ｖp1, Ｖp2の比較結果を書き込み停止信号Ｗ
Ｓとして書き込み電圧発生回路３２に供給する。この書
き込み停止信号ＷＳの立ち上がりにより、書き込み電圧
発生回路３２の書き込み電圧Ｖw の出力が停止される。

【００３５】次に、上記のように構成された第１実施形
態の不揮発性半導体メモリの動作について説明する。書
き込み指示に応答し、選択信号ＬＳが立ち上げられて書
き込み電圧Ｖw が印加されると、メモリセルトランジス
タ３０及びリファレンストランジスタ３１がオンして、
メモリセルトランジスタ３０及びリファレンストランジ
スタ３１に電流が流れる。

【００３６】メモリセルトランジスタ３０は、はじめに
データが書き込まれていない状態（フローティングゲー
トに電荷が蓄積されていない状態）のとき、オン抵抗値
が小さく、流れる電流は大きくなっている。メモリセル
トランジスタ３０に電流が流れ始めると、ドレイン付近
に発生するホットエレクトロンがチャネル領域内でソー
ス方向へ加速され、ゲート絶縁膜を通り抜けてフローテ
ィングゲートに注入されるようになる。

【００３７】これにより、メモリセルトランジスタ３０
のフローティングゲートに注入される電荷量Ｑは、書き
込み電圧Ｖw の立ち上がりに合わせて、時間経過と共に
次第に大きくなりる。そして、フローティングゲートへ
の電荷の注入量に応じて、メモリセルトランジスタ３０
のオン抵抗値が大きくなり、このオン抵抗値と抵抗３７
の抵抗値との比によって決定される電位Ｖp1は、図２に
示すように、次第に低下することになる。

【００３８】一方、リファレンストランジスタ３１は、
フローティングゲートの電位が電圧（Ｖsig −ｄＶsig
）で固定されているため、時間経過に関係なくオン抵
抗値は常に一定であり、このオン抵抗値と抵抗３８の抵
抗値との比によって決定される電位Ｖp2も、図２に示す
ように、一定となる。そこで、メモリセルトランジスタ
３０側の電位Ｖp1とリファレンストランジスタ３１側の
電位Ｖp2とを比較器３４で比較し、電位Ｖp1が電位Ｖp2
まで低下した時点で書き込み停止信号ＷＳを立ち上げて
書き込み電圧Ｖw の供給を停止するように構成してい
る。従って、メモリセルトランジスタ３０のフローティ
ングゲートに対し、メモリセルトランジスタ３０のオン
抵抗値が、電圧（Ｖsig −ｄＶsig ）で決定されるリフ
ァレンストランジスタ３１のオン抵抗値に一致するまで
電荷の注入が繰り返される。このとき、メモリセルトラ
ンジスタ３０のフローティングゲートへの電荷の注入
は、メモリセルトランジスタ３０のオン抵抗値の変動を
モニタしながら行われている。

【００３９】以上のようにしてメモリセルトランジスタ
３０に記憶されたデータは、ソース線３６に一定の電位
を与えたとき、メモリセルトランジスタ３０を通して抵
抗３７へ流れる電流を検出することにより、読み出され
る。このように第１実施形態によれば、以下の作用及び
効果を得ることができる。 （１）メモリセルトランジスタ３０のフローティングゲ
ートへの電荷の注入は、メモリセルトランジスタ３０の
オン抵抗値の変動をモニタしながら行われている。その
ため、ベリファイ書き込み動作を行わなくとも、メモリ
セルトランジスタ３０に対して正確なデータを書き込む
ことができる。従って、ベリファイ書き込み動作に伴う
書き込み動作速度の低下を回避することができる。

【００４０】（２）図３は、リファレンストランジスタ
３１のフローティングゲートに印加する電圧を、前記電
圧（Ｖsig −ｄＶsig ）ではなく、電圧Ｖsig だけにし
た場合の動作を説明するためのタイミング図である。比
較器３４は各電位Ｖp1, Ｖp2の比較結果から書き込み停
止信号ＷＳを生成するが、その比較器３４の比較動作に
はある程度の時間を要する。また、書き込み電圧発生回
路３２は書き込み停止信号ＷＳを受けて書き込み電圧Ｖ
w の出力を停止するが、その書き込み電圧発生回路３２
の動作にはある程度の時間を要する。

【００４１】この比較器３４及び書き込み電圧発生回路
３２の動作に要する時間により、書き込み停止信号ＷＳ
が立ち上がった時点Ｔ１’と、書き込み電圧Ｖw の出力
が停止する時点Ｔ２’とは合致せず、各時点Ｔ１’，Ｔ
２’間には遅延時間ｄｔが生じることになる。そのた
め、実際の書き込み動作が終了するのは、メモリセルト
ランジスタ３０側の電位Ｖp1がリファレンストランジス
タ３１側の電位Ｖp2を、遅延時間ｄｔ分だけ下回った時
点となってしまう。

【００４２】そこで、本実施形態では、リファレンスト
ランジスタ３１のフローティングゲートに印加する電圧
を、遅延時間ｄｔに対応した電圧ｄＶsig 分だけ低くし
た電圧（Ｖsig −ｄＶsig ）に設定している。これによ
り、図２に示すように、遅延時間ｄｔが相殺されること
から、書き込み動作速度の低下が回避される。すなわ
ち、リファレンストランジスタ３１のフローティングゲ
ートに印加する電圧を電圧（Ｖsig −ｄＶsig ）にする
ことで、書き込み停止信号ＷＳを早く立ち上がらせ、書
き込み電圧Ｖw の出力をも早く停止させる。従って、図
２に示す書き込み停止信号ＷＳが立ち上がった時点Ｔ１
及び書き込み電圧Ｖw の出力が停止する時点Ｔ２はそれ
ぞれ、図３に示す各時点Ｔ１’，Ｔ２’よりも早くな
る。

【００４３】尚、図２及び図３に示す電荷量ｄＱは、遅
延時間ｄｔにより、メモリセルトランジスタ３０のフロ
ーティングゲートに余分に注入されてしまう電荷量であ
る。また、図２及び図３に示す電圧ｄＶp は、遅延時間
ｄｔにより、メモリセルトランジスタ３０側の電位Ｖp1
が不要に下回ってしまう電圧分である。 （３）上記（１）（２）より、書き込み動作速度が高速
で且つデータを高精度で書き込むことが可能な不揮発性
半導体メモリを得ることができる。このような不揮発性
半導体メモリを用いれば、音声信号のように時間情報を
含むデータに対しても、時間軸の変換手段を用いること
なく、直接記憶させることが可能になるため、時間情報
を含むデータの処理回路の構成を簡略化することができ
る。

【００４４】（第２実施形態）図４は、第２の実施形態
を示す回路図であり、メモリセルトランジスタ３０を３
行×３列に配置した場合の構成を示している。メモリセ
ルトランジスタ３０及びリファレンストランジスタ３１
は、図１と同一であり、それぞれフローティングゲート
及びコントロールゲートを有している。

【００４５】３行×３列に配置されるメモリセルトラン
ジスタ３０は、各行毎に共通のワード線４１及びソース
線４２に接続される。各ソース線４２は、それぞれ電力
線４３に接続される。また、メモリセルトランジスタ３
０は、各列毎に共通のビット線４４に接続される。各ビ
ット線４４は、選択トランジスタ４５を介してそれぞれ
データ線４６に接続される。

【００４６】リファレンストランジスタ３１は、メモリ
セルトランジスタ３０の各行毎に1つずつ並列に配置さ
れ、各メモリセルトランジスタ３０と共通のワード線４
１及びソース線４２に接続される。また、各リファレン
ストランジスタ３１は、ビット線４４と並列に配置され
るリファレンス線４７に接続される。そして、各リファ
レンストランジスタ３１のフローティングゲートには、
それぞれデータ入力線４８が接続され、書き込みデータ
に対応した一定電圧（Ｖsig−ｄＶsig ）が印加され
る。これらメモリセルトランジスタ３０及びリファレン
ストランジスタ３１の構造については、図５及び図６と
同一であり、各行毎に隣り合う行と線対称となるように
してフローティングゲート及びコントロールゲートが配
置される。

【００４７】ロウデコーダ５１は、行選択情報に応答し
て特定の行を選択する行選択信号ＬＳ１〜ＬＳ３を発生
し、各ワード線４１に供給する。このロウデコーダ５１
は、図１の選択信号発生回路３３と同等のものである。
これにより、メモリセルトランジスタ３０及びリファレ
ンストランジスタ３１の特定の行（同一行）のコントロ
ールゲートが同時にオンされる。

【００４８】カラムデコーダ５２は、列選択情報に応答
して特定の列を選択する列選択信号ＣＳ１〜ＣＳ３を発
生し、各選択トランジスタ４５のゲートに供給する。こ
れにより、メモリセルトランジスタ３０の特定の列が活
性化され、その選択列のビット線４４がデータ線４６に
接続される。比較器５３は、抵抗５４が接続されるデー
タ線４６の電位Ｖp1と抵抗５５が接続されるリファレン
ス線４７の電位Ｖp2とを比較し、その比較結果を書き込
み停止信号ＷＳとして出力する。すなわち、比較器５３
は、選択されたメモリセルトランジスタ３０のオン抵抗
値と抵抗５４の抵抗値との比で決定される電位Ｖp1と、
選択されたリファレンストランジスタ３１のオン抵抗値
と抵抗５５の抵抗値との比で決定される電位Ｖp2とを比
較する。書き込み電圧発生回路５６は書き込み電圧Ｖw
を発生し、電力線４３に供給する。この書き込み電圧発
生回路５６は、図１の書き込み電圧発生回路３２と同一
のものであり、比較器５３から供給される書き込み停止
信号ＷＳに応答して書き込み電圧Ｖw の発生を停止する
ように構成される。尚、書き込み電圧Ｖw は、メモリセ
ルトランジスタ３０の全ての列に同時に印加されるが、
非選択の列では、ビット線４４の電位を高く設定してメ
モリセルトランジスタ３０のコントロールゲートがオン
しないようにしているため、フローティングゲートへの
電荷注入は起きない。

【００４９】次に、上記のように構成された第２実施形
態の不揮発性半導体メモリの動作について説明する。書
き込み指示が入力されると、はじめに、行選択信号ＬＳ
１〜ＬＳ３の１つ及び列選択信号ＣＳ１〜ＣＳ３の１つ
が立ち上げられ、特定のメモリセルトランジスタ３０及
びリファレンストランジスタ３１が選択される。メモリ
セルトランジスタ３０及びリファレンストランジスタ３
１については、同一行が選択される。

【００５０】選択されたメモリセルトランジスタ３０
は、ビット線４４及び選択トランジスタ４５を介してデ
ータ線４６に接続されると共に、コントロールゲートが
オンされる。同時に、選択されたリファレンストランジ
スタ３１でもコントロールゲートがオンされる。ロウデ
コーダ５１及びカラムデコーダ５２によるメモリセルト
ランジスタ３０及びリファレンストランジスタ３１の選
択動作が完了した後は、図１の場合と同一の回路構成と
なる。

【００５１】すなわち、電力線４３からメモリセルトラ
ンジスタ３０への書き込み電圧Ｖwの印加により、メモ
リセルトランジスタ３０のフローティングゲートに電荷
が注入され、その注入量に応じてメモリセルトランジス
タ３０のオン抵抗値が低下する。そして、メモリセルト
ランジスタ３０のオン抵抗値と抵抗５４の抵抗値との比
によって決定される電位Ｖp1が低下し、リファレンスト
ランジスタ３１のオン抵抗値と抵抗５５の抵抗値との比
によって決定される電位Ｖp2に一致した時点で書き込み
電圧Ｖw の供給が停止される。

【００５２】従って、ロウデコーダ５１及びカラムデコ
ーダ５２による選択動作で指定される特定のメモリセル
トランジスタ３０のオン抵抗値が、フローティングゲー
トに電圧( Ｖsig −ｄＶsig ）が印加されたときのリフ
ァレンストランジスタ３１のオン抵抗値に一致される。
このように第２実施形態によれば、第１実施形態の作用
及び効果に加えて、メモリセルトランジスタ３０をマト
リックスに配置した不揮発性半導体メモリを得ることが
できる。

【００５３】（第３実施形態）以下、本発明を具体化し
た第３実施形態の不揮発性半導体メモリを図８に従って
説明する。本第３実施形態は、上記第１及び第２実施形
態において、読み出し動作時に使用するリファレンスト
ランジスタを上記リファレンストランジスタ３１と共用
したことに特徴を有する。

【００５４】但し、図４に示す第２実施形態と同様の構
成部材については同符号を用い、その詳細な説明を省略
する。また、書き込み時における動作は図3と同様であ
る。第３実施形態の不揮発性半導体メモリは、メモリセ
ルトランジスタ３０、リファレンストランジスタ３１、
書き込み電圧発生回路５６、ロウデコーダ５１、カラム
デコーダ５２、読み出し電圧発生回路６０、比較器５
３、６１及び読み出しデコーダ６２を含んでいる。

【００５５】メモリセルトランジスタ３０及びリファレ
ンストランジスタ３１は、それぞれ図５及び図６に示す
メモリセルトランジスタ２０と同一構造であり、フロー
ティングゲート及びコントロールゲートを有している。
メモリセルトランジスタ３０は、３行×３列に配置さ
れ、各行毎に共通のワード線４１及びソース線４２に接
続されている。

【００５６】各ソース線４２は、それぞれ電力線４３に
接続されている。また、メモリセルトランジスタ３０
は、各列毎に共通のビット線４４に接続されている。各
ビット線４４は、選択トランジスタ４５を介してそれぞ
れデータ線４６に接続されている。リファレンストラン
ジスタ３１は、メモリセルトランジスタ３０の各行毎に
1つずつ並列に配置され、各メモリセルトランジスタ３
０と共通のワード線４１及びソース線４２に接続されて
いる。また、各リファレンストランジスタ３１は、ビッ
ト線４４と並列に配置されるリファレンス線４７に接続
されている。

【００５７】各リファレンストランジスタ３１のフロー
ティングゲートには、データ入力線４８が接続され、書
き込み時には、書き込みデータに対応した一定電圧（Ｖ
wsig）を、読み出し時には、読み出しデータに対応した
一定電圧（Ｖrsig）を印加することにより、フローティ
ングゲートの電位を直接制御できるようにしている。そ
して、データ線４６は抵抗５４を介して、リファレンス
線４７は抵抗５５を介して読み出し電圧発生回路６０に
接続されている。

【００５８】尚、これらメモリセルトランジスタ３０及
びリファレンストランジスタ３１の構造については、図
５及び図６と同一であり、各行毎に隣り合う行と線対称
となるようにしてフローティングゲート及びコントロー
ルゲートが配置されている。ロウデコーダ５１は、行選
択情報に応答して特定の行を選択する行選択信号ＬＳ１
〜ＬＳ２を発生し、各ワード線４１に供給する。これに
より、メモリセルトランジスタ３０及びリファレンスト
ランジスタ３１の特定の行（同一行）のコントロールゲ
ートが同時にオンされる。

【００５９】カラムデコーダ５２は、列選択情報に応答
して特定の列を選択する列選択信号ＣＳ１〜ＣＳ３を発
生し、各選択トランジスタ４５のゲートに供給する。こ
れにより、メモリセルトランジスタ３０の特定の列が活
性化され、その選択列のビット線４４がデータ線４６に
接続される。比較器５３は、書き込み時において、抵抗
５４が接続されるデータ線４６の電位Ｖp1と抵抗５５が
接続されるリファレンス線４７の電位Ｖp2とを比較し、
その比較結果を書き込み停止信号ＷＳとして出力する。
すなわち、比較器５３は、選択されたメモリセルトラン
ジスタ３０のオン抵抗値と抵抗５４の抵抗値との比で決
定される電位Ｖp1と、選択されたリファレンストランジ
スタ３１のオン抵抗値と抵抗５５の抵抗値との比で決定
される電位Ｖp2とを比較する。

【００６０】比較器６１は、読み出し時において、抵抗
５４が接続されるデータ線４６の電位Ｖp1と抵抗５５が
接続されるリファレンス線４７の電位Ｖp2とを比較し、
その比較結果を読み出しデコーダ６２に出力する。すな
わち、比較器６１も比較器５３と同様、選択されたメモ
リセルトランジスタ３０のオン抵抗値と抵抗４６の抵抗
値との比で決定される電位Ｖp1と、選択されたリファレ
ンストランジスタ３１のオン抵抗値と抵抗４７の抵抗値
との比で決定される電位Ｖp2とを比較する。

【００６１】書き込み電圧発生回路３２は、データの書
き込み時に電圧Ｖwを、データの読み出し時に電圧Ｖｓ
ｓを発生し、それぞれソース線４０に供給する。この書
き込み電圧発生回路３２は、比較器３６から供給される
書き込み停止信号ＷＳに応答して、電圧Ｖw の発生を停
止するように構成されている。尚、電圧Ｖw及び電圧Ｖ
ｓｓは、メモリセルトランジスタ３０の全ての列に同時
に印加されるが、非選択の列では、ビット線４４の電位
を高く設定してメモリセルトランジスタ３０のコントロ
ールゲートがオンしないようにしているため、フローテ
ィングゲートへの電荷注入は起きない。

【００６２】読み出し電圧発生回路６０は、データの書
き込み時に電圧Ｖｓｓを、データの読み出し時に電圧Ｖ
ｄｄを発生し、それぞれデータ線４６及びリファレンス
線４７に供給する。尚、電圧Ｖｗ、電圧Ｖｓｓ、電圧Ｖ
ｄｄのレベルは、メモリセルトランジスタ３０の動作特
性及び動作目的に合わせて設定されている。つまり、メ
モリセルトランジスタ３０に対するデータの書き込みや
読み出しが低電圧で行える場合には、電圧Ｖｗや電圧Ｖ
ｓｓや電圧Ｖｄｄのレベルを低く設定する。

【００６３】次に、上記のように構成された第１実施形
態の不揮発性半導体メモリの書き込み及び読み出し動作
について説明する。 ＜書き込み動作＞書き込み指示が入力されると、はじめ
に、行選択信号ＬＳ１〜ＬＳ３の１つ及び列選択信号Ｃ
Ｓ１〜ＣＳ３の１つが立ち上げられ、特定のメモリセル
トランジスタ３０及びリファレンストランジスタ３１が
選択される。メモリセルトランジスタ３０及びリファレ
ンストランジスタ３１については、同一行が選択され
る。

【００６４】選択されたメモリセルトランジスタ３０
は、ビット線４４及び選択トランジスタ４５を介してデ
ータ線４６から電圧Ｖｓｓ（接地電位：例えば０Ｖ）が
印加され、電力線４３から書き込み用の電圧Ｖｗ（例え
ば１２Ｖ）が印加されると共に、コントロールゲートが
オンして、電流が流れる。同時に、選択されたリファレ
ンストランジスタ３１でもコントロールゲートがオンし
て、電流が流れる。

【００６５】メモリセルトランジスタ３０は、はじめに
データが書き込まれていない状態（フローティングゲー
トに電荷が蓄積されていない状態）のとき、オン抵抗値
が小さく、流れる電流は大きくなっている。メモリセル
トランジスタ３０に電流が流れ始めると、ドレイン付近
に発生するホットエレクトロンがチャネル領域内でソー
ス方向へ加速され、ゲート絶縁膜を通り抜けてフローテ
ィングゲートに注入されるようになる。これにより、メ
モリセルトランジスタ３０のフローティングゲートに注
入される電荷量Ｑは、書き込み電圧Ｖw の立ち上がりに
合わせて、時間経過と共に次第に大きくなる。そして、
フローティングゲートへの電荷の注入量に応じて、メモ
リセルトランジスタ３０のオン抵抗値が大きくなり、こ
のオン抵抗値と抵抗３７の抵抗値との比によって決定さ
れる電位Ｖp1は、図3に示すように、次第に低下するこ
とになる。

【００６６】一方、リファレンストランジスタ３１は、
フローティングゲートの電位が電圧（Ｖwsig）で固定さ
れているため、時間経過に関係なくオン抵抗値は常に一
定であり、このオン抵抗値と抵抗３８の抵抗値との比に
よって決定される電位Ｖp2も、図3に示すように、一定
となる。そこで、メモリセルトランジスタ３０側の電位
Ｖp1とリファレンストランジスタ３１側の電位Ｖp2とを
比較器３４で比較し、電位Ｖp1が電位Ｖp2まで低下した
時点で書き込み停止信号ＷＳを立ち上げて書き込み電圧
Ｖw の供給を停止するように構成している。

【００６７】従って、メモリセルトランジスタ３０のフ
ローティングゲートに対し、メモリセルトランジスタ３
０のオン抵抗値が、電圧（Ｖwsig）で決定されるリファ
レンストランジスタ３１のオン抵抗値に一致するまで電
荷の注入が繰り返される。このとき、メモリセルトラン
ジスタ３０のフローティングゲートへの電荷の注入は、
メモリセルトランジスタ３０のオン抵抗値の変動をモニ
タしながら行われている。

【００６８】このように第１実施形態によれば、メモリ
セルトランジスタ３０のフローティングゲートへの電荷
の注入は、メモリセルトランジスタ３０のオン抵抗値の
変動をモニタしながら行われている。そのため、ベリフ
ァイ書き込み動作を行わなくとも、メモリセルトランジ
スタ３０に対して正確なデータを書き込むことができ
る。従って、ベリファイ書き込み動作に伴う書き込み動
作速度の低下を回避することができる。 ＜読み出し動作＞読み出し指示が入力されると、はじめ
に、行選択信号ＬＳ１〜ＬＳ３の１つ及び列選択信号Ｃ
Ｓ１〜ＣＳ３の１つが立ち上げられ、特定のメモリセル
トランジスタ３０及びリファレンストランジスタ３１が
選択される。メモリセルトランジスタ３０及びリファレ
ンストランジスタ３１については、同一行が選択され
る。

【００６９】選択されたメモリセルトランジスタ３０
は、ビット線４４及び選択トランジスタ４５を介してデ
ータ線４６から読み出し用の電圧Ｖｄｄ（例えば２Ｖ）
が印加され、電力線４３から電圧Ｖｓｓ（接地電位）が
印加される。同時に、選択されたリファレンストランジ
スタ３１でもコントロールゲートがオンして、電流が流
れる。

【００７０】ここで、リファレンストランジスタ３１
は、フローティングゲートの電位が電圧（Ｖrsig）で固
定されているため、時間経過に関係なくオン抵抗値は常
に一定であり、このオン抵抗値と抵抗５５の抵抗値との
比によって決定される電位Ｖp2も一定となる。そこで、
メモリセルトランジスタ３０に２値のデータ（すなわ
ち、「０」か「１」）が記憶されている場合、メモリセ
ルトランジスタ３０側の電位Ｖp1とリファレンストラン
ジスタ３１側の電位Ｖp2とを比較器６１で比較し、電位
Ｖp2に対する電位Ｖp1の大小で、書き込まれているデー
タが「０」か「１」かを判別する。

【００７１】また、メモリセルトランジスタ３０に３値
以上のデータ、例えば４値のデータが記憶されている場
合、リファレンストランジスタ３１のフローティングゲ
ートに印加する電圧（Ｖrsig）を3種類用意しておき、
この3種類の電位を切り換えながら、メモリセルトラン
ジスタ３０側の電位Ｖp1とリファレンストランジスタ３
１側の電位Ｖp2とを比較器６１で比較し、3種類の電位
Ｖp2に対する電位Ｖp1の大小で、書き込まれているデー
タが「００」、「０１」、「１０」、「１１」のいずれ
であるのかを判別する。 （第４実施形態）本第４実施形態では、第１及び第２実
施形態と同様に、第３実施形態において、リファレンス
トランジスタ３１のフローティングゲートに印加する電
圧を、遅延時間ｄｔに対応した電圧ｄＶwsig 分だけ低
くした電圧（Ｖwsig −ｄＶwsig）に設定する。これに
より、第１及び第２実施形態と同様に、遅延時間ｄｔが
相殺されることから、書き込み動作速度の低下が回避さ
れる。 （第５実施形態）本発明を具体化した第５の実施形態を
図９に基づいて説明する。

【００７２】本第５実施形態が図８に示す第３実施形態
と異なるのは、抵抗５４及び抵抗５５を、書き込み動作
と読み出し動作とで別々に設けたことである。すなわ
ち、書き込み動作時には抵抗５４ａ、５５ａを用い、読
み出し動作時には抵抗５４ｂ、５５ｂを用いるようトラ
ンジスタ７４、７５で切り換えられるよう構成してあ
る。トランジスタ７４、７５のＯＮ／ＯＦＦは、切換信
号ＲＳＥＬによって選択される。

【００７３】このような構成とすることにより、第３実
施形態に比べて、回路規模は若干大きくなるが、回路を
個別に最適化できるため、書き込み精度と読み出し精度
とを更に向上させることができる。尚、本第５実施形態
においては、第４実施形態と同様に、リファレンストラ
ンジスタ３１のフローティングゲートに印加する電圧
を、遅延時間ｄｔに対応した電圧ｄＶwsig 分だけ低く
した電圧（Ｖwsig −ｄＶwsig ）に設定しても良い。

【００７４】また、抵抗５４及び抵抗５５のいずれか一
方のみを、書き込み動作と読み出し動作とで別々に設け
てもよい。以上の通り、第３〜第５実施形態にあって
は、リファレンストランジスタ３１を書き込み時と読み
出し時とで共用したので、書き込み用と読み出し用とに
それぞれリファレンストランジスタを設けることに比べ
て、回路構成が簡略化されると共に、回路面積も縮小す
ることができる。

【００７５】尚、上記各実施形態は以下のように変更し
てもよく、その場合でも同様の作用及び効果を得ること
ができる。 （イ）第２〜第５実施形態では、メモリセルトランジス
タ３０を３行×３列配置した場合を例示しているが、メ
モリセルトランジスタ３０を４行以上、あるいは４列以
上配置してもよい。

【００７６】（ロ）第２〜第５実施形態において、リフ
ァレンストランジスタ３１を必ずしも１行毎に設ける必
要はなく、メモリセルトランジスタ３０の複数行に対し
て１つのリファレンストランジスタ３１を設けたり、メ
モリセルトランジスタ３０の全ての行に対して１つのリ
ファレンストランジスタ３１だけを設けるようにしても
よい。この場合、各行毎の特性のバラツキの影響を受け
やすくなるが、不揮発性半導体メモリの回路規模を小さ
くすることができる。

【００７７】

【発明の効果】請求項１〜１０のいずれか１項に記載の
発明によれば、動作速度を低下させることなく、データ
を高精度で書き込むことが可能な不揮発性半導体メモリ
を提供することができる。また、請求項３，７，１０に
記載の発明によれば、比較回路により電流量を比較する
ことにより、メモリセルトランジスタへのデータの書き
込み状況を常時モニタすることができ、ベリファイ書き
込み方式を行う必要がなくなる。また、書き込み回路か
らメモリセルトランジスタ及びリファレンストランジス
タに与える電位差の制御に要する遅延時間が相殺され
る。そのため、データの書き込み時間が短縮される。

【００７８】また、請求項４〜１０に記載の発明にあっ
ては、リファレンストランジスタを書き込み時と読み出
し時とで共用したので、書き込み用と読み出し用とにそ
れぞれリファレンストランジスタを設けることに比べ
て、回路構成が簡略化されると共に、回路面積も縮小す
ることができる。また、請求項１１に記載の発明によれ
ば、複数のメモリセルトランジスタを備え、各メモリセ
ル毎にデータの書き込みを行うことが可能な不揮発性半
導体メモリを得ることができる。

【図面の簡単な説明】

【図１】本発明を具体化した第１実施形態における不揮
発性半導体メモリの回路図である。

【図２】第１及び第４実施形態の動作を説明するための
タイミング図である。

【図３】第１及び第３実施形態の動作を説明するための
タイミング図である。

【図４】本発明を具体化した第２実施形態における不揮
発性半導体メモリの回路図である。

【図５】不揮発性半導体メモリのメモリセルの構造を示
す平面図である。

【図６】図５におけるＸ−Ｘ線断面図である。

【図７】従来例における不揮発性半導体メモリの回路図
である。

【図８】本発明を具体化した第３実施形態における不揮
発性半導体メモリの回路図である。

【図９】本発明を具体化した第５実施形態における不揮
発性半導体メモリの回路図である。

【符号の説明】 ４ フローティングゲート ６ コントロールゲート ７ ドレインとしての第１拡散層 ８ ソースとしての第２拡散層 ３０ メモリセルトランジスタ ３１ リファレンストランジスタ ３２，５６ 書き込み回路としての書き込み電圧発生回
路 ３３ 選択回路としての選択信号発生回路 ５１ 選択回路としてのロウデコーダ ３４，５３ 比較回路としての比較器 ６０ 読み出し電圧発生回路 ６１ 比較器

Claims (11)

【特許請求の範囲】
1. 【請求項１】 メモリセルトランジスタ及びリファレン
   ストランジスタに流れる電流量に対応し、メモリセルト
   ランジスタの書き込み動作時の遅延時間が相殺されるよ
   うに、リファレンストランジスタの電圧を設定したこと
   を特徴とする不揮発性半導体メモリ。
2. 【請求項２】 メモリセルトランジスタと、 メモリセルトランジスタと同一構造を成してメモリセル
   トランジスタに並列に接続され、フローティングゲート
   に記憶データと対応付けられる電圧が印加されるリファ
   レンストランジスタとを備え、 メモリセルトランジスタ及びリファレンストランジスタ
   のソース及びドレイン間に一定の電位差を与えることに
   より、メモリセルトランジスタのフローティングゲート
   に電荷を注入する書き込み動作に際して、メモリセルト
   ランジスタ及びリファレンストランジスタに流れる電流
   量に対応し、書き込み動作時の遅延時間が相殺されるよ
   うに、リファレンストランジスタのフローティングゲー
   トに印加される電圧を設定したことを特徴とする不揮発
   性半導体メモリ。
3. 【請求項３】 電気的に独立したフローティングゲート
   に重ねてコントロールゲートが配置され、フローティン
   グゲート及びコントロールゲートに隣接してソース領域
   及びドレイン領域が配置されるメモリセルトランジスタ
   と、 メモリセルトランジスタと同一構造を成してメモリセル
   トランジスタに並列に接続され、フローティングゲート
   に記憶データと対応付けられる電圧が印加されるリファ
   レンストランジスタと、 メモリセルトランジスタ及びリファレンストランジスタ
   のソース及びドレイン間に一定の電位差を与えることに
   より、メモリセルトランジスタのフローティングゲート
   に電荷を注入させる書き込み回路と、 メモリセルトランジスタ及びリファレンストランジスタ
   のコントロールゲートに所定の電圧を与えることによ
   り、メモリセルトランジスタ及びリファレンストランジ
   スタを同時に活性化する選択回路と、 メモリセルトランジスタ及びリファレンストランジスタ
   に流れる電流量を比較する比較回路とを備え、 書き込み回路からメモリセルトランジスタ及びリファレ
   ンストランジスタに与える電位差を比較回路の比較結果
   に対応して制御し、その制御に要する遅延時間が相殺さ
   れるように、リファレンストランジスタのフローティン
   グゲートに印加される電圧を設定したことを特徴とする
   不揮発性半導体メモリ。
4. 【請求項４】 データの書き込み動作時に、メモリセル
   トランジスタに流れる電流量に相当する信号を比較する
   ための基準値を生成するリファレンストランジスタと、
   データの読み出し動作時に、前記メモリセルトランジス
   タに流れる電流量に相当する信号を比較するための基準
   値を生成するリファレンストランジスタとを共通化した
   ことを特徴とする不揮発性半導体メモリ。
5. 【請求項５】 データの書き込み動作時に、メモリセル
   トランジスタ及びリファレンストランジスタに流れる電
   流量に対応し、前記メモリセルトランジスタ及びリファ
   レンストランジスタに与える電位差を変動させると共
   に、 データの読み出し動作時には、前記メモリセルトランジ
   スタに流れる電流量に相当する信号と前記リファレンス
   トランジスタに流れる電流量に相当する信号とを比較す
   ることを特徴とした不揮発性半導体メモリ。
6. 【請求項６】 メモリセルトランジスタと、 メモリセルトランジスタと同一構造を成してメモリセル
   トランジスタに並列に接続され、フローティングゲート
   に記憶データと対応付けられる電圧が印加されるリファ
   レンストランジスタとを備え、 前記メモリセルトランジスタ及びリファレンストランジ
   スタのソース及びドレイン間に一定の電位差を与えるこ
   とにより、前記メモリセルトランジスタのフローティン
   グゲートに電荷を注入する書き込み動作に際して、前記
   メモリセルトランジスタ及びリファレンストランジスタ
   に流れる電流量に対応し、前記メモリセルトランジスタ
   及びリファレンストランジスタに与える電位差を変動さ
   せると共に、 データの読み出し動作時には、前記メモリセルトランジ
   スタに流れる電流量に相当する信号と前記リファレンス
   トランジスタに流れる電流量に相当する信号とを比較す
   ることを特徴とした不揮発性半導体メモリ。
7. 【請求項７】 電気的に独立したフローティングゲート
   に重ねてコントロールゲートが配置され、フローティン
   グゲート及びコントロールゲートに隣接してソース領域
   及びドレイン領域が配置されるメモリセルトランジスタ
   と、 メモリセルトランジスタと同一構造を成してメモリセル
   トランジスタに並列に接続され、フローティングゲート
   に記憶データと対応付けられる電圧が印加されるリファ
   レンストランジスタと、 メモリセルトランジスタ及びリファレンストランジスタ
   のソース及びドレイン間に一定の電位差を与えることに
   より、メモリセルトランジスタのフローティングゲート
   に電荷を注入させる書き込み回路と、 メモリセルトランジスタ及びリファレンストランジスタ
   のコントロールゲートに所定の電圧を与えることによ
   り、メモリセルトランジスタ及びリファレンストランジ
   スタを同時に活性化する選択回路と、 メモリセルトランジスタ及びリファレンストランジスタ
   に流れる電流量を比較する比較回路とを備え、 データの書き込み動作時に、書き込み回路からメモリセ
   ルトランジスタ及びリファレンストランジスタに与える
   電位差を前記比較回路の比較結果に対応して変動させる
   と共に、 データの読み出し動作時には、前記メモリセルトランジ
   スタに流れる電流量に相当する信号と前記リファレンス
   トランジスタに流れる電流量に相当する信号とを比較す
   ることを特徴とした不揮発性半導体メモリ。
8. 【請求項８】 データの書き込み動作時に、メモリセル
   トランジスタ及びリファレンストランジスタに流れる電
   流量に対応し、メモリセルトランジスタの書き込み動作
   時の遅延時間が相殺されるように、リファレンストラン
   ジスタの電圧を設定すると共に、 データの読み出し動作時には、前記メモリセルトランジ
   スタに流れる電流量に相当する信号と前記リファレンス
   トランジスタに流れる電流量に相当する信号とを比較す
   ることを特徴とした不揮発性半導体メモリ。
9. 【請求項９】 メモリセルトランジスタと、 メモリセルトランジスタと同一構造を成してメモリセル
   トランジスタに並列に接続され、フローティングゲート
   に記憶データと対応付けられる電圧が印加されるリファ
   レンストランジスタとを備え、 メモリセルトランジスタ及びリファレンストランジスタ
   のソース及びドレイン間に一定の電位差を与えることに
   より、メモリセルトランジスタのフローティングゲート
   に電荷を注入する書き込み動作に際して、メモリセルト
   ランジスタ及びリファレンストランジスタに流れる電流
   量に対応し、書き込み動作時の遅延時間が相殺されるよ
   うに、リファレンストランジスタのフローティングゲー
   トに印加される電圧を設定すると共に、 データの読み出し動作時には、前記メモリセルトランジ
   スタに流れる電流量に相当する信号と前記リファレンス
   トランジスタに流れる電流量に相当する信号とを比較す
   ることを特徴とした不揮発性半導体メモリ。
10. 【請求項１０】 電気的に独立したフローティングゲー
    トに重ねてコントロールゲートが配置され、フローティ
    ングゲート及びコントロールゲートに隣接してソース領
    域及びドレイン領域が配置されるメモリセルトランジス
    タと、 メモリセルトランジスタと同一構造を成してメモリセル
    トランジスタに並列に接続され、フローティングゲート
    に記憶データと対応付けられる電圧が印加されるリファ
    レンストランジスタと、 メモリセルトランジスタ及びリファレンストランジスタ
    のソース及びドレイン間に一定の電位差を与えることに
    より、メモリセルトランジスタのフローティングゲート
    に電荷を注入させる書き込み回路と、 メモリセルトランジスタ及びリファレンストランジスタ
    のコントロールゲートに所定の電圧を与えることによ
    り、メモリセルトランジスタ及びリファレンストランジ
    スタを同時に活性化する選択回路と、 メモリセルトランジスタ及びリファレンストランジスタ
    に流れる電流量を比較する比較回路とを備え、 データの書き込み動作時に、書き込み回路からメモリセ
    ルトランジスタ及びリファレンストランジスタに与える
    電位差を比較回路の比較結果に対応して制御し、その制
    御に要する遅延時間が相殺されるように、リファレンス
    トランジスタのフローティングゲートに印加される電圧
    を設定すると共に、 データの読み出し動作時には、前記メモリセルトランジ
    スタに流れる電流量に相当する信号と前記リファレンス
    トランジスタに流れる電流量に相当する信号とを比較す
    ることを特徴とした不揮発性半導体メモリ。
11. 【請求項１１】 少なくとも１つの前記リファレンスト
    ランジスタに対して複数の前記メモリセルトランジスタ
    を並列に接続し、前記書き込み回路から複数の前記メモ
    リセルトランジスタの内の１つに選択的に電位差を与え
    ることを特徴とした請求項３、７又は１０に記載の不揮
    発性半導体メモリ。