JPH11134876A - フラッシュメモリ装置 - Google Patents
フラッシュメモリ装置Info
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- JPH11134876A JPH11134876A JP31004097A JP31004097A JPH11134876A JP H11134876 A JPH11134876 A JP H11134876A JP 31004097 A JP31004097 A JP 31004097A JP 31004097 A JP31004097 A JP 31004097A JP H11134876 A JPH11134876 A JP H11134876A
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- Japan
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- memory cell
- power supply
- control circuit
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Abstract
(57)【要約】
【課題】フラッシュメモリ装置の消去時の各メモリセル
に印加される電圧及び各メモリセルに流れる電流のばら
つきを抑制するフラッシュメモリ装置の提供。 【解決手段】メモリセルアレイをブロックに分割し、各
ブロックでワード線単位にソース線を設け、各ソース線
に低抵抗を直列に接続したし、各ソース線に順次消去時
の高電圧を印加できるようにセレクトゲートを設け、こ
のセレクトゲートを制御する回路を設ける構成とする。
これによって、各ソース線に印加される消去時の電圧の
ばらつき及び各ソース線に流れる電流を制限することが
できる。
に印加される電圧及び各メモリセルに流れる電流のばら
つきを抑制するフラッシュメモリ装置の提供。 【解決手段】メモリセルアレイをブロックに分割し、各
ブロックでワード線単位にソース線を設け、各ソース線
に低抵抗を直列に接続したし、各ソース線に順次消去時
の高電圧を印加できるようにセレクトゲートを設け、こ
のセレクトゲートを制御する回路を設ける構成とする。
これによって、各ソース線に印加される消去時の電圧の
ばらつき及び各ソース線に流れる電流を制限することが
できる。
Description
【０００１】
【発明の属する技術分野】本発明は、電気的に消去及び
書込み可能な不揮発性半導体記憶装置に関し、特に、一
括消去型の不揮発性半導体記憶装置であるフラッシュメ
モリにおいて、メモリセルの消去時のバラツキを防止す
る装置に関する。
書込み可能な不揮発性半導体記憶装置に関し、特に、一
括消去型の不揮発性半導体記憶装置であるフラッシュメ
モリにおいて、メモリセルの消去時のバラツキを防止す
る装置に関する。
【０００２】
【従来の技術】従来のフラッシュメモリにおいて、積層
ゲート構造を有するＭＯＳトランジスタからなるメモリ
セルに対する、データの書込みは、ドレイン側からホッ
トエレクトロンの注入により行われ、データの消去は、
ソース側に高電圧を与え、ジャンクションブレークダウ
ンにより発生したホットホールをフローティングゲート
に注入することにより行われる。
ゲート構造を有するＭＯＳトランジスタからなるメモリ
セルに対する、データの書込みは、ドレイン側からホッ
トエレクトロンの注入により行われ、データの消去は、
ソース側に高電圧を与え、ジャンクションブレークダウ
ンにより発生したホットホールをフローティングゲート
に注入することにより行われる。
【０００３】図３（Ａ）は、このメモリセルの書込み状
態の断面構造を模式的に示した図であり、１０１は第１
の導電型の半導体基板、１０２および１０３はこの半導
体基板１０１の表面に選択的に設けられた半導体基板と
は逆の導電型である第２導電型の不純物領域ソース及び
ドレイン、１０４は半導体基板表面に形成されたゲート
絶縁膜、１０５はゲート絶縁膜上に形成されたフローテ
ィングゲート、１０７は上記フローティングゲート上に
層間絶縁膜１０６を介して設けられたコントロールゲー
トである。
態の断面構造を模式的に示した図であり、１０１は第１
の導電型の半導体基板、１０２および１０３はこの半導
体基板１０１の表面に選択的に設けられた半導体基板と
は逆の導電型である第２導電型の不純物領域ソース及び
ドレイン、１０４は半導体基板表面に形成されたゲート
絶縁膜、１０５はゲート絶縁膜上に形成されたフローテ
ィングゲート、１０７は上記フローティングゲート上に
層間絶縁膜１０６を介して設けられたコントロールゲー
トである。
【０００４】このようなメモリセルにおいて、データの
書込み時には、図３（Ａ）に示すように、ソース１０２
を０Ｖ（グランド電位）とし、コントロールゲート１０
７には外部から供給される高電圧ＶPPが与えられ、ドレ
イン１０３にはドレイン電圧ＶDとして高電圧（例えば
６Ｖ）が与えられる。すると、ドレイン・ソース間にオ
ン電流が流れドレイン近傍でホットエレクトロンがフロ
ーティングゲート１０５に注入され、トランジスタのし
きい値が上昇し書込状態となる。
書込み時には、図３（Ａ）に示すように、ソース１０２
を０Ｖ（グランド電位）とし、コントロールゲート１０
７には外部から供給される高電圧ＶPPが与えられ、ドレ
イン１０３にはドレイン電圧ＶDとして高電圧（例えば
６Ｖ）が与えられる。すると、ドレイン・ソース間にオ
ン電流が流れドレイン近傍でホットエレクトロンがフロ
ーティングゲート１０５に注入され、トランジスタのし
きい値が上昇し書込状態となる。
【０００５】一方、データの消去は、図３（Ｂ）に示す
ように、ソース１０２に高電圧（例えば８Ｖ）、コント
ロールゲート１０７に低電圧（例えば２Ｖ）が印加さ
れ、ドレイン１０３をフローティング状態に設定される
ことで行われる。ソース１０２に印加された高電圧によ
り、ソース１０２から半導体基板１０１へジャンクショ
ンブレークダウンを起こし、電流が流れる。このときソ
ース１０２近傍にはホットエレクトロンとホットホール
が発生し、このホットホールがフローティングゲート１
０７へ注入されフローティングゲート１０７中のエレク
トロンと結合し、フローティングゲート内の電荷を中和
し、消去状態となる。
ように、ソース１０２に高電圧（例えば８Ｖ）、コント
ロールゲート１０７に低電圧（例えば２Ｖ）が印加さ
れ、ドレイン１０３をフローティング状態に設定される
ことで行われる。ソース１０２に印加された高電圧によ
り、ソース１０２から半導体基板１０１へジャンクショ
ンブレークダウンを起こし、電流が流れる。このときソ
ース１０２近傍にはホットエレクトロンとホットホール
が発生し、このホットホールがフローティングゲート１
０７へ注入されフローティングゲート１０７中のエレク
トロンと結合し、フローティングゲート内の電荷を中和
し、消去状態となる。
【０００６】データの読み出しは、ソース１０２を０
Ｖ、コントロールゲート１０７に電源電圧ＶDD（例えば
５Ｖ）、ドレイン１０３に読み出し電圧（例えば１Ｖ）
を与えたとき、メモリセルのオン／オフ状態に応じてデ
ータの論理レベルが判定される。
Ｖ、コントロールゲート１０７に電源電圧ＶDD（例えば
５Ｖ）、ドレイン１０３に読み出し電圧（例えば１Ｖ）
を与えたとき、メモリセルのオン／オフ状態に応じてデ
ータの論理レベルが判定される。
【０００７】上記メモリセルを用いたフラッシュメモリ
装置は、従来、データの書込みは、例えば１バイト（８
ビット）毎、消去は全セルのソースに同時に高電圧を印
加して全ビット一括で行われている。
装置は、従来、データの書込みは、例えば１バイト（８
ビット）毎、消去は全セルのソースに同時に高電圧を印
加して全ビット一括で行われている。
【０００８】
【発明が解決しようとする課題】この従来のフラッシュ
メモリ装置は、一括消去に際して、全ソース線に一括し
て高電圧を印加し、各ソース部に電流を流すため、セル
アレイ内の配線抵抗などにより、各セルに同時に同様の
電圧が流れず、ばらつきが生じることになる。
メモリ装置は、一括消去に際して、全ソース線に一括し
て高電圧を印加し、各ソース部に電流を流すため、セル
アレイ内の配線抵抗などにより、各セルに同時に同様の
電圧が流れず、ばらつきが生じることになる。
【０００９】このため、メモリセルアレイ内で各セルの
消去されやすいセルと消去されにくいセルとが存在し、
消去後の各セルをしきい値電圧にもばらつきを持つこと
になるという問題点を有している。
消去されやすいセルと消去されにくいセルとが存在し、
消去後の各セルをしきい値電圧にもばらつきを持つこと
になるという問題点を有している。
【００１０】なお、例えば特開平５−１８９９８３号公
報には、ソース線を共通にしてなる複数のセルトランジ
スタからなる複数のブロックの各々にセルトランジスタ
の数の比に対応した電流供給能力を備えるソース電圧供
給回路を接続し過剰消去セルトランジスタの発生を回避
するようにしたフラッシュメモリが提案されている。
報には、ソース線を共通にしてなる複数のセルトランジ
スタからなる複数のブロックの各々にセルトランジスタ
の数の比に対応した電流供給能力を備えるソース電圧供
給回路を接続し過剰消去セルトランジスタの発生を回避
するようにしたフラッシュメモリが提案されている。
【００１１】したがって本発明は、上記問題点に鑑みて
なされたものであって、その目的は、一括消去型の電気
的に書き込み及び消去可能な不揮発性半導体記憶装置に
おいて、メモリセルアレイ内の各セル印加される消去時
のソース電圧を一様にするフラッシュメモリ装置を提供
することにある。
なされたものであって、その目的は、一括消去型の電気
的に書き込み及び消去可能な不揮発性半導体記憶装置に
おいて、メモリセルアレイ内の各セル印加される消去時
のソース電圧を一様にするフラッシュメモリ装置を提供
することにある。
【００１２】
【課題を解決するための手段】前記目的を達成するため
本発明は、フラッシュメモリ装置において、セルアレイ
を複数ブロックに分割して、さらにそのブロック内の各
１行毎にソース線を設け、各ソース線にそれぞれ対応し
た低抵抗素子と、それぞれのソース線を選択するセレク
トトランジスタを備え、このセレクトトランジスタのオ
ン・オフを順次切換えられる消去時間設定回路を備えて
いる。
本発明は、フラッシュメモリ装置において、セルアレイ
を複数ブロックに分割して、さらにそのブロック内の各
１行毎にソース線を設け、各ソース線にそれぞれ対応し
た低抵抗素子と、それぞれのソース線を選択するセレク
トトランジスタを備え、このセレクトトランジスタのオ
ン・オフを順次切換えられる消去時間設定回路を備えて
いる。
【００１３】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明のフラッシュメモリ装置は、その好
ましい実施の形態において、メモリセルアレイを複数の
ブロックに分割し（例えば図１のブロック１〜４参
照）、前記各ブロックに対応してブロック電源制御回路
（図１の電源制御回路５〜８参照）を備え、前記各ブロ
ック内で、ワード線単位に複数のメモリセルトランジス
タに共通のソース線（図２の１６、１７）を設け、ブロ
ック電源制御回路は、前記各ソース線にそれぞれ直列に
接続した低抵抗素子（図２の１４）と、前記各ソース線
に、順次、消去時の高電圧を前記電源制御回路（図２の
１０）から印加するための手段を備える。
に説明する。本発明のフラッシュメモリ装置は、その好
ましい実施の形態において、メモリセルアレイを複数の
ブロックに分割し（例えば図１のブロック１〜４参
照）、前記各ブロックに対応してブロック電源制御回路
（図１の電源制御回路５〜８参照）を備え、前記各ブロ
ック内で、ワード線単位に複数のメモリセルトランジス
タに共通のソース線（図２の１６、１７）を設け、ブロ
ック電源制御回路は、前記各ソース線にそれぞれ直列に
接続した低抵抗素子（図２の１４）と、前記各ソース線
に、順次、消去時の高電圧を前記電源制御回路（図２の
１０）から印加するための手段を備える。
【００１４】本発明の実施の形態においては、各ブロッ
ク電源制御回路（図２の５）は、電源制御回路（図２の
１０）の出力に第１端子を接続し、消去制御信号（図２
のＥＲＡＳＥ￣、Ｌｏｗレベルの時、アクティブ）を制
御端子に入力する第１のスイッチトランジスタ（図２の
ＰｃｈＭＯＳトランジスタ１１）と、前記各ソース線に
対応して設けられ、第１端子を前記第１のスチッチトラ
ンジスタ（図２のＰｃｈＭＯＳトランジスタ１１）の第
２端子に共通接続し、第２端子を、各ソース線にそれぞ
れ一端を接続した低抵抗素子（図２の１４）の他端にそ
れぞれ接続した複数のセレクト用トランジスタ（図２の
ＮｃｈＭＯＳトランジスタ１２、１３）と、消去時間設
定回路（図２の１５）と、を備え、該複数のセレクト用
トランジスタ（図２の１２、１３）の制御端子に消去時
間設定回路（図２の１５）の出力がそれぞれ接続され、
消去モード時（ＥＲＡＳＥ￣信号がアクティブの時）、
該複数のセレクト用トランジスタ（図２の１２、１３）
が消去時間制御回路の出力により順次導通する、構成と
されている。
ク電源制御回路（図２の５）は、電源制御回路（図２の
１０）の出力に第１端子を接続し、消去制御信号（図２
のＥＲＡＳＥ￣、Ｌｏｗレベルの時、アクティブ）を制
御端子に入力する第１のスイッチトランジスタ（図２の
ＰｃｈＭＯＳトランジスタ１１）と、前記各ソース線に
対応して設けられ、第１端子を前記第１のスチッチトラ
ンジスタ（図２のＰｃｈＭＯＳトランジスタ１１）の第
２端子に共通接続し、第２端子を、各ソース線にそれぞ
れ一端を接続した低抵抗素子（図２の１４）の他端にそ
れぞれ接続した複数のセレクト用トランジスタ（図２の
ＮｃｈＭＯＳトランジスタ１２、１３）と、消去時間設
定回路（図２の１５）と、を備え、該複数のセレクト用
トランジスタ（図２の１２、１３）の制御端子に消去時
間設定回路（図２の１５）の出力がそれぞれ接続され、
消去モード時（ＥＲＡＳＥ￣信号がアクティブの時）、
該複数のセレクト用トランジスタ（図２の１２、１３）
が消去時間制御回路の出力により順次導通する、構成と
されている。
【００１５】本発明の実施の形態においては、消去時間
設定回路（図２の１５）は、前記複数のセレクト用トラ
ンジスタ（図２の１２、１３）の導通状態が時間軸上で
互いに重ならないように制御する。
設定回路（図２の１５）は、前記複数のセレクト用トラ
ンジスタ（図２の１２、１３）の導通状態が時間軸上で
互いに重ならないように制御する。
【００１６】本発明の実施の形態によれば、メモリセル
アレイをブロックに分割し、各ブロックでさらにソース
線を各ワード線に接続されたメモリセル単位に分割した
ので、各ソース線に印加される消去時の高電圧の電圧ば
らつきを小さくする。また、各ソース線毎に低抵抗が直
列に接続されていることでソース線に流れる電流を制限
することができ、各メモリセルのばらつきで消去しやす
いメモリセルのソース電流が流れ過ぎることを抑制す
る。
アレイをブロックに分割し、各ブロックでさらにソース
線を各ワード線に接続されたメモリセル単位に分割した
ので、各ソース線に印加される消去時の高電圧の電圧ば
らつきを小さくする。また、各ソース線毎に低抵抗が直
列に接続されていることでソース線に流れる電流を制限
することができ、各メモリセルのばらつきで消去しやす
いメモリセルのソース電流が流れ過ぎることを抑制す
る。
【００１７】さらに、消去時間設定回路により、各分割
したソース線単位でメモリセルの消去を行うため最初の
消去設定時間で消去不足の場合に、消去不足のメモリセ
ルがあるソース線にのみ追加の消去を行うような制御も
可能となるという利点を有する。
したソース線単位でメモリセルの消去を行うため最初の
消去設定時間で消去不足の場合に、消去不足のメモリセ
ルがあるソース線にのみ追加の消去を行うような制御も
可能となるという利点を有する。
【００１８】
【実施例】次に、上記した本発明の実施の形態について
更に詳細に説明すべく、本発明の実施例について図面を
参照して説明する。図１は、本発明のフラッシュメモリ
装置の一実施例の構成をブロック図にて示したものであ
る。
更に詳細に説明すべく、本発明の実施例について図面を
参照して説明する。図１は、本発明のフラッシュメモリ
装置の一実施例の構成をブロック図にて示したものであ
る。
【００１９】図１において、１はメモリセルアレイ、２
は行デコーダ回路、３はセンスアンプ、４は列デコーダ
回路、５、６、７、８はメモリセルアレイの４つのブロ
ックの各ブロック１，２，３，４に対応して設けられた
ブロック電源制御回路、９は機能制御回路、１０は電源
制御回路である。
は行デコーダ回路、３はセンスアンプ、４は列デコーダ
回路、５、６、７、８はメモリセルアレイの４つのブロ
ックの各ブロック１，２，３，４に対応して設けられた
ブロック電源制御回路、９は機能制御回路、１０は電源
制御回路である。
【００２０】図２は、上記メモリセルアレイ１のブロッ
ク１を代表的に取り出してその一部の回路構成を示した
図である。
ク１を代表的に取り出してその一部の回路構成を示した
図である。
【００２１】図２を参照すると、ブロック１の電源制御
回路５は、ＰｃｈＭＯＳトランジスタ１１、ソース線１
６、１７を選択するセレクトトランジスタ１２、１３、
およびソース線１６、１７に直列に接続された低抵抗素
子１４を介して、ソース線に接続され、セレクトトラン
ジスタ１２、１３のゲート端子には、消去時間設定回路
１５の出力が接続されている。図２において、ソース線
１６、１７はそれぞれワード線２１を共通とするメモリ
セル１８、１９に共通接続している。ワード線２１はメ
モリセルトランジスタのコントロールゲートに接続す
る。メモリセルトランジスタのドレインはそれぞれデジ
ット線２２に接続され、列（カラム）選択用トランジス
タ２０を介してセンスアンプに共通に接続されている。
回路５は、ＰｃｈＭＯＳトランジスタ１１、ソース線１
６、１７を選択するセレクトトランジスタ１２、１３、
およびソース線１６、１７に直列に接続された低抵抗素
子１４を介して、ソース線に接続され、セレクトトラン
ジスタ１２、１３のゲート端子には、消去時間設定回路
１５の出力が接続されている。図２において、ソース線
１６、１７はそれぞれワード線２１を共通とするメモリ
セル１８、１９に共通接続している。ワード線２１はメ
モリセルトランジスタのコントロールゲートに接続す
る。メモリセルトランジスタのドレインはそれぞれデジ
ット線２２に接続され、列（カラム）選択用トランジス
タ２０を介してセンスアンプに共通に接続されている。
【００２２】本発明の一実施例では、メモリセルアレイ
の各ブロックに対して、各ワード線に接続されたメモリ
セルトランジスタ１８にソース線１７、メモリセルトラ
ンジスタ１９にソース線１６と、ソース線を分割し、各
ソース線に低抵抗素子１４を備えることで、各ソース線
に流れる電流を制限し、消去時に、各メモリセルに流れ
る電流を安定化させる。
の各ブロックに対して、各ワード線に接続されたメモリ
セルトランジスタ１８にソース線１７、メモリセルトラ
ンジスタ１９にソース線１６と、ソース線を分割し、各
ソース線に低抵抗素子１４を備えることで、各ソース線
に流れる電流を制限し、消去時に、各メモリセルに流れ
る電流を安定化させる。
【００２３】また各ソース線毎に、セレクトトランジス
タ１２、１３を設け、このセレクトトランジスタ１２、
１３のＯＮ／ＯＦＦを消去時間設定回路１５により制御
する。
タ１２、１３を設け、このセレクトトランジスタ１２、
１３のＯＮ／ＯＦＦを消去時間設定回路１５により制御
する。
【００２４】例えば各ソース線に接続されたメモリセル
が１０μｓの消去時間で消去可能とすると、この消去時
間設定回路１５から、まずセレクトトランジスタ１２を
１０μｓの間ＯＮし、次にこのセレクトトランジスタ１
２をＯＦＦすると同時に、セレクトトランジスタ１３を
１０μｓの間ＯＮさせるという具合に、各ソース線に順
次消去時間を設定した時間だけ、消去時の高電圧が電源
制御回路１０からソース線に印加される構成とされてい
る。
が１０μｓの消去時間で消去可能とすると、この消去時
間設定回路１５から、まずセレクトトランジスタ１２を
１０μｓの間ＯＮし、次にこのセレクトトランジスタ１
２をＯＦＦすると同時に、セレクトトランジスタ１３を
１０μｓの間ＯＮさせるという具合に、各ソース線に順
次消去時間を設定した時間だけ、消去時の高電圧が電源
制御回路１０からソース線に印加される構成とされてい
る。
【００２５】このように、本発明の一実施例において
は、消去時に同時に高電圧が印加されるメモリセルは、
各ブロックのさらに１ワード線に接続されたメモリセル
分だけとなり、各メモリセルに印加される電圧のばらつ
き、各ソースに流れる電流のばらつきを小さくすること
ができる。
は、消去時に同時に高電圧が印加されるメモリセルは、
各ブロックのさらに１ワード線に接続されたメモリセル
分だけとなり、各メモリセルに印加される電圧のばらつ
き、各ソースに流れる電流のばらつきを小さくすること
ができる。
【００２６】
【発明の効果】以上説明したように本発明によれば下記
記載の効果を奏する。
記載の効果を奏する。
【００２７】本発明の第１の効果は、ソース線に印加さ
れる消去時の高電圧の電圧ばらつきが小さくなる、とい
うことである。
れる消去時の高電圧の電圧ばらつきが小さくなる、とい
うことである。
【００２８】その理由は、本発明においては、メモリセ
ルアレイをブロックに分割し、各ブロックでさらにソー
ス線を各ワード線に接続されたメモリセル単位に分割し
た構成としたためである。
ルアレイをブロックに分割し、各ブロックでさらにソー
ス線を各ワード線に接続されたメモリセル単位に分割し
た構成としたためである。
【００２９】本発明の第２の効果は、ソース線に流れる
電流を制限することができ、各メモリセルのばらつきで
消去しやすいメモリセルのソース電流が流れ過ぎること
を抑制する、ということである。
電流を制限することができ、各メモリセルのばらつきで
消去しやすいメモリセルのソース電流が流れ過ぎること
を抑制する、ということである。
【００３０】その理由は、本発明においては、各ソース
線毎に低抵抗が直列に接続したためである。
線毎に低抵抗が直列に接続したためである。
【００３１】さらに、本発明の第３の効果は、最初の消
去設定時間で消去不足の場合に、消去不足のメモリセル
があるソース線にのみ追加の消去を行うような制御も可
能であるという、ことである。
去設定時間で消去不足の場合に、消去不足のメモリセル
があるソース線にのみ追加の消去を行うような制御も可
能であるという、ことである。
【００３２】その理由は、本発明においては、消去時間
設定回路により、各分割したソース線単位でメモリセル
の消去を行うようにしたためである。
設定回路により、各分割したソース線単位でメモリセル
の消去を行うようにしたためである。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本発明の一実施例におけるメモリセルアレイの
回路構成の一部を示す図である。
回路構成の一部を示す図である。
【図３】フラッシュメモリセルの断面構造および各動作
モードでの印加電圧を説明するための図である。
モードでの印加電圧を説明するための図である。
１ メモリセルアレイ ２ 行デコーダ回路 ３ センスアンプ ４ 列デコーダ ５ ブロック１の電源制御回路 ６ ブロック２の電源制御回路 ７ ブロック３の電源制御回路 ８ ブロック４の電源制御回路 ９ 機能制御回路 １０ 電源制御回路 １１ Ｐチャネルトランジスタ １２，１３ セレクトトランジスタ １４ 低抵抗 １５ 消去時間設定回路 １６，１７ ソース配線 １８，１９ メモリセル ２０ 列選択用トランジスタ ２１ ワード配線 １０１ 半導体基板 １０２ ソース拡散層 １０３ ドレイン拡散層 １０４ ゲート酸化膜 １０５ フローティングゲート １０６ 絶縁膜 １０７ コントロールゲート
Claims (6)
- 【請求項１】積層ゲート構造を有するＭＯＳメモリセル
トランジスタを含む不揮発性メモリセルアレイと、該メ
モリセルアレイが複数個に分割されたブロックに対して
それぞれ電源制御回路を具備することを特徴とするフラ
ッシュメモリ装置。 - 【請求項２】前記各ブロックにそれぞれ設けられたソー
ス線と、前記各ソース線にそれぞれ対応して接続された
低抵抗素子と、前記各ソース線を選択するセレクトトラ
ンジスタと、消去モード時に前記セレクトトランジスタ
のオン・オフを制御する消去時間設定回路と、を備えた
ことを特徴とする請求項１記載のフラッシュメモリ装
置。 - 【請求項３】一括消去型の電気的に書き込み及び消去可
能な不揮発性半導体記憶装置において、不揮発性メモリ
セルアレイを複数ブロックに分割して、該ブロック内の
各１行毎に設けられたソース線にそれぞれ接続した低抵
抗素子と、前記各ソース線をそれぞれ選択する複数のセ
レクト用トランジスタと、消去モード時、前記複数のセ
レクトトランジスタを順次オン・オフ制御する消去時間
設定回路と、を備え、前記セレクトトランジスタを介し
て前記選択されたソース線に消去時の高電圧を電源回路
から順次供給することを特徴とするフラッシュメモリ装
置。 - 【請求項４】一括消去型の電気的に書き込み及び消去可
能な不揮発性半導体記憶装置において、 不揮発性メモリセルアレイを複数のブロックに分割し、 前記各ブロックに対応してブロック電源制御回路を備
え、 前記各ブロック内で、ワード線単位に複数のメモリセル
トランジスタに共通のソース線を設け、 前記ブロック電源制御回路が、前記各ソース線にそれぞ
れ直列に接続した低抵抗素子と、 前記各ソース線に順次消去時の高電圧を電源制御回路か
ら印加するように制御する手段を備えたことを特徴とす
るフラッシュメモリ装置。 - 【請求項５】前記各ソース線に順次消去時の高電圧を電
源制御回路から印加するように制御する手段が、 前記電源制御回路の出力に第１端子を接続し、消去制御
信号を制御端子に入力する第１のスイッチトランジスタ
と、 前記各ソース線に対応して設けられ、第１端子を前記第
１のスイッチトランジスタの第２端子に共通接続し、第
２端子を、前記各ソース線にそれぞれ直列に接続した前
記低抵抗素子にそれぞれ接続した複数のセレクト用トラ
ンジスタと、 消去時間設定回路と、 を備え、 前記複数のセレクト用トランジスタの制御端子に前記消
去時間設定回路の出力がそれぞれ接続され、消去モード
時、前記第１のスイッチトランジスタがオンし、且つ、
前記複数のセレクト用トランジスタが順次導通する、こ
とを特徴とする請求項４記載のフラッシュメモリ装置。 - 【請求項６】前記消去時間設定回路が、前記複数のセレ
クト用トランジスタの導通状態が時間軸上で互いに重な
らないように制御する、ことを特徴とする請求項４記載
のフラッシュメモリ装置。
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|---|---|---|---|
| JP31004097A JP3307299B2 (ja) | 1997-10-24 | 1997-10-24 | フラッシュメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JPH11134876A true JPH11134876A (ja) | 1999-05-21 |
| JP3307299B2 JP3307299B2 (ja) | 2002-07-24 |
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ID=18000445
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| Country | Link |
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| JP (1) | JP3307299B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6970385B2 (en) | 2002-09-06 | 2005-11-29 | Renesas Technology Corp. | Non-volatile semiconductor memory device suppressing write-back fault |
| WO2009072616A1 (ja) * | 2007-12-05 | 2009-06-11 | Toppan Printing Co., Ltd. | 不揮発性半導体メモリ素子、および不揮発性半導体メモリ装置 |
| JP2010079977A (ja) * | 2008-09-25 | 2010-04-08 | Toppan Printing Co Ltd | 定電流型電源回路を有する不揮発性半導体メモリ装置 |
-
1997
- 1997-10-24 JP JP31004097A patent/JP3307299B2/ja not_active Expired - Fee Related
Cited By (4)
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|---|---|---|---|---|
| US6970385B2 (en) | 2002-09-06 | 2005-11-29 | Renesas Technology Corp. | Non-volatile semiconductor memory device suppressing write-back fault |
| WO2009072616A1 (ja) * | 2007-12-05 | 2009-06-11 | Toppan Printing Co., Ltd. | 不揮発性半導体メモリ素子、および不揮発性半導体メモリ装置 |
| JP5338680B2 (ja) * | 2007-12-05 | 2013-11-13 | 凸版印刷株式会社 | 不揮発性半導体メモリ素子、および不揮発性半導体メモリ装置 |
| JP2010079977A (ja) * | 2008-09-25 | 2010-04-08 | Toppan Printing Co Ltd | 定電流型電源回路を有する不揮発性半導体メモリ装置 |
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