JP2725564B2 - 半導体記憶装置及びそのデータ書込み方法 - Google Patents

半導体記憶装置及びそのデータ書込み方法

Info

Publication number
JP2725564B2
JP2725564B2 JP5239710A JP23971093A JP2725564B2 JP 2725564 B2 JP2725564 B2 JP 2725564B2 JP 5239710 A JP5239710 A JP 5239710A JP 23971093 A JP23971093 A JP 23971093A JP 2725564 B2 JP2725564 B2 JP 2725564B2
Authority
JP
Japan
Prior art keywords
circuit
memory device
semiconductor memory
gate electrode
writing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP5239710A
Other languages
English (en)
Other versions
JPH0793985A (ja
Inventor
達朗 井上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP5239710A priority Critical patent/JP2725564B2/ja
Priority to US08/308,342 priority patent/US5487034A/en
Priority to KR1019940024898A priority patent/KR0140349B1/ko
Publication of JPH0793985A publication Critical patent/JPH0793985A/ja
Application granted granted Critical
Publication of JP2725564B2 publication Critical patent/JP2725564B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置及びそ
のデータ書込み方法に関し、特に電気的に書込みが可能
な半導体メモリ集積回路装置及びそのデータ書込み方法
に関する。
【０００２】
【従来の技術】プログラマブルＲＯＭは、電源を切って
もデータの保持が可能で、且つ電気的にデータの書込み
が可能な半導体記憶装置の１つとして知られている。従
来のプログラマブルＲＯＭ（以下ＰＲＯＭと呼ぶ）は、
例えば特開昭６２−８４４９６号公報に記載されてい
る。
【０００３】図４は、上記公報に記載された型式のＰＲ
ＯＭのメモリセルトランジスタの断面を示している。同
図に示したメモリトランジスタでは、Ｐ型シリコン半導
体基板１の主面にｎ型領域を成すソース領域２及びドレ
イン領域３が、例えばイオン注入法により形成されてい
る。ソース及びドレイン領域２、３の間の半導体基板領
域の上方には、第１のゲート酸化膜６、浮遊ゲート（フ
ローティングゲート）電極５、第２のゲート酸化膜７及
び制御ゲート（コントロールゲート）電極４が順次形成
されている。
【０００４】双方のゲート電極４及び５は、夫々例えば
多結晶シリコンから成り、双方のゲート酸化膜６及び７
は、夫々例えば２酸化シリコンから成る。ゲート電極４
及び６の側面部には側面酸化膜９が形成されており、ま
た、メモリトランジスタを囲んでメモリトランジスタ間
の分離領域を構成するフィールド酸化膜８が設けられ
る。
【０００５】従来、上記ＰＲＯＭにおけるメモリトラン
ジスタへのデータの書込みは、まず半導体基板１とソー
ス領域２とを接地し、コントロールゲート４に例えば１
２Ｖ又は２５Ｖの正の電圧ＶG を印加する。この状態で
ドレイン領域３に例えば８Ｖの正の電圧ＶDを印加す
る。このとき、メモリトランジスタにはチャネル電流が
流れ、ドレイン領域３近傍の空乏層で加速されて高エネ
ルギーを持ったホットエレクトロンがフローティングゲ
ート５に注入されることで、データの書込みが行なわれ
る。
【０００６】図５は、図４に示したメモリトランジスタ
をメモリセルアレイとして備える従来のＰＲＯＭの回路
図である。同図の回路は、公知の半導体集積回路技術に
よって１つの半導体基板上に形成される。
【０００７】図５において、Ｍ11〜Ｍmnは、マトリクス
状に配列された個々のメモリトランジスタを示してい
る。同一行、例えば第１行に配列されたメモリトランジ
スタＭ11〜Ｍ1nのコントロールゲートは、第１番目のワ
ード線Ｗ1 に共通接続されている。同様に、第ｍ行に配
列されたメモリトランジスタＱml〜Ｑmnのコントロール
ゲートは、第ｍ番目のワード線Ｗm に共通接続されてい
る。
【０００８】また、同一列、例えば第１列に配列された
メモリトランジスタＭ11〜Ｍm1のドレインは第１番目の
ビット線Ｂ1 に接続され、同様に他の列に配列されたメ
モリトランジスタＭ12〜Ｍm2、Ｍ1n-1〜Ｍmn-1、Ｍ1n〜
Ｍmnのドレインは、図示のごとく、夫々に対応するビッ
ト線Ｂ2、Ｂn-1、Ｂn に接続されている。行方向に相互に
隣接する各ビット列のメモリトランジスタの組、例えば
トランジスタＭ11及びＭ12、或いはトランジスタＭm1及
びＭm2の各ソース領域は、集積度の向上を図るために共
通の領域として構成されている。
【０００９】各ワード線Ｗ1 〜Ｗm と書込み用高電圧端
子Ｖppとの間には夫々、高抵抗素子を成すディプリーシ
ョン型トランジスタＱw1〜Ｑwmが接続されている。ま
た、各ワード線Ｗ1〜ＷmとＸアドレスデコーダ回路１０
との間には夫々、スイッチング用のディプリーション型
トランジスタＱx1〜Ｑxmが接続されている。なお、同図
及び後述の図面において、ディプリーション型トランジ
スタＱw1、Ｑwm等は、図面上でソース、ドレイン間に線
が付加された記号で表示されており、エンハンスメント
型トランジスタＱR等とは異なった記号で表示される。
【００１０】各ビット線Ｂ1〜Ｂnは、Ｙアドレスデコー
ダ回路１１の出力で制御されるスイッチング用のディプ
リーション型トランジスタＱB1〜ＱBnを介してデータ線
ＣＤに共通接続されている。このビット線選択用のスイ
ッチングトランジスタＱB1〜ＱBnのゲート（同図では、
トランジスタＱB1とＱBnとについてのみ示している）
は、それぞれ上記ワード線Ｗ1 〜Ｗm と同様に、高抵抗
素子を成すディプリーション型トランジスタＱpp1 〜Ｑ
ppn を介して書込み用高電圧端子Ｖppに接続されてい
る。これらスイッチングトランジスタＱB1〜ＱBnの夫々
のゲートは、制御線ＸＷＥ（ＷＥのトップバー付きを示
す。以下同様）に入力される制御信号で制御されるディ
プリーション型トランジスタＱY1〜ＱYnを介して、対応
するＹアドレスデコーダ回路１１の出力ラインに結合さ
れている。
【００１１】上記半導体記憶装置の作動について、メモ
リトランジスタＭ11へのデータ書込みを例として説明す
る。データ書込み時には、書込み用高電圧端子Ｖppに、
例えば１２Ｖ又は２５Ｖ電源から高電圧が供給される。
メモリトランジスタＭ11のコントロールゲートが接続さ
れているワード線Ｗ1 は、Ｘアドレスデコーダ回路１０
の出力ラインＷ1’における略５Ｖの高レベル信号と制
御線ＸＷＥにおける略０Ｖの低レベル信号とによってデ
ィプリーション型トランジスタＱx1をオフ状態にするこ
とと、ワード線Ｗ1 に高抵抗素子を成すディプリーショ
ン型トランジスタＱw1が接続されていることとにより、
端子Ｖppの電圧に応じて高電圧が供給される。
【００１２】このとき、非選択のワード線、例えばワー
ド線Ｗmには、Ｘアドレスデコーダ回路１０の出力ライ
ンＷm’の略０Ｖの低レベル信号と制御線ＸＷＥにおけ
る略０Ｖの低レベル信号とでディプリーション型トラン
ジスタＱxmをオン状態にすることにより、Ｘアドレスデ
コーダ回路１０の出力に従って略０Ｖの低レベル電位が
与えられる。
【００１３】一方、Ｙアドレスデコーダ回路１１の選択
出力Ｂ1を略５Ｖの高レベル信号にし、制御線ＸＷＥを
略０Ｖの低レベル信号にすることによってディプリーシ
ョン型トランジスタＱY1をオフ状態にすると共に、ディ
プリーション型トランジスタＱpp1 を端子Ｖppから供給
される高電圧によりオン状態にすることで、ビット線Ｂ
1 に接続されているスイッチングトランジスタＱB1をオ
ン状態にする。これにより、メモリトランジスタＱ11の
ドレインが接続されているビット線Ｂ1には、書込み回
路１２から端子Ｖppの電圧に応じて高電圧が供給され
る。
【００１４】このとき、非選択のビット線、例えばビッ
ト線Ｂnについては、Ｙアドレスデコーダ回路１１の非
選択出力、例えば出力ラインＢn’における略０Ｖの低
レベル信号と制御線ＸＷＥにおける略０Ｖの低レベル信
号とにより、ディプリーション型トランジスタＱYnをオ
ン状態にすることで、スイッチングトランジスタＱBnの
ゲートにＹアドレスデコーダ回路１１の出力に応じて略
０Ｖの低レベル電位が供給されるため、非選択のビット
線Ｂn は書込み回路１２から高電圧が供給されない。
【００１５】以上のようにして、選択されたワード線Ｗ
1の高電圧によりオン状態とされたメモリトランジスタ
Ｍ11には、同様に選択されたビット線Ｂ1 からチャネル
電流が供給されることで、メモリセルトランジスタＭ11
のフローティングゲートにホットエレクトロンが注入さ
れ、データ書込みが行なわれる。
【００１６】上記の如く、従来の半導体記憶装置のデー
タ書込み方法では、書込み時にホットエレクトロン注入
を利用しているので、書込みを行うメモリトランジスタ
にチャネル電流を流してホットエレクトロンを生成する
必要がある。
【００１７】
【発明が解決しようとする課題】近年、注目を浴びてい
る半導体記憶装置の一つに、特公平４−８０５４４号公
報に記載されている型式の、電気的に書込み及び消去を
行う半導体記憶装置がある。このような電気的に書込み
及び消去を行う半導体記憶装置では、データ消去時のメ
モリトランジスタのしきい値にばらつきが生ずることが
知られており、このばらつきを解消するために、消去を
行おうとするセルアレイ領域の全ビットをその消去前に
一旦書込みする、いわゆる消去前書込みを行なうこと
で、メモリトランジスタの消去前しきい値をそろえると
いう手段が一般的に採用される。
【００１８】ところが、上記消去前書込みを、前記従来
の半導体記憶装置のデータ書込み方法で行う場合には、
その書込み時には各メモリトランジスタ全てにチャネル
電流が流れるので、全セルを一括に同時に書き込むこと
は、極めて大きな電流を必要とする。従って、従来、消
去前書込み時では、全体の消費電流の制限を考慮して例
えば１バイト（８bit ）又は１ワード（16bit ）単位で
シリアルにデータを書き込む方法が採用される。このた
め、全ビットの消去前書込みを完了させるまでに多大の
時間を要し、半導体記憶装置の高速化に障害となってい
た。
【００１９】本発明は、上記従来の半導体記憶装置のデ
ータの書込み方法の問題に鑑み、各メモリトランジスタ
における書込み時の電流を低減することで、多数のビッ
トを同時に書き込むことを可能とし、これにより一括書
込み時間の低減を可能とする半導体記憶装置及びそのデ
ータの書込み方法を提供することを目的とする。
【００２０】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体記憶装置のデータ書込み方法は、半
導体基板と、該半導体基板の主面に形成されたソース領
域及びドレイン領域と、少なくとも前記ソース領域及び
ドレイン領域の間の半導体領域の上方に順次形成された
第１ゲート絶縁膜、浮遊ゲート電極、第２ゲート絶縁
膜、及び、制御ゲート電極とを有する半導体記憶装置の
データ書込み方法において、前記半導体基板との間に、
前記制御ゲート電極に第１の正電圧を、前記ドレイン及
びソース領域に前記第１の正電圧よりも低い第２の正電
圧を夫々印加することにより、前記浮遊ゲート電極に電
子を注入することを特徴とする。
【００２１】また、本発明の半導体記憶装置は、制御ゲ
ート電極、浮遊ゲート電極、ソース領域及びドレイン領
域を夫々有し、半導体基板上に行方向及び列方向に夫々
配列された複数のメモリトランジスタと、前記各行方向
に配列された１群のメモリトランジスタの制御ゲート電
極に共通に接続されたワード線と、前記各列方向に配列
された１群のメモリトランジスタのドレイン領域及びソ
ース領域に夫々共通に接続されたビット線及びソース線
と、少なくとも１つの前記ワード線を選択すると共に該
選択されたワード線に第１の正電圧を印加するワード線
選択回路と、少なくとも１つの前記ビット線を選択する
と共に該選択されたビット線に前記第１の正電圧よりも
低い第２の正電圧を印加するビット線選択回路と、複数
の前記ワード線及び複数の前記ビット線を同時に選択す
るように前記ワード線選択回路及び前記ビット線選択回
路を制御する一括選択制御回路と、前記一括選択制御回
路の選択に対応して前記選択されたビット線に対応する
前記ソース線に前記第２の正電圧を同時に印加するスイ
ッチ回路とを備え、複数の列及び複数の行方向に配列さ
れたメモリトランジスタに対して同時に一括書込みを行
うことを特徴とする。
【００２２】従来の半導体記憶装置のデータ書込み方法
では、前述の如く、ソースとドレインとの間に所定の電
圧を印加することでその間にチャネル電流を流し、この
チャネル電流により生ずるホットエレクトロンにより、
浮遊ゲート電極へのエレクトロン注入が行なわれるもの
であった。本発明者は、特に仮想接地型アレイ構造のＰ
ＲＯＭについて鋭意研究を重ねた結果、基板との間でゲ
ートに第１の正電圧を、基板との間でソース及びドレイ
ンに第１の電圧よりも低い第２の電圧を、夫々印加する
ことにより、フローティングゲートにエレクトロンが注
入されることを発見し、本発明を想当するに至った。こ
のエレクトロン注入は、Fowler-Nordheim（Ｆ−Ｎ）ト
ンネル現象により生じているものと考えられる。
【００２３】Ｆ−Ｎトンネル現象は、第１の酸化膜にお
ける電界が約１０7Ｖ／ｃｍ以上になると発生するもの
と考えられ、従って、第１の電圧及び第２の電圧を選定
するにあたっては、第１の酸化膜における電界が１０7
Ｖ／ｃｍ以上になるように選定する。この電界は、第１
の正電圧及び第２の正電圧の他に、第１の絶縁膜の膜
厚、ソース・ドレイン間の距離等の条件にも依存するも
のと考えられる。従って、印加する第１及び第２の正電
圧の電圧値は、一義的に定まるものではないが、これら
の数値を選定すると定まる。
【００２４】
【作用】本発明の半導体記憶装置のデータの書込み方法
では、ソース領域及びドレイン領域に第２の正電圧が共
通に印加されることから、浮遊ゲート電極への電子注入
によるデータの書込み時には、メモリトランジスタにチ
ャネル電流が流れないため、各トランジスタ毎に必要な
書込み電流、従って全体の書込み電流が少なくて足りる
ので、多数のメモリトランジスタを同時に書き込むこと
が可能となる。
【００２５】また、本発明の半導体記憶装置では、一括
書込みに際しては、ソース領域及びドレイン領域に夫々
第２の電圧が印加できるため、各メモリトランジスタに
はチャネル電流が流れず、データ書込み時に必要な電流
を低減することが出来るので、複数の列及び行のメモリ
トランジスタに対して同時にデータを書き込む際に必要
な電流が少く、多数のメモリトランジスタについて同時
書込みを行なってもその電源回路の容量を低く抑えるこ
とが出来る。
【００２６】
【実施例】本発明について更に図面を参照して説明す
る。図１（ａ）は本発明の一実施例の半導体記憶装置の
制御方法が行なわれるメモリトランジスタの構造を示す
断面図である。このメモリトランジスタは、図４を参照
して説明した従来のメモリトランジスタと同様な構造を
有する。図１において、半導体記憶装置は、例えばＰ型
シリコン半導体基板１の主面に、ｎ型領域を成すソース
２及びドレイン３が、イオン注入法等により形成されて
いる。ソース及びドレイン２、３の間の半導体基板領域
の上方には、第１のゲート酸化膜６、フローティングゲ
ート５、第２のゲート酸化膜７及びコントロールゲート
４が順次形成されている。
【００２７】第１のゲート酸化膜６は、厚みが例えば１
１５オングストロームの２酸化シリコンから成り、フロ
ーティングゲート５は、厚みが例えば１５００オングス
トロームの多結晶シリコンから成る。第２のゲート酸化
膜７は、例えばシリコン酸化膜−窒化膜−シリコン酸化
膜の３層構造から成り、コントロールゲート４は、厚み
が例えば３０００オングストロームの多結晶シリコンか
ら成る。コントロールゲート４及びフローティングゲー
ト６の側面部分には、厚みが例えば２００オングストロ
ームの側面酸化膜９が形成されており、また、分離領域
を構成するフィールド酸化膜８は、厚みが例えば６００
０オングストロームの２酸化シリコンから成る。
【００２８】本発明に基づいて上記メモリトランジスタ
に対して書込みを行う場合には、例えば、図１（ｂ）に
示したようなタイミングが使用される。即ち、まずＰ型
半導体基板１を接地し、コントロールゲート電極４に、
Ｐ型半導体基板１に対して正の高電圧ＶG 、例えば１２
Ｖを印加し、次にソース２とドレイン３に共通の正の電
圧ＶD、例えば８Ｖを印加する。
【００２９】このとき、ソース２及びドレイン３のＰ−
Ｎ接合部に高電界を持った空乏層が形成され、この電界
により電子と正孔の対が形成される。コントロールゲー
ト４には正の高電圧ＶG が印加されているため、薄膜を
成す第１のゲート絶縁膜６には、この高電圧ＶG及びソ
ース及びドレインに印加されている電圧ＶDに従って高
電界が形成される。第１のゲート絶縁膜６の電界が１０
7Ｖ／ｃｍ以上となると、Fowler-Nordheim（Ｆ−Ｎ）ト
ンネル現象（以下、単にトンネル現象と呼ぶ）が生じ、
このトンネル現象により、ソース２及びドレイン３に印
加された電圧ＶD により形成された空乏層中に発生した
電子と正孔の対のうち、一部の電子が第１のゲート絶縁
膜６を通り抜けてフローティングゲート５に注入され、
本発明によるデータ書込みが行なわれるものと考えられ
る。
【００３０】図２を参照して、本発明の第１の実施例の
半導体記憶装置を説明する。同図の回路は、公知の半導
体集積回路技術によって、一つの半導体基板上に形成さ
れる。なお、図２では、図５に示した要素と同様な要素
には同じ符号を付してあり、同様な要素についてはその
構成の説明を省略する。この実施例の半導体記憶装置
は、図５の従来の半導体記憶装置とは以下の点において
異なる。即ち、この実施例の半導体記憶装置では、全ビ
ットのメモリトランジスタに対して、一括してデータの
書込みを行うために、全ワード線及び全ビット線を選択
するようにＸアドレスデコーダ回路１０、Ｙアドレスデ
コーダ回路１１を制御するための一括書込み制御回路
（図示せず）を、選択書込み制御回路（図示せず）とは
別に設けている。また、選択書込み時と一括書込み時と
でソース電位を切りかえるために、ソーススイッチ回路
１４を設けている。一括書込み制御回路からは制御信号
ＭＰが出力され、この制御信号ＭＰにより、Ｘアドレス
デコーダ回路１０、Ｙアドレスデコーダ回路１１、書込
み回路１２及びソーススイッチ回路１４が制御される。
【００３１】上記実施例の半導体記憶装置で一括データ
書込みを行う場合には、まず一括書込み制御回路から、
例えば０Ｖのような低レベルの制御信号ＭＰを、Ｘアド
レスデコーダ回路１０に入力する。この低レベルの制御
信号ＭＰにより、Ｘアドレスデコーダ回路１０では全ワ
ード線の選択モードに入り、Ｘアドレスデコーダ回路１
０の全出力ラインＷ1’〜Ｗm’が例えば５Ｖのような高
レベルの信号を出力する。この高レベルの出力と制御線
ＸＷＥにおける例えば０Ｖのような低レベル信号とによ
って、ディプリーション型トランジスタＱx1〜Ｑxmは全
てオフ状態となり、書込み用高電圧端子Ｖppからディプ
リーション型トランジスタＱw1〜Ｑwmを介して供給され
た例えば１２Ｖのような高電圧が全ワード線Ｗ1 〜Ｗm
に供給される。
【００３２】一方、Ｙアドレスデコーダ回路１１に入力
された低レベルの制御信号ＭＰにより、Ｙアドレスデコ
ーダ回路１１が全ビット線の選択モードに入る。Ｙアド
レスデコーダ回路１１の全出力ラインＢ1’〜Ｂn’は、
例えば５Ｖのような高レベルの出力となる。この高レベ
ル出力と制御線ＸＷＥにおける低レベル信号とによっ
て、ディプリーション型トランジスタＱY1〜ＱYnは全て
オフ状態となり、書込み用高電圧端子Ｖppからディプリ
ーション型トランジスタＱpp1 〜Ｑppn を介して供給さ
れた例えば１２Ｖの高レベル信号が、各ビット線に接続
されている全てのスイッチングトランジスタＱB1〜ＱBn
のゲートに供給される。これにより全てのスイッチング
トランジスタＱB1〜ＱBnはオン状態になる。この状態で
書込み回路１２に入力された制御信号ＭＰにより、全ビ
ット線Ｂ1 〜Ｂn には、書込み用高電圧端子Ｖppからス
イッチングトランジスタＱB1〜ＱBnを介して、例えば８
Ｖの高レベルの電圧が印加される。
【００３３】他方、全てのソース線は、一括接続されて
ソーススイッチ回路１４に接続されており、低レベルの
制御信号ＭＰの入力により各ビット線Ｂ1〜Ｂnに供給さ
れた電圧と同電位の高レベル電圧がソーススイッチ回路
１４から印加される。
【００３４】上記実施例の半導体記憶装置では、以上の
ように作動することにより、全ワード線Ｗ1〜Ｗmが例え
ば１２Ｖのような高電位、全ビット線Ｂ1〜Ｂn及び全ソ
ース線Ｓ1〜Ｓn/2が例えば８Ｖのような高電位となり、
全ビットのメモリトランジスタのフローティングゲート
へ、トンネル現象により第１のゲート絶縁膜を通り抜け
た電子が注入され、これによりデータ書き込みが行なわ
れる。このときに必要な電流は、チャネル電流を流すた
めに従来必要であった電流に比して極めて小さい。
【００３５】従って、本発明によれば、半導体記憶装置
の記憶容量の大きさに関係なく、全ビットの一括書込み
を同時に行なうことが可能となり、データ消去に際して
従来必要であった大きな消去前書込み時間を短縮するこ
とが出来る。
【００３６】図３は、本発明の第２の実施例の半導体記
憶装置の回路図である。本実施例のメモリセルアレイは
仮想接地型アレイ構造となっている。仮想接地型アレイ
は、各メモリトランジスタのソース又はドレインの一方
に設けられていたビットコンタクトを不要にした高密度
アレイ対応の構造として知られている。仮想接地型アレ
イの代表的な例は、米国特許第3,916,169号公報、第3,93
4,233号公報、第4,021,781号公報、第4,387,447号公報な
どに記載されている。
【００３７】図３において、Ｍ11〜Ｍmnはメモリトラン
ジスタであり、行列状に配列されてメモリセルアレイを
構成する。同一行、例えば第１行に配列されたメモリト
ランジスタＭ11〜Ｍ1nのコントロールゲートは、第１番
目のワード線Ｗ1 に共通に接続されている。同様に、第
ｍ行に配列されたメモリトランジスタＭm1〜Ｍmnのコン
トロールゲートは、第ｍ番目のワード線Ｗm に共通接続
されている。
【００３８】また、同一列、例えば第１列に配列された
メモリトランジスタＭ11〜Ｍm1のドレインは、第１番目
のビット線Ｂ1 に共通に接続されている。同様に、第２
列に配列されたメモリトランジスタＭ12〜Ｍm2のドレイ
ンは、第２番目のビット線Ｂ2 に共通に接続されてい
る。第２番目のビット線Ｂ2 は、更に、第１列に配列さ
れたメモリトランジスタＭ11〜Ｍm1のソースに共通に接
続されている。同様に、第ｎ列に配列されたメモリトラ
ンジスタＭ1n〜Ｍmnのドレインは、第n-1 列に配列され
たメモリトランジスタＭ1n-1〜Ｍmn-1のソースと共通
に、ビット線Ｂn に共通接続されている。第ｎ列に配列
されたメモリトランジスタＭ1n〜Ｍmnのソースは、ビッ
ト線Ｂn+1 に共通接続されている。従って、この実施例
では、偶数番目のビット線が前記第１の実施例の構成で
示したソース線に相当する。
【００３９】各ワード線Ｗ1 〜Ｗm と書込み用高電圧端
子Ｖppとの間には夫々、高抵抗素子を成すディプリーシ
ョン型トランジスタＱw1〜ＱWmが接続されている。この
構成は第１の実施例と同様である。
【００４０】各ビット線Ｂ1 〜Ｂn+1 と、書込み回路１
２との間及びソーススイッチ回路１４との間には夫々、
ビット線選択用の選択トランジスタＳel11〜Ｓeln+11及
びＳel12〜Ｓeln+12が直列に接続されている。書込み回
路１２側の選択トランジスタＳel11〜Ｓeln+11のゲート
は、制御線ＸＷＥにおける制御信号で制御されるディプ
リーション型トランジスタＱY1〜ＱYn+1を介して、ま
た、ソーススイッチ回路１４側の選択トランジスタＳel
12〜Ｓｅｌn+12のゲートは、直接にＹアドレスデコーダ
回路１１の出力ラインに接続される。
【００４１】選択トランジスタＳel11〜Ｓeln+11と書込
み回路１２との間は、第１の実施例と同様にデータ線Ｃ
Ｄにより接続されている。この選択トランジスタＳel11
〜Ｓeln+11のゲートは夫々、ワード線Ｗ1 〜Ｗmにおけ
ると同様に、高抵抗素子を成すディプリーション型トラ
ンジスタＱpp1 〜Ｑppn+1 を介して、書込み用高電圧端
子Ｖppに接続されている。
【００４２】第２の実施例の半導体記憶装置では、図示
しない一括書込み制御回路から供給される制御信号ＭＰ
が、Ｘアドレスデコーダ回路１０、Ｙアドレスデコーダ
回路１１、書込み回路１２、ソーススイッチ回路１４を
制御しており、ソーススイッチ回路１４の出力ライン
は、フローティング電位と接地電位との間で切り替えら
れる。
【００４３】第２の実施例の半導体記憶装置の作動にお
いて、全ビットの一括書込みを行なうためには、まず、
全ワード線Ｗ1 〜Ｗm を高電圧にする。この様子は、第
１の実施例で述べたものと同様であり、その詳細な説明
は省略する。
【００４４】次に、全ビット線Ｂ1 〜Ｂn+1 を高レベル
電圧にする。これは、以下のようにして行なわれる。Ｙ
アドレスデコーダ回路１１に入力された例えば０Ｖのよ
うな低レベルの制御信号ＭＰは、Ｙアドレスデコーダ回
路１１の全出力ラインを例えば５Ｖの高レベルに設定す
る。制御線ＸＷＥにおける例えば０Ｖのような低レベル
信号と、Ｙアドレスデコーダの出力ラインの高レベル信
号とによりディプリーション型トランジスタＱY1〜Ｑ
Yn+1は全てオフ状態となる。これより、書込み用高電圧
端子Ｖppからディプリーション型トランジスタＱpp1 〜
Ｑppn+1 を介して供給された例えば１２Ｖのような高レ
ベル信号が、各選択トランジスタＳel11〜Ｓeln+11のゲ
ートに供給される。従って、選択トランジスタＳel11〜
Ｓeln+11はオン状態となり、書込み回路１２に入力され
た制御信号ＭＰにより書込み回路１２から供給された高
レベル電圧が全ビット線Ｂ1 〜Ｂn+1 に供給される。こ
のとき、ソーススイッチ回路１４側の選択トランジスタ
Ｓel12〜Ｓeln+12は、Ｙアドレスデコーダ回路１１から
の高レベル出力によりオン状態となっている。
【００４５】第２の実施例の半導体記憶装置では、選択
トランジスタＳel12〜Ｓeln+12に接続されているソース
スイッチ回路１４は、制御信号ＭＰが入力された時点で
フローティング電位となっている。このため、全ビット
線Ｂ1 〜Ｂn+1 は他方の選択トランジスタＳell1〜Ｓel
n+11から供給される高レベル電圧により高レベル電位に
維持される。このビット線Ｂ1〜Ｂn+1の高電圧レベルと
全ワード線Ｗ1 〜Ｗmの高電圧レベルとにより、全ビッ
トのメモリトランジスタへのデータ書込みが行なわれ
る。
【００４６】上記第２の実施例の半導体記憶装置では、
アレイ構造を仮想接地型アレイとしているために、セル
アレイの高集積化が可能である。しかしこの場合にも、
メモリトランジスタのコントロールゲートに第１の電圧
を加えると共に、ソースとドレインとに共通の第２の電
圧を印加することにより、トンネル効果により電子をフ
ローティングゲートへ注入し書込みを行う構成は第１の
実施例と同様である。
【００４７】また、一括書込みを行うために、全ワード
線及び全ビット線を選択するようにワード線選択回路及
びビット線選択回路を制御する一括書込み制御回路と、
一括書込み時にソース線（第２の実施例では、仮想接地
型アレイを採用するのでビット線としてある）の電位を
切り替えるソーススイッチ回路とを備える構成も第１の
実施例と同様である。
【００４８】なお、上記第１及び第２の実施例の半導体
記憶装置では、メモリセルアレイの全ビットを書き込む
回路構成とそれに伴う書込み動作について説明したが、
かかる構成に限るものではなく、例えば、上記メモリセ
ルアレイを複数に分割して、分割した夫々のアレイ群に
対してこれら実施例の回路構成及び書込み動作を適用し
てもよい。
【００４９】上記第２の実施例の半導体記憶装置では、
従来の半導体記憶装置の回路構成に加え、一括書込みを
行うために全ワード線、全ビット線を選択するようにワ
ード線選択回路とビット線選択回路とを制御するための
一括書込み制御回路と、一括書込み時にソース線の電位
を切り替えるためのソーススイッチ回路と備えることと
した。
【００５０】従来、１６Ｍbit レベルの半導体記憶装置
の消去前書込み時間は、書込みパルスを１０μsec とし
て、消費電流の関係で１ワード（１６bit ）単位等によ
り書込みが行なわれていたため、書込み時間として、１
０μsec ×１６×１０6bit／１６bit ＝１０sec 、つま
り１０秒の時間がかかっていた。ところが本発明を採用
すると、チャネル電流を利用しないために消費電流を気
にせず全ビットを一括して書き込むことが可能となり、
原理的に１０μsecオーダーの書込み時間で一括書込み
が可能となる。従って、電気的に書込み及び消去が可能
な半導体記憶装置において、消去前書込み時間が従来に
比べて大幅に減少する。
【００５１】
【発明の効果】以上説明したように、本発明の半導体記
憶装置及びそのデータ書込み方法によると、メモリトラ
ンジスタのデータの一括同時のデータ書込みを可能とし
たことにより、消去前書込み時間が大幅に短縮できるの
で、半導体記憶装置の高速化を可能にした顕著な効果を
奏する。
【図面の簡単な説明】
【図１】（ａ）及び（ｂ）は夫々、本発明のデータ書込
み方法を説明するためのメモリトランジスタの断面図及
び書込み時のタイミングチャート。
【図２】本発明の第１の実施例の半導体記憶装置の回路
図。
【図３】本発明の第２の実施例の半導体記憶装置の回路
図。
【図４】従来のデータ書込み方法を説明するためのメモ
リトランジスタの断面図。
【図５】従来の半導体記憶装置の回路図。
【符号の説明】
１ 半導体基板 ２ ソース ３ ドレイン ４ コントロールゲート ５ フローティングゲート ６ 第１のゲート絶縁膜 ７ 第２のゲート絶縁膜 ８ フィールド絶縁膜 ９ 側面絶縁膜 １０ Ｘアドレスデコーダ回路 １１ Ｙアドレスデコーダ回路 １２ 書込み回路 １３ 読出し回路 １４ ソーススイッチ回路

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板と、該半導体基板の主面に形
    成されたソース領域及びドレイン領域と、少なくとも前
    記ソース領域及びドレイン領域の間の半導体領域の上方
    に順次形成された第１ゲート絶縁膜、浮遊ゲート電極、
    第２ゲート絶縁膜、及び、制御ゲート電極とを有する半
    導体記憶装置のデータ書込み方法において、 前記半導体基板との間に、前記制御ゲート電極に第１の
    正電圧を、前記ドレイン及びソース領域に前記第１の正
    電圧よりも低い第２の正電圧を夫々印加することによ
    り、前記浮遊ゲート電極に電子を注入することを特徴と
    する半導体記憶装置のデータ書込み方法。
  2. 【請求項２】 前記浮遊ゲート電極への電子の注入が、
    前記第１の絶縁膜に形成される約１０7Ｖ／ｃｍ以上の
    電界によるトンネル効果を利用するものである、請求項
    １に記載の半導体記憶装置のデータ書込み方法。
  3. 【請求項３】 制御ゲート電極、浮遊ゲート電極、ソー
    ス領域及びドレイン領域を夫々有し、半導体基板上に行
    方向及び列方向に夫々配列された複数のメモリトランジ
    スタと、前記各行方向に配列された１群のメモリトラン
    ジスタの制御ゲート電極に共通に接続されたワード線
    と、前記各列方向に配列された１群のメモリトランジス
    タのドレイン領域及びソース領域に夫々共通に接続され
    たビット線及びソース線と、少なくとも１つの前記ワー
    ド線を選択すると共に該選択されたワード線に第１の正
    電圧を印加するワード線選択回路と、少なくとも１つの
    前記ビット線を選択すると共に該選択されたビット線に
    前記第１の正電圧よりも低い第２の正電圧を印加するビ
    ット線選択回路と、複数の前記ワード線及び複数の前記
    ビット線を同時に選択するように前記ワード線選択回路
    及び前記ビット線選択回路を制御する一括選択制御回路
    と、前記一括選択制御回路の選択に対応して該選択され
    たビット線に対応する前記ソース線に対して前記第２の
    正電圧を印加するスイッチ回路とを備え、複数の列及び
    複数の行方向に配列されたメモリトランジスタに対して
    同時に一括書込みを行うことを特徴とする半導体記憶装
    置。
  4. 【請求項４】 前記データ書込みが、Ｆ−Ｎトンネル効
    果を利用するものである、請求項３に記載の半導体記憶
    装置。
  5. 【請求項５】 前記メモリトランジスタが仮想接地型ア
    レイ構造に配置される、請求項３又は４に記載の半導体
    記憶装置。
JP5239710A 1993-09-27 1993-09-27 半導体記憶装置及びそのデータ書込み方法 Expired - Fee Related JP2725564B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP5239710A JP2725564B2 (ja) 1993-09-27 1993-09-27 半導体記憶装置及びそのデータ書込み方法
US08/308,342 US5487034A (en) 1993-09-27 1994-09-19 Semiconductor memory device and method for writing data therein
KR1019940024898A KR0140349B1 (ko) 1993-09-27 1994-09-27 반도체 기억 장치 및 그 데이타 기입 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5239710A JP2725564B2 (ja) 1993-09-27 1993-09-27 半導体記憶装置及びそのデータ書込み方法

Publications (2)

Publication Number Publication Date
JPH0793985A JPH0793985A (ja) 1995-04-07
JP2725564B2 true JP2725564B2 (ja) 1998-03-11

Family

ID=17048778

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5239710A Expired - Fee Related JP2725564B2 (ja) 1993-09-27 1993-09-27 半導体記憶装置及びそのデータ書込み方法

Country Status (3)

Country Link
US (1) US5487034A (ja)
JP (1) JP2725564B2 (ja)
KR (1) KR0140349B1 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09180473A (ja) * 1995-12-27 1997-07-11 Nec Corp 不揮発性半導体メモリ装置
US6469935B2 (en) * 1999-08-05 2002-10-22 Halo Lsi Design & Device Technology, Inc. Array architecture nonvolatile memory and its operation methods
KR100627087B1 (ko) * 2003-04-24 2006-09-25 후지쯔 가부시끼가이샤 비휘발성 반도체 메모리
US6998670B2 (en) * 2003-04-25 2006-02-14 Atmel Corporation Twin EEPROM memory transistors with subsurface stepped floating gates
US6919242B2 (en) * 2003-04-25 2005-07-19 Atmel Corporation Mirror image memory cell transistor pairs featuring poly floating spacers
US6888192B2 (en) * 2003-04-25 2005-05-03 Atmel Corporation Mirror image non-volatile memory cell transistor pairs with single poly layer
JP5092938B2 (ja) * 2008-06-30 2012-12-05 富士通セミコンダクター株式会社 半導体記憶装置及びその駆動方法
US10643708B1 (en) * 2018-10-12 2020-05-05 Yield Microelectronics Corp. Method for operating low-current EEPROM array
TWI710113B (zh) * 2019-11-29 2020-11-11 億而得微電子股份有限公司 電子寫入抹除式可複寫唯讀記憶體的操作方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3934233A (en) * 1973-09-24 1976-01-20 Texas Instruments Incorporated Read-only-memory for electronic calculator
US4021781A (en) * 1974-11-19 1977-05-03 Texas Instruments Incorporated Virtual ground read-only-memory for electronic calculator or digital processor
US4387447A (en) * 1980-02-04 1983-06-07 Texas Instruments Incorporated Column and ground select sequence in electrically programmable memory
JPS6284496A (ja) * 1986-08-25 1987-04-17 Hitachi Ltd プログラマブルｒｏｍ
US4888734A (en) * 1987-12-30 1989-12-19 Elite Semiconductor & Systems Int'l., Inc. EPROM/flash EEPROM cell and array configuration
JP2644270B2 (ja) * 1988-04-25 1997-08-25 株式会社日立製作所 半導体記憶装置
US5043940A (en) * 1988-06-08 1991-08-27 Eliyahou Harari Flash EEPROM memory systems having multistate storage cells
JPH03203097A (ja) * 1989-12-28 1991-09-04 Nec Corp 半導体記憶装置
JPH0426995A (ja) * 1990-05-18 1992-01-30 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JPH04123471A (ja) * 1990-09-14 1992-04-23 Oki Electric Ind Co Ltd 半導体記憶装置のデータ書込みおよび消去方法

Also Published As

Publication number Publication date
KR0140349B1 (ko) 1998-07-15
US5487034A (en) 1996-01-23
JPH0793985A (ja) 1995-04-07

Similar Documents

Publication Publication Date Title
US4377857A (en) Electrically erasable programmable read-only memory
KR100210733B1 (ko) 강유전체 메모리
EP0055594B1 (en) Electrically programmable non-volatile semiconductor memory device
US7355903B2 (en) Semiconductor device including memory cells and current limiter
JP2000114499A (ja) 不揮発性半導体記憶装置
JP3204119B2 (ja) 不揮発性半導体メモリおよびそのデータ書込方法
KR950008674B1 (ko) 불휘발성 반도체 기억장치 및 그의 데이타소거방법
JP2725564B2 (ja) 半導体記憶装置及びそのデータ書込み方法
US6233176B1 (en) Programmable semiconductor memory array having series-connected memory cells
JPH06215584A (ja) 不揮発性半導体記憶装置およびこれを用いた記憶システム
KR100639827B1 (ko) Ｅｅｐｒｏｍ 응용을 위한 1 트랜지스터 셀
JP2003346488A (ja) 半導体記憶装置
JP2003124362A (ja) 不揮発性半導体記憶装置およびその駆動方法
US6411542B1 (en) Ferroelectric memory device having ferroelectric memory transistors connected to separate well lines
KR100242099B1 (ko) 반도체 메모리장치 및 그 제어방법
JP3307299B2 (ja) フラッシュメモリ装置
US6744672B2 (en) Non-volatile semiconductor memory device capable of high-speed data reading
JP3258956B2 (ja) 不揮発性半導体メモリ
US20040156236A1 (en) Programmable semiconductor memory
JP2697638B2 (ja) 不揮発性半導体記憶装置
JPH09102198A (ja) 半導体メモリ装置及びその制御方法
JP2565109B2 (ja) 仮想接地形半導体記憶装置
JP2551358B2 (ja) フラッシュ型不揮発性半導体記憶装置
JP3362917B2 (ja) 半導体メモリ装置
JPH11177069A (ja) 不揮発性半導体記憶装置およびその書き換え方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees