JPS6284496A - プログラマブルｒｏｍ - Google Patents
プログラマブルｒｏｍInfo
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- JPS6284496A JPS6284496A JP61197151A JP19715186A JPS6284496A JP S6284496 A JPS6284496 A JP S6284496A JP 61197151 A JP61197151 A JP 61197151A JP 19715186 A JP19715186 A JP 19715186A JP S6284496 A JPS6284496 A JP S6284496A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、プログラマブルＲＯＭ（ＲｅａｄＯｎｌｙ
Ｍｅｍｏｒｙ）、特に半導体不揮発性記憶素子を用い
たプログラマブルＲＯＭに関する。
Ｍｅｍｏｒｙ）、特に半導体不揮発性記憶素子を用い
たプログラマブルＲＯＭに関する。
半導体不揮発性記憶素子としてフローティングゲート上
に制御（′３ントロール）ゲートを積層したフローティ
ングゲートアバランシェ注入ＭＯＳトランジスタ（以下
メモリＭＩＳＦＥＴと称する）が公知である。
に制御（′３ントロール）ゲートを積層したフローティ
ングゲートアバランシェ注入ＭＯＳトランジスタ（以下
メモリＭＩＳＦＥＴと称する）が公知である。
プログラマブルＲＯＭにおいて、複数個の上記メモリＭ
Ｉ ５ＦＥＴのドレインがデータ書込み及び読み出しの
ためのビット線に接続され、コントロールゲートのそれ
ぞれが対応するワード線に接続される。
Ｉ ５ＦＥＴのドレインがデータ書込み及び読み出しの
ためのビット線に接続され、コントロールゲートのそれ
ぞれが対応するワード線に接続される。
データの書き込みのために、上記ビット線に高電圧を加
え、また特定の選択すべきワードに高電圧を加える。そ
の結果、上記の特定のワード線に対応した上記メモリＭ
Ｉ ５ＦＥＴのフローティングゲートに電荷の注入が行
なわれる。すなわち、データの書き込みが行なわれる。
え、また特定の選択すべきワードに高電圧を加える。そ
の結果、上記の特定のワード線に対応した上記メモリＭ
Ｉ ５ＦＥＴのフローティングゲートに電荷の注入が行
なわれる。すなわち、データの書き込みが行なわれる。
この場合、非選択のメモリＭＩ ５ＦＥＴにおいて、そ
のドレインとフローティングゲートとの間ＫＷ生容量が
存在することにより、ビット線電位が高電圧に上昇する
とこれに応じてその７０−ティングゲート電位が上昇す
る。その結果、非選択のメそすＭＩ ５ＦＥＴはそのコ
ントロールゲート電位が低レベルであるにもかかわらず
に若干導通状態になる。すなわち、非選択のメモリＭＩ
ＳＦＥＴにリーク電流が流れてしまう。
のドレインとフローティングゲートとの間ＫＷ生容量が
存在することにより、ビット線電位が高電圧に上昇する
とこれに応じてその７０−ティングゲート電位が上昇す
る。その結果、非選択のメそすＭＩ ５ＦＥＴはそのコ
ントロールゲート電位が低レベルであるにもかかわらず
に若干導通状態になる。すなわち、非選択のメモリＭＩ
ＳＦＥＴにリーク電流が流れてしまう。
他方、ビット線に加わる高電圧が上昇しすぎた場合、こ
の高電圧によって非選択のメモリＭＩＳＦＥＴは負性抵
抗領域で動作するようになり、破壊してし＆れが生ずる
。
の高電圧によって非選択のメモリＭＩＳＦＥＴは負性抵
抗領域で動作するようになり、破壊してし＆れが生ずる
。
従って、この発明は、非選択のメモリＭＩ ５ＦＥＴの
リーク電流の発生を防止し、しかも破壊の危険性を除去
するプログラマブルＲＯＭを提供することを目的とする
。
リーク電流の発生を防止し、しかも破壊の危険性を除去
するプログラマブルＲＯＭを提供することを目的とする
。
この発明は、メモリＭＩＳＦＥＴの共通ソースと接地電
位端子との間に抵抗手段を設けて、書き込み時のメモリ
ＭＩＳＦＥＴのソース電位を書き込み電流により発生す
る電位差で上昇させて、非選択メモリＭＩ ５ＦＥＴを
完全にオフするようにするものである。
位端子との間に抵抗手段を設けて、書き込み時のメモリ
ＭＩＳＦＥＴのソース電位を書き込み電流により発生す
る電位差で上昇させて、非選択メモリＭＩ ５ＦＥＴを
完全にオフするようにするものである。
以下、この発明を実施例とともに詳細に説明する。
第１図は、メモリＭＩＳＦＥＴの断面を示している。同
図において、１はＰｉシリコン半導体であり、２，３は
それぞれ上記半導体基体１０表面に形成されたｎ型ソー
ス領域、ドレイン領域である。
図において、１はＰｉシリコン半導体であり、２，３は
それぞれ上記半導体基体１０表面に形成されたｎ型ソー
ス領域、ドレイン領域である。
５は、上記ソース領域２とドレイン領域３との間の半導
体基体１の表面に二酸化シリコンからなる薄いゲート酸
化膜６′を介して形成された多結晶シリコンからなるフ
ローティングゲートであり、４は上記フローティングゲ
ート５上に薄い酸化膜６１を介して形成されたコントロ
ールゲートである。
体基体１の表面に二酸化シリコンからなる薄いゲート酸
化膜６′を介して形成された多結晶シリコンからなるフ
ローティングゲートであり、４は上記フローティングゲ
ート５上に薄い酸化膜６１を介して形成されたコントロ
ールゲートである。
７は、上記半導体基体１の表面に形成された厚いフィー
ルド酸化膜である。
ルド酸化膜である。
上記メモリＭＩＳＦＥＴは、フローティングゲート５に
電子注入がされていない場合、第５図の曲線ａのように
比較的小さいスレッショールド電圧を持っている。これ
に対し、フローティングゲート５に電子注入がされてい
ると第５図曲線すのように大きいスＶツクヨールド電圧
を持つようになる。なお、第５図において−ＶＣｌｌは
コントロールゲート電圧であり、工。はドレイン電流で
ある。
電子注入がされていない場合、第５図の曲線ａのように
比較的小さいスレッショールド電圧を持っている。これ
に対し、フローティングゲート５に電子注入がされてい
ると第５図曲線すのように大きいスＶツクヨールド電圧
を持つようになる。なお、第５図において−ＶＣｌｌは
コントロールゲート電圧であり、工。はドレイン電流で
ある。
第２図は、この発明の一実施例のプログラマブルＲＯＭ
の回路図である。同図の回路は、公知の半導体集積回路
技術によって１つの半導体基体上に形成される。
の回路図である。同図の回路は、公知の半導体集積回路
技術によって１つの半導体基体上に形成される。
第２図において、ＱＩａないしＱｌ？は、マトリクス状
に配置されたメモリＭＩＳＦＥＴである。
に配置されたメモリＭＩＳＦＥＴである。
同一行、例えば第１行に配置されたメモＩＪ Ｍ ｌ５
ＦＥＴＱ、。ないしＱｕのコントロールゲートは、ワー
ド線Ｗ１に共通接続されている。
ＦＥＴＱ、。ないしＱｕのコントロールゲートは、ワー
ド線Ｗ１に共通接続されている。
同様に、メモリＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｓａ〜Ｑ
ｉｔのコントロールゲートはワード線Ｗｍに共通に接続
されている。
ｉｔのコントロールゲートはワード線Ｗｍに共通に接続
されている。
また、同一列、例えば第１列に配置されたメモリＭ Ｉ
Ｓ Ｆ Ｅ Ｔ ＱＩａ 、Ｑｌ４のドレインはビッ
ト線Ｂ１に接続され、同様に図示のように他の列に配置
されたメモリＭＩＳＦＥＴＱｓ、−Ｑｔｓ 、Ｑｌｍ
−Ｑ＋ｙのドレインはそれぞれ対応するビット線Ｂ。
Ｓ Ｆ Ｅ Ｔ ＱＩａ 、Ｑｌ４のドレインはビッ
ト線Ｂ１に接続され、同様に図示のように他の列に配置
されたメモリＭＩＳＦＥＴＱｓ、−Ｑｔｓ 、Ｑｌｍ
−Ｑ＋ｙのドレインはそれぞれ対応するビット線Ｂ。
〜Ｂｎに接続されている。
特に制限されないが、上記ビット列の互いに隣接するＭ
Ｉ Ｓ Ｆ ＥＴＱ＋ｏ、Ｑｏ 、ＱＩａ、Ｑｔｌ＋の
ソース領域は、集積度の向上を図るため共通に構成され
ている。
Ｉ Ｓ Ｆ ＥＴＱ＋ｏ、Ｑｏ 、ＱＩａ、Ｑｔｌ＋の
ソース領域は、集積度の向上を図るため共通に構成され
ている。
上記各ワード＊Ｗｔ〜Ｗｒｎと書き込み用高電圧端子■
ｐｐとの間には、高抵抗としてのディプレッションｆＪ
ＩＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｔａ −Ｑ ｎが接続
されている。
ｐｐとの間には、高抵抗としてのディプレッションｆＪ
ＩＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｔａ −Ｑ ｎが接続
されている。
なお、第２図及び他の図面において、上記Ｑ□。
Ｑｌ、のようなディプレッション型ＭＩＳＦＥＴは、ソ
ース、ドレイン間に線が付加されていることによって、
Ｑ３．のよ５かエンハンスメント型ＭＩＳＦＥＴと異な
った記号で表示されて〜する。
ース、ドレイン間に線が付加されていることによって、
Ｑ３．のよ５かエンハンスメント型ＭＩＳＦＥＴと異な
った記号で表示されて〜する。
１０は、Ｘアドレスデコーダ回路である。このＸアドレ
スデコーダ回路１０は、電源端子ＶＤＤに供給される＋
５ボルトのような電源電圧のもとで動作させられ、アド
レス入力端子ＡＸＩないしＡｘｉに供給される複数ビッ
トのアドレス入力信号の組合せに応じて出力線Ｗ１′な
いしＷ′の１本を選択する。選択の上記出力線は、はぼ
上記電源電圧の高レベルにされる。これに対し、非選択
の出力線はほぼ回路の接地電位の低レベルにされる。
スデコーダ回路１０は、電源端子ＶＤＤに供給される＋
５ボルトのような電源電圧のもとで動作させられ、アド
レス入力端子ＡＸＩないしＡｘｉに供給される複数ビッ
トのアドレス入力信号の組合せに応じて出力線Ｗ１′な
いしＷ′の１本を選択する。選択の上記出力線は、はぼ
上記電源電圧の高レベルにされる。これに対し、非選択
の出力線はほぼ回路の接地電位の低レベルにされる。
第４図は、上記Ｘアドレスデコーダ回路１０のうち、出
力線Ｗｌ′を選択するための詳細な回路を示している。
力線Ｗｌ′を選択するための詳細な回路を示している。
この回路は、上記アドレス入力端子ＡＸＩないしＡｘｉ
のアドレス入力信号を受ける複数のアドレスバッファ回
路（図示しない）からの出力信号を選択的に端子ａ１な
いしａ、に受けるエンハンスメント型Ｍ Ｉ Ｓ Ｆ
Ｅ Ｔ Ｑ ４！ないしＱ４？と、ゲートソース間が接
続されたディプレッション型負荷ＭＩＳＦＥＴＱ４４か
ら構成されている。図示の接続により、出力線Ｗ、′に
は、端子ａ、ないしａ３に加わる信号のＮＯＲ論理信号
が出力する。
のアドレス入力信号を受ける複数のアドレスバッファ回
路（図示しない）からの出力信号を選択的に端子ａ１な
いしａ、に受けるエンハンスメント型Ｍ Ｉ Ｓ Ｆ
Ｅ Ｔ Ｑ ４！ないしＱ４？と、ゲートソース間が接
続されたディプレッション型負荷ＭＩＳＦＥＴＱ４４か
ら構成されている。図示の接続により、出力線Ｗ、′に
は、端子ａ、ないしａ３に加わる信号のＮＯＲ論理信号
が出力する。
従って、出力線Ｗ１は、上記端子ａ、ないしａ。
の信号がすべて低レベルになったとき選択される。
この実施例において、選択されるワード線は、メモリＭ
Ｉ ５ＦＥＴへのデータの書き込みのために２５ボルト
のような高電圧にされることが必要とされ、メモリＭ’
ｌ５ＦＥＴからのデータの読み出しのために５ボルトの
ような低電圧にされることが必要とされる。これに対し
、Ｘアドレスデコーダ回路１０は、上記のように端子Ｖ
ＤＤの電源電圧に応じてほぼ５ボルトのような高レベル
電圧しか出力しない構成とされている。
Ｉ ５ＦＥＴへのデータの書き込みのために２５ボルト
のような高電圧にされることが必要とされ、メモリＭ’
ｌ５ＦＥＴからのデータの読み出しのために５ボルトの
ような低電圧にされることが必要とされる。これに対し
、Ｘアドレスデコーダ回路１０は、上記のように端子Ｖ
ＤＤの電源電圧に応じてほぼ５ボルトのような高レベル
電圧しか出力しない構成とされている。
この実施例にお〜ては、上記Ｘアドレスデコーダ回路１
０の出力によって書き込み動作時に選択するワード線が
上記のような高電圧になるようにするために、出力＊
Ｗ Ｉ’とワード線との相互、出力ｉｗｍ’とワード線
Ｗｍとの相互をそれぞれ図示のようにディプレッション
型ＭＩＳＦＥＴＱ＊。。
０の出力によって書き込み動作時に選択するワード線が
上記のような高電圧になるようにするために、出力＊
Ｗ Ｉ’とワード線との相互、出力ｉｗｍ’とワード線
Ｗｍとの相互をそれぞれ図示のようにディプレッション
型ＭＩＳＦＥＴＱ＊。。
ＱｔＩを介して結合し、これらのＭ Ｉ Ｓ Ｆ Ｅ
Ｔ Ｑｔｏ−Ｑ□を制御線ＷＥに嵐供給される書き込み
制御信号によって制御する。
Ｔ Ｑｔｏ−Ｑ□を制御線ＷＥに嵐供給される書き込み
制御信号によって制御する。
上記制御線ＷＥにおける書き込み制御信号は、後述する
第３図の制御回路から供給される。
第３図の制御回路から供給される。
この書き込み制御信号は、メモＩＪＭＩＳＦＥＴへのデ
ータの書き込み時において、はぼＯボルトのようにＸア
ドレスデコーダ回路１０の高レベル出力信号に対し上記
ディプレッション型ＭＩＳＦＥ Ｔ Ｑｔｏ ＝Ｑ□の
しきい値電圧よりも太き（低下した低レベルにされ、読
み出し時において５ボルトのようにＸアドレスデコーダ
回路１０の高レベル信号とほぼ同じレベルにされる。
ータの書き込み時において、はぼＯボルトのようにＸア
ドレスデコーダ回路１０の高レベル出力信号に対し上記
ディプレッション型ＭＩＳＦＥ Ｔ Ｑｔｏ ＝Ｑ□の
しきい値電圧よりも太き（低下した低レベルにされ、読
み出し時において５ボルトのようにＸアドレスデコーダ
回路１０の高レベル信号とほぼ同じレベルにされる。
従って、書き込み時において、例えばワード線Ｗ１を選
択するものとすれば上記ＭＩＳＦＥＴＱ、。はＸアドレ
スデコーダ回路１０の出力線Ｗｌ′におけるほぼ５ボル
トの高レベル信号と制御線ＷＥにおけるほぼＯボルトの
低レベル信号とによりオフ状態となる。この書き込み時
において端子■ｐｐには２５ボルトのような高電圧の書
き込み電圧が供給されている。上記ワード線Ｗ、は、こ
れに高抵抗手段としてのディプレッション型ＭＩＳＦＥ
ＴＱ＋ｓが接続されているので、上記端子■ｐｐの電圧
に応じてほぼ２５ボルトの高電圧になる。
択するものとすれば上記ＭＩＳＦＥＴＱ、。はＸアドレ
スデコーダ回路１０の出力線Ｗｌ′におけるほぼ５ボル
トの高レベル信号と制御線ＷＥにおけるほぼＯボルトの
低レベル信号とによりオフ状態となる。この書き込み時
において端子■ｐｐには２５ボルトのような高電圧の書
き込み電圧が供給されている。上記ワード線Ｗ、は、こ
れに高抵抗手段としてのディプレッション型ＭＩＳＦＥ
ＴＱ＋ｓが接続されているので、上記端子■ｐｐの電圧
に応じてほぼ２５ボルトの高電圧になる。
このとき非選択のワード線Ｗｍに結合したＭＩＳＦＥＴ
Ｑ！ｓは、そのソース電位、すなわちＸアドレスデコー
ダ回路１０の出力線Ｗｍ′における電位がほぼＯボルト
の低レベルであるのでオン状態になっている。従って、
この非選択のワード線Ｗｍは、Ｘアドレスデコーダ回路
１０の出力に応じてほぼＯボルトの低レベルになる。
Ｑ！ｓは、そのソース電位、すなわちＸアドレスデコー
ダ回路１０の出力線Ｗｍ′における電位がほぼＯボルト
の低レベルであるのでオン状態になっている。従って、
この非選択のワード線Ｗｍは、Ｘアドレスデコーダ回路
１０の出力に応じてほぼＯボルトの低レベルになる。
読み出し時においては、制御線ＷＥの電位が上記のよう
に高レベルとされるので、上記ＭＩＳＦＥＴＱ、、、Ｑ
□はＸアドレスデコーダ回路１０の出力の高レベル、低
レベルにかかわらずにオン状態となる。そのため、ワー
ド線の電位はＸアドレスデコーダ回路１０の出力レベル
とほぼ一致するようになる。
に高レベルとされるので、上記ＭＩＳＦＥＴＱ、、、Ｑ
□はＸアドレスデコーダ回路１０の出力の高レベル、低
レベルにかかわらずにオン状態となる。そのため、ワー
ド線の電位はＸアドレスデコーダ回路１０の出力レベル
とほぼ一致するようになる。
第１図にお〜・て各ビット線Ｂ、〜Ｂｎは、Ｘアドレス
デコーダ回路１１の出力で制御されるスイッチングＭＩ
ＳＦＥＴＱｔｔ〜Ｑ１．を介してデータ線ＣＤに共通接
続されている。
デコーダ回路１１の出力で制御されるスイッチングＭＩ
ＳＦＥＴＱｔｔ〜Ｑ１．を介してデータ線ＣＤに共通接
続されている。
このビット線選択用のスイッチングＭＩ ５ＦＥＴＱ□
〜Ｑ□のゲート（同図では、ＭＩＳＦＥＴＱｏについて
のみ示す）は、それぞれ上記ワードａＷｒ〜Ｗｍと同様
の高抵抗手段としてのディプレッション型ＭＩＳＦＥＴ
Ｑｚａを介して書き込み用の高電圧端子ｖｐｐに接続さ
れている。そして、これらＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ
！ｔ−Ｑゎのゲートは上記制御線ＷＥにおける制御信号
で制御されるディプレッションＭ Ｉ Ｓ Ｆ Ｅ Ｔ
Ｑ＊ｑ 、Ｑｚａを介して対応するＸアドレスデコー
ダ回路１１の出力線に結合されている。
〜Ｑ□のゲート（同図では、ＭＩＳＦＥＴＱｏについて
のみ示す）は、それぞれ上記ワードａＷｒ〜Ｗｍと同様
の高抵抗手段としてのディプレッション型ＭＩＳＦＥＴ
Ｑｚａを介して書き込み用の高電圧端子ｖｐｐに接続さ
れている。そして、これらＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ
！ｔ−Ｑゎのゲートは上記制御線ＷＥにおける制御信号
で制御されるディプレッションＭ Ｉ Ｓ Ｆ Ｅ Ｔ
Ｑ＊ｑ 、Ｑｚａを介して対応するＸアドレスデコー
ダ回路１１の出力線に結合されている。
これにより、高電圧■ｐＸ）が印加された状態でのスイ
ッチングＭＩ ５ＦＥＴＱ□〜Ｑ８のゲート電圧は、上
記ワード線選択動作と同様に、書き込み時に、２５ボル
トのような高電圧の選択レベルとされ、読み出し時に、
５ボルトのような低電圧の選択レベルとされるようにな
る。
ッチングＭＩ ５ＦＥＴＱ□〜Ｑ８のゲート電圧は、上
記ワード線選択動作と同様に、書き込み時に、２５ボル
トのような高電圧の選択レベルとされ、読み出し時に、
５ボルトのような低電圧の選択レベルとされるようにな
る。
上記ビット線Ｂ、〜ＢｎのスイッチングＭＩＳＦＥＴＱ
、、〜Ｑ□を介したデータ線ＣＤには、着き込み回路１
２の出力が接続され、また線Ｒに供給される読み出し信
号で制御される伝送グー）ＭＩＳＦＥＴＱｔｏを介して
読み出し回路１３の入力に接続されている。そして、上
記書き込み回路１２の入力と読み出し回路の出力とはデ
ータの入出力端子Ｉ１０に共通接続されている。
、、〜Ｑ□を介したデータ線ＣＤには、着き込み回路１
２の出力が接続され、また線Ｒに供給される読み出し信
号で制御される伝送グー）ＭＩＳＦＥＴＱｔｏを介して
読み出し回路１３の入力に接続されている。そして、上
記書き込み回路１２の入力と読み出し回路の出力とはデ
ータの入出力端子Ｉ１０に共通接続されている。
上記書き込み回路１２は、端子■ｐｐに供給される書き
込み電圧によって動作し、線ＰＲＯＧを介して第３図の
制御回路から供給される制御信号によってその動作が制
御される。この書き込み回路１２は、高レベル、低レベ
ルもしくはフローティング出力を生ずる３値回路であり
、上記線ＰＲＯＧにおける制御信号が高レベルなら入出
力端子に供給されるデータ信号に応じたほぼ２５ボルト
の高レベル信号もしくはほぼＯボルトの低レベル信号を
出力し、上記線ＦＲＯＧにおける制御信号が低レベルな
らその出力をブローティングにする。
込み電圧によって動作し、線ＰＲＯＧを介して第３図の
制御回路から供給される制御信号によってその動作が制
御される。この書き込み回路１２は、高レベル、低レベ
ルもしくはフローティング出力を生ずる３値回路であり
、上記線ＰＲＯＧにおける制御信号が高レベルなら入出
力端子に供給されるデータ信号に応じたほぼ２５ボルト
の高レベル信号もしくはほぼＯボルトの低レベル信号を
出力し、上記線ＦＲＯＧにおける制御信号が低レベルな
らその出力をブローティングにする。
上記読み出し回路１３は、端子ＶＤＤに供給される電源
電圧によって動作し、線Ｒを介して第３図の制御回路か
ら供給される制御信号によってその動作が制御される。
電圧によって動作し、線Ｒを介して第３図の制御回路か
ら供給される制御信号によってその動作が制御される。
この読み出し回路１３は、上記書き込み回路と同様な３
値回路であり、上記線Ｒに供給される制御信号が高レベ
ルのとき入力信号レベルに応じたほぼ５ボルトの高レベ
ル信号もしくはほぼＯボルトの低レベル信号を出力し、
上記線ＲＫ供給される制御信号が低レベルのとき、その
出力をフローティングにする。
値回路であり、上記線Ｒに供給される制御信号が高レベ
ルのとき入力信号レベルに応じたほぼ５ボルトの高レベ
ル信号もしくはほぼＯボルトの低レベル信号を出力し、
上記線ＲＫ供給される制御信号が低レベルのとき、その
出力をフローティングにする。
この実施例においては、図示のようにメモリＭＩ Ｓ
Ｆ Ｅ Ｔ ＱｔｏないしＱｌ？のソースと回路の接地
点との間には、抵抗手段としてのディプレッション型Ｍ
ＩＳＦＥＴＱｓｏを設ける。
Ｆ Ｅ Ｔ ＱｔｏないしＱｌ？のソースと回路の接地
点との間には、抵抗手段としてのディプレッション型Ｍ
ＩＳＦＥＴＱｓｏを設ける。
上記ＭＩＳＦＥＴＱｓ。のゲートには、線ＰＲＯＧを介
して第３図の制御回路からほぼ５ボルトの高レベルもし
くはほぼＯボルトの低レベルとなる信号が供給される。
して第３図の制御回路からほぼ５ボルトの高レベルもし
くはほぼＯボルトの低レベルとなる信号が供給される。
第３図の制御回路は、書き込み電圧検出回路ＤＥＴ、イ
ンバータ回路ＩＶ、な〜＼しＩＶ、およびノア回路ＮＲ
，およびＮＲ２から構成されている。
ンバータ回路ＩＶ、な〜＼しＩＶ、およびノア回路ＮＲ
，およびＮＲ２から構成されている。
同図の端子■ｐｐには、書き込み時に前記のようなほぼ
２５ボルトの高電源電圧が供給され、読み出し時にほぼ
Ｏボルトの電圧が供給される。端子Ｐには、０ボルトの
低レベルとほぼ５ボルトの高レベルとされる制御信号が
供給される。
２５ボルトの高電源電圧が供給され、読み出し時にほぼ
Ｏボルトの電圧が供給される。端子Ｐには、０ボルトの
低レベルとほぼ５ボルトの高レベルとされる制御信号が
供給される。
上記検出回路ＤＥＴは、ＭＩＳＦＥＴＱ４０とＱ４Ｉの
相互の大きさの適当な設定により、端子ｖｐｐに上記の
高電圧が加わったときだけ出力線Ｎ。
相互の大きさの適当な設定により、端子ｖｐｐに上記の
高電圧が加わったときだけ出力線Ｎ。
に高レベル信号を出力するように構成される。
書き込み動作においては、上記制御端子ＰはほぼＯボル
トの低レベルに維持される。アドレス入力端子Ａ ｚ
１ないしＡｘｉ 、及びＡＹ、ないしＡＹｊに供給され
るアドレス信号によりメモリＭＩＳＦＥＴ、例えばＱ、
。が選択される。次に上記端子■ｐｐにほぼ２５ボルト
の高電圧が加えられると、上記ＭＩＳ Ｆ Ｅ Ｔ Ｑ
ＬＱを接続したワード線Ｗｌの電位は、第６図人のよう
Ｋはぼ２５ボルトまで上昇する。
トの低レベルに維持される。アドレス入力端子Ａ ｚ
１ないしＡｘｉ 、及びＡＹ、ないしＡＹｊに供給され
るアドレス信号によりメモリＭＩＳＦＥＴ、例えばＱ、
。が選択される。次に上記端子■ｐｐにほぼ２５ボルト
の高電圧が加えられると、上記ＭＩＳ Ｆ Ｅ Ｔ Ｑ
ＬＱを接続したワード線Ｗｌの電位は、第６図人のよう
Ｋはぼ２５ボルトまで上昇する。
上記端子■ｐｐの高電圧と、この高電圧に応する線ＰＲ
ＯＧにおける信号の高レベルによって書き込み回路１２
が動作する。Ｙアドレスデコーダ回路１１の出力によっ
てスイッチングＭＩ ５ＦＥＴＱ□がオン状態となって
いるので、上記書き込み回路１２の出力データ信号に応
じてビット線Ｂ、の電位は第６図Ｂのように上昇する。
ＯＧにおける信号の高レベルによって書き込み回路１２
が動作する。Ｙアドレスデコーダ回路１１の出力によっ
てスイッチングＭＩ ５ＦＥＴＱ□がオン状態となって
いるので、上記書き込み回路１２の出力データ信号に応
じてビット線Ｂ、の電位は第６図Ｂのように上昇する。
ワード線Ｗ、の高電圧によりオン状態とされたメモリＭ
Ｉ ５ＦＥＴＱ＋ｏには、上記ビット線Ｂ、から電流が
流される。その結果、このメモリＭ Ｉ Ｓ Ｆ Ｅ
Ｔ Ｑｌｏのフローティングゲートには、電子注入がさ
れる。このＭＩＳＦＥＴＱ＋。の特性は、第５図の曲線
ａからｂに変化する。所定時間後に上記端子■ｐｐの電
圧がほぼ０ボルトの低電圧にもどされると、これに応じ
てビット線Ｂ１の電位、及びワード線Ｗ。
Ｉ ５ＦＥＴＱ＋ｏには、上記ビット線Ｂ、から電流が
流される。その結果、このメモリＭ Ｉ Ｓ Ｆ Ｅ
Ｔ Ｑｌｏのフローティングゲートには、電子注入がさ
れる。このＭＩＳＦＥＴＱ＋。の特性は、第５図の曲線
ａからｂに変化する。所定時間後に上記端子■ｐｐの電
圧がほぼ０ボルトの低電圧にもどされると、これに応じ
てビット線Ｂ１の電位、及びワード線Ｗ。
の電位はそれぞれ第６図Ｂ、Ａのように低下する。
読み出し動作においては、上記端子■ｐｐの電位はほぼ
０ボルトの低レベルに維持される。アドレス入力端子Ａ
ｘ１ないしＡＸ ｉ ＋ Ａ Ｙ ＨないしＡＹｊに供
給されるアドレス信号によりメモリＭＩＳＦＥＴ、例え
ばＱ１４が選択される。制御端子Ｐは特に制限されない
が予め高レベルにされており、読み出しタイミングにお
いて低レベルにされる。制御線Ｒは、上記端子Ｐの信号
の低レベルに応じて高レベルになる。制御線Ｒの高レベ
ルによってビット線Ｂ、に接続した負荷用ＭＩＳＦＥＴ
Ｑｓ、がオン状態となる。メモリＭＩＳＦＥＴＱＩ４を
選択するためのワード線Ｗｍの電位は、はぼ５■の高レ
ベルとされる。この高レベルは第５図のｖＧｓ（Ｒ）の
ようにメモリＭＩ ５ＦＥＴの低しきい値電圧Ｖ ｔ
ｈ ｏと高しきい値電圧Ｖｔｈｌの中間になる値とされ
る。従って、上記ワード線Ｗｍの高レベル信号に対し、
Ｍ Ｉ Ｓ Ｆ Ｂ Ｔ Ｑ１０は、そのフローティ
ングゲートに電荷注入がされていないなら、すなわち低
しきい値電圧ならオン状態となり、電荷注入がされてい
たならオフ状態のままとなる。これに応じてビット線Ｂ
１の電位は、はぼ５ポルトノ高レヘレもしくはほぼＯボ
ルトの低しベルニする。Ｙアドレスデコーダ回路１１の
出力によってスイッチＭＩＳＦＥＴＱｚｔがオン状態に
され、まｔこ制御線Ｒの信号によってＭＩＳＦＥＴＱ＊
＊がオン状態にされているので、上記メモリＭＩＳＦＥ
ＴＱ、、の記憶データによって決められたビット線Ｂ１
におけるデータ信号は読み出し回路１３に入力される。
０ボルトの低レベルに維持される。アドレス入力端子Ａ
ｘ１ないしＡＸ ｉ ＋ Ａ Ｙ ＨないしＡＹｊに供
給されるアドレス信号によりメモリＭＩＳＦＥＴ、例え
ばＱ１４が選択される。制御端子Ｐは特に制限されない
が予め高レベルにされており、読み出しタイミングにお
いて低レベルにされる。制御線Ｒは、上記端子Ｐの信号
の低レベルに応じて高レベルになる。制御線Ｒの高レベ
ルによってビット線Ｂ、に接続した負荷用ＭＩＳＦＥＴ
Ｑｓ、がオン状態となる。メモリＭＩＳＦＥＴＱＩ４を
選択するためのワード線Ｗｍの電位は、はぼ５■の高レ
ベルとされる。この高レベルは第５図のｖＧｓ（Ｒ）の
ようにメモリＭＩ ５ＦＥＴの低しきい値電圧Ｖ ｔ
ｈ ｏと高しきい値電圧Ｖｔｈｌの中間になる値とされ
る。従って、上記ワード線Ｗｍの高レベル信号に対し、
Ｍ Ｉ Ｓ Ｆ Ｂ Ｔ Ｑ１０は、そのフローティ
ングゲートに電荷注入がされていないなら、すなわち低
しきい値電圧ならオン状態となり、電荷注入がされてい
たならオフ状態のままとなる。これに応じてビット線Ｂ
１の電位は、はぼ５ポルトノ高レヘレもしくはほぼＯボ
ルトの低しベルニする。Ｙアドレスデコーダ回路１１の
出力によってスイッチＭＩＳＦＥＴＱｚｔがオン状態に
され、まｔこ制御線Ｒの信号によってＭＩＳＦＥＴＱ＊
＊がオン状態にされているので、上記メモリＭＩＳＦＥ
ＴＱ、、の記憶データによって決められたビット線Ｂ１
におけるデータ信号は読み出し回路１３に入力される。
読み出し回路１３は、上記制御線Ｒの信号によって動作
させられ、入力データ信号に応じた信号を入出力端子Ｉ
１０に出力する。
させられ、入力データ信号に応じた信号を入出力端子Ｉ
１０に出力する。
前記書き込み動作において、メモリＭＩＳＦＥＴ Ｑ
ｓａのコントロールゲートは、非選択のワード線Ｗｍに
よってほぼ０ボルトの低レベル電位とされている。しか
しながら、このメモリＭＩＳＦＥＴ Ｑ １４のフロー
ティングゲートは、ビット線Ｂ１と容量結合しているこ
とによって、このビット線Ｂ１の電位が上記のように高
電位にされることに応じてその電位が上昇する。
ｓａのコントロールゲートは、非選択のワード線Ｗｍに
よってほぼ０ボルトの低レベル電位とされている。しか
しながら、このメモリＭＩＳＦＥＴ Ｑ １４のフロー
ティングゲートは、ビット線Ｂ１と容量結合しているこ
とによって、このビット線Ｂ１の電位が上記のように高
電位にされることに応じてその電位が上昇する。
上記のブローティングゲート電位の上昇量は、芙質的に
このフローティングゲートとドレイン領域との間の容量
と、このフローティングゲートとソノ上のコントロール
ゲートとの間の答蓋トノ容量比に応じた値となる。
このフローティングゲートとドレイン領域との間の容量
と、このフローティングゲートとソノ上のコントロール
ゲートとの間の答蓋トノ容量比に応じた値となる。
通常、メモリを大規模化するために、例えばメモリＭＩ
ＳＦＥＴのチャンネル長を短かくすることによってこの
メモリＭＩＳＦＥＴを小型化することが行なわれる。こ
いような場合、上記フローティングゲートとコントロー
ルゲートとの間の容量が減少するので、上記フローティ
ングゲートの電位上昇量が大きくなる。
ＳＦＥＴのチャンネル長を短かくすることによってこの
メモリＭＩＳＦＥＴを小型化することが行なわれる。こ
いような場合、上記フローティングゲートとコントロー
ルゲートとの間の容量が減少するので、上記フローティ
ングゲートの電位上昇量が大きくなる。
ちなみに、記憶容量を３２キロビツトのような値に大規
模化した場合、非選択メモＩＪＭＩＳＦＥＴのフローテ
ィングゲートにおける上記のような電位上昇は、例えば
２ボルト程度に達する。
模化した場合、非選択メモＩＪＭＩＳＦＥＴのフローテ
ィングゲートにおける上記のような電位上昇は、例えば
２ボルト程度に達する。
この実施例のような抵抗手段としてのＭＩ ５ＦＥＴＱ
ｓｏを設げない場合、上記の非選択のメモリＭＩＳＦＥ
ＴＱ１４は、そのフローティングゲートの電位が上昇す
ることによってオン状態となり、ビット線Ｂ、に対する
リーク電流経路を形成する。
ｓｏを設げない場合、上記の非選択のメモリＭＩＳＦＥ
ＴＱ１４は、そのフローティングゲートの電位が上昇す
ることによってオン状態となり、ビット線Ｂ、に対する
リーク電流経路を形成する。
しかしながら、実施例のように、共通ソースに上記ＭＩ
ＳＦＥＴＱｓｏを設けることによって上記のような経路
におけるリーク電流の発生を防ぐことができる。
ＳＦＥＴＱｓｏを設けることによって上記のような経路
におけるリーク電流の発生を防ぐことができる。
すなわち、上記ＭＩＳＦＥＴＱｓｏには、選択のＭＩＳ
ＦＥＴＱ＋ｏを介して書き込み回路１２からの書き込み
電流が流れ、電圧降下が生ずる。このＭＩＳＦＥＴＱ、
。の電圧降下は、メモリＭＩＳＦＥＴＱ＋４のソース電
位を上昇させる。その結果、上記フローティングゲート
の電位上昇のもとでも非選択メモリＭ Ｉ Ｓ Ｆ Ｅ
Ｔ Ｑ ＋ａ等を良好にオフ状態にすることができる
ようになる。
ＦＥＴＱ＋ｏを介して書き込み回路１２からの書き込み
電流が流れ、電圧降下が生ずる。このＭＩＳＦＥＴＱ、
。の電圧降下は、メモリＭＩＳＦＥＴＱ＋４のソース電
位を上昇させる。その結果、上記フローティングゲート
の電位上昇のもとでも非選択メモリＭ Ｉ Ｓ Ｆ Ｅ
Ｔ Ｑ ＋ａ等を良好にオフ状態にすることができる
ようになる。
この実施例に従うと、上記のように非選択メモ＋ＪＦＥ
Ｔのリーク電流を防止できるため、書き込み回路１２で
設定した書き込み電流を選択したメモリＭＩ ５ＦＥＴ
にのみ流すことができ、確実な書き込み動作を行なうこ
とができる。
Ｔのリーク電流を防止できるため、書き込み回路１２で
設定した書き込み電流を選択したメモリＭＩ ５ＦＥＴ
にのみ流すことができ、確実な書き込み動作を行なうこ
とができる。
なお、上記の共通ソース電位の上昇に応じて選択された
メモリＭＩＳＦＥＴのしきい値電圧も実質的に大きくな
るが、そのコントロールゲートには２５Ｖの高電圧が印
加されるものであるため、そのオン動作、すなわちフロ
ーティングゲートへの電子の注入動作にはほとんど悪影
響を及ぼすことはない。
メモリＭＩＳＦＥＴのしきい値電圧も実質的に大きくな
るが、そのコントロールゲートには２５Ｖの高電圧が印
加されるものであるため、そのオン動作、すなわちフロ
ーティングゲートへの電子の注入動作にはほとんど悪影
響を及ぼすことはない。
また、この実施例においては、メモリＭＩＳＦＥＴの共
通ソースに抵抗手段を設けるものであるため、メモリＭ
Ｉ ５ＦＥＴの破壊防止のためにも有段である。
通ソースに抵抗手段を設けるものであるため、メモリＭ
Ｉ ５ＦＥＴの破壊防止のためにも有段である。
すなわち、書き込み時において、書き込み用の高電圧の
設定を誤ってメモリＭＩＳＦＥＴの耐圧以上にした場合
、ドレイン、基板間のブレークダウンにより基板の電位
が上昇して、基板、ソース間が順バイアスされ、寄生ト
ランジスタが生じてドレイン、ソース間に大電流が流れ
ることにより素子が破壊するものとなるが、上記抵抗手
段（Ｑ、、）の挿入により、ソース電位が上昇して、基
板、ソース間の順バイアスを阻止することができるため
上記寄生トランジスタ現象を防止することかできるので
ある。
設定を誤ってメモリＭＩＳＦＥＴの耐圧以上にした場合
、ドレイン、基板間のブレークダウンにより基板の電位
が上昇して、基板、ソース間が順バイアスされ、寄生ト
ランジスタが生じてドレイン、ソース間に大電流が流れ
ることにより素子が破壊するものとなるが、上記抵抗手
段（Ｑ、、）の挿入により、ソース電位が上昇して、基
板、ソース間の順バイアスを阻止することができるため
上記寄生トランジスタ現象を防止することかできるので
ある。
この実施例の共通ソースに設ける抵抗手段としてのＭＩ
ＳＦＥＴＱ、。は、抵抗に変更することができる。この
ようにした場合であっても、書き込みのためにメモリＭ
Ｉ ５ＦＥＴに流す電流に対し、読み出しのためにメモ
ＩＪＭＩｓＦＥＴＫ流す電流を著しく小さくしておけば
、読み出し時に選択するメモリＭＩＳＦＥＴＹ介して流
れる電流によって上記抵抗に生ずる電圧降下を実質的に
無視し得る程度の値にすることが可能である。
ＳＦＥＴＱ、。は、抵抗に変更することができる。この
ようにした場合であっても、書き込みのためにメモリＭ
Ｉ ５ＦＥＴに流す電流に対し、読み出しのためにメモ
ＩＪＭＩｓＦＥＴＫ流す電流を著しく小さくしておけば
、読み出し時に選択するメモリＭＩＳＦＥＴＹ介して流
れる電流によって上記抵抗に生ずる電圧降下を実質的に
無視し得る程度の値にすることが可能である。
しかしながら、上記実施例のように抵抗手段としてＭＩ
ＳＦＥＴＱａ。を使用し、このＭＩＳＦＥＴＱｓ。のゲ
ート電位を制御する場合は、読み出し動作を上記書き込
み動作のために挿入した抵抗手段に実質的に影響されな
いようにすることができる。
ＳＦＥＴＱａ。を使用し、このＭＩＳＦＥＴＱｓ。のゲ
ート電位を制御する場合は、読み出し動作を上記書き込
み動作のために挿入した抵抗手段に実質的に影響されな
いようにすることができる。
この発明は、前記実施例に限定されず、ワード線Ｗ、ビ
ット線Ｂの書き込み及び読み出し時の選択信号レベルの
切り換えを行なう回路Ｘ、Ｙアドレスデコーダ回路及び
書き込み、読み出しアンプの具体的回路は他に変更する
ことができる。
ット線Ｂの書き込み及び読み出し時の選択信号レベルの
切り換えを行なう回路Ｘ、Ｙアドレスデコーダ回路及び
書き込み、読み出しアンプの具体的回路は他に変更する
ことができる。
第１図は、メモリＭＩＳＦＥＴの一例を示す構造断面図
、第２図は、この発明の一冥施例を示す回路図、第３図
は、第１図の回路に使用する制御回路の回路図、第４図
は、デコーダ回路の回路図、第５図はメモリＭＩ ５Ｆ
ＥＴの動作特性曲線図、第６図は、第１図の回路の波形
図である。 １・・・基板、２・・・ソース、３・・・ドレイン、４
・・・コントロールゲート、５・・・フローティングゲ
ート、６・・・ゲート絶縁膜、７・・・フィールド絶縁
膜、１０・・・Ｘアドレスデコーダ回路、１１・・・Ｙ
アドレスデコーダ回路、１２・・・誉き込み回路、１３
・・・読み出し回路。 代理人 弁理士 小 川 勝 男 −？；１図
、第２図は、この発明の一冥施例を示す回路図、第３図
は、第１図の回路に使用する制御回路の回路図、第４図
は、デコーダ回路の回路図、第５図はメモリＭＩ ５Ｆ
ＥＴの動作特性曲線図、第６図は、第１図の回路の波形
図である。 １・・・基板、２・・・ソース、３・・・ドレイン、４
・・・コントロールゲート、５・・・フローティングゲ
ート、６・・・ゲート絶縁膜、７・・・フィールド絶縁
膜、１０・・・Ｘアドレスデコーダ回路、１１・・・Ｙ
アドレスデコーダ回路、１２・・・誉き込み回路、１３
・・・読み出し回路。 代理人 弁理士 小 川 勝 男 −？；１図
Claims (1)
- 【特許請求の範囲】 １、コントロールゲートとフローティングゲートとを有
する複数のメモリ用ＭＩＳＦＥＴを備えてなるプログラ
マブルＲＯＭであって、書き込み動作時に上記メモリ用
ＭＩＳＦＥＴのソースと回路の基準電位点との間に電位
差を与えるように作用するＭＩＳＦＥＴを備えてなるこ
とを特徴とするプログラマブルＲＯＭ。 ２、上記ＭＩＳＦＥＴは、ディプレッション型ＭＩＳＦ
ＥＴからなることを特徴とする特許請求の範囲第１項記
載のプログラマブルＲＯＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61197151A JPS6284496A (ja) | 1986-08-25 | 1986-08-25 | プログラマブルｒｏｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61197151A JPS6284496A (ja) | 1986-08-25 | 1986-08-25 | プログラマブルｒｏｍ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12791379A Division JPS5654693A (en) | 1979-10-05 | 1979-10-05 | Programable rom |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6284496A true JPS6284496A (ja) | 1987-04-17 |
| JPS6259397B2 JPS6259397B2 (ja) | 1987-12-10 |
Family
ID=16369614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61197151A Granted JPS6284496A (ja) | 1986-08-25 | 1986-08-25 | プログラマブルｒｏｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6284496A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5487034A (en) * | 1993-09-27 | 1996-01-23 | Nec Corporation | Semiconductor memory device and method for writing data therein |
| US10385193B2 (en) | 2013-12-30 | 2019-08-20 | 3M Innovative Properties Company | Polyolefin composition including hollow glass microspheres and method of using the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4857558A (ja) * | 1971-11-20 | 1973-08-13 | ||
| JPS5158078A (en) * | 1974-09-20 | 1976-05-21 | Siemens Ag | Ic memori |
-
1986
- 1986-08-25 JP JP61197151A patent/JPS6284496A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4857558A (ja) * | 1971-11-20 | 1973-08-13 | ||
| JPS5158078A (en) * | 1974-09-20 | 1976-05-21 | Siemens Ag | Ic memori |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5487034A (en) * | 1993-09-27 | 1996-01-23 | Nec Corporation | Semiconductor memory device and method for writing data therein |
| US10385193B2 (en) | 2013-12-30 | 2019-08-20 | 3M Innovative Properties Company | Polyolefin composition including hollow glass microspheres and method of using the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6259397B2 (ja) | 1987-12-10 |
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