JPS6259397B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、プログラマブルROM（ReadOnly
Memory）、特に半導体不揮発性記憶素子を用い
たプログラマブルROMに関する。

半導体不揮発性記憶素子としてフローテイング
ゲート上に制御（コントロール）ゲートを積層し
たフローテイングゲートアバランシエ注入MOS
トランジスタ（以下メモリMISFETと称する）
が公知である。

プログラマブルROMにおいて、複数個の上記
メモリMISFETのドレインがデータ書込み及び
読み出しのためのビツト線に接続され、コントロ
ールゲートのそれぞれが対応するワード線に接続
される。

データの書き込みのために、上記ビツト線に高
電圧を加え、また特定の選択すべきワードに高電
圧を加える。その結果、上記の特定のワード線に
対応した上記メモリMISFETのフローテイング
ゲートに電荷の注入が行なわれる。すなわち、デ
ータの書き込みが行なわれる。

この場合、非選択のメモリMISFETにおい
て、そのドレインとフローテイングゲートとの間
に寄生容量が存在することにより、ビツト線電位
が高電圧に上昇するとこれに応じてそのフローテ
イングゲート電位が上昇する。その結果、非選択
のメモリMISFETはそのコントロールゲート電
位が低レベルであるにもかかわらずに若干導通状
態になる。すなわち、非選択のメモリMISFET
にリーク電流が流れてしまう。

他方、ビツト線に加わる高電圧が上昇しすぎた
場合、この高電圧によつて非選択のメモリ
MISFETは負性抵抗領域で動作するようにな
り、破壊してしまう恐れが生ずる。

従つて、この発明は、非選択のメモリ
MISFETのリーク電流の発生を防止し、しかも
破壊の危険性を除去するプログラマブルROMを
提供することを目的とする。

この発明は、メモリMISFETの共通ソースと
接地電位端子との間に抵抗手段を設けて、書き込
み時のメモリMISFETのソース電位を書き込み
電流により発生する電位差で上昇させて、非選択
メモリMISFETを完全にオフするようにするも
のである。

以下、この発明を実施例とともに詳細に説明す
る。

第１図は、メモリMISFETの断面を示してい
る。同図において、１はＰ型シリコン半導体であ
り、２，３はそれぞれ上記半導体基体１の表面に
形成されたｎ型ソース領域、ドレイン領域であ
る。

５は、上記ソース領域２とドレイン領域３との
間の半導体基体１の表面に二酸化シリコンからな
る薄いゲート酸化膜６′を介して形成された多結
晶シリコンからなるフローテイングゲートであ
り、４は上記フローテイングゲート５上に薄い酸
化膜６″を介して形成されたコントロールゲート
である。７は、上記半導体基体１の表面に形成さ
れた厚いフイールド酸化膜である。

上記メモリMISFETは、フローテイングゲー
ト５に電子注入がされていない場合、第５図の曲
線ａのように比較的小さいスレツシヨールド電圧
を持つている。これに対し、フローテイングゲー
ト５に電子注入がされていると第５図曲線ｂのよ
うに大きいスレツシヨールド電圧を持つようにな
る。なお、第５図において、Ｖ_GSはコントロール
ゲート電圧であり、Ｉ_Dはドレイン電流である。

第２図は、この発明の一実施例のプログラマブ
ルROMの回路図である。同図の回路は、公知の
半導貞集積回路技術によつて１つの半導体基体上
に形成される。

第２図において、Q₁₀ないしQ₁₇は、マトリク
ス状に配置されたメモリMISFETである。

同一行、例えば第１行に配置されたメモリ
MISFETQ₁₀ないしQ₁₃のコントロールゲート
は、ワード線W₁に共通接続されている。

同様に、メモリMISFETQ₁₄〜Q₁₇のコントロ
ールゲートはワード線Ｗ_nに共通に接続されてい
る。

また、同一列、例えば第１列に配置されたメモ
リMISFETQ₁₀，Q₁₄のドレインはビツト線B₁に
接続され、同様に図示のように他の列に配置され
たメモリMISFETQ₁₁，Q₁₅，Q₁₃，Q₁₇のドレイ
ンはそれぞれ対応するビツト線B₁〜Ｂ_oに接続さ
れている。

特に制限されないが、上記ビツト列の互いに隣
接するMISFETQ₁₀，Q₁₁，Q₁₄，Q₁₅のソース領
域は、集積度の向上を図るため共通に構成されて
いる。

上記各ワード線W₁〜Ｗ_nと書き込み用高電圧端
子Ｖ_ppとの間には、高抵抗としてのデイプレツシ
ヨン型MISFETQ₁₈，Q₁₉が接続されている。

なお、第２図及び他の図面において、上記
Q₁₈，Q₁₉のようなデイプレツシヨン型MISFET
は、ソース、ドレイン間に線が付加されているこ
とによつて、Q₂₉のようなエンハンスメント型
MISFETと異なつた記号で表示されている。

１０は、Ｘアドレスデコーダ回路である。この
Ｘアドレスデコーダ回路１０は、電源端子Ｖ_DDに
供給される＋５ボルトのような電源電圧のもとで
動作させられ、アドレス入力端子Ａ_X1ないしＡ_Xi
に供給される複数ビツトのアドレス入力信号の組
合せに応じて出力線W₁′ないしＷ_n′の１本を選択
する。選択の上記出力線は、ほぼ上記電源電圧の
高レベルにされる。これに対し、非選択の出力線
はほぼ回路の接地電位の低レベルにされる。

第４図は、上記Ｘアドレスデコーダ回路１０の
うち、出力線W₁′を選択するための詳細な回路を
示している。この回路は、上記アドレス入力端子
Ａ_X1ないしＡ_Xiのアドレス入力信号を受ける複数
のアドレスバツフア回路（図示しない）からの出
力信号を選択的に端子a₁ないしa₃に受けるエンハ
ンスメント型MISFETQ₄₅ないしQ₄₇と、ゲート
ソース間が接続されたデイプレツシヨン型負荷
MISFETQ₄₄から構成されている。図示の接続に
より、出力線W₁′には、端子a₁ないしa₃に加わる
信号のNOR論理信号が出力する。従つて、出力
線W₁′は、上記端子a₁ないしa₃の信号がすべて低
レベルになつたとき選択される。

この実施例において、選択されるワード線は、
メモリMISFETへのデータの書き込みのために
25ボルトのような高電圧にされることが必要とさ
れ、メモリMISFETからのデータの読み出しの
ために５ボルトのような低電圧にされることが必
要とされる。これに対し、Ｘアドレスデコーダ回
路１０は、上記のように端子Ｖ_DDの電源電圧に応
じてほぼ５ボルトのような高レベル電圧しか出力
しない構成とされている。

この実施例においては、上記Ｘアドレスデコー
ダ回路１０の出力によつて書き込み動作時に選択
するワード線が上記のような高電圧となるように
するために、出力線W₁′とワード線との相互、出
力線Ｗ_n′とワード線Ｗ_nとの相互をそれぞれ図示
のようにデイプレツシヨン型MISFET₂₀，Q₂₁を
介して結合し、これらのMISFETQ₂₀，Q₂₁を制
御線に供給される書き込み制御信号によつて
制御する。

上記制御線における書き込み制御信号は、
後述する第３図の制御回路から供給される。

この書き込み制御信号は、メモリMISFETへ
のデータの書き込み時において、ほぼ０ボルトの
ようにＸアドレスデコーダ回路１０の高レベル出
力信号に対し上記デイプレツシヨン型
MISFETQ₂₀，Q₂₁のしきい値電圧よりも大きく
低下した低レベルにされ、読み出し時において５
ボルトのようにＸアドレスデコーダ回路１０の高
レベル信号とほぼ同じレベルにされる。

従つて、書き込み時において、例えばワード線
W₁を選択するものとすれば上記MISFETQ₂₀はＸ
アドレスデコーダ回路１０の出力線W₁′における
ほぼ５ボルトの高レベル信号と制御線におけ
るほぼ０ボルトの低レベル信号とによりオフ状態
となる。この書き込み時において端子Ｖ_ppには25
ボルトのような高電圧の書き込み電圧が供給され
ている。上記ワード線W₁は、これに高抵抗手段
としてのデイプレツシヨン型MISFETQ₁₈が接続
されているので、上記端子Ｖ_ppの電圧に応じてほ
ぼ25ボルトの高電圧になる。このとき非選択のワ
ード線Ｗ_nに結合したMISFETQ₂₁は、そのソー
ス電位、すなわちＸアドレスデコーダ回路１０の
出力線Ｗ_n′における電位がほぼ０ボルトの低ベル
トであるのでオン状態になつている。従つて、こ
の非選択のワード線Ｗ_nは、Ｘアドレスデコーダ
回路１０の出力に応じてほぼ０ボルトの低レベル
になる。

読み出し時においては、制御線WEの電位が上
記のように高レベルとされるので、上記
MISFETQ₂₀，Q₂₁はＸアドレスデコーダ回路１
０の出力の高レベル、低レベルにかかわらずにオ
ン状態となる。そのため、ワード線の電位はＸア
ドレスデコーダ回路１０の出力レベルとほぼ一致
するようになる。

第１図において各ビツト線B₁〜Ｂ_oは、Ｙアド
レスデコーダ回路１１の出力で制御されるスイツ
チングMISFETQ₂₂〜Q₂₅を介してデータ線CDに
共通接続されている。

このビツト線選択用のスイツチング
MISFETQ₂₂〜Q₂₅のゲート（同図では、
MISFETQ₂₂についてのみ示す）は、それぞれ上
記ワード線W₁〜Ｗ_nと同様の高抵抗手段としての
デイプレツシヨン型MISFETQ₂₆を介して書き込
み用の高電圧端子Ｖ_ppに接続されている。そし
て、これらMISFETQ₂₂〜Q₂₅のゲートは上記制
御線WEにおける制御信号で制御されるデイプレ
ツシヨンMISFETQ₂₇，Q₂₈を介して対応するＹ
アドレスデコーダ回路１１の出力線に結合されて
いる。

これにより、高電圧Ｖ_ppが印加された状態での
スイツチングMISFETQ₂₂〜Q₂₄のゲート電圧
は、上記ワード線選択動作と同様に、書き込み時
に、25ボルトのような高電圧の選択レベルとさ
れ、読み出し時に、５ボルトのような低電圧の選
択レベルとされるようになる。

上記ビツト線B₁〜Ｂ_oのスイツチング
MISFETQ₂₂〜Q₂₄を介したデータ線CDには、書
き込み回路１２の出力が接続され、また線Ｒに供
給される読み出し信号で制御される伝送ゲート
MISFETQ₂₉を介して読み出し回路１３の入力に
接続されている。そして、上記書き込み回路１２
の入力と読み出し回路の出力とはデータの入出力
端子Ｉ／Ｏに共通接続されている。

上記書き込み回路１２は、端子Ｖ_ppに供給され
る書き込み電圧によつて動作し、線PROGを介し
て第３図の制御回路から供給される制御信号によ
つてその動作が制御される。この書き込み回路１
２は、高レベル、低レベルもしくはフローテイン
グ出力を生ずる３値回路であり、上記線PROGに
おける制御信号が高レベルなら入出力端子に供給
されるデータ信号に応じたほぼ25ボルトの高レベ
ル信号もしくはほぼ０ボルトの低レベル信号を出
力し、上記線PROGにおける制御信号が低レベル
ならその出力をフローテイングにする。

上記読み出し回路１３は、端子Ｖ_DDに供給され
る電源電圧によつて動作し、線Ｒを介して第３図
の制御回路から供給される制御信号によつてその
動作が制御される。この読み出し回路１３は、上
記書し込み回路と同様な３値回路であり、上記線
Ｒに供給される制御信号が高レベルのとき入力信
号レベルに応じたほぼ５ボルトの高レベル信号も
しくはほぼ０ボルトの低レベル信号を出力し、上
記線Ｒに供給される制御信号が低レベルのとき、
その出力をフローテイングにする。

この実施例においては、図示のようにメモリ
MISFETQ₁₀ないしQ₁₇のソース回路の接地点と
の間には、抵抗手段としてのデイプレツシヨン型
MISFETQ₃₀を設ける。

上記MISFETQ₃₀のゲートには、線PROGを介
して第３図の制御回路からほぼ５ボルトの高レベ
ルもしくはほぼ０ボルトの低レベルとなる信号が
供給される。

第３図の制御回路は、書き込み電圧検出回路
DET、インバータ回路IV₁ないしIV₇およびノア
回路NR₁およびNR₂から構成されている。

同図の端子Ｖ_ppには、書き込み時に前記のよう
なほぼ25ボルトの高電源電圧が供給され、読み出
し時にほぼ０ボルトの電圧が供給される。端子Ｐ
には、０ボルトの低レベルとほぼ５ボルトの高レ
ベルとされる制御信号が供給される。

上記検出回路DETは、MISFETQ₄₀とQ₄₁の相
互の大きさの適当な設定により、端子Ｖ_ppに上記
の高電圧が加わつたときだけ出力線N₁に高レベ
ル信号を出力するように構成される。

書き込み動作においては、上記制御端子Ｐはほ
ぼ０ボルトの低レベルに維持される。アドレス入
力端子Ａ_X1ないしＡ_Xi、及びAY₁ないしAYjに供
給されるアドレス信号によりメモリMISFET、
例えばQ₁₀が選択される。次に上記端子Ｖ_ppにほ
ぼ25ボルトの高電圧が加えられると、上記
MISFETQ₁₀を接続したワード線W₁の電位は、第
６図Ａのようにほぼ25ボルトまで上昇する。上記
端子Ｖ_ppの高電圧と、この高電圧に応ずる線
PROGにおける信号の高レベルによつて書き込み
回路１２が動作する。Ｙアドレスデコーダ回路１
１の出力によつてスイツチングMISFETQ₂₂がオ
ン状態となつているので、上記書き込み回路１２
の出力データ信号に応じてビツト線B₁の電位は
第６図Ｂのように上昇する。ワード線W₁の高電
圧によりオン状態とされたメモリMISFETQ₁₀に
は、上記ビツト線B₁から電流が流される。その
結果、このメモリMISFETQ₁₀のフローテイング
ゲートには、電子注入がされる。この
MISFETQ₁₀の特性は、第５図の曲線ａからｂに
変化する。所定時間後に上記端子Ｖ_ppの電圧がほ
ぼ０ボルトの低電圧にもどされると、これに応じ
てビツト線B₁の電位、及びワード線W₁の電位は
それぞれ第６図Ｂ，Ａのように低下する。

読み出し動作においては、上記端子Ｖ_ppの電位
はほぼ０ボルトの低レベルに維持される。アドレ
ス入力端子Ａ_X1ないしＡ_Xi，AY₁ないしAYjに供
給されるアドレス信号によりメモリMISFET、
例えばQ₁₄が選択される。制御端子Ｐは特に制限
されないが予め高レベルにされており、読み出し
タイミングにおいて低レベルにされる。制御線Ｒ
は、上記端子Ｐの信号の低レベルに応じて高レベ
ルになる。制御線Ｒの高レベルによつてビツト線
B₁に接続した負荷用MISFETQ₃₁がオン状態とな
る。メモリMISFETQ₁₄を選択するためのワード
線Ｗ_nの電位は、ほぼ5Vの高レベルとされる。こ
の高レベルは第５図のＶ_GS（Ｒ）のようにメモリ
MISFETの低しきい値電圧Ｖ_th0と高しきい値電
圧Ｖ_th1の中間になる値とされる。従つて、上記
ワード線Ｗ_nの高レベル信号に対し、
MISFETQ₁₄は、そのフローテイングゲートに電
荷注入されていないなら、すなわち低しきい値電
圧ならオン状態となり、電荷注入がされていたな
らオフ状態のままとなる。これに応じてビツト線
B₁の電位は、ほぼ５ボルトの高レベルもしくは
ほぼ０ボルトの低レベルになる。Ｙアドレスデコ
ーダ回路１１の出力によつてスイツチ
MISFETQ₂₂がオン状態にされ、また制御線Ｒの
信号によつてMISFETQ₂₉がオン状態にされてい
るので、上記メモリMISFETQ₁₄の記憶データに
よつて決められたビツト線B₁におけるデータ信
号は読み出し回路１３に入力される。読み出し回
路１３は、上記制御線Ｒの信号によつて動作させ
られ、入力データ信号に応じた信号を入出力端子
Ｉ／Ｏに出力する。

前記書き込み動作において、メモリ
MISFETQ₁₄のコントロールゲートは、非選択の
ワード線Ｗ_nによつてほぼ０ボルトの低レベル電
位とされている。しかしながら、このメモリ
MISFETQ₁₄のフローテイングゲートは、ビツト
線B₁と容量結合していることによつて、このビ
ツト線B₁の電位が上記のように高電位にされる
ことに応じてその電位が上昇する。

上記のフローテイングゲートの電位の上昇量
は、実質的にこのフローテイングゲートとドレイ
ン領域との間の容量と、このフローテイングゲー
トとその上のコントロールゲートとの間の容量と
の容量比に応じた値となる。

通常、メモリを大規模化するために、例えばメ
モリMISFETのチヤンネル長を短かくすること
によつてこのメモリMISFETを小型化すること
が行なわれる。このような場合、上記フローテイ
ングゲートとコントロールゲートとの間の容量が
減少するので、上記フローテイングゲートの電位
上昇量が大きくなる。

ちなみに、記憶容量を32キロビツトのような値
に大規模化した場合、非選択メモリMISFETの
フローテイングゲートにおける上記のような電位
上昇は、例えば２ボルト程度に達する。

この実施例のような抵抗手段としての
MISFETQ₃₀を設けない場合、上記の非選択のメ
モリMISFETQ₁₄は、そのフローテイングゲート
の電位が上昇することによつてオン状態となり、
ビツト線B₁に対するリーク電流経路を形成す
る。

しかしながら、実施例のように、共通ソースに
上記MISFETQ₃₀を設けることによつて上記のよ
うな経路におけるリーク電流の発生を防ぐことが
できる。

すなわち、上記MISFETQ₃₀には、選択の
MISFETQ₁₀を介して書き込み回路１２からの書
き込み電流が流れ、電圧降下が生ずる。この
MISFETQ₃₀の電圧降下は、メモリMISFETQ₁₄
のソース電位を上昇させる。その結果、上記フロ
ーテイングゲートの電位上昇のもとでも非選択メ
モリMISFETQ₁₄等を良好にオフ状態にすること
ができるようになる。

この実施例に従うと、上記のように非選択メモ
リFETのリーク電流を防止できるため、書き込
み回路１２で設定した書き込み電流を選択したメ
モリMISFETにのみ流すことができ、確実な書
き込み動作を行なうことができる。

なお、上記の共通ソース電位の上昇に応じて選
択されたメモリMISFETのしきい値電圧も実質
的に大きくなるが、そのコントロールゲートには
25Vの高電圧が印加されるものであるため、その
オン動作、すなわちフローテイングゲートへの電
子の注入動作にはほとんど悪影響を及ぼすことは
ない。

また、この実施例においては、メモリ
MISFETの共通ソースに低抗手段を設けるもの
であるため、メモリMISFETの破壊防止のため
にも有役である。

すなわち、書き込み時において、書き込み用の
高電圧の設定を誤つてメモリMISFETの耐圧以
上にした場合、ドレイン、基板間のブレークダウ
ンにより基板の電位が上昇して、基板、ソース間
が順バイアスされ、寄生トランジスタが生じてド
レイン、ソース間に大電流が流れることにより素
子が破壊するものとなるが、上記抵抗手段Q₁₀の
挿入により、ソース電位が上昇して、基板、ソー
ス間の順バイアスを阻止することができるため上
記寄生トランジスタ現象を防止することができる
のである。

この実施例の共通ソースに設ける抵抗手段とし
てのMISFETQ₃₀は、低抗に変更することができ
る。このようにした場合であつても、書き込みの
ためにメモリMISFETに流す電流に対し、読み
出しのためにメモリMISFETに流す電流を著し
く小さくしておけば、読み出し時に選択するメモ
リMISFETを介して流れる電流によつて上記抵
抗に生ずる電圧降下を実質的に無視し得る程度の
値にすることが可能である。

しかしながら、上記実施例のように抵抗手段と
してMISFETQ₃₀を使用し、このMISFETQ₃₀の
ゲート電位を制御する場合は、読み出し動作を上
記書き込み動作のために挿入した抵抗手段に実質
的に影響されないようにすることができる。

この発明は、前記実施例に限定されず、ワード
線Ｗ、ビツト線Ｂの書き込み及び読み出し時の選
択信号レベルの切り換えを行なう回路Ｘ，Ｙアド
レスデコーダ回路及び書き込み、読み出しアンプ
の具体的回路は他に変更することができる。

【図面の簡単な説明】

第１図は、メモリMISFETの一例を示す構造
断面図、第２図は、この発明の一実施例を示す回
路図、第３図は、第１図の回路に使用する制御回
路の回路図、第４図は、デコーダ回路の回路図、
第５図はメモリMISFETの動作特性曲線図、第
６図は、第１図の回路の波形図である。 １…基板、２…ソース、３…ドレイン、４…コ
ントロールゲート、５…フローテイングゲート、
６…ゲート絶縁膜、７…フイールド絶縁膜、１０
…Ｘアドレスデコーダ回路、１１…Ｙアドレスデ
コーダ回路、１２…書き込み回路、１３…読み出
し回路。

Claims (1)

1. 【特許請求の範囲】 １ コントロールゲートとフローテイングゲート
   とを有する複数のメモリ用MISFETを備えてな
   るプログラマブルROMであつて、書き込み動作
   時に上記メモリ用MISFETのソースと回路の基
   準電位点との間に電位差を与えるように作用する
   MISFETを備えてなることを特徴とするプログ
   ラマブルROM。 ２ 上記MISFETは、デイプレツシヨン型
   MISFETからなることを特徴とする特許請求の
   範囲第１項記載のプログラマブルROM。