JPH02187994A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は不揮発性トランジスタをメモリセルとして用
い、データ書き込みの際にはメモリセルに高電圧が印加
される半導体記憶装置に関する。

（従来の技術） データの書き込みが可能なＥＰＲＯＭでは、デ−タの書
き込み時にメモリセルには高電圧が印加される。第５図
は従来のＥＦＲＯＭにおけるデータ書き込み系回路の概
略的な構成を示す回路図である。ＥＦＲＯＭには電源端
子として、通常のデータ読み出し用の電圧■ＤＤが供給
される端子５１と、データ書き込み時に使用される高電
圧ＶＰＰが供給される端子５２とが設けられている。ま
た、図において、５３はフローティングゲート及びコン
トロールゲートが設けられた不揮発性トランジスタから
なるメモリセル、５４はこのメモリセル５３を選択する
ための複数のＮチャネルＭＯ９トランジスタからなるＹ
セレクタ、５５は上記高電圧ｖｐｐが電源電圧として供
給される書き込み制御用バッファ、５６はソース、ドレ
イン間が上記端子５２と上記Ｙセレクタ５４との間に挿
入され、上記書き込み制御用バッファ５５からの出力が
ゲートに供給される書き込み制御用のトランジスタ、５
７は上記両電源端子５１．５２に供給される電源電圧ｖ
ＤＤ　５ＶＰＰを切り替えて出力する電源切り替え回路
、５８はこの電源切り替え回路５７の出力電圧ＳＷが電
源電圧として供給されるアドレス用バッファである。

このような構成において、メモリセル５３にデータを書
き込む際には、電源切り替え回路５７からＳＷとして高
電圧ＶＰＰがアドレス用バッファ５８に出力される。こ
のとき、書き込み制御用バッファ５５から書き込み制御
用トランジスタ５６のゲートに高電圧ＶＰＰが供給され
る。ここで、上記トランジスタ５６の閾値電圧をＶｔｈ
とすると、メモリセル５３のドレインにはＹセレクタ５
４を介して（Ｖｐ　Ｐ−Ｖｔｈ）の電圧が印加される。

一方、アドレス用バッファ５８からメモリセル５３のコ
ントロールゲートに高電圧ＶＰＰが供給される。このと
き、メモリセル５３では電流が流れ、これによってフロ
ーティングゲートにホットエレクトロンの注入が起り、
これによりメモリセル５３の閾値電圧が上昇してデータ
の書き込みが行われる。

第６図は第５図中のメモリセル５３でデータの吉き込み
が行われる際の電圧−電流特性を示す特性図である。図
中実線で示した特性曲線ａはメモリセル５３自体のもの
であり、破線で示した特性曲線すは前記トランジスタ５
６とＹセレクタ５４内で直列接続されたトランジスタ全
体の静特性である。ここで、両特性曲線ａ、ｂの交点Ｃ
がデータ書き込み時の動作点になる。

ところで、実際のメモリセルアレイでは一本のビット線
に多数のメモリセルが接続されており、そのうちの１個
のメモリセルのみがデータの書き込み状態にされる。す
なわち、第７図に示すように一本のビット線６１には多
数のメモリセル５３のドレインが接続されており、各メ
モリセルのコントロールゲートには複数の各アドレス用
バッファ５８の出力が供給される。そして、選択された
メモリセル５３のコントロールゲートに接続されている
アドレス用バッファ５８のみから前記のような高電圧ｖ
ｐｐが出力され、その他のバッファ５８からはＯＶの基
準電圧ＶＳＳが出力される。従って、選択されたメモリ
セルのコントロールゲートにのみ高電圧ｖｐｐが印加さ
れ、その他のメモリセルのコントロールゲートには基準
電圧ＶＳＳが印加される。しかし、同じビット線に接続
された全てのメモリセルのドレインには前記のように（
Ｖｐｐ　　Ｖｔｈ）の電圧が等しく印加されることにな
り、非選択のメモリセルはこの電圧（Ｖｐ　、−Ｖｔｈ
）によるストレスを受けることになる。

第８図は上記メモリセルの素子構造を示す断面図である
。ｐ型基板７１上にはｎ÷型拡散領域からなるソース７
２、ドレイン７３が設けられており、ソース、ドレイン
間の基板上にはフローティングゲート７４が、さらにそ
の上にはコントロールゲート７５が設けられている。ま
た、７６は絶縁膜であり、この絶縁膜７６の基板７１と
フローティングゲート７４との間の膜厚はｔｏｘｌに、
フローティングゲート７４とコントロールゲート７５と
の間の膜厚はｔｏｘ２にそれぞれ設定されている。

ところで、予めデータの書き込みが行われたメモリセル
が上記のような電圧ストレスを受けると、フローティン
グゲート内に注入されたエレクトロンがドレイン側に引
き寄せられ、ついにはドレインに抜は出してしまい、メ
モリセルの閾値電圧の低下というデータの劣化を招く現
象が現われる。

このような現象はドレイン抜けと称されている。

第９図は、メモリセルのドレイン拳フローティングゲー
ト間の電界ＥＤＦと、元の閾値電圧ｖｔｈに対する閾値
電圧の変化量ΔＶｔｈの比との関係を、上記電圧ストレ
スの印加時間をパラメータとして示す特性図である。図
示のように、ドレイン電圧が高く、ドレイン・フローテ
ィングゲート間の電界ＥＤＦが高い程、またストレス時
間が長い程、エレクトロンの抜けはひどくなり、閾値電
圧の変化量ΔＶｔｈは大きくなる。従って、このドレイ
ン抜けの現象を抑制するには、ストレスの印加時間を少
なくするか、非選択メモリセルのドレイン・フローティ
ングゲート間の電界をおさえる必要がある。しかし、ス
トレスの印加時間はメモリセル１個当りのデータプログ
ラム時間Ｔｐｖと、同一のビット線上のメモリセルの個
数ｎとの積ｎ−Ｔｐｖて決定され、この時間を少なくす
ることには限界がある。他方、メモリセルのドレイン・
フローティングゲート間の電界をおさえるには、前記第
８図中の絶縁膜７６の膜厚ｔ　ｏｘｌを厚くし、ドレイ
ン７３とフローティングゲート７４との距離を離す方法
がある。しかし、絶縁膜の膜厚ｔ　ＯＸＩを厚くすると
、メモリセル自体のデータ読み出し時におけるコンダク
タンスが下がり、データ読み出し速度が劣化すると共に
書き込み時間も長くなってしまう。

（発明が解決しようとする課題） このように従来では、データ書き込み時に非選択のメモ
リセルに対する電圧ストレスによるデータの劣化を改善
しようとすると、読み出し速度の低下や書き込み速度の
悪化を招くという欠点がある。

この発明は上記のような事情を考慮してなされたもので
あり、その目的は、読み出し速度の低下や書き込み速度
の悪化を招くことなしに、非選択のメモリセルに対する
電圧ストレスによるデータの劣化を解消することができ
る半導体記憶装置を提１共することにある。

［発明の構成コ （課題を解決するための手段） この発明の半導体記憶装置は、データ読み出し用の第１
の電源電圧が供給される第１の電源端子と、データ書き
込み用の第２の電源電圧が供給される第２の電源端子と
、ＭＯＳ型フローティングゲートトランジスタからなる
メモリセルと、上記第１及び第２の電源端子に供給され
る第１及び第２の電源電圧を切り替えて出力する電源切
り替え回路と、上記第２の電源端子に供給される第２の
電源電圧を降下させて出力する電源降下回路と、上記電
源切り替え回路の出力電圧が電源電圧として供給され、
その出力を上記メモリセルのゲートに供給するゲート電
位制御回路と、上記電源降下回路の出力電圧が電源電圧
として供給され、その出力を上記メモリセルのドレイン
に供給するドレイン電位制御回路とを具備したことを特
徴とする。

（作用） 第２の電源端子に供給されるデータ書き込み用の第２の
電源電圧が電源降下回路によって降下され、ドレイン電
位制御回路を介して゛メモリセルのドレインに供給され
る。

すなわち、この発明の半導体記憶装置では、データ書き
込み用の第２の電源電圧を降下させてメモリセルのドレ
インに印加するようにしたものである。

この発明の半導体記憶装置は次のような原理に基づいて
なされたものである。第４図は不揮発性トランジスタか
らなるメモリセルにおけるプログラム時間Ｔｐｖと、閾
値電圧の変化量Δｖｔｈとの関係をドレイン電圧をパラ
メータとして示す特性図である。閾値電圧の変化量Δｖ
ｔｈはプログラム時間Ｔｐνが長くなるのに伴って増加
する。しかし、ドレイン電圧に応じて書き込み特性に差
が生じるのは、あるプログラム時間Ｔ　ｐｖｏ以下の場
合であり、Ｔｐν０を越えるとドレイン電圧の影響は無
視することができる。例えば、前記第８図のような素子
構造のメモリセルにおいて、ｔｏｘｌ＝２００人、チャ
ネル長Ｌ−０，９μｍの場合に、ドレイン電圧を６ｖ以
上に設定すれば、プログラム時間Ｔ　ｐｖＯを１μｓに
することができる。これにより、例えば４メガビツトの
記憶容量を持つＥＦＲＯＭの標準的な仕様であるＴｐｖ
−２５μｓを十分に満たすことが可能である。

（実施例） 以下、図面を参照してこの発明を実施例により説明する
。

第１図はこの発明をＥＦＲＯＭに実施した場合における
データ書き込み系回路の概略的な構成を示す囲路図であ
る。図において、１１は通常のデータ読み出し用の５ｖ
系の電圧ＶＤＤが供給される電源端子、１２はデータ書
き込み時に使用される例えば１２．５Ｖ系の高電圧ｖＰ
Ｐが供給される電源端子である。１３はフローティング
ゲート及びコントロールゲートが設けられた不揮発性ト
ランジスタからなるメモリセルであり、このメモリセル
１３のソースはＯＶの基準電圧ＶＳＳに接続されている
。１４は上記メモリセル１３を選択するための複数のＮ
チャネルＭＯＳトランジスタからなるＹセレクタであり
、１５はこのＹセレクタ１４と上記電源端子１２との間
にソース、ドレイン間が挿入された書き込み制御用のＮ
チャネルＭＯＳトランジスタである。１６は書き込み用
データに応じた信号が供給される書き込み制御用バッフ
ァである。また、１７は上記端子１２に供給される電源
電圧ＶＰＰを所定値だけ降下する電源降下回路であり、
ここで降下された電圧ＶＰＰ　　は上記バッファＩＧに
電源電圧として供給される。１８は上記両電源端子１１
．１２に供給される電源電圧■ＤＤ、■８．を切り替え
て出力する電源切り替え回路であり、１９はこの電源切
り替え回路１８の出力電圧ＳＷが電源電圧として供給さ
れるアドレス用バッファである。

このような構成において、データ書き込み時にメモリセ
ル１３が選択されるとする。このとき、メモリセル１３
のコントロールゲートにはアドレス用バッファ１９から
出力される高電圧ｖｐｐが印加される。他方、書き込み
制御用バッファ１６からは書き込み用の高電圧ｖｐｐよ
りも所定値だけ低い電圧ｖｐｐ　　が出力される。これ
により、トランジスタ１５を介してＹセレクタ１４Ｅ　
（Ｖｐ　ｐ　　　Ｖｔｈ）の電圧が供給され、この電圧
がメモリセル１３のドレインに印加され、メモリセル１
３でデータの書き込みが行われる。

他方、図示しない非選択のメモリセルでもそのドレイン
には上記電圧（Ｖｐｐ　　−Ｖｔｈ）が印加される。し
かし、この電圧の値を、ドレインに電圧が印加されても
フローティングゲートからエレクトロンが放出されるこ
とがないような前記第９図中の電界ＥＯと、前記第８図
中の絶縁膜厚ｔ　ｏｘｌの積以下に設定し、かつ前記第
４図に示す書き込み特性を損わないドレイン電圧以上に
設定することにより、読み出し速度の低下や書き込み速
度の悪化を招くことなしに、非選択のメモリセルに対す
る電圧ストレスによるデータの劣化を解消することがで
きる。

第２図は上記実施例回路における書込み制御用バッファ
１６と電源降下回路Ｉ７の具体的な構成を示す回路図で
ある。

電源降下回路１７は、電圧降下用のＮチャネルＭＯＳト
ランジスタ２■、ゲートに電圧ＶＤＤが供給されたＰチ
ャネルＭＯＳトランジスタ２２及びバイアス電流設定用
のデプレッション型のＭＯＳトランジスタ２３から構成
されている。なお、上記トランジスタ２Ｌ　２２は共に
エンハンスメント型のものである。

ここで、トランジスタ２３によって所定のバイアス電流
が流される。そして、高電圧ＶＰＰがｖＤＤよりもある
程度高ければ、トランジスタ２２がオンし、出力ノード
２４にはｖｐｐよりもトランジスタ２１の閾値電圧Ｖｔ
ｈだけ低い電圧ＶＰＰ　　が出力される。また、トラン
ジスタ２２を設けている理由は、前記電源端子１２に通
常の電源電圧ＶＤＤが供給されたときに、このトランジ
スタ２２をオフ状態にして無駄な電流が流れないように
するためである。

一方、書き込み制御用バッファ１Ｇは、電圧ＶＤＤが電
源電圧として供給されるＣＭＯＳインバータ３工と、こ
のインバータ３Ｉの出力ノード３２とノード３３との間
に直列に挿入され、ゲートに電圧ｖＩ）Ｄもしくは電圧
ＶＰＰ’が供給されるＮチャネルＭＯＳトランジスタ３
４．３５と、電圧ＶＰＰと出力ノード３６との間に挿入
されゲートが上記ノード３３に接続されたＰチャネルＭ
Ｏ８トランジスタ３７と、上記出力ノード３６と基準電
圧ＶＳＳとの間に挿入されゲートが上記ノード３２に接
続されたＮチャネルＭＯＳトランジスタ３８と、電圧Ｖ
ＰＰ’　とノード３３との間に挿入されゲートが出力ノ
ード３６に接続されたＰチャネルＭＯＳトランジスタ３
８とから構成されている。

このような構成において、インバータ３１に供給される
入力データがＶＤＤ系の“１″レベルならば、ノード３
２がＶＳＳとなり、トランジスタ３７を介して出力ノー
ド３ＢがＶＰＰ′　に充電される。このとき、トランジ
スタ１５を介して前記メモリセル１３のドレインに印加
される電圧は、ＶＰＰよりもトランジスタ１５の閾値電
圧ＶＴＨ分だけ低下したＶｐｐ　　２Ｖｔｈになる。他
方、インバータ３１に供給される入力データが“０”レ
ベルならば、ノード３２はＶＤＤとなり、トランジスタ
３８を介して出力ノード３６がＶＳＳに放電される。

ここで、書き込み制御用バッファ１６の出力ノード３６
の電圧がＶｐｐ　　２Ｖｔｈのとき、書き込み電流とし
て例えば１６ｍＡ程度を流し、ＶＰＰとして１２．５Ｖ
を供給する場合、前記メモリセル１３のドレインに印加
される電圧は７Ｖ程度となる。

この値は、前記第８図中の膜厚ｔ　ｏｘｌを２００人に
設定し、前記プログラム時間Ｔｐｖが２５μｓであると
仮定すると、電圧ストレスによるエレクトロンの放出が
始まる８ｖよりも十分に低く、またドレイン電圧がプロ
グラム時間Ｔｐｗに影響を与える６Ｖよりも十分に高い
電圧である。ここで、データ書き込み時における従来の
ドレイン電圧であるＶｐｐ　　Ｖｔｈに耐えられるメモ
リセルの絶縁膜の膜厚の下限は２４０人程度であり、こ
のような膜厚でメモリセルを構成すると、読み出し時に
おけるセル電流が減少し、アクセス時間が約１０ｎＳ程
度悪化することになる。

第３図は上記実施例回路における電源降下回路１７の他
の具体的構成を示す回路図である。この回路では、電圧
ｖｐｐと出力電圧ＶＰＰ’　を得る出力ノード４１との
間にｎ個のＮチャネルＭＯＳトランジスタ４２を直列接
続することにより、Ｖ　Ｐ　ＰとしてＶＰＰよりもトラ
ンジスタ４２の閾値電圧Ｖｔｈのｎ個分だけ低い電圧が
得られるようにしたものである。

なお、この発明はメモリセルのゲート絶縁膜として、例
えば酸化膜、窒化膜、酸化膜（ＯＮＯ膜）からなる複合
膜を使用した場合にその効果をより発揮させることがで
きる。一般にこのような複合膜は単層膜よりも耐圧が高
く、コントロールゲートに高電圧を印加してもフローテ
ィングゲート内の電荷のコントロールゲートへの放出が
少ないからである。従って、上記メモリセル１３の、前
記第８図中のコントロールゲート７５とフローティング
ゲート７４との間の絶縁膜７６としてＯＮＯ膜等の複合
膜を使用すればより効果的である。

［発明の効果］ 以上説明したようにこの発明によれば、読み出し速度の
低下や書き込み速度の悪化を招くことなしに、非選択の
メモリセルに対する電圧ストレスによるデータの劣化を
解消することができる半導体記憶装置を提供することが
できる。

【図面の簡単な説明】

第１図はこの発明をＥＰＲＯＭに実施した場合における
データ書き込み系回路の概略的な構成を示す回路図、第
２図は上記実施例回路における一部回路の具体的な構成
を示す回路図、第３図は上記実施例回路における一部回
路の他の具体的構成を示す回路図、第４図はこの発明の
詳細な説明するための特性図、第５図は従来のＥＦＲＯ
Ｍにおけるデータ書き込み系回路の概略的な構成を示す
回路図、第６図は第５図中のメモリセルの特性図、第７
図は実際のメモリセルアレイの一部の構成を示す回路図
、第８図は第５図中のメモリセルの素子構造を示す断面
図、第９図は第５図中のメモリセルの特性図である。 １１、１２・・・電源端子、１３・・・メモリセル、１
４・・・Ｙセレクタ、１５・・・書き込み制御用トラン
ジスタ、１６・・・書き込み制御用バッファ、１７・・
・電源降下回路、１８・・・電源切り替え回路、１９・
・・アドレス用バッファ。 第 図 ＰＷＯ 第 図 第 図 第 図 第 図 ７ぢ 第 図 Δｖｔｈ ｔｈ 第 図

Claims (3)

【特許請求の範囲】
1. （１）データ読み出し用の第１の電源電圧が供給される
   第１の電源端子と、 データ書き込み用の第２の電源電圧が供給される第２の
   電源端子と、 ＭＯＳ型フローティングゲートトランジスタからなるメ
   モリセルと、 上記第１及び第２の電源端子に供給される第１及び第２
   の電源電圧を切り替えて出力する電源切り替え回路と、 上記第２の電源端子に供給される第２の電源電圧を降下
   させて出力する電源降下回路と、 上記電源切り替え回路の出力電圧が電源電圧として供給
   され、その出力を上記メモリセルのゲートに供給するゲ
   ート電位制御回路と、 上記電源降下回路の出力電圧が電源電圧として供給され
   、その出力を上記メモリセルのドレインに供給するドレ
   イン電位制御回路と を具備したことを特徴とする半導体記憶装置。
2. （２）前記電源切り替え回路は、前記メモリセルにおけ
   るデータ読み出し時には前記第１の電源端子に供給され
   る第１の電源電圧を出力し、データ書き込み時には前記
   第２の電源端子に供給される第２の電源電圧を出力する
   ように構成されている請求項１記載の半導体記憶装置。
3. （３）前記電源降下回路は、前記第２の電源電圧よりも
   ＭＯＳトランジスタの閾値電圧以上低い電圧を出力する
   ように構成されている請求項１記載の半導体記憶装置。