JPH09306187A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH09306187A JPH09306187A JP11591096A JP11591096A JPH09306187A JP H09306187 A JPH09306187 A JP H09306187A JP 11591096 A JP11591096 A JP 11591096A JP 11591096 A JP11591096 A JP 11591096A JP H09306187 A JPH09306187 A JP H09306187A
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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- Non-Volatile Memory (AREA)
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Abstract
(57)【要約】
【課題】 フラッシュメモリセルに使用される消去回路
の構成を簡略化すると共に、フラッシュメモリセルにお
ける閾値のバラツキを防止でき、且つ、過消去による影
響をも防止できる不揮発性半導体記憶装置を提供するこ
とである。 【解決手段】 フラッシュメモリセルのゲートに接続さ
れるワード線を駆動する行駆動部とセルとの間に介在す
るトランジスタのPN接合における順方向電圧より低い
負電圧を発生する負電圧発生回路を行駆動部に接続し、
この負電圧によりセル内容を消去する。また、非選択セ
ルに対して、閾値のバラツキ範囲より低い電圧を印加す
ることにより、過消去による影響を除去できると共に、
良品率を向上させることもできる。
の構成を簡略化すると共に、フラッシュメモリセルにお
ける閾値のバラツキを防止でき、且つ、過消去による影
響をも防止できる不揮発性半導体記憶装置を提供するこ
とである。 【解決手段】 フラッシュメモリセルのゲートに接続さ
れるワード線を駆動する行駆動部とセルとの間に介在す
るトランジスタのPN接合における順方向電圧より低い
負電圧を発生する負電圧発生回路を行駆動部に接続し、
この負電圧によりセル内容を消去する。また、非選択セ
ルに対して、閾値のバラツキ範囲より低い電圧を印加す
ることにより、過消去による影響を除去できると共に、
良品率を向上させることもできる。
Description
【0001】
【発明の属する技術分野】本発明は、記憶内容を電気的
に消去できるメモリセルを含む不揮発性半導体記憶装置
に関する。
に消去できるメモリセルを含む不揮発性半導体記憶装置
に関する。
【0002】
【従来の技術】一般に、この種の不揮発性半導体記憶装
置は、行(ロウ)方向及び列(カラム)方向に配列され
た複数のメモリセルを備えている。この場合、各メモリ
セルとしては、情報の書込及び読出だけではなく、情報
を電気的に消去できる所謂フラッシュメモリによって構
成されたセル(以下、フラッシュメモリセルと呼ぶ)が
使用される場合がある。
置は、行(ロウ)方向及び列(カラム)方向に配列され
た複数のメモリセルを備えている。この場合、各メモリ
セルとしては、情報の書込及び読出だけではなく、情報
を電気的に消去できる所謂フラッシュメモリによって構
成されたセル(以下、フラッシュメモリセルと呼ぶ)が
使用される場合がある。
【0003】このようなフラッシュメモリセルは、通
常、一導電型の半導体基板に、チャネル領域を挟んで設
けられたドレイン及びソース領域を有すると共に、チャ
ネル領域上に、ゲート絶縁膜を介して設けられたフロー
ティングゲート、更に、このフローティングゲート上
に、絶縁膜を介して設けられたコントロールゲートとを
備えている。フラッシュメモリセルを使用した不揮発性
半導体記憶装置では、フラッシュメモリセルのドレイン
を列方向に延びるビット線に接続し、他方、コントロー
ルゲートを行方向に延びるワード線に接続した構成を有
しているのが普通である。
常、一導電型の半導体基板に、チャネル領域を挟んで設
けられたドレイン及びソース領域を有すると共に、チャ
ネル領域上に、ゲート絶縁膜を介して設けられたフロー
ティングゲート、更に、このフローティングゲート上
に、絶縁膜を介して設けられたコントロールゲートとを
備えている。フラッシュメモリセルを使用した不揮発性
半導体記憶装置では、フラッシュメモリセルのドレイン
を列方向に延びるビット線に接続し、他方、コントロー
ルゲートを行方向に延びるワード線に接続した構成を有
しているのが普通である。
【0004】更に、列方向に延びるビット線を選択する
ために、各ビット線には列デコーダが接続されると共
に、行方向に延びるワード線を選択するために、各ワー
ド線は行デコーダに接続されている。
ために、各ビット線には列デコーダが接続されると共
に、行方向に延びるワード線を選択するために、各ワー
ド線は行デコーダに接続されている。
【0005】このような構成を有する不揮発性半導体記
憶装置では、書込、読出、及び、消去の動作の際、ドレ
イン及びソース領域、並びに、コントロールゲートに互
いに異なる電圧を印加する必要がある。
憶装置では、書込、読出、及び、消去の動作の際、ドレ
イン及びソース領域、並びに、コントロールゲートに互
いに異なる電圧を印加する必要がある。
【0006】ここで、フラッシュメモリセルの一般的な
動作を説明すると、書込動作の際、選択されたフラッシ
ュメモリセルのソース領域を0電位にすると共に、ドレ
イン領域及びコントロールゲートにそれぞれ6V及び1
2V程度の電圧を印加することにより、ドレイン領域か
らフローティングゲートに電荷を注入し、フローティン
グゲートに蓄積し、これによって、情報の書き込みが行
われている。また、読出動作は、選択されたフラッシュ
メモリセルのソース領域を0電位に維持すると共に、ド
レイン領域及びコントロールゲートにそれぞれ1V及び
5V程度の電圧を印加し、フローティングゲートに蓄積
された電荷に応じて変化する電流を検出することによっ
て行われている。
動作を説明すると、書込動作の際、選択されたフラッシ
ュメモリセルのソース領域を0電位にすると共に、ドレ
イン領域及びコントロールゲートにそれぞれ6V及び1
2V程度の電圧を印加することにより、ドレイン領域か
らフローティングゲートに電荷を注入し、フローティン
グゲートに蓄積し、これによって、情報の書き込みが行
われている。また、読出動作は、選択されたフラッシュ
メモリセルのソース領域を0電位に維持すると共に、ド
レイン領域及びコントロールゲートにそれぞれ1V及び
5V程度の電圧を印加し、フローティングゲートに蓄積
された電荷に応じて変化する電流を検出することによっ
て行われている。
【0007】更に、消去動作は、選択されたフラッシュ
メモリセルのドレイン領域を解放状態にすると共に、ソ
ース領域に10V程度の電圧を印加する一方、コントロ
ールゲートに8V程度の電圧を印加することにより、フ
ローティングゲートの電荷を放出させることにより行わ
れている。
メモリセルのドレイン領域を解放状態にすると共に、ソ
ース領域に10V程度の電圧を印加する一方、コントロ
ールゲートに8V程度の電圧を印加することにより、フ
ローティングゲートの電荷を放出させることにより行わ
れている。
【0008】このように、ワード線上に接続されたフラ
ッシュメモリのコントロールゲートには、当該ワード線
の選択の際、書込動作、読出動作、及び、消去動作の
際、互いに異なる正の電圧が印加されており、このた
め、ワード線には、複数の正電圧を発生する正電圧発生
回路が接続されている。
ッシュメモリのコントロールゲートには、当該ワード線
の選択の際、書込動作、読出動作、及び、消去動作の
際、互いに異なる正の電圧が印加されており、このた
め、ワード線には、複数の正電圧を発生する正電圧発生
回路が接続されている。
【0009】一方、この種の不揮発性半導体記憶装置に
おいても、各フラッシュメモリの微細化が要求されてお
り、この結果として、ソース領域、ドレイン領域、及
び、コントロールゲートに印加される電圧を低電圧化す
ることも、企図されている。特に、消去動作の際、ソー
ス領域の電圧と、コントロールゲートの電圧との間の相
対的な電位差を8V程度にできるメモリセルも提案され
ている。
おいても、各フラッシュメモリの微細化が要求されてお
り、この結果として、ソース領域、ドレイン領域、及
び、コントロールゲートに印加される電圧を低電圧化す
ることも、企図されている。特に、消去動作の際、ソー
ス領域の電圧と、コントロールゲートの電圧との間の相
対的な電位差を8V程度にできるメモリセルも提案され
ている。
【0010】このようなメモリセルを用いて、ソース領
域の電圧を7.5Vにする一方、コントロールゲートの
電圧を−0.5Vにし、ソース−コントロールゲート間
の電位差を8V程度にすることも考慮されている。しか
しながら、このように、負の電圧を印加するためには、
正電圧発生回路の他に、負電圧発生回路も必要となり、
回路構成は非常に複雑になってしまうため、上記したメ
モリセルを用い、低負電圧による消去動作を行うための
具体的な回路構成については提案されていないのが実情
である。
域の電圧を7.5Vにする一方、コントロールゲートの
電圧を−0.5Vにし、ソース−コントロールゲート間
の電位差を8V程度にすることも考慮されている。しか
しながら、このように、負の電圧を印加するためには、
正電圧発生回路の他に、負電圧発生回路も必要となり、
回路構成は非常に複雑になってしまうため、上記したメ
モリセルを用い、低負電圧による消去動作を行うための
具体的な回路構成については提案されていないのが実情
である。
【0011】ここで、図5を参照して、1.5V程度の
比較的低い負電圧を印加することによりメモリセルの内
容を消去する不揮発性半導体記憶装置にも、適用できる
と考えられる回路を説明する。尚、図示された回路にお
いて、実際には、消去動作の際、−10V程度の大きな
負電圧を印加しているが、ここでは、本発明の理解を容
易にするために、−1.5V程度の負電圧を印加するも
のとして説明する。
比較的低い負電圧を印加することによりメモリセルの内
容を消去する不揮発性半導体記憶装置にも、適用できる
と考えられる回路を説明する。尚、図示された回路にお
いて、実際には、消去動作の際、−10V程度の大きな
負電圧を印加しているが、ここでは、本発明の理解を容
易にするために、−1.5V程度の負電圧を印加するも
のとして説明する。
【0012】図5において、ワード線WLにコントロー
ルゲートCGを接続された複数のフラッシュメモリセル
15を備えている。この図では、図示を簡略化するため
に、複数のフラッシュメモリセルを単一のフラッシュメ
モリ15によって代表して示している。また、ワード線
WLも一本ではなく、それぞれアドレスの異なる複数の
ワード線が設けられているが、これも図示を簡略化する
ために、複数のワード線を単一のワード線WLによって
代表して示している。
ルゲートCGを接続された複数のフラッシュメモリセル
15を備えている。この図では、図示を簡略化するため
に、複数のフラッシュメモリセルを単一のフラッシュメ
モリ15によって代表して示している。また、ワード線
WLも一本ではなく、それぞれアドレスの異なる複数の
ワード線が設けられているが、これも図示を簡略化する
ために、複数のワード線を単一のワード線WLによって
代表して示している。
【0013】まず、アドレス信号AD1〜nが行駆動部
(以下、アドレス駆動部と呼ばれても良い)に与えられ
る。ここで、当該行方向のフラッシュメモリ15が選択
される場合には、全てのアドレス信号AD1〜nが論
理”1”となり、非選択時には、少なくとも一つのアド
レス信号AD1〜nが論理”0”となる。
(以下、アドレス駆動部と呼ばれても良い)に与えられ
る。ここで、当該行方向のフラッシュメモリ15が選択
される場合には、全てのアドレス信号AD1〜nが論
理”1”となり、非選択時には、少なくとも一つのアド
レス信号AD1〜nが論理”0”となる。
【0014】一方、図示された不揮発性半導体記憶装置
には、書込、読出動作をあらわす第1のモード信号WR
及び消去動作をあらわす第2のモード信号ERが与えら
れている。
には、書込、読出動作をあらわす第1のモード信号WR
及び消去動作をあらわす第2のモード信号ERが与えら
れている。
【0015】ここで、行駆動部は、アドレス信号AD1
〜nを受けるNANDゲート10を有すると共に、ゲー
トを互いに共通に接続されたNチャンネルトランジスタ
11とPチャンネルトランジスタ12とを備えている。
また、Nチャンネルトランジスタ11のソース領域は接
地されており、そのドレイン領域は、Pチャンネルトラ
ンジスタ12のドレイン領域に接続されている。一方、
Pチャンネルトランジスタ12のソース領域は、電源電
圧VDDを供給する電圧源(図示せず)に接続されてい
る。
〜nを受けるNANDゲート10を有すると共に、ゲー
トを互いに共通に接続されたNチャンネルトランジスタ
11とPチャンネルトランジスタ12とを備えている。
また、Nチャンネルトランジスタ11のソース領域は接
地されており、そのドレイン領域は、Pチャンネルトラ
ンジスタ12のドレイン領域に接続されている。一方、
Pチャンネルトランジスタ12のソース領域は、電源電
圧VDDを供給する電圧源(図示せず)に接続されてい
る。
【0016】一方、第1及び第2のモード信号WR及び
ERは、NORゲート31を介してもう一つのNORゲ
ート28に与えられると共に、第1及び第2の正電圧発
生回路29及び30、第1及び第2の負電圧発生回路1
7及び22にも与えられている。ここで、第1及び第2
の正電圧発生回路29及び30は、それぞれ第1及び第
2の正電圧VA 及びVB を発生し、他方、第1及び第2
の負電圧発生回路17及び22は第1及び第2の負電圧
VD 及びVD をそれぞれ発生する。
ERは、NORゲート31を介してもう一つのNORゲ
ート28に与えられると共に、第1及び第2の正電圧発
生回路29及び30、第1及び第2の負電圧発生回路1
7及び22にも与えられている。ここで、第1及び第2
の正電圧発生回路29及び30は、それぞれ第1及び第
2の正電圧VA 及びVB を発生し、他方、第1及び第2
の負電圧発生回路17及び22は第1及び第2の負電圧
VD 及びVD をそれぞれ発生する。
【0017】前述した電圧の内、第1の正電圧VA はN
チャンネルトランジスタ13のゲートに与えられる一
方、第2の負電圧VC はPチャンネルトランジスタ14
に与えられている。
チャンネルトランジスタ13のゲートに与えられる一
方、第2の負電圧VC はPチャンネルトランジスタ14
に与えられている。
【0018】更に、第2の正電圧VB はPチャンネルト
ランジスタ26のソースに供給されると共に、0Vを含
む第1の負電圧VD はPチャンネルトランジスタ19の
ソースに与えられている。ここで、第1の負電圧VD が
与えられるPチャンネルトランジスタ19のソースとゲ
ートは共通に接続されており、且つ、そのドレインはワ
ード線WLに接続されている。一方、第2の正電圧VB
はPチャンネルトランジスタ26のソースに与えられる
と共に、NORゲート28に接続されたインバータ27
に供給されている。また、Pチャンネルトランジスタ2
6のドレインも、Pチャンネルトランジスタ19と同様
に、ワード線WLに接続されている。
ランジスタ26のソースに供給されると共に、0Vを含
む第1の負電圧VD はPチャンネルトランジスタ19の
ソースに与えられている。ここで、第1の負電圧VD が
与えられるPチャンネルトランジスタ19のソースとゲ
ートは共通に接続されており、且つ、そのドレインはワ
ード線WLに接続されている。一方、第2の正電圧VB
はPチャンネルトランジスタ26のソースに与えられる
と共に、NORゲート28に接続されたインバータ27
に供給されている。また、Pチャンネルトランジスタ2
6のドレインも、Pチャンネルトランジスタ19と同様
に、ワード線WLに接続されている。
【0019】尚、NANDゲート10、NORゲート2
8、NORゲート31の正電源はVDD、負電源は接地電
位に接続される。
8、NORゲート31の正電源はVDD、負電源は接地電
位に接続される。
【0020】また、第1の正電圧発生回路29、第2の
正電圧発生回路30、第1の負電圧発生回路17、第2
の負電圧発生回路22、NORゲート31は図示しない
アドレスの異なる他のワード線の回路と共用することが
でき、その場合は正電圧VA及びVB 、負電圧VC 及び
VD 、NORゲート31の出力は他のワード線に接続さ
れる。
正電圧発生回路30、第1の負電圧発生回路17、第2
の負電圧発生回路22、NORゲート31は図示しない
アドレスの異なる他のワード線の回路と共用することが
でき、その場合は正電圧VA及びVB 、負電圧VC 及び
VD 、NORゲート31の出力は他のワード線に接続さ
れる。
【0021】この構成を有する不揮発性半導体記憶装置
の読出、書込、及び、消去動作を説明する。ここで、図
示された例では、低電圧化のために、電源電圧VDDとし
て、3.3V、及び、フラッシュメモリ15のソースに
スイッチ回路35を介して与えられる電源電圧VPPとし
て7.5Vの電圧が印加されているものとして説明す
る。
の読出、書込、及び、消去動作を説明する。ここで、図
示された例では、低電圧化のために、電源電圧VDDとし
て、3.3V、及び、フラッシュメモリ15のソースに
スイッチ回路35を介して与えられる電源電圧VPPとし
て7.5Vの電圧が印加されているものとして説明す
る。
【0022】まず、読出動作の際には、第1及び第2の
モード信号WR及びERとして、論理”0”が与えられ
る。この時、第1及び第2の正電圧発生回路29及び3
0は第1及び第2の正電圧VA 及びVB として、それぞ
れ電源電圧に等しい電圧(3.3V)を発生しているも
のとする。一方、第1及び第2の負電圧発生回路17及
び22は第1及び第2の負電圧VD 及びVC として、0
V及び−5Vをそれぞれ供給しているものとする。更
に、フラッシュメモリ15のソースはスイッチ回路35
を介して接地されているものとする。
モード信号WR及びERとして、論理”0”が与えられ
る。この時、第1及び第2の正電圧発生回路29及び3
0は第1及び第2の正電圧VA 及びVB として、それぞ
れ電源電圧に等しい電圧(3.3V)を発生しているも
のとする。一方、第1及び第2の負電圧発生回路17及
び22は第1及び第2の負電圧VD 及びVC として、0
V及び−5Vをそれぞれ供給しているものとする。更
に、フラッシュメモリ15のソースはスイッチ回路35
を介して接地されているものとする。
【0023】この状態で、ワード線WLが非選択状態に
ある場合、NANDゲート10の出力が論理”1”とな
って、Nチャンネルトランジスタ11がオンし、他方、
Pチャンネルトランジスタ12がオフするため、ワード
線WLの電位は0Vとなって、読出動作は行われない。
ある場合、NANDゲート10の出力が論理”1”とな
って、Nチャンネルトランジスタ11がオンし、他方、
Pチャンネルトランジスタ12がオフするため、ワード
線WLの電位は0Vとなって、読出動作は行われない。
【0024】一方、ワード線WLが選択された場合、ア
ドレス信号AD1〜nが全て論理”1”となり、NAN
Dゲート10からは、論理”0”がNORゲート28
と、P及びNチャンネルトランジスタ12及び11の共
通に接続されたゲートに与えられる。この結果、ワード
線WL上のa点には、Pチャンネルトランジスタ12を
通して、電源電圧VDDが、オン状態にあるN及びPチャ
ンネルトランジスタ13及び14を介してワード線WL
上に与えられる。一方、Pチャンネルトランジスタ26
及び19はオフ状態にあり、このため、ワード線WLは
電源電圧VDDまでチャージされ、フラッシュメモリ15
のコントロールゲートCGには、電源電圧VDDが与えら
れる。結果として、フラッシュメモリ15のドレインを
介して読出信号が出力される。
ドレス信号AD1〜nが全て論理”1”となり、NAN
Dゲート10からは、論理”0”がNORゲート28
と、P及びNチャンネルトランジスタ12及び11の共
通に接続されたゲートに与えられる。この結果、ワード
線WL上のa点には、Pチャンネルトランジスタ12を
通して、電源電圧VDDが、オン状態にあるN及びPチャ
ンネルトランジスタ13及び14を介してワード線WL
上に与えられる。一方、Pチャンネルトランジスタ26
及び19はオフ状態にあり、このため、ワード線WLは
電源電圧VDDまでチャージされ、フラッシュメモリ15
のコントロールゲートCGには、電源電圧VDDが与えら
れる。結果として、フラッシュメモリ15のドレインを
介して読出信号が出力される。
【0025】次に、書込動作の際には、第1のモード信
号WRとして論理”1”が与えられ、第2のモード信号
ERとして論理”0”が与えられる。この状態では、第
1及び第2の正電圧発生回路29及び30は、第1及び
第2の正電圧VA 及びVB として、2V及び7.5Vの
電圧を発生する。他方、第1及び第2の負電圧発生回路
17及び22は、第1及び第2の負電圧VD 及びVC と
して、0V及び−5Vの電圧を発生する。更に、フラッ
シュメモリ15のソースには、スイッチ回路35を介し
て7.5Vの電源電圧VPPが与えられている。
号WRとして論理”1”が与えられ、第2のモード信号
ERとして論理”0”が与えられる。この状態では、第
1及び第2の正電圧発生回路29及び30は、第1及び
第2の正電圧VA 及びVB として、2V及び7.5Vの
電圧を発生する。他方、第1及び第2の負電圧発生回路
17及び22は、第1及び第2の負電圧VD 及びVC と
して、0V及び−5Vの電圧を発生する。更に、フラッ
シュメモリ15のソースには、スイッチ回路35を介し
て7.5Vの電源電圧VPPが与えられている。
【0026】一方、上記した論理”1”及び論理”0”
の第1及び第2のモード信号WR及びERが与えられる
と、NORゲート31及び27、インバータ27を介し
てPチャンネルトランジスタ26がオン状態となると共
に、Pチャンネルトランジスタ19はオフ状態にある。
の第1及び第2のモード信号WR及びERが与えられる
と、NORゲート31及び27、インバータ27を介し
てPチャンネルトランジスタ26がオン状態となると共
に、Pチャンネルトランジスタ19はオフ状態にある。
【0027】いま、ワード線WLが非選択状態にある場
合、NANDゲート10の出力は論理”1”となり、こ
のため、読出動作の場合と同様に、Nチャンネルトラン
ジスタ11がオンとなる。したがって、ワード線WL上
の電位は0Vとなる。
合、NANDゲート10の出力は論理”1”となり、こ
のため、読出動作の場合と同様に、Nチャンネルトラン
ジスタ11がオンとなる。したがって、ワード線WL上
の電位は0Vとなる。
【0028】一方、ワード線WLが選択されると、アド
レス信号AD1〜nは全て論理”1”となり、NAND
ゲート10の出力は論理”0”となる。これによって、
Pチャンネルトランジスタ12がオン状態となり、ワー
ド線WLのa点には、電源電圧VDDが供給される。
レス信号AD1〜nは全て論理”1”となり、NAND
ゲート10の出力は論理”0”となる。これによって、
Pチャンネルトランジスタ12がオン状態となり、ワー
ド線WLのa点には、電源電圧VDDが供給される。
【0029】この時、Nチャンネルトランジスタ13は
2Vの第1の正電圧VA によりオフ状態となっており、
他方、Pチャンネルトランジスタ14は−5Vの第2の
負電圧VC によりオン状態となっている。また、Pチャ
ンネルトランジスタ19はオフ状態にあり、Pチャンネ
ルトランジスタ26はオン状態にあるから、ワード線W
L上には、第2の正電圧発生回路30から、第2の正電
圧VB として7.5Vが与えられる。
2Vの第1の正電圧VA によりオフ状態となっており、
他方、Pチャンネルトランジスタ14は−5Vの第2の
負電圧VC によりオン状態となっている。また、Pチャ
ンネルトランジスタ19はオフ状態にあり、Pチャンネ
ルトランジスタ26はオン状態にあるから、ワード線W
L上には、第2の正電圧発生回路30から、第2の正電
圧VB として7.5Vが与えられる。
【0030】更に、消去動作の際には、第1のモード信
号WRとして、論理”0”が与えられ、第2のモード信
号ERとして、論理”1”が与えられる。また、第1及
び第2の正電圧発生回路29及び30は、それぞれ第1
及び第2の正電圧VA 及びVB として、0V及び3.3
Vの電圧を発生すると共に、第1の負電圧発生回路17
は、第1の負電圧VD として、Pチャンネルトランジス
タ19の閾値電圧の絶対値VTPが1Vの場合、例えば、
−1.5Vを発生するものとし、他方、第2の負電圧発
生回路22は第2の負電圧VC として0Vを発生する。
一方、フラッシュメモリ15のソースには、電源電圧V
PPとして、7.5Vの電圧が印加されており、且つ、ド
レインはオープン状態におかれている。
号WRとして、論理”0”が与えられ、第2のモード信
号ERとして、論理”1”が与えられる。また、第1及
び第2の正電圧発生回路29及び30は、それぞれ第1
及び第2の正電圧VA 及びVB として、0V及び3.3
Vの電圧を発生すると共に、第1の負電圧発生回路17
は、第1の負電圧VD として、Pチャンネルトランジス
タ19の閾値電圧の絶対値VTPが1Vの場合、例えば、
−1.5Vを発生するものとし、他方、第2の負電圧発
生回路22は第2の負電圧VC として0Vを発生する。
一方、フラッシュメモリ15のソースには、電源電圧V
PPとして、7.5Vの電圧が印加されており、且つ、ド
レインはオープン状態におかれている。
【0031】この状態で、アドレス信号AD1〜nのう
ち、少なくとも1つ以上が”0”であれば、Nチャンネ
ルトランジスタ11及び13、Pチャンネルトランジス
タ14がオンし、且つ、Pチャンネルトランジスタ26
はオフになる。
ち、少なくとも1つ以上が”0”であれば、Nチャンネ
ルトランジスタ11及び13、Pチャンネルトランジス
タ14がオンし、且つ、Pチャンネルトランジスタ26
はオフになる。
【0032】この時、Pチャンネルトランジスタ19は
オン状態になっているから、ワード線WL上には、第1
の負電圧VD からPチャンネルトランジスタ19の閾値
電圧の絶対値VTPを差し引いた電位、即ち、VD −/V
TP/の電位(−0.5V)が与えられ、この0.5Vの
電位はフラッシュメモリ15のコントロールゲートCG
に供給される。
オン状態になっているから、ワード線WL上には、第1
の負電圧VD からPチャンネルトランジスタ19の閾値
電圧の絶対値VTPを差し引いた電位、即ち、VD −/V
TP/の電位(−0.5V)が与えられ、この0.5Vの
電位はフラッシュメモリ15のコントロールゲートCG
に供給される。
【0033】前述したように、フラッシュメモリ15の
ソースには、電源電圧VPPとして7.5Vの電圧が印加
されているから、結局、フラッシュメモリ15のコント
ロールゲートCGとソースとの間の電位差は8Vとな
り、フラッシュメモリ15の記憶内容を消去できる電圧
がコントロールゲートCGとソースとの間に印加される
ことになる。
ソースには、電源電圧VPPとして7.5Vの電圧が印加
されているから、結局、フラッシュメモリ15のコント
ロールゲートCGとソースとの間の電位差は8Vとな
り、フラッシュメモリ15の記憶内容を消去できる電圧
がコントロールゲートCGとソースとの間に印加される
ことになる。
【0034】次に、特開平6−168,597号公報に
は、読出、書込、及び、消去動作時に、それぞれ電圧を
変えてワード線を駆動する別の回路が開示されている。
この回路でも、書込時の選択したワード線には、読出時
の電源電圧より高い電圧を印加し、他方、消去時のワー
ド線には負電圧を印加している。この回路では、図6に
示すように、読出、書込、及び、消去動作時にそれぞれ
デコード部とアドレス駆動部の電源電圧を変えることに
より、それぞれの動作時で所望の電圧をワード線に与え
ている。そのため、デコード部の前段にアドレス信号の
信号レベルを各動作時に応じた電圧の信号にレベル変換
するために、図7に示すようなレベル変換回路が設けら
れている。更に、アドレス駆動部として、消去動作時に
おいて、負電圧を切り替えて発生できるように、2つの
レベル変換器、及び、当該レベル変換器によって制御さ
れるN及びPチャンネルトランジスタ対によって構成さ
れるトランジスタ回路が設けられている。
は、読出、書込、及び、消去動作時に、それぞれ電圧を
変えてワード線を駆動する別の回路が開示されている。
この回路でも、書込時の選択したワード線には、読出時
の電源電圧より高い電圧を印加し、他方、消去時のワー
ド線には負電圧を印加している。この回路では、図6に
示すように、読出、書込、及び、消去動作時にそれぞれ
デコード部とアドレス駆動部の電源電圧を変えることに
より、それぞれの動作時で所望の電圧をワード線に与え
ている。そのため、デコード部の前段にアドレス信号の
信号レベルを各動作時に応じた電圧の信号にレベル変換
するために、図7に示すようなレベル変換回路が設けら
れている。更に、アドレス駆動部として、消去動作時に
おいて、負電圧を切り替えて発生できるように、2つの
レベル変換器、及び、当該レベル変換器によって制御さ
れるN及びPチャンネルトランジスタ対によって構成さ
れるトランジスタ回路が設けられている。
【0035】
【発明が解決しようとする課題】図5では、フラッシュ
メモリ15の消去動作をフラッシュメモリ15のコント
ロールゲートCGに低い電圧を与えることによって消去
動作が行えることを説明するために、第1の負電圧発生
回路17では、−1.5V程度の低い電圧を発生するも
のとして説明した。
メモリ15の消去動作をフラッシュメモリ15のコント
ロールゲートCGに低い電圧を与えることによって消去
動作が行えることを説明するために、第1の負電圧発生
回路17では、−1.5V程度の低い電圧を発生するも
のとして説明した。
【0036】しかしながら、実際には、前述したよう
に、第1の負電圧発生回路17は−10V程度の−1.
5Vより可なり低い電圧を発生することにより、フラッ
シュメモリ15の消去動作が行われている。このため、
第1の負電圧発生回路17の回路構成は非常に複雑であ
り、且つ、広い面積を必要としている。また、図5に示
された不揮発性半導体記憶装置は、第1の負電圧発生回
路17及び第2の負電圧発生回路22を必要とするた
め、構成上、複雑となってしまう。
に、第1の負電圧発生回路17は−10V程度の−1.
5Vより可なり低い電圧を発生することにより、フラッ
シュメモリ15の消去動作が行われている。このため、
第1の負電圧発生回路17の回路構成は非常に複雑であ
り、且つ、広い面積を必要としている。また、図5に示
された不揮発性半導体記憶装置は、第1の負電圧発生回
路17及び第2の負電圧発生回路22を必要とするた
め、構成上、複雑となってしまう。
【0037】更に、読出/書込期間中にも、第2の負電
圧発生回路22を動作させる必要があるため、消費電流
が多くなり、低電力化の要求に応えられないという欠点
もある。
圧発生回路22を動作させる必要があるため、消費電流
が多くなり、低電力化の要求に応えられないという欠点
もある。
【0038】更に言えば、消去動作以外の書込動作或い
は読出動作の際に、ワード線WL上に0〜VDDVの振
幅、即ち、フル振幅の電圧を与えるために、第2の負電
圧発生回路22は、Pチャンネルトランジスタ14のゲ
ートに充分な負電圧を与える必要があると言う欠点のほ
かに、Pチャンネルトランジスタ14の挿入により、行
駆動部とワード線間の抵抗分が大きくなり、ワード線の
充電時間が長くなるという欠点もある。
は読出動作の際に、ワード線WL上に0〜VDDVの振
幅、即ち、フル振幅の電圧を与えるために、第2の負電
圧発生回路22は、Pチャンネルトランジスタ14のゲ
ートに充分な負電圧を与える必要があると言う欠点のほ
かに、Pチャンネルトランジスタ14の挿入により、行
駆動部とワード線間の抵抗分が大きくなり、ワード線の
充電時間が長くなるという欠点もある。
【0039】次に、特開平6−168,597号公報で
開示された回路では、読出時及び消去時における電圧だ
けでなく、書込時に選択したワード線に与える電圧もデ
コーダ、アドレス駆動部を介して出力している。一般
に、フラッシュメモリでは書込時には入出力部、論理回
路部の電源電圧VDDの2倍以上の高電圧を選択したワー
ド線に印加して、選択したセルのフローティングゲート
に電荷を注入する必要がある。アドレス線上には、電源
電圧VDDで動作する論理ゲートが接続されているから、
書込時には、デコーダ部、アドレス駆動部はVDDの2倍
以上の電圧で動作するため、アドレス入力の信号のレベ
ルを変換するレベルシフタ、即ち、レベル変換器が必ず
必要である。
開示された回路では、読出時及び消去時における電圧だ
けでなく、書込時に選択したワード線に与える電圧もデ
コーダ、アドレス駆動部を介して出力している。一般
に、フラッシュメモリでは書込時には入出力部、論理回
路部の電源電圧VDDの2倍以上の高電圧を選択したワー
ド線に印加して、選択したセルのフローティングゲート
に電荷を注入する必要がある。アドレス線上には、電源
電圧VDDで動作する論理ゲートが接続されているから、
書込時には、デコーダ部、アドレス駆動部はVDDの2倍
以上の電圧で動作するため、アドレス入力の信号のレベ
ルを変換するレベルシフタ、即ち、レベル変換器が必ず
必要である。
【0040】フラッシュメモリ等の不揮発性メモリで
は、一般に、1つのアドレスのセルの読出に要する時間
に対して書込、消去に要する時間は桁違いに長い時間が
必要である。例えば、1アドレスのセルの読出時間が数
NS〜数百NSに対して、書込時間は数μS〜数百μ
S、消去時間は数百mS〜数mSである。これは、読出
時間はトランジスタのスイッチング時間で決まるのに対
して、書込、消去はフローティングゲートへの電荷の注
入、放出が必要であり、これには、一定の時間が必要だ
からである。
は、一般に、1つのアドレスのセルの読出に要する時間
に対して書込、消去に要する時間は桁違いに長い時間が
必要である。例えば、1アドレスのセルの読出時間が数
NS〜数百NSに対して、書込時間は数μS〜数百μ
S、消去時間は数百mS〜数mSである。これは、読出
時間はトランジスタのスイッチング時間で決まるのに対
して、書込、消去はフローティングゲートへの電荷の注
入、放出が必要であり、これには、一定の時間が必要だ
からである。
【0041】したがって、アドレスが決定してからデコ
ーダでワード線を選択して駆動するまでの時間も書込、
消去時より、読出時に高速性が要求される。
ーダでワード線を選択して駆動するまでの時間も書込、
消去時より、読出時に高速性が要求される。
【0042】しかし、読出時にも、特開平6−168,
597号公報のように、レベルシフタを介してアドレス
の選択をしてワード線の選択をしたのでは、以下のよう
な問題がある。
597号公報のように、レベルシフタを介してアドレス
の選択をしてワード線の選択をしたのでは、以下のよう
な問題がある。
【0043】一般的に、レベルシフタは、入力の論理が
変化してから出力の論理が変化するまでに、インバータ
等の論理ゲートの信号の変化時間より時間がかかる。例
えば、インバータのスイッチング速度が数百pSなのに
対して、レベルシフタのスイッチング速度は数nSであ
る。その理由は、例えば、図7のレベル変換回路におい
ても、プルアップ用のトランジスタTP6、プルダウン
用のトランジスタTN6が設けられているため、これが
入力の論理が変化した場合には、このプルダウン、プル
アップ用のトランジスタの論理変化と、入力の信号の論
理がぶつかり合い、入力の論理が打ち勝って、出力の論
理が安定した状態に変化するまで時間がかかるからであ
る。また、入力が変化する時は、この論理のぶつかり合
いのため、レベル変換回路に入力電流が流れるため、レ
ベル変換回路の前段のTP4、TN4からなるバッファ
の出力の論理の変化にも時間がかかることになる。これ
は、読出時のアドレスデコーダの様に、入力信号の電圧
レベルと出力信号の電圧レベルが同じである場合でも、
レベルシフタを介する限り、同様に遅延を生じる。尚、
特開平6−168,597号公報には、様々なレベルシ
フタの例が記載されているが、いずれのレベルシフタで
も、レベルシフタにより信号の遅延が生じることは同じ
である。また、いずれのレベルシフタにも入力の変化時
に貫通電流が流れるという問題がある。
変化してから出力の論理が変化するまでに、インバータ
等の論理ゲートの信号の変化時間より時間がかかる。例
えば、インバータのスイッチング速度が数百pSなのに
対して、レベルシフタのスイッチング速度は数nSであ
る。その理由は、例えば、図7のレベル変換回路におい
ても、プルアップ用のトランジスタTP6、プルダウン
用のトランジスタTN6が設けられているため、これが
入力の論理が変化した場合には、このプルダウン、プル
アップ用のトランジスタの論理変化と、入力の信号の論
理がぶつかり合い、入力の論理が打ち勝って、出力の論
理が安定した状態に変化するまで時間がかかるからであ
る。また、入力が変化する時は、この論理のぶつかり合
いのため、レベル変換回路に入力電流が流れるため、レ
ベル変換回路の前段のTP4、TN4からなるバッファ
の出力の論理の変化にも時間がかかることになる。これ
は、読出時のアドレスデコーダの様に、入力信号の電圧
レベルと出力信号の電圧レベルが同じである場合でも、
レベルシフタを介する限り、同様に遅延を生じる。尚、
特開平6−168,597号公報には、様々なレベルシ
フタの例が記載されているが、いずれのレベルシフタで
も、レベルシフタにより信号の遅延が生じることは同じ
である。また、いずれのレベルシフタにも入力の変化時
に貫通電流が流れるという問題がある。
【0044】更に、不揮発性半導体装置の大容量化、高
速化のため、プロセスの微細化に伴ってゲート酸化膜厚
も薄くする必要がある。この様に、ゲート酸化膜厚が薄
くなるにしたがって、MOSトランジスタの耐圧も低下
してしまう。
速化のため、プロセスの微細化に伴ってゲート酸化膜厚
も薄くする必要がある。この様に、ゲート酸化膜厚が薄
くなるにしたがって、MOSトランジスタの耐圧も低下
してしまう。
【0045】一方、特開平6−168,597号公報で
は、アドレスデコーダ部の電源の書込時には高電圧を印
加する必要がある。
は、アドレスデコーダ部の電源の書込時には高電圧を印
加する必要がある。
【0046】上記した点を考慮すると、書込時の電圧が
MOSトランジスタの耐圧を越える場合には、アドレス
デコーダ部自体をゲート酸化膜厚を厚くする等の高耐圧
構造にする必要がある。このことは更にアドレスデコー
ダ部のスピードの低下をもたらす。
MOSトランジスタの耐圧を越える場合には、アドレス
デコーダ部自体をゲート酸化膜厚を厚くする等の高耐圧
構造にする必要がある。このことは更にアドレスデコー
ダ部のスピードの低下をもたらす。
【0047】一方、この種のフラッシュメモリセルで
は、情報を書き込まれた状態のセルと、未書き込み状態
にあるセルとでは、閾値電圧が変化するのが普通であ
る。したがって、書込状態にあるセルと未書込状態にあ
るセルとが混在している場合、一定の負電圧を印加する
ことによって消去した場合、書込状態にあるセルの閾値
が負の値となって、ゲートを接地した状態においてもオ
ンになるデプリーション状態になってしまう現象、所
謂、過消去が生じる。このような過消去が生じたセルが
混在してしまうと、非選択の状態においても電流が流れ
てしまうため、情報を正確に読み出すことができなくな
ってしまう。この過消去を防止するため、通常、全ての
セルに情報を書き込んだ後、全てのセルの情報を消去す
る操作が行われている。
は、情報を書き込まれた状態のセルと、未書き込み状態
にあるセルとでは、閾値電圧が変化するのが普通であ
る。したがって、書込状態にあるセルと未書込状態にあ
るセルとが混在している場合、一定の負電圧を印加する
ことによって消去した場合、書込状態にあるセルの閾値
が負の値となって、ゲートを接地した状態においてもオ
ンになるデプリーション状態になってしまう現象、所
謂、過消去が生じる。このような過消去が生じたセルが
混在してしまうと、非選択の状態においても電流が流れ
てしまうため、情報を正確に読み出すことができなくな
ってしまう。この過消去を防止するため、通常、全ての
セルに情報を書き込んだ後、全てのセルの情報を消去す
る操作が行われている。
【0048】しかしながら、上記した操作は、フラッシ
ュメモリセルが高密度化するにしたがって、より複雑、
且つ、長い時間が必要になるという欠点がある。
ュメモリセルが高密度化するにしたがって、より複雑、
且つ、長い時間が必要になるという欠点がある。
【0049】本発明の目的は、消去時、簡単な構成によ
りフラッシュメモリセルに印加できる不揮発性半導体記
憶装置を提供することである。
りフラッシュメモリセルに印加できる不揮発性半導体記
憶装置を提供することである。
【0050】本発明の他の目的は、行駆動部とワード線
との間に、Pチャンネルトランジスタを挿入する必要の
ない不揮発性半導体記憶装置を提供することである。
との間に、Pチャンネルトランジスタを挿入する必要の
ない不揮発性半導体記憶装置を提供することである。
【0051】本発明の他の目的は、読出時に高速にワー
ド線の選択ができる不揮発性半導体記憶装置を提供する
ことである。
ド線の選択ができる不揮発性半導体記憶装置を提供する
ことである。
【0052】本発明の更に他の目的は、アドレスデコー
ダに高電圧を印加する必要のない不揮発性半導体記憶装
置を提供することである。
ダに高電圧を印加する必要のない不揮発性半導体記憶装
置を提供することである。
【0053】本発明の更に他の目的は、過消去が生じて
も正しい情報を読み出すことができる不揮発性半導体記
憶装置を提供することである。
も正しい情報を読み出すことができる不揮発性半導体記
憶装置を提供することである。
【0054】
【課題を解決するための手段】本発明の一実施の形態に
よれば、Nチャンネルのトランジスタと、Pチャンネル
トランジスタとによって構成され、アドレスデコード信
号に応じたレベル信号を出力するアドレス駆動部と、コ
ントロールゲートを備え、該コントロールゲートに所定
の電圧を印加することによって記憶内容を消去するメモ
リセルを含む不揮発性半導体記憶装置において、前記メ
モリセルにデータを書き込む際に、前記アドレス駆動部
の出力電圧より高い電圧をアドレス駆動部の出力に代え
て、選択セルのコントロールゲートに印加する手段と、
前記Nチャンネルトランジスタのソース及びドレインの
うちの一方の電極に、前記記憶内容を消去する際、負電
圧を印加し、当該負電圧を前記Nチャンネルトランジス
タを介して、前記メモリセルのコントロールゲートに与
える負電圧発生回路を備え、これによって、前記メモリ
セルの記憶内容を消去する不揮発性半導体記憶装置が得
られる。
よれば、Nチャンネルのトランジスタと、Pチャンネル
トランジスタとによって構成され、アドレスデコード信
号に応じたレベル信号を出力するアドレス駆動部と、コ
ントロールゲートを備え、該コントロールゲートに所定
の電圧を印加することによって記憶内容を消去するメモ
リセルを含む不揮発性半導体記憶装置において、前記メ
モリセルにデータを書き込む際に、前記アドレス駆動部
の出力電圧より高い電圧をアドレス駆動部の出力に代え
て、選択セルのコントロールゲートに印加する手段と、
前記Nチャンネルトランジスタのソース及びドレインの
うちの一方の電極に、前記記憶内容を消去する際、負電
圧を印加し、当該負電圧を前記Nチャンネルトランジス
タを介して、前記メモリセルのコントロールゲートに与
える負電圧発生回路を備え、これによって、前記メモリ
セルの記憶内容を消去する不揮発性半導体記憶装置が得
られる。
【0055】本発明の他の実施の形態によれば、互いに
異なるチャンネルを有するトランジスタを含むアドレス
駆動部と、コントロールゲートを備え、該コントロール
ゲートに所定の電圧を印加して記憶内容を消去するメモ
リセルを含む不揮発性半導体記憶装置において、前記メ
モリセルの記憶内容を消去する際、前記アドレス駆動部
を構成するトランジスタの一方に含まれるPN接合部分
に、順方向電圧を与える電圧発生回路を有する不揮発性
半導体記憶装置が得られる。
異なるチャンネルを有するトランジスタを含むアドレス
駆動部と、コントロールゲートを備え、該コントロール
ゲートに所定の電圧を印加して記憶内容を消去するメモ
リセルを含む不揮発性半導体記憶装置において、前記メ
モリセルの記憶内容を消去する際、前記アドレス駆動部
を構成するトランジスタの一方に含まれるPN接合部分
に、順方向電圧を与える電圧発生回路を有する不揮発性
半導体記憶装置が得られる。
【0056】本発明の更に別の実施の形態によれば、コ
ントロールゲートと、共通のビット線と所定電位点に接
続された電極とを有する複数のメモリセルを備え、メモ
リセルは個々に閾値を有している不揮発性半導体記憶装
置において、前記各メモリセルの閾値のバラツキの範囲
より低い負電圧を各メモリセルのコントロールゲートに
供給する電圧供給手段を有し、読出の際に、非選択のメ
モリセルのコントロールゲートに前記負電圧を印加して
おき、前記複数のメモリセルにおける過消去の影響を防
止できる不揮発性半導体記憶装置が得られる。
ントロールゲートと、共通のビット線と所定電位点に接
続された電極とを有する複数のメモリセルを備え、メモ
リセルは個々に閾値を有している不揮発性半導体記憶装
置において、前記各メモリセルの閾値のバラツキの範囲
より低い負電圧を各メモリセルのコントロールゲートに
供給する電圧供給手段を有し、読出の際に、非選択のメ
モリセルのコントロールゲートに前記負電圧を印加して
おき、前記複数のメモリセルにおける過消去の影響を防
止できる不揮発性半導体記憶装置が得られる。
【0057】
【発明の実施の形態】図1を参照すると、本発明の一実
施の形態に係る不揮発性半導体記憶装置には、図5と同
様に、アドレス信号AD1〜n及び第1及び第2のモー
ド信号WR及びERが与えられている。また、図示され
た不揮発性半導体記憶装置においても、行駆動部(即
ち、アドレス駆動部)及び行駆動部に接続されたワード
線WLが備えられており、このワード線WLに沿う行方
向に、複数のフラッシュメモリセルがワード線WLに接
続されている。尚、図1では、単一のフラッシュメモリ
セル15のみが示されており、これによって、複数のフ
ラッシュメモリセルを代表してあらわしている。また、
ワード線も、単一のワード線WLのみが示されており、
これによって、複数のワード線を代表してあらわしてい
る。
施の形態に係る不揮発性半導体記憶装置には、図5と同
様に、アドレス信号AD1〜n及び第1及び第2のモー
ド信号WR及びERが与えられている。また、図示され
た不揮発性半導体記憶装置においても、行駆動部(即
ち、アドレス駆動部)及び行駆動部に接続されたワード
線WLが備えられており、このワード線WLに沿う行方
向に、複数のフラッシュメモリセルがワード線WLに接
続されている。尚、図1では、単一のフラッシュメモリ
セル15のみが示されており、これによって、複数のフ
ラッシュメモリセルを代表してあらわしている。また、
ワード線も、単一のワード線WLのみが示されており、
これによって、複数のワード線を代表してあらわしてい
る。
【0058】更に、図5と同様に、第1及び第2の正電
圧発生回路29及び30、NORゲート28、31、イ
ンバータ27、及び、Pチャンネルトランジスタ26が
設けられており、且つ、フラッシュメモリセル15のソ
ースには、スイッチ回路35を介して、選択的に電源電
圧VPPが与えられている。
圧発生回路29及び30、NORゲート28、31、イ
ンバータ27、及び、Pチャンネルトランジスタ26が
設けられており、且つ、フラッシュメモリセル15のソ
ースには、スイッチ回路35を介して、選択的に電源電
圧VPPが与えられている。
【0059】この場合、NANDゲート10、NORゲ
ート28、NORゲート31の正電源はVDD、負電源は
接地電位に接続される。
ート28、NORゲート31の正電源はVDD、負電源は
接地電位に接続される。
【0060】また、第1の正電圧発生回路29、第2の
正電圧発生回路30、第1の負電圧発生回路17、第2
の負電圧発生回路22、NORゲート31は図示しない
アドレスの異なる他のワード線の回路と共用することが
でき、その場合は、正電圧VA 及びVB 、負電圧VC 及
びVD 、NORゲート31の出力は他のワード線の回路
に接続される。
正電圧発生回路30、第1の負電圧発生回路17、第2
の負電圧発生回路22、NORゲート31は図示しない
アドレスの異なる他のワード線の回路と共用することが
でき、その場合は、正電圧VA 及びVB 、負電圧VC 及
びVD 、NORゲート31の出力は他のワード線の回路
に接続される。
【0061】図1に示された各フラッシュメモリセル1
5は、ドレイン領域及びソース領域を備えると共に、フ
ローティングゲートFG及びコントロールゲートCGを
も備えている。また、図示された不揮発性半導体記憶装
置には、ワード線WLと行駆動部との間に、図5と同様
に、Nチャンネルトランジスタ13が配置されている
が、Pチャンネルトランジスタ14が配置されていない
点、及び、単一の負電圧発生回路25が設けられている
点で、図5と異なっている。尚、第1の正電圧発生回路
29、第2の正電圧発生回路30、NORゲート31は
図示しないアドレスの異なる他のワード線の回路と共用
しており、正電圧VA 及びVB 、負電圧VC 及びVD 、
NORゲート31の出力は他のワード線の回路に接続さ
れる。
5は、ドレイン領域及びソース領域を備えると共に、フ
ローティングゲートFG及びコントロールゲートCGを
も備えている。また、図示された不揮発性半導体記憶装
置には、ワード線WLと行駆動部との間に、図5と同様
に、Nチャンネルトランジスタ13が配置されている
が、Pチャンネルトランジスタ14が配置されていない
点、及び、単一の負電圧発生回路25が設けられている
点で、図5と異なっている。尚、第1の正電圧発生回路
29、第2の正電圧発生回路30、NORゲート31は
図示しないアドレスの異なる他のワード線の回路と共用
しており、正電圧VA 及びVB 、負電圧VC 及びVD 、
NORゲート31の出力は他のワード線の回路に接続さ
れる。
【0062】より具体的に言えば、負電圧発生回路25
は、行駆動部を構成するNチャンネルトランジスタ11
のソース領域に接続されており、第2のモード信号ER
を受けて動作する。この例においても、行駆動部は、N
チャンネルトランジスタ11、当該Nチャンネルトラン
ジスタ11に対して、ゲートを共通に接続されたPチャ
ンネルトランジスタ12、及び、両トランジスタ11、
12のゲートに接続されたNANDゲート18によって
構成されており、アドレス信号AD1〜nはNANDゲ
ート18に接続されている。また、Nチャンネルトラン
ジスタ11のドレイン領域はPチャンネルトランジスタ
12のドレイン領域に接続されており、Pチャンネルト
ランジスタ12のソース領域には、図示しない電源から
電源電圧VDDが与えられている。
は、行駆動部を構成するNチャンネルトランジスタ11
のソース領域に接続されており、第2のモード信号ER
を受けて動作する。この例においても、行駆動部は、N
チャンネルトランジスタ11、当該Nチャンネルトラン
ジスタ11に対して、ゲートを共通に接続されたPチャ
ンネルトランジスタ12、及び、両トランジスタ11、
12のゲートに接続されたNANDゲート18によって
構成されており、アドレス信号AD1〜nはNANDゲ
ート18に接続されている。また、Nチャンネルトラン
ジスタ11のドレイン領域はPチャンネルトランジスタ
12のドレイン領域に接続されており、Pチャンネルト
ランジスタ12のソース領域には、図示しない電源から
電源電圧VDDが与えられている。
【0063】ここで、電源電圧VDD及びVPPとして、そ
れぞれ3.3V及び7.5Vが印加されるものとする。
また、第1の正電圧発生回路29は第1の正電圧VA と
して、3.3V或いは2Vの電圧を選択的に発生できる
ものとし、第2の正電圧発生回路は第2の正電圧VB と
して、3.3V或いは7.5Vの電圧を選択的に発生で
きるものとする。更に、図示された負電圧発生回路25
は、0V或いは−0.5Vの負電圧VE を選択的に発生
するものとする。この関係で、フラッシュメモリセルセ
ル15としては、後述するように、上記した負電圧VE
の印加によって消去できるものが使用される。
れぞれ3.3V及び7.5Vが印加されるものとする。
また、第1の正電圧発生回路29は第1の正電圧VA と
して、3.3V或いは2Vの電圧を選択的に発生できる
ものとし、第2の正電圧発生回路は第2の正電圧VB と
して、3.3V或いは7.5Vの電圧を選択的に発生で
きるものとする。更に、図示された負電圧発生回路25
は、0V或いは−0.5Vの負電圧VE を選択的に発生
するものとする。この関係で、フラッシュメモリセルセ
ル15としては、後述するように、上記した負電圧VE
の印加によって消去できるものが使用される。
【0064】次に、図1に示された不揮発性半導体記憶
装置の読出、書込、及び、消去動作について説明する。
装置の読出、書込、及び、消去動作について説明する。
【0065】まず、フラッシュメモリセル15のワード
線WLが非選択の場合、アドレス信号AD1〜nの少な
くとも1つ以上が論理”0”となり、NANDゲート1
8の出力は論理”1”となる。このため、ワード線WL
上のa点の電位は低電位(0電位)となり、フラッシュ
メモリセル15に対する読出動作及び書込動作は行われ
ない。
線WLが非選択の場合、アドレス信号AD1〜nの少な
くとも1つ以上が論理”0”となり、NANDゲート1
8の出力は論理”1”となる。このため、ワード線WL
上のa点の電位は低電位(0電位)となり、フラッシュ
メモリセル15に対する読出動作及び書込動作は行われ
ない。
【0066】一方、フラッシュメモリセル15が選択さ
れると、アドレス信号AD1〜nの全てが論理”1”と
なり、ワード線WL上のa点には、電源電圧VDDが印加
される状態になる。
れると、アドレス信号AD1〜nの全てが論理”1”と
なり、ワード線WL上のa点には、電源電圧VDDが印加
される状態になる。
【0067】今、ワード線WLが選択状態にあるものと
して、図1に示された不揮発性半導体記憶装置の読出動
作を説明する。この場合、図5と同様に、第1のモード
信号WR及び第2のモード信号ERとして、それぞれ論
理”0”が与えられる。結果として、第1及び第2の正
電圧発生回路29及び30は、第1及び第2の正電圧V
A 及びVB として、電源電圧VDDに等しい3.3Vの電
圧を発生する。一方、負電圧発生回路25は論理”0”
の第2のモード信号ERを受けて、0Vの負電圧VE を
発生すると共に、フラッシュメモリセル35のソースは
スイッチ回路35を介して接地されている。
して、図1に示された不揮発性半導体記憶装置の読出動
作を説明する。この場合、図5と同様に、第1のモード
信号WR及び第2のモード信号ERとして、それぞれ論
理”0”が与えられる。結果として、第1及び第2の正
電圧発生回路29及び30は、第1及び第2の正電圧V
A 及びVB として、電源電圧VDDに等しい3.3Vの電
圧を発生する。一方、負電圧発生回路25は論理”0”
の第2のモード信号ERを受けて、0Vの負電圧VE を
発生すると共に、フラッシュメモリセル35のソースは
スイッチ回路35を介して接地されている。
【0068】この状態で、ワード線WLに挿入されたN
チャンネルトランジスタ13はオンとなり、他方、第2
の正電圧発生回路30に接続されたPチャンネルトラン
ジスタ26はオフとなる。この結果、ワード線WLは、
3.3Vの電源電圧VDDまで充電され、フラッシュメモ
リセル15のコントロールゲートCGには3.3Vの電
圧が印加され、フラッシュメモリセル15の読出動作が
可能になる。尚、選択したワード線WLを3.3Vの電
源電圧VDDまで高速に充電するためには、Nチャンネル
トランジスタ13のVT は−0.5V〜0.1Vである
ことが望ましい。これは、ワード線WLの電圧がNチャ
ンネルトランジスタ13のVT 分だけ低下するのをでき
るだけ避けるためである。
チャンネルトランジスタ13はオンとなり、他方、第2
の正電圧発生回路30に接続されたPチャンネルトラン
ジスタ26はオフとなる。この結果、ワード線WLは、
3.3Vの電源電圧VDDまで充電され、フラッシュメモ
リセル15のコントロールゲートCGには3.3Vの電
圧が印加され、フラッシュメモリセル15の読出動作が
可能になる。尚、選択したワード線WLを3.3Vの電
源電圧VDDまで高速に充電するためには、Nチャンネル
トランジスタ13のVT は−0.5V〜0.1Vである
ことが望ましい。これは、ワード線WLの電圧がNチャ
ンネルトランジスタ13のVT 分だけ低下するのをでき
るだけ避けるためである。
【0069】一方、書込動作の場合には、第1のモード
信号WRとして論理”1”が与えられ、第2のモード信
号ERとして論理”0”が与えられる。この時、第1の
正電圧発生回路29は第1の正電圧VA として2Vの電
圧を発生し、他方、第2の正電圧発生回路30は電源電
圧VPPに等しい7.5Vの電圧を第2の正電圧VB とし
て発生する。また、フラッシュメモリセル15のソース
は接地されている。
信号WRとして論理”1”が与えられ、第2のモード信
号ERとして論理”0”が与えられる。この時、第1の
正電圧発生回路29は第1の正電圧VA として2Vの電
圧を発生し、他方、第2の正電圧発生回路30は電源電
圧VPPに等しい7.5Vの電圧を第2の正電圧VB とし
て発生する。また、フラッシュメモリセル15のソース
は接地されている。
【0070】この状態では、Nチャンネルトランジスタ
13はオフとなり、Pチャンネルトランジスタ26がオ
ンとなる。このため、ワード線WLには、第2の正電圧
VBとして電源電圧VPPに等しい7.5Vの電圧が印加
され、この電圧はフラッシュメモリセル15のコントロ
ールゲートCGに供給され、フラッシュメモリセル15
は書込動作が可能な状態になる。
13はオフとなり、Pチャンネルトランジスタ26がオ
ンとなる。このため、ワード線WLには、第2の正電圧
VBとして電源電圧VPPに等しい7.5Vの電圧が印加
され、この電圧はフラッシュメモリセル15のコントロ
ールゲートCGに供給され、フラッシュメモリセル15
は書込動作が可能な状態になる。
【0071】この時、Nチャンネルトランジスタ13が
例えばVT =−0.5Vのデプレッショントランジスタ
であっても問題なくオフできる。その理由は、Nチャン
ネルトランジスタのゲート電圧が2Vであるのに対し
て、ドレイン電圧、ソース電圧はそれぞれ7.5V、
3.3Vであり、ドレイン、ソース電圧に対してゲート
電圧が充分低いからである。
例えばVT =−0.5Vのデプレッショントランジスタ
であっても問題なくオフできる。その理由は、Nチャン
ネルトランジスタのゲート電圧が2Vであるのに対し
て、ドレイン電圧、ソース電圧はそれぞれ7.5V、
3.3Vであり、ドレイン、ソース電圧に対してゲート
電圧が充分低いからである。
【0072】また、NORゲート28のハイレベル出力
電圧が3.3Vであるのに対してインバータ27の電源
電圧は7.5Vであり、インバータ27に対して中間電
位が入力されることになる。しかし、インバータ27の
Nチャンネルトランジスタの電流駆動能力をPチャンネ
ルトランジスタの電流駆動能力より充分大きくなるよう
に、トランジスタのサイズを設計すれば、インバータ2
7は0Vに近い電圧を出力し、Pチャンネルトランジス
タ26をオン状態にできる。この時、インバータ27に
は、貫通電流が流れるが、書込時のセルに流れる電流に
比べて充分小さいため問題とならない。インバータ27
にはこの時を除いて、貫通電流が流れることはない。
電圧が3.3Vであるのに対してインバータ27の電源
電圧は7.5Vであり、インバータ27に対して中間電
位が入力されることになる。しかし、インバータ27の
Nチャンネルトランジスタの電流駆動能力をPチャンネ
ルトランジスタの電流駆動能力より充分大きくなるよう
に、トランジスタのサイズを設計すれば、インバータ2
7は0Vに近い電圧を出力し、Pチャンネルトランジス
タ26をオン状態にできる。この時、インバータ27に
は、貫通電流が流れるが、書込時のセルに流れる電流に
比べて充分小さいため問題とならない。インバータ27
にはこの時を除いて、貫通電流が流れることはない。
【0073】次に、図示された不揮発性半導体記憶装置
におけるフラッシュメモリセル15の消去動作について
説明する。この場合、フラッシュメモリセル15のソー
スには、電源電圧VPPがスイッチ回路35を介して、印
加され、他方、ドレインはオープン状態に置かれる。こ
こでは、電源電圧VPPとして、7.5V程度の低い電圧
がフラッシュメモリセル15のソースに印加されるもの
とする。
におけるフラッシュメモリセル15の消去動作について
説明する。この場合、フラッシュメモリセル15のソー
スには、電源電圧VPPがスイッチ回路35を介して、印
加され、他方、ドレインはオープン状態に置かれる。こ
こでは、電源電圧VPPとして、7.5V程度の低い電圧
がフラッシュメモリセル15のソースに印加されるもの
とする。
【0074】また、図示された例では、少なくとも1つ
以上が論理”0”となるようなアドレス信号AD1〜n
が与えられ、消去動作が行われるものとし、このため、
消去動作時には、Nチャンネルトランジスタ11がオン
状態となる。
以上が論理”0”となるようなアドレス信号AD1〜n
が与えられ、消去動作が行われるものとし、このため、
消去動作時には、Nチャンネルトランジスタ11がオン
状態となる。
【0075】更に、消去動作の際には、第1及び第2の
モード信号WR及びERとして、論理”0”及び”1”
がそれぞれ与えられ、第1及び第2の正電圧発生回路2
9及び30は、第1及び第2の正電圧VA 及びVB とし
て、電源電圧VDDに等しい3.3Vの電圧を発生する。
この結果、Nチャンネルトランジスタ13はオンの状態
となり、他方、Pチャンネルトランジスタ26はオフの
状態になる。
モード信号WR及びERとして、論理”0”及び”1”
がそれぞれ与えられ、第1及び第2の正電圧発生回路2
9及び30は、第1及び第2の正電圧VA 及びVB とし
て、電源電圧VDDに等しい3.3Vの電圧を発生する。
この結果、Nチャンネルトランジスタ13はオンの状態
となり、他方、Pチャンネルトランジスタ26はオフの
状態になる。
【0076】一方、負電圧発生回路25は、論理”1”
の第2のモード信号ERを受けると、0電位に代えて、
−0.5Vの負電圧VE を発生する。この負電圧VE は
Nチャンネルトランジスタ11、13、及び、ワード線
WLを介して、フラッシュメモリセル15のコントロー
ルゲートCGに印加される。
の第2のモード信号ERを受けると、0電位に代えて、
−0.5Vの負電圧VE を発生する。この負電圧VE は
Nチャンネルトランジスタ11、13、及び、ワード線
WLを介して、フラッシュメモリセル15のコントロー
ルゲートCGに印加される。
【0077】このように、消去動作の際に、行駆動部に
接続された負電圧発生回路25から−0.5Vの負電圧
が印加された場合のNチャンネルトランジスタ11及び
13の状態を図2をも併せ参照して説明する。図2で
は、簡略化するために、2つのNチャンネルトランジス
タ11及び13の概略構成及びその電気的接続関係のみ
が示されている。図2に示すように、P型半導体基板3
1の一表面に、Nチャンネルトランジスタ11及び13
が形成されている。
接続された負電圧発生回路25から−0.5Vの負電圧
が印加された場合のNチャンネルトランジスタ11及び
13の状態を図2をも併せ参照して説明する。図2で
は、簡略化するために、2つのNチャンネルトランジス
タ11及び13の概略構成及びその電気的接続関係のみ
が示されている。図2に示すように、P型半導体基板3
1の一表面に、Nチャンネルトランジスタ11及び13
が形成されている。
【0078】更に具体的に言えば、図示されたNチャン
ネルトランジスタ11は、N型不純物を拡散することに
よって形成されたNチャンネルトランジスタ11のソー
ス領域111及びドレイン領域112とを備え、両領域
111、112間にはチャネル領域が形成されている。
また、チャネル領域上には、ゲート絶縁膜(図示せず)
を介して、ゲート113が設けられている。
ネルトランジスタ11は、N型不純物を拡散することに
よって形成されたNチャンネルトランジスタ11のソー
ス領域111及びドレイン領域112とを備え、両領域
111、112間にはチャネル領域が形成されている。
また、チャネル領域上には、ゲート絶縁膜(図示せず)
を介して、ゲート113が設けられている。
【0079】一方、Nチャンネルトランジスタ13は、
同様にN型不純物によって形成されたソース領域131
及びドレイン領域132を備えると共に、そのチャネル
領域上にはゲート絶縁膜を介してゲート133が形成さ
れている。
同様にN型不純物によって形成されたソース領域131
及びドレイン領域132を備えると共に、そのチャネル
領域上にはゲート絶縁膜を介してゲート133が形成さ
れている。
【0080】図2において、Nチャンネルトランジスタ
11がオンの状態にあるものとし、且つ、Nチャンネル
トランジスタ13もオンの状態にあるものとする。この
状態で、Nチャンネルトランジスタ11のソース領域1
11に負電圧(−V)が印加されると、その負電圧(−
V)が大きい場合、Nチャンネルトランジスタ11にお
けるソース領域111とP型半導体基板31との間は、
順方向にバイアスされることになる。この結果、ソース
領域111とP型半導体基板31との間には、順方向に
電流が流れることになる。
11がオンの状態にあるものとし、且つ、Nチャンネル
トランジスタ13もオンの状態にあるものとする。この
状態で、Nチャンネルトランジスタ11のソース領域1
11に負電圧(−V)が印加されると、その負電圧(−
V)が大きい場合、Nチャンネルトランジスタ11にお
けるソース領域111とP型半導体基板31との間は、
順方向にバイアスされることになる。この結果、ソース
領域111とP型半導体基板31との間には、順方向に
電流が流れることになる。
【0081】しかしながら、負電圧(−V)が上記した
ように、−0.5V程度と低く、Nチャンネルトランジ
スタ11及び13中のPN接合(即ち、ダイオード)の
順方向特性の遮断領域を越えない場合には、Nチャンネ
ルトランジスタ11のソース領域111に負電圧(−
V)を印加することによって、Nチャンネルトランジス
タ13を介してワード線WL上に負電圧を印加すること
ができる。
ように、−0.5V程度と低く、Nチャンネルトランジ
スタ11及び13中のPN接合(即ち、ダイオード)の
順方向特性の遮断領域を越えない場合には、Nチャンネ
ルトランジスタ11のソース領域111に負電圧(−
V)を印加することによって、Nチャンネルトランジス
タ13を介してワード線WL上に負電圧を印加すること
ができる。
【0082】このように、行駆動部に接続された負電圧
発生回路25から低負電圧を発生し、且つ、この低負電
圧をワード線WLを介して、フラッシュメモリセル15
のコントロールゲートCGに低負電圧(−0.5V)を
印加することができる。
発生回路25から低負電圧を発生し、且つ、この低負電
圧をワード線WLを介して、フラッシュメモリセル15
のコントロールゲートCGに低負電圧(−0.5V)を
印加することができる。
【0083】一方、フラッシュメモリセル15のソース
には、7.5Vの低い電源電圧VPPが与えられており、
フラッシュメモリセル15のコントロールゲートCGと
ソースとの間の電位差は、8Vとなる。したがって、コ
ントロールゲートCG、ソース間の電位差が8Vのフラ
ッシュメモリセル15を使用すれば、低負電圧の印加に
よってフラッシュメモリセル15の内容を消去できる。
には、7.5Vの低い電源電圧VPPが与えられており、
フラッシュメモリセル15のコントロールゲートCGと
ソースとの間の電位差は、8Vとなる。したがって、コ
ントロールゲートCG、ソース間の電位差が8Vのフラ
ッシュメモリセル15を使用すれば、低負電圧の印加に
よってフラッシュメモリセル15の内容を消去できる。
【0084】以上述べたように、図1及び図2に示され
た不揮発性半導体装置は、行駆動部(アドレス駆動部)
に負電圧発生回路25を接続することによって、図5に
示すように複雑な回路を使用することなく、低い負電圧
をワード線WL上に印加し、フラッシュメモリセルの内
容を消去できる。したがって、回路規模をいたずらに大
きくすることなく、ワード線へ負電圧を印加することが
できる。また、この実施の形態では、行駆動部をメモリ
セルの情報を消去するための消去回路としても兼用でき
ると言う利点もある。
た不揮発性半導体装置は、行駆動部(アドレス駆動部)
に負電圧発生回路25を接続することによって、図5に
示すように複雑な回路を使用することなく、低い負電圧
をワード線WL上に印加し、フラッシュメモリセルの内
容を消去できる。したがって、回路規模をいたずらに大
きくすることなく、ワード線へ負電圧を印加することが
できる。また、この実施の形態では、行駆動部をメモリ
セルの情報を消去するための消去回路としても兼用でき
ると言う利点もある。
【0085】このように、フラッシュメモリセル15の
コントロールゲートCGに負電圧を印加できるため、消
去動作の際、フラッシュメモリセル15のソースに印加
される電源電圧VPPが低電圧化されても、消去後のフラ
ッシュメモリセル15の閾値を電源電圧VDD及びVPPが
5V及び10Vの場合と同程度の値にすることができ
る。尚、上記した実施の形態では、負電圧VE として、
−0.5Vの電圧を印加する場合について説明したが、
負電圧VE としては、0〜−0.6V範囲の電圧であれ
ば良い。また、負電圧VE がかかる範囲にあれば、NA
NDゲート10とPチャンネルMOSトランジスタ12
及びNチャンネルMOSトランジスタ112の間にはレ
ベルシフタを設ける必要がない。
コントロールゲートCGに負電圧を印加できるため、消
去動作の際、フラッシュメモリセル15のソースに印加
される電源電圧VPPが低電圧化されても、消去後のフラ
ッシュメモリセル15の閾値を電源電圧VDD及びVPPが
5V及び10Vの場合と同程度の値にすることができ
る。尚、上記した実施の形態では、負電圧VE として、
−0.5Vの電圧を印加する場合について説明したが、
負電圧VE としては、0〜−0.6V範囲の電圧であれ
ば良い。また、負電圧VE がかかる範囲にあれば、NA
NDゲート10とPチャンネルMOSトランジスタ12
及びNチャンネルMOSトランジスタ112の間にはレ
ベルシフタを設ける必要がない。
【0086】図3を参照すると、上記した低負電圧の印
加により内容を消去できるフラッシュメモリセル15の
一例が示されている。図示されたフラッシュメモリセル
15は、P型基板35に、N+不純物の拡散層によって
形成されたソース領域S及びドレイン領域Dを備えると
共に、ソース及びドレイン領域S及びDはP+不純物を
拡散することによって形成されたP型領域36及び37
によって囲まれている。また、ソース及びドレイン領域
S及びDとの間のチャネル領域上には、ゲート絶縁膜
(図示せず)を介して、フローティングゲートFGが形
成され、更に、フローティングゲートFG上には絶縁膜
を介して、コントロールゲートCGが形成されている。
この構成のフラッシュメモリセルは、同一のソース及び
ドレインの構造を有しており、且つ、ドレイン領域Dを
オープンにすると共に、ソース領域Sに、例えば、8V
の電圧を印加し、コントロールゲートCGに0V程度の
電圧を印加することによって内容を消去できる。換言す
れば、コントロールゲートCGとソース領域Sとの間の
電位差を8V程度にすれば、フラッシュメモリセル15
の内容を消去できることを意味している。
加により内容を消去できるフラッシュメモリセル15の
一例が示されている。図示されたフラッシュメモリセル
15は、P型基板35に、N+不純物の拡散層によって
形成されたソース領域S及びドレイン領域Dを備えると
共に、ソース及びドレイン領域S及びDはP+不純物を
拡散することによって形成されたP型領域36及び37
によって囲まれている。また、ソース及びドレイン領域
S及びDとの間のチャネル領域上には、ゲート絶縁膜
(図示せず)を介して、フローティングゲートFGが形
成され、更に、フローティングゲートFG上には絶縁膜
を介して、コントロールゲートCGが形成されている。
この構成のフラッシュメモリセルは、同一のソース及び
ドレインの構造を有しており、且つ、ドレイン領域Dを
オープンにすると共に、ソース領域Sに、例えば、8V
の電圧を印加し、コントロールゲートCGに0V程度の
電圧を印加することによって内容を消去できる。換言す
れば、コントロールゲートCGとソース領域Sとの間の
電位差を8V程度にすれば、フラッシュメモリセル15
の内容を消去できることを意味している。
【0087】したがって、ソース領域Sに印加される電
圧が例えば、7.5V程度と低くなっても、コントロー
ルゲートCGに−0.5Vの電圧を印加することによっ
て、当該フラッシュメモリセル15の内容を消去でき
る。
圧が例えば、7.5V程度と低くなっても、コントロー
ルゲートCGに−0.5Vの電圧を印加することによっ
て、当該フラッシュメモリセル15の内容を消去でき
る。
【0088】図4を参照して、本発明の他の実施の形態
について説明する。ここでは、ビット線BL1に対し
て、列方向に複数のフラッシュメモリセル151〜15
nが接続されているものとする。また、各フラッシュメ
モリセル151〜15nの内のいずれかが、過消去又は
製造上の問題点から、閾値VTHが異常な値、例えば、−
0.3Vであり、他のセルの閾値は正常な値、例えば、
0Vであるとする。このような状態で、正常な閾値を有
するメモリセルが選択されると、正常な閾値を有するメ
モリセルだけではなく、異常な閾値を有するメモリセル
にも電流が流れ、実質上、情報の読出ができなくなって
しまう。
について説明する。ここでは、ビット線BL1に対し
て、列方向に複数のフラッシュメモリセル151〜15
nが接続されているものとする。また、各フラッシュメ
モリセル151〜15nの内のいずれかが、過消去又は
製造上の問題点から、閾値VTHが異常な値、例えば、−
0.3Vであり、他のセルの閾値は正常な値、例えば、
0Vであるとする。このような状態で、正常な閾値を有
するメモリセルが選択されると、正常な閾値を有するメ
モリセルだけではなく、異常な閾値を有するメモリセル
にも電流が流れ、実質上、情報の読出ができなくなって
しまう。
【0089】このような場合にも、非選択時において、
閾値のバラツキ以下の電圧、例えば、−0.5V程度の
電圧を印加できるような負電圧発生回路411〜41n
を行方向の各メモリセルに接続しておけば、異常な閾値
を有するメモリセルであっても、正常なメモリセルの選
択時に電流が流れず、情報を正常なメモリセルから読み
出すことができる。
閾値のバラツキ以下の電圧、例えば、−0.5V程度の
電圧を印加できるような負電圧発生回路411〜41n
を行方向の各メモリセルに接続しておけば、異常な閾値
を有するメモリセルであっても、正常なメモリセルの選
択時に電流が流れず、情報を正常なメモリセルから読み
出すことができる。
【0090】このことは、製造工程の際において、フラ
ッシュメモリセルに閾値のバラツキが生じても、当該閾
値のバラツキの範囲よりも低い負電圧を非選択時にも印
加する構成を採用することにより、フラッシュメモリセ
ル、不揮発性半導体記憶装置の良品率を高めることがで
きることを意味している。更に、フラッシュメモリセル
の内容の消去時、過消去が生じた場合にも、負電圧発生
回路から負電圧を印加する構成を採用することにより、
過消去に伴う閾値の変動による読出不能状態を除去する
ことができる。
ッシュメモリセルに閾値のバラツキが生じても、当該閾
値のバラツキの範囲よりも低い負電圧を非選択時にも印
加する構成を採用することにより、フラッシュメモリセ
ル、不揮発性半導体記憶装置の良品率を高めることがで
きることを意味している。更に、フラッシュメモリセル
の内容の消去時、過消去が生じた場合にも、負電圧発生
回路から負電圧を印加する構成を採用することにより、
過消去に伴う閾値の変動による読出不能状態を除去する
ことができる。
【0091】
【発明の効果】以上述べたように、本発明では、アドレ
ス駆動部から負電圧をワード線上に印加することによ
り、フラッシュメモリセルの消去に必要な回路構成を簡
略化できる。また、本発明においては、フラッシュメモ
リセルにおける閾値のバラツキによる読出不能状態をセ
ルの非選択時にも負電圧を印加しておくことにより、解
消できる。
ス駆動部から負電圧をワード線上に印加することによ
り、フラッシュメモリセルの消去に必要な回路構成を簡
略化できる。また、本発明においては、フラッシュメモ
リセルにおける閾値のバラツキによる読出不能状態をセ
ルの非選択時にも負電圧を印加しておくことにより、解
消できる。
【0092】更に、本発明は読出時にレベルシフタを介
さずにデコーダによりアドレスを選択し、選択したワー
ド線を駆動すること、デコーダとセルに接続されるワー
ド線の間に負電圧阻止用のPチャンネルトランジスタを
有しないことにより、ワード線を高速に駆動することが
できる。
さずにデコーダによりアドレスを選択し、選択したワー
ド線を駆動すること、デコーダとセルに接続されるワー
ド線の間に負電圧阻止用のPチャンネルトランジスタを
有しないことにより、ワード線を高速に駆動することが
できる。
【0093】また、書込時に行アドレスデコード部に高
電圧を印加しないので、アドレスデコード部を高耐圧構
造にする必要がなく、このことによっても、読出時にワ
ード線の高速駆動ができる。
電圧を印加しないので、アドレスデコード部を高耐圧構
造にする必要がなく、このことによっても、読出時にワ
ード線の高速駆動ができる。
【図1】本発明の一実施の形態に係る不揮発性半導体記
憶装置を説明するための概略構成図である。
憶装置を説明するための概略構成図である。
【図2】図1の不揮発性半導体記憶装置の動作を説明す
るための部分図である。
るための部分図である。
【図3】図1に示された不揮発性半導体記憶装置に使用
されるフラッシュメモリセルの一例を示す概略図であ
る。
されるフラッシュメモリセルの一例を示す概略図であ
る。
【図4】本発明の他の実施の形態に係る不揮発性半導体
記憶装置を説明するための概略構成図である。
記憶装置を説明するための概略構成図である。
【図5】従来の不揮発性半導体記憶装置における問題点
を説明するための概略構成図である。
を説明するための概略構成図である。
【図6】従来の不揮発性半導体記憶装置の他の構成例を
示すブロック図である。
示すブロック図である。
【図7】図6に示された不揮発性半導体記憶装置に使用
されるレベル変換回路を示す回路図である。
されるレベル変換回路を示す回路図である。
10 NANDゲート 11 Nチャンネルト
ランジスタ 12 Pチャンネルト
ランジスタ 13 Nチャンネルト
ランジスタ 14 Pチャンネルト
ランジスタ 15、151、152、15n フラッシュメモ
リセル 25、411、412、41n 負電圧発生回路 WL ワード線 BL ビット線
ランジスタ 12 Pチャンネルト
ランジスタ 13 Nチャンネルト
ランジスタ 14 Pチャンネルト
ランジスタ 15、151、152、15n フラッシュメモ
リセル 25、411、412、41n 負電圧発生回路 WL ワード線 BL ビット線
Claims (10)
- 【請求項1】 Nチャンネルのトランジスタと、Pチャ
ンネルトランジスタとによって構成され、アドレスデコ
ード信号に応じたレベル信号を出力するアドレス駆動部
と、コントロールゲートを備え、該コントロールゲート
に所定の電圧を印加することによって記憶内容を消去す
るメモリセルを含む不揮発性半導体記憶装置において、
前記メモリセルにデータを書き込む際に、前記アドレス
駆動部の出力電圧より高い電圧をアドレス駆動部の出力
に代えて、選択セルのコントロールゲートに印加する手
段と、前記Nチャンネルトランジスタのソース及びドレ
インのうちの一方の電極に、前記記憶内容を消去する
際、負電圧を印加し、当該負電圧を前記Nチャンネルト
ランジスタを介して、前記メモリセルのコントロールゲ
ートに与える負電圧発生回路を備え、これによって、前
記メモリセルの記憶内容を消去することを特徴とする不
揮発性半導体記憶装置。 - 【請求項2】 請求項1において、前記Nチャンネルト
ランジスタは、P型領域内に形成されたN型領域によっ
てソース及びドレイン電極を形成し、前記負電圧発生回
路は、前記N型領域と前記P型領域との間の順方向電圧
によって定まる電圧を前記負電圧として発生することを
特徴とする不揮発性半導体記憶装置。 - 【請求項3】 請求項2において、前記負電圧は、0〜
−0.6ボルトの範囲にあることを特徴とする不揮発性
半導体記憶装置。 - 【請求項4】 請求項1において、前記負電圧発生回路
は、書込/読出モードと、消去モードとをあらわすモー
ド信号を受け、前記モード信号が消去モードをあらわし
ている場合にのみ、前記負電圧を出力することを特徴と
する不揮発性半導体記憶装置。 - 【請求項5】 請求項1において、前記アドレス駆動部
を構成するNチャンネルトランジスタは、前記負電圧発
生回路に、一方の電極として接続されたソース、他方の
電極としてのドレイン、及び、ゲートを備え、他方、前
記アドレス駆動部のPチャンネルトランジスタは、Nチ
ャンネルトランジスタのゲートに接続されたゲートと、
Nチャンネルトランジスタのドレインに共通に接続され
たドレインと、電源電圧が与えられるソースとを有して
いることを特徴とする不揮発性半導体記憶装置。 - 【請求項6】 請求項5において、前記Nチャンネルト
ランジスタのドレインと前記Pチャンネルトランジスタ
のドレインとの共通接続点と、前記メモリセルのコント
ロールゲートとの間に接続されたもう一つのNチャンネ
ルトランジスタとを有することを特徴とする不揮発性半
導体記憶装置。 - 【請求項7】 互いに異なるチャンネルを有するトラン
ジスタを含むアドレス駆動部と、コントロールゲートを
備え、該コントロールゲートに所定の電圧を印加して記
憶内容を消去するメモリセルを含む不揮発性半導体記憶
装置において、前記メモリセルの記憶内容を消去する
際、前記アドレス駆動部を構成するトランジスタの一方
に含まれるPN接合部分に、順方向電圧を与える電圧発
生回路を有することを特徴とする不揮発性半導体記憶装
置。 - 【請求項8】 コントロールゲートと、共通のラインに
接続された電極とをそれぞれ有する複数のメモリセルを
備え、各メモリセルは個々に閾値を有している不揮発性
半導体記憶装置において、前記各メモリセルの閾値のバ
ラツキの範囲より低い負電圧を各メモリセルのコントロ
ールゲートに供給する電圧供給手段を有し、読出動作の
際、非選択のメモリセルのコントロールゲートに、前記
負電圧を印加しておき、前記複数のメモリセルにおける
過消去による誤読出を防止できることを特徴とする不揮
発性半導体記憶装置。 - 【請求項9】 請求項1において、前記各メモリセル
は、前記コントロールゲートの他に、フローティングゲ
ートを有すると共に、一導電型の半導体基板内に形成さ
れたソース領域、及び、ドレイン領域とを備え、前記ソ
ース領域及びドレイン領域は、それぞれ、前記半導体基
板と同一導電型で、且つ、前記半導体基板よりも高い不
純物濃度を有する第1の領域と、第1の領域と異なる導
電型の不純物を含み、前記第1の領域内に形成された第
2の領域とを有することを特徴とする不揮発性半導体記
憶装置。 - 【請求項10】 単一のNチャンネルのトランジスタ
と、当該Nチャンネルのトランジスタのドレインに、ド
レインを接続された単一のPチャンネルトランジスタと
によって構成され、両トランジスタの共通接続点からア
ドレスデコード信号に応じたレベル信号を出力するアド
レス駆動部と、コントロールゲートを備え、該コントロ
ールゲートに所定の電圧を印加することによって記憶内
容を消去するメモリセルを含む不揮発性半導体記憶装置
において、前記Nチャンネルトランジスタのソースに、
前記記憶内容を消去する際、負電圧を印加し、当該負電
圧を前記Nチャンネルトランジスタを介して、前記メモ
リセルのコントロールゲートに与える負電圧発生回路を
備え、これによって、前記メモリセルの記憶内容を消去
することを特徴とする不揮発性半導体記憶装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11591096A JPH09306187A (ja) | 1996-05-10 | 1996-05-10 | 不揮発性半導体記憶装置 |
EP97107436A EP0807936A3 (en) | 1996-05-10 | 1997-05-06 | Nonvolatile semiconductor memory device capable of supplying erasing voltage to a flash memory cell |
US08/853,675 US5787037A (en) | 1996-05-10 | 1997-05-09 | Non-volatile memory device which supplies erasable voltage to a flash memory cell |
KR1019970017893A KR100242517B1 (ko) | 1996-05-10 | 1997-05-09 | 소거 동작시 간단한 구조의 플래시 메모리 셀에 소거 가능 전압을 공급할 수 있는 비휘발성 반도체 기억 장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11591096A JPH09306187A (ja) | 1996-05-10 | 1996-05-10 | 不揮発性半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09306187A true JPH09306187A (ja) | 1997-11-28 |
Family
ID=14674244
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11591096A Pending JPH09306187A (ja) | 1996-05-10 | 1996-05-10 | 不揮発性半導体記憶装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5787037A (ja) |
EP (1) | EP0807936A3 (ja) |
JP (1) | JPH09306187A (ja) |
KR (1) | KR100242517B1 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE69721724T2 (de) * | 1997-02-28 | 2004-03-25 | Stmicroelectronics S.R.L., Agrate Brianza | Spannungspegelumsetzungsverfahren, insbesondere für nichtflüchtigen Speicher |
EP0920023B1 (en) * | 1997-11-26 | 2010-06-30 | STMicroelectronics Srl | Row decoder for a flash-EEPROM memory device with the possibility of selective erasing of a sub-group of rows of a sector |
WO1999030326A1 (en) * | 1997-12-05 | 1999-06-17 | Macronix International Co., Ltd. | Memory driver with variable voltage modes |
JPH11219596A (ja) * | 1998-02-03 | 1999-08-10 | Nec Corp | 半導体装置の電源回路 |
JP2000040379A (ja) * | 1998-07-21 | 2000-02-08 | Mitsubishi Electric Corp | 過消去防止装置及び過消去防止方法 |
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US6377502B1 (en) * | 1999-05-10 | 2002-04-23 | Kabushiki Kaisha Toshiba | Semiconductor device that enables simultaneous read and write/erase operation |
US6208561B1 (en) * | 2000-06-13 | 2001-03-27 | Advanced Micro Devices, Inc. | Method to reduce capacitive loading in flash memory X-decoder for accurate voltage control at wordlines and select lines |
US6477091B2 (en) * | 2001-03-30 | 2002-11-05 | Intel Corporation | Method, apparatus, and system to enhance negative voltage switching |
US6449211B1 (en) * | 2001-08-31 | 2002-09-10 | Intel Corporation | Voltage driver for a memory |
KR100476889B1 (ko) * | 2002-04-04 | 2005-03-17 | 삼성전자주식회사 | 플래쉬메모리의 워드라인디코더 |
US6650167B1 (en) | 2002-06-06 | 2003-11-18 | Broadcom Corporation | Multi-level/single ended input level shifter circuit |
KR100644224B1 (ko) * | 2005-12-06 | 2006-11-10 | 삼성전자주식회사 | 누설전류를 감소시키는 레벨 쉬프트 및 이를 포함하는불휘발성 반도체 메모리 장치의 블락 드라이버 |
KR100830589B1 (ko) * | 2007-04-17 | 2008-05-22 | 삼성전자주식회사 | 워드 라인으로 음의 고전압을 전달할 수 있는 고전압스위치를 갖는 플래시 메모리 장치 |
JP5101401B2 (ja) * | 2008-06-17 | 2012-12-19 | オンセミコンダクター・トレーディング・リミテッド | 半導体記憶装置 |
FR2953974B1 (fr) * | 2009-12-11 | 2012-01-13 | St Microelectronics Rousset | Procede de programmation d'un point-memoire du type non volatile electriquement programmable et effacable et dispositif de memoire correspondant |
KR20140080725A (ko) * | 2012-12-14 | 2014-07-01 | 에스케이하이닉스 주식회사 | 음전압 조절 회로 및 이를 포함하는 전압 생성 회로 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2679381B2 (ja) * | 1990-08-30 | 1997-11-19 | 日本電気株式会社 | 半導体記憶集積回路 |
US5222040A (en) * | 1990-12-11 | 1993-06-22 | Nexcom Technology, Inc. | Single transistor eeprom memory cell |
JP2835215B2 (ja) * | 1991-07-25 | 1998-12-14 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JPH06168597A (ja) * | 1992-03-19 | 1994-06-14 | Fujitsu Ltd | フラッシュメモリ及びレベル変換回路 |
JP2848223B2 (ja) * | 1993-12-01 | 1999-01-20 | 日本電気株式会社 | 不揮発性半導体記憶装置の消去方法及び製造方法 |
JP2581430B2 (ja) * | 1993-12-22 | 1997-02-12 | 日本電気株式会社 | 半導体記憶装置 |
JPH07287989A (ja) * | 1994-04-20 | 1995-10-31 | Toshiba Corp | 不揮発性半導体記憶装置 |
EP0690452A3 (en) * | 1994-06-28 | 1999-01-07 | Advanced Micro Devices, Inc. | Electrically erasable memory and method of erasure |
-
1996
- 1996-05-10 JP JP11591096A patent/JPH09306187A/ja active Pending
-
1997
- 1997-05-06 EP EP97107436A patent/EP0807936A3/en not_active Withdrawn
- 1997-05-09 US US08/853,675 patent/US5787037A/en not_active Expired - Lifetime
- 1997-05-09 KR KR1019970017893A patent/KR100242517B1/ko not_active IP Right Cessation
Also Published As
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---|---|
US5787037A (en) | 1998-07-28 |
KR100242517B1 (ko) | 2000-02-01 |
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KR970076847A (ko) | 1997-12-12 |
EP0807936A3 (en) | 1999-08-25 |
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Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
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