JPH09306187A

JPH09306187A - 不揮発性半導体記憶装置

Info

Publication number: JPH09306187A
Application number: JP11591096A
Authority: JP
Inventors: Masakazu Amauchi; 正和天内
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1996-05-10
Filing date: 1996-05-10
Publication date: 1997-11-28
Also published as: US5787037A; KR100242517B1; EP0807936A2; KR970076847A; EP0807936A3

Abstract

(57)【要約】【課題】フラッシュメモリセルに使用される消去回路
の構成を簡略化すると共に、フラッシュメモリセルにお
ける閾値のバラツキを防止でき、且つ、過消去による影
響をも防止できる不揮発性半導体記憶装置を提供するこ
とである。【解決手段】フラッシュメモリセルのゲートに接続さ
れるワード線を駆動する行駆動部とセルとの間に介在す
るトランジスタのＰＮ接合における順方向電圧より低い
負電圧を発生する負電圧発生回路を行駆動部に接続し、
この負電圧によりセル内容を消去する。また、非選択セ
ルに対して、閾値のバラツキ範囲より低い電圧を印加す
ることにより、過消去による影響を除去できると共に、
良品率を向上させることもできる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、記憶内容を電気的
に消去できるメモリセルを含む不揮発性半導体記憶装置
に関する。

【０００２】

【従来の技術】一般に、この種の不揮発性半導体記憶装
置は、行（ロウ）方向及び列（カラム）方向に配列され
た複数のメモリセルを備えている。この場合、各メモリ
セルとしては、情報の書込及び読出だけではなく、情報
を電気的に消去できる所謂フラッシュメモリによって構
成されたセル（以下、フラッシュメモリセルと呼ぶ）が
使用される場合がある。

【０００３】このようなフラッシュメモリセルは、通
常、一導電型の半導体基板に、チャネル領域を挟んで設
けられたドレイン及びソース領域を有すると共に、チャ
ネル領域上に、ゲート絶縁膜を介して設けられたフロー
ティングゲート、更に、このフローティングゲート上
に、絶縁膜を介して設けられたコントロールゲートとを
備えている。フラッシュメモリセルを使用した不揮発性
半導体記憶装置では、フラッシュメモリセルのドレイン
を列方向に延びるビット線に接続し、他方、コントロー
ルゲートを行方向に延びるワード線に接続した構成を有
しているのが普通である。

【０００４】更に、列方向に延びるビット線を選択する
ために、各ビット線には列デコーダが接続されると共
に、行方向に延びるワード線を選択するために、各ワー
ド線は行デコーダに接続されている。

【０００５】このような構成を有する不揮発性半導体記
憶装置では、書込、読出、及び、消去の動作の際、ドレ
イン及びソース領域、並びに、コントロールゲートに互
いに異なる電圧を印加する必要がある。

【０００６】ここで、フラッシュメモリセルの一般的な
動作を説明すると、書込動作の際、選択されたフラッシ
ュメモリセルのソース領域を０電位にすると共に、ドレ
イン領域及びコントロールゲートにそれぞれ６Ｖ及び１
２Ｖ程度の電圧を印加することにより、ドレイン領域か
らフローティングゲートに電荷を注入し、フローティン
グゲートに蓄積し、これによって、情報の書き込みが行
われている。また、読出動作は、選択されたフラッシュ
メモリセルのソース領域を０電位に維持すると共に、ド
レイン領域及びコントロールゲートにそれぞれ１Ｖ及び
５Ｖ程度の電圧を印加し、フローティングゲートに蓄積
された電荷に応じて変化する電流を検出することによっ
て行われている。

【０００７】更に、消去動作は、選択されたフラッシュ
メモリセルのドレイン領域を解放状態にすると共に、ソ
ース領域に１０Ｖ程度の電圧を印加する一方、コントロ
ールゲートに８Ｖ程度の電圧を印加することにより、フ
ローティングゲートの電荷を放出させることにより行わ
れている。

【０００８】このように、ワード線上に接続されたフラ
ッシュメモリのコントロールゲートには、当該ワード線
の選択の際、書込動作、読出動作、及び、消去動作の
際、互いに異なる正の電圧が印加されており、このた
め、ワード線には、複数の正電圧を発生する正電圧発生
回路が接続されている。

【０００９】一方、この種の不揮発性半導体記憶装置に
おいても、各フラッシュメモリの微細化が要求されてお
り、この結果として、ソース領域、ドレイン領域、及
び、コントロールゲートに印加される電圧を低電圧化す
ることも、企図されている。特に、消去動作の際、ソー
ス領域の電圧と、コントロールゲートの電圧との間の相
対的な電位差を８Ｖ程度にできるメモリセルも提案され
ている。

【００１０】このようなメモリセルを用いて、ソース領
域の電圧を７．５Ｖにする一方、コントロールゲートの
電圧を−０．５Ｖにし、ソース−コントロールゲート間
の電位差を８Ｖ程度にすることも考慮されている。しか
しながら、このように、負の電圧を印加するためには、
正電圧発生回路の他に、負電圧発生回路も必要となり、
回路構成は非常に複雑になってしまうため、上記したメ
モリセルを用い、低負電圧による消去動作を行うための
具体的な回路構成については提案されていないのが実情
である。

【００１１】ここで、図５を参照して、１．５Ｖ程度の
比較的低い負電圧を印加することによりメモリセルの内
容を消去する不揮発性半導体記憶装置にも、適用できる
と考えられる回路を説明する。尚、図示された回路にお
いて、実際には、消去動作の際、−１０Ｖ程度の大きな
負電圧を印加しているが、ここでは、本発明の理解を容
易にするために、−１．５Ｖ程度の負電圧を印加するも
のとして説明する。

【００１２】図５において、ワード線ＷＬにコントロー
ルゲートＣＧを接続された複数のフラッシュメモリセル
１５を備えている。この図では、図示を簡略化するため
に、複数のフラッシュメモリセルを単一のフラッシュメ
モリ１５によって代表して示している。また、ワード線
ＷＬも一本ではなく、それぞれアドレスの異なる複数の
ワード線が設けられているが、これも図示を簡略化する
ために、複数のワード線を単一のワード線ＷＬによって
代表して示している。

【００１３】まず、アドレス信号ＡＤ１〜ｎが行駆動部
（以下、アドレス駆動部と呼ばれても良い）に与えられ
る。ここで、当該行方向のフラッシュメモリ１５が選択
される場合には、全てのアドレス信号ＡＤ１〜ｎが論
理”１”となり、非選択時には、少なくとも一つのアド
レス信号ＡＤ１〜ｎが論理”０”となる。

【００１４】一方、図示された不揮発性半導体記憶装置
には、書込、読出動作をあらわす第１のモード信号ＷＲ
及び消去動作をあらわす第２のモード信号ＥＲが与えら
れている。

【００１５】ここで、行駆動部は、アドレス信号ＡＤ１
〜ｎを受けるＮＡＮＤゲート１０を有すると共に、ゲー
トを互いに共通に接続されたＮチャンネルトランジスタ
１１とＰチャンネルトランジスタ１２とを備えている。
また、Ｎチャンネルトランジスタ１１のソース領域は接
地されており、そのドレイン領域は、Ｐチャンネルトラ
ンジスタ１２のドレイン領域に接続されている。一方、
Ｐチャンネルトランジスタ１２のソース領域は、電源電
圧ＶDDを供給する電圧源（図示せず）に接続されてい
る。

【００１６】一方、第１及び第２のモード信号ＷＲ及び
ＥＲは、ＮＯＲゲート３１を介してもう一つのＮＯＲゲ
ート２８に与えられると共に、第１及び第２の正電圧発
生回路２９及び３０、第１及び第２の負電圧発生回路１
７及び２２にも与えられている。ここで、第１及び第２
の正電圧発生回路２９及び３０は、それぞれ第１及び第
２の正電圧ＶA 及びＶB を発生し、他方、第１及び第２
の負電圧発生回路１７及び２２は第１及び第２の負電圧
ＶD 及びＶD をそれぞれ発生する。

【００１７】前述した電圧の内、第１の正電圧ＶA はＮ
チャンネルトランジスタ１３のゲートに与えられる一
方、第２の負電圧ＶC はＰチャンネルトランジスタ１４
に与えられている。

【００１８】更に、第２の正電圧ＶB はＰチャンネルト
ランジスタ２６のソースに供給されると共に、０Ｖを含
む第１の負電圧ＶD はＰチャンネルトランジスタ１９の
ソースに与えられている。ここで、第１の負電圧ＶD が
与えられるＰチャンネルトランジスタ１９のソースとゲ
ートは共通に接続されており、且つ、そのドレインはワ
ード線ＷＬに接続されている。一方、第２の正電圧ＶB
はＰチャンネルトランジスタ２６のソースに与えられる
と共に、ＮＯＲゲート２８に接続されたインバータ２７
に供給されている。また、Ｐチャンネルトランジスタ２
６のドレインも、Ｐチャンネルトランジスタ１９と同様
に、ワード線ＷＬに接続されている。

【００１９】尚、ＮＡＮＤゲート１０、ＮＯＲゲート２
８、ＮＯＲゲート３１の正電源はＶDD、負電源は接地電
位に接続される。

【００２０】また、第１の正電圧発生回路２９、第２の
正電圧発生回路３０、第１の負電圧発生回路１７、第２
の負電圧発生回路２２、ＮＯＲゲート３１は図示しない
アドレスの異なる他のワード線の回路と共用することが
でき、その場合は正電圧ＶA及びＶB 、負電圧ＶC 及び
ＶD 、ＮＯＲゲート３１の出力は他のワード線に接続さ
れる。

【００２１】この構成を有する不揮発性半導体記憶装置
の読出、書込、及び、消去動作を説明する。ここで、図
示された例では、低電圧化のために、電源電圧ＶDDとし
て、３．３Ｖ、及び、フラッシュメモリ１５のソースに
スイッチ回路３５を介して与えられる電源電圧ＶPPとし
て７．５Ｖの電圧が印加されているものとして説明す
る。

【００２２】まず、読出動作の際には、第１及び第２の
モード信号ＷＲ及びＥＲとして、論理”０”が与えられ
る。この時、第１及び第２の正電圧発生回路２９及び３
０は第１及び第２の正電圧ＶA 及びＶB として、それぞ
れ電源電圧に等しい電圧（３．３Ｖ）を発生しているも
のとする。一方、第１及び第２の負電圧発生回路１７及
び２２は第１及び第２の負電圧ＶD 及びＶC として、０
Ｖ及び−５Ｖをそれぞれ供給しているものとする。更
に、フラッシュメモリ１５のソースはスイッチ回路３５
を介して接地されているものとする。

【００２３】この状態で、ワード線ＷＬが非選択状態に
ある場合、ＮＡＮＤゲート１０の出力が論理”１”とな
って、Ｎチャンネルトランジスタ１１がオンし、他方、
Ｐチャンネルトランジスタ１２がオフするため、ワード
線ＷＬの電位は０Ｖとなって、読出動作は行われない。

【００２４】一方、ワード線ＷＬが選択された場合、ア
ドレス信号ＡＤ１〜ｎが全て論理”１”となり、ＮＡＮ
Ｄゲート１０からは、論理”０”がＮＯＲゲート２８
と、Ｐ及びＮチャンネルトランジスタ１２及び１１の共
通に接続されたゲートに与えられる。この結果、ワード
線ＷＬ上のａ点には、Ｐチャンネルトランジスタ１２を
通して、電源電圧ＶDDが、オン状態にあるＮ及びＰチャ
ンネルトランジスタ１３及び１４を介してワード線ＷＬ
上に与えられる。一方、Ｐチャンネルトランジスタ２６
及び１９はオフ状態にあり、このため、ワード線ＷＬは
電源電圧ＶDDまでチャージされ、フラッシュメモリ１５
のコントロールゲートＣＧには、電源電圧ＶDDが与えら
れる。結果として、フラッシュメモリ１５のドレインを
介して読出信号が出力される。

【００２５】次に、書込動作の際には、第１のモード信
号ＷＲとして論理”１”が与えられ、第２のモード信号
ＥＲとして論理”０”が与えられる。この状態では、第
１及び第２の正電圧発生回路２９及び３０は、第１及び
第２の正電圧ＶA 及びＶB として、２Ｖ及び７．５Ｖの
電圧を発生する。他方、第１及び第２の負電圧発生回路
１７及び２２は、第１及び第２の負電圧ＶD 及びＶC と
して、０Ｖ及び−５Ｖの電圧を発生する。更に、フラッ
シュメモリ１５のソースには、スイッチ回路３５を介し
て７．５Ｖの電源電圧ＶPPが与えられている。

【００２６】一方、上記した論理”１”及び論理”０”
の第１及び第２のモード信号ＷＲ及びＥＲが与えられる
と、ＮＯＲゲート３１及び２７、インバータ２７を介し
てＰチャンネルトランジスタ２６がオン状態となると共
に、Ｐチャンネルトランジスタ１９はオフ状態にある。

【００２７】いま、ワード線ＷＬが非選択状態にある場
合、ＮＡＮＤゲート１０の出力は論理”１”となり、こ
のため、読出動作の場合と同様に、Ｎチャンネルトラン
ジスタ１１がオンとなる。したがって、ワード線ＷＬ上
の電位は０Ｖとなる。

【００２８】一方、ワード線ＷＬが選択されると、アド
レス信号ＡＤ１〜ｎは全て論理”１”となり、ＮＡＮＤ
ゲート１０の出力は論理”０”となる。これによって、
Ｐチャンネルトランジスタ１２がオン状態となり、ワー
ド線ＷＬのａ点には、電源電圧ＶDDが供給される。

【００２９】この時、Ｎチャンネルトランジスタ１３は
２Ｖの第１の正電圧ＶA によりオフ状態となっており、
他方、Ｐチャンネルトランジスタ１４は−５Ｖの第２の
負電圧ＶC によりオン状態となっている。また、Ｐチャ
ンネルトランジスタ１９はオフ状態にあり、Ｐチャンネ
ルトランジスタ２６はオン状態にあるから、ワード線Ｗ
Ｌ上には、第２の正電圧発生回路３０から、第２の正電
圧ＶB として７．５Ｖが与えられる。

【００３０】更に、消去動作の際には、第１のモード信
号ＷＲとして、論理”０”が与えられ、第２のモード信
号ＥＲとして、論理”１”が与えられる。また、第１及
び第２の正電圧発生回路２９及び３０は、それぞれ第１
及び第２の正電圧ＶA 及びＶB として、０Ｖ及び３．３
Ｖの電圧を発生すると共に、第１の負電圧発生回路１７
は、第１の負電圧ＶD として、Ｐチャンネルトランジス
タ１９の閾値電圧の絶対値ＶTPが１Ｖの場合、例えば、
−１．５Ｖを発生するものとし、他方、第２の負電圧発
生回路２２は第２の負電圧ＶC として０Ｖを発生する。
一方、フラッシュメモリ１５のソースには、電源電圧Ｖ
PPとして、７．５Ｖの電圧が印加されており、且つ、ド
レインはオープン状態におかれている。

【００３１】この状態で、アドレス信号ＡＤ１〜ｎのう
ち、少なくとも１つ以上が”０”であれば、Ｎチャンネ
ルトランジスタ１１及び１３、Ｐチャンネルトランジス
タ１４がオンし、且つ、Ｐチャンネルトランジスタ２６
はオフになる。

【００３２】この時、Ｐチャンネルトランジスタ１９は
オン状態になっているから、ワード線ＷＬ上には、第１
の負電圧ＶD からＰチャンネルトランジスタ１９の閾値
電圧の絶対値ＶTPを差し引いた電位、即ち、ＶD −／Ｖ
TP／の電位（−０．５Ｖ）が与えられ、この０．５Ｖの
電位はフラッシュメモリ１５のコントロールゲートＣＧ
に供給される。

【００３３】前述したように、フラッシュメモリ１５の
ソースには、電源電圧ＶPPとして７．５Ｖの電圧が印加
されているから、結局、フラッシュメモリ１５のコント
ロールゲートＣＧとソースとの間の電位差は８Ｖとな
り、フラッシュメモリ１５の記憶内容を消去できる電圧
がコントロールゲートＣＧとソースとの間に印加される
ことになる。

【００３４】次に、特開平６−１６８，５９７号公報に
は、読出、書込、及び、消去動作時に、それぞれ電圧を
変えてワード線を駆動する別の回路が開示されている。
この回路でも、書込時の選択したワード線には、読出時
の電源電圧より高い電圧を印加し、他方、消去時のワー
ド線には負電圧を印加している。この回路では、図６に
示すように、読出、書込、及び、消去動作時にそれぞれ
デコード部とアドレス駆動部の電源電圧を変えることに
より、それぞれの動作時で所望の電圧をワード線に与え
ている。そのため、デコード部の前段にアドレス信号の
信号レベルを各動作時に応じた電圧の信号にレベル変換
するために、図７に示すようなレベル変換回路が設けら
れている。更に、アドレス駆動部として、消去動作時に
おいて、負電圧を切り替えて発生できるように、２つの
レベル変換器、及び、当該レベル変換器によって制御さ
れるＮ及びＰチャンネルトランジスタ対によって構成さ
れるトランジスタ回路が設けられている。

【００３５】

【発明が解決しようとする課題】図５では、フラッシュ
メモリ１５の消去動作をフラッシュメモリ１５のコント
ロールゲートＣＧに低い電圧を与えることによって消去
動作が行えることを説明するために、第１の負電圧発生
回路１７では、−１．５Ｖ程度の低い電圧を発生するも
のとして説明した。

【００３６】しかしながら、実際には、前述したよう
に、第１の負電圧発生回路１７は−１０Ｖ程度の−１．
５Ｖより可なり低い電圧を発生することにより、フラッ
シュメモリ１５の消去動作が行われている。このため、
第１の負電圧発生回路１７の回路構成は非常に複雑であ
り、且つ、広い面積を必要としている。また、図５に示
された不揮発性半導体記憶装置は、第１の負電圧発生回
路１７及び第２の負電圧発生回路２２を必要とするた
め、構成上、複雑となってしまう。

【００３７】更に、読出／書込期間中にも、第２の負電
圧発生回路２２を動作させる必要があるため、消費電流
が多くなり、低電力化の要求に応えられないという欠点
もある。

【００３８】更に言えば、消去動作以外の書込動作或い
は読出動作の際に、ワード線ＷＬ上に０〜ＶDDＶの振
幅、即ち、フル振幅の電圧を与えるために、第２の負電
圧発生回路２２は、Ｐチャンネルトランジスタ１４のゲ
ートに充分な負電圧を与える必要があると言う欠点のほ
かに、Ｐチャンネルトランジスタ１４の挿入により、行
駆動部とワード線間の抵抗分が大きくなり、ワード線の
充電時間が長くなるという欠点もある。

【００３９】次に、特開平６−１６８，５９７号公報で
開示された回路では、読出時及び消去時における電圧だ
けでなく、書込時に選択したワード線に与える電圧もデ
コーダ、アドレス駆動部を介して出力している。一般
に、フラッシュメモリでは書込時には入出力部、論理回
路部の電源電圧ＶDDの２倍以上の高電圧を選択したワー
ド線に印加して、選択したセルのフローティングゲート
に電荷を注入する必要がある。アドレス線上には、電源
電圧ＶDDで動作する論理ゲートが接続されているから、
書込時には、デコーダ部、アドレス駆動部はＶDDの２倍
以上の電圧で動作するため、アドレス入力の信号のレベ
ルを変換するレベルシフタ、即ち、レベル変換器が必ず
必要である。

【００４０】フラッシュメモリ等の不揮発性メモリで
は、一般に、１つのアドレスのセルの読出に要する時間
に対して書込、消去に要する時間は桁違いに長い時間が
必要である。例えば、１アドレスのセルの読出時間が数
ＮＳ〜数百ＮＳに対して、書込時間は数μＳ〜数百μ
Ｓ、消去時間は数百ｍＳ〜数ｍＳである。これは、読出
時間はトランジスタのスイッチング時間で決まるのに対
して、書込、消去はフローティングゲートへの電荷の注
入、放出が必要であり、これには、一定の時間が必要だ
からである。

【００４１】したがって、アドレスが決定してからデコ
ーダでワード線を選択して駆動するまでの時間も書込、
消去時より、読出時に高速性が要求される。

【００４２】しかし、読出時にも、特開平６−１６８，
５９７号公報のように、レベルシフタを介してアドレス
の選択をしてワード線の選択をしたのでは、以下のよう
な問題がある。

【００４３】一般的に、レベルシフタは、入力の論理が
変化してから出力の論理が変化するまでに、インバータ
等の論理ゲートの信号の変化時間より時間がかかる。例
えば、インバータのスイッチング速度が数百ｐＳなのに
対して、レベルシフタのスイッチング速度は数ｎＳであ
る。その理由は、例えば、図７のレベル変換回路におい
ても、プルアップ用のトランジスタＴＰ６、プルダウン
用のトランジスタＴＮ６が設けられているため、これが
入力の論理が変化した場合には、このプルダウン、プル
アップ用のトランジスタの論理変化と、入力の信号の論
理がぶつかり合い、入力の論理が打ち勝って、出力の論
理が安定した状態に変化するまで時間がかかるからであ
る。また、入力が変化する時は、この論理のぶつかり合
いのため、レベル変換回路に入力電流が流れるため、レ
ベル変換回路の前段のＴＰ４、ＴＮ４からなるバッファ
の出力の論理の変化にも時間がかかることになる。これ
は、読出時のアドレスデコーダの様に、入力信号の電圧
レベルと出力信号の電圧レベルが同じである場合でも、
レベルシフタを介する限り、同様に遅延を生じる。尚、
特開平６−１６８，５９７号公報には、様々なレベルシ
フタの例が記載されているが、いずれのレベルシフタで
も、レベルシフタにより信号の遅延が生じることは同じ
である。また、いずれのレベルシフタにも入力の変化時
に貫通電流が流れるという問題がある。

【００４４】更に、不揮発性半導体装置の大容量化、高
速化のため、プロセスの微細化に伴ってゲート酸化膜厚
も薄くする必要がある。この様に、ゲート酸化膜厚が薄
くなるにしたがって、ＭＯＳトランジスタの耐圧も低下
してしまう。

【００４５】一方、特開平６−１６８，５９７号公報で
は、アドレスデコーダ部の電源の書込時には高電圧を印
加する必要がある。

【００４６】上記した点を考慮すると、書込時の電圧が
ＭＯＳトランジスタの耐圧を越える場合には、アドレス
デコーダ部自体をゲート酸化膜厚を厚くする等の高耐圧
構造にする必要がある。このことは更にアドレスデコー
ダ部のスピードの低下をもたらす。

【００４７】一方、この種のフラッシュメモリセルで
は、情報を書き込まれた状態のセルと、未書き込み状態
にあるセルとでは、閾値電圧が変化するのが普通であ
る。したがって、書込状態にあるセルと未書込状態にあ
るセルとが混在している場合、一定の負電圧を印加する
ことによって消去した場合、書込状態にあるセルの閾値
が負の値となって、ゲートを接地した状態においてもオ
ンになるデプリーション状態になってしまう現象、所
謂、過消去が生じる。このような過消去が生じたセルが
混在してしまうと、非選択の状態においても電流が流れ
てしまうため、情報を正確に読み出すことができなくな
ってしまう。この過消去を防止するため、通常、全ての
セルに情報を書き込んだ後、全てのセルの情報を消去す
る操作が行われている。

【００４８】しかしながら、上記した操作は、フラッシ
ュメモリセルが高密度化するにしたがって、より複雑、
且つ、長い時間が必要になるという欠点がある。

【００４９】本発明の目的は、消去時、簡単な構成によ
りフラッシュメモリセルに印加できる不揮発性半導体記
憶装置を提供することである。

【００５０】本発明の他の目的は、行駆動部とワード線
との間に、Ｐチャンネルトランジスタを挿入する必要の
ない不揮発性半導体記憶装置を提供することである。

【００５１】本発明の他の目的は、読出時に高速にワー
ド線の選択ができる不揮発性半導体記憶装置を提供する
ことである。

【００５２】本発明の更に他の目的は、アドレスデコー
ダに高電圧を印加する必要のない不揮発性半導体記憶装
置を提供することである。

【００５３】本発明の更に他の目的は、過消去が生じて
も正しい情報を読み出すことができる不揮発性半導体記
憶装置を提供することである。

【００５４】

【課題を解決するための手段】本発明の一実施の形態に
よれば、Ｎチャンネルのトランジスタと、Ｐチャンネル
トランジスタとによって構成され、アドレスデコード信
号に応じたレベル信号を出力するアドレス駆動部と、コ
ントロールゲートを備え、該コントロールゲートに所定
の電圧を印加することによって記憶内容を消去するメモ
リセルを含む不揮発性半導体記憶装置において、前記メ
モリセルにデータを書き込む際に、前記アドレス駆動部
の出力電圧より高い電圧をアドレス駆動部の出力に代え
て、選択セルのコントロールゲートに印加する手段と、
前記Ｎチャンネルトランジスタのソース及びドレインの
うちの一方の電極に、前記記憶内容を消去する際、負電
圧を印加し、当該負電圧を前記Ｎチャンネルトランジス
タを介して、前記メモリセルのコントロールゲートに与
える負電圧発生回路を備え、これによって、前記メモリ
セルの記憶内容を消去する不揮発性半導体記憶装置が得
られる。

【００５５】本発明の他の実施の形態によれば、互いに
異なるチャンネルを有するトランジスタを含むアドレス
駆動部と、コントロールゲートを備え、該コントロール
ゲートに所定の電圧を印加して記憶内容を消去するメモ
リセルを含む不揮発性半導体記憶装置において、前記メ
モリセルの記憶内容を消去する際、前記アドレス駆動部
を構成するトランジスタの一方に含まれるＰＮ接合部分
に、順方向電圧を与える電圧発生回路を有する不揮発性
半導体記憶装置が得られる。

【００５６】本発明の更に別の実施の形態によれば、コ
ントロールゲートと、共通のビット線と所定電位点に接
続された電極とを有する複数のメモリセルを備え、メモ
リセルは個々に閾値を有している不揮発性半導体記憶装
置において、前記各メモリセルの閾値のバラツキの範囲
より低い負電圧を各メモリセルのコントロールゲートに
供給する電圧供給手段を有し、読出の際に、非選択のメ
モリセルのコントロールゲートに前記負電圧を印加して
おき、前記複数のメモリセルにおける過消去の影響を防
止できる不揮発性半導体記憶装置が得られる。

【００５７】

【発明の実施の形態】図１を参照すると、本発明の一実
施の形態に係る不揮発性半導体記憶装置には、図５と同
様に、アドレス信号ＡＤ１〜ｎ及び第１及び第２のモー
ド信号ＷＲ及びＥＲが与えられている。また、図示され
た不揮発性半導体記憶装置においても、行駆動部（即
ち、アドレス駆動部）及び行駆動部に接続されたワード
線ＷＬが備えられており、このワード線ＷＬに沿う行方
向に、複数のフラッシュメモリセルがワード線ＷＬに接
続されている。尚、図１では、単一のフラッシュメモリ
セル１５のみが示されており、これによって、複数のフ
ラッシュメモリセルを代表してあらわしている。また、
ワード線も、単一のワード線ＷＬのみが示されており、
これによって、複数のワード線を代表してあらわしてい
る。

【００５８】更に、図５と同様に、第１及び第２の正電
圧発生回路２９及び３０、ＮＯＲゲート２８、３１、イ
ンバータ２７、及び、Ｐチャンネルトランジスタ２６が
設けられており、且つ、フラッシュメモリセル１５のソ
ースには、スイッチ回路３５を介して、選択的に電源電
圧ＶPPが与えられている。

【００５９】この場合、ＮＡＮＤゲート１０、ＮＯＲゲ
ート２８、ＮＯＲゲート３１の正電源はＶDD、負電源は
接地電位に接続される。

【００６０】また、第１の正電圧発生回路２９、第２の
正電圧発生回路３０、第１の負電圧発生回路１７、第２
の負電圧発生回路２２、ＮＯＲゲート３１は図示しない
アドレスの異なる他のワード線の回路と共用することが
でき、その場合は、正電圧ＶA 及びＶB 、負電圧ＶC 及
びＶD 、ＮＯＲゲート３１の出力は他のワード線の回路
に接続される。

【００６１】図１に示された各フラッシュメモリセル１
５は、ドレイン領域及びソース領域を備えると共に、フ
ローティングゲートＦＧ及びコントロールゲートＣＧを
も備えている。また、図示された不揮発性半導体記憶装
置には、ワード線ＷＬと行駆動部との間に、図５と同様
に、Ｎチャンネルトランジスタ１３が配置されている
が、Ｐチャンネルトランジスタ１４が配置されていない
点、及び、単一の負電圧発生回路２５が設けられている
点で、図５と異なっている。尚、第１の正電圧発生回路
２９、第２の正電圧発生回路３０、ＮＯＲゲート３１は
図示しないアドレスの異なる他のワード線の回路と共用
しており、正電圧ＶA 及びＶB 、負電圧ＶC 及びＶD 、
ＮＯＲゲート３１の出力は他のワード線の回路に接続さ
れる。

【００６２】より具体的に言えば、負電圧発生回路２５
は、行駆動部を構成するＮチャンネルトランジスタ１１
のソース領域に接続されており、第２のモード信号ＥＲ
を受けて動作する。この例においても、行駆動部は、Ｎ
チャンネルトランジスタ１１、当該Ｎチャンネルトラン
ジスタ１１に対して、ゲートを共通に接続されたＰチャ
ンネルトランジスタ１２、及び、両トランジスタ１１、
１２のゲートに接続されたＮＡＮＤゲート１８によって
構成されており、アドレス信号ＡＤ１〜ｎはＮＡＮＤゲ
ート１８に接続されている。また、Ｎチャンネルトラン
ジスタ１１のドレイン領域はＰチャンネルトランジスタ
１２のドレイン領域に接続されており、Ｐチャンネルト
ランジスタ１２のソース領域には、図示しない電源から
電源電圧ＶDDが与えられている。

【００６３】ここで、電源電圧ＶDD及びＶPPとして、そ
れぞれ３．３Ｖ及び７．５Ｖが印加されるものとする。
また、第１の正電圧発生回路２９は第１の正電圧ＶA と
して、３．３Ｖ或いは２Ｖの電圧を選択的に発生できる
ものとし、第２の正電圧発生回路は第２の正電圧ＶB と
して、３．３Ｖ或いは７．５Ｖの電圧を選択的に発生で
きるものとする。更に、図示された負電圧発生回路２５
は、０Ｖ或いは−０．５Ｖの負電圧ＶE を選択的に発生
するものとする。この関係で、フラッシュメモリセルセ
ル１５としては、後述するように、上記した負電圧ＶE
の印加によって消去できるものが使用される。

【００６４】次に、図１に示された不揮発性半導体記憶
装置の読出、書込、及び、消去動作について説明する。

【００６５】まず、フラッシュメモリセル１５のワード
線ＷＬが非選択の場合、アドレス信号ＡＤ１〜ｎの少な
くとも１つ以上が論理”０”となり、ＮＡＮＤゲート１
８の出力は論理”１”となる。このため、ワード線ＷＬ
上のａ点の電位は低電位（０電位）となり、フラッシュ
メモリセル１５に対する読出動作及び書込動作は行われ
ない。

【００６６】一方、フラッシュメモリセル１５が選択さ
れると、アドレス信号ＡＤ１〜ｎの全てが論理”１”と
なり、ワード線ＷＬ上のａ点には、電源電圧ＶDDが印加
される状態になる。

【００６７】今、ワード線ＷＬが選択状態にあるものと
して、図１に示された不揮発性半導体記憶装置の読出動
作を説明する。この場合、図５と同様に、第１のモード
信号ＷＲ及び第２のモード信号ＥＲとして、それぞれ論
理”０”が与えられる。結果として、第１及び第２の正
電圧発生回路２９及び３０は、第１及び第２の正電圧Ｖ
A 及びＶB として、電源電圧ＶDDに等しい３．３Ｖの電
圧を発生する。一方、負電圧発生回路２５は論理”０”
の第２のモード信号ＥＲを受けて、０Ｖの負電圧ＶE を
発生すると共に、フラッシュメモリセル３５のソースは
スイッチ回路３５を介して接地されている。

【００６８】この状態で、ワード線ＷＬに挿入されたＮ
チャンネルトランジスタ１３はオンとなり、他方、第２
の正電圧発生回路３０に接続されたＰチャンネルトラン
ジスタ２６はオフとなる。この結果、ワード線ＷＬは、
３．３Ｖの電源電圧ＶDDまで充電され、フラッシュメモ
リセル１５のコントロールゲートＣＧには３．３Ｖの電
圧が印加され、フラッシュメモリセル１５の読出動作が
可能になる。尚、選択したワード線ＷＬを３．３Ｖの電
源電圧ＶDDまで高速に充電するためには、Ｎチャンネル
トランジスタ１３のＶT は−０．５Ｖ〜０．１Ｖである
ことが望ましい。これは、ワード線ＷＬの電圧がＮチャ
ンネルトランジスタ１３のＶT 分だけ低下するのをでき
るだけ避けるためである。

【００６９】一方、書込動作の場合には、第１のモード
信号ＷＲとして論理”１”が与えられ、第２のモード信
号ＥＲとして論理”０”が与えられる。この時、第１の
正電圧発生回路２９は第１の正電圧ＶA として２Ｖの電
圧を発生し、他方、第２の正電圧発生回路３０は電源電
圧ＶPPに等しい７．５Ｖの電圧を第２の正電圧ＶB とし
て発生する。また、フラッシュメモリセル１５のソース
は接地されている。

【００７０】この状態では、Ｎチャンネルトランジスタ
１３はオフとなり、Ｐチャンネルトランジスタ２６がオ
ンとなる。このため、ワード線ＷＬには、第２の正電圧
ＶBとして電源電圧ＶPPに等しい７．５Ｖの電圧が印加
され、この電圧はフラッシュメモリセル１５のコントロ
ールゲートＣＧに供給され、フラッシュメモリセル１５
は書込動作が可能な状態になる。

【００７１】この時、Ｎチャンネルトランジスタ１３が
例えばＶT ＝−０．５Ｖのデプレッショントランジスタ
であっても問題なくオフできる。その理由は、Ｎチャン
ネルトランジスタのゲート電圧が２Ｖであるのに対し
て、ドレイン電圧、ソース電圧はそれぞれ７．５Ｖ、
３．３Ｖであり、ドレイン、ソース電圧に対してゲート
電圧が充分低いからである。

【００７２】また、ＮＯＲゲート２８のハイレベル出力
電圧が３．３Ｖであるのに対してインバータ２７の電源
電圧は７．５Ｖであり、インバータ２７に対して中間電
位が入力されることになる。しかし、インバータ２７の
Ｎチャンネルトランジスタの電流駆動能力をＰチャンネ
ルトランジスタの電流駆動能力より充分大きくなるよう
に、トランジスタのサイズを設計すれば、インバータ２
７は０Ｖに近い電圧を出力し、Ｐチャンネルトランジス
タ２６をオン状態にできる。この時、インバータ２７に
は、貫通電流が流れるが、書込時のセルに流れる電流に
比べて充分小さいため問題とならない。インバータ２７
にはこの時を除いて、貫通電流が流れることはない。

【００７３】次に、図示された不揮発性半導体記憶装置
におけるフラッシュメモリセル１５の消去動作について
説明する。この場合、フラッシュメモリセル１５のソー
スには、電源電圧ＶPPがスイッチ回路３５を介して、印
加され、他方、ドレインはオープン状態に置かれる。こ
こでは、電源電圧ＶPPとして、７．５Ｖ程度の低い電圧
がフラッシュメモリセル１５のソースに印加されるもの
とする。

【００７４】また、図示された例では、少なくとも１つ
以上が論理”０”となるようなアドレス信号ＡＤ１〜ｎ
が与えられ、消去動作が行われるものとし、このため、
消去動作時には、Ｎチャンネルトランジスタ１１がオン
状態となる。

【００７５】更に、消去動作の際には、第１及び第２の
モード信号ＷＲ及びＥＲとして、論理”０”及び”１”
がそれぞれ与えられ、第１及び第２の正電圧発生回路２
９及び３０は、第１及び第２の正電圧ＶA 及びＶB とし
て、電源電圧ＶDDに等しい３．３Ｖの電圧を発生する。
この結果、Ｎチャンネルトランジスタ１３はオンの状態
となり、他方、Ｐチャンネルトランジスタ２６はオフの
状態になる。

【００７６】一方、負電圧発生回路２５は、論理”１”
の第２のモード信号ＥＲを受けると、０電位に代えて、
−０．５Ｖの負電圧ＶE を発生する。この負電圧ＶE は
Ｎチャンネルトランジスタ１１、１３、及び、ワード線
ＷＬを介して、フラッシュメモリセル１５のコントロー
ルゲートＣＧに印加される。

【００７７】このように、消去動作の際に、行駆動部に
接続された負電圧発生回路２５から−０．５Ｖの負電圧
が印加された場合のＮチャンネルトランジスタ１１及び
１３の状態を図２をも併せ参照して説明する。図２で
は、簡略化するために、２つのＮチャンネルトランジス
タ１１及び１３の概略構成及びその電気的接続関係のみ
が示されている。図２に示すように、Ｐ型半導体基板３
１の一表面に、Ｎチャンネルトランジスタ１１及び１３
が形成されている。

【００７８】更に具体的に言えば、図示されたＮチャン
ネルトランジスタ１１は、Ｎ型不純物を拡散することに
よって形成されたＮチャンネルトランジスタ１１のソー
ス領域１１１及びドレイン領域１１２とを備え、両領域
１１１、１１２間にはチャネル領域が形成されている。
また、チャネル領域上には、ゲート絶縁膜（図示せず）
を介して、ゲート１１３が設けられている。

【００７９】一方、Ｎチャンネルトランジスタ１３は、
同様にＮ型不純物によって形成されたソース領域１３１
及びドレイン領域１３２を備えると共に、そのチャネル
領域上にはゲート絶縁膜を介してゲート１３３が形成さ
れている。

【００８０】図２において、Ｎチャンネルトランジスタ
１１がオンの状態にあるものとし、且つ、Ｎチャンネル
トランジスタ１３もオンの状態にあるものとする。この
状態で、Ｎチャンネルトランジスタ１１のソース領域１
１１に負電圧（−Ｖ）が印加されると、その負電圧（−
Ｖ）が大きい場合、Ｎチャンネルトランジスタ１１にお
けるソース領域１１１とＰ型半導体基板３１との間は、
順方向にバイアスされることになる。この結果、ソース
領域１１１とＰ型半導体基板３１との間には、順方向に
電流が流れることになる。

【００８１】しかしながら、負電圧（−Ｖ）が上記した
ように、−０．５Ｖ程度と低く、Ｎチャンネルトランジ
スタ１１及び１３中のＰＮ接合（即ち、ダイオード）の
順方向特性の遮断領域を越えない場合には、Ｎチャンネ
ルトランジスタ１１のソース領域１１１に負電圧（−
Ｖ）を印加することによって、Ｎチャンネルトランジス
タ１３を介してワード線ＷＬ上に負電圧を印加すること
ができる。

【００８２】このように、行駆動部に接続された負電圧
発生回路２５から低負電圧を発生し、且つ、この低負電
圧をワード線ＷＬを介して、フラッシュメモリセル１５
のコントロールゲートＣＧに低負電圧（−０．５Ｖ）を
印加することができる。

【００８３】一方、フラッシュメモリセル１５のソース
には、７．５Ｖの低い電源電圧ＶPPが与えられており、
フラッシュメモリセル１５のコントロールゲートＣＧと
ソースとの間の電位差は、８Ｖとなる。したがって、コ
ントロールゲートＣＧ、ソース間の電位差が８Ｖのフラ
ッシュメモリセル１５を使用すれば、低負電圧の印加に
よってフラッシュメモリセル１５の内容を消去できる。

【００８４】以上述べたように、図１及び図２に示され
た不揮発性半導体装置は、行駆動部（アドレス駆動部）
に負電圧発生回路２５を接続することによって、図５に
示すように複雑な回路を使用することなく、低い負電圧
をワード線ＷＬ上に印加し、フラッシュメモリセルの内
容を消去できる。したがって、回路規模をいたずらに大
きくすることなく、ワード線へ負電圧を印加することが
できる。また、この実施の形態では、行駆動部をメモリ
セルの情報を消去するための消去回路としても兼用でき
ると言う利点もある。

【００８５】このように、フラッシュメモリセル１５の
コントロールゲートＣＧに負電圧を印加できるため、消
去動作の際、フラッシュメモリセル１５のソースに印加
される電源電圧ＶPPが低電圧化されても、消去後のフラ
ッシュメモリセル１５の閾値を電源電圧ＶDD及びＶPPが
５Ｖ及び１０Ｖの場合と同程度の値にすることができ
る。尚、上記した実施の形態では、負電圧ＶE として、
−０．５Ｖの電圧を印加する場合について説明したが、
負電圧ＶE としては、０〜−０．６Ｖ範囲の電圧であれ
ば良い。また、負電圧ＶE がかかる範囲にあれば、ＮＡ
ＮＤゲート１０とＰチャンネルＭＯＳトランジスタ１２
及びＮチャンネルＭＯＳトランジスタ１１２の間にはレ
ベルシフタを設ける必要がない。

【００８６】図３を参照すると、上記した低負電圧の印
加により内容を消去できるフラッシュメモリセル１５の
一例が示されている。図示されたフラッシュメモリセル
１５は、Ｐ型基板３５に、Ｎ^＋不純物の拡散層によって
形成されたソース領域Ｓ及びドレイン領域Ｄを備えると
共に、ソース及びドレイン領域Ｓ及びＤはＰ^＋不純物を
拡散することによって形成されたＰ型領域３６及び３７
によって囲まれている。また、ソース及びドレイン領域
Ｓ及びＤとの間のチャネル領域上には、ゲート絶縁膜
（図示せず）を介して、フローティングゲートＦＧが形
成され、更に、フローティングゲートＦＧ上には絶縁膜
を介して、コントロールゲートＣＧが形成されている。
この構成のフラッシュメモリセルは、同一のソース及び
ドレインの構造を有しており、且つ、ドレイン領域Ｄを
オープンにすると共に、ソース領域Ｓに、例えば、８Ｖ
の電圧を印加し、コントロールゲートＣＧに０Ｖ程度の
電圧を印加することによって内容を消去できる。換言す
れば、コントロールゲートＣＧとソース領域Ｓとの間の
電位差を８Ｖ程度にすれば、フラッシュメモリセル１５
の内容を消去できることを意味している。

【００８７】したがって、ソース領域Ｓに印加される電
圧が例えば、７．５Ｖ程度と低くなっても、コントロー
ルゲートＣＧに−０．５Ｖの電圧を印加することによっ
て、当該フラッシュメモリセル１５の内容を消去でき
る。

【００８８】図４を参照して、本発明の他の実施の形態
について説明する。ここでは、ビット線ＢＬ１に対し
て、列方向に複数のフラッシュメモリセル１５１〜１５
ｎが接続されているものとする。また、各フラッシュメ
モリセル１５１〜１５ｎの内のいずれかが、過消去又は
製造上の問題点から、閾値ＶTHが異常な値、例えば、−
０．３Ｖであり、他のセルの閾値は正常な値、例えば、
０Ｖであるとする。このような状態で、正常な閾値を有
するメモリセルが選択されると、正常な閾値を有するメ
モリセルだけではなく、異常な閾値を有するメモリセル
にも電流が流れ、実質上、情報の読出ができなくなって
しまう。

【００８９】このような場合にも、非選択時において、
閾値のバラツキ以下の電圧、例えば、−０．５Ｖ程度の
電圧を印加できるような負電圧発生回路４１１〜４１ｎ
を行方向の各メモリセルに接続しておけば、異常な閾値
を有するメモリセルであっても、正常なメモリセルの選
択時に電流が流れず、情報を正常なメモリセルから読み
出すことができる。

【００９０】このことは、製造工程の際において、フラ
ッシュメモリセルに閾値のバラツキが生じても、当該閾
値のバラツキの範囲よりも低い負電圧を非選択時にも印
加する構成を採用することにより、フラッシュメモリセ
ル、不揮発性半導体記憶装置の良品率を高めることがで
きることを意味している。更に、フラッシュメモリセル
の内容の消去時、過消去が生じた場合にも、負電圧発生
回路から負電圧を印加する構成を採用することにより、
過消去に伴う閾値の変動による読出不能状態を除去する
ことができる。

【００９１】

【発明の効果】以上述べたように、本発明では、アドレ
ス駆動部から負電圧をワード線上に印加することによ
り、フラッシュメモリセルの消去に必要な回路構成を簡
略化できる。また、本発明においては、フラッシュメモ
リセルにおける閾値のバラツキによる読出不能状態をセ
ルの非選択時にも負電圧を印加しておくことにより、解
消できる。

【００９２】更に、本発明は読出時にレベルシフタを介
さずにデコーダによりアドレスを選択し、選択したワー
ド線を駆動すること、デコーダとセルに接続されるワー
ド線の間に負電圧阻止用のＰチャンネルトランジスタを
有しないことにより、ワード線を高速に駆動することが
できる。

【００９３】また、書込時に行アドレスデコード部に高
電圧を印加しないので、アドレスデコード部を高耐圧構
造にする必要がなく、このことによっても、読出時にワ
ード線の高速駆動ができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態に係る不揮発性半導体記
憶装置を説明するための概略構成図である。

【図２】図１の不揮発性半導体記憶装置の動作を説明す
るための部分図である。

【図３】図１に示された不揮発性半導体記憶装置に使用
されるフラッシュメモリセルの一例を示す概略図であ
る。

【図４】本発明の他の実施の形態に係る不揮発性半導体
記憶装置を説明するための概略構成図である。

【図５】従来の不揮発性半導体記憶装置における問題点
を説明するための概略構成図である。

【図６】従来の不揮発性半導体記憶装置の他の構成例を
示すブロック図である。

【図７】図６に示された不揮発性半導体記憶装置に使用
されるレベル変換回路を示す回路図である。

【符号の説明】

１０ＮＡＮＤゲート１１Ｎチャンネルト
ランジスタ１２Ｐチャンネルト
ランジスタ１３Ｎチャンネルト
ランジスタ１４Ｐチャンネルト
ランジスタ１５、１５１、１５２、１５ｎフラッシュメモ
リセル２５、４１１、４１２、４１ｎ負電圧発生回路ＷＬワード線ＢＬビット線

Claims

【特許請求の範囲】

【請求項１】Ｎチャンネルのトランジスタと、Ｐチャ
ンネルトランジスタとによって構成され、アドレスデコ
ード信号に応じたレベル信号を出力するアドレス駆動部
と、コントロールゲートを備え、該コントロールゲート
に所定の電圧を印加することによって記憶内容を消去す
るメモリセルを含む不揮発性半導体記憶装置において、
前記メモリセルにデータを書き込む際に、前記アドレス
駆動部の出力電圧より高い電圧をアドレス駆動部の出力
に代えて、選択セルのコントロールゲートに印加する手
段と、前記Ｎチャンネルトランジスタのソース及びドレ
インのうちの一方の電極に、前記記憶内容を消去する
際、負電圧を印加し、当該負電圧を前記Ｎチャンネルト
ランジスタを介して、前記メモリセルのコントロールゲ
ートに与える負電圧発生回路を備え、これによって、前
記メモリセルの記憶内容を消去することを特徴とする不
揮発性半導体記憶装置。
【請求項２】請求項１において、前記Ｎチャンネルト
ランジスタは、Ｐ型領域内に形成されたＮ型領域によっ
てソース及びドレイン電極を形成し、前記負電圧発生回
路は、前記Ｎ型領域と前記Ｐ型領域との間の順方向電圧
によって定まる電圧を前記負電圧として発生することを
特徴とする不揮発性半導体記憶装置。
【請求項３】請求項２において、前記負電圧は、０〜
−０．６ボルトの範囲にあることを特徴とする不揮発性
半導体記憶装置。
【請求項４】請求項１において、前記負電圧発生回路
は、書込／読出モードと、消去モードとをあらわすモー
ド信号を受け、前記モード信号が消去モードをあらわし
ている場合にのみ、前記負電圧を出力することを特徴と
する不揮発性半導体記憶装置。
【請求項５】請求項１において、前記アドレス駆動部
を構成するＮチャンネルトランジスタは、前記負電圧発
生回路に、一方の電極として接続されたソース、他方の
電極としてのドレイン、及び、ゲートを備え、他方、前
記アドレス駆動部のＰチャンネルトランジスタは、Ｎチ
ャンネルトランジスタのゲートに接続されたゲートと、
Ｎチャンネルトランジスタのドレインに共通に接続され
たドレインと、電源電圧が与えられるソースとを有して
いることを特徴とする不揮発性半導体記憶装置。
【請求項６】請求項５において、前記Ｎチャンネルト
ランジスタのドレインと前記Ｐチャンネルトランジスタ
のドレインとの共通接続点と、前記メモリセルのコント
ロールゲートとの間に接続されたもう一つのＮチャンネ
ルトランジスタとを有することを特徴とする不揮発性半
導体記憶装置。
【請求項７】互いに異なるチャンネルを有するトラン
ジスタを含むアドレス駆動部と、コントロールゲートを
備え、該コントロールゲートに所定の電圧を印加して記
憶内容を消去するメモリセルを含む不揮発性半導体記憶
装置において、前記メモリセルの記憶内容を消去する
際、前記アドレス駆動部を構成するトランジスタの一方
に含まれるＰＮ接合部分に、順方向電圧を与える電圧発
生回路を有することを特徴とする不揮発性半導体記憶装
置。
【請求項８】コントロールゲートと、共通のラインに
接続された電極とをそれぞれ有する複数のメモリセルを
備え、各メモリセルは個々に閾値を有している不揮発性
半導体記憶装置において、前記各メモリセルの閾値のバ
ラツキの範囲より低い負電圧を各メモリセルのコントロ
ールゲートに供給する電圧供給手段を有し、読出動作の
際、非選択のメモリセルのコントロールゲートに、前記
負電圧を印加しておき、前記複数のメモリセルにおける
過消去による誤読出を防止できることを特徴とする不揮
発性半導体記憶装置。
【請求項９】請求項１において、前記各メモリセル
は、前記コントロールゲートの他に、フローティングゲ
ートを有すると共に、一導電型の半導体基板内に形成さ
れたソース領域、及び、ドレイン領域とを備え、前記ソ
ース領域及びドレイン領域は、それぞれ、前記半導体基
板と同一導電型で、且つ、前記半導体基板よりも高い不
純物濃度を有する第１の領域と、第１の領域と異なる導
電型の不純物を含み、前記第１の領域内に形成された第
２の領域とを有することを特徴とする不揮発性半導体記
憶装置。
【請求項１０】単一のＮチャンネルのトランジスタ
と、当該Ｎチャンネルのトランジスタのドレインに、ド
レインを接続された単一のＰチャンネルトランジスタと
によって構成され、両トランジスタの共通接続点からア
ドレスデコード信号に応じたレベル信号を出力するアド
レス駆動部と、コントロールゲートを備え、該コントロ
ールゲートに所定の電圧を印加することによって記憶内
容を消去するメモリセルを含む不揮発性半導体記憶装置
において、前記Ｎチャンネルトランジスタのソースに、
前記記憶内容を消去する際、負電圧を印加し、当該負電
圧を前記Ｎチャンネルトランジスタを介して、前記メモ
リセルのコントロールゲートに与える負電圧発生回路を
備え、これによって、前記メモリセルの記憶内容を消去
することを特徴とする不揮発性半導体記憶装置。