JP2510521B2 - Ｅｅｐｒｏｍ装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、EEPROM（エレクトリカリ・イレーザブル
・プログラマブル・リード・オンリー・目）装置に関す
るもので、例えば書き込みモードのとき、選択されるメ
モリセルの情報を一旦読み出してラッチ回路に保持させ
てそのラッチ回路に書き込むべきデータを供給するとい
う第１書き込みモードと、この後メモリセルの消去動作
を行って上記ラッチ回路に保持された書き込み信号によ
りメモリセルへの書き込みを行うという第２書き込みモ
ードとを備えたEEPROM装置に利用して有効な技術に関す
るものである。

〔従来の技術〕

データの電気的な書き込み及び消去が可能な半導体不
揮発性記憶素子、例えばMNOS（メタル・ナイトライド・
オキサイド・セミコンダクタ）は、比較的薄いシリコン
酸化膜とその上に形成され比較的厚いシリコン窒化膜
（ナイトライド）との２層構造のゲート絶縁膜を持つ絶
縁ゲート電界効果トランジスタ（以下、単にMNOSトラン
ジスタという）であり、記憶情報の書込みだけでなく消
去も電気的に行うことができる。MNOS技術は、例えば特
開昭56-156370公報に記載されている。

消去状態もしくは記憶情報が書込まれていない状態で
は、Ｎチャンネル型MNOSトランジスタのしきい値電圧は
負の電圧になっている。記憶情報の書込み又は消去のた
めに、ゲート絶縁膜には、トンネル現象によりキャリア
の注入が生じるような高電界が作用させられる。

上記公報に従うと、MNOSトランジスタは、Ｎ型半導体
基板に形成されたＰ型ウェル領域に形成される。また、
周辺回路を構成するMOSFETが、MNOSトランジスタのため
のウェル領域に対して独立にされたウェル領域に形成さ
れる。

書込み動作において、MNOSトランジスタの基体ゲート
としてのウェル領域には、例えばほゞ回路の接地電位の
0Vが印加され、ゲートには、書き込みのための高電圧が
印加される。ソース領域及びドレイン領域には、書込む
べき情報に応じてほゞ0Vの低電圧又は書き込みレベルの
高電圧が印加される。このときMNOSトランジスタのチャ
ンネル形成領域、すなわちソース領域及びドレイン領域
との間のシリコン領域表面には、上記ゲートの正の高電
圧に応じてチャンネルが誘導される。このチャンネルの
電位はソース領域及びドレイン領域の電位と等しくな
る。ソース領域及びドレイン領域に上記のように0Vの電
圧が印加されるとゲート絶縁膜には上記ゲートの高電圧
に応じた高電界が作用する。その結果、ゲート絶縁膜に
はトンネル現象によりチャンネルからキャリアとしての
電子が注入される。これによって、MNOSのしきい値値電
圧は、例えば負の電圧から正の電圧に変化する。

ソース領域及びドレイン領域に書き込みレベルの高電
圧が印加された場合、ゲートとチャンネルとの間の電位
差が小さい値にされる。このような小電圧差では、トン
ネル現象による電子の注入を起こさせるには不十分とな
る。そのため、MNOSのしきい値電圧は変化しない。

また、消去の場合には、MNOSトランジスタのゲートに
0Vを与えながらその基体ゲートとしてのウェル領域に正
の高電圧を印加して、逆方向のトンネル現象を生じしめ
て、キャリアとしての電子を基体ゲートに戻すことによ
り行われる。

〔発明が解決しようとする問題点〕

本発明者等は、この発明に先立って、EEPROM装置の書
き換えを簡便にするため、書き込みモードが指示される
と、選択されるメモリセルの記憶情報を読み出してラッ
チ回路に取り込み、そのラッチ回路に書き換えるべきデ
ータを供給し、上記メモリセルの消去動作と上記ラッチ
回路の保持情報に従った書き込みを行うという自動書き
込み方式を開発した。このような一連の各動作ステップ
は、基準時間信号を受けるタイマー回路によって形成さ
れる時間信号によって管理される。

しかしながら、MNOSトランジスタの消去動作や書き込
み動作に必要な時間は、比較的大きなプロセスバラツキ
を持つ。したがって、一定の時間に設定すると、消去不
足や書き込み不足の生じるメモリセルが生じるため、製
品歩留まりが悪くなってしまう。そこで、上記ワースト
ケースを想定して十分な時間設定を行うと、動作速度が
遅くされるとともに、過剰に消去動作又は書き込み動作
のための高電圧がMNOSトランジスタに印加されることと
なって、素子特性を劣化させる虞れが生じる。

この発明の目的は、プロセスバツラキに応じて最適な
消去及び書き込み時間の設定が可能にされるEEPROM装置
を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述および添付図面から明らかになる
であろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
書き込みモードが指示されたとき、選択されるメモリセ
ルの記憶情報を読み出してラッチ回路に保持させる第１
ステップと、上記ラッチ回路に書き換えデータを供給す
る第２ステップと、上記メモリセルの消去動作を行う第
３ステップと、上記ラッチ回路に保持された書き換えデ
ータをメモリセルに書き込む第４ステップとを時系列的
に行うEEPROM装置において、上記消去ステップ及び書き
込みステップの時間を可変にしするものである。

〔作用〕

上記した手段によれば、記憶素子のプロセスバツラキ
に応じた最適な消去時間及び書き込み時間の設定が可能
となる。

〔実施例〕

第３図には、この発明に係るEEPROM装置の一実施例の
要部回路図が示されている。

この実施例のEEPROM装置は、図示しないアドレスバッ
ファやＸデコーダX-DCR及びＹデコーダY-DCRからなるア
ドレス選択回路と、このアドレス選択回路の出力信号や
制御信号に応答して書き込み／消去動作のための電圧を
形成する回路、及び上記制御信号を形成する制御回路CO
NTを含んでいる。

EEPROM装置は、特に制限されないが、外部から供給さ
れる＋5Vのような比較的低い電源電圧Vccと、−12Vのよ
うな負の高電圧−Vppとによって動作される。上記選択
回路を構成するＸアドレスデコーダX-DCR等は、CMOS回
路により構成される。CMOS回路は、＋5Vのような比較的
低い電源電圧Vccが供給されることによって、その動作
を行う。したがって、アドレスデコーダX-DCR及びY-DCR
により形成される選択／非選択信号のレベルは、ほゞ＋
5Vとされ、ロウレベルは、ほゞ回路の接地電位の0Vにさ
れる。

図示のEEPROM装置を構成する素子構造それ自体は、本
発明に直接関係が無いので図示しないけれども、その概
要は次のようにされる。

すなわち、図示の装置の全体は、Ｎ型単結晶シリコン
から成るような半導体基板上に形成される。MNOSトラン
ジスタは、Ｎチャンネル型とされ、それは、上記半導体
基板の表面に形成されたＰ型ウェル領域もしくはＰ型半
導体領域上に形成される。Ｎチャンネル型MOSFETは、同
様にＰ型半導体領域上に形成される。

Ｐチャンネル型MOSFETは、上記半導体基板上に形成さ
れる。

１つのメモリセルは、特に制限されないが、１つのMN
OSトランジスタと、それに直列接続された２つのMOSFET
とから構成される。１つのメモリセルにおいて、１つの
MNOSトランジスタと２つのMOSFETは、例えばMNOSトラン
ジスタのゲート電極に対してそれぞれ２つのMOSFETのゲ
ート電極の一部がオーバーラップされるようないわゆる
スタックドゲート構造とされる。これによって、メモリ
セルのサイズは、それを構成する１つのMNOSトランジス
タと２つのMOSFETとが実質的に一体構造にされることに
なり、小型化される。

各メモリセルは、特に制限されないが、共通のウェル
領域に形成される。Ｘデコーダ、ＹデコーダのようなCM
OS回路を構成するためのＮチャンネルMOSFETは、各メモ
リセルのための共通のＰ型ウェル領域に対して独立にさ
れたＰ型ウェル領域に形成される。

この構造において、Ｎ型半導体基板は、その上に形成
される複数のＰチャンネルMOSFETに対する共通の基体ゲ
ートを構成し、回路の電源電圧Vccレベルにされる。CMO
S回路を構成するためのＮチャンネルMOSFETの基体ゲー
トとしてのウェル領域は、回路の接地電位０ボルトに維
持される。

第３図において、メモリアレイM-ARYは、マトリック
ス配置された複数のメモリセルを含んでいる。１つのメ
モリセルは、MNOSトランジスタQ2と、そのドレインとデ
ータ線（ビット線もしくはディジット線）D1との間に設
けられたアドレス選択用MOSFETQ1と、特に制限されない
が、上記MNOSトランジスタQ2のソースと共通ソース線と
の間に設けられた分離用MOSFETQ3とから構成される。な
お、前述のようなスタックドゲート構造が採用される場
合、MNOSトランジスタQ2のチャンネル形成領域にMOSFET
Q1、Q3のチャンネル形成領域が直接的に隣接されること
になる。それ故に、MNOSトランジスタQ2のドレイン、ソ
ースは、便宜上の用語であると理解されたい。

同一の行に配置されたメモリセルのそれぞれのアドレ
ス選択用MOSFETQ1等のゲートは、第１ワード線W11に共
通接続され、それに対応されたMNOSトランジスタQ2等の
ゲートは、第２ワード線W12に共通接続されている。同
様に他の同一の行に配置されたメモリセルアドレス選択
用MOSFET及びMNOSトランジスタのゲートは、それぞれ第
１ワード線W21,W22に共通接続されている。

同一の列に配置されたメモリセルのアドレス選択用MO
SFETQ1等のドレインは、データ線線D1に共通接続されて
いる。同様に他の同一の列に配置されたメモリセルのア
ドレス選択用MOSFETのドレインは、それぞれデータ線D2
に共通接続されている。

各メモリセルにおける分離用MOSFETQ3のソースは共通
にされ、共通ソース線CSを構成している。

この実施例のメモリアレイM-ARYは、ほゞ次のような
電位によって動作される。

まず、読み出し動作において、ウェル領域WELLの電位
Vwは、ほゞ回路の接地電位０ボルトに等しいロウレベル
にされる。共通ソース線CSは、接地電位と実質的に等し
いロウレベルにされる。分離用MOSFETQ3のゲートに結合
された制御線は、これらのMOSFETQ3をオン状態にさせる
ように、ほゞ電源電圧Vccに等しいようなハイレベルに
される。それぞれMNOSトランジスタのゲート電極に結合
された第２ワード線W12ないしW22は、ほゞ接地電位に等
しいような電位、すなわちMNOSトランジスタの高しきい
値電圧と低しきい値電圧との間の電圧とされる。第１ワ
ード線W11ないしW21のうちの選択されるべきワード線
は、ほゞ電源電圧Vccに等しいような選択レベルもしく
はハイレベルされ、残りのワード線すなわち非選択ワー
ド線は、ほゞ接地電位に等しいような非選択レベルもし
くはロウレベルにされる。データ線D1ないしD2のうちの
選択されるべきデータ線には、センス電流が供給され
る。第１ワード線によって選択されたメモリセルにおけ
るMNOSトランジスタが低しきい値電圧を持っているな
ら、そのメモリセルは、それが結合されたデータ線に対
して電流通路を形成する。選択されたメモリセルにおけ
るMNOSトランジスタが高しきい値電圧を持っているな
ら、そのメモリセルは、実質的に電流通路を形成しな
い。従ってメモリセルのデータの読み出しは、センス電
流の検出によって行われる。

書き込み動作において、ウェル領域WELLは、ほゞ−Vp
pに等しいような負の高電圧にされ、分離用MOSFETQ3の
ゲート電極に結合された制御線は、それらのMOSFETQ3を
オフ状態にさせるように負の高電位にされる。第１ワー
ド線W11ないしW21は、ほゞ接地電位に等しいような非選
択レベルもしくはロウレベルにされる。第２ワード線W1
2ないしW22のうちの１つのワード線は、ほゞ電源電圧Vc
cに等しいような選択レベルにされ、残りの第２ワード
線は、電圧−Vppに近い負の高電圧にされる。データ線
は、メモリセルに書き込まれるべきデータに応じて、ほ
ゞ電源電圧Vccに等しいようなハイレベルもしくは負電
圧−Vppに近い負の高電圧を持つロウレベルにされる。

消去動作において、ウェル領域WELL及び共通ソース線
CSは、ほゞ電源電圧Vccに等しいような消去レベルもし
くはハイレベルにされる。第１ワード線W11ないしW21は
及び第２ワード線W12ないしW22は、消去のために、基本
的にはそれぞれ回路の電源電圧Vccにほゞ等しいレベル
及び電圧−Vppに実質的に等しいレベルされる。しかし
ながら、この実施例に従うと、特に制限されないが、各
メモリ行毎のメモリセルの消去が可能となるように、第
１、第２ワード線のレベルが決定される。第１ワード線
W11ないしW21のうちの消去が必要とされるメモリ行に対
応された第１ワード線は、ほゞ電源電圧Vccに等しいよ
うな消去レベルにされ、消去が必要とされないメモリ行
に対応された第１ワード線は、ほゞ回路の接地電位のよ
うな非消去レベルにされる。第２ワード線W12ないしW22
のうちの上記消去レベルにされる第１ワード線と対応す
る第２ワード線は、ほゞ負電圧−Vppに等しいような消
去レベルにされ、上記非消去レベルにされる第１ワード
線と対応する第２ワード線は、ほゞ電源電圧Vccに等し
いような非消去レベルにされる。

この実施例に従うと、上述のようにウェル領域、すな
わちMNOSトランジスタの基体ゲートに電源電圧Vcc印加
することによって各MNOSトランジスタの記憶情報を消去
する構成がとられる。他方、CMOS回路を構成するＮチャ
ンネルMOSFETの基体ゲートは、MNOSトランジスタの基体
ゲートとは独立に、例えば０ボルトのような電位にされ
ることが必要とされる。それ故に、前述のように各メモ
リセルの基体ゲート、すなわち、メモリアレイM-ARYが
形成された半導体領域WELLは、Ｘデコーダ,Yデコーダ等
の周辺回路を構成するＮチャンネルMOSFETが形成される
半導体領域（ウェル領域）と電気的に分離される。

なお、メモリアレイM-ARYの部分的な消去を可能とし
たいなら、個々のメモリセルをそれぞれ独立のウェル領
域に形成したり、同じ行もしくは列に配置されるメモリ
セルを共通のウェル領域に形成したりすることができ
る。この実施例では、前述のようにメモリセルの全体す
なわちメモリアレイM-ARYは１つの共通なウェル領域WEL
Lに形成される。

上記第１、第２ワード線W11ないしW21及びW12ないしW
22は、それぞれＸデコーダX-DCRによって駆動される。
ＸデコーダX-DCRは、特に制限されないが、メモリアレ
イM-ARYのメモリ行に一対一対応された複数の単位デコ
ーダ回路から成る。１つの単位デコーダ回路は、例えば
図示のような、アドレス信号を受けるノア（NOR）ゲー
ト回路NOR1、ゲート回路Ｇ及びレベル変換回路LVCから
構成される。

ゲート回路Ｇは、少なくとも読み出し動作時におい
て、それに対応されたノアゲート回路の出力を、対応の
第１ワード線に伝達させ、また書き込み動作において対
応のノアゲート回路の出力にかかわらずに第１ワード線
を回路の接地電位に実質的に等しいレベルにさせる構成
とされる。この実施例に従うと、ゲート回路Ｇは、前述
の選択消去動作を可能とするために、読み出し動作時と
ともに、消去動作時においても、それに対応されたノア
ゲート回路の出力を対応の第１ワード線に伝達させるよ
うに構成される。

レベル変換回路LVCは、書き込み動作時において、そ
れに対応されたノアゲート回路の出力がハイレベルの選
択レベルならそれに応じて第２ワード線をほゞ電源電圧
Vccに等しい選択レベルにさせ、ノアゲート回路の出力
がロウレベルの非選択レベルならそれに応じて第２ワー
ド線をほゞ負電圧−Vppに等しい非選択レベルにさせ
る。レベル変換回路LVCは、また消去動作時において、
それに対応されたノアゲート回路の出力がハイレベルの
選択レベルならそれに応じて第２ワード線をほゞ負電圧
−Vppに等しい消去選択レベルにさせ、ノアゲート回路
の出力がロウレベルの非選択レベルならそれに応じて第
２ワード線をほゞ電源電圧Vccに等しい消去非選択レベ
ルにさせる。

分離用MOSFETQ3等のゲートは、制御電圧発生回路Vig-
Gにより形成される制御電圧Vigが供給される制御線に共
通結合されている。これら分離用MOSFETQ3等のソース
は、それぞれ共通化されて共通ソース線CSを構成する。
上記分離用MOSFETQ3に供給される制御電圧Vigは、MNOS
トランジスタへ後述するような書き込み動作において、
第２ワード線W21ないしW22のうちの選択されるべきメモ
リセルが結合されたワード線がハイレベル（5V）とさ
れ、基体ゲートとしてのウェル領域WELLが約−12Vとさ
れるとともに、データ線例えばD1が約−10Vにされたと
き、上記MOSFETQ3をオフ状態にさせるように約−10Vの
ような低い電位にされる。これにより、例えデータ線D2
が＋5Vのようなハイレベルにされていても、データ線D2
から上記書き込みを行うべきメモリセル側に電流が流れ
込むのが防止される。

共通ソース線CSは、共通ソース線駆動回路DVRの出力
端子に結合されている。

駆動回路DVRは、基本的には、消去動作時に共通ソー
ス線CSをほゞ電源電圧Vccレベルに駆動することがで
き、また読み出し動作時に共通ソース線CSをほゞ回路の
接地電位にまで駆動することができる出力特性を持てば
良い。これによって、消去動作において、ウェル領域WE
LLが電源電圧Vccレベルにされたとき、MOSFETQ3の共通
ソース線CSに結合された電極とウェル領域WELLとの間の
接合が順方向にバイアスされてしまうことを防ぐことが
できる。また、読み出し動作に必要とされる電流経路
を、共通ソース線CSと回路の接地点との間に形成させる
ことができる。

駆動回路DVRは、特に制限されないが、第１図に示さ
れているように、回路の電源端子Vccと共通ソース線CS
との間に設けられたMOSFETQ6、共通ソース線CSと回路の
接地点との間に並列接続されたMOSFETQ7及びQ8、及びCM
OSインバータ回路IVから成る。

上記MOSFETQ7,Q8のゲートには、制御信号erが供給さ
れ、MOSFETQ6のゲートには、上記制御信号erがインバー
タ回路IVによって反転されて供給される。これにより、
上記MOSFETQ7,Q8とQ6は、上記制御信号erのレベルに応
じて相補的にオン／オフ状態にされる。制御信号erは、
基本的には、消去動作時においてMOSFETQ6をオン状態に
させ、かつMOSFETQ7及びQ8をオン状態にさせるようにほ
ゞ電源電圧Vccに等しいようなハイレベルにされ、読み
出し及び書き込み動作時において、ほゞ０ボルトに等し
いようなロウレベルにされる。この実施例に従うと、制
御信号erは、ウェル領域WELLに形成されたMOSFET等によ
って形成されたPN接合が順方向バイアス状態にされてし
まうことを防ぐように、ウェル領域の電位の変化タイミ
ングに対応してその出力タイミングが制御される。

この実施例に従うと、第２ワード線W12,W22と共通ソ
ース線CSとの間に、それぞれMOSFETQ4,Q5が設けられて
いる。これらのMOSFETQ4,Q5は、制御信号▲
▼によってスイッチ制御される。特に制限されないが、
制御信号▲▼は、そのハイレベルがほゞ電源
電圧Vccに等しいレベルにされ、そのロウレベルがほゞ
接地電位に等しいレベルにされる。MOSFETQ4,Q5は、第
２ワード線W12,W22に負電位が与えられたときでも良好
にオフ状態にされるように、Ｐチャンネル型にされる。
スイッチMOSFETQ4,Q5等は、読み出し動作のときに、MNO
SトランジスタQ2等のゲートと共通ソース線CSを短絡し
て両者を同電位にするようにオン状態にされる。これら
のスイッチMOSFETQ4,Q5は、次の理由によって各第２ワ
ード線と共通ソース線CSとの間に設けられている。

すなわち、駆動回路DVRにおけるMOSFETQ7,Q8は、読み
出し動作時に制御信号erがほゞ０ボルトに等しいロウレ
ベルにされることによって、オン状態にされる。この場
合、MOSFETQ7,Q8は、それらが図示のように並列接続さ
れているけれども、無視し得ないオン抵抗を持つ。その
結果、共通ソース線CSは、読み出し時にそれに流れる電
流によってその電位が上昇する。特に、MOSFETQ7,Q8が
Ｐチャンネル型から成る場合、これらのMOSFETQ7,A8
は、共通ソース線CSを回路の接地電位にまで変化させる
ような駆動能力を持たないので、共通ソース線CSの電位
の浮き上がり量が大きくなる。すなわち、MOSFETQ7,Q8
は、それにおける共通ソース線CSに結合された電流転送
電極が、メモリアレイM-ARY及び共通ソース線CSを介し
て与えられる正電位に対してソース電極として作用する
ことになるので、共通ソース線CSがそれぞれのしきい値
電圧以下の電位になると、実質的にオフ状態になる。こ
のような共通ソース線CSの電位の上昇は、MNOSトランジ
スタの基板効果による実効的なしきい値電圧の増大をも
たらし、低しきい値電圧を持つべきMNOSトランジスタの
コンダクタンスを減少させる。言い換えると、低いしき
い値電圧持つMNOSトランジスタを介して流れる読み出し
電流が減少される。上記短絡MOSFETQ4,Q5は、読み出し
動作時に各第２ワード線W12,W22の電位を共通ソース線C
Sの電位と実質的に等しくさせ、これによってMNOSトラ
ンジスタの実効しきい値電圧の増大を防止する。

上記メモリアレイM-ARYが形成されるウェル領域WELL
には、制御電圧発生回路Vw-Gにより形成された制御電圧
Vw-Gが供給される。この電圧Vwは、書き込み動作のとき
に約−12Vのような負の高電圧にされ、消去動作のとき
に約＋5Vの電位にされ、それ以外において約0Vにされ
る。

この実施例では、読み出し動作の高速化を図るため
に、メモリアレイM-ARYの各データ線D1,D2には、データ
線D1,D2をカラムスイッチMOSFETQ9,Q10と電気的に分離
させるＮチャンネルMOSFETQ11,Q12が設けられる。すな
わち、上記各データ線D1,D2等と共通データ線CDとの間
には、上記MOSFETQ11,Q12等とＹゲート（カラムスイッ
チ）回路C-SWとしてのＮチャンネルMOSFETQQ9,Q10等が
それぞれ直列形態に設けられる。上記データ線分離用の
MOSFETQ11,Q12は、上記MNOSトランジスタと同じＰ型の
ウェル領域WELLに形成される。これらのMOSFETQ11,Q12
のゲートには、制御電圧発生回路Vc-Gにより形成される
制御電圧Vcが供給される。この制御電圧Vcは、書き込み
動作状態のときのみ、−12Vのような負の高電圧にさ
れ、それ以外の読み出し及び消去動作状態のときには、
電源電圧Vccのようなハイレベルにされる。これによっ
て、上記MOSFETQ11,Q12は、書き込み動作状態のときに
オフ状態にされる。また、上記MOSFETQ11,Q12は、消去
動作状態のとき上記ウェル領域WELLが電源電圧Vccのよ
うなハイレベルにされることによってオフ状態にされ
る。それ故、上記MOSFETQ11,Q12は、読み出し動作状態
のときにのみオン状態にされる。これによって、書き込
み動作の時に、上記MOSFETQ11,Q12等がオフ状態にされ
るから、データ線の電位が負の高電圧にされても後述す
るカラムスイッチMOSFETQ9,Q10との接続点がフローティ
ング状態にされる。これにより、上記相互接続点に結合
されるスイッチMOSFETQ9,Q10のソース，ドレインとそれ
が形成されるウェル領域とが順バイアスされてしまうこ
とを防止できる。

上記カラムスイッチ回路C-SWを構成するMOSFETQ9,Q10
のゲートには、ＹデコーダY-DCRの出力信号が供給され
る。ＹデコーダY-DCRの各出力は、読み出し動作時にお
いてほゞ電源電圧Vccに等しいような選択レベル又はほ
ゞ０ボルトに等しいような非選択レベルにされる。

上記共通データ線CDは、入出力回路IOBを構成するデ
ータ入力回路DIBの出力端子と、センスアンプSAと出力
バッファ回路OBCとからなるデータ出力回路DOBの入力端
子に結合されている。この入力出力回路IOBを構成する
データ入力回路の入力端子とデータ出力回路の出力端子
は、外部端子I/Oに結合される。

この実施例に従うと、各データ線D1,D2には、消去／
書き込みに先立って前の記憶情報を保持するためのラッ
チ回路FFが設けられるとともに、書き込み動作時におい
てラッチ回路FFの記憶情報に従って選択的にデータ線の
電位を負の高電圧−Vppにさせるレベル変換回路LVCが設
けられる。これらによって、後述するような自動書き換
え動作や１つの選択ワード線に結合された複数のメモリ
セルへのデータの同時書き込みが可能とされる。

制御回路CONTは、外部端子▲▼、▲▼、▲
▼に供給されるチップイネーブル信号、ライトイネー
ブル信号、アウトプットイネーブル信号及び外部端子Vp
pに供給される書き込み電圧を受けることによって、種
々の動作モードを判別し、ゲート回路Ｇ、レベル変換回
路LVC、制御電圧発生回路Vig-G、駆動回路DVR、データ
入力回路DIB、データ出力回路DOB等の回路の動作を制御
するための種々の制御信号を出力する。

特に制限されないが、読み出し動作モードは、外部端
子▲▼、▲▼及び▲▼の信号（以下、信号
▲▼、▲▼、▲▼のように記す）のロウレ
ベル、ロウレベル及びハイレベルによって指示され、ス
タンバイ動作モードは、信号▲▼のハイレベルによ
って指示される。第１図のラッチ回路FFにデータを書き
込ませるための第１書き込み動作モードは、信号▲
▼、▲▼、▲▼及びVppのロウレベル、ロウレ
ベル、ハイレベル及びロウレベルによって指示され、メ
モリセルにデータを書き込ませるための第２書き込み動
作モードは、信号CE、WE、OE及びVppのロウレベル、ロ
ウレベル、ハイレベル及びハイレベルによって指示され
る。消去動作モードは、第２書き込み動作モードが指示
されたとき所定期間だけ指示される。

制御回路CONTから出力される種々の制御信号は、この
実施例に従うと、時系列的に出力される。第１図の発振
回路OSCは、EEPROM装置の外部端子VccとGNDとの間に加
えられる＋５ボルトのような電源電圧Vccによって動作
される。なお、発振回路OSCは、回路の低消費電力のた
めに必要なら、例えば端子Vppに書き込み電圧が印加さ
れたときのみ動作されるように制御されてもよい。

次に、第２図に示したタイミング図に従って、この実
施例回路の第２書き込み動作モードを説明する。

データの書き換えを行う場合、第２書き込みモードに
先立って、図示しない第１書き込みモードが実施され
る。すなわち、第１書き込みモードでは、アドレス指示
されたワード線に結合された全てのメモリセルの記憶情
報が一旦読み出されて第１図に示した各ラッチ回路FFに
保持される。そして、外部端子から供給されたデータ信
号が書き込むべきメモリセルのデータ線に対応されたラ
ッチ回路に取り込まれる。例えば、ワード線に結合され
たメモリセルに対して全ビットの書き替えを行う場合、
Ｙアドレスが順次に切り換えられることによって、外部
端子から供給された複数ビットからなる書き込み信号が
それぞれ対応されたラッチ回路に順次に取り込まれる。

この後、同図に示すような第２書き込みモードが実施
される。上記ワード線に結合されたMNOSトランジスタの
消去動作が実施され、その後に上記ラッチ回路FFの情報
に従って１ワード線分のメモリセルに対して一斉に書き
込み動作が実施される。以上の動作により、外部からは
スタティック型RAMと同様な書き込み動作を行うことが
できる。

図示しない外部信号▲▼、▲▼、▲▼及
びVppのロウレベル、ロウレベル、ハイレベル及びハイ
レベルによって指示される第２書き込みモードにおいて
は、制御信号EWがロウレベルからハイレベルにされる。
この信号EWのハイレベルへの立ち上がりから所定の時間
差をもって各内部信号▲▼、▲▼、▲
▼がそれぞれハイレベルからロウレベルに変化され
る。上記内部信号▲▼のロウレベル（erのハイレベ
ル）によって、第１図の駆動回路DVRにおけるMOSFETQ6
がオン状態にされるので、メモリアレイM-ARYの共通ソ
ース線CSは＋5Vのようなハイレベルにされる。上記内部
信号▲▼と▲▼の時間差によってリセット信
号▲▼が一時的に＋5Vから−4Vのようなロウレベル
にされる。これによって、レベル変換回路LVCの出力端
子（ワード線W12等）が接地電位にリセットされた後、
フローティング状態でロウレベル（0V）にされる。ま
た、上記内部信号▲▼と▲▼の時間差によ
ってリセット信号▲▼が一時的に＋5Vから−4Vのよ
なロウレベルにされる。これにより、ウェルWELLや分離
用MOSFET等比較的大きな寄生容量を持つ負荷に対する上
記同様なリセット動作が実施される。

上記内部信号▲▼のロウレベルによって、Ｘデ
コーダX-DCRがそのレベル変化動作を開始する。例え
ば、選択された第２ワード線、言い換えるならば消去を
実施すべきMNOSトランジスタのゲート電位は前記説明し
たように約−10Vのような負の高電圧に低下される。な
お、非選択とされるべきワード線、言い換えれば消去動
作が禁止ささるMNOSトランジスタのゲート電圧は、図示
しないが前記動作説明から明らかなように＋5Vのような
ハイレベルにされる。

この後、内部信号▲▼のロウレベルによって
メモリアレイM-ARYの基体ゲート、言い換えるなば、ウ
ェル領域WELLの駆動電圧を形成する制御電圧発生回路Vw
-Gは、その電圧Vwを＋5Vのようなハイレベルにする。

これにより、選択されたワード線に結合されるMNOSト
ランジスタのゲートと基体ゲート間には負の高電圧が供
給される結果、そのフローティグゲートに取り込まれた
情報電荷は、上記高電界によるトンネル効果によって基
体ゲートに戻される。なお、非選択のワード線に結合さ
れたMNOSトランジスタのゲートと基体ゲートとは同電位
にされるから、その消去は行われない。

また、その消去終了においては各内部信号▲
▼、▲▼及び▲▼のように上記消去開始とは
逆の順序でそれぞれが時間差をもってロウレベルからハ
イレベルにされる。これに応じて、ウェル領域WELL、第
２ワード線及びデータ線の順序でもとの状態に復旧す
る。また、上記内部信号により各リセット信号▲
▼、▲▼及び▲▼が形成される。以上の動作タ
イミングにおいては、消去開始においてはＰ型のウェル
領域WELLを最後に電源電圧Vccのようなハイレベルに持
ち上げるものであり、その終了にあたっては最初に低下
させるものであるので、ウェル領域WELL内に形成された
アドレス選択用MOSFETや分離用MOSFETのＮ型のドレイ
ン、ソースとウェル領域WELLとのPN接合を逆バイアス状
態に維持させることができる。

上記消去動作の後に引き続いて書き込み動作が行われ
る。

内部信号▲▼′、▲▼が順に時間差をも
ってハイレベルからロウレベルにされる。

上記内部信号▲▼′のロウレベルにより、制御電
圧発生回路Vw-Gは、その電圧Vwを−12Vのような負の高
電圧−Vppにさせる。これによって、まずメモリアレイM
-ARYが形成されるウェル領域WELLが負の高電圧−Vppに
低下される。これと同期して、制御電圧発生回路Vig-G
も、その電圧Vigを約−12Vのような負の高電圧にさせ
る。これによって、メモリセルの各分離用MOSFETがオフ
状態にされる。同様に電圧Vcも上記のような−12Vのよ
うな負の高電圧にされる。これによって、データ線分離
用のスイッチMOSFETQ11、Q12等がオフ状態にされる。ま
た、上記内部信号▲▼′のロウレベルによって、Ｘ
デコーダX-DCRのゲート回路Ｇが開いて、選択されたメ
モリセルの第１ワード線はハイレベル（＋5V）にされ、
非選択のワード線は回路の接地電位（0V）にされる（図
示せず）。

次に、内部信号▲▼のロウレベルに同期し
て、ＸデコーダX-DCRは、選択された第２ワード線をハ
イレベル（＋5V）に、非選択のものをロウレベルにす
る。このハイレベルとロウレベルを受けて、レベル変換
回路LVCは、上記ハイレベルの選択信号ならその第２ワ
ード線を＋5Vのようなハイレベルに、ロウレベルの非選
択信号なら、図示しないがその第２ワード線を−10Vの
ような負の高電圧にする。また、各データ線に結合され
たレベル変換回路LVCが動作状態にされ、それに対応し
たラッチ回路FFの記憶情報に従って、例えば論理“1"を
書き込みのものは約−10Vのような負の高電圧にされ、
論理“0"を書き込むもの（書き込み禁止）のものは約＋
5Vのようなハイレベルにされる。したがって、論理“1"
が書き込まれるMNOSトランジスタのゲート電圧が約＋5
V、その基体ゲート（ウェリ領域WELL）の電圧が約−12
V、及びドレイン（データ線）電圧が約−10Vとなるか
ら、その基体ゲートにおけるチャンネルとゲート電極間
に約15Vのような高電界が作用して、トンネル効果によ
る電子の注入が行われる。これに対して、論理“0"が書
き込まれるMNOSトランジスタは、そのドレイン電圧が約
＋5Vにされるため、ゲートとチャンネル間に高電圧が印
加されないため上記電子の注入が行われない。

書き込み動作の終了においては、各内部信号▲
▼、▲▼′のように上記開始時とは逆の順序でそ
れぞれが時間差をもってロウレベルからハイレベルにさ
れる。これに応じて、データ線及び第２ワード線、ウェ
ル領域の順序でもとの状態に復旧する。また、上記内部
信号により各リセット信号▲▼、▲▼及び▲
▼が形成される。以上の動作タイミングにおいては、
その開始においてはＰ型のウェル領域WELLを最初に負の
高電圧に低下させるものであり、その終了にあたっては
最後に復旧させるものであるので、ウェル領域WELL内に
形成されたアドレス選択用MOSFETや分離用MOSFETのＮ型
のドレイン、ソースとウェル領域WELLとのPN接合を逆バ
イアス状態に維持させることができる。

上記の各制御信号は、次の各回路によって形成され
る。

第１図には、上記消去／書き込み時間を可変にする機
能が付加された制御回路CONTの一実施例の回路図が示さ
れている。

発振回路OSCの発振出力は、分周回路DVによって分周
される。この実施例では、上記消去及び書き込み時間
を、記憶素子のプロセスバラツキに応じて最適時間に設
定できるようにするため、上記分周回路DVからは、その
周波数（分周比）が異なる４通りの基準周波数（時間）
信号F1ないしF4が出力される。これらの４通りの基準時
間信号F1ないしF4は、それぞれマルチプレクサ回路を構
成するノア（NOR）ゲート回路G1ないしG4の一方の入力
に供給される。

これらノアゲート回路G1ないしG4の他方の入力には、
次のプログラム回路によって形成される制御信号C1ない
しC4が供給される。同図には、上記制御信号C1を形成す
るプログラム（記憶回路）M1の具体的回路が例示的に示
されている。

この実施例では、MNOSトランジスタQmが、上記時間設
定のための記憶素子として利用される。すなわち、MNOS
トランジスタQmのドレインには、抵抗R2を介して電極P1
に結合される。上記電極P1には、抵抗R1を介して電源電
圧Vccに結合される。上記MNOSトランジスタQmのゲート
は、電極P2に結合され、ソースは回路の接地電位が与え
られる。上記ゲートは読み出し用のバイアス電圧として
の回路の接地電位が高抵抗R3を介して供給される。上記
MNOSトランジスタQmのドレインは、インバータ回路N1の
入力端子に結合され、その出力端子から上記制御信号C1
が出力される。

他のプログラム回路M2ないしM4も、上記回路M1と同様
な回路により構成される。上記電極P1は、各回路M2ない
しM4に対して共通に設けられる。また、各回路M2ないし
M4のMNOSトランジスタのゲートには、それぞれ電極P3な
いしP5が設けられる。

EEPROMのプロービング試験の結果、基準時間信号F1を
設定する場合、電極P1にはプローブから高電圧が供給さ
れる。そして、電極P2には同様な高電圧が供給され、他
の電極P3ないしP5は回路の接地電位のようなロウレベ
ル、もくしはフローティング状態にされる。これによっ
て、プログラム回路M1のMNOSトランジスタQmは、そのゲ
ートに高電圧が供給されることに応じてチャンネルが誘
導される。このチャンネルの電位はソース領域及びドレ
イン領域の電位と等しくなる。ソース領域及びドレイン
領域に上記のように0Vの電圧が印加されるとゲート絶縁
膜には上記ゲートの高電圧に応じた高電界が作用する。
その結果、ゲート絶縁膜にはトンネル現象によりチャン
ネルからキャリアとしての電子が注入される。これによ
って、MNOSトランジスタQmのしきい値値電圧は、例えば
負の電圧から正の電圧に変化する。他のプログラム回路
M2ないしM4のMNOSトランジスタは、そのゲートに高電圧
が印加されないから負のしきい値電圧に維持される。

通常の動作状態では、上記端子P1とP2ないしP5は、そ
れぞれ抵抗R1とR2等を介して電源電圧Vccと回路の接地
電位が与えられる。これによって、各プログラム回路M1
ないしM4のMNOSトランジスタは、そのゲートに回路の接
地電位が与えられる結果、上記正のしきい値電圧を持つ
ものはオフ状態に、負のしきい値電圧を持つものはオン
状態にされる。この結果、オフ状態にされるMNOSトラン
ジスタのドレイン電圧は電源電圧Vccに応じたハイレベ
ルに、オン状態にされるMNOSトランジスタのドレイン電
圧は、回路の接地電位のようなロウレベルにされる。

したがって、信号C1がロウレベル（論理“0"）に、信
号C2ないしC4はハイレベル（論理“1"）にされる。この
結果、ノアゲート回路G1のみがゲートを開いて、その入
力信号F1を出力に伝える。このノアゲート回路G1の出力
信号は、他のノアゲート回路G2ないしG4の出力信号が上
記制御信号C2ないしC4のハイレベルによってロウレベル
に固定されていることから、ノアゲート回路G5を介して
出力される。

他の基準周波数信号F2、F3又はF4を選ぶ場合には、そ
れに対応したMNOSトランジスタへの上述のような書き込
み動作を行うことによって同様に実現できる。

上記のようなノアゲート回路G1ないしG5からなるマル
チプレクサ回路を通した基準時間信号Ｆは、カウンタ回
路CTに供給される。カウンタ回路は、上記時間信号Ｆを
計数して、その出力信号をタイミング発生回路TGに供給
する。

タイミング発生回路TGは、上記計数出力と外部制御信
号▲▼、▲▼及び▲▼を受けて、それぞれ
の動作モードの識別と、その動作モードに応じた各種制
御信号を、上記カウンタ回路CTの計数出力、言い換える
ならば、時間信号に応じて前述のように時系列的に発生
させるものである。

この実施例では、上記基準時間信号を形成する分周回
路DVでの実質的な分周比を変更可能にすることによっ
て、カウンタ回路CTから出力される時間信号を可変にす
ることができる。これによって、メモリアレイM-ARYのM
NOSトランジスタのプロセスバラツキに応じた最適時間
のもとでの消去及び書き込み動作が可能になる。

上記の実施例から得られる作用効果は、下記の通りで
ある。すなわち、 （１）消去動作と書き込み動作が基準時間信号の計数出
力に従って時系列的に実施されるEEPROM装置において、
上記基準時間を可変にすることによって、上記消去時間
と書き込み時間を可変にすることができる。これによっ
て、MNOSトランジスタのプロセスバラツキに応じた最適
な消去時間及び書き込み時間の設定が可能になるという
効果が得られる。

（２）上記（１）により、消去不足な書き込み不足によ
る不良の発生を大幅に低減できるから、製品歩留まりを
大幅に向上できるという効果が得られる。

（３）上記（１）により、プロセスバラツキを考慮した
時間マージンを持って消去及び書き込みを行う必要がな
いから、動作の高速化が図れるとともに過剰消去や書き
込みによる素子特性の劣化を防止することができるとい
う効果が得られる。

（４）書き込み動作モードとして、その読み出しを行っ
て書き込み前の記憶情報をラッチ回路に保持させて、上
記ラッチ回路に書き替え情報をセットするという第１書
き込みモードと、１ワード線分のMNOSトランジスタの消
去を行うとともに、上記ラッチ回路の記憶情報に従って
１ワード線分のMNOSトランジスタの書き込みを行うとい
う第２書き込みモードとを備えることによって、外部か
らはRAMとほゞ同様な制御によりその書き込み動作を実
施することができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、発振回路の
発振周波数を可変にして、消去時間及び書き込み時間を
可変にするものであってもよい。さらには、カウンタ回
路の出力にマルチプレクサ回路を設けて、出力される計
数値を可変にすることによって、上記消去時間及び書き
込み時間を規定する制御信号のタイミングを変更するも
のであってもよい。上記のような発振周波数、分周回路
やカウンタ回路の出力信号を受けるマルチプレクサ（ゲ
ート回路）の制御信号を形成するプログラム回路は、ポ
リシリコン層等を利用したヒューズ手段の選択的な切断
によって行うものであってもよい。

また、EEPROM装置は、第１書き込み動作と第２書き込
み動作とが、制御回路CONT内に設けられる適当なシーケ
ンス回路によって連続的かつ自動的に実行されるように
されてもよい。また、各メモリセルの分離用MOSFETQ3を
省略して、MNOSトランジスタのソースを基準電位線に接
続させるものであってもよい。この場合、基準電位線
は、書き込み動作の時にフローティング状態にされ、読
み出し及び消去動作の時に回路の接地電位が与えられる
ようにされる。

さらに、電気的に書き込み／消去が可能とされる記憶
素子は、FLOTOX（フローティングゲート・トンネルオキ
サイド）型であってもよい。このような記憶素子を用い
る場合には、その書き込み／消去動作に応じた制御電圧
が供給されるものである。

この発明は、消去動作と書き込み動作とが内部の時間
信号に基づいて形成される制御信号によって時系列的に
行われる機能を持つことを条件として、各種EEPROM装置
に広く利用できるものである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、消去動作と書き込み動作が基準時間信号
の計数出力に従って時系列的に実施されるEEPROM装置に
おいて、上記基準時間を可変にすることによって、上記
消去時間と書き込み時間を可変にすることができるから
MNOSトランジスタのプロセスバラツキに応じた最適な消
去時間及び書き込み時間の設定が可能になる。

【図面の簡単な説明】

第１図は、この発明に係るEEPROM装置における制御回路
の一実施例を示す回路図、 第２図は、その消去及び書き込み動作の一例を示すタイ
ミング図、 第３図は、この発明に係るEEPROM装置の要部一実施例の
回路図である。 M-ARY……メモリアレイ、X-DCR……Ｘデコーダ、LVC…
…レベル変換回路、FF……ラッチ回路、Vig-G,Vw-G……
制御電圧発生回路、IOB……入出力回路、WELL……ウェ
ル領域、DV……分周回路、OSC……発振回路、M1〜M4…
…プログラム回路、CT……カウンタ回路、TG……タイミ
ング発生回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 永井 義和 小平市上水本町1448番地 日立超エル・ エス・アイエンジニアリング株式会社内

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】電気的な書き込み及び消去が可能な半導体
   不揮発性記憶素子を含むメモリアレイと、選択されるメ
   モリセルの記憶情報を読み出してラッチ回路に保持させ
   る第１ステップと、そのラッチ回路に書き換えデータを
   供給する第２ステップからなる第１書き込みモードと、
   選択されるメモリセルの消去動作を行う第３ステップ
   と、そのラッチ回路に保持された書き換えデータをメモ
   リセルに書き込む第４ステップからなる第２書き込みモ
   ードととを備え、上記消去ステップ及び書き込みステッ
   プの時間を可変にしたことを特徴とするEEPROM装置。
2. 【請求項２】上記動作ステップの時間を可変にする回路
   は、発振回路の発振出力を分周して複数の基準時間信号
   を形成する分周回路と、電気的な書き込みが可能にされ
   た記憶素子の記憶情報に従って上記複数の基準時間信号
   の１つを出力させるマルチプレクサと、このマルチプレ
   クサを通して供給された基準時間信号を計数して、上記
   各動作ステップの時間を設定するタイマー回路とからな
   るものであることを特徴とする特許請求の範囲第１項記
   載のEEPROM装置。