JP2003022681A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2003022681A JP2001206923A JP2001206923A JP2003022681A JP 2003022681 A JP2003022681 A JP 2003022681A JP 2001206923 A JP2001206923 A JP 2001206923A JP 2001206923 A JP2001206923 A JP 2001206923A JP 2003022681 A JP2003022681 A JP 2003022681A
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Abstract

(57)【要約】 【課題】一括で書き込むデータが複数のメモリセルアレ
イにまたがっている場合に、アレイ毎にベリファイ読み
出しデータを判定し、書き込みが終了したメモリセルア
レイに対して書き込み電圧を出力しないようにする。 【解決手段】複数のメモリセルＭＣを有し、複数のメモ
リセルが複数のワード線ＷＬに接続された複数のメモリ
セルアレイ２１と、複数のメモリセルアレイに接続さ
れ、対応するメモリセルアレイの複数のワード線を選択
駆動する複数のワード線駆動回路２３と、複数のメモリ
セルアレイに接続され、対応するメモリセルアレイの複
数のメモリセルに予め書き込まれたデータのベリファイ
読み出しを行い、このベリファイ読み出し結果に基づい
て対応するワード線駆動回路におけるワード線の選択駆
動動作を制御する複数のビット線制御回路２２とを具備
したことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、複数のメモリセ
ルアレイを有し、複数のメモリセルアレイに渡って同時
にデータの書き込みが行われるような半導体記憶装置に
関する。
【０００２】
【従来の技術】不揮発性メモリとして、複数の不揮発性
トランジスタを直列接続してＮＡＮＤセルを構成し、複
数の不揮発性トランジスタの記憶データを電気的にかつ
一括して消去するようにしたＮＡＮＤフラッシュメモリ
が知られている。このＮＡＮＤフラッシュメモリにおけ
るデータの書き込みは、選択されたメモリセルに対し所
定の電圧を印加して閾値電圧をシフトさせることによっ
て行われる。この書き込みの際に、閾値電圧を所望の値
まで一気にシフトさせるのではなく、メモリセルに印加
する電圧を段階的に変化させ、かつ１回の書き込み動作
を複数回に分けて行うことによって、閾値電圧を小刻み
に変えるようにしている。この書き込み動作の途中で、
書き込みが行われたメモリセルからデータを読み出し、
書き込みデータと一致しているかどうかのベリファイ読
み出し動作が行われる。そして、ベリファイ結果がパス
（pass）、つまり閾値電圧が所望する値に設定されたメ
モリセルについては書き込み動作を完了し、ベリファイ
結果がフェイル（fail）、つまり閾値電圧が所望する値
までシフトしていないメモリセルについては電圧条件を
変えて再度書き込みを行うようにしている。
【０００３】なお、これ以降、消去状態または閾値電圧
が元の低い値のメモリセルの記憶データを“１”、書き
込みが行われて閾値電圧が高い値に変化したメモリセル
の記憶データを“０”として説明を行う。
【０００４】このように、ＮＡＮＤフラッシュメモリに
は、データがメモリセルに正常に書き込めたかどうかを
判定するベリファイ検知回路が設けられている。
【０００５】図６は、上記ベリファイ検知回路が設けら
れた従来のＮＡＮＤフラッシュメモリの要部の構成を示
す回路図である。
【０００６】ＮＡＮＤセル内にはそれぞれ制御ゲートと
浮遊ゲートを有する複数の不揮発性トランジスタからな
るメモリセルＭＣが設けられており、これら複数のメモ
リセルＭＣのソース・ドレイン間が直列接続されてい
る。そして、各ＮＡＮＤセルの一端側及び他端側には、
ＮＡＮＤセルを選択するための第１の選択トランジスタ
ＳＧＴ１及び第２の選択トランジスタＳＧＴ２がそれぞ
れ接続されている。各ＮＡＮＤセルを構成する複数のメ
モリセルＭＣの制御ゲートは、複数のＮＡＮＤセルに渡
って延長して設けられた複数のワード線ＷＬのうち対応
するものに接続されている。また、第１の選択トランジ
スタＳＧＴ１の選択ゲート及び第２の選択トランジスタ
ＳＧＴ２の選択ゲートは、複数のＮＡＮＤセルに渡って
延長して設けられた第１の選択ゲート線ＳＧ１及び第２
の選択ゲート線ＳＧ２に共通に接続されている。
【０００７】また、上記複数の各第１の選択トランジス
タＳＧＴ１は複数の各ビット線ＢＬを介して複数の各ラ
ッチ回路３１に接続されている。これら各ラッチ回路３
１はそれぞれ、データの書き込み時には書き込みデータ
をラッチし、ベリファイ読み出し時にはメモリセルから
各ビット線ＢＬに読み出される読み出しデータをラッチ
する。これら各ラッチ回路３１はベリファイ検知回路４
１に接続されている。
【０００８】ロウデコーダ回路４２は、上記複数のワー
ド線ＷＬ、第１の選択ゲート線ＳＧ１及び第２の選択ゲ
ート線ＳＧ２に接続されており、データの書き込み時、
読み出し時及び消去時に、上記複数のワード線ＷＬ、第
１の選択ゲート線ＳＧ１、第２の選択ゲート線ＳＧ２に
それぞれ所定の電圧を印加する。
【０００９】次に、図６に示すメモリの書き込み動作
を、図７に示すフローチャートを参照して説明する。ま
ず、書き込みデータが各ラッチ回路３１に送られ、ラッ
チされる（図７中のデータ入力）。この後、“１”レベ
ルの書き込みデータがラッチされたラッチ回路３１に接
続されているビット線ＢＬは“１”データに対応した電
圧で充電され、“０”レベルの書き込みデータがラッチ
されたラッチ回路３１に接続されているビット線ＢＬは
０Ｖになる。次に、ロウデコーダ回路４２から、第１、
第２の選択トランジスタＳＧＴ１をオン状態にさせるよ
うな電圧が第１の選択ゲート線ＳＧ１に出力される。さ
らにロウデコーダ回路４２からは、書き込みが行われる
メモリセルが接続された選択ワード線には高電圧Ｖpgm
が、書き込みが行われないメモリセルが接続された非選
択ワード線には上記高電圧Ｖpgmよりは低い高電圧Ｖpas
s（Ｖpgm＞Ｖpass）が出力される。
【００１０】これにより、ビット線ＢＬの電圧が、書き
込みが行われるメモリセルのドレインまで伝えられ、こ
のメモリセルに対してデータの書き込みが行われる（図
７中の書き込み）。
【００１１】データの書き込み後、書き込みが行われた
メモリセルが選択されてデータが読み出され、対応する
ラッチ回路３１でラッチされる（図７中のベリファイ読
み出し）。ラッチされたデータはベリファイ検知回路４
１に送られ、ここで書き込みデータと比較されること
で、正しく書き込みが行われたか否かが判定される（図
７中の判定）。正しく書き込めなかった場合には、再
度、書き込み動作及びベリファイ読み出し動作が行われ
る。このような動作が繰り返し行われることで、最終的
にデータが正しく書き込まれることになる。
【００１２】ところで、ＮＡＮＤフラッシュメモリで
は、実効的な書き込み速度を上げるために大量のデータ
を一括に書き込む方式を採用しており、１つのワード線
ＷＬに接続された複数のメモリセルで同時に書き込みが
行われる。つまり書き込み単位はワード線単位となり、
この書き込み単位を１ページとする。
【００１３】そして、大容量化・高速化のために一括書
き込み単位が大きくなると、複数のメモリセルアレイを
有するメモリでは１ページが複数のメモリセルアレイに
またがつてしまう。このような場合、あるメモリセルア
レイでは書き込みが終了しているにもかかわらず、他の
メモリセルアレイで書き込みを行っていると、選択ワー
ド線と非選択ワード線とに先の高電圧Ｖpgm、Ｖpassが
印加されるために、書き込みが終了しているメモリセル
アレイ内のメモリセルの制御ゲートにもこれらの高電圧
が加わることになる。書き込みが終了したにもかかわら
ずに続けて書き込みを行うと、そのメモリセルの閾値電
圧は所望の分布範囲から外れ、誤書き込みとなる可能性
がある。書き込みの終了時期がメモリセルアレイによっ
て異なる原因は、メモリセルの製造ばらつきにより書き
込み条件が異なることによる。
【００１４】現状では、書き込みが終了したメモリセル
が接続されているビット線を電位的にフローティング状
態とすることで誤書き込みを防止している。
【００１５】しかし、このような対策を施したとして
も、図８中の破線で示すように、“１”データが書き込
まれたメモリセルの閾値電圧が所望の分布範囲から外れ
る可能性がある。
【００１６】従って、書き込みが終了したメモリセルア
レイに対しては、メモリセルの制御ゲートに不必要な電
圧を印加しないようにする必要がある。
【００１７】また、書き込むデータが１ページ未満であ
り、複数のメモリセルアレイのうち少なくとも１つはデ
ータを書き込む必要がないメモリセルアレイが存在する
場合もある。このような場合、従来ではデータの書き込
みが終了するまでは、書き込む必要がないメモリセルア
レイのメモリセルの制御ゲートにも高電圧が印加され
る。これも上記のようにメモリセルの閾値電圧が所望の
分布範囲から外れる原因となるため、何らかの対策が必
要である。
【００１８】
【発明が解決しようとする課題】このように、従来の半
導体記憶装置では、一括書き込み単位が複数のメモリセ
ルアレイにまたがって設けられたワード線に対して電圧
を印加してデータの書き込みを行うようにしているの
で、メモリセルの製造ばらつきにより書き込み条件が異
なると、閾値電圧が所望の分布範囲から外れてしまうと
いう問題があるこの発明は上記のような事情を考慮して
なされたものであり、その目的は、書き込み後における
メモリセルの閾値電圧が所望の分布範囲から外れること
を防止することができる半導体記憶装置を提供すること
である。
【００１９】
【課題を解決するための手段】この発明の半導体記憶装
置は、それぞれ複数のメモリセルを有し、これら複数の
メモリセルが複数のワード線に接続された複数のメモリ
セルアレイと、上記複数のメモリセルアレイに接続さ
れ、対応するメモリセルアレイの上記複数のワード線を
選択駆動する複数のワード線駆動回路と、上記複数のメ
モリセルアレイに接続され、対応するメモリセルアレイ
の上記複数のメモリセルに予め書き込まれたデータのベ
リファイ読み出しを行い、このベリファイ読み出し結果
に基づいて対応するワード線駆動回路におけるワード線
の選択駆動動作を制御する複数の制御回路とを具備した
ことを特徴とする。
【００２０】この発明の半導体記憶装置は、それぞれ複
数のメモリセルを有し、これら複数のメモリセルが複数
のワード線に接続された複数のメモリセルアレイと、上
記複数のメモリセルアレイに接続され、対応するメモリ
セルアレイの上記複数のワード線を選択駆動する複数の
ワード線駆動回路と、上記複数のメモリセルアレイに接
続され、対応するメモリセルアレイの上記複数のメモリ
セルに対して書き込みを行う書き込みデータ及び上記複
数のメモリセルに書き込まれたデータのベリファイ読み
出しを行いこの読み出しデータをラッチする複数のラッ
チ回路を有し、データ書き込み時に上記複数のラッチ回
路にラッチされた書き込みデータに基づいて対応するワ
ード線駆動回路におけるワード線の選択駆動動作を制御
するとともに、ベリファイ読み出し時に上記複数のラッ
チ回路にラッチされたベリファイ読み出しデータに基づ
いて対応するワード線駆動回路におけるワード線の選択
駆動動作を制御する複数の制御回路とを具備したことを
特徴とする。
【００２１】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態を詳細に説明する。
【００２２】図１は、この発明の半導体記憶装置をＮＡ
ＮＤフラッシュメモリに実施した第１の実施の形態の要
部の構成を示すブロック図である。
【００２３】このメモリには複数のメモリセルアレイ２
１が設けられている。これら各メモリセルアレイ２１内
にはそれぞれ複数のワード線、選択ゲート線及びビット
線が設けられている。上記複数のメモリセルアレイ２１
に対応して複数のビット線制御回路２２及び複数のワー
ド線駆動回路２３が設けられている。
【００２４】すなわち、メモリセルアレイ２１内の複数
のビット線は対応するビット線制御回路２２に接続さ
れ、複数のワード線及び選択ゲート線は対応するワード
線駆動回路２３に接続されている。なお、上記各ワード
線駆動回路２３はそれぞれロウデコーダ回路を含んでい
る。
【００２５】また、全てのメモリセルアレイ２１に対し
て共通にロウデコーダ電源制御回路２４、アドレスバッ
ファ２５及び高電圧・中間電圧発生回路２６が設けられ
ている。上記ロウデコーダ電源制御回路２４及びアドレ
スバッファ２５は上記複数の各ワード線駆動回路２３に
接続されている。また、高電圧・中間電圧発生回路２６
は、上記ロウデコーダ電源制御回路２４、各メモリセル
アレイ２１及び各ビット線制御回路２２に接続されてい
る。
【００２６】この実施の形態のメモリでは、上記回路の
他にカラムデコーダ回路、ウェル電位制御回路、ソース
線制御回路、データ入出力バッファなどが設けられてい
るが、本例では図示を省略している。
【００２７】上記各ビット線制御回路２２は、図示しな
いカラムデコーダ回路の出力信号に応じて、データの読
み出し、書き込み、再書き込み、書き込みベリファイ及
び消去を行う。すなわち、このビット線制御回路２２
は、主にＣＭＯＳフリップフロップ回路により構成さ
れ、メモリセルに書き込み込むための書き込みデータの
ラッチや、ビット線の電位を読み出すためのセンス動作
及び書き込み後のベリファイ読み出しのためのセンス動
作、さらに再書き込みデータのラッチ動作などを行う。
【００２８】ロウデコーダ回路を含むワード線駆動回路
２３は、上記ワード線及び選択ゲート線を通じて、対応
するメモリセルアレイ２１内のメモリセルの制御ゲート
及び選択ゲートの電位を制御する。また、ロウデコーダ
電源制御回路２４はワード線駆動回路２３の電源電位を
制御する。
【００２９】高電圧・中間電圧発生回路２６は、消去用
高電圧、書き込み用高電圧及び中間電圧などを発生し、
消去動作中に、メモリセルアレイ２１が形成されている
ｐ型ウェルまたはｐ型基板に供給したり、ロウデコーダ
電源制御回路２４及びワード線駆動回路２３を介して書
き込み中のワード線に供給するととともに、ビット線制
御回路２２を介してビット線に供給する。
【００３０】図２は、図１中の１つのメモリセルアレイ
２１及びこれに接続されたビット線制御回路２２とワー
ド線駆動回路２３の詳細な構成を示す回路図である。
【００３１】メモリセルアレイ２１内には複数のＮＡＮ
Ｄセルが設けられている。これら各ＮＡＮＤセルには、
それぞれ制御ゲートと浮遊ゲートを有する複数の不揮発
性トランジスタからなるメモリセルＭＣが設けられてお
り、これら複数のメモリセルＭＣのソース・ドレイン間
は直列接続されている。ＮＡＮＤセルの一端側及び他端
側には、ＮＡＮＤセルを選択するための第１の選択トラ
ンジスタＳＧＴ１及び第２の選択トランジスタＳＧＴ２
それぞれの一端が接続されている。第１の選択トランジ
スタＳＧＴ１の他端は複数のビット線ＢＬのうち対応す
るものに接続され、第２の選択トランジスタＳＧＴ２の
他端は図示しないソース線に共通に接続されている。
【００３２】各ＮＡＮＤセルを構成する複数のメモリセ
ルＭＣの制御ゲートは、複数のＮＡＮＤセルに渡って延
長して設けられた複数のワード線ＷＬのうち対応するも
のに接続されている。また、第１の選択トランジスタＳ
ＧＴ１の選択ゲート及び第２の選択トランジスタＳＧＴ
２の選択ゲートは、複数のＮＡＮＤセルに渡って延長し
て設けられた第１の選択ゲート線ＳＧ１及び第２の選択
ゲート線ＳＧ２に共通に接続されている。
【００３３】この場合、複数の各ワード線ＷＬは複数の
メモリセルアレイ２１毎に分割されているが、同時に書
き込みが行われる書き込み単位、つまり１ページは複数
のメモリセルアレイにまたがって設定されている。すな
わち、あるメモリセルアレイ２１の１つのワード線ＷＬ
に接続されている複数のメモリセルで同時に書き込みが
行われるとともに、他のメモリセルアレイ２１でも対応
する位置のワード線ＷＬに接続されている複数のメモリ
セルで書き込みが行われる。
【００３４】ビット線制御回路２２には、各ビット線Ｂ
Ｌに対応して接続されたＣＭＯＳフリップフロップ回路
からなる複数のラッチ回路３１が設けられている。これ
ら各ラッチ回路３１は、データ書き込み時には、メモリ
セルに対して書き込みを行う書き込みデータをラッチ
し、ベリファイ読み出し時にはメモリセルに書き込まれ
たデータが読み出され、この読み出しデータをラッチす
る。さらにビット線制御回路２２には、データ書き込み
時及びベリファイ読み出し時に、上記複数のラッチ回路
３１でラッチされるデータが全て同じ論理レベルである
か否かを判定するための判定回路が設けられている。こ
の判定回路は、各ラッチ回路３１毎に設けられたそれぞ
れ２個のＮチャネルトランジスタ３２、３３と、複数の
ラッチ回路３１に対して共通に設けられた１個のＰチャ
ネルトランジスタ３４とから構成されている。
【００３５】上記各２個のＮチャネルトランジスタ３
２、３３のソース・ドレイン間は、判定信号ＣＯＭの出
力ノードと接地電位のノードとの間にそれぞれ直列接続
されており、各トランジスタ３２のゲートは対応するラ
ッチ回路３１に接続され、各トランジスタ３３のゲート
は制御信号ＣＨＫのノードに共通に接続されている。ま
た、上記Ｐチャネルトランジスタ３４のソース・ドレイ
ン間は、電源電圧DDのノードと上記判定信号ＣＯＭの出
力ノードとの間に接続されており、このトランジスタ３
４のゲートは制御信号ＣＯＭＨｎのノードに接続されて
いる。
【００３６】ワード線駆動回路２３は、図１中のアドレ
スバッファ２５から入力されるロウアドレス信号に応じ
て、対応するメモリセルアレイ２１に接続された複数の
ワード線ＷＬ及び選択ゲート線ＳＧ１、ＳＧ２を選択駆
動する。ワード線駆動回路２３内において、複数のワー
ド線ＷＬに印加するための電圧、例えば書き込み時に書
き込みが行われるメモリセルが接続された選択ワード線
に印加するための高電圧Ｖpgm、書き込みが行われない
メモリセルが接続された非選択ワード線に印加するため
の高電圧Ｖpassなどの駆動電圧のノードと、複数のワー
ド線ＷＬとの間に、スイッチ用の複数のＮチャネルトラ
ンジスタ３５のソース・ドレイン間が接続されている。
【００３７】上記判定信号ＣＯＭは検知結果保持回路３
６によって保持され、ここで保持された信号はＡＮＤ回
路３７の一方の入力端子に信号／ＣＯＭとして入力され
る。上記ＡＮＤ回路３７の他方の入力端子には、上記ワ
ード線駆動回路２３から対応するメモリセルアレイ２１
内の複数のワード線ＷＬに対して駆動電圧を印加するか
否かを制御するための電圧印加制御信号ＳＷＶが入力さ
れる。そして、ＡＮＤ回路３７の出力信号は、対応する
ワード線駆動回路２３内の上記複数のＮチャネルトラン
ジスタ３５のゲートに共通に入力される。
【００３８】上記検知結果保持回路３６は上記判定信号
ＣＯＭを所定のタイミングで保持するものであり、例え
ば図示するように、判定信号ＣＯＭと、制御信号ＣＨＫ
に対し僅かに遅れて“１”レベルに立ち上がるような制
御信号ＣＨＫ´とが入力されるＮＡＮＤ回路３８と、こ
のＮＡＮＤ回路３８の出力を反転するインバータ回路３
９と、上記インバータ回路３９の出力がセット端子（Ｓ
ＥＴ）に入力され、リセット信号がリセット端子（ＲＳ
Ｔ）に入力されるＳＲ型フリップフロップ回路４０とか
ら構成されている。そして、上記信号／ＣＯＭはフリッ
プフロップ回路４０の／Ｑ出力端子から出力される。
【００３９】次に、上記構成でなるメモリにおけるデー
タ書き込み動作及びその後のベリファイ読み出し動作に
ついて、図３に示すフローチャートを参照して説明す
る。なお、データ書込み動作については、図１中の複数
のメモリセル２１にまたがって各１つのワード線ＷＬに
接続された複数のメモリセルに対して同時に行われると
する。
【００４０】まず、書き込みデータがビット線制御回路
２２内の各ラッチ回路３１に送られ、ラッチされる（図
３中のデータ入力）。この後、“１”レベルの書き込み
データがラッチされたラッチ回路３１に接続されている
ビット線ＢＬは“１”データに対応した電圧で充電さ
れ、“０”レベルの書き込みデータがラッチされたラッ
チ回路３１に接続されているビット線ＢＬは０Ｖにな
る。
【００４１】一方、データ書き込みに先立ち、ビット線
制御回路２２から出力される判定信号ＣＯＭは予め
“Ｈ”レベルにされているとする。この時、検知結果保
持回路３６内のフリップフロップ回路４０は予めリセッ
トされており、信号／ＣＯＭは“Ｈ”レベルである。ま
た、データ書き込み時、電圧印加制御信号ＳＷＶは
“Ｈ”レベルである。従って、データ書き込み時に、図
２中のＡＮＤ回路３７の出力信号は“Ｈ”レベルとな
り、ワード線駆動回路２３内のＮチャネルトランジスタ
３５が全てオン状態になる。
【００４２】データ書き込みは、各ＮＡＮＤセルにおい
て、例えばビット線ＢＬから最も離れた位置のメモリセ
ルから順に行なわれる。すなわち、上記Ｎチャネルトラ
ンジスタ３５のうち、図中で最も下部に位置しているも
のに高電圧Ｖpgm（例えば１８Ｖ程度）が供給され、残
りのＮチャネルトランジスタ３５には上記高電圧Ｖpgm
よりは低い高電圧Ｖpass（Ｖpgm＞Ｖpass）がそれぞれ
供給される。これらの電圧は図１中の高電圧・中間電圧
発生回路２６から供給される。上記Ｎチャネルトランジ
スタ３５は、データ書き込み時にオン状態になっている
ので、上記高電圧ＶpgmまたはＶpassが対応するワード
線ＷＬに出力される。この時、ワード線駆動回路２３か
ら選択ゲート線ＳＧ１に対して、メモリセルアレイ内の
選択トランジスタＳＧＴ１がオン状態になるような電圧
が出力される。
【００４３】これにより、各ビット線ＢＬの電圧が、書
き込みが行われるメモリセルのドレインまで伝えられ、
各メモリセルに対してデータの書き込みが行われる（図
３の書き込み）。
【００４４】データの書き込み後、この書き込みが行わ
れたメモリセルが選択されてデータが読み出され、対応
するラッチ回路３１でそれぞれラッチされる（図３中の
ベリファイ読み出し）。ここで、“０”データが正常に
書き込まれ、閾値電圧が所望の分布範囲に収まっている
メモリセルから読み出されるデータが入力されるラッチ
回路３１ではビット線ＢＬ側が“Ｈ”となるようにデー
タがラッチされ、“０”データが正常に書き込まれず、
閾値電圧が所望の分布範囲から外れているメモリセルか
ら読み出されるデータが入力されるラッチ回路３１では
ビット線ＢＬ側が“Ｌ”となるようにデータがラッチさ
れる。
【００４５】ラッチ回路３１でデータがラッチされた
後、各ビット線制御回路２２において、各制御信号ＣＯ
ＭＨｎが“Ｌ”レベルにされ、かつ各制御信号ＣＨＫが
“Ｈ”レベルにされてデータの一致判定が行われる（図
３中のデータ一致判定）。制御信号ＣＨＫが“Ｈ”レベ
ルになると、判定回路内の各Ｎチャネルトランジスタ３
３がオン状態になる。また、“０”データが正常に書き
込まれたメモリセルからの読み出しデータをラッチして
いるラッチ回路３１の出力がゲートに供給されるＮチャ
ネルトランジスタ３２はオフ状態になり、“０”データ
が正常に書き込まれていないメモリセルからの読み出し
データをラッチしているラッチ回路３１の出力がゲート
に供給されるＮチャネルトランジスタ３２はオン状態に
なる。従って、１つのメモリセルアレイ２１内で“０”
データが正常に書き込みが行われていないメモリセルが
１つでもあると、判定信号ＣＯＭは不一致、すなわちフ
ェイル状態に対応した“Ｌ”レベルになる。
【００４６】判定信号ＣＯＭが“Ｌ”レベルのときは、
制御信号ＣＨＫ´が“Ｈ”レベルに立ち上がった後にフ
リップフロップ回路４０はセットされず、信号／ＣＯＭ
は“Ｈ”レベルのままとなり、ＡＮＤ回路３７の出力信
号も“Ｈ”レベルとなり、ワード線駆動回路２３内のＮ
チャネルトランジスタ３５はオン状態のままとなる。そ
して、この後、書き込み条件を変えるなどして再度、書
き込みが行われ、その後、ベリファイ読み出しが行なわ
れる。
【００４７】ベリファイ読み出し後、全てのラッチ回路
３１でビット線ＢＬ側が“Ｈ”となるようにデータがラ
ッチされ、その後、判定が行われると、判定回路内の全
てのＮチャネルトランジスタ３２がオフ状態になる。こ
の場合、判定信号ＣＯＭは一致、すなわちパス状態に対
応した“Ｈ”レベルとなり、制御信号ＣＨＫ´が“Ｈ”
レベルに立ち上がった後にフリップフロップ回路４０が
セットされ、信号／ＣＯＭが“Ｌ”レベルになるので、
ＡＮＤ回路３７の出力信号は“Ｈ”レベルから“Ｌ”レ
ベルに変わり、ワード線駆動回路２３内のＮチャネルト
ランジスタ３５は全てオフ状態になる。この結果、この
後、ワード線駆動回路２３からは対応するメモリセルア
レイ２１のワード線ＷＬに電圧が出力されなくなる。す
なわち、ワード線の選択駆動動作が停止する。
【００４８】このように、図１中の複数のメモリセルア
レイ２１におけるデータの書き込み動作は同時に開始さ
れる。そして、前述したようにメモリセルの製造ばらつ
きによる書き込み条件の違いにより、あるメモリセルア
レイのみデータの書き込みが終了した場合を考える。こ
の書き込みが終了したメモリセルアレイでは、対応する
ワード線駆動回路２３によるワード線の選択駆動動作が
停止するので、その後の書き込み動作は行われない。従
って、このメモリセルアレイ内のメモリセルの閾値電圧
は変化しない。
【００４９】一方、書き込みが終了していないメモリセ
ルアレイでは、対応するワード線駆動回路２３よるワー
ド線の選択駆動動作が停止せず、ワード線には電圧が出
力され続けるので、その後も書き込み動作が行われる。
そして、書き込みが終了したメモリセルアレイから順
次、ワード線の選択駆動動作が停止していき、全てのメ
モリセルアレイで書き込みが終了した後に書き込み動作
が終了する。
【００５０】このように上記実施の形態のメモリによれ
ば、データの書き込み動作は複数のメモリセルアレイで
同時に開始し、終了はメモリセルアレイ毎に行われるの
で、メモリセルの製造ばらつきにより書き込み条件が異
なっていたとしても、書き込み後におけるメモリセルの
閾値電圧を所望の分布範囲内に収めることができる。
【００５１】次に、この発明の第２の形態について説明
する。
【００５２】第１の形態のメモリでは、データの書き込
み後にベリファイ読み出しを行い、各メモリセルアレイ
毎に読み出しデータの一致／不一致を判定し、その後も
ワード線に電圧を出力するか否かの制御を行うようにし
ていた。
【００５３】このような構成であると、同じページ上の
あるメモリセルアレイ内の全てのメモリセルに“１”デ
ータを書き込む、つまりメモリセルの閾値電圧を上げる
必要のないメモリセルが接続されているワード線にも電
圧が出力される。これにより、これらのメモリセルの閾
値電圧の分布範囲が広がる恐れが生じる。
【００５４】そこで、この第２の形態によるメモリで
は、図４のフローチャートに示すように、書き込みデー
タの入力後に、ラッチ回路３１でラッチされたデータが
全て“１”であるか否かを判定するようにしている（図
４中のall“１”判定）。この判定も、図２中のビット
線制御回路２２内の判定回路を用いて行われる。
【００５５】ここで、メモリセルに対する書き込みデー
タが全て“１”レベルのメモリセルアレイに対応したビ
ット線制御回路２２では、判定回路内の全てのＮチャネ
ルトランジスタ３２がオフ状態になるので、制御信号Ｃ
ＨＫが“Ｈ”レベルにされて各Ｎチャネルトランジスタ
３３がオン状態になっても、判定信号ＣＯＭは“Ｈ”レ
ベルとなる。この場合、制御信号ＣＨＫ´が“Ｈ”レベ
ルに立ち上がった後に信号／ＣＯＭは“Ｌ”レベルにな
るので、ＡＮＤ回路３７の出力信号は“Ｌ”レベルとな
り、対応するメモリセルアレイのワード線には書き込み
動作の始めから駆動電圧は出力されない。すなわち、そ
のメモリセルアレイにおける書き込み動作は終了する。
【００５６】一方、上記判定において、書き込みデータ
が全て“１”でなければ、その後は、図３のフローチャ
ートの場合と同様に、データの書き込み動作、ベリファ
イ読み出し動作が行われ、その後、ベリファイ読み出し
データの一致判定が行われる。そして、全てのメモリセ
ルアレイで書き込みが終了した後に書き込み動作が終了
する。
【００５７】このように上記実施の形態のメモリによれ
ば、書き込みデータの入力後に、ラッチ回路３１でラッ
チされたデータが全て“１”であるか否かを判定し、全
て“１”であるメモリセルアレイについては始めからワ
ード線に電圧を出力しないようにしたので、メモリセル
の閾値電圧を上げる必要のないメモリセルの閾値電圧の
分布範囲が広がることを防ぐことができる。
【００５８】また、書き込みデータが全て“１”である
か否かの判定後は、第１の実施の形態の場合と同様に、
データの書き込み動作の終了はメモリセルアレイ毎に行
われるので、メモリセルの製造ばらつきにより書き込み
条件が異なっていたとしても、書き込み後におけるメモ
リセルの閾値電圧を所望の分布範囲内に収めることがで
きる。
【００５９】なお、この発明は上記実施の形態に限定さ
れるものではなく種々の変形が可能であることはいうま
でもない。例えば図２では、メモリセルアレイ２１内の
各ビット線ＢＬにはそれぞれ１個のＮＡＮＤセルのみが
接続される場合を示した。
【００６０】しかし、一般にＮＡＮＤフラッシュメモリ
では、図５に示すように、各ビット線ＢＬにはそれぞれ
複数のＮＡＮＤセルが接続されており、ワード線ＷＬ及
び選択ゲート線ＳＧ１、ＳＧ２を共有する複数のＮＡＮ
ＤセルによってＮＡＮＤセルがブロック分けされ、各メ
モリセルアレイ２１内で１つのブロックを選択してデー
タの書き込みを行うようにしている。
【００６１】このようにメモリセルアレイ２１内に複数
のブロックが設けられる場合には、図５に示すように、
ＡＮＤ回路３７に対し、先の信号／ＣＯＭ及び電圧印加
制御信号ＳＷＶに加えて、ブロック選択信号ＢＳを入力
することにより、ブロック選択信号ＢＳに応じて選択さ
れたブロック内のワード線ＷＬに対してのみ前記のよう
な電圧を出力させることができる。
【００６２】
【発明の効果】以上説明したようにこの発明によれば、
書き込み後におけるメモリセルの閾値電圧が所望の分布
範囲から外れることを防止することができる半導体記憶
装置を提供することができる。
【図面の簡単な説明】
【図１】この発明の半導体記憶装置をＮＡＮＤフラッシ
ュメモリに実施した第１の実施の形態の要部の構成を示
すブロック図。
【図２】図１中の１つのメモリセルアレイ及びこれに接
続されたビット線制御回路とワード線駆動回路の詳細な
構成を示す回路図。
【図３】図１のＮＡＮＤフラッシュメモリにおけるデー
タ書き込み動作及びベリファイ読み出し動作のフローチ
ャート。
【図４】第２の形態によるＮＡＮＤフラッシュメモリに
おけるデータ書き込み動作及びベリファイ読み出し動作
のフローチャート。
【図５】この発明の変形例によるメモリセルアレイ及び
ワード線駆動回路の詳細な構成を示す回路図。
【図６】ベリファイ検知回路が設けられた従来のＮＡＮ
Ｄフラッシュメモリの要部の構成を示す回路図。
【図７】図６に示す従来のＮＡＮＤフラッシュメモリの
書き込み動作のフローチャート。
【図８】書き込みが終了したメモリセルの閾値電圧の分
布状態を示す図。
【符号の説明】
２１…メモリセルアレイ、 ２２…ビット線制御回路、 ２３…ワード線駆動回路、 ２４…ロウデコーダ電源制御回路、 ２５…アドレスバッファ、 ２６…高電圧・中間電圧発生回路、 ３１…ラッチ回路、 ３２、３３…Ｎチャネルトランジスタ、 ３４…Ｐチャネルトランジスタ、 ３５…スイッチ用のＮチャネルトランジスタ、 ３６…インバータ、 ３７…ＡＮＤ回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 今宮 賢一 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 中村 寛 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 細野 浩司 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5B025 AC01 AD01 AD04 AD05 AE00

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 それぞれ複数のメモリセルを有し、これ
    ら複数のメモリセルが複数のワード線に接続された複数
    のメモリセルアレイと、 上記複数のメモリセルアレイに接続され、対応するメモ
    リセルアレイの上記複数のワード線を選択駆動する複数
    のワード線駆動回路と、 上記複数のメモリセルアレイに接続され、対応するメモ
    リセルアレイの上記複数のメモリセルに予め書き込まれ
    たデータのベリファイ読み出しを行い、このベリファイ
    読み出し結果に基づいて対応するワード線駆動回路にお
    けるワード線の選択駆動動作を制御する複数の制御回路
    とを具備したことを特徴とする半導体記憶装置。
  2. 【請求項２】 データの書き込み時または読み出し時
    に、前記複数のメモリセルアレイのそれぞれ対応するワ
    ード線に接続された全てのメモリセルでデータの書き込
    みまたは読み出しが行われることを特徴とする請求項１
    記載の半導体記憶装置。
  3. 【請求項３】 前記制御回路における前記ベリファイ読
    み出し結果がパスの時に、対応する前記ワード線駆動回
    路は、対応するメモリセルアレイの上記複数のワード線
    の選択駆動動作を停止するように制御されることを特徴
    とする請求項１記載の半導体記憶装置。
  4. 【請求項４】 前記メモリセルは、複数の不揮発性トラ
    ンジスタが直列接続されたＮＡＮＤセルであることを特
    徴とする請求項１記載の半導体記憶装置。
  5. 【請求項５】 前記制御回路は、前記ベリファイ読み出
    し時に、前記メモリセルから読み出されるデータをラッ
    チするラッチ回路を有することを特徴とする請求項１記
    載の半導体記憶装置。
  6. 【請求項６】 前記ラッチ回路は、前記メモリセルに対
    して書き込みを行う書き込みデータをラッチすることを
    特徴とする請求項５記載の半導体記憶装置。
  7. 【請求項７】 前記ワード線駆動回路には、前記複数の
    ワード線に供給するための駆動電圧と前記複数のワード
    線との間に接続され、前記制御回路から出力される制御
    信号に基づいて導通制御される複数のスイッチが設けら
    れていることを特徴とする請求項１記載の半導体記憶装
    置。
  8. 【請求項８】 それぞれ複数のメモリセルを有し、これ
    ら複数のメモリセルが複数のワード線に接続された複数
    のメモリセルアレイと、 上記複数のメモリセルアレイに接続され、対応するメモ
    リセルアレイの上記複数のワード線を選択駆動する複数
    のワード線駆動回路と、 上記複数のメモリセルアレイに接続され、対応するメモ
    リセルアレイの上記複数のメモリセルに対して書き込み
    を行う書き込みデータをラッチするとともに上記複数の
    メモリセルに書き込まれたデータのベリファイ読み出し
    を行いこの読み出しデータをラッチする複数のラッチ回
    路を有し、データ書き込み時に上記複数のラッチ回路に
    ラッチされた書き込みデータに基づいて対応するワード
    線駆動回路におけるワード線の選択駆動動作を制御する
    とともに、ベリファイ読み出し時に上記複数のラッチ回
    路にラッチされたベリファイ読み出しデータに基づいて
    対応するワード線駆動回路におけるワード線の選択駆動
    動作を制御する複数の制御回路とを具備したことを特徴
    とする半導体記憶装置。
  9. 【請求項９】 データの書き込み時または読み出し時
    に、前記複数のメモリセルアレイのそれぞれ対応するワ
    ード線に接続された全てのメモリセルでデータの書き込
    みまたは読み出しが行われることを特徴とする請求項８
    記載の半導体記憶装置。
  10. 【請求項１０】 データ書き込み時に前記複数のラッチ
    回路にラッチされた複数の書き込みデータの全てが前記
    メモリセルに対する書き込み動作を必要としない論理レ
    ベルのデータである時に、対応する前記ワード線駆動回
    路は、対応するメモリセルアレイの上記複数のワード線
    の選択駆動動作を停止するように制御されることを特徴
    とする請求項８記載の半導体記憶装置。
  11. 【請求項１１】 前記ベリファイ読み出し時に前記複数
    のラッチ回路にラッチされた複数のベリファイ読み出し
    データに基づくベリファイ読み出し結果がパスの時に、
    対応する前記ワード線駆動回路は、対応するメモリセル
    アレイの上記複数のワード線の選択駆動動作を停止する
    ように制御されることを特徴とする請求項８記載の半導
    体記憶装置。
  12. 【請求項１２】 前記メモリセルは、複数の不揮発性ト
    ランジスタが直列接続されたＮＡＮＤセルであることを
    特徴とする請求項８記載の半導体記憶装置。
  13. 【請求項１３】 前記ワード線駆動回路には、前記複数
    のワード線に供給するための駆動電圧と前記複数のワー
    ド線との間に接続され、前記制御回路から出力される制
    御信号に基づいて導通制御される複数のスイッチが設け
    られていることを特徴とする請求項８記載の半導体記憶
    装置。
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