KR970005644B1 - 불휘발성 반도체 메모리장치의 멀티블럭 소거 및 검증장치 및 그 방법 - Google Patents

Abstract

내용 없음.

Description

불휘발성 반도체 메모리장치의 멀티블럭 소거 및 검증장치 및 그 방법

제1도는 본 발명의 에 따른 개략적 블럭도.

제2도는 본 발명에 따른 i번째 메모리블럭의 공유워드라인의 배치 및 k번째 열 블럭의 메모리쎌들의 배치를 보여주는 개략적회로도.

제3도는 본 발명에 따른 낸드쎌의 레이아웃도.

제4도는 제3도의 라인 Ⅳ-Ⅳ에 따른 단면도.

제5도는 제2도의 k번째 열블럭의 비트라인들과 접속되는 감지증폭기 및 페이지버퍼와 열선택회로의 개략적회로도.

제6도는 본 발명에 따라 제 i번째 메모리블럭과 연결되는 블럭선택회로의 개략적회로도.

제7도는 본 발명에 따른 행어드레스 카운터의 개략적회로도.

제8도는 본 발명에 따른 제어회로의 개략적회로도.

제9도는 본 발명에 따른 소거검증 제어회로의 개략적회로도.

제10a도와 제10b도는 본 발명에 따른 패스/페일 검출회로의 개략적회로도.

제11a도 내지 제11c도는 본 발명에 따른 루우프 카운터의 개략적회로도.

제12도는 본 발명에 따른 멀티블럭선택모우드, 멀티블럭소거모우드 및 소거검증모우드의 동작 순서를 보여주는 플로우차아트.

제13a도 내지 제13e도는 본 발명에 따른 타이밍도.

본 발명은 불휘발성 반도체 메모리 장치의 블럭소거 및 검증장치 및 그 방법에 관한 것이다.

고밀도의 전기적으로 소거 및 프로그램 가능한 불휘발성 반도체 메모리장치(이하 EEPROM이라 칭함)를 달성하기 위하여, 쎌당 선택트랜지스터의 개수와 비트라인과 접속되는 접속개구의 개수를 줄일 수 있는 낸드구조로된 쎌들을 가지는 EEPROM이 개발되어 왔다. 이 낸드구조로된 쎌(이하 낸드쎌이라 칭함)은 제1선택트랜지스터와, 소오스가 접지된 공통소오스라인에 접속된 제2선택트랜지스터와, 상기 제1선택트랜지스터의 소오스와 상기 제2선택트랜지스터의 드레인 사이에 채널들이 직렬로 접속된 복수개의 플로팅 게이트형의 메모리트랜지스터들로 구성되어 있다. 복수개의 낸드쎌들은 행과 열의 매트릭스 형식으로 배열되고, 제1선택트랜지스터들의 드레인들은 각각 열방향에 있는 대응 비트라인들과 접속된다. 동일 행들에 배열된 상기 제1선택트랜지스터들의 게이트들, 상기 메모리 트랜지스터들의 제어게이트들과 상기 제2선택트랜지스터들의 게이트들은 각각 대응 제1선택라인들, 대응 워드라인들 및 대응 제2선택라인들과 접속되어 메모리 쎌 어레이를 형성한다. 상기 메모리 쎌 어레이는 N형 반도체기판에 형성된 P형 웰영역에 형성된다. 동일 행들에 배열된 낸드 셀들은 각각 메모리 블럭들을 나타낸다.

프로그램된 EEPROM의 데이터를 변경하기 위하여, EEPROM내의 모든 메모리 트랜지스터들의 데이터를 소거한 후 재프로그램을 하는 것이 요구된다. 그러나 EEPROM의 메모리용량이 증가함에 따라, 일부의 데이터만을 변경하는 것이 요구되는 경우, 모든 메모리트랜지스터들을 소거한 후 재프로그램하는 것은 불편하고 오랜시간이 걸린다. 이러한 문제를 해결하기 위하여, 변경되야할 데이터가 기입된 메모리블럭들 만을 선택적으로 소거한 후 재프로그램하는 기술이 개발된바 있다. 그러한 기술은 이 출원과 동일한 출원인에 의해 출원된 한국 특허출원번호 제93-390호에 개시되어 있다. 여기에 개시된 블럭소거 기술은 상기 P형 웰영역에 고전압의 소거전압을 인가함과 동시에 선택된 메모리블럭의 워드라인들로 검지전압 즉 0볼트를 인가하고, 비선택된 메모리블럭들의 워드라인들을 플로팅하는 것이다. 그러면, 선택된 메모리블럭내의 메모리트랜지스터들은 Fowler-Nordheim턴넬링(F-N턴넬링)에 의해 전자들을 이들의 플로팅게이트들로부터 방출하면서 음의 드레쉬 홀드전압들 예컨대 -3볼트를 갖는다. 이러한 소거 상태들은 데이터 1의 소거상태들로 참조될 것이다. 한편, 비선택된 메모리블럭들내의 워드라인들은 플로팅 상태들에 놓여 있기 때문에, P형 웰영역에 인가된 소거전압은 용량커플링에 의해 이들의 워드라인들로 충전되고 이에 의해 소거가 방지된다. 즉 부가적인 회로들의 사용없이 비선택된 메모리블럭들의 셀프 소거방지가 이루어질 수 있다.

그러나 이들의 블럭소거 방식은 소거해야할 메모리블럭들이 하나씩 선택적으로 소거되는 문제점을 갖는다. 소거해야할 메모리 블럭들을 순차적으로 선택하고 소거하는 것은 불편하고 많은 시간이 걸린다. 그 결과 EEPROM의 성능을 저하한다. 그러므로 EEPROM의 성능을 향상하기 위하여, 선택된 메모리 블럭들을 일시에 소거하는 기술이 요망된다.

선택된 메모리블럭들내의 메모리트랜지스터들의 소거는 메모리트랜지스터들의 턴넬 산화막의 두께의 변화등과 같은 긍정의 변화, 전원전압과 사용온도의 변화와 같은 동작조건의 변화 및 메모리트랜지스터들의 소거횟수의 증가로 인하여 소정의 드레쉬홀드전압 레벨들에 도달하지 못하는 경우, EEPROM의 신뢰성이 저하된다. 따라서 EEPROM의 신뢰성을 향상하기 위하여, 소거된 메모리 트랜지스터들 즉 메모리쎌들의 드레쉬홀드전압들이 일정한 레벨들에 도달되도록 소거 검증이 행해질 필요가 있다.

따라서 본 발명의 목적은 성능을 향상시킬 수 있는 전기적으로 소거 및 프로그램 가능한 불휘발성 반도체 메모리장치를 제공함에 있다.

본 발명의 또 다른 목적은 변경되야할 데이터가 기입된 복수개의 메모리 블럭들을 일시에 소거할 수 있는 전기적으로 소거 및 프로그램 가능한 불휘발성 반도체 메모리장치를 제공함에 있다.

본 발명의 또 다른 목적은 신뢰성을 향상 시킬 수 있는 전기적으로 소거 및 프로그램 가능한 불휘발성 반도체 메모리장치를 제공함에 있다.

상기와 같은 본 발명의 목적을 달성하기 위하여, 반도체 기판상에 형성된 복수개의 메모리 쎌들로 구성된 복수개의 메모리 블럭들을 가지며, 상기 각 메모리의 쎌들은 플로팅 게이트와 제어게이트를 가지는 적어도 하나의 메모리 트랜지스터로 구성되고 소거동작중 선택된 메모리 블럭내의 메모리 트랜지스터들의 제어 게이트들을 선택하고 상기 메모리 쎌들을 소거하기 위하여 상기 복수개의 메모리 블럭들과 접속된 블럭선택회로를 가지는 불휘발성 반도체 메모리 장치에서 상기 복수개의 블럭선택회로는 소거동작중 적어도 하나의 선택된 메모리 블럭내의 복수개의 메모리 트랜지스터들의 제어게이트들을 선택하도록 블럭선택 플래그들을 저장하고 나머지의 비선택된 메모리블럭들내의 복수개의 메모리 트랜지스터들의 제어게이트들을 플로팅하기 위한 리세트 플래그들을 저장하는 저장수단을 각각 가짐으로써 상기 소고동작중 상기 선택된 메모리 블럭들내의 메모리 트랜지스터들만을 일시에 소거한다. 또한 소거 검증동작중 선택된 메모리 블럭에 대응하는 저장수단이 블럭선택 플래그를 저장하고 있을 때 소거검증 독출신호를 발생하는 판단수단을 구비하여 상기 소거검증 독출신호가 발생되는 블럭선택회로에 대응하는 메모리 블럭에 대해서만 소거검증동작이 행해진다. 만약 선택된 메모리 블럭내의 메모리 트랜지스터들이 성공적으로 소거되었을 때 대응저장수단에 저장된 블럭선택 플래그를 리세트 플래그로 변경한다. 상기 소거검증동작후 블럭소거동작과 소거 검증동작이 선택된 메모리 블럭내의 모든 메모리 트랜지스터들이 성공적으로 소거될 때까지 반복하는 제어수단을 갖는다.

이하 본 발명의 바람직한 실시예를 상세한 설명이 첨부된 도면들을 참조하여 설명될 것이다. 도면들중 동일한 구성들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.

본 명세서중 문자 i는 제 i번째의 메모리 블럭을 나타내고 문자 k는 제 k번째의 열블럭을 나타낸다.

하기 설명에서 메모리 쎌들과 낸드쎌들의 수, 비트라인들의 수, 전압값, 회로구성 및 부품들 등과 같은 많은 특정 상세들이 본 발명의 보다 전반적인 이해를 제공하기 위하여 나타나 있다. 이들 특정 상세들 없이 본 발명이 실시될 수 있다는 것은 이 기술분야에서 통상의 지식을 가진자에게 자명할 것이다.

본 발명의 EEPROM은 동일 칩상에 CMOS 제조기술을 사용하여 제작되고 -2∼-3볼트의 임계전압을 가지는 디플레숀 모우드의 N채널 모오스 트랜지스터들(이하 D형 트랜지스터들이라 칭함)과 약 0.7볼트의 임계전압을 가지는 인한스템트 모우드의 N채널 모오스트랜지스터들(이하 N채널트랜지스터들이라 칭함) 및 약 -0.9볼트의 임계전압을 가지는 P채널 모오스트랜지스터들(이하 P채널 트랜지스터들이라 칭함)이 사용된다.

제1도는 본 발명의 바람직한 실시예를 나타내는 개략적 블럭도를 나타내고 있다. 도면중 메모리 쎌 어레이(10)는 32메가 비트의 메모리 용량을 가진다. 상기 메모리 쎌 어레이(10)는 1,024개의 행들과 2,048개의 열들의 매트릭스형으로 배열된 낸드쎌들로 구성되어 있고, 행방향에서 분할된 1,024개의 메모리 블럭들 BK₁∼BK_1,024로 나누어져 있다. 또한 상기 메모리 쎌 어레이의 2,048개의 열들은 8개의 열블럭들 CBk(k=1, 2, …, 8)로 분할되고, 각 열블럭은 256개의 열들을 가지고 있다. 8개의 열블럭들 CBk은 각각 외부 데이터 입출력 단자들 I/00, I/01, …, I/07에 대응하도록 연결이 되어 있다. 상기 메모리 블럭들 BKi(i=1, 2, …, 1,024)의 각각은 서로 인접한 2개의 행에 배열된 낸드쎌들로 구성되어 있다.

제2도는 제i번째의 메모리 블럭 BKi 중 제 k번째 열블럭 CBk의 메모리 쎌 어레이를 나타내고 있다. 제2도를 참조하면, 각 낸드 쎌 NC은 하부(상부) 제1선택트랜지스터 LST1(UST1)의 소오스와 하부(상부) 제2선택트랜지스터 LST2(UST2)의 드레인 사이에 드레인-소오스 통로들(또는 채널들)이 직렬로 연결된 하부(상부) 메모리 트랜지스터들 LM1∼LM8(UM1∼UM8)로 구성되어 있다. 상기 하부 및 상부 제1선택트랜지스터들 LST1과 UST1의 드레인들은 각각 대응 비트라인들 BLk-1∼BLk-256에 접속되고, 상기 제2선택트랜지스터들의 소오스들은 공통 소오드라인들 CSL을 통해 기준전위 즉 접지와 연결되어 있다. 하부 메모리 트랜지스터들 LM1∼LM8의 제어게이트들과 접지된 하부 워드라인들 LWL1∼LWL8은 각각 상부 메모리트랜지스터들 UM1∼UM8의 제어게이트들과 접속된 상부 워드라인들 UWL1∼UWL8과 공유하도록 접속되어 있다. 하부 및 상부 제2선택트랜지스터들의 게이트들은 각각 하부 및 상부 제2선택라인 LSL과 USL에 접속된다. 상기 공유된 워드라인들 C1∼C8과 상기 하부 및 상부 제2선택라인 LSL과 USL은 각각 블럭선택 전송 게이트들 BSTi의 채널들을 통해 제어게이트라인들 CGL1∼CGL8과 하부 및 상부 접지선택라인들 LGSL과 UGSL에 접속된다. 하부 및 상부 제1선택트랜지스터들 LST1과 UST1의 게이트들은 각각 하부 및 상부 선택게이트라인 LSGLi와 USGLi에 연결된다. 상기 블럭선택전송게이트들 BSTi의 게이트들은 블럭선택 제어라인 BSCi에 접속된다.

상기 메모리 쎌 어레이(10)는 반도체 기판에 형성된 P형 웰영역에 형성된다. 제3도와 제4도에 상기 메모리 쎌 어레이(10)를 구성하는 하부 낸드쎌들중 하나의 평면도와 단면도가 각각 도시되어 있다.

제3도와 제4도를 참조하면, 반도체 기판(72)은 100의 결정면과 7×10₁₄/㎠의 불순물 농도를 가지는 P형 실리콘 반도체 기판이다. 약 2×1016/㎠의 불순물 농도를 가지는 P형 웰영역(76)이 상기 반도체 기판(72)의 주표면(78)으로부터 약 4㎛의 깊이로 형성되어 있다. 상기 P형 웰영역(76)은 깊이가 10㎛이고 불순물 농도가 약 5×10₁₅/㎠인 N형 웰영역(74)으로 둘러 쌓여져 있다. 상기 P형 웰영역(76)내에는 고농도의 N형 불순물로 도우핑된 N+영역들(81)∼(92)이 상기 주표면(78)에 채널영역(94)을 개재하여 이격되게 형성되 있다. N+영역(81)은 접속개구(96)를 통하여 알루미니움과 같은 금속으로 만들어진 비트라인 BL과 접속되는 접속영역임과 동시에 하부 제1선택트랜지스터 LST1의 드레인영역으로 작용한다. N+영역들(82)∼(89)은 트랜지스터들 LST1, LM1∼LM8, LST2중 인접하는 2개의 트랜지스터들의 공통 소오스-드레인 영역들로서 작용한다. N+영역(92)은 하부 제2선택트랜지스터 LST2의 소오스영역임과 동시에 매몰된 공통 소오스라인 CSL로 작용한다. 공통 소오스라인 CSL은 상기 N+영역(92)과 접속개구를 통해 저항접속되고 절연층(112)내에 절연되게 매몰된 도체층일 수도 있다. 상기 하부 제1 및 제2선택트랜지스터들 LST1, LST2의 채널영역들 상부에는 약 1500Å의 두께를 가지는 텅스턴 실리사이드와 같은 고융점 금속 실리사이드 물질의 게이트막들(98)(99)이 약 300Å의 게이트 절연막들(102)을 개재하여 각각 형성되있다.

메모리 트랜지스터들 LM1∼LM8의 채널영역들(94) 상부에는 약 1500Å의 두께를 가지는 다결정 실리콘 물질의 플로팅 게이트들(104)이 두께 약 100Å의 게이트 절연막들(106)을 개재하여 각각 형성되 있다. 상기 플로팅게이트들(104) 위에는 약 1500Å의 두께를 가지는 고융점 금속 실리사이드 물질의 제어게이트들(108)이 두께 약 250Å의 중간절연막들(111) 예컨대 SiO₂-Si₃N₄-SiO₂의 ONO 절연막을 개재하여 각각 형성되 있다. 상기 하부 제1 및 제2선택트랜지스터들 LST1과 LST2의 게이트들(98)(99)과 상기 메모리 트랜지스터들 LM1∼LM8의 제어게이트들(108)은 이들의 물질과 동일한 물질로 형성된 하부선택게이트라인 LSGLi와 하부 제2선택라인 LSL 및 하부 워드라인들 LWL1∼LWL8과 각각 연결되어 있다. 상기 게이트들(98)(99), 제어게이트들(108), 플로팅게이트들(104), 상기 제1 및 제2선택라인들 SL1, SL2 및 워드라인들 WL1∼WL8은 BPSG 또는 PSG 또는 실리콘산화물과 같은 절연물질의 절연층(112)으로 절연되어 있다.

상기 접속개구(96)를 통하여 상기 접속영역(81)과 접속된 비트라인 BL은 상기 절연층(112)상에서 열방향으로 신장하고 있다. 상기 P형 웰영역(76)과 N형 웰영역(74)은 도시하지 아니한 접속 개구들을 통해 웰전극(114)에 공통으로 접속이 된다. 본 발명에 따른 메모리 쎌 어레이(10)는 N형 반도체 기판에 형성된 P형 웰영역에 형성될 수도 있다.

지금, 제1도로 돌아가면, 메모리 쎌 어레이(10)의 비트라인들은 감지증폭기 및 페이지 버퍼회로(30)에 연결된다. 도시의 편의를 위하여 상기 메모리 쎌 어레이(10)내의 제 i번째 열블럭 CBk과 관련된 감지증폭기 및 페이지 버퍼회로(30)와 열선택회로(40) 및 데이터 입출력 버퍼회로(50)를 나타내는 개략적회로도가 제5도에 나타나 있다. 도면증 기준부(33)와 P형 트랜지스터들(54)로 구성된 부품들이 전류 미러형의 감지증폭기를 나타내고 비트라인들에는 페이지 버퍼들 PBk-1∼PBk-256이 접속되어 있다. 상기와 같은 감지증폭기 및 페이지 버퍼회로(30)와 열선택회로(40) 및 데이터 입출력버퍼회로(50)의 구성 및 회로동작은 전술한 한국 특허출원번호 제93-390호와 동일하며 이 특허출원의 내용이 여기에 병합된다.

제1도의 행 디코오더(20)는 제2도의 제어게이트라인들 CGL₁∼CGL₈로 각종 동작 모우드들에 대응하는 워드라인 구동신호들을 제공하는 작용을 하며 상기 한국특허출원번호 제 93-390호에 개시되어 있다. 본 발명과 관련된 블럭소거 및 소거 검증 모우드들에서 강기 제어게이트라인들 CGL₁∼CGL₈로 기준전압 즉 0볼트가 인가된다. 제2도의 하부 및 상부 접지 선택라인들 LGSL과 UGSL은 도시하지 아니한 접지라인 구동회로에 접속되며 멀티 블럭소거 및 소거 검증 모우드들에서 약 5볼트가 상기 하부 및 상부 접지선택라인들 LGSL과 UGSL로 인가된다.

제1도의 블럭선택회로(60)는 본 발명의 특징에 따라 멀티 블럭선택 모우드에서 블럭 어드레스 신호들에 응답하여 선택된 메모리 블럭들임을 나타내는 블럭선택 플래그들을 저장하고, 멀티 블럭소거 모우드에서 이 블럭 선택 플래그들에 응답하여 선택된 메모리 블럭들을 일시에 소거하도록 하는 블럭선택신호들을 블럭선택 제어라인들 BSCi로 제공하는 작용을 한다. 블럭소거 검증모우드에서 상기 블럭선택회로(60)는 블럭선택제어신호 ø_BSC에 응답하여 블럭선택여부를 나타내는 블럭 선택 독출신호 VRYrd를 발생하는 작용을 한다.

블럭선택회로(60)의 개략적회로도가 제6도에 나타나 있다. 제6도를 참조하면, 낸드게이트의 주 디코오더(68)는 행어드레스 신호들을 프리디코오딩 신호들 Pm, Qm 및 Rm를 입력한다. 상기 주 디코오더(68)의 출력은 인버어터(21)를 통하여 N형 트랜지스터(22)의 게이트에 연결된다. N형트랜지스터들(22)(23)의 채널들은 노오드(11)과 접지인 기준전위 사이에 직렬로 연결되고, 상기 트랜지스터(23)의 게이트에도 블럭선택신호 BSL가 연결된다. 노아게이트(25)의 2개의 입력단자들은 각각 주 디코오더(68)의 출력과 리세트 신호를 입력한다. N형 트랜지스터(27)의 게이트는 상기 노아게이트(25)의 출력과 연결되고, 이 트랜지스터(28)의 채널은 노오드(12)와 접지의 기준전위사이에 연결되어 있다. 상기 노오드들(11)(12)사이에는 래치(24)가 연결되어 있고 여기에 상기 블럭선택 플래그를 저장한다. 노아게이트(26)의 두 입력 단자들은 각각 상기 래치(24)의 출력 및 멀티 블럭선택신호에 연결되고, 노아게이트(28)의 두 입력 단자들은 각각 노아게이트(26)의 출력 및 상기 주 디코오더(68)의 출력과 연결된다. 상기 래치(24), N형 트랜지스터들(22)(23), 인버어터(21)로 구성된 부분은 상기 블럭 선택 플래그를 저장하기 위한 저장수단(29)이다. 또한 N형 트랜지스터(27)와 노아게이트(25)로 구성된 부분은 후술되는 바와 같이 선택된 메모리 블럭내의 메모리 트랜지스터들의 성공적으로 소거되었을 때 상기 저장수단(29)에 저장된 블럭선택 플래그를 리세트 플래그로 변경하는 수단이다. 상기 노아게이트(28)의 출력은 라인(61)과 연결되고, N형 트랜지스터(62)의 게이트가 이 라인(61)과 접속된다. N형 트랜지스터(63)의 게이트로 블럭선택제어신호 ø_BSC가 연결되어 있다. 전원전압 Vcc와 상기 라인(64) 사이에는 P형 트랜지스터(65)의 채널이 연결되고 있고 이 트랜지스터(65)의 게이트는 상기 블럭 선택제어신호 ø_BSC와 연결되어 있다. 상기 라인(64)은 인버어터(66)을 통하여 블럭선택독출신호 VRYrd를 제공한다. 라인(61)은 D형 트랜지스터(122)의 채널을 통해 블럭선택제어라인 BSCi에 연결된다. 참조번호 67은 프로그램 모우드에서 블럭선택제어라인 BSCi상에 고전압의 프로그램 전압을 제공하는 회로로써 본 발명에 따른 멀티블럭선택 모우드와 블럭소거 모우드 및 블럭소거 검증모우드에서는 디스에이블되는 회로이다. 라인(61)과 하부 및 상부 선택 게이트라인들 LSGLi와 USGLi사이에는 트랜스퍼 게이트(123)와 직렬로 접속된 D형 트랜지스터(124)와 트랜스퍼 게이트(126)과 직렬로 접속된 D형 트랜지스터(127)가 병렬로 접속되 있고, 상기 트랜스퍼 게이트들(123, 126)과 D형 트랜지스터들(124, 127)사이의 접속 노오드들과 기준전위 사이에는 각각 N형 트랜지스터(125)(128)이 접속되어 있다. 전술한 한국특허출원번호 제 93-390호에 개시된 바와 같이 블럭소거 모우드에서 트랜스퍼 게이트들(123)과 (126)은 턴온되어 있고 신호은 L상태에 있다. 그 반면 트랜지스터들(125)와 (128)은 턴오프되어 있다. 블럭소거 검증모우드에서, 트랜스퍼 게이트들(123)과 (126)은 턴온되어 있고 H상태에 있는 신호에 의해 트랜지스터들(124)와 (127)은 턴온되어 있다. 그러나 트랜지스터들(125)와 (128)은 턴오프되어 있다.

멀티블럭선택모우드의 초기에, 노아게이트(25)의 출력은 리세트 신호와 모두 H상태들에 있는 프리디코오딩 Pm, Qm 및 Rm에 의해 트랜지스터들(27)을 턴온하고 래치들(24)은 리세트 상태들 즉 L상태들을 저장하고 있다. 그후 메모리 블럭을 선택하는 프리디코오딩신호들 Pm, Qm 및 Rm과 블럭선택신호 BSL에 응답하여 상기 래치(24)는 L상태에서 H상태로 변경되는 블럭선택 플래그를 저장한다. 그러므로 멀티블럭 선택모우드에서 외부 어드레스에 의해 지정되는 선택된 메모리 블럭들에 대응하는 저장 수단들(29)은 블럭선택 플래그를 저장하고, 비선택된 메모리 블럭들에 대응하는 저장수단들(29)은 리세트 상태들을 유지한다. 이후 블럭소거 동작에서 L상태에 있는 멀티블럭선택신호와 H상태들에 있는 프리디코오딩 신호들 Pm, Qm 및 Rm에 응답하여 블럭선택 플러그를 저장하고 있는 래치들(24)에 대응하는 라인들(61)은 H상태들에 있고 리세트 상태들을 저장하고 있는 래치들(24)에 대응하는 라인들(61)은 L상태들에 있다. 결국, 선택된 메모리 블럭들에 대응하는 블럭선택제어라인들 BSCi는 H상태들에 있고 비선택된 메모리 블럭들에 대응하는 블럭선택제어라인들 BSCi는 L상태들에 있다.

블럭 소거모우드후 블럭소거 검증 모우드에서 메모리 블럭들은 순차적인 프리디코오딩 신호들 Pm, Qm 및 Rm에 의해 지정된다. 그러므로 비선택된 메모리 블럭 즉 리세트상태를 저장하고 있는 래치(24)와 관련된 메모리 블럭이 상기 프리디코오딩 신호들 Pm, Qm 및 Rm에 의해 선택되는 경우, L상태에 있는 라인(61)에 의해 N형 트랜지스터(62)는 오프상태에 있고 블럭 선택독출신호 VRYrd는 L상태를 발생한다. 그러나 선택된 메모리 블럭 즉 블럭선택플래그를 저장하고 있는 래치(24)와 관련된 메모리 블럭이 상기 프리디코오딩 신호들 Pm, Qm 및 Rm에 의해 선택되는 경우, H상태에 있는 라인(61)과 ø_BSC에 의해 N형 트랜지스터들(62)와 (63)은 턴온되고 H상태의 블럭선택 독출신호VRYrd를 발생한다. 그러므로 N형 트랜지스터들(62)(63)과 P형 트랜지스터(65) 및 인버어터(66)로 구성된 회로(13)은 상기 저장수단(29)이 블럭선택 플래그를 저장하고 있는가의 여부 즉 상기 블럭선택회로(60)가 선택된 메모리블럭에 대응하는 것인지의 여부를 판단하는 판단수단이 된다.

제1도의 행 어드레스 카운터(100)는 멀티블럭 선택모우드의 초기에 H상태의 제어신호 ø_a10에 응답하여 행 어드레스 신호들 A₁₂∼A₂₁과 이 상보신호들을 모두 H상태들이 되게 한다. 그후 메모리 블럭을 선택하는 외부행어드레스신호들 a₁₂∼a₂₁에 응답하여 블럭선택 어드레스신호들 A₁₂,∼A₂₁,을 행어드레스 카운터(100)는 발생한다. 블럭소거 검증모우드에서 상기 행어드레스 카운터(100)는 메모리 블럭들 BK₁∼BK_1.024들을 순차로 선택하는 블럭선택 어드레스 신호들 A₁₂,∼A₂₁,을 발생하는 작용을 한다.

제7a도에 상기 행 어드레스 카운터(100)의 개략적회로도가 도시되고 있고 제7b도에 제7a도의 카운터를 구성하는 스테이지들 중 하나의 개략적회로도가 도시되어 있다.

제7a도를 참조하면, 카운터의 스테이지들(132)∼(134)의 전단의 출력단자 X₁₊₁과 그 상보 단자은 후단의 클럭 입력단자 X₁와 그 상보입력단자에 연결되어 있다. 스테이지들(132)∼(134)의 어드레스 입력단자들 D은 블럭 어드레스 신호들 PA₁₂∼PA₂₀을 각각 입력하고, 어드레스 로오드단자들 L은 제어회로(80)로부터의 어드레스 로오드신호 ADload를 입력한다. 리세트 단자들은 제어회로(80)로부터의 어드레스 리세트 신호를 입력한다. 노아게이트들(135)∼(137)의 제 1입력단자들은 인버어터들을 통해 상기 스테이지들(132)∼(134)의 출력단자들 X₁₊₁과 각각 연결되고, 상기 노아게이트들(135)∼(137)의 제2입력단자들과 노아게이트들(138)∼(141)의 제1입력단자들은 제어회로(80)로부터의 카운터 홀딩신호 ø_a10를 입력한다. 상기 노아게이트들(138)∼(141)의 제2입력단자들은 상기 노아게이트들(135)∼(137)의 출력단자들과 각각 연결된다. 상기 노아게이트들(138)∼(141)의 출력단자들과 상기 노아게이트들(135)∼(137)의 출력단자들은 각각 인버어터들을 통하여 블럭선택 어드레스신호들 A₁₂∼A₂₁과 이들의 상보신호들을 출력한다. 첫째단(132)의 클럭 입력단자 X₁와 그 상보 입력단자는 각각 후술하는 소거검증제어회로(90)로부터의 블럭어드레스 클럭 ø_BAC와 인버어터(131)을 통한 이 클럭 ø_BAC의 반전 클럭을 입력한다.

제7b도를 참조하면, 각 스테이지는 N형 트랜지스터들(142)∼(145)과 낸드게이트들(146)∼(151)로 구성된다. 클럭입력단자 X₁가 L(그 상보 입력단자는 H상태)에 있고, 리세트 단자와 어드레스 로오드 단자 L가 각각 L상태와 H상태에 있을 때 출력단자 X₁₊₁은 어드레스 입력단자 D의 논리상태를 출력하고 출력단자는 항상 H상태에 있다. 그러므로 이 경우에 제7a도의 스테이지들(132)∼(134)는 멀티블럭선택 모우드에서 어드레스 입력단자들 D로 블럭어드레스 신호들 PA12∼PA21을 입력하고 이에 대응하는 블럭선택 어드레스신호들 A₁₂∼A₂₁과 그 상보신호들을 발생한다. 제7b도에서 어드레스 로오드단자 L와 클럭 입력단자 X₁가 L상태들에 있고, 리세트 단자가 H상태에서 L상태로 가면, 출력단자X₁₊₁는 L상태(는 H상태)로 리세트된다. 리세트단자가 L상태에서 H상태로 간후 클럭 입력단자 X₁로 클럭이 입력하면 상기 클럭이 H상태에서 L상태로 갈 때 마다 출력단자 X₁₊₁의 논리상태가 변경된다. 그러므로 제7a도의 행어드레스 카운터(100)는 소거 검증 모우드에서 L상태에 있는 어드레스로오드신호 ADload와 어드레스리세트신호를 가지고 블럭어드레스 클럭 ø_BAC가 H상태에서 L상태로 갈 때로 갈 때마다 순차적인 카운트 업 동작을 행한다. 제7a도에서 카운터홀딩신호 ø_a10은 멀티블럭선택모우드의 초기와 블럭소거 모우드중 H상태에 있고 이에 의해 블럭선택어드레스신호들 A₁₂∼A₂₁과 그 상보신호들을 모두 H상태로 유지한다.

제1도의 행프리디코어더(70)는 상기 행어드레스카운터(100)로부터 블럭선택어드레스 신호들 A₁₂∼A₂₁과 그 상보신호들를 입력하고 프리디코오딩 신호들 Pm, Qm 및 Rm를 발생하는 작용을 한다. 프리디코오딩신호는 Pm는 블럭선택 어드레스신호들 A₁₂,, A₁₃,및 A₁₄,을 가지고 디코오딩한 신호이고, Qm는 블럭선택어드레스신호들 A₁₅,, A₁₆,및 A₁₇,을 가지고 디코오딩한 신호이고, Rm는 블럭선택어드레스신호들 A₁₈,; … ; A₂₁,를 가지고 디코오딩한 신호이다. 프리디코오딩 회로는 낸드게이트와 인버어토로 구성된 통상의 회로이다.

제1도의 제어회로(80)는 본 발명의 각 동작모우드에 따라 행어드레스 카운터(100)로 제어신호들 ø_a10,및 ADload을 제공하고 블럭선택회로(60)로 제어 신호들및 BSL을 제공하고 소거검증 제어회로(90)로 제어신호를 제공하는 작용을 한다.

제8도에 상기 제어회로의 개략적회로도가 도시되어 있다. 상기 제어회로(80)는 멀티블럭선택모우드에서 명령 레지스터(130)로부터의 멀티블럭선택명령 플래그 Sbs를 입력한다. 명령레지스터(130)로부터의 멀티블럭 소거명령플래그 Sera는 이때 L상태에 있다. 그러면 낸드게이트(164)의 출력라인(184) 상의신호는 H상태에 있다. 멀티블럭선택모우드에서 상기 멀티블럭선택 명령플래그 Sbs는 L상태에서 H상태로 가고 이에 의해 짧은 펄스 발생회로(153)는 L상태의 짧은 펄스를 낸드게이트(165)로 제공한다. 그러므로 인버어터(175)로부터 L상태의 짧은 펄스가 리세트신호로 제공된다. 낸드케이트(166) 또한 L상태의 짧은 펄스를 낸드게이트(167)로 출력하고 이에 의해 카운터 홀딩신호 øa10은 H상태의 짧은 펄스를 발생한다. 그러므로 멀티블럭선택 명령신호 Sbs가 L상태에서 H상태로 가는 멀티 블럭선택 모우드의 초기에 상기 리세트신호는 L상태의 짧은 펄스로 되고 카운터 홀딩신호 ø_a10은 H상태의 짧은 펄스로 된다. 그후, 후술하는 바와 같이 외부 기입 인에이블신호의 토글에 따라 블럭선택 어드레스신호가 입력하고, 이 어드레스 신호가 입력되었음을 알려주는 어드레스 싸이클신호 Acyc가 입력한다. 상기 어드레스 사이클신호 Acyc는 H상태의 클럭펄스이고 상기 신호 Acyc가 H상태에서 L상태로 간후 즉시 인버어터(177)가 짧은 펄스발생회로(156) 및 인버어터(178)를 통해 라인(185)상에 H상태의 짧은 펄스가 발생된다. 그러므로 낸드게이트(168)는 인버어터(179)를 통하여 L상태의 짧은 펄스를 입력하고 어드레스 리세트신호는 인버어터(181)을 통해 L상태의 짧은 펄스를 출력한다. 어드레스 로오드신호 ADload는 상기 라인(185)상의 H상태의 짧은 펄스에 응답하여 펄스신장회로(159)와 인버어터(182)를 통해 신장된 H상태의 클럭펄스가 된다. 상기 라인(185)상의 H상태의 짧은 펄스가 H상태에서 L상태로 갈 때 짧은 펄스를 발생하는 짧은 펄스 발생회로(158)의 출력과 상기 멀티블럭 선택 명령 플래그 Sbs를 낸드게이트(169)는 입력하고 블럭선택신호 BSL은 인버어터(183)를 통하여 H상태의 클럭펄스가 된다. 이러한 방식으로 블럭선택 어드레스신호들이 외부에서 지정될 때마다 어드레스 싸이클신호 Acyc에 의해 어드레스 리세트신호어드레스 로오드신호 ADload 및 블럭선택신호 BSL는 L상태의 짧은 펄스, H상태의 신장된 펄스 및 H상태의 짧은 펄스가 된다.

멀티블럭 선택모우드는 멀티블럭 소거명령의 입력에 의해 종료된다. 멀티블럭 소거명령의 입력에 의해 상기 멀티블럭 선택명령 플래그 Sbs는 L상태로 가고 또한 멀티블럭 소거명령 플래그 Sera는 H상태로 간다. H상태로 가는 멀티 블럭소거 명령플래그 Sera에 응답하여 루우프 카운터 리세트신호는 짧은 펄스발생회로(152)를 통해 L상태의 짧은 펄스를 발생하고 멀티블럭 선택신호는 L상태로 간다. 동시에 낸드케이트(164)는 상기 멀티블럭 소거명령 플래그 Sera와 H상태에 래치된 플립플롭(163)의 출력신호에 응답하여 L상태를 라인(184)상에 제공한다. 이에의해 카운터 홀딩신호 ø_a10은 낸드게이트(167)를 통하여 H상태로 간다.

약 5msec의 기간동안 멀티블럭 소거작동이 행해진후 도시하지 아니한 타이머 회로로부터 소거종료신호 ø_eras가 발생된다. L상태의 짧은 펄스인 상기 초기소거 종료신호 ø_eras에 의해 소거 검증 모우드가 멀티블럭 소거모우드의 종료후 연속적으로 행해진다. 상기 소거종료신호 ø_eras를 인버어터(172)를 통해 입력하는 플립플롭(163)은 H상태에서 L상태로 래치되고 낸드게이트(164)는 라인(184)상에 L상태에서 H상태로 가는 신호를 발생한다. 그러므로 카운터 홀딩 신호 øa10은 L상태로 가고 소거검증 개시신호는 짧은 펄스발생회로(154)를 통하여 L상태의 짧은 펄스를 발생한다. 이에 의해 어드레스 리세트신호는 L상태의 짧은 펄스로 되게 한다. 상기 소거 검증모우드의 종료시 소거검증신호 ERAvf는 H상태로부터 L상태로 가고 짧은 펄스발생회로(157)은 이때 H상태의 짧은 펄스를 발생한다. 이때에 후술되는 바와 같이 메모리 블럭들의 순차적 검증동작에서 어느하나의 메모리 블럭이 소거실패상태에 있었다면, 패스/페일신호 PFreg는 L상태에 있다. 그러므로 낸드게이트(161)의 출력라인(186)상의 소거 검증종료신호 ø_eran는 L상태의 짧은 펄스로 된다. 후술하는 바와 같이 소거검증 싸이클의 수가 소정값에 도달하지 못한 경우 루우프카운터(120)의 출력신호 PCout는 L상태를 유지하기 때문에 노아게이트(167)의 출력은 H상태의 짧은 펄스를 발생하고 플립플롭(163)은 L상태에서 H상태로 래치된다. 그러므로 라인(184)상의 신호는 L상태로 가고 이에 의해 øa10은 H로 간다. 결국 멀티블럭소거 검증모우드의 종료와 동시에 멀티블럭 소거동작이 다시 행해지게 된다.

제1도의 소거검증제어회로(90)는 멀티블럭소거 검증모우드에서 블럭선택회로(60)로 블럭선택제어신호 ø_BSC를 제공가고 검증되는 메모리 블럭이 멀티블럭 선택 모우드에서 선택된 메모리 블럭인가를 나타내는 블럭선택 독출신호 VRYrd를 입력한다. 상기 소거검증 제어회로(90)는 소거검증 개시신호를 제어회로(80)로부터 입력하고 상기 행어드레스 카운터(100)로 블럭어드레스 클럭 ø_BAC를 제공하고 제어회로(80)로 소거검증신호 EFAvf를 제공한다.

제9도에 상기 소거검증 제어회로(90)의 개략적회로도가 도시되어 있다. 도면중 플립플롭(207)은 멀티블럭 선택모우드와 멀티블럭 소거 모우드중 H상태를 래치하고 있다. 그러므로 소거 검증신호 ERAvf는 인버어터(208)을 통해 L상태를 상기 멀티블럭선택 및 소거 모우드들중 유지한다. 노아게이트(193)는 인버어터(194)를 통해 H를 입력하기 때문에 L상태가 상기 노아게이트(193)으로부터 출력된다. 그러므로 클럭발생회로(195)는 L상태를 출력하고 상기 블럭선택제어신호 ø_BSC는 상기 멀티블럭선택 모우드와 멀티블럭소거모우드중 L상태에 있다. 또한 블럭어드레스 블럭 ø_BAC는 L상태의 소거검증신호 ERAvf에 의해 인버어터들(201)(202)와 낸드게이트(204) 및 노아게이트(205)를 통해 L상태에 있고, 플립플롭(200)은 L상태에 래치되어 있다. 플립플롭(191)은 상기 멀티블럭선택 및 소거모우드들 중 H상태에 래치되어 있다. 그러므로 상기 소거검증 제어회로(90)는 멀티블럭선택 및 소거모우드들중 소거검증신호 ERAvf와 블럭선택제어신호 ø_BSC및 블럭 어드레스 클럭 ø_BSC을 L상태들로 디스에이블한다.

멀티블럭소거 동작후 소거검증 모우드의 초기에 전술한 제어회로(80)르부터 L상태의 짧은 펄스ㅊ가 상기 소거검증 제어회로(90)로 입력하고 이에 의해 플립플롭(207)이 H상태에서 L상태로 래치되게 한다. 그러면 소거검증신호 ERAvf는 L상태에서 H상태로 가고 노아게이트(193)는 H상태를 출력한다. 클럭발생회로(195)는 상기 노아게이트(193)의 출력에 응답하여 클럭의 발생을 개시한다. 상기 클럭발생회로(195)로부터의 클럭이 L상태에서 H상태로 갈 때 상기 블럭선택 제어신호 ø_BSC는 H상태의 짧은 펄스를 발생한다. 상기 클럭발생회로(195)로부터의 클럭이 H상태에서 L상태로 갈 때 노아게이트(198)는 H상태의 짧은 펄스를 발생하고 이에 의해 플립플롭(200)은 H상태로 래치된다. 그러므로 낸드게이트(204)는 L상태로 되고 노아게이트(205)는 상기 클럭발생회로(195)로부터 발생된 클럭을 블럭어드레스 클럭 ø_BAC로 출력한다. 전술된 바와 같이 상기 블럭 어드레스 클럭 ø_BAC가 H상태에서 L상태로 천이할 때마다 제7a도의 행어드레스 카운터(100)는 메모리 블럭들을 순차적으로 지정하는 어드레스 신호들을 발생한다. 만약 행어드레스 카운터(100)에 의해 지정된 메모리 블럭에 대응하는 블럭선택회로(60)의 저장수단(29)이 멀티블럭 선택모우드중 선택되지 않았다면, 이 메모리 블럭에 대한 소거검증 동작은 행해지지 않는다. 그러나 행어드레스 카운터(100)에 의해 지정된 메모리 블럭에 대응하는 블럭선택회로(60)의 저장수단(29)이 블럭선택 플래그를 저장하고 있다면 제6도의 라인(61)은 H상태로 되고 상기 H상태의 짧은 펄스인 블럭선택제어신호 ø_BAC를 가지고 블럭선택 독출신호 VRYrd를 발생한다. H상태의 펄스인 블럭선택 독출신호 VRYrd에 응답하여 제9도의 플립플롭은 L상태로 래치되고 이에 의해 인버어터(192)의 출력라인(216)상의 신호 ROP는 H상태로 된다. 그러므로 클럭 ø_BAC는 H상태를 유지한다. 이 경우 상기 지정된 메모리 블럭에 대한 소거검증 독출동작이 행해지고, 상기 소거검증 독출 동작후 검증 독출종료신호 ø_sfln을 발생한다. H상태의 펄스인 상기 검증독출 종료신호 ø_sfln에 의해 상기 플립플롭 191은 L상태에서 H상태로 래치되고 이에 의해 인버어터(192)의 출력라인(216)상의 신호 ROP는 L상태로 되고 클럭 발생회로(195)는 클럭을 다시 발생하면서 블럭어드레스클럭 ø_BAC를 발생한다. 낸드게이트들(210, 212, 213, 214)와 인버어터들(209)와 211 및 H상태에서 L상태로 갈 때 H상태의 짧은 펄스를 발생하는 회로(215)로 구성된 회로수단은 매 소거 검증 싸이클의 완료시 플립플롭(207)을 L상태로부터 H상태로 래치하고 소거검증신호 ERAvf가 인버어터(208)를 통해 H상태에서 L상태로 가게 한다. 그러므로 낸드게이트(204)의 출력은 인버어터들(201)과 (202)를 통해 H상태로 되고 동시에 플립플롭(200)은 L상태로 래치된다. 이에 의해 블럭어드레스클럭 ø_BAC는 L상태로 된다. 또한 클럭 발생회로(195)는 인버어터(194)와 노아게이트(193)을 통하여 L상태에 응답하여 클럭 발생을 중단한다.

제1도의 패스/페일 검출회로(110)는 블럭선택 어드레스 신호들에 의해 선택된 메모리 블럭의 소거후 소거검증 동작중 상기 메모리 블럭으로부터 독출된 데이터를 감지증폭기로 감지하고 상기 선택된 메모리 블럭내의 모든 메모리 쎌들이 소정의 드레쉬홀드값들 이하로 소거되었는가를 나타내는 신호들을 제공한다.

제10a도와 제10b도는 상기 패스/페일 검출회로의 개략적회로도를 나타내는 도면이다. 제10a도를 참조하면 제2도의 제k번째 열 블럭과 관련된 소거검증 검출회로(220)가 도시되어 있다. 라인(228)과 기준전위 예컨대 접지 사이에 N형 트랜지스터들(221∼223)의 채널들이 병렬로 접속되고 상기 트랜지스터들(221∼223)의 게이트들은 제2도의 라인들(71)과 각각 연결되어 있다. 전원공급전원 Vcc와 상기 라인(228) 사이에는 P형 트랜지스터(224)와 D형 트랜지스터(225)의 채널들이 병렬로 연결되어 있고 상기 P형 트랜지스터(224)의 게이트에 소거검증 동작중 H상태가 되는 검증 제어신호 SUP가 인가되고 상기 D형 트랜지스터(225)의 게이트는 라인(228)과 연결된다. 노아게이트(226)의 두 입력단자들은 상기 라인(228) 및 상기 SUP 신호와 상보관계에 있는 신호와 각각 연결되고 k번째 열블럭의 소거검증 신호 FPk가 인버어터(227)을 통하여 출력한다. 소거 검증 독출 동작중 k번째 열블럭과 관련된 메모리블럭내의 메모리쎌들이 모두 성공적으로 소거되었다면 상기 라인들(71)은 모두 L상태들로 되고 라인(228)은 H상태에 있고, 소거 검증 검출신호 FPk는 H상태로 된다. 만약 k번째 열블럭과 관련된 메모리 블럭내의 메모리 쎌들중 적어도 하나가 성공적으로 소거되지 않았다면, 상기 라인들(71)중 적어도 하나는 H상태가 되고 상기 소거검증 검출신호 FPk는 L상태로 된다.

제10b도에 소거 검증 검출회로(220)로부터의 소거 검증 검출신호들 FPk(k=1, 2, …, 8)에 응답하여 선택된 메모리 블럭내의 메모리 쎌들이 성공적으로 소거되었는지를 판단하는 수단이 도시되어 있다. 도면중 가산회로(239)는 상기 소거 검증 검출 신호들 FP₁∼FP₈을 입력하는 낸드게이트들(229)과 (230)와 이들의 출력들을 입력하는 노아게이트(231) 및 인버어터(232)로 구성된다. 가산회로(239)는 선택된 메모리 블럭내의 메모리 쎌들이 모두 성공적으로 소거되었다면 L상태를 출력하고 인버어터(233)를 통하여 패스/페일 래치신호 ø_rp/ch를 가지고 노아게이트(234)는 H상태의 패스신호 ø_pass를 출력한다. 그러나 선택된 메모리 블럭내의 메모리쎌들중 어느 하나라도 성공적으로 소거되지 않았다면, 상기 기산 회로(239)는 H상태를 출력하고, 이에 의해 상기 패스/페일 래치신호 ø_rpkh를 가지고 낸드게이트(235)를 통하여 L상태의 페일신호 _fall 에 응답하여 H상태로 래치되어 있다.

L상태의 페일신호 _fall을 인버어터(236)를 통하여 플립플롭(238)은 입력하고 L상태로 래치된다. 그러므로 L상태의 패스페일신호 PFreg가 발생하면 소거검증 동작 완료후 멀티소거 동작이 행해진다.

제1도의 루우프 카운터회로(120)는 멀티블럭소거 및 검증 모우드들의 반복 횟수를 정하는 회로이다. 제11a도 내지 제11c도에 루우프 카운터회로(120)의 개략적회로도가 표시되어 있다.

제11a도에 도시된 2진 카운터는 최초의 블럭소거 동작의 초기에 루우프 카운터 리세트신호 _pcnt에 의해 리세트 된다. 상기 2진 카운터는 각 소거 검증 동작의 초기에 발생되는 소거검증 개시신호 _eravf를 가지고 다운 카운트를 행한다. 상기 카운터의 스테이지들(241)∼(244)중 하나의 스테이지의 개략적인 회로도가 제11b도에 도시되어 있다. 상기 카운터의 스테이지들로 부터의 출력신호들 _pc1~ _pc8은 제11c도에 도시된 낸드게이트들(245)∼(251)의 제1입력단자들에 각각 연결되고 상기 낸드게이트들의 제2입력단자들(N0∼N6)은 멀티 블럭소거 및 검증 모우드들의 최대 반복횟수를 정하는 단자들이다. 예를 들어 최대 반복횟수를 16회라고 한다면, 단자들 N0∼N3는 Vcc에 연결되고 나머지 단자들 N4∼N6은 접지된다. 그러므로 미리 설정된 최대 반복횟수에 도달되면 상기 루우프 카운터회로(120)는 노아게이트(255)로부터 H상태를 출력한다.

제1도로 돌아가면, 외부 핀들의 수를 줄이기 위하여 외부 어드레스신호들이 데이터 입출력 단자들 I/00∼I/07로 입력한다. 제어버퍼(160)는 외부 제어신호들 예컨대 칩 인에이블 신호, 출력 인에이블 신호, 기입 인에이블신호 WE, 어드레스 래치 인에이블신호 ALE 및 명령래치 인에이블신호 CLE를 입력하고 명령 레지스터(130), 행어드레스 버퍼(140) 및 열어드레스버퍼 및 디코오더(150)를 제어한다. 데이터 입출력단자들 I/00∼I/07로 입력하는 어드레스들을 상기 제어신호들에 따라 행어드레스버퍼(140) 및 열어드레스버퍼 및 디코오더(150)는 상기 제어버퍼(160)로부터의 제어신호들에 응답하여 래치한다. 또한 명령레지스터(130)은 상기 제어버퍼(160)로부터의 제어신호들에 응답하여 여러 명령신호들을 출력한다. 이러한 구성들은 공지되어 있고 본 발명의 특징적 부분이 아님을 이해하여야 한다.

제12도는 본 발명에 따른 멀티블럭 선택 모우드와 멀티블럭 소거 모우드 및 소거검증 모우드의 플로우 차아트를 나타내고 제13a도 내지 제13e도는 본 발명에 따른 여러 신호들의 타이밍도를 나타내고 있다.

이하 본 발명에 따른 동작 설명이 된다.

[멀티블럭 선택 모우드]

제13a도의 시간 t1에서 블럭선택 명령이 제12도의 과정 260에서 보인 바와 같이 입력한다. 상기 블럭선택 명령은 칩인에이블 신호 CE가 L로 간후 명령래치 인에이블신호 CLE가 H상태이고 기입 인에이블신호 WE가 L상태에 있을 때 데이터 입출력 단자들을 통하여 메모리 블럭선택 명령 예컨대 60H(hexa 코오드)을 입력하는 것에 의해 행해진다. 상기 기입 인에이블신호 WE가 L상태에서 H상태로 갈 때 상기 블럭선택 명령 코오드를 상기 명령 레지스터(130)는 입력한 후 블럭선택 명령 플래그 sbs가 L상태에서 H상태로 간다. 그러면 제어회로(80)는 상기 블럭선택 명령 플래그 sbs에 응답하여 L상태의 짧은 펄스 RST를 발생하고 H상태의 카운터 홀딩신호 ø_a10을 발생한다. 제7a도의 행어드레스 카운터(100)는 상기 카운터 홀딩신호 ø_a10에 응답하여 블럭선택 어드레스 신호들 A₁₂, A₁₂∼A₂₁, A₂₁을 모두 H상태들로 보지하고 행 프리디코오더(70)를 통하여 프리디코오딩 신호들 Pm, Pm, Rm을 모두 H상태로 유지한다. 그러므로 제6도의 노아게이트(25)는 H상태를 출력하고 N형 트랜지스터(27)은 턴온되고, 이에 의해 래치(24)가 제1논리상태 즉 L상태를 저장한다. 즉 메모리 블럭들과 관련된 저장수단(29)들은 제1논리 상태들의 리세트 플래그들을 저장한다. 그후 어드레스 래치 인에이블 신호가 H상태에 있고, 기입 인에이블 신호 WE가 L상태에서 H로 갈 때 하나의 메모리 블럭을 선택하기 위하여 데이터 입출력단자들 I/00∼I/07로 입력하는 외부 행어드레스 신호들을 행어드레스버퍼(140)에 저장한다. 상기 외부 행어드레스 신호들이 모두 행어드레스 버퍼(140)로 입력하면, 어드레스 싸이클 신호 A_cyc가 발생한다. H상태에서 L상태로 가는 어드레스 싸이클 신호 A_cyc에 응답하여 어드레스 로오드 신호 AD_load와 어드레스 리세트신호 RST_xadd및 블럭선택 신호 BSL이 제13a도와 같이 제어회로(80)에서 발생한다. 상기 어드레스 리세트 신호 RST_xadd와 어드레스 로오드신호 AD_load신호가 제7a도의 행어드레스 카운터(100)로 입력하고, 상기 행어드레스 버퍼(140)에 저장된 메모리 블럭을 선택하기 위한 블럭 어드레스 신호들 PA₁₂∼PA₂₁에 대응하는 블럭선택 어드레스 신호들 A₁₂, A₁₂∼A₂₁, A₂₁에 응답하여 리디코우딩신호들 Pm, Qm 및 Rm를 발생한다. 상기 외부 어드레스신호들에 의해 지정된 메모리 블럭에 관련된 제6도의 주디코우더(68)는 H상태들에 있는 프리디코우딩 신호들 Pm, Qm 및 Rm에 응답하여 L상태를 출력하고, 이에 의해 N형 트랜지스터(22)가 턴온되게 한다. 동시에 N형 트랜지스터(23)는 상기 H상태의 블럭선택신호 BSL에 응답하여 턴온된다. 그러므로 상기 외부 어드레스 신호들에 의해 지정된 메모리 블럭에 관련된 래치(24)는 제12도의 과정 261에 보인 바와 같이 상기 리세트 플래그(L상태)로부터 H상태의 블럭 선택 플래그 즉 제2논리상태로 래치된다.

전술된 바와 같이 유사한 방법으로 메모리 블럭선택 명령들과 메모리 블럭을 지정하는 외부어드레스 신호들을 데이터 입출력단자들 I/00∼I/07로부터 입력하면서 순차적으로 대응 래치들(24)은 제1논리 상태들로부터 제2논리상태들로 저장된다.

소거하기를 원하는 메모리 블럭들을 선택하기 위한 상기 멀티 블럭선택 동작의 완료시 멀티브럭 소거동작이 연속적으로 행해진다.

[멀티 블럭 소거 모우드]

제13a도의 시간 t2에서 명령래치 인에이블신호 CLE가 H상태에 있고 기입 인에이블 신호 WE가 L상태에 있을 때 데이터 입출력 단자들 I/00∼I/07로 멀티 블럭 소거명령 예컨대 DO(hexa 코오드)를 입력하는 것에 의해 멀티블럭 소거동작이 개시된다. 제12도의 과정 262에 보인 바와 같이 멀티 블럭소거 명령이 입력하면, 상기 명령레지스터(130)로부터의 멀티블럭 선택명령 플래그 Sbs와 멀티 블럭 소거명령 플래그 Sera는 각각 L상태와 H상태로 간다. 상기 H상태로 가는 멀티블럭소거 명령 플래그 Sera에 응답하여, 제8도의 짧은 펄스 발생회로(152)는 L상태의 짧은 펄스가 되는 루우프카운터 리세트신호 RST_pcnt를 발생하고 이에 의해 제11a도에 보인 루우프카운터(120)는 제12도의 과정 263에 보인 바와 같이 루우프 횟수 LP를 0으로 리세트한다. 동시에 멀티블럭 선택신호 MBE는 H상태에서 L상태로 가고 제8도의 라인(184)상의 신호 ERA는 H상태에서 L상태로 간다. 그러므로 카운터 홀딩신호 ø_a10은 H상태로 간다.

멀티 블럭소거 동작중 H상태를 유지하는 상기 카운터 홀딩신호 ø_a10에 응답하여 제7a도의 행어드레스 카운터(100)는 블럭선택 어드레스 신호들 A₁₂, A₁₂∼A₂₁, A₂₁을 H상태들로 가게 한다. 이에 의해 행 프리디코우더(70)는 상기 멀티 블럭소거 동작중 H상태들에 있는 프리디코우딩 신호들 Pm, Qm 및 Rm를 발생한다. 제6도의 주 디코오더들(68)은 상기 H상태들에 있는 프리 디코우딩 신호들 Pm, Qm 및 Rm에 응답하여 L상태들을 발생한다. 그러나 전술된 멀티블럭 선택 모우드에서 선택된 메모리 블럭들에 대응하는 래치들(24)은 H상태들의 블럭선택 플래그들을 저장하고 있기 때문에 노아게이트들(26)은 L상태들을 출력하고 이에 의해 노아게이트들(28)은 H상태들을 출력한다. 그러므로 선택된 메모리 블럭들에 관련된 블럭선택 제어라인들 BSCi은 H상태로 되고, 이 블럭 선택 제어라인들 BSCi와 연결된 제2도의 블럭선택 전송게이트들 BSTi은 턴온된다. 따라서 한국특허출원번호 제93-390에 개시된 바와 같이 멀티 블럭소거 동작중 제어게이트 라인들 CGL1∼CGL8로 0볼트의 기준전압들이 인가되기 때문에 선택된 메모리 블럭들과 관련된 워드라인들 UWL1∼UWL8 및 LWL1∼LWL8은 모두 상기 기준전압들을 유지한다.

이와는 달리, 비선택된 메모리 블럭들과 관련된 제6도의 래치들(24)는 L상태의 제1논리상태를 저장하고 있고 이에 의해 노아게이트(26)은 H상태들을 발생한다. 그러므로 노아게이트(28)은 상기 H상태들에 있는 노아게이트들(26)의 출력들에 응답하여 L상태들을 발생한다. 결국, 비선택된 메모리 블럭들과 관련된 블럭 선택라인들 BSCi는 L상태들에 있다. 따라서, 상기 비선택된 메모리 블럭들과 관련된 블럭선택 전송 게이트들 BSTi은 턴오프되고 이들과 관련된 워드라인들 UWL1∼UWL8 및 LWL1∼LWL8은 플로팅 상태들에 있다.

이들의 상태들에서, 제4도에 도시된 바와 같이 메모리 블럭들의 메모리 쎌들이 형성된 웰 영역(76) 및 (74)과 연결된 전극(114)를 통해 소거전압 예컨대 18볼트를 인가한다. 그러면 상기 선택된 메모리 블럭들 내의 메모리 트랜지스터들의 제어게이트들은 0볼트에 있기 때문에 이들의 플로팅 게이트들로부터 전자들은 상기 웰영역으로 방출되고 이에 의해 약 -3볼트의 드레쉬 홀드전압들을 가지는 소거 상태들 예컨대 데이터 1로 한다. 그러나, 비선택된 메모리 블럭들과 관련된 워드라인들은 전술된 바와 같이 플로팅상태에 있기 때문에, 상기 소거전압의 인가에 의해 상기 워드라인들은 소거방지 전압들로 용량 결합되고 이에 의해 소거가 방지된다. 그러므로 제12도의 과정 264에 나타낸 바와 같이 멀티 블럭소거 동작은 선택된 메모리 블럭들에 대하여 일시에 행하여 진다.

약 5msec의 기간동안 행해지는 멀티 블럭소거 동작의 종료시 도시하지 아니한 타이머로부터 소거 종료신호 ø_eras가 제13b도에 보인 바와 같이 발생하고 벌티 블럭 소거검증 동작이 연속적으로 행해진다.

멀티 블럭소거 검증 모우드

제13b도의 시간 t3에서 소거종료 신호 ø_eras예컨대 L상태의 짧은 펄스가 제8도의 제어회로(80)로 입력한다. 멀티블럭소거검증동작에서 멀티블럭소거명령플래그 Sera와 멀티블럭선택명령플래그 sbs는 전술된 멀티블럭소거동작과 마찬가지로 각각 H상태와 L상태를 유지한다. 상기 L상태의 짧은 펄스신호 ø_eras에 의해 플립플롭(163)은 L상태로 래치된다. 그러므로 낸드게이트(164)의 출력라인(184)상의 신호 ERA는 L상태에서 H상태로 가고 카운터 홀딩신호 ø_a10은 H상태로부터 L상태로 간다. 동시에 H상태로 가는 상기 신호 ERA에 응답하여 짧은 펄스발생회로(154)는 L상태의 짧은 펄스신호인 소거검증개시신호 ø_eravf를 응답하여 어드레스 리세트 신호 RST_xadd는 L상태의 짧은 펄스를 발생한다. 상기 멀티 블럭소거 검증 동작중 L상태에 있는 어드레스 로오드신호 AD_load와 상기 L상태의 짧은 펄스인 어드레스 리세트 신호 RST_xadd에 의해 제7a도의 행어드레스 카운터(100)는 리세트되고 이에 의해 블럭선택 어드레스 신호들 A₁₂∼A₂₁은 L상태들로 된다(상보신호들 A₁₂∼A₂₁는 모두 H상태들임). 결국, 첫번째 메모리 블럭 BK1을 지정하는 프리 디코오딩 신호들 Pm, Qm, Rm가 행 프리디코오더(70)를 통해 블럭선택회로(60)내에 있는 제6도의 주 디코오더(60)은 입력한다.

상기 L상태의 짧은 펄스인 소거검증 개시신호 ø_eravf에 응답하여 제11a도의 2진 카운터의 출력들 ø_pc1, ø_pc2, …, ø_pc7은 0, 1, …, 1을 출력하고 루우프 횟수 LP를 제12도의 과정 265에 보인 바와 같이 1로 설정한다.

제10b도에 나타낸 패스/페일 검출회로(150)는 상기 L상태의 짧은 펄스신호 ø_eravf에 응답하여 플립플롭(238)을 H상태로 래치한다. 그러므로 패스/페일 신호 PFerg는 H상태로 래치된다.

제9도에 나타낸 소거 검증회로(90)는 또한 상기 L상태의 짧은 펄스신호 ø_eravf를 입력한다. 그러면 플립플롭(207)은 L상태로 래치되고 이에 의해 소거 검증신호 EFAvf를 H상태로 가게한다. 인버어터(194)를 통해 H상태로 가는 소거검증신호 EFAvf에 응답하여 노아게이트(193)는 H상태를 출력하고 이에 의해 클럭 발생회로(195)는 클럭펄스들을 발생한다. 그러므로 전술된 바와 같이 H상태의 짧은 펄스신호인 블럭선택 제어신호 ø_BSC와 H상태의 신장된 펄스신호인 블럭어드레스클럭 ø_BAC가 제13b도에 보인 바와 같이 발생된다. 그러나 상기 첫번째 메모리블럭 BK1과 관련된 제6도의 래치(24)는 리세트상태 즉 L상태를 저장하고 있기 때문에 멀티 블럭 소거 검증 동작중 L상태를 유지하는 멀티블럭 선택신호 MBE에 의하여 노아게이트(26)는 H상태를 출렬하고 이에 의해 노아게이트(28)는 라인(61)상에 L상태를 출력한다. 그러므로 첫번째 블럭과 관련된 블럭선택 라인 BSC1은 L상태로 되고 그 결과 첫번째 블럭은 선택되지 않는다. 즉 제12도의 과정(267)후 과정 268이 행해진다. 동시에 상기 라인(61)상의 L상태에 의해 N형 트랜지스터(62)는 턴오프되고 블럭선택 독출신호 VRYrd는 L상태를 유지한다. 상기 블럭선택 제어신호 ø_BAC가 H상태로부터 L상태로 가는 것에 응답하여 제7a도의 행 어드레스 카운터(100)는 카운터 업된다. 즉 과정 272가 행해진다. 결국 프리디코오딩 신호들 Pm, Qm 및 Rm는 2번째 메모리 블럭 BK2을 지정하는 신호들을 제공한다.

그후 다음번의 블럭선택 제어신호 ø_BSC와 블럭 어드레스클럭 ø_BAC가 발생된다. 두번째 메모리 블럭 BK2와 관련된 제6도의 래치(24)는 블럭선택 플래그 즉 H상태를 저장하고 있기 때문에 과정 267에서 선택된 메모리블럭이 되고 과정 269에서 선택된 메모리 블럭에 대한 소거검증 동작이 행해진다. 그러므로 노아게이트(28)는 라인(61)상에 H상태를 제공하고 이에 의해 트랜지스터들(62)와 (63)은 모두 턴온된다. 그러므로 블럭선택 독출신호 VRYrd는 H상태의 펄스신호를 발생하고 이에 의해 제9도의 플립플롭(191)은 L상태로 래치된다. 따라서 인버어터(192)의 출력 ROP는 H상태로 가고 노아게이트(193)은 그후 L상태를 출력하고, 이에의해 클럭발생회로(195)를 H상태로 가게한다. 그러므로 블럭 어드레스 클럭 ø_BAC는 H상태를 유지하고 이에의해 상기 2번째 메모리 블럭을 선택하는 프리디코오딩 신호들 Pm, Qm 및 Rm를 유지한다. 그러므로 상기 라인(61)상의 H상태에 의해 블럭선택 제어라인 BSC2은 H상태로 가고, 블럭선택 전송 게이트들 BST2은 턴온된다. 멀티블럭 소거검증 모우드에서 제2도의 제어게이트라인들 CGL1∼CGL8로 검증전압들 예컨대 0볼트들이 인가되고 상부 및 하부 접지 선택라인들 UGSL과 LGSL은 5볼트가 인가된다. 또한 한국특허출원번호 제93-390호에 게시된 바와 같이 어드레스신호 A11이 H상태일 때 상부선택게이트라인 USGLi가 5볼트가 되고 어드레스신호 A11이 L상태일 때 하부선택게이트라인 LSGLi가 5볼트가 된다. 또한 제5도에 나타낸 감지증폭기 및 페이지 버퍼(30)는 멀티블럭 소거 검증 동작중 제어신호 ø₁, ø₃, SBL 및 ø₅는 H상태들에 있고 제어신호들 DCB, ø₂및 ø₄는 L상태들에 있다. 그러므로 라인(68)는 L상태에 있고, P형 트랜지스터들(54)은 턴온된다. 따라서 비트라인들 BLk-1∼BLk-256로 약 4㎛의 검증전류들이 공급된다. 만약 2번째 메모리블럭 BK2의 상부 메모리 블럭이 선택되고, 이 상부 메모리블럭내의 메모리 쎌들이 모두 성공적으로 소거되어 있다면, 상기 비트라인들 BLk-1∼BLk-256은 상기 메모리 쎌들이 온상태들에 의해 모두 접지로된다. 그러므로 트랜지스터들 39, 44 및 49의 온상태에 의해 라인들(71)은 접지 즉 0볼트된다. 그러므로 제10a도의 트랜지스터들(221)∼(223)은 턴오프되고 소거 검증검출신호들 FP1∼FP8은 제13b도의 SUP와 SFP에 의해 H상태들로 된다. 그러므로 패스/페일 래치신호 ø_rp/ch에 의해 H상태의 패스신호 ø_pass가 제10b도의 노아게이트(234)로부터 출력한다. 그러므로 과정 270에서 2번째 메모리블럭 패스인가 페일인가가 체크되고 패스이기 때문에 과정 271이 행해진다. 상기 패스신호 ø_pass에 의해 제8도의 인버어터(174)는 L상태를 출력하고, 이에의해 낸드게이트(165)와 인버어터(175)는 L상태의 리세트신호 RST를 발생한다. 그러므로 2번째 메모리 블럭 BK2와 관련된 제6도의 노아게이트(25)는 H상태를 출력하고 트랜지스터(27)는 턴온된다. 그러므로 블럭선택 플래그 즉 H상태를 저장하고 있는 래치(24)는 리세트플래그 즉 L상태로 저장된다. 그후 검증독출 종료신호 ø_sfln에 의해 제9도의 플립플롭(191)는 H상태로 래치되고 인버어터(192)의 출력 ROP는 L상태로 간다. 그러면 노아게이트(193)는 H상태를 출력하고 이에의해 클럭 발생회로(195)는 턴온된다. 그러므로 상기 블럭 어드레스 클럭 ø_BAC는 H상태에서 L상태로 가고 이에의해 행어드레스 카운터(100)는 카운트 업되고 과정 272에서 다음 3번째 메모리 블럭 BK3을 지정하는 프리 디코오딩 신호를 Pm, Qm 및 Rm가 발생된다. 이후 상기와 동일한 방법으로 지정된 메모리블럭과 관련된 래치(24)에 리세트 플래그 즉 L상태가 저장되어 있다면 소거검증 동작이 행해지지 않는다. 즉 제12도의 과정 267후 과정 268이 행해진다.

메모리 블럭들에 대한 소거검증동작이 순차적으로 전술된 바와같은 방식으로 행해진다. 만약 제13b도에 보인 바와 같이 선택된 메모리블럭 BK 1,022내의 상부 메모리 쎌들중 어느 하나라도 성공적으로 소거되지 아니하였다면 대응 비트라인은 H상태로 충전되고, 이에의해 제10a도의 대응 소거 검출신호 FPk는 L상태로 된다. 그러므로 패스/페일 래치신호 ø_rp/ch에 응답하여 페일신호 ø_fall가 L상태로 되고 이에의해 패스/페일신호 PFreg가 H상태에서 L상태로 래치된다. 따라서 제12도의 과정 270은 과정 268로 진행된다. 상기 L상태의 짧은 펄스신호인 페일신호 ø_fall이 발생된 후 검증 독출 종료신호 ø_sfln가 발생된다. 상기 검증독출 종료신호 ø_sfln에 의해 전술된 바와 같이 제9도의 인버어터(192)의 출력신호 ROP는 L상태로 가고 이에의해 블럭 어드레스 클럭 ø_BAC또한 L상태로 간다. 그러므로 제12도의 과정 272가 진행되면서 상기 행어드레스 카운터(100)는 1만큼 카운트업 동작을 행하고 다음 메모리블럭 BK 1,023을 지정하게 된다. 메모리 블럭 BK 1,023과 관련된 블럭선택회로(60)의 래치(24)는 블럭선택 플래그를 저장하고 있지 않기 때문에 제12도의 과정 267은 과정 268로 진행된다. 상기 메모리 블럭 BK 1,023은 최종 메모리 블럭이 아니기 때문에 상기 블럭어드레스 클럭 ø_BAC가 L상태로 가는 것에 응답하여 상기 행어드레스 카운터(100)는 과정 272에서 상기 카운트 업동작을 행한다. 즉 최종 메모리 블럭 BK 1,024가 지정된다. 그러면 최종메모리 블럭을 선택하는 프리디코오딩신호 P₇, Q₇및 R₁₅는 H상태들에 있기 때문에 제9도의 인버어터(211)는 H상태를 출력한다. 상기 블럭선택 제어신호 ø_BSC가 H상태에서 L상태로 갈 때 낸드게이트(212)는 L상태에서 H상태로 가고 이에의해 낸드게이트(214)는 H상태에서 L상태로 간다. 그러므로 짧은 펄스 발생회로(215)는 H상태의 짧은 펄스신호를 발생하고 이에의해 소거검증신호 ERAvf가 H상태로부터 L상태로 가게한다. 따라서 L상태로 가는 소거검증신호 ERAvf에 응답하여 상기 블럭선택 제어신호 ø_BAC는 L상태로 가고 제8도의 회로 부분(187)은 L상태의 짧은 펄스신호인 소거 검증종료신호 ø_eran를 제13b도의 시간 t4에서 발생한다. 그러므로 행어드레스 카운터의 행어드레스신호 XADD가 최종 메모리 블럭을 지정하고 있고 페일된 메모리 블럭이 존재하고 설정된 최대 루우프 횟수 LP_max에 도달하지 않았기 때문에, 제12도의 과정 268은 과정 273과 과정 274를 통하여 과정 264로 가고 이 과정에서 두 번째 멀티블럭 소거동작이 재개된다.

상기 소거검증 종료신호 ø_eran이 전술한 바와 같이 H상태로부터 L상태로 가는것에 응답하여 제8도의 상기 노아게이트(162)의 H상태를 출력하고 플립플롭(163)은 H상태로 래치된다. 그러므로 낸드게이트(164)의 출력라인(184)상의 신호 ERA는 L상태로 가고 이에 응답하여 카운터 홀딩신호 ø_a10은 H상태로 간다. 이하 전술된 첫번째 멀티블럭 소거동작과 동일한 방식으로 두번째 멀티 블럭 소거동작이 제13b도와 제13c도의 시간 t4와 y5사이에서 행해진다. 두번째 멀티 블럭 소거동작은 전술된 바와 같이 블럭 선택 플래그를 저장하고 있는 메모리 블럭 BK 1,022과 관련된 메모리 쎌들에 대해 행하여지고 리세트 플래그들을 저장하고 있는 나머지 메모리 블럭들 BK1∼BK1.021, BK1.023 및 BK1.024과 관련된 메모리 쎌들에 대해서는 행해지지 않는다.

제13c도의 시간 t5에서 소거종료 신호 ø_eras가 L상태로 가는 것에 의해 두번째 멀티블럭 소거 검증 동작이 행해진다. 전술된 바와 같이 L상태로 가는 소거종료신호 ø_eras에 응답하여 제8도의 낸드게이트(164)의 출력라인(184)상의 신호 ERA는 H상태로 가고 이에 의해 낸드게이트(167)의 출력인 카운터홀딩신호 ø_a10은 L상태로 간다. 또한 소거 검증개시신호 ø_eravf은 짧은 펄스발생회로(154)를 통해 L상태의 짧은 펄스신호로 되고, 이에 의해 어드레스 리세트 신호 RST_xadd또한 L상태의 짧은 펄스 실호로 된다. 상기 소거검증 개시신호 ø_eravf에 응답하여 제11도의 루우프카운터(120)는 두 번째의 루우프횟수를 카운트하고 L상태의 루우프카운터 출력신호 PCout를 발생한다. 상기 L상태를 가는 소거 검증개시신호 ø_eravf에 응답하여 검증제어회로(90)는 H상태로 가는 소거검증신호 ERAvf를 발생한다. 패스/페일 검출회로(110)는 상기 소거 검증개시신호 ø_eravf에 응답하여 H상태를 가는 패스/페일신호 PFreg를 발생한다. 상기 L상태로 가는 어드레스리세트신호 RST_xadd에 응답하여 행 어드레스카운터(100)는 리세트되고 첫 번째 메모리블럭 BK1을 지정하는 블럭선택 어드레스 신호들을 발생한다. 또한 H상태로 가는 소거검증신호 ERAvf에 응답하여 소거검증제어회로(90)는 블럭선택제어신호 ø_BSC가 블럭 어드레스클럭 ø_BAC를 발생한다. 상기 블럭 어드레스클럭 ø_BAC가 L상태로 갈 때마다, 다음 메모리블럭을 지정하는 블럭선택어드레스 신호들을 상기 행 어드레스카운터(100)는 발생한다. 그러나 메모리블럭들 BK1∼BK1.021과 관련된 래치들(24)은 리세트 플래그를 저장하고 있기 때문에 소거검증동작이 행해지지 않고, 블럭선택 플래그를 저장하고 있는 래치(24)와 관련되 메모리블럭의 메모리쎌들에 대해서 소거검증동작이 행해진다. 두 번째 멀티블럭소거동작에서 상기 메모리블럭 BK1.022내의 메모리쎌들이 모두 성공적으로 소거되었다고 가정하면, 제10도의 패스/페일 검출회로(110)는 패스/페일 래치신호 ø_fplch에 응답하여 패스신호 ø_pass를 발생하고, 이에의해 제8도의 제어회로(80)는 리세트 신호 RST를 발생한다. 이 리세트신호 RST에 응답하여 상기 메모리블럭 BK1.022와 관련된 래치(24)는 리세트플래그를 저장한다. 그후 검증독출 종료신호 ø_sfln가 L상태에서 H상태로 가는 것이 응답하여 제9도의 인버어터(192)의 출력신호인 ROP는 L상태로 가고 노아게이트(193)는 H상태를 출력한다. 그러므로 클럭발생회로(195)는 턴온된다. 그후 메모리 블럭BK1.023과 마지막 메모리 블럭 BK1.024과 관련된 래치들(24)은 리세트 플래그를 저장하고 있기 때문에 마지막 블럭선택제어신호 ø_BSC가 L상태로 갈 때 전술한 바와 같이 제9도에 보인 낸드게이트(212)(214)과 짧은 펄스 발생회로(215)와 플립플롭(207) 및 인버어터(208)의 동작에 의해 소거검증신호 ERAvf는 L상태로 가고 이에의해 블럭어드레스클럭 ø_BAC또한 L상태로 간다. 그러므로 제12도의 과정 273에서 페일이 생긴 메모리 블럭이 없기 때문에 과정 275로 과정이 종료된다. 따라서 선택된 블럭들내의 메모리쎌들이 모두 성공적으로 소거되었을 때 블럭소거검증동작에서 패스페일신호 PFreg는 H상태를 유지한다.

제13d도는 제13a도의 멀티블럭선택모우드와 첫 번째 멀티블럭 소거모우드 후의 첫 번째 소거 검증모우드의 타이밍이다. 도면 중 두 번째 메모리 블럭의 소거 검증동작에서 소거되었음을 나타내고 있고 마지막 메모리블럭이ㅡ 메모리쎌들이 성공적으로 소거되지 아니하였음을 나타내고 있다.

마지막 메모리블럭 BK1,024내의 메모리쎌들의 소거검증의 경우에서 L상태의 짧은 펄스인 페일신호 ø_fall에 응답하여 패스/페일 검출회로(110)는 L상태로 가는 패스/페일신호를 발생한다. 그후 H상태로가는 검증독출종료신호 ø_sfln에 응답하여 제9도의 플립플롭(191)은 H상태로 래치되고 인버어터(192)를 통해 신호 ROP는 L상태로 간다. 마지막 메모리블럭을 지정하는 프리디코오딩신호들 p₇, Q₇및 R₁₅는 H상태들로되고 상기 신호 ø_sfln이 H상태 L상태로 가기 때문에 낸드게이트(213)의 출력은 L상태에서 H상태로가고 이에의해 낸드게이트(214)의 출력은 H상태에서 L상태로 간다.

그러므로 짧은 펄스 발생회로(215)는 H상태의 짧은 펄스를 발생하고 이에의해 플립플롭(207)은 H상태로 래치된다. 그러므로 소거검증신호 ERAvf는 L상태로 가고 이에의해 ø_BAC는 L상태로 간다. 또한 L상태로 가는 소거검증신호 ERAvf에 응답하여 제8도의 회로부분(187)은 라인(186)상에 L상태의 짧은 펄스 신호인 소거검증종료신호 ø_eran을 발생한다. 그러므로 전술된 바와 같이 카운터 홀딩신호 ø_a10은 H상태로 가면서 다음의 멀티블럭소거동작이 시간 t4후에 행해진다.

제13e도는 루우프 카운터가 최대루우프횟수 LP_max에 도달하였을 때의 블럭소거검증동작을 보여주는 타이밍도이다. 도면 중 L상태로 가는 ø_eravf에 응답하여 루우프카운터(120)는 H상태로 가는 루우프카운터 출력신호 PCout을 발생한다. 메모리블럭 BK1,022에 대한 블럭소거검증동작이 행해지고 L상태의 짧은 펄스 신호인 페일신호 ø_fall가 발생된다. 그러므로 패스/페일신호는 L상태로 간다. 마지막 메모리블럭 BK1,024에 대한 블럭소거검증동작은 행해지지 않고 L상태로 가는 블럭선택제어신호 ø_BSC에 의해 소거검증신호 ERAvf는 L상태로 가고 이에 의해 ø_BAC가 L상태로 간다. 그러므로 제12도의 과정 274에서 루우프횟수 LP가 최대 루우프 횟수에 도달하였기 때문에 과정은 과정 276에서 종료된다.

전술된 바와 같이 본 발명은 낸드쎌구조를 가지는 불휘발성 반도체 메모리 장치에 대하여 설명하였지만 타의 쎌구조를 가지는 불휘발성 반도체 메모리 장치에도 또한 적용될 수 있다.

또한 본 발명은 공유워드라인을 가지는 메모리 블럭들과 관련하여 설명되었지만, 본 발명은 여기에 한정되는 것이 아님을 유의해야 한다. 메모리 블럭들의 각각이 공유워드라인을 사용하지 않는 경우, 제1도의 메모리 어레이는 2,048개의 메모리 블럭들로 구성된다. 각 메모리 블럭내의 워드라인들과 제2선택트랜지스터들의 게이트들과 접속된 제2선택라인은 블럭선택 전송게이트들을 통해 제어게이트라인들 CGL1∼CGL8과 접지선택라인과 각각 접속된다. 또한 제6도의 블럭선택회로(60)는 라인(61)과 접속된 상부 및 하부 선택게이트라인 USGLi 및 LSGLi 대신 상기 라인(61)과 접속된 D형 트랜지스터(이 D형 트랜지스터의 게이트에는 WE_m이 접속됨)을 통한 선택게이트라인 SGLi로 변형된다. 상기 선택게이트라인 SGLi는 각 메모리블럭의 제1선택트랜지스터들의 게이트들과 접속된 제1선택라인과 접속이 된다.

또한 본 발명의 바람직한 실시예에 따라 소거동작중 소거전압이 반도체 기판 예컨대 웰영역(114)에 인가되는 것에 대해 설명되었지만 소거전압이 선택된 메모리 블럭이 워드라인으로 인가되고 선택된 메모리 블럭내의 메모리 트랜지스터들의 소오스들 또는 드레인들로 기준전압이 인가될 수도 있다.

전술한 바와 같이 본 발명은 블럭선택 동작중 선택된 메모리 블럭들과 관련된 블럭선택회로 플래그를 저장하고 나머지의 비선택된 메모리 블럭들과 관련된 블럭선택회로내의 저장수단들에 리세트 플래그를 저장하고, 상기 블럭선택동작후 블럭소거 동작에서 상기 블럭선택 플래그를 저장하고 있는 저장수단과 관련된 상기 메모리 블럭들내의 메모리 트랜지스터들을 일시에 소거할 수 있기 때문에 보다 짧은 시간내에 소거가 이루어질 수 있다. 또한 소거검증동작중 블럭선택 플래그를 저장하고 있는 저장수단에 대응하는 메모리 블럭에 대해서만 소거검증이 행해지므로 소거검증시간을 축소할 수 있는 이점을 갖는다. 또한 소거 검증시 선택된 메모리 블럭내의 모든 메모리 트랜지스터들이 성공적으로 소거된 경우, 상기 선택된 메모리 블럭에 대응하는 저장수단은 블럭 선택 플래그가 리세트 플래그로 변경된다. 그러므로 이후 연속적으로 행해지는 블럭소거동작과 소거검증동작에서 소거 검증시간을 축소할 수 있고 또한 칩의 신뢰성을 향상시킬 수 있는 이점을 갖는다.

Claims (13)

1. 반도체 기판상에 형성된 복수개의 메모리쎌들로 구성된 복수개의 메모리 블럭들을 가지며, 상기 각 메모리쎌은 플로팅 게이트와 제어게이트를 가지는 적어도 하나의 메모리 트랜지스터로 구성되고, 소거동작중 선택된 메모리 블럭내의 트랜지스터의 제어게이트들을 선택하고 상기 메모리 트랜지스터들을 소거하기 위하여 상기 복수개의 메모리 블럭들과 접속된 블럭선택회로를 가지는 불휘발성 반도체 메모리 장치에 있어서, 상기 복수개의 블럭선택회로는 상기 소거동작중 적어도 하나의 선택된 메모리 블럭내의 복수개의 메모리 트랜지스터들의 제어게이트들을 선택하도록 블럭선택 플래그들을 저장하고, 나머지의 비선택된 메모리 블럭들내의 복수개의 메모리 트랜지스터들의 제어게이트들을 플로팅하기 위한 리세트 플래그들을 저장하는 저장수단을 각각 가짐으로써 상기 소거동작중 상기 선택된 메모리 블럭들내의 메모리 트랜지스터들만을 일시에 소거함을 특징으로 하는 불휘발성 반도체 메모리 장치의 멀티블럭 소거장치.
2. 제1항에 있어서, 상기 각 메모리쎌들은 복수개의 메모리 트랜지스터가 직렬로 접속된 낸드쎌임을 특징으로 하는 불휘발성 반도체 메모리 장치의 멀티블럭 소거장치.
3. 제1항에 있어서, 상기 소거동작중 소거전압이 반도체 기판으로 인가되고, 상기 블럭선택 플래그를 저장하고 있는 저장수단을 가지는 블럭선택회로와 관련된 상기 선택된 메모리 블럭내의 제어게이트들로 기준전압이 인가됨을 특징으로 하는 불휘발성 반도체 메모리 장치의 멀티블럭 소거장치.
4. 제1항에 있어서, 상기 소거동작중 소거전압이 상기 선택된 메모리 블럭내의 제어게이트들로 소거전압이 인가되고 반도체 기판은 기준전압이 인가됨을 특징으로 하는 불휘발성 반도체 메모리 장치의 멀티블럭 소거장치.
5. 반도체 기판과, 상기 반도체 기판상에 형성되고 행과 열의 매트릭스 형태로 배열된 복수개의 낸드쎌들의 어레이를 가지며, 상기 각 낸드쎌은 상기 열방향에서 직렬로 접속된 미리 예정된 복수의 메모리 트랜지스터들을 가지며, 상기 반도체 기판내에 형성되고 채널영역에 의해 분리된 소오스 및 드레인 영역과 상기 채널영역 위해 형성된 플로팅 게이트와 상기 플로팅게이트 위에 형성된 제어게이트들을 가지는 상기 각 메모리 트랜지스터와, 상기 반도체 기판상에 형성되고 행방향들에서 거의 평행하게 배열되며, 대응행 방향에 있는 메모리 트랜지스터들의 제어게이트들과 접속된 복수개의 워드라인들과, 적어도 하나의 동일행에 배열된 낸드쎌들로 구성된 복수개의 메모리 블럭들과, 상기 복수개의 메모리 블럭들과 접속된 블럭선택회로들을 가지며 상기 반도체 기판으로 소거전압이 인가되는 소거동작중, 상기 복수개의 블럭선택회로는 적어도 하나의 선택된 메모리 블럭내의 상기 복수개의 워드라인들로 기준전압을 제공하고 나머지의 비선택된 메모리 블럭내의 복수개의 워드라인들을 플로팅시키는 저장수단들을 각각 가짐을 특징으로 하는 불휘발성 반도체 메모리 장치의 멀티블럭 소거장치.
6. 행과 열의 매트릭스 형태로 배열되고 플로팅 게이트와 제어게이트를 가지는 적어도 하나의 메모리 트랜지스터를 각각 가지는 다수의 메모리쎌들을 가지는 메모리쎌 어레이와, 상기 메모리쎌 어레이를 열방향으로 분할한 복수개의 메모리 블럭과, 상기 열방향에 배열된 메모리쎌의 일단과 접속된 복수개의 비트라인과 상기 메모리 블럭을 선택하기 위하여 상기 각 메모리 블럭의 메모리쎌들의 제어게이트들과 접속된 블럭선택회로와, 상기 복수개의 비트라인과 연결되고 상기 메모리 블럭내의 메모리쎌들이 성공적으로 소거되었는가를 검출하는 소거검증회로를 가지는 블휘발성 반도체 메모리 장치에 있어서, 상기 각 블럭선택회로는 리세트 신호에 응답하여 리세트 플래그를 저장하고, 블럭선택 어드레스 신호들에 응답하여 블럭선택 플래그를 저장하는 저장수단과 소거검증 동작중 상기 블럭선택 어드레스 신호들로 저장된 메모리 블럭에 대응하는 저장수단이 블럭선택 플래그를 저장하고 있을 때 소거검증 독출신호를 발생하는 판단수단을 구비하여 상기 소거검증 독출신호가 발생되는 블럭선택회로에 대응하는 메모리 블럭에 대해서만 소거 검증 동작이 행해짐을 특징으로 하는 불휘발성 반도체 메모리 장치의 소거 검증장치.
7. 제6항에 있어서, 상기 소거검증동작중 상기 블럭선택 어드레스 신호들을 순차적으로 발생하는 어드레스 카운터를 가짐을 특징으로 하는 불휘발성 반도체 메모리 장치의 소거 검증장치.
8. 제7항에 있어서, 상기 소거검증동작중 상기 블럭선택 어드레스 신호에 의해 선택된 메모리 블럭내의 메모리 트랜지스터들이 성공적으로 소거되었을 때 대응 저장수단에 저장된 블럭선택 플래그를 리세트 플래그로 변경하는 수단을 가짐을 특징으로 하는 불휘발성 반도체 메모리 장치의 소거 검증장치.
9. 제8항에 있어서, 상기 소거검증동작후 블럭소거동작과 소거검증동작이 선택된 메모리 블럭내의 모든 메모리 트랜지스터들이 성공적으로 소거될 때까지 반복하는 제어수단을 가짐을 특징으로 하는 불휘발성 반도체 메모리 장치의 소거 검증장치.
10. 제9항에 있어서, 최대 루우프 반복횟수를 지정하는 루우프카운터를 가짐을 특징으로 하는 불휘발성 반도체 메모리 장치의 소거 검증장치.
11. 반도체 기판상에 형성된 복수개의 메모리 쎌들로 구성된 복수개의 메모리 블럭들을 가지며, 상기 각 메모리 쎌은 플로팅 게이트와 제어게이트를 가지는 적어도 하나의 메모리 트랜지스터로 구성되며 상기 각 메모리 블럭내의 메모리 트랜지스터들의 제어 게이트들은 적어도 하나의 워드라인과 접속되고, 메모리 블럭의 워드라인을 선택하기 위한 저장수단을 각각 가지면서 상기 복수개의 메모리 블럭들과 접속된 복수개의 블럭선택회로를 가지는 불휘발성 반도체 메모리 장치의 소거방법에 있어서, 상기 저장수단에 리세트 플래그를 저장하는 과정과, 적어도 하나의 선택된 메모리 블럭에 대응하는 상기 저장수단에 블럭선택 플래그를 저장하는 과정과, 멀티블럭소거 동작중 상기 반도체 기판에 소거전압을 인가하고 상기 선택된 메모리 블럭내에 저장된 상기 블럭선택 플래그에 응답하여 상기 선택된 메모리 블럭과 관련된 워드라인으로 기준전압을 제공하고 나머지의 비선택된 메모리 블럭들내에 저장된 리세트 플래그에 응답하여 상기 비선택된 메모리 블럭들과 관련된 워드라인들을 플로팅하는 소거과정으로 구성됨을 특징으로 하는 불휘발성 반도체 메모리 장치의 멀티블럭 소거방법.
12. 상기 제11항에 있어서, 상기 멀티블럭 소거동작후 블럭소거 검증동작중 상기 선택된 메모리 블럭내의 메모리 트랜지스터들이 성공적으로 소거되었을 때 상기 선택된 메모리 블럭과 관련된 저장수단에 저장된 블럭선택 플래그를 리세트 플래그로 변경하는 과정을 가짐을 특징으로 하는 불휘발성 반도체 메모리 장치의 블럭소거 검증방법.
13. 상기 제12항에 있어서, 상기 블럭소거 검증동작후 상기 소거과정과 상기 블럭소거 검증동작이 반복적으로 행해짐을 특징으로 하는 불휘발성 반도체 메모리 장치의 블럭소거 검증방법.