KR102321501B1 - 불휘발성 메모리 장치 및 그것을 포함하는 스토리지 장치의 동작 방법 - Google Patents

불휘발성 메모리 장치 및 그것을 포함하는 스토리지 장치의 동작 방법 Download PDF

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Abstract

본 발명의 일 실시 예에 따른 스토리지 장치의 동작 방법은 복수의 서브 블록들을 갖는 적어도 하나의 메모리 블록을 포함하는 불휘발성 메모리를 가지는 스토리지 장치의 동작 방법에 있어서, 상기 복수의 서브 블록들 중 소거 요청된 서브 블록에 인접한, 소거 요청되지 않은 서브 블록의 적어도 하나의 워드 라인에 연결된 복수의 메모리 셀들 중 가장 높은 프로그램 상태를 갖는 백업 메모리 셀들의 백업 데이터를 읽는 단계, 상기 백업 데이터를 저장하는 단계, 상기 소거 요청된 서브 블록을 소거하는 단계, 상기 백업 데이터에 기반하여, 상기 가장 높은 프로그램 상태를 갖는 상기 백업 메모리 셀들을 재프로그램하는 단계를 포함한다.

Description

불휘발성 메모리 장치 및 그것을 포함하는 스토리지 장치의 동작 방법{NONVOLATILE MEMORY DEVICE AND OPERATION METHOD OF STORAGE DEVICE COMPRISING THE NONVOLATILE MEMORY DEVICE}
본 발명은 반도체 메모리에 관한 것으로, 더 상세하게는 3차원 어레이 구조를 갖는 불휘발성 메모리 장치 및 그것을 포함하는 스토리지 장치의 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다.
불휘발성 메모리 장치의 동작은 데이터를 저장하는 프로그램 동작, 데이터를 삭제하는 소거 동작, 및 데이터를 읽는 읽기 동작을 포함할 수 있다. 그 중, 일반적으로, 불휘발성 메모리 장치의 소거 동작은 블록 단위로 저장된 데이터를 소거한다. 한편, 최근 들어, 불휘발성 메모리 장치는 복수의 서브 블록들을 포함하는 블록 중 소거 요청된 서브 블록만을 소거할 수 있다.
본 발명의 목적은 복수의 서브 블록들 중 소거 요청된 서브 블록의 소거 동작을 수행할 경우, 소거 요청되지 않은 서브 블록의 데이터가 소거되는 것을 방지하는 불휘발성 메모리 장치 및 그것을 포함하는 스토리지 장치의 동작 방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시 예에 따른 스토리지 장치의 동작 방법은 복수의 서브 블록들을 갖는 적어도 하나의 메모리 블록을 포함하는 불휘발성 메모리를 가지는 스토리지 장치의 동작 방법에 있어서, 상기 복수의 서브 블록들 중 소거 요청된 서브 블록에 인접한, 소거 요청되지 않은 서브 블록의 적어도 하나의 워드 라인에 연결된 복수의 메모리 셀들 중 가장 높은 프로그램 상태를 갖는 백업 메모리 셀들의 백업 데이터를 읽는 단계, 상기 백업 데이터를 저장하는 단계, 상기 소거 요청된 서브 블록을 소거하는 단계, 상기 백업 데이터에 기반하여, 상기 가장 높은 프로그램 상태를 갖는 상기 백업 메모리 셀들을 재프로그램하는 단계를 포함한다.
본 발명의 일 실시 예에 따르면, 백업 읽기 전압 정보를 생성하여 상기 불휘발성 메모리에 출력하는 메모리 컨트롤러를 포함하되, 상기 불휘발성 메모리는 상기 백업 읽기 전압 정보에 응답하여 상기 백업 메모리 셀들의 상기 백업 데이터를 읽는다.
본 발명의 일 실시 예에 따르면, 상기 메모리 컨트롤러는 백업 커맨드 신호를 더 생성하되, 상기 불휘발성 메모리는 상기 백업 커맨드 신호에 응답하여 상기 백업 데이터를 상기 메모리 컨트롤러에 출력한다.
본 발명의 일 실시 예에 따르면, 상기 메모리 컨트롤러는 상기 불휘발성 메모리로부터 출력되는 상기 백업 데이터를 저장한다.
본 발명의 일 실시 예에 따르면, 상기 메모리 컨트롤러는 백업 프로그램 커맨드 신호를 더 생성하며, 상기 백업 프로그램 커맨드 신호 및 상기 백업 데이터를 상기 불휘발성 메모리에 출력하되, 상기 불휘발성 메모리는 상기 백업 프로그램 커맨드 신호에 응답하여 상기 백업 메모리 셀들을 재프로그램한다.
본 발명의 일 실시 예에 따르면, 상기 소거하는 단계 이전에, 상기 복수의 메모리 셀들에 노멀 프로그램을 수행하는 단계를 더 포함하고, 상기 노멀 프로그램시 상기 백업 워드 라인에 제공되는 노멀 프로그램의 시작 전압과, 상기 재프로그램시 상기 백업 워드 라인에 제공되는 재프로그램의 시작 전압은 서로 다르다.
본 발명의 일 실시 예에 따르면, 상기 노멀 프로그램 시에, 상기 백업 워드 라인에는 상기 복수의 메모리 셀들의 프로그램 상태를 검증하기 위한 복수의 노멀 프로그램 검증 전압들이 제공되며, 상기 재프로그램 시에, 상기 백업 워드 라인에는 상기 백업 메모리 셀들의 프로그램 상태를 검증하기 위한 하나의 프로그램 검증 전압이 제공된다.
본 발명의 일 실시 예에 따르면, 상기 재프로그램 시에, 상기 백업 메모리 셀들에 대해 재프로그램 및 프로그램 검증 읽기를 수행하는 프로그램 루프가 반복적으로 수행된다.
본 발명의 일 실시 예에 따르면, 상기 재프로그램에 따른 상기 재프로그램 전압 조건은, 상기 노멀 프로그램이 수행된 후 경과된 시간에 따라 조절된다.
상기 목적을 달성하기 위한 본 발명의 다른 실시 예에 따른 스토리지 장치의 동작 방법은 복수의 서브 블록들을 갖는 적어도 하나의 메모리 블록을 포함하는 불휘발성 메모리를 가지는 스토리지 장치의 동작 방법에 있어서, 상기 복수의 서브 블록들 중 소거 요청된 서브 블록에 인접한, 소거 요청되지 않은 서브 블록의 적어도 하나의 워드 라인에 연결된 복수의 메모리 셀들의 데이터를 읽는 단계, 상기 읽어진 데이터를 에러 정정 하는 단계, 상기 에러 정정된 데이터를 저장하는 단계, 상기 소거 요청된 서브 블록을 소거하는 단계, 상기 저장된 데이터 중 가장 높은 프로그램 상태를 갖는 데이터를 재프로그램하는 단계를 포함한다.
본 발명의 다른 실시 예에 따르면, 상기 읽어진 데이터를 수신하는 메모리 컨트롤러를 더 포함하되, 상기 메모리 컨트롤러는 상기 에러 정정된 데이터를 저장하고, 상기 소거 단계 이후, 상기 저장된 데이터 중 가장 높은 프로그램 상태를 갖는 데이터를 상기 불휘발성 메모리에 출력한다.
본 발명의 다른 실시 예에 따르면, 상기 메모리 컨트롤러는 상기 읽어진 데이터를 에러 정정하는 에러 정정 회로 및 상기 에러 정정된 데이터를 저장하는 램을 포함한다.
상기 목적을 달성하기 위한 본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치는 복수의 서브 블록들을 갖는 적어도 하나의 메모리 블록을 포함하며, 상기 복수의 서브 블록들 중 소거 요청된 서브 블록에 인접한, 소거 요청되지 않은 서브 블록의 복수의 워드 라인들 중 적어도 하나의 백업 워드 라인에 연결된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 메모리 셀 어레이와 연결되며, 상기 백업 워드 라인에 연결된 상기 복수의 메모리 셀들 중 백업 메모리 셀들의 백업 데이터를 저장하는 페이지 버퍼 회로, 상기 소거 요청된 서브 블록들의 소거 이후, 상기 백업 메모리 셀들이 재프로그램 되도록 제어하는 제어 로직을 포함하되, 상기 백업 메모리 셀들은 상기 복수의 메모리 셀들 중 가장 높은 프로그램 상태를 가지며, 상기 제어 로직은 상기 소거 요청된 서브 블록의 소거 동작 후에, 상기 백업된 데이터를 상기 백업 메모리 셀들에 재프로그램한다.
본 발명의 다른 실시 예에 따르면, 상기 제어 로직은 전압 발생부를 포함하며,
상기 소거 요청된 서브 블록의 소거 동작시, 상기 전압 발생부는 상기 백업 워드 라인에 워드 라인 소거 전압을 인가하며, 상기 소거 요청되지 않은 서브 블록의 워드 라인들은 플로팅된다.
본 발명의 다른 실시 예에 따르면, 상기 소거 요청된 서브 블록의 소거 동작 전, 상기 복수의 메모리 셀들의 노멀 프로그램이 수행되며, 상기 소거 요청된 서브 블록의 소거 동작 후 상기 백업 메모리 셀들의 상기 재프로그램이 수행되되, 상기 재프로그램 시에, 상기 백업 워드 라인에는 상기 백업 메모리 셀들의 프로그램 상태를 검증하기 위한 하나의 프로그램 검증 전압이 제공된다.
본 발명의 다른 실시 예에 따르면, 상기 노멀 프로그램시 상기 백업 워드 라인에 제공되는 노멀 프로그램의 시작 전압과, 상기 재프로그램시 상기 백업 워드 라인에 제공되는 재프로그램의 시작 전압은 서로 다르다.
본 발명의 다른 실시 예에 따르면, 상기 메모리 블록은 기판 위에서 행들 및 열들을 따라 배열되는 복수의 셀 스트링들을 포함하고, 각 셀 스트링은 상기 기판 위에서 상기 기판과 수직한 방향으로 순차적으로 적층되는 적어도 하나의 접지 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 스트링 선택 트랜지스터를 포함한다.
본 발명의 다른 실시 예에 따르면, 상기 각 셀 스트링의 상기 복수의 메모리 셀들은 상기 복수의 서브 블록들로 각각 분할된다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 복수의 서브 블록들 중 소거 요청된 서브 블록의 데이터를 소거하고, 소거 요청되지 않은 서브 블록의 데이터가 소거되는 것을 방지할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1에 도시된 메모리 셀 어레이를 보여주는 블록도이다.
도 3은 도 2에 도시된 메모리 블록의 등가 회로를 보여주는 회로도이다.
도 4는 도 3에 도시된 메모리 블록의 동일한 행의 낸드 스트링들을 보여주는 회로도이다.
도 5는 소거 시에 도 4에 도시된 메모리 블록에 인가되는 전압 조건들을 보여주는 테이블이다.
도 6은 도 5에 도시된 전압 조건에 따른 메모리 블록의 전압 변화를 보여주는 타이밍도이다.
도 7은 제3 프로그램 상태의 읽기 동작 시의 문턱 전압 분포를 보여주는 다이어그램이다.
도 8은 제3 프로그램 상태의 프로그램 검증 동작 시의 문턱 전압 분포를 보여주는 다이어그램이다.
도 9는 노멀 프로그램 동작 및 재프로그램 동작 시에 따른 프로그램 전압 및 검증 전압을 보여주는 그래프이다.
도 10은 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 동작을 보여주는 순서도이다.
도 11은 본 발명의 다른 실시 예에 따른 스토리지 장치를 보여주는 블록도이다.
도 12는 본 발명의 일 실시 예에 따른 도 11에 도시된 스토리지 장치의 동작을 보여주는 순서도이다.
도 13은 스토리지 장치의 읽기 동작 시의 문턱 전압 분포를 보여주는 다이어그램이다.
도 14는 본 발명의 다른 실시 예에 따른 도 11에 도시된 스토리지 장치의 동작을 보여주는 순서도이다.
도 15는 본 발명의 일 실시 예에 따른 프로그램 동작 시에 메모리 블록에 인가되는 전압 조건을 보여주는 테이블이다.
도 16은 본 발명의 일 실시 예에 따른 컴퓨팅 장치를 보여주는 블록도이다.
도 17은 본 발명의 실시 예에 따른 메모리 카드를 보여준다.
도 18은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브를 보여준다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대 또는 축소하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들 의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 페이지 버퍼 회로(130), 데이터 입출력 회로(140), 및 제어 로직(150)을 포함한다.
메모리 셀 어레이(110)는 워드 라인들(WL) 및 선택 라인들을 통해 어드레스 디코더(120)에 연결된다. 예를 들어, 선택 라인들은 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)을 포함할 것이다. 또한, 메모리 셀 어레이(110)는 비트 라인들(BL)을 통해 페이지 버퍼 회로(130)에 연결된다.
메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함한다. 메모리 블록들 각각은 복수의 페이지들을 포함하고, 페이지들 각각은 복수의 메모리 셀들을 포함한다. 각 메모리 셀에는 한 비트 또는 두 비트 이상의 데이터가 저장될 수 있다. 또한, 메모리 셀 어레이(110)는 기판과 교차하는 방향을 따라 적층된 3차원 구조를 갖는 복수의 메모리 블록들을 포함할 수 있다.
어드레스 디코더(120)는 워드 라인들(WL), 스트링 선택 라인들(SSL), 및 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(150)의 제어에 응답하여 동작할 수 있다.
어드레스 디코더(120)는 외부로부터 어드레스(ADDR)를 수신한다. 어드레스 디코더(120)는 수신된 어드레스(ADDR)를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 어드레스를 기반으로 워드 라인들(WL)을 구동한다. 어드레스 디코더(120)는 디코딩된 어드레스를 기반으로 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)을 구동한다.
어드레스 디코더(120)는 제어 로직(150)으로부터 복수의 전압들을 수신한다. 어드레스 디코더(120)는 제어 로직(150)으로부터 수신된 복수의 전압들을 워드 라인들(WL) 및 선택 라인에 전달한다. 한편, 어드레스 디코더(120)가 더미 워드 라인들을 통해 메모리 셀 어레이(110)에 추가적으로 연결될 때, 어드레스 디코더(120)는 디코딩된 어드레스를 기반으로 더미 워드 라인을 구동할 것이다.
예시적으로, 어드레스 디코더(120)는 행 어드레스를 디코딩하는 행 디코더, 열 어드레스를 디코딩하는 열 디코더, 및 수신된 어드레스(ADDR)를 저장하는 어드레스 버퍼를 포함할 수 있다.
페이지 버퍼 회로(130)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결되며, 데이터 라인들(DL)을 통해 데이터 입출력 회로(140)에 연결된다. 페이지 버퍼 회로(130)는 제어 로직(150)의 제어에 응답하여 동작할 수 있다. 즉, 페이지 버퍼 회로(130)는 제어 로직(150)의 제어에 응답하여 비트 라인들(BL)을 바이어스 할 수 있다.
페이지 버퍼 회로(130)는 데이터 입출력 회로(140)로부터 데이터를 수신하고, 수신된 데이터를 메모리 셀 어레이(110)에 기입한다. 또한, 페이지 버퍼 회로(130)는 메모리 셀 어레이(110)로부터 데이터를 읽고, 읽어진 데이터를 데이터 입출력 회로(140)에 전달한다. 예를 들어, 페이지 버퍼 회로(130)는 메모리 셀 어레이(110)의 제1 저장 영역으로부터 데이터를 읽고, 읽어진 데이터를 메모리 셀 어레이(110)의 제2 저장 영역에 기입할 수 있다. 즉, 페이지 버퍼 회로(130)는 카피-백(copy-back) 동작을 수행한다.
한편, 페이지 버퍼 회로(130)는 페이저 버퍼(또는 페이지 레지스터), 열 선택 회로, 감지 증폭기, 및 쓰기 드라이버 등과 같은 구성 요소들을 포함할 수 있다.
데이터 입출력 회로(140)는 데이터 라인들(DL)을 통해 페이지 버퍼 회로(130)에 연결된다. 데이터 입출력 회로(140)는 제어 로직(150)의 제어에 응답하여 동작할 수 있다. 데이터 입출력 회로(140)는 외부와 데이터(DATA)를 교환하도록 구성될 수 있다. 데이터 입출력 회로(140)는 외부로부터 수신되는 데이터(DATA)를 데이터 라인들(DL)을 통해 페이지 버퍼 회로(130)에 전달할 수 있다. 또한, 데이터 입출력 회로(140)는 데이터 라인들(DL)을 통해 전달되는 데이터(DATA)를 외부로 출력할 수 있다. 예시적으로, 데이터 입출력 회로(140)는 데이터 버퍼와 같은 구성 요소를 포함할 수 있다.
제어 로직(150)은 메모리 셀 어레이(110), 어드레스 디코더(120), 페이지 버퍼 회로(130), 및 데이터 입출력 회로(140)에 연결된다. 제어 로직(150)은 불휘발성 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 제어 로직(150)은 외부로부터 전달되는 제어 신호(CMD)에 응답하여 동작한다.
제어 로직(150)은 전압 발생부(151)를 포함한다. 전압 발생부(151)는 외부로부터 전원을 공급받는다. 예를 들어, 전압 발생부(151)는 외부로부터 전원 전압(Vcc) 및 접지 전압(Vss)을 공급받는다. 제어 로직(150)의 제어에 응답하여, 전압 발생부(150)는 전원 전압(Vcc) 및 접지 전압(Vss)으로부터 복수의 레벨들을 갖는 전압들을 생성할 수 있다. 예시적으로, 전압 발생부(151)는 고전압(Vpp), 프로그램 전압(Vpgm), 패스 전압(Vpass), 읽기 전압(Vread), 소거 전압(Vers) 등과 같은 다양한 전압들을 생성할 수 있다.
전압 발생부(151)에 의해 생성된 전압들은 제어 로직(150)의 제어 하에, 어드레스 디코더(120) 및 메모리 셀 어레이(110)에 공급된다. 예를 들어, 프로그램 동작 시에, 프로그램 전압(Vpgm) 및 패스 전압(Vpass)이 어드레스 디코더(120)에 공급될 수 있다. 읽기 동작 시에, 읽기 전압(Vread)이 어드레스 디코더(120)에 공급될 수 있다. 소거 동작 시에, 소거 전압(Vers)이 메모리 셀 어레이(110)에 공급될 수 있다.
한편, 앞서 상술된 바와 같이, 메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함한다. 종래의 경우, 메모리 셀 어레이는 소거 동작 시에, 메모리 블록 단위로 소거 동작을 수행한다.
본 발명의 실시 예에 따르면, 메모리 셀 어레이(110)는 소거 동작 시에, 메모리 블록 단위로 소거 동작을 수행하는 것이 아닌, 서브 메모리 블록 단위로 소거 동작을 수행한다. 여기서, 각 메모리 블록은 복수의 서브 블록들을 포함하는 것으로 설명될 수 있다. 즉, 본 발명에 따른 메모리 셀 어레이(110)는 소거 동작 시에, 복수의 서브 블록들 중 소거 요청된 서브 블록들을 기반으로 소거 동작을 수행할 수 있다.
또한, 본 발명의 실시 예에 따르면, 불휘발성 메모리 장치(100)는 플래시 메모리(flash memory), MRAM(Magnetic RAM), 스핀전달토크 MRAM(Spin-Transfer Torgue MRAM), Conductive bridging RAM(CBRAM), FeRAM(Ferroelectric RAM), OUM(Ovonic Unified Memory)라고도 불리는 PRAM(Phase RAM), 저항 메모리(Resistive RAM: RRAM 또는 Re-RAM), 나노퓨브 RAM(Nanottube RAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(Nano Floating Gate Memory: NFGM), 홀로그래픽 메모리(holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory) 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory)일 수 있다.
도 2는 도 1에 도시된 메모리 셀 어레이를 보여주는 블록도이다. 도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 본 발명의 실시 예에 따르면, 각 메모리 블록(BLK)은 3차원 구조(또는 수직 구조)를 갖는다. 예를 들어, 각 메모리 블록(BLK)은 제1 내지 제3 방향들(1st, 2nd, 3rd)을 따라 신장된 구조물들을 포함한다. 예를 들어, 각 메모리 블록(BLK)은 제2 방향(2nd)을 따라 신장된 복수의 낸드 스트링들(NS)을 포함한다. 예를 들어, 제1 및 제3 방향들(1st, 2nd, 3rd)을 따라 복수의 낸드 스트링들(NS)이 특정 거리만큼 이격되어 제공될 수 있다.
각 낸드 스트링(NS)은 도 3에 도시된 바와 같이, 비트 라인(BL), 스트링 선택 라인(SSL), 복수의 워드 라인들(WL), 접지 선택 라인(GSL), 및 공통 소스 라인(CSL)에 연결된다. 각 메모리 블록은 복수의 비트 라인들(BL), 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL), 접지 선택 라인(GSL), 및 공통 소스 라인(CSL)에 연결된다. 메모리 블록(BLK1~BLKz)은 도 3을 참조하여 더 상세하게 설명된다.
도 3은 도 2에 도시된 메모리 블록의 등가 회로를 보여주는 회로도이다. 도 3에 도시된 메모리 블록(BLK1)은 도 2에 도시된 복수의 메모리 블록(BLK1~BLKz) 중 어느 하나의 메모리 블록일 수 있다.
도 2 및 도 3을 참조하면, 제1 비트 라인(BL1) 및 공통 소스 라인(CSL) 사이에 제3 방향(3rd)을 따라 낸드 스트링들(NS11, NS21, NS31)이 배치된다. 제2 비트 라인(BL2) 및 공통 소스 라인(CSL) 사이에 제3 방향(3rd)을 따라 낸드 스트링들(NS12, NS22, NS32)이 배치된다. 제3 비트 라인(BL3) 및 공통 소스 라인(CSL) 사이에 제3 방향(3rd)을 따라 낸드 스트링들(NS13, NS23, NS33)이 배치된다.
각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL)과 연결된다. 각 낸드 스트링(NS)의 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)과 연결된다. 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에는 복수의 메모리 셀들(MC1~MC6)이 배치된다.
이하에서, 행 및 열 단위로 낸드 스트링들(NS)이 정의된다. 하나의 비트 라인에 공통으로 연결된 낸드 스트링들(NS)은 하나의 열을 형성한다. 예를 들어, 제1 비트 라인(BL1)에 연결된 낸드 스트링들(NS11, NS21, NS31)은 제1 열에 대응할 것이다. 제2 비트 라인(BL2)에 연결된 낸드 스트링들(NS12, NS22, NS32)은 제2 열에 대응할 것이다. 제3 비트 라인(BL3)에 연결된 낸드 스트링들(NS13, NS23, NS33)은 제3 열에 대응할 것이다.
하나의 스트링 선택 라인(SSL)에 연결되는 낸드 스트링들(NS)은 하나의 행을 형성한다. 예를 들어, 제1 스트링 선택 라인(SSL1)에 연결된 낸드 스트링들(NS11, N12, N13)은 제1 행을 형성한다. 제2 스트링 선택 라인(SSL2)에 연결된 낸드 스트링들(NS21, N22, N23)은 제2 행을 형성한다. 제3 스트링 선택 라인(SSL3)에 연결된 낸드 스트링들(NS31, N32, N33)은 제3 행을 형성한다.
각 낸드 스트링(NS)에서, 높이가 정의된다. 예시적으로, 각 낸드 스트링(NS)에서, 접지 선택 트랜지스터(GST)의 높이는 1인 것으로 정의된다. 접지 선택 트랜지스터(GST)에 인접한 제1 메모리 셀(MC1)의 높이는 2인 것으로 정의된다. 스트링 선택 트랜지스터(SST)의 높이는 8로 정의된다. 스트링 선택 트랜지스터(SST)와 인접한 제6 메모리 셀(MC6)의 높이는 7로 정의된다.
메모리 셀(MC)의 접지 선택 트랜지스터(GST)로부터의 순서가 증가할수록, 메모리 셀(MC)의 높이는 증가한다. 즉, 제2 방향(2nd)을 따라 메모리 셀(MC)의 높이는 증가할 수 있다. 그 결과, 제1 내지 제6 메모리 셀들(MC1~MC6)은 각각 제2 내지 제7 높이를 갖는 것으로 정의된다.
동일한 행의 낸드 스트링들(NS)은 접지 선택 라인(GSL)을 공유한다. 상이한 행의 낸드 스트링들(NS) 또한 접지 선택 라인(GSL)을 공유한다.
동일한 행의 낸드 스트링들(NS)에서, 동일한 높이의 메모리 셀들(MC)은 워드 라인(WL)을 공유한다. 동일한 높이를 가지며 상이한 행에 대응하는 낸드 스트링들(NS)의 워드 라인들(WL)은 공통으로 연결된다. 즉, 동일한 높이를 갖는 메모리 셀들(MC)은 워드 라인(WL)을 공유한다.
자세하게, 제2 높이를 갖는 제1 내지 제3 행들의 메모리 셀들(MC)은 제1 워드 라인(WL1)과 연결된다. 제3 높이를 갖는 제1 내지 제3 행들의 메모리 셀들(MC)은 제2 워드 라인(WL2)과 연결된다. 제4 높이를 갖는 제1 내지 제3 행들의 메모리 셀들(MC)은 제3 워드 라인(WL3)과 연결된다. 제5 높이를 갖는 제1 내지 제3 행들의 메모리 셀들(MC)은 제4 워드 라인(WL4)과 연결된다. 제6 높이를 갖는 제1 내지 제3 행들의 메모리 셀들(MC)은 제5 워드 라인(WL5)과 연결된다. 제7 높이를 갖는 제1 내지 제3 행들의 메모리 셀들(MC)은 제6 워드 라인(WL6)과 연결된다.
동일한 행의 낸드 스트링들(NS)은 스트링 선택 라인(SSL)을 공유한다. 상이한 행의 낸드 스트링들(NS)은 상이한 스트링 선택 라인들(SSL1, SSL2, SSL3)에 각각 연결된다. 제1 내지 제3 스트링 선택 라인들(SSL1~SSL3)은 각각 제8 높이를 갖는다.
이하에서, 제1 스트링 선택 라인(SSL1)에 연결된 스트링 선택 트랜지스터들(SST)은 제1 스트링 선택 트랜지스터들(SST1)로 정의된다. 제2 스트링 선택 라인(SSL2)에 연결된 스트링 선택 트랜지스터들(SST)은 제2 스트링 선택 트랜지스터들(SST2)로 정의된다. 제3 스트링 선택 라인(SSL3)에 연결된 스트링 선택 트랜지스터들(SST)은 제3 스트링 선택 트랜지스터들(SST3)로 정의된다.
공통 소스 라인(CSL)은 낸드 스트링들(NS)에 공통으로 연결된다.
도 3에 도시된 바와 같이, 동일 높이의 워드 라인들(WL)은 공통으로 연결된다. 따라서, 특정 높이의 워드 라인(WL)이 선택될 때, 선택된 워드 라인(WL)에 연결된 모든 낸드 스트링들(NS)이 선택될 수 있다.
상이한 행의 낸드 스트링들(NS)은 상이한 스트링 선택 라인(SSL)에 연결된다. 따라서, 제1 내지 제3 스트링 선택 라인들(SSL1~SSL3)이 선택 및 비선택 됨으로써, 낸드 스트링들(NS)이 비트 라인에 전기적으로 연결 또는 분리될 수 있다. 예를 들어, 동일 워드 라인(WL)에 연결된 낸드 스트링들(NS) 중 선택된 스트링 선택 라인(SSL)에 대응하는 낸드 스트링들(NS)이 비트 라인에 전기적으로 연결될 수 있다. 이 경우, 비선택된 스트링 선택 라인(SSL)에 대응하는 낸드 스트링들(NS)은 비트 라인과 전기적으로 분리될 수 있다.
즉, 제1 내지 제3 스트링 선택 라인들(SSL1~SSL3)을 선택 및 비선택함으로써, 낸드 스트링들(NS)의 행이 선택될 수 있다. 그리고, 비트 라인들(BL1~BL3)을 선택함으로써, 선택된 행의 낸드 스트링들(NS)의 열이 선택될 수 있다.
예시적으로, 프로그램 및 읽기 동작 시에, 제1 내지 제3 스트링 선택 라인들(SSL1~SSL3) 중 하나가 선택될 것이다. 즉, 프로그램 및 읽기 동작은 낸드 스트링들(NS11~NS13, NS21~NS23, NS31~NS33)의 행 단위로 수행될 것이다.
예시적으로, 프로그램 및 읽기 동작 시에, 선택된 행의 선택된 워드 라인에 선택 전압이 인가되고, 비선택된 워드 라인들에 비선택 전압이 인가될 것이다. 예를 들면, 선택 전압은 프로그램 전압(Vpgm) 또는 선택 읽기 전압(Vrd)일 것이다. 예를 들면, 비선택 전압은 패스 전압(Vpass) 또는 비선택 읽기 전압(Vread)일 것이다. 즉, 프로그램 및 읽기 동작은 낸드 스트링들(NS11~NS13, NS21~NS23, NS31~NS33)의 선택된 행의 워드 라인 단위로 수행될 것이다.
또한, 본 발명의 실시 예에 따르면, 메모리 블록(BLK1)은 제2 방향(2nd)을 따라 제1 서브 블록(Sb1) 및 제2 서브 블록(Sb2)으로 분할될 수 있다. 한편, 메모리 블록(BLK1)이 제1 및 제2 서브 블록들(Sb1, Sb2)로 분할되는 것으로 설명되나 이에 한정되지 않는다. 즉, 메모리 블록(BLK1)은 복수의 서브 블록들로 분할될 수 있다.
또한, 본 발명의 실시 예에 따르면, 메모리 블록(BLK1)은 서브 블록 단위로 소거될 수 있다. 즉, 각 서브 블록은 독립적으로 소거될 수 있다. 이에 대해서는 도 4 내지 도 6을 통해 좀 더 자세히 설명된다.
도 4는 도 3에 도시된 메모리 블록의 동일한 행의 낸드 스트링들을 보여주는 회로도이다. 도 4에 도시된 메모리 블록(BLK1a)은 제1 스트링 선택 라인(SSL1)에 연결된 낸드 스트링들(NS11, NS12, NS13)을 포함하며, 도 3의 BLK1 중 SSL1에 연결된 부분을 보여준다. 한편, 제2 및 제3 스트링 선택 라인들(SSL2, SSL3)에 연결된 낸드 스트링들의 소거 동작 또한 제1 스트링 선택 라인(SSL1)에 연결된 낸드 스트링들(NS11, NS12, NS13)과 동일한 방법으로 소거도리 수 있다.
도 4를 참조하면, 제2 내지 제4 높이를 갖는 제1 내지 제3 메모리 셀들(MC1~MC3)은 제1 서브 블록(Sb1)을 형성한다. 제5 내지 제7 높이를 갖는 제4 내지 제6 메모리 셀들(MC4~MC6)은 제2 서브 블록(Sb2)을 형성한다.
또한, 소거 동작 시에, 제1 서브 블록(Sb1) 또는 제2 서브 블록(Sb2)이 소거될 수 있다. 이하에서, 소거 동작 시에, 제2 서브 블록(Sb2)이 소거되는 것으로 설명된다.
자세하게, 소거 동작시에, 제1 스트링 선택 라인(SSL1)에 대응하는 제2 서브 블록(Sb2)에 포함된 메모리 셀들이 소거된다. 이 후, 제1 스트링 선택 라인(SSL1)에 대응하는 소거된 메모리 셀들이 소거 검증된다.
도 5는 소거 시에 도 4에 도시된 메모리 블록에 인가되는 전압 조건들을 보여주는 테이블이다. 도 5를 참조하면, 기판(Substrate, 이하: S)에는 소거 전압(Vers)이 인가된다. 여기서, 메모리 셀들(MC)은 기판(S) 상에서 행 및 열을 따라 제공되며, 기판(S)과 교차하는 방향으로 적층되어 3차원 구조로 형성된다. 접지 선택 라인(GSL)은 플로팅된다. 제1 서브 블록(Sb1)에 대응하는 제1 내지 제3 워드 라인들(WL1~WL3)은 플로팅된다. 제2 서브 블록(Sb2)에 대응하는 제4 내지 제6 워드 라인들(WL4~WL6)에는 워드 라인 소거 전압(Vwe)이 인가된다. 제1 스트링 선택 라인(SSL1)은 플로팅된다. 한편, 제2 및 제3 스트링 선택 라인들(SSL2, SSL3, 도3 참조)도 플로팅된다.
상술된 조건에 따라, 제1 서브 블록(Sb1)은 소거되지 않으며, 제2 서브 블록(Sb2)이 소거될 수 있다.
도 6은 도 5에 도시된 전압 조건에 따른 메모리 블록의 전압 변화를 보여주는 타이밍도이다. 도 5 및 도 6을 참조하면, 소거가 시작되는 제1 시간(t)에 기판(S)에 소거 전압(Vers)이 인가된다. 예시적으로, 소거 전압(Vers)은 고전압일 수 있다. 기판(S)에 인가된 소거 전압(Vers)은 수직 채널들에 공급될 수 있다.
자세하게, 제1 시간(t)에 접지 선택 라인(GSL)은 플로팅된다. 접지 선택 라인(GSL)은 접지 선택 트랜지스터(GST)의 게이트(또는 제어 게이트)로 동작한다. 접지 선택 라인(GSL)은 수직 채널들의 전압 변화에 따른 커플링 영향을 받는다. 즉, 수직 채널들에 인가된 소거 전압(Vers)이 상승함에 따라, 접지 선택 라인(GSL)의 전압이 상승할 수 있다. 따라서, 접지 선택 라인(GSL)의 전압은 제1 플로팅 전압(Vfloat1)으로 상승할 것이다.
그 결과, 수직 채널들에 인가된 전압은 소거 전압(Vers)이며, 접지 선택 트랜지스터(GST)의 게이트 전압은 제1 플로팅 전압(Vfloat1)으로 될 수 있다. 여기서, 소거 전압(Vers) 및 제1 플로팅 전압(Vfloat1)의 차이는 Fowler-Nordheim 터널링을 유발할 정도로 크지 않을 것이다. 따라서, 접지 선택 트랜지스터(GST)는 소거 금지될 것이다.
제1 시간(t)에 제1 서브 블록(Sb1)에 대응하는 제1 내지 제3 워드 라인들(WL1~WL3)은 플로팅된다. 제1 내지 제3 워드 라인들(WL1~WL3)은 제1 내지 제3 메모리 셀들(MC1~MC3)의 게이트(또는 제어 게이트)로 동작한다. 제1 내지 제3 워드 라인들(WL1~WL3)은 수직 채널들의 전압 변화에 따른 커플링 영향을 받는다. 즉, 수직 채널들에 인가된 소거 전압(Vers)이 상승함에 따라, 제1 내지 제3 워드 라인들(WL1~WL3)의 전압이 상승할 수 있다. 따라서, 제1 내지 제3 워드 라인들(WL1~WL3)의 전압은 제2 플로팅 전압(Vfloat2)으로 상승할 것이다.
그 결과, 수직 채널들에 인가된 전압은 소거 전압(Vers)이며, 제1 내지 제3 메모리 셀들(MC1~MC3)의 게이트 전압은 제2 플로팅 전압(Vfloat2)으로 될 수 있다. 여기서, 소거 전압(Vers) 및 제2 플로팅 전압(Vfloat2)의 차이는 Fowler-Nordheim 터널링을 유발할 정도로 크지 않을 것이다. 따라서, 제1 내지 제3 메모리 셀들(MC1~MC3)은 소거 금지될 것이다.
제1 시간(t)에 제2 서브 블록(Sb2)에 대응하는 제4 내지 제6 워드 라인들(WL4~WL6)에 워드 라인 소거 전압(Vwe)이 인가된다. 제4 내지 제6 워드 라인들(WL4~WL6)은 제4 내지 제6 메모리 셀들(MC4~MC6)의 게이트(또는 제어 게이트)로 동작한다. 여기서, 워드 라인 소거 전압(Vwe)은 저전압일 수 있다. 예를 들어, 워드 라인 소거 전압(Vwe)은 접지 전압(Vss)일 수 있다.
그 결과, 수직 채널들에 인가된 전압은 소거 전압(Vers)이며, 제4 내지 제6 메모리 셀들(MC4~MC6)의 게이트 전압은 워드 라인 소거 전압(Vwe)으로 될 수 있다. 여기서, 소거 전압(Vers) 및 워드 라인 소거 전압(Vwe)의 차이는 Fowler-Nordheim 터널링을 유발할 것이다. 예를 들어, Fowler-Nordheim이 발생되도록 소거 전압(Vers) 및 워드 라인 소거 전압(Vwe)의 레벨이 설정될 것이다. 따라서, 메모리 블록(BLK1a)의 제4 내지 제6 메모리 셀들(MC4~MC6)은 소거될 것이다.
제1 시간(t)에 스트링 선택 라인(SSL)은 플로팅된다. 스트링 선택 라인(SSL)은 스트링 선택 트랜지스터(SST)의 게이트(또는 제어 게이트)로 동작한다. 스트링 선택 라인(SSL)은 수직 채널들의 전압 변화에 따른 커플링 영향을 받는다. 즉, 수직 채널들에 인가된 소거 전압(Vers)이 상승함에 따라, 스트링 선택 라인(SSL)의 전압이 상승할 수 있다. 따라서, 스트링 선택 라인(SSL)의 전압은 제3 플로팅 전압(Vfloat3)으로 상승할 것이다.
그 결과, 수직 채널들에 인가된 전압은 소거 전압(Vers)이며, 스트링 선택 트랜지스터(SST)의 게이트 전압은 제3 플로팅 전압(Vfloat3)으로 될 수 있다. 여기서, 소거 전압(Vers) 및 제3 플로팅 전압(Vfloat3)의 차이는 Fowler-Nordheim 터널링을 유발할 정도로 크지 않을 것이다. 따라서, 스트링 선택 트랜지스터(SST)는 소거 금지될 것이다.
상술된 바와 같이, 메모리 블록(BLK1a)의 제2 서브 블록(Sb2)에 대응하는 제4 내지 제6 메모리 셀들(MC4~MC6)은 소거된다. 이와 반대로, 메모리 블록(BLK1a)의 제1 서브 블록(Sb1)에 대응하는 제1 내지 제3 메모리 셀들(MC1~MC3)은 소거 금지된다.
한 편, 서브 블록들 사이의 인접한 워드 라인들이 서로 커플링 영향을 받을 수 있다. 예를 들어, 제2 서브 블록(Sb2)의 제4 워드 라인(WL4)에 워드 라인 소거 전압(Vwe)이 인가되나, 제1 서브 블록(Sb1)의 제3 워드 라인(WL3)은 플로팅된다. 따라서, 제3 워드 라인(WL3)의 전압이 제4 워드 라인(WL4)의 워드 라인 소거 전압(Vwe)으로부터 커플링 영향을 받을 수 있다. 그 결과, 제3 워드 라인(WL3)에 연결된 메모리 셀들의 게이트 전압이 수직 채널들에 공급된 소거 전압(Vers)을 기반으로 충분히 상승되지 않을 수 있다. 따라서, 소거 금지된 제1 서브 블록(Sb1)에 대응하는 제3 메모리 셀(MC3)이 소거될 수 있다.
또한, 예시적으로, 소거 요청되지 않은 제1 서브 블록(Sb1)의 제3 워드 라인(WL3)이 소거 요청된 제2 서브 블록(Sb2)의 제4 워드 라인(WL4)으로부터 커플링 영향을 받는 것으로 설명되지만, 이에 한정되지 않는다. 즉, 소거 요청되지 않은 서브 블록의 워드 라인들 중 적어도 하나 이상의 워드 라인이 소거 요청된 서브 블록의 워드 라인으로부터 커플링 영향을 받을 수 있다.
따라서, 소거 요청되지 않은 서브 블록의 메모리 셀들 중 커플링 영향을 받는 메모리 셀의 데이터를 백업하고, 소거 동작 이후, 백업된 데이터를 다시 복원하는 동작이 필요하다. 이하에서, 소거 요청된 제2 서브 블록(Sb2)과 가장 인접한 제1 서브 블록(Sb1)의 제3 메모리 셀들(MC3)의 데이터가 백업된다. 그러나, 본 발명의 기술적 사상은 이에 한정되지 않으며, 복수의 메모리 셀들의 데이터가 백업 될 수 있다. 제3 메모리 셀들(MC3)의 데이터가 백업되는 방법에 대해서는 도 7 내지 도 10을 통해 좀 더 자세히 설명된다.
도 7은 제3 프로그램 상태의 읽기 동작 시의 문턱 전압 분포를 보여주는 다이어그램이다. 도 8은 제3 프로그램 상태의 프로그램 검증 동작 시의 문턱 전압 분포를 보여주는 다이어그램이다.
각 메모리 셀은 문턱 전압(Vth) 분포에 따라 소거 상태(E), 및 제1 내지 제3 프로그램 상태들(P1~P3)로 구분된다. 여기서, 각 메모리 셀은 2 비트를 저장하는 메모리 셀일 수 있다. 또한, 제1 내지 제3 프로그램 상태들(P1~P3) 중 제3 프로그램 상태가 가장 높은 프로그램 상태를 갖는 것으로 정의된다. 한편, 상술된 바와 같이, 소거 요청된 서브 블록에 인접한 메모리 셀들에 저장된 일부 데이터가 소거될 수 있다. 이로 인해, 소거 요청되지 않은 메모리 셀들의 데이터 백업이 필요하다.
실시 예에 따르면, 제2 서브 블록(Sb2)의 소거 동작 전에, 제어 로직(150, 도1 참조)은 제4 높이를 갖는 제3 메모리 셀들(MC3) 중 가장 높은 프로그램 상태를 갖는 메모리 셀의 데이터를 백업한다.
도 7을 참조하면, 제어 로직(150)의 제어 하에, 제4 높이를 갖는 제3 워드 라인(WL3)에 백업 읽기 전압(Vrd)이 인가될 수 있다. 이 때, 제3 워드 라인(WL3)을 제외한 나머지 워드 라인들에는 고전압이 인가될 수 있다. 백업 읽기 전압(Vrd)에 응답하여, 제3 메모리 셀들(MC3) 중 제3 프로그램(P3)을 갖는 메모리 셀들의 읽기 동작이 수행될 수 있다. 이 후, 제어 로직(150)의 제어 하에, 제2 서브 블록(Sb2)의 소거 동작이 수행될 수 있다.
또한, 실시 예에 따르면, 제3 프로그램 상태(P3)의 읽기 동작 이후, 제어 로직(150)은 제3 프로그램 상태(P3)의 읽어진 데이터를 저장할 수 있다. 제어 로직(150)은 읽어진 데이터를 페이지 버퍼 회로(130)에 백업할 수 있다.
도 8을 참조하면, 제2 서브 블록(Sb)의 메모리 셀들이 소거될 때, 커플링 현상으로 인해 제4 높이를 갖는 제3 메모리 셀들의 문턱 전압이 변화될 수 있다. 특히, 도 8에 도시된 바와 같이, 제3 메모리 셀들 중 제3 프로그램(P3) 상태를 갖는 메모리 셀들이 커플링 영향에 의해 제3 프로그램(P3') 상태로 변환된다. 그 결과, 제3 프로그램 상태를 갖는 메모리 셀들 중 일부 메모리 셀들의 문턱 전압이 낮아질 수 있다.
본 발명의 실시 예에 따르면, 제어 로직(150)의 제어 하에, 페이지 버퍼 회로(130)에 백업된 제3 프로그램(P3)의 데이터를 기반으로, 제4 높이를 갖는 메모리 셀들(MC3)이 재프로그램된다. 그 결과, 커플링 영향에 의해 제3 프로그램(P3’) 상태를 갖는 제3 메모리 셀들이 재프로그램될 수 있다.
또한, 실시 예에 따르면, 제어 로직(150)은 제3 프로그램 상태를 갖는 메모리 셀들의 재프로그램을 위해, 새로운 조건의 프로그램 전압을 어드레스 디코더(120)에 제공할 수 있다. 즉, 제어 로직(150)은 재프로그램 동작 시에, 새로운 프로그램 전압 및 패스 전압(Vpass)을 어드레스 디코더(120)에 공급할 수 있다.
제어 로직(150)은 새로운 프로그램 전압에 기반하여, 제3 프로그램 상태(P3’)를 갖는 메모리 셀들이 프로그램 검증 전압(Vvfy)에 도달되도록 제어한다.
도 9는 노멀 프로그램 동작 및 재프로그램 동작 시에 따른 프로그램 전압 및 검증 전압을 보여주는 그래프이다.
도 9를 참조하면, 도 4에 도시된 소거 요청된 서브 블록에 인접한 제3 워드 라인(WL3)의 프로그램 동작이 개시된다. 이하에서, 소거 요청된 서브 블록의 소거 동작 전 프로그램 동작은 노멀 프로그램(Normal program, 이하: NP)이라 하며, 소거 동작 후 프로그램 동작은 재프로그램(Reprogram, 이하: RP)이라 한다. 자세하게, 노멀 프로그램(NP)은 새로운 쓰기 데이터를 소거 상태의 메모리 셀들에 프로그램한다. 재프로그램(RP)은 백업된 데이터를 이용하여, 데이터가 기입된 메모리 셀들에 다시 프로그램한다.
먼저, 소거 요청된 서브 블록의 소거 동작 전에, 제3 워드 라인(WL3)에 연결된 메모리 셀들의 노멀 프로그램(NP) 동작이 수행된다. 이 경우, 노멀 프로그램(NP) 동작을 위해, 제3 워드 라인(WL3)에 제1 내지 제k 프로그램 전압들(Vpgm1~Vpgmk)이 제공될 수 있다. 이하에서, 제1 내지 제k 프로그램 전압들(Vpgm1~Vpgmk)은 노멀 프로그램 전압으로 설명된다. 또한, 프로그램 전압 인가 후, 노멀 프로그램 검증을 위한 제1 내지 제3 프로그램 검증 전압들(Vf1~Vf3)이 제3 워드 라인(WL3)에 제공될 수 있다. 즉, 프로그램된 메모리 셀들의 문턱 전압들이 제1 내지 제3 프로그램 검증 전압들(Vf1~Vf3)에 도달했는지의 여부가 검증된다.
예를 들어, 제3 워드 라인(WL3)에 노멀 프로그램(NP) 동작을 위한 제1 프로그램 전압(Vpgm 1)이 제공된 후, 노멀 프로그램(NP) 검증을 위한 제1 내지 제3 프로그램 검증 전압들(Vf1~Vf3)이 제공된다. 이 후, 노멀 프로그램된 메모리 셀들의 문턱 전압들이 제3 프로그램 검증 전압(Vf3)에 도달할 때까지, 프로그램 검증 읽기를 수행하는 프로그램 루프가 반복적으로 수행한다.
한편, 제1 내지 제k 프로그램 전압들(Vpgm1~Vpgmk)은 각 프로그램 검증 이후마다 소정 레벨만큼씩 높아질 수 있다.
소거 요청된 서브 블록의 소거 동작 후에, 제3 워드 라인(WL3)에 연결된 메모리 셀들의 재프로그램(RP) 동작이 수행된다. 실시 예에 따르면, 가장 높은 프로그램 상태를 갖는 메모리 셀들에 기반하여 재프로그램 동작이 수행된다. 자세하게, 재프로그램(RP) 동작을 위해, 제3 워드 라인(WL3)에 제m 내지 제n 프로그램 전압들(Vpgmm~Vpgmn)이 제공될 수 있다. 이하에서, 제m 내지 제n 프로그램 전압들(Vpgmm~Vpgmn)은 재프로그램 전압으로 설명된다. 여기서, m은 1 보다는 크며 k보다 낮은 정수일 수 있다. n은 k보다 크거나 동일한 정수일 수 있다.
또한, 실시 예에 따르면, 프로그램 전압 인가 후, 재프로그램 검증을 위한 제3 프로그램 검증 전압(Vf3)이 제3 워드 라인(WL3)에 제공될 수 있다. 즉, 재프로그램된 메모리 셀들의 문턱 전압들이 제3 프로그램 검증 전압(Vf3)에 도달했는지의 여부가 검증된다.
이 후, 재프로그램된 메모리 셀들의 문턱 전압들이 제3 프로그램 검증 전압(Vf3)에 도달할 때까지, 프로그램 검증 읽기를 수행하는 재프로그램 루프가 반복적으로 수행한다.
한편, m 내지 n 프로그램 전압들(Vpgmm~Vpgmn)은 각 프로그램 검증 이후마다 소정 레벨만큼씩 높아질 수 있다.
도 10은 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 동작을 보여주는 순서도이다.
도 5 및 도 10을 참조하면, 소거 요청된 제2 서브 블록(Sb2)에 가장 인접한 하나의 워드 라인에 연결된 메모리 셀들의 읽기, 백업, 및 복원 동작이 설명된다. 그러나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 즉, 소거 요청된 제2 서브 블록(Sb2)에 인접한 워드 라인들 중 적어도 하나의 워드 라인이 선택될 수 있다.
자세하게, S110 단계에서, 제어 로직(150, 도1 참조)은 소거 요청된 제2 서브 블록(Sb2)과 가장 인접한 제3 워드 라인(WL3)에 연결된 복수의 메모리 셀들 중 가장 높은 프로그램 상태를 갖는 메모리 셀의 읽기 동작이 수행되도록 제어한다.
S120 단계에서, 제어 로직(150)은 제3 워드 라인(WL3)에 연결된 복수의 메모리 셀들 중 가장 높은 프로그램 상태를 갖는 메모리 셀들의 읽어진 데이터를 백업한다. 예를 들어, 제어 로직(150)은 읽어진 데이터를 페이지 버퍼 회로(130, 도1 참조)에 백업할 수 있다.
S130 단계에서, 제어 로직(150)은 소거 요청된 제2 서브 블록(Sb2)의 소거 동작을 수행한다.
S140 단계에서, 제어 로직(150)은 백업된 데이터를 기반으로 대응하는 메모리 셀들을 재프로그램한다. 예시적으로, 제어 로직(150)은 재프로그램 동작에 필요한 재프로그램 전압을 제3 워드 라인(WL3)에 인가할 수 있다.
S150 단계에서, 제어 로직(150)은 재프로그램된 메모리 셀들의 문턱 전압들이 프로그램 검증 전압(Vvfy)에 도달했는지의 여부를 검증한다.
재프로그램 검증 시에, 재프로그램된 메모리 셀들의 문턱 전압들이 프로그램 검증 전압(Vvfy)에 도달할 경우(Yes), 제어 로직(150)은 재프로그램 동작을 종료한다. 이와 반대로, 재프로그램 검증 시에, 재프로그램된 메모리 셀들의 문턱 전압들이 프로그램 검증 전압(Vvfy)에 도달하지 못할 경우(No), 제어 로직(150)은 백업된 데이터의 재프로그램을 다시 수행한다. 즉, 제어 로직(150)은 재프로그램된 메모리 셀들의 문턱 전압들이 프로그램 검증 전압(Vvfy)에 도달할 때까지, 백업된 데이터의 프로그램 검증 읽기를 수행하는 재프로그램 루프가 반복적으로 수행한다.
상술된 바와 같이, 본 발명의 일 실시 에에 따른 불휘발성 메모리 장치(100, 도1 참조)는 서브 블록 단위로 메모리 셀들을 소거한다. 또한, 불휘발성 메모리 장치(100)는 소거 요청된 서브 블록의 커플링 현상으로 인해, 원치않은 인접 서브 블록의 메모리 셀의 데이터가 소거될 경우, 상술된 백업 동작을 통해 데이터를 복구할 수 있다. 그 결과, 불휘발성 메모리 장치(100)의 속도가 향상될 수 있다.
도 11은 본 발명의 다른 실시 예에 따른 스토리지 장치를 보여주는 블록도이다. 도 11을 참조하면, 스토리지 장치(200)는 메모리 컨트롤러(210) 및 불휘발성 메모리 장치(220)를 보여준다.
스토리지 장치(200)는 호스트 장치(미도시)의 제어에 따라 쓰기(또는 프로그램) 동작, 읽기 동작 및 소거 동작을 수행할 수 있다. 스토리지 장치(200)는 호스트 장치로부터 전원을 공급받고, 호스트 장치와 복수의 신호들을 교환할 수 있다. 스토리지 장치(200)는 플래시 메모리, PRAM, MRAM, RRAM 등과 같은 불휘발성 메모리를 포함할 수 있다. 예시적으로, 스토리지 장치(200)는 호스트 장치와 결합 또는 분리될 수 있는 착탈식 메모리 카드 또는 솔리드 스테이드 드라이브(Solid State Drive)일 수 있다.
스토리지 장치(200)는 메모리 컨트롤러(210) 및 저장 매체(220)를 포함한다. 메모리 컨트롤러(210)는 호스트 장치의 요청에 따라 저장 매체(220)를 제어하도록 구성된다. 메모리 컨트롤러(210)는 저장 매체(220)로 복수의 신호들을 전송한다. 예를 들어, 메모리 컨트롤러(210)는 제어신호(CMD), 어드레스 신호(ADDR), 접지 전압 신호(Vss), 및 전원 전압 신호(Vcc)에 기반한 복수의 신호들을 저장 매체(220)에 전달한다. 메모리 컨트롤러(210)는 저장 매체(220)와 데이터(DATA)를 교환하도록 구성될 수 있다.
또한, 메모리 컨트롤러(210)는 소거 요청된 서브 블록의 소거 동작 전, 소거 요청된 서브 블록과 가장 인접한 워드 라인에 연결된 메모리 셀들의 읽기 동작을 수행한다. 이하에서, 소거 요청된 서브 블록과 가장 인접한 워드 라인은 백업 워드 라인으로 정의된다.
실시 예에 따르면, 메모리 컨트롤러(210)는 백업 워드 라인에 연결된 메모리 셀들의 읽기 동작을 위해, 백업 커맨드 신호를 저장 매체(220)에 전달한다. 저장 매체(220)는 백업 커맨드 신호에 응답하여 백업 워드 라인에 연결된 메모리 셀들의 읽기 동작을 수행한다. 한편, 백업 커맨드 신호는 백업 워드 라인에 인가될 선택 읽기 전압 및 비선택 워드 라인에 인가될 비선택 읽기 전압을 포함할 수 있다.
실시 예에 따르면, 메모리 컨트롤러(210)는 소거 요청된 서브 블록의 소거 동작을 위해, 소거 요청 신호를 저장 매체(220)에 전달한다. 저장 매체(220)는 소거 요청 신호에 응답하여 서브 블록의 소거 동작을 수행할 수 있다.
한 편, 스토리지 장치(200)는 저장 매체(220)로 다양한 메모리를 사용할 수 있다. 예시적으로, 저장 매체(220)는 불휘발성 메모리로 구현될 수 있다. 저장 매체(220)는 도 1에 도시된 불휘발성 메모리 장치(100)와 동일한 구성일 수 있다. 따라서, 저장 매체(220)의 구성 요소에 대한 설명은 생략하기로 한다.
또한, 저장 매체(220)는 메모리 셀 어레이를 포함한다. 예를 들어, 저장 매체(220)는 도 1에 도시된 메모리 셀 어레이를 포함할 수 있다.
마찬가지로, 저장 매체(220)의 각 블록의 구성은 도 3에 도시된 블록(BLK1)의 구성과 동일할 수 있다. 따라서, 저장 매체(220)의 블록 구성에 대한 설명은 생략하기로 한다. 또한, 도 3에 도시된 블록(BLK1)과 마찬가지로, 본 발명에 따른 저장 매체(220)의 각 블록은 서브 블록 단위로 소거될 수 있다. 이하에서, 저장 매체(220)의 각 블록은 도 3에 도시된 블록(BLK1)에 기반하여 설명될 수 있다.
자세하게, 메모리 컨트롤러(210)는 에러 정정 회로(211) 및 램(212)을 포함한다. 일반적으로, 에러 정정 회로(211)는 프로그램 동작시, 저장 매체(220)로 저장되는 데이터를 에러 정정 인코딩(ECC Encoding)한다. 인코딩된 저장 데이터는 저장 매체(220)에 저장될 것이다. 또한, 에러 정정 회로(211)는 읽기 동작시, 저장 매체(220)로부터 전달되는 데이터를 에러 정정 디코딩(ECC Decoding)한다.
램(212)은 DRAM, SRAM와 같은 휘발성 메모리로 구현될 수 있다. 램(212)은 저장 매체(220)에 저장된 데이터를 읽기 시에, 읽어진 데이터를 임시로 저장한다.
본 발명의 실시 예에 따르면, 메모리 컨트롤러(210)는 소거 요청되지 않은 서브 블록의 메모리 셀들 중 커플링 영향을 받는 워드 라인에 연결된 메모리 셀의 데이터를 백업한다. 또한, 본 발명의 실시 예에 따르면, 메모리 컨트롤러(210)는 백업된 데이터를 램(212)에 저장할 수 있다. 이에 대해서는 도 12 및 도 14를 통해 좀 더 자세히 설명된다.
도 12는 본 발명의 일 실시 예에 따른 도 11에 도시된 스토리지 장치의 동작을 보여주는 순서도이다.
도 11 및 도 12를 참조하면, S210 단계에서, 메모리 컨트롤러(210)는 백업 워드 라인에 연결된 복수의 메모리 셀들 중 가장 높은 프로그램 상태를 갖는 메모리 셀들의 읽기 동작을 위해, 저장 매체(220)에 백업 커맨드 신호를 전달한다. 저장 매체(220)는 백업 커맨드 신호에 응답하여, 가장 높은 프로그램 상태를 갖는 메모리 셀의 읽기 동작을 수행한다.
S220 단계에서, 저장 매체(220)는 가장 높은 프로그램 상태를 갖는 메모리 셀의 읽어진 데이터를 메모리 컨트롤러(210)에 전달한다.
S230 단계에서, 메모리 컨트롤러(210)는 읽어진 데이터를 램(212)에 백업한다.
S240 단계에서, 메모리 컨트롤러(210)는 소거 요청 신호를 저장 매체(220)에 전달한다. 저장 매체(220)는 소거 요청 신호에 응답하여, 소거 요청된 서브 블록을 소거한다.
S250 단계에서, 메모리 컨트롤러(210)는 백업된 데이터를 저장 매체(220)에 전달한다.
S260 단계에서, 메모리 컨트롤러(21)는 백업된 데이터에 기반하여, 가장 높은 프로그램 상태를 갖는 메모리 셀을 재프로그램한다.
S270 단계에서, 메모리 컨트롤러(210)는 재프로그램된 메모리 셀들의 문턱 전압들이 프로그램 검증 전압에 도달했는지의 여부를 검증한다.
재프로그램 검증 시에, 재프로그램된 메모리 셀들의 문턱 전압들이 가장 높은 상태의 프로그램 검증 전압에 도달할 경우(Yes), 메모리 컨트롤러(210)는 재프로그램 동작을 종료한다. 이와 반대로, 재프로그램 검증 시에, 재프로그램된 메모리 셀들의 문턱 전압들이 가장 높은 상태의 프로그램 검증 전압에 도달하지 못할 경우(No), 타이밍 컨트롤러(210)는 백업된 데이터의 재프로그램을 다시 수행한다. 즉, 타이밍 컨트롤러(210)는 재프로그램된 메모리 셀들의 문턱 전압들이 가장 높은 상태의 프로그램 검증 전압에 도달할 때까지, 백업된 데이터의 프로그램 검증 읽기를 수행하는 재프로그램 루프가 반복적으로 수행한다.
도 13은 스토리지 장치의 읽기 동작 시의 문턱 전압 분포를 보여주는 다이어그램이다.
도 11 및 도 13을 참조하면, 각 메모리 셀은 문턱 전압(Vth) 분포에 따라 소거 상태(E), 및 제1 내지 제3 프로그램 상태들(P1~P3)로 구분된다. 여기서, 각 메모리 셀은 2 비트를 저장하는 메모리 셀일 수 있다. 또한, 제1 내지 제3 프로그램 상태들(P1~P3) 중 제3 프로그램 상태가 가장 높은 프로그램 상태를 갖는 것으로 정의된다.
자세하게, 읽기 동작 시에, 백업 워드 라인으로 제1 내지 제3 선택 읽기 전압들(Vrd1, Vrd2, Vrd3)이 제공되고, 비선택 워드 라인으로 비선택 읽기 전압이 제공된다. 제1 선택 읽기 전압(Vrd1)은 소거 상태(E)와 제 1 프로그램 상태(P1) 사이의 전압 레벨을 갖고, 제 2 선택 읽기 전압(Vrd2)은 제 1 및 제 2 프로그램 상태(P1, P2) 사이의 전압 레벨을 갖고, 제 3 선택 읽기 전압(Vrd3)은 제 2 및 제 3 프로그램 상태(P2, P3) 사이의 전압 레벨을 갖는다.
제 1 선택 읽기 전압(Vrd1)을 인가할 때, 소거 상태(E)를 갖는 메모리 셀은 온 셀(on cell)이 되고 제 1 내지 제 3 프로그램 상태(P1, P2, P3)를 갖는 메모리 셀은 오프 셀(off cell)이 된다. 제 2 선택 읽기 전압(Vrd2)을 인가할 때, 소거 상태(E) 및 제 1 프로그램 상태(P1)를 갖는 메모리 셀은 온 셀(on cell)이 되고 제 2 및 제 3 프로그램 상태(P2, P3)를 갖는 메모리 셀은 오프 셀(off cell)이 된다. 제 3 선택 읽기 전압(Vrd3)을 인가할 때, 소거 상태(E), 제 1 및 제 2 프로그램 상태(P1, P2)를 갖는 메모리 셀은 온 셀(on cell)이 되고 제 3 프로그램 상태(P3)를 갖는 메모리 셀은 오프 셀(off cell)이 된다.
상술된 읽기 동작 조건에 따라, 메모리 컨트롤러(210)는 백업 워드 라인에 연결된 메모리 셀들의 데이터를 읽는다.
도 14는 본 발명의 다른 실시 예에 따른 도 11에 도시된 스토리지 장치의 동작을 보여주는 순서도이다.
도 11 및 도 13 및 도 14를 참조하면, S310 단계에서, 메모리 컨트롤러(210)는 도 13에 도시된 바와 같이, 백업 워드 라인에 연결된 복수의 메모리 셀들의 읽기 동작을 수행한다. 여기서, 백업 워드 라인은 소거 요청된 서브 블록과 가장 인접한 워드 라인일 수 있다. 메모리 컨트롤러(210)는 백업 워드 라인에 연결된 복수의 메모리 셀들의 읽기 동작을 위해, 저장 매체(220)에 백업 커맨드 신호를 전달한다.
S320 단계에서, 저장 매체(220)는 메모리 컨트롤러(210)로부터 수신된 백업 커맨드 신호에 응답하여, 백업 워드 라인에 연결된 메모리 셀들의 데이터를 읽는다. 저장 매체(220)는 읽어진 데이터를 메모리 컨트롤러(210)에 출력한다.
S330 단계에서, 메모리 컨트롤러(210)는 저장 매체(220)로부터 읽어진 데이터를 에러 정정 디코딩한다.
S340 단계에서, 메모리 컨트롤러(210)는 에러 정정 디코딩된 데이터를 램(212)에 저장한다.
S350 단계에서, 메모리 컨트롤러(210)는 에러 정정 디코딩된 데이터가 램(212)에 백업된 후, 소거 요청된 서브 블록의 소거 동작을 수행한다. 자세하게, 메모리 컨트롤러(210)는 소거 요청된 서브 블록에 대응하는 소거 전압을 저장 매체(220)에 전달할 수 있다. 저장 매체(220)는 전달된 소거 전압에 응답하여 소거 요청된 서브 블록의 소거 동작을 수행한다. 예를 들어, 소거 요청된 서브 블록의 워드 라인들에는 워드 라인 소거 전압이 인가되고, 소거 요청되지 않은 서브 블록의 워드 라인들은 플로팅된다. 워드 라인 소거 전압은 접지 전압(Vss)일 수 있다.
S360 단계에서, 메모리 컨트롤러(210)는 램(212)에 저장된 데이터 중 가장 높은 프로그램 상태를 갖는 메모리 셀들의 데이터를 저장 매체(220)에 출력한다. 즉, 메모리 컨트롤러(210)는 재프로그램 동작을 위한 데이터 및 백업 프로그램 커맨드 신호를 저장 매체(220)에 전달한다. 백업 프로그램 커맨드 신호는 램(212)에 백업된 데이터 중 가장 높은 프로그램 상태를 갖는 메모리 셀들을 재프로그램하기 위한 신호일 수 있다. 백업 프로그램 커맨드 신호는 백업 워드 라인에 인가되는 백업 프로그램 전압 및 비선택 워드 라인들에 인가되는 비선택 전압을 포함할 수 있다.
예시적으로, 재프로그램 동작 시에, 백업 워드 라인에 백업 프로그램 전압이 인가되고, 비선택 워드 라인들에는 비선택 전압으로 고전압이 인가될 수 있다.
한편, 본 발명의 실시 예에 따르면, 노멀 프로그램 동작(도9 참조) 시에 백업 워드 라인에 인가되는 프로그램 전압 조건과, 재프로그램 동작 시에 백업 워드 라인에 인가되는 백업 프로그램 전압의 조건은 서로 상이할 수 있다. 이에 대해서는 도 15를 통해 좀 더 자세히 설명된다.
S370 단계에서, 저장 매체(220)는 메모리 컨트롤러(210)로부터 전달된 데이터 및 백업 프로그램 커맨드 신호에 응답하여, 백업 워드 라인에 연결된 메모리 셀들을 재프로그램한다.
S380 단계에서, 메모리 컨트롤러(210)는 재프로그램된 메모리 셀들이 프로그램 검증 전압에 도달했는지의 여부를 검증한다. 즉, 메모리 컨트롤러(210)는 프로그램 검증을 통해, 재프로그램된 메모리 셀들이 백업 프로그램 검증 전압에 도달했는지의 여부를 검증한다. 여기서, 메모리 컨트롤러(210)는 프로그램 검증을 위한 백업 프로그램 검증 전압의 정보를 저장 매체(220)에 전달할 수 있다.
또한, 본 발명의 실시 예에 따르면, 소거 요청된 서브 블록의 소거 동작 전의 노멀 프로그램 검증 전압 조건과, 소거 동작 후의 재프로그램 검증 전압 조건은 서로 상이할 수 있다. 이에 대해서는 도 15를 통해 좀 더 자세히 설명된다.
프로그램 검증 시에, 재프로그램된 메모리 셀들이 백업 프로그램 검증 전압에 도달하는 경우(Yes), 메모리 컨트롤러(210)는 프로그램 동작을 종료한다. 이와 반대로, 프로그램 검증 시에, 재프로그램된 메모리 셀들이 백업 프로그램 검증 전압에 도달하지 못하는 경우(No), 메모리 컨트롤러(210)는 백업된 데이터의 재프로그램을 다시 수행한다. 즉, 메모리 컨트롤러(210)는 재프로그램된 메모리 셀들이 백업 프로그램 검증 전압에 도달할 때까지, 백업된 데이터의 재프로그램을 수행한다.
도 15는 본 발명의 일 실시 예에 따른 프로그램 동작 시에 메모리 블록에 인가되는 전압 조건을 보여주는 테이블이다.
도 15를 참조하면, 프로그램 파라미터가 조절되는 예를 보여주는 테이블이다. 도 15를 참조하면, 경과 시간(Elapse Time)은 메모리 셀들(MC)에 대해 노멀 프로그램이 수행된 후 재프로그램이 수행될 때까지의 경과 시간을 가리킨다. 메모리 셀들(MC)은 소거 요청된 서브 블록과 가장 인접한 워드 라인에 연결된 메모리 셀들일 수 있다. 또한, 노멀 프로그램은 소거 요청된 서브 블록과 가장 인접한 워드 라인에 연결된 메모리 셀들에, 소거 동작 전에 적용될 수 있다. 재프로그램은 소거 요청된 서브 블록과 가장 인접한 워드 라인에 연결된 메모리 셀들에, 소거 동작 후에 적용될 수 있다.
프로그램 파라미터는 프로그램 전압(VPGM)의 상승분, 프로그램 전압(VPGM)의 시작 전압, 프로그램 검증 전압, 및 비트 라인(BL)의 프리차지 전압을 포함한다. 한편, 본 발명에 따른 불휘발성 메모리의 프로그램은 복수회의 프로그램 루프들을 수행함으로써 수행된다. 각 프로그램 루프는 프로그램 단계 및 프로그램 검증 단계를 포함한다.
프로그램 단계에서, 프로그램이 수행되는 페이지(예를 들어, 선택된 페이지)의 메모리 셀들 중 문턱 전압이 상승될 메모리 셀에 연결된 비트 라인에 저전압(예를 들어, 접지 전압)이 인가되고, 문턱 전압이 상승되지 않을 메모리 셀에 연결된 비트 라인에 양의 저전압(예를 들어, 전원 전압)이 인가된다. 이하에서, 프로그램이 수행되는 페이지, 즉 선택된 페이지는 소거 요청된 서브 블록과 가장 근접한 소거 요청되지 않은 페이지로 정의한다.
선택된 페이지에 대응하는 스트링 선택 라인에 양의 저전압(예를 들어, 전원 전압)이 인가되고, 나머지 스트링 선택 라인들에 저전압(예를 들어, 접지 전압)이 인가된다. 접지 선택 라인(GSL)에 저전압(예를 들어, 접지 전압)이 인가된다. 선택된 페이지에 연결된 워드 라인에 프로그램 전압(VPGM)이 인가되고, 나머지 워드 라인들에 패스 전압(VPASS)이 인가된다. 패스 전압(VPASS)은 양의 고전압일 수 있다. 프로그램 전압(VPGM)은 패스 전압(VPASS)보다 높은 양의 고전압일 수 있다.
프로그램 검증 단계에서, 비트 라인들(BL)이 프리차지 전압으로 충전된다. 선택된 페이지에 대응하는 스트링 선택 라인에 비선택 읽기 전압(VREAD)이 인가되고, 나머지 스트링 선택 라인들에 저전압(예를 들어, 접지 전압)이 인가된다. 비선택 읽기 전압(VREAD)은 양의 고전압일 수 있다. 선택된 페이지에 연결된 워드 라인에 프로그램 검증 전압(VFY)이 인가되고, 나머지 워드 라인들에 비선택 읽기 전압(VREAD)이 인가된다. 프로그램 검증 전압(VFY)은 메모리 셀들(MC)의 목표 문턱 전압 산포 범위의 하한에 대응하는 전압일 수 있다. 접지 선택 라인(GSL)에 비선택 읽기 전압(VREAD)이 인가된다. 공통 소스 라인(CSL)에 접지 전압이 인가된다. 미리 정해진 디벨러프 시간이 경과한 후에, 비트 라인들(BL)의 전압이 래치되고, 래치 결과에 따라 프로그램 패스 또는 프로그램 페일이 판별된다.
선택된 페이지의 메모리 셀들(MC)이 목표 문턱 전압들로 프로그램되도록, 프로그램 루프들이 반복적으로 수행된다. 프로그램 루프들이 수행될 때, 프로그램 전압(VPGM)의 레벨은 점차 증가할 수 있다.
프로그램 파라미터들 중 프로그램 전압(VPGM)의 상승분은 프로그램 루프가 수행될때마다 증가하는 프로그램 전압(VPGM)의 상승분을 가리킨다. 프로그램 전압(VPGM)의 상승분이 증가할수록, 프로그램된 메모리 셀들(MC)의 문턱 전압 산포의 산포폭이 증가할 수 있다.
프로그램 전압(VPGM)의 시작 전압은 첫 번째 프로그램 루프에서 사용되는 프로그램 전압(VPGM)의 레벨을 가리킨다. 프로그램 전압(VPGM)의 시작 전압이 낮아질수록, 프로그램된 메모리 셀들(MC)의 문턱 전압 산포 범위의 하한이 감소한다.
프로그램 검증 전압(VFY)은 프로그램 검증 단계에서, 선택된 페이지에 연결된 워드 라인에 공급되는 전압일 수 있다. 프로그램 검증 전압(VFY)이 감소할수록, 프로그램된 메모리 셀들(MC)의 문턱 전압 산포의 하한이 감소할 수 있다.
비트 라인(BL)의 프리차지 전압은 프로그램 검증 단계에서 비트 라인들(BL)에 공급되는 전압일 수 있다. 프리차지 전압이 감소할수록, 프로그램된 메모리 셀들(MC)의 문턱 전압 산포의 산포폭이 증가할 수 있다.
자세하게, 경과 시간(T)이 증가할수록, 제2 프로그램이 수행된 메모리 셀들(MC)의 문턱 전압 산포의 하한 및 상한이 낮아지고, 산포폭이 증가한다. 메모리 셀들(MC)의 문턱 전압 산포 범위들이 경과 시간(T)에 관계없이 동일한 밸리 전압을 갖도록, 경과 시간(T)이 시간에 따라 프로그램 파라미터가 조절될 수 있다.
경과 시간(T)이 제1 시간(T1) 이하일 때, 프로그램 전압(VPGM)의 상승분은 VI1이고, 프로그램 전압(VPGM)의 시작 전압은 VS1이고, 프로그램 검증 전압(VFY)은 VFY1이고, 프리차지 전압은 VPRE1이다.
경과 시간(T)이 제1 시간(T1)보다 길고 제2 시간(T2) 이하일 때, 메모리 셀들(MC)의 문턱 전압 산포의 하한이 낮아지고 산포폭이 증가하도록 프로그램 파라미터가 조절된다. 예를 들어, 프로그램 전압(VPGM)의 상승분은 VI1보다 높은 VI2로 조절되고, 프로그램 전압(VPGM)의 시작 전압은 VS1보다 낮은 VS2로 조절되고, 프로그램 검증 전압은 VFY1보다 낮은 VFY2로 조절되고, 프리차지 전압은 VPRE1보다 낮은 VPRE2로 조절된다.
경과 시간(T)이 제2 시간(T2)보다 길 때, 메모리 셀들(MC)의 문턱 전압 산포의 하한이 낮아지고 산포폭이 증가하도록 프로그램 파라미터가 조절된다. 예를 들어, 프로그램 전압(VPGM)의 상승분은 VI2보다 높은 VI3로 조절되고, 프로그램 전압(VPGM)의 시작 전압은 VS2보다 낮은 VS3로 조절되고, 프로그램 검증 전압은 VFY2보다 낮은 VFY3로 조절되고, 프리차지 전압은 VPRE2보다 낮은 VPRE3로 조절된다.
예시적으로, 도 15에서, 프로그램 파라미터는 경과 시간에 따라 3단계로 조절되는 것으로 도시되어 있다. 그러나, 프로그램 파라미터는 경과 시간에 따라 3단계로 조절되는 것으로 한정되지 않는다. 프로그램 파라미터는 경과 시간에 따라 3단계보다 적은 단계로 또는 3단계보다 많은 단계로 조절될 수 있다.
예시적으로, 도 15에서, 프로그램 전압(VPGM)의 상승분, 프로그램 전압(VPGM)의 시작 전압, 프로그램 검증 전압, 및 비트 라인(BL)의 프리차지 전압이 프로그램 파라미터로서 조절되는 것으로 도시되어 있다. 그러나, 프로그램 파라미터는 도 15에 도시된 것으로 한정되지 않는다. 프로그램 전압(VPGM)의 상승분, 프로그램 전압(VPGM)의 시작 전압, 프로그램 검증 전압, 및 비트 라인(BL)의 프리차지 전압 중 적어도 하나가 경과 시간에 따라 조절될 수 있다. 또한, 도 15를 참조하여 설명되지 않은 파라미터도 경과 시간에 따라 조절될 수 있다.
도 16은 본 발명의 일 실시 예에 따른 컴퓨팅 장치를 보여주는 블록도이다. 도 16을 참조하면, 컴퓨팅 장치(1000)는 프로세서(1100), 메모리(1200), 스토리지(1300), 모뎀(1400), 그리고 사용자 인터페이스(1500)를 포함한다.
프로세서(1100)는 컴퓨팅 장치(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 예를 들어, 프로세서(1100)는 시스템-온-칩(SoC, System-on-Chip)으로 구성될 수 있다.
메모리(1200)는 프로세서(1100)와 통신할 수 있다. 메모리(1200)는 프로세서(1100) 또는 컴퓨팅 장치(1000)의 동작 메모리(또는 메인 메모리)일 수 있다. 메모리(1200)는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등과 같은 휘발성 메모리, 또는 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다.
모뎀(1400)은 프로세서(1100)의 제어에 따라 외부 장치와 통신을 수행할 수 있다. 예를 들어, 모뎀(1400)은 외부 장치와 유선 또는 무선 통신을 수행할 수 있다. 모뎀(1400)은 LTE (Long Term Evolution), 와이맥스(WiMax), GSM (Global System for Mobile communication), CDMA (Code Division Multiple Access), 블루투스(Bluetooth), NFC (Near Field Communication), 와이파이(WiFi), RFID (Radio Frequency IDentification) 등과 같은 다양한 무선 통신 방식들, 또는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SCSI (Small Computer Small Interface), 파이어와이어(Firewire), PCI (Peripheral Component Interconnection) 등과 같은 다양한 유선 통신 방식들 중 적어도 하나에 기반하여 통신을 수행할 수 있다.
사용자 인터페이스(1500)는 프로세서(1100)의 제어에 따라 사용자와 통신할 수 있다. 예를 들어, 사용자 인터페이스(5500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(5500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
도 17은 본 발명의 실시 예에 따른 메모리 카드를 보여준다. 도 17을 참조하면, 메모리 카드(2000)는 불휘발성 메모리(2100), 메모리 컨트롤러(2200), 그리고 커넥터(2300)를 포함한다.
불휘발성 메모리(2100) 또는 메모리 컨트롤러(2200)는 본 발명의 실시 예들에 따라 리셋을 수행할 수 있다. 커넥터(2300)는 메모리 카드(2000)와 외부 장치(예를 들어, 호스트)를 전기적으로 연결할 수 있다.
메모리 카드(3000)는 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드들을 구성할 수 있다.
도 18은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 보여준다. 도 18을 참조하면, 솔리드 스테이트 드라이브(3000)는 복수의 불휘발성 메모리들(3100), 메모리 컨트롤러(3200), 그리고 커넥터(3300)를 포함한다.
복수의 불휘발성 메모리들(3100) 각각 또는 메모리 컨트롤러(3200)는 본 발명의 실시 예들에 따라 리셋을 수행할 수 있다. 커넥터(3300)는 솔리드 스테이트 드라이브(3000)와 외부 장치(예를 들어, 호스트)를 전기적으로 연결할 수 있다.
이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 불휘발성 메모리 210: 메모리 컨트롤러
110: 메모리 셀 어레이 221: 에러 정정 회로
120: 어드레스 디코더 222: 램
130: 페이지 버퍼 회로 220: 저장 매체
140: 데이터 입출력 회로
150: 제어 로직
151: 전압 발생부

Claims (10)

  1. 복수의 서브 블록들을 갖는 적어도 하나의 메모리 블록을 포함하는 불휘발성 메모리를 가지는 스토리지 장치의 동작 방법에 있어서,
    상기 복수의 서브 블록들 중 소거 요청된 제2 서브 블록에 인접한, 소거 요청되지 않은 제1 서브 블록의 적어도 하나의 워드 라인에 연결된 복수의 메모리 셀들 중 가장 높은 프로그램 상태를 갖는 백업 메모리 셀들의 백업 데이터를 읽는 단계;
    상기 백업 데이터를 저장하는 단계;
    상기 복수의 메모리 셀들에 노멀 프로그램을 수행하는 단계;
    상기 제2 서브 블록을 소거하는 단계; 및
    상기 백업 데이터에 기반하여, 상기 제1 서브 블록의 상기 적어도 하나의 워드 라인에 연결된 상기 복수의 메모리 셀들 중 상기 가장 높은 프로그램 상태를 갖는 상기 백업 메모리 셀들을 재프로그램하는 단계를 포함하되,
    상기 제1 서브 블록의 상기 적어도 하나의 워드 라인은 백업 워드 라인을 갖고; 그리고
    상기 노멀 프로그램 시 상기 백업 워드 라인에 제공되는 제1 시작 전압과, 상기 재프로그램 시 상기 백업 워드 라인에 제공되는 제2 시작 전압은 서로 다른 동작 방법.
  2. 제 1 항에 있어서,
    상기 스토리지 장치는 백업 읽기 전압 정보를 생성하여 상기 불휘발성 메모리에 출력하는 메모리 컨트롤러를 더 포함하되, 상기 불휘발성 메모리는 상기 메모리 컨트롤러로부터 생성된 상기 백업 읽기 전압 정보에 응답하여 상기 백업 메모리 셀들의 상기 백업 데이터를 읽는 동작 방법.
  3. 제 2 항에 있어서,
    상기 메모리 컨트롤러는 백업 커맨드 신호를 더 생성하되, 상기 불휘발성 메모리는 상기 백업 커맨드 신호에 응답하여 상기 백업 데이터를 상기 메모리 컨트롤러에 출력하는 동작 방법.
  4. 제 2 항에 있어서,
    상기 메모리 컨트롤러는 백업 프로그램 커맨드 신호를 더 생성하며, 상기 백업 프로그램 커맨드 신호 및 상기 백업 데이터를 상기 불휘발성 메모리에 출력하되,
    상기 불휘발성 메모리는 상기 백업 프로그램 커맨드 신호에 응답하여 상기 백업 메모리 셀들을 재프로그램하는 동작 방법.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 노멀 프로그램 시에, 상기 백업 워드 라인에는 상기 복수의 메모리 셀들의 프로그램 상태를 검증하기 위한 복수의 노멀 프로그램 검증 전압들이 제공되며,
    상기 재프로그램 시에, 상기 백업 워드 라인에는 상기 백업 메모리 셀들의 프로그램 상태를 검증하기 위한 하나의 프로그램 검증 전압이 제공되는 동작 방법.
  7. 제 1 항에 있어서,
    상기 재프로그램 시에 상기 백업 워드 라인에 제공되는 재프로그램 전압의 조건은, 상기 노멀 프로그램이 수행된 후 경과된 시간에 따라 조절되는 동작 방법.
  8. 복수의 서브 블록들을 갖는 적어도 하나의 메모리 블록을 포함하는 불휘발성 메모리를 가지는 스토리지 장치의 동작 방법에 있어서,
    상기 복수의 서브 블록들 중 소거 요청된 제2 서브 블록에 인접한, 소거 요청되지 않은 제1 서브 블록의 적어도 하나의 워드 라인에 연결된 복수의 메모리 셀들의 데이터를 읽는 단계;
    상기 읽어진 데이터를 에러 정정 하는 단계;
    상기 에러 정정된 데이터를 저장하는 단계;
    상기 복수의 메모리 셀들에 노멀 프로그램을 수행하는 단계;
    상기 제2 서브 블록을 소거하는 단계; 및
    상기 제1 서브 블록에 상기 저장된 데이터 중 가장 높은 프로그램 상태를 갖는 데이터를 재프로그램하는 단계를 포함하되,
    상기 노멀 프로그램 시에 상기 적어도 하나의 워드 라인에 제공되는 노멀 프로그램 전압의 조건과, 상기 재프로그램 동작 시에 상기 적어도 하나의 워드 라인에 제공되는 재프로그램 전압의 조건은 서로 다른 동작 방법.
  9. 제 8 항에 있어서,
    상기 스토리지 장치는 상기 읽어진 데이터를 수신하는 메모리 컨트롤러를 더 포함하되,
    상기 메모리 컨트롤러는 상기 에러 정정된 데이터를 저장하고, 상기 소거 단계 이후, 상기 저장된 데이터 중 가장 높은 프로그램 상태를 갖는 데이터를 상기 불휘발성 메모리에 출력하는 동작 방법.
  10. 복수의 서브 블록들을 갖는 적어도 하나의 메모리 블록을 포함하며, 상기 복수의 서브 블록들 중 소거 요청된 제2 서브 블록에 인접한, 소거 요청되지 않은 제1 서브 블록의 복수의 워드 라인들 중 적어도 하나의 백업 워드 라인에 연결된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이와 연결되며, 상기 백업 워드 라인에 연결된 상기 복수의 메모리 셀들 중 가장 높은 프로그램 상태를 가지는 백업 메모리 셀들의 백업 데이터를 저장하는 페이지 버퍼 회로; 및
    상기 제2 서브 블록의 소거 이전, 상기 복수의 메모리 셀들이 노멀 프로그램 되도록 제어하고, 상기 제2 서브 블록의 상기 소거 이후, 상기 백업 워드 라인에 연결된 상기 복수의 메모리 셀들 중 가장 높은 프로그램 상태를 가지는 상기 백업 메모리 셀들이 재프로그램 되도록 제어하는 제어 로직을 포함하되,
    상기 제어 로직은 상기 제2 서브 블록의 소거 동작 후에, 상기 백업 데이터를 상기 백업 메모리 셀들에 재프로그램하고; 그리고
    상기 노멀 프로그램 시 상기 백업 워드 라인에 제공되는 제1 시작 전압과, 상기 재프로그램 시 상기 백업 워드 라인에 제공되는 제2 시작 전압은 서로 다른 불휘발성 메모리 장치.


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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9652415B2 (en) 2014-07-09 2017-05-16 Sandisk Technologies Llc Atomic non-volatile memory data transfer
US9904621B2 (en) 2014-07-15 2018-02-27 Sandisk Technologies Llc Methods and systems for flash buffer sizing
US9645744B2 (en) 2014-07-22 2017-05-09 Sandisk Technologies Llc Suspending and resuming non-volatile memory operations
US9753649B2 (en) 2014-10-27 2017-09-05 Sandisk Technologies Llc Tracking intermix of writes and un-map commands across power cycles
US9952978B2 (en) 2014-10-27 2018-04-24 Sandisk Technologies, Llc Method for improving mixed random performance in low queue depth workloads
US9817752B2 (en) 2014-11-21 2017-11-14 Sandisk Technologies Llc Data integrity enhancement to protect against returning old versions of data
US9824007B2 (en) 2014-11-21 2017-11-21 Sandisk Technologies Llc Data integrity enhancement to protect against returning old versions of data
US9647697B2 (en) 2015-03-16 2017-05-09 Sandisk Technologies Llc Method and system for determining soft information offsets
US9772796B2 (en) 2015-04-09 2017-09-26 Sandisk Technologies Llc Multi-package segmented data transfer protocol for sending sub-request to multiple memory portions of solid-state drive using a single relative memory address
US9753653B2 (en) 2015-04-14 2017-09-05 Sandisk Technologies Llc High-priority NAND operations management
US9864545B2 (en) 2015-04-14 2018-01-09 Sandisk Technologies Llc Open erase block read automation
US10372529B2 (en) 2015-04-20 2019-08-06 Sandisk Technologies Llc Iterative soft information correction and decoding
US9778878B2 (en) 2015-04-22 2017-10-03 Sandisk Technologies Llc Method and system for limiting write command execution
US9870149B2 (en) 2015-07-08 2018-01-16 Sandisk Technologies Llc Scheduling operations in non-volatile memory devices using preference values
US9715939B2 (en) * 2015-08-10 2017-07-25 Sandisk Technologies Llc Low read data storage management
US10228990B2 (en) 2015-11-12 2019-03-12 Sandisk Technologies Llc Variable-term error metrics adjustment
US10126970B2 (en) 2015-12-11 2018-11-13 Sandisk Technologies Llc Paired metablocks in non-volatile storage device
US9837146B2 (en) 2016-01-08 2017-12-05 Sandisk Technologies Llc Memory system temperature management
US10732856B2 (en) 2016-03-03 2020-08-04 Sandisk Technologies Llc Erase health metric to rank memory portions
US10481830B2 (en) 2016-07-25 2019-11-19 Sandisk Technologies Llc Selectively throttling host reads for read disturbs in non-volatile memory system
US10403369B2 (en) * 2016-10-17 2019-09-03 SK Hynix Inc. Memory system with file level secure erase and operating method thereof
WO2018076239A1 (en) * 2016-10-27 2018-05-03 Micron Technology, Inc. Erasing memory cells
KR102389432B1 (ko) * 2017-11-07 2022-04-25 에스케이하이닉스 주식회사 메모리 시스템 및 그의 동작방법
KR20220106991A (ko) * 2019-11-11 2022-08-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 정보 처리 장치 및 정보 처리 장치의 동작 방법
KR20210069257A (ko) * 2019-12-03 2021-06-11 에스케이하이닉스 주식회사 메모리 장치 및 그것의 동작 방법
US20230290410A1 (en) * 2022-03-08 2023-09-14 Yangtze Memory Technologies Co., Ltd. Memory device and operation thereof

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011040051A (ja) 2009-06-30 2011-02-24 Numonyx Bv メモリリマップ情報を記憶する不揮発性メモリ
JP2012068825A (ja) * 2010-09-22 2012-04-05 Toshiba Corp 半導体記憶装置および制御方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970005644B1 (ko) * 1994-09-03 1997-04-18 삼성전자 주식회사 불휘발성 반도체 메모리장치의 멀티블럭 소거 및 검증장치 및 그 방법
JP4907897B2 (ja) * 2005-04-15 2012-04-04 株式会社東芝 不揮発性半導体記憶装置
US7978522B2 (en) * 2006-01-09 2011-07-12 Samsung Electronics Co., Ltd. Flash memory device including a dummy cell
KR100888616B1 (ko) * 2006-11-28 2009-03-17 삼성전자주식회사 소거 동작 전에 프리 프로그램 동작을 수행하는 낸드플래시 메모리 및 그것의 소거 방법
KR100873825B1 (ko) * 2007-05-02 2008-12-15 삼성전자주식회사 비휘발성 메모리의 멀티 비트 프로그래밍 장치 및 방법
US8130550B1 (en) 2009-06-24 2012-03-06 Micron Technology, Inc. Memory with sub-blocks
JP2011159364A (ja) 2010-02-02 2011-08-18 Toshiba Corp 不揮発性半導体記憶装置および不揮発性半導体記憶装置の駆動方法
JP5788183B2 (ja) 2010-02-17 2015-09-30 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 不揮発性メモリ装置、それの動作方法、そしてそれを含むメモリシステム
US8908431B2 (en) * 2010-02-17 2014-12-09 Samsung Electronics Co., Ltd. Control method of nonvolatile memory device
JP2012119013A (ja) 2010-11-29 2012-06-21 Toshiba Corp 不揮発性半導体記憶装置
KR101703106B1 (ko) 2011-01-04 2017-02-06 삼성전자주식회사 부분-이레이즈 동작을 수행할 수 있는 비휘발성 메모리 장치와 상기 비휘발성 메모리 장치를 포함하는 장치들
US8775901B2 (en) * 2011-07-28 2014-07-08 SanDisk Technologies, Inc. Data recovery for defective word lines during programming of non-volatile memory arrays
KR101811035B1 (ko) 2011-09-30 2017-12-21 삼성전자주식회사 불휘발성 메모리 및 그것의 소거 방법
KR20130042780A (ko) 2011-10-19 2013-04-29 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 동작 방법
KR20130100507A (ko) 2012-03-02 2013-09-11 에스케이하이닉스 주식회사 비휘발성 메모리 장치의 소거 방법
JP2013200913A (ja) 2012-03-23 2013-10-03 Toshiba Corp 半導体記憶装置
US8867271B2 (en) 2012-05-30 2014-10-21 Sandisk Technologies Inc. Threshold voltage adjustment for a select gate transistor in a stacked non-volatile memory device
KR20140026758A (ko) * 2012-08-23 2014-03-06 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 이를 포함하는 비휘발성 메모리 시스템
KR101988434B1 (ko) * 2012-08-31 2019-06-12 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 서브-블록 관리 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011040051A (ja) 2009-06-30 2011-02-24 Numonyx Bv メモリリマップ情報を記憶する不揮発性メモリ
JP2012068825A (ja) * 2010-09-22 2012-04-05 Toshiba Corp 半導体記憶装置および制御方法

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