KR102218722B1 - 불휘발성 메모리 시스템 및 메모리 컨트롤러의 동작 방법 - Google Patents

불휘발성 메모리 시스템 및 메모리 컨트롤러의 동작 방법 Download PDF

Info

Publication number
KR102218722B1
KR102218722B1 KR1020140069367A KR20140069367A KR102218722B1 KR 102218722 B1 KR102218722 B1 KR 102218722B1 KR 1020140069367 A KR1020140069367 A KR 1020140069367A KR 20140069367 A KR20140069367 A KR 20140069367A KR 102218722 B1 KR102218722 B1 KR 102218722B1
Authority
KR
South Korea
Prior art keywords
evaluation
memory cells
ivs
memory
time
Prior art date
Application number
KR1020140069367A
Other languages
English (en)
Other versions
KR20150141238A (ko
Inventor
임정빈
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020140069367A priority Critical patent/KR102218722B1/ko
Priority to US14/728,345 priority patent/US9355738B2/en
Publication of KR20150141238A publication Critical patent/KR20150141238A/ko
Application granted granted Critical
Publication of KR102218722B1 publication Critical patent/KR102218722B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3431—Circuits or methods to detect disturbed nonvolatile memory cells, e.g. which still read as programmed but with threshold less than the program verify threshold or read as erased but with threshold greater than the erase verify threshold, and to reverse the disturbance via a refreshing programming or erasing step
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/562—Multilevel memory programming aspects
    • G11C2211/5621—Multilevel programming verification

Abstract

본 발명의 실시 예에 따른 메모리 컨트롤러의 동작 방법은 복수의 메모리 셀들 중 미리 정해진 메모리 셀들에 평가 데이터를 프로그램하는 단계; 주기적으로 평가 데이터가 프로그램된 미리 정해진 메모리 셀들에 대하여 IVS(Initial Verify Shift) 평가를 수행하는 단계; 및 IVS 평가 결과를 저장하는 단계를 포함하고, IVS 평가는 평가 데이터가 프로그램된 시점으로부터 시간이 경과한 시간에 따라 미리 정해진 메모리 셀들의 문턱 전압 변화량을 검출하는 동작을 가리킨다.

Description

불휘발성 메모리 시스템 및 메모리 컨트롤러의 동작 방법{NONVOLATILE MEMORY SYSTEM AND OPERATING METHOD OF MEMORY CONTROLLER}
본 발명은 반도체 메모리에 관한 것으로 더욱 상세하게는 불휘발성 메모리 장치 및 메모리 컨트롤러를 포함하는 불휘발성 메모리 시스템 및 메모리 컨트롤러의 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화 인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억 장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile Memory Device) 및 불휘발성 메모리 장치(Nonvolatile Memory Device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다.
플래시 메모리는 저소음, 저전력, 빠른 동작 속도 등의 장점을 갖기 때문에, 다양한 분야에서 사용된다. 예를 들어, 스마트폰, 태블릿 PC와 같은 모바일 시스템은 스토리지 매체로서 대용량 플래시 메모리를 사용한다.
플래시 메모리는 플로팅 게이트 메모리 셀, 전하 트랩 플래시(CTF; charge trap flash) 메모리 셀 등과 같은 반도체 소자들을 포함한다. 특히, CTF 메모리 셀은 전하 저장막에 전하를 포획하여 메모리 셀의 문턱 전압을 변화시킴으로써 데이터를 기억한다. 그러나 CTF 메모리 셀은 시간이 흐름에 따라 전하 저장막에 저장된 전하가 채널층으로 이동함으로써 문턱 전압이 변화하는 특성을 갖는다. 이러한 물리적 특성이 IVS(Initial Verify Shift) 현상이라 불린다. 이로 인하여 CTF 메모리 셀들에 저장된 데이터가 소실된다.
상술된 문제점을 해결하기 위하여 CTF 메모리 셀로 구현된 메모리 시스템은 프로그램 시간을 별도로 관리한다. 그러나 프로그램 시간을 별도로 관리하더라도 메모리 셀들 각각의 특성(예를 들어, 소거 횟수, 외부 온도 등)에 따라 IVS 현상에 의한 문턱 전압 변화가 다르기 때문에, 이를 위한 별도의 관리 방법이 요구된다.
본 발명의 목적은 불휘발성 메모리 장치의 IVS 특성을 체크하여 향상된 신뢰성을 갖는 불휘발성 메모리 시스템 및 메모리 컨트롤러의 동작 방법을 제공하는데 있다.
본 발명의 실시 예에 따른 복수의 메모리 셀들을 포함하는 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러의 동작 방법은 상기 복수의 메모리 셀들 중 미리 정해진 메모리 셀들에 평가 데이터를 프로그램하는 단계; 상기 평가 데이터가 프로그램된 시점으로부터 소정의 시간이 경과한 후 상기 미리 정해진 메모리 셀들에 대하여 IVS(Initial Verify Shift) 평가를 수행하는 단계; 및 상기 IVS 평가 결과를 저장하는 단계를 포함하고, 상기 IVS 평가는 상기 평가 데이터가 프로그램된 시점으로부터 시간이 경과한 시간에 따라 상기 미리 정해진 메모리 셀들의 문턱 전압 변화량을 검출하는 동작을 가리킨다.
실시 예로서, 상기 IVS 평가를 수행하는 단계는 주기적으로 수행된다.
실시 예로서, 상기 IVS 평가 결과를 저장하는 단계는, 상기 미리 정해진 메모리 셀들의 물리적 어드레스, 상기 평가 데이터가 프로그램된 시점으로부터 경과한 시간, 및 상기 검출된 문턱 전압 변화량을 저장하는 단계를 포함한다.
실시 예로서, 상기 평가 데이터는 상기 미리 정해진 메모리 셀들이 복수의 프로그램 상태들 중 최상위 프로그램 상태로 프로그램되도록 설정된 데이터이다.
실시 예로서, 상기 불휘발성 메모리 장치에 포함된 복수의 메모리 셀들 중 미리 정해진 메모리 셀들에 평가 데이터를 프로그램하는 단계는, 상기 미리 정해진 메모리 셀들의 물리적 어드레스 및 상기 평가 데이터가 프로그램된 시점을 저장하는 단계를 포함한다.
실시 예로서, 상기 평가 데이터가 프로그램된 시점으로부터 소정의 시간이 경과한 후 상기 미리 정해진 메모리 셀들에 대하여 IVS 평가를 수행하는 단계는, 상기 미리 정해진 메모리 셀들을 기준 전압으로 1회 읽고, 상기 기준 전압으로 읽은 결과를 기반으로 상기 미리 정해진 메모리 셀들의 온-셀 개수를 검출하고, 상기 검출된 온-셀 개수를 기반으로 상기 문턱 전압 변화량을 검출하는 단계를 포함한다.
실시 예로서, 상기 평가 데이터가 프로그램된 시점으로부터 소정의 시간이 경과한 후 상기 미리 정해진 메모리 셀들에 대하여 IVS 평가를 수행하는 단계는, 상기 미리 정해진 메모리 셀들의 문턱 전압 산포의 하한값의 변화량을 기반으로 상기 문턱 전압 변화량을 검출하는 단계를 포함한다.
실시 예로서, 상기 저장된 IVS 평가 결과를 기반으로 상기 불휘발성 메모리 장치에서 사용되는 복수의 읽기 전압들의 전압 레벨을 조절하는 단계를 더 포함한다.
실시 예로서, 상기 저장된 IVS 평가 결과를 기반으로 상기 불휘발성 메모리 장치에서 사용되는 복수의 읽기 전압들의 레벨을 조절하는 단계는, 상기 저장된 IVS 평가 결과를 기반으로 복수의 서브 룩 업 테이블들 중 어느 하나를 선택하는 단계; 및 상기 선택된 서브 룩 업 테이블을 기반으로 상기 복수의 읽기 전압들의 전압 레벨을 조절하는 단계를 포함하되, 상기 복수의 서브 룩 업 테이블들 각각은 프로그램 경과 시간에 대한 문턱 전압 변화량 및 상기 복수의 읽기 전압들의 레벨들의 정보를 포함한다.
실시 예로서, 파워 오프된 이 후 파워 온될 경우, 상기 저장된 IVS 평가 결과 및 상기 미리 정해진 메모리 셀들을 기반으로 파워 오프 경과 시간을 검출하는 단계; 및 상기 검출된 파워 오프 경과 시간을 기반으로 현재 시간을 복원하는 단계를 더 포함한다.
본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치는 복수의 메모리 셀들을 포함하는 불휘발성 메모리 장치; 및 상기 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고, 상기 메모리 컨트롤러는 상기 복수의 메모리 셀들 중 미리 정해진 메모리 셀들에 평가 데이터를 프로그램하고, 상기 평가 데이터가 프로그램된 시점으로부터 소정의 시간이 경과한 후에 상기 평가 데이터가 저장된 메모리 셀들에 대하여 IVS(Initial Verify Shift) 평가를 수행하고, 상기 IVS 평가 결과를 IVS 평가 테이블에 저장하고, 상기 IVS 평가는 상기 IVS 평가는 상기 평가 데이터가 프로그램된 시점으로부터 시간이 경과한 시간에 따라 상기 미리 정해진 메모리 셀들의 문턱 전압 변화량을 검출하는 동작을 가리킨다.
실시 예로서, 상기 메모리 컨트롤러는 램을 포함하고, 상기 IVS 평가 테이블을 상기 램에 저장한다.
실시 예로서, 상기 IVS 평가 결과는 상기 미리 정해진 메모리 셀들의 물리적 어드레스, 상기 평가 데이터가 프로그램된 시점으로부터 경과한 시간, 및 상기 검출된 문턱 전압 변화량을 포함한다.
실시 예로서, 상기 IVS 평가 테이블은 상기 미리 정해진 메모리 셀들의 물리적 어드레스 및 상기 평가 데이터가 프로그램된 시점을 포함한다.
실시 예로서, 상기 램은 복수의 서브 룩 업 테이블들을 포함하고, 상기 메모리 컨트롤러는 상기 IVS 평가 결과를 기반으로 상기 복수의 서브 룩 업 테이블들 중 어느 하나를 선택하고, 상기 선택된 서브 룩 업 테이블을 기반으로 상기 불휘발성 메모리 장치의 복수의 읽기 전압들의 전압 레벨들을 조절하되, 상기 복수의 서브 룩 업 테이블들 각각은 프로그램 경과 시간에 대한 문턱 전압 변화량 및 상기 복수의 읽기 전압들의 레벨들의 정보를 포함한다.
본 발명의 또 다른 실시 예에 따른 복수의 메모리 셀들을 포함하는 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러의 동작 방법은 상기 복수의 메모리 셀들 중 평가 데이터가 프로그램된 메모리 셀들이 존재하는지 판별하는 단계; 상기 복수의 메모리 셀들 중 평가 데이터가 프로그램된 메모리 셀들이 존재하는 경우, 가장 최근에 상기 평가 데이터가 프로그램된 시점으로부터 경과한 시간이 기준 시간 이상인지 판별하는 단계; 가장 최근에 상기 평가 데이터가 프로그램된 시점으로부터 경과한 시간이 기준 시간 이상인 경우, 상기 평가 데이터가 기입된 메모리 셀들에 대하여 IVS 평가를 수행하는 단계; 상기 IVS 평가 결과를 저장하는 단계; 및 상기 평가 데이터가 프로그램된 메모리 셀들을 제외한 나머지 메모리 셀들 중 일부에 상기 평가 데이터를 프로그램하는 단계를 포함하고, 상기 IVS 평가는 상기 평가 데이터가 프로그램된 시점으로부터 시간이 경과한 시간에 따라 상기 평가 데이터가 프로그램된 메모리 셀들의 문턱 전압 변화량을 검출하는 동작을 가리킨다.
실시 예로서, 상기 복수의 메모리 셀들 중 상기 평가 데이터가 프로그램된 메모리 셀들이 존재하지 않는 경우, 상기 평가 데이터를 상기 복수의 메모리 셀들 중 일부에 프로그램하는 단계를 더 포함한다.
실시 예로서, 상기 평가 데이터를 상기 복수의 메모리 셀들 중 일부에 프로그램하는 단계는, 상기 복수의 메모리 셀들 중 일부의 물리적 어드레스 및 상기 평가 데이터가 프로그램된 시점을 저장하는 단계를 포함한다.
실시 예로서, 상기 IVS 평가 결과를 저장하는 단계는, 상기 평가 데이터가 기입된 메모리 셀들의 물리적 어드레스, 상기 IVS 평가가 수행되는 시점, 및 상기 검출된 문턱 전압 변화량을 저장하는 단계를 포함한다.
실시 예로서, 상기 평가 데이터가 기입된 메모리 셀들에 대하여 IVS 평가를 수행하는 단계는, 상기 가장 최근에 평가 데이터가 프로그램된 메모리 셀들에 대한 IVS 평가를 수행하는 단계를 포함한다.
본 발명에 따르면, 메모리 컨트롤러는 주기적으로 불휘발성 메모리 장치에 대한 IVS 평가를 수행하여 IVS 평가 결과를 저장할 수 있다. 메모리 컨트롤러는 저장된 IVS 평가 결과를 기반으로 파워 오프 경과 시간 검출, 읽기 전압 조절 등과 같은 동작을 수행할 수 있다. 따라서, 향상된 신뢰성을 갖는 불휘발성 메모리 시스템 및 메모리 컨트롤러의 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 시스템을 보여주는 블록도이다.
도 2는 도 1에 도시된 메모리 컨트롤러를 상세하게 보여주는 블록도이다.
도 3은 도 1에 도시된 불휘발성 메모리 장치를 상세하게 보여주는 블록도이다.
도 4는 도 3에 도시된 복수의 메모리 블록들 중 제 1 메모리 블록을 보여주는 회로도이다.
도 5는 도 4에 도시된 메모리 셀들의 문턱 전압을 보여주는 산포도이다.
도 6은 도 1에 도시된 메모리 컨트롤러의 동작을 보여주는 순서도이다.
도 7은 도 6에 도시된 메모리 컨트롤러의 동작 방법을 설명하기 위한 도면이다.
도 8 및 도 9는 도 1에 도시된 평가 데이터를 설명하기 위한 산포도이다.
도 10 및 도 11은 도 6에 도시된 전하 손실 검출 방법을 설명하기 위한 산포도들이다.
도 12는 본 발명의 다른 실시 예에 따른 메모리 컨트롤러의 동작을 보여주는 순서도이다.
도 13 및 도 14는 도 12에 도시된 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 15는 본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 시스템을 보여주는 블록도이다.
도 16은 본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 시스템을 보여주는 블록도이다.
도 17은 본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 시스템을 보여주는 블록도이다.
도 18은 도 17에 도시된 메모리 컨트롤러의 읽기 동작을 보여주는 순서도이다.
도 19는 도 17에 도시된 룩 업 테이블을 보여주는 도면이다.
도 20은 도 18의 S320 단계를 설명하기 위한 도면이다.
도 21은 본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 시스템을 보여주는 블록도이다.
도 22는 도 21에 도시된 메모리 컨트롤러의 파워 오프 경과 시간 검출 방법을 보여주는 순서도이다.
도 23은 도 22의 동작을 설명하기 위한 도면이다.
도 24는 본 발명의 실시 예들에 따른 불휘발성 메모리 시스템이 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 25는 본 발명에 따른 불휘발성 메모리 시스템이 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 26은 본 발명에 따른 불휘발성 메모리 시스템이 적용된 사용자 시스템을 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세하게 설명하기 위하여 본 발명의 실시 예들을 첨부된 도면들을 참조하여 설명하기로 한다.
본 발명의 실시 예에 따른 메모리 컨트롤러는 IVS 평가를 위한 평가 데이터를 불휘발성 메모리 장치에 주기적으로 프로그램한다. IVS 평가는 시간이 경과함에 따라 변화하는 메모리 셀들의 문턱 전압 변화량을 검출하는 동작을 가리킨다. 메모리 컨트롤러는 평가 데이터가 프로그램된 메모리 셀들의 문턱 전압 변화량을 주기적으로 검출하고, 검출된 문턱 전압 변화량을 IVS 평가 결과로서 저장할 수 있다. 메모리 컨트롤러는 저장된 IVS 평가 결과를 기반으로 복수의 읽기 전압들의 레벨 조정, 파워 오프 시간 검출 등과 같은 동작을 수행할 수 있다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 시스템을 보여주는 블록도이다. 도 1을 참조하면 불휘발성 메모리 시스템(100)은 메모리 컨트롤러(110) 및 불휘발성 메모리 장치(120)를 포함한다.
메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)에 데이터(DATA)를 기입하거나, 또는 불휘발성 메모리 장치(120)에 저장된 데이터(DATA)를 읽을 수 있다. 예를 들어, 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)에 데이터(DATA)를 기입하기 위하여 어드레스(ADDR), 커맨드(CMD), 제어 신호(CTRL), 및 데이터(DATA)를 불휘발성 메모리 장치(120)로 전송할 수 있다. 또는 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)에 저장된 데이터(DATA)를 읽기 위하여, 어드레스(ADDR), 커맨드(CMD), 및 제어 신호(CTRL)를 불휘발성 메모리 장치(120)로 전송할 수 있다.
불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)로부터 수신된 신호들에 응답하여 데이터(DATA)의 쓰기, 읽기, 소거 등의 동작을 수행할 수 있다. 예시적으로, 불휘발성 메모리 장치(120)는 낸드 플래시 메모리, 노어 플래시 메모리, 상 변화 메모리(PRAM), 저항 메모리(ReRAM), 자기 저항 메모리(MRAM) 등과 같은 불휘발성 메모리 소자들을 포함할 수 있다. 간결한 설명을 위하여, 불휘발성 메모리 장치(120)는 낸드 플래시 메모리를 기반으로 제공되는 것으로 가정한다. 예시적으로, 불휘발성 메모리 장치(120)는 전하 포획 플래시(CTF; charge trap flash) 메모리를 기반으로 제공될 수 있다.
예시적으로, 불휘발성 메모리 장치(120)가 CTF 메모리를 기반으로 제공되는 경우, CTF 메모리의 물리적 특성으로 인하여 IVS(Initial Verify Shift) 현상이 발생한다. IVS 현상은 도 5를 참조하여 더욱 상세하게 설명된다.
메모리 컨트롤러(120)는 IVS 평가부(111, IVS evaluating unit) 및 IVS 평가 테이블(112, IVS evaluation table)을 포함한다. IVS 평가부(120)는 불휘발성 메모리 장치(120)의 IVS 현상에 의한 메모리 셀들의 전하 손실(charge loss)을 평가하기 위하여 평가 데이터(DATA_e)를 주기적으로 불휘발성 메모리 장치(120)에 기입할 수 있다. IVS 평가부(120)는 불휘발성 메모리 장치(120)에 포함된 복수의 메모리 셀들 중 평가 데이터(DATA_e)가 기입된 메모리 셀들의 전하 손실을 검출하는 IVS 평가를 주기적으로 수행한다. IVS 평가부(120)는 IVS 평가 결과를 IVS 평가 테이블(112)에 저장할 수 있다.
IVS 평가 테이블(112)은 주기적 또는 비주기적으로 불휘발성 메모리 장치(120)로 플러쉬될 수 있다. 불휘발성 메모리 장치(120)에 저장된 IVS 평가 테이블(121)은 불휘발성 메모리 장치(120)의 메타 영역(미도시)에 저장될 수 있다.
이하에서, 간결한 설명을 위하여 IVS 평가는 평가 데이터(DATA_e)가 기입된 메모리 셀들의 전하 손실을 검출하는 동작을 가리키는 것으로 가정하고, 전하 손실은 메모리 셀들의 문턱 전압의 변화량을 가리키는 것으로 가정한다.
예시적으로, 메모리 컨트롤러(110)는 IVS 평가 테이블(112)을 기반으로 불휘발성 메모리 장치(120)에서 사용되는 복수의 읽기 전압들의 레벨을 조정하거나, 또는 파워 오프 경과 시간을 검출할 수 있다.
상술된 바와 같이 본 발명의 실시 예에 따른 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)에 평가 데이터(DATA_e)를 기입하고, 주기적으로 IVS 평가를 수행하여 IVS 평가 결과를 IVS 평가 테이블(112)에 저장할 수 있다. 메모리 컨트롤러(110)는 주기적으로 IVS 평가를 수행하고, IVS 평가 결과를 저장하여 불휘발성 메모리 장치(120)의 특성을 체크할 수 있기 때문에, 향상된 신뢰성을 갖는 불휘발성 메모리 시스템이 제공된다.
도 2는 도 1에 도시된 메모리 컨트롤러를 상세하게 보여주는 블록도이다. 도 1 및 도 2를 참조하면, 메모리 컨트롤러(110)는 IVS 평가부(111), IVS 평가 테이블(112), CPU(113), SRAM(114), ROM(115), 호스트 인터페이스(116), 및 플래시 인터페이스(117)를 포함한다. IVS 평가부(111) 및 IVS 평가 테이블(112)은 도 1을 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
CPU(113)는 메모리 컨트롤러(110)의 제반 동작을 제어할 수 있다. SRAM(114)은 메모리 컨트롤러(110)의 캐쉬 메모리, 버퍼 메모리, 동작 메모리 등으로 사용될 수 있다. ROM(115)은 메모리 컨트롤러(110)가 동작하는데 요구되는 다양한 정보들을 펌웨어 형태로 저장할 수 있다. 예시적으로, CPU(113)는 ROM(115)에 저장된 펌웨어를 읽고, 읽은 펌웨어를 구동할 수 있다.
예시적으로, IVS 평가부(111)는 소프트웨어 계층으로 구현되며, SRAM(114)에 저장되고, CPU(113)에 의해 구동될 수 있다. 또는 IVS 평가부(111)는 펌웨어로 구현되며, ROM(115) 또는 불휘발성 메모리 장치(120)의 일부에 저장되고, CPU(113)에 의해 구동될 수 있다. IVS 평가 테이블(112)은 SRAM(114)에 저장될 수 있다.
메모리 컨트롤러(110)는 호스트 인터페이스(116)를 통해 호스트(HOST)와 통신할 수 있다. 예시적으로, 호스트 인터페이스(116)는 USB (Universal Serial Bus), MMC (multimedia card), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface), NVMe(Nonvolatile Memory-express)와 같은 다양한 인터페이스들을 포함할 수 있다. 메모리 컨트롤러(110)는 플래시 인터페이스(117)를 통해 불휘발성 메모리 장치(120)와 통신할 수 있다.
비록 도면에 도시되지는 않았으나, 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)에 저장된 데이터의 오류를 검출 및 정정하기 위한 에러 정정 코드 엔진(ECC engine), 불휘발성 메모리 장치에 저장될 데이터를 가공하기 위한 랜더마이져 등과 같은 구성 요소들을 더 포함할 수 있다.
도 3은 도 1에 도시된 불휘발성 메모리 장치를 상세하게 보여주는 블록도이다. 도 1 및 도 3을 참조하면, 불휘발성 메모리 장치(120)는 메모리 셀 어레이(122), 어드레스 디코더(123), 제어 로직 및 전압 발생기(124), 입출력 회로(125)를 포함한다.
메모리 셀 어레이(122)는 복수의 메모리 블록들(BLK1~BLKn)을 포함한다. 복수의 메모리 블록들 각각은 복수의 셀 스트링들을 포함하고, 복수의 셀 스트링들 각각은 복수의 메모리 셀들을 포함한다. 복수의 메모리 셀들은 복수의 워드 라인들(WL)과 연결된다. 복수의 메모리 셀들 각각은 하나의 비트를 저장하는 싱글 레벨 셀(SLC; Single Level Cell) 또는 적어도 두 개의 비트를 저장하는 멀티 레벨 셀(MLC; Multi Level Cell)을 포함할 수 있다.
예시적으로, 복수의 메모리 블록들(BLK1~BLKn) 각각은 기판(미도시)과 수직한 방향으로 적층된 3차원 구조를 가질 수 있다. 메모리 블록의 구조는 도 4를 참조하여 상세하게 설명된다.
예시적으로, 메모리 셀 어레이(122)에 포함된 복수의 메모리 블록들(BLK1~BLKn) 중 일부는 메타 영역으로 사용되며, IVS 평가 테이블(121)은 메타 영역에 저장될 수 있다. 예시적으로, 메모리 셀 어레이(122)에 포함된 복수의 메모리 블록들(BLK1~BLKn) 중 일부는 IVS 평가 테이블(121)을 저장할 수 있다.
어드레스 디코더(123)는 복수의 워드 라인들(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)을 통해 메모리 셀 어레이와 연결된다. 어드레스 디코더(123)는 메모리 컨트롤러(110)로부터 어드레스(ADDR)를 수신하고, 수신된 어드레스(ADDR)를 디코딩하여 복수의 워드 라인들(WL)을 구동할 수 있다.
제어 로직 및 전압 발생기(124)는 메모리 컨트롤러(110)로부터 커맨드(CMD) 및 제어 신호(CTRL)를 수신하고, 수신된 신호들에 응답하여 어드레스 디코더(123) 및 입출력 회로(125)를 제어할 수 있다. 예를 들어, 제어 로직 및 전압 발생기(124)는 커맨드(CMD) 및 제어 신호(CTRL)에 응답하여 데이터(DATA) 또는 평가 데이터(DATA_e)가 메모리 셀 어레이(122)에 기입되도록 어드레스 디코더(ADDR) 및 입출력 회로(125)를 제어할 수 있다. 또는 제어 로직 및 전압 발생기(124)는 커맨드(CMD) 및 제어 신호(CTRL)에 응답하여 메모리 셀 어레이(122)에 저장된 데이터(DATA)가 출력되도록 어드레스 디코더(123) 및 입출력 회로(125)를 제어할 수 있다. 또는 제어 로직 및 전압 발생기(124)는 커맨드(CMD) 및 제어 신호(CTRL)에 응답하여 메모리 셀 어레이(122)의 일부가 소거되도록 어드레스 디코더(123) 및 입출력 회로(125)를 제어할 수 있다.
제어 로직 및 전압 발생기(124)는 불휘발성 메모리 장치(120)가 동작하는데 요구되는 다양한 전압들을 생성할 수 있다. 예를 들어, 제어 로직 및 전압 발생기(124)는 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들, 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 소거 전압들과 같은 다양한 전압들을 생성하여 어드레스 디코더(123) 및 메모리 셀 어레이(122)로 제공할 수 있다.
입출력 회로(125)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(122)와 연결된다. 입출력 회로(125)는 메모리 컨트롤러(110)로부터 수신된 데이터(DATA) 또는 평가 데이터(DATA_e)가 메모리 셀 어레이(122)에 기입되도록 복수의 비트 라인들(BL)을 제어할 수 있다. 또는 입출력 회로(125)는 메모리 셀 어레이(122)에 기입된 데이터(DATA)가 출력되도록 복수의 비트 라인들(BL)을 제어할 수 있다. 예시적으로, 입출력 회로(124)는 카피-백(copy-back) 동작을 수행하도록 구성될 수 있다.
예시적으로, 입출력 회로(124)는 페이지 버퍼(또는 페이지 레지스터), 열 선택 회로, 데이터 버퍼, 글로벌 버퍼 등과 같은 구성 요소들을 포함할 수 있다. 예시적으로, 입출력 회로(124)는 감지 증폭기, 쓰기 드라이버, 열 선택 회로, 데이터 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
예시적으로, IVS 평가가 수행될 때, 불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)의 제어에 따라 평가 데이터(DATA_e)가 저장된 메모리 셀들의 프로그램 상태를 서로 다른 선택 읽기 전압들을 사용하여 n회 판별할 수 있다. 메모리 컨트롤러(110)는 판별된 프로그램 상태들을 기반으로 IVS 평가를 수행할 수 있다.
도 4는 도 3에 도시된 복수의 메모리 블록들 중 제 1 메모리 블록을 보여주는 회로도이다. 예시적으로, 도 4를 참조하여 제 1 메모리 블록(BLK1)이 설명되나, 본 발명의 범위가 이에 한정되는 것은 아니며, 다른 메모리 블록들(BLK2~BLKn) 또한 제 1 메모리 블록(BLK1)과 동일한 구조를 가질 수 있다.
도 3 및 도 4를 참조하면, 제 1 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함한다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22)은 행 방향 및 열 방향을 따라 배열되어 행들 및 열들을 형성할 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1~MC8), 및 접지 선택 트랜지스터(GST)를 포함한다. 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL; String Selection Line)에 연결된다. 스트링 선택 라인(SSL)은 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)로 분리된다. 복수의 메모리 셀들(MC1~MC8)은 각각 워드라인들(WL1~WL8)에 연결된다. 동일 높이의 워드라인은 공통으로 연결되어 있다. 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 연결된다. 각 셀 스트링은 비트라인(BL) 및 공통 소스 라인(CSL) 사이에 연결된다. 즉, 스트링 선택 트랜지스터(SST)는 비트라인(BL)과 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)과 연결된다.
동일한 열에 배치된 셀 스트링들은 동일한 비트라인과 연결된다. 예를 들어, 셀 스트링들(CS11, CS21)은 제 1 비트라인(BL1)과 연결된다. 셀 스트링들(CS12, CS22)은 제 2 비트라인(BL2)과 연결된다.
동일한 행에 배치된 셀 스트링들은 동일한 스트링 선택 라인과 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)은 제 1 스트링 선택 라인(SSL1)과 연결된다. 셀 스트링들(CS21, CS22)은 제 2 스트링 선택 라인(SSL2)과 연결된다.
예시적으로, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 기판(미도시)과 수직한 방향으로 적층된다. 예를 들어, 접지 선택 트랜지스터(GST), 복수의 메모리 셀들(MC11~MC8), 및 스트링 선택 트랜지스터(SST)는 기판(미도시)과 수직한 방향으로 적층되어 형성된다. 예시적으로, 복수의 메모리 셀들은 전하 포획 플래시(CTF; Charge Trap Flash) 메모리 셀들로 구성될 수 있다.
전하 포획 플래시 메모리 셀은 프로그램된 이 후 시간이 경과함에 따라 전하 저장막에 저장된 전하가 채널층으로 이동한다. 이로 인하여, 메모리 셀들의 문턱 전압이 변화하게 된다. 이러한 전하 포획 플래시 메모리 셀의 물리적 특징은 IVS(Initial Verify Shift) 현상이라 불린다. IVS 현상은 도 5를 참조하여 더욱 상세하게 설명된다.
도 4에 도시된 제 1 메모리 블록(BLK1)은 예시적인 것이다. 본 발명의 기술적 사상은 도 4에 도시된 제 1 메모리 블록(BLK1)에 한정되지 않는다. 예를 들어, 셀 스트링들의 행들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 행들의 수가 변경됨에 따라, 셀 스트링들의 행들에 연결되는 스트링 선택 라인들 또는 접지 선택 라인의 수, 그리고 하나의 비트라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 열들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 열들의 수가 변경됨에 따라, 셀 스트링들의 열들에 연결되는 비트라인들의 수, 그리고 하나의 스트링 선택 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 높이는 증가 또는 감소될 수 있다. 예를 들어, 셀 스트링들 각각에 적층되는 메모리 셀들의 수는 증가 또는 감소될 수 있다. 셀 스트링들 각각에 적층되는 메모리 셀들의 수가 변경됨에 따라, 워드라인들의 수 또한 변경될 수 있다. 예를 들어, 셀 스트링들 각각에 제공되는 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터의 수는 증가될 수 있다. 셀 스트링들 각각에 제공되는 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터의 수가 변경됨에 따라, 스트링 선택 라인 또는 접지 선택 라인의 수 또한 변경될 수 있다. 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터의 수가 증가되면, 스트링 선택 트랜지스터들 또는 접지 선택 트랜지스터들은 메모리 셀들(MC1~MC8)과 같은 형태로 적층될 수 있다.
예시적으로, 쓰기 및 읽기는 셀 스트링들(CS11, CS21, CS12, CS22)의 행의 단위로 수행될 수 있다. 스트링 선택 라인들(SSL1, SSL2)에 의해 셀 스트링들(CS11, CS21, CS12, CS22)이 하나의 행 단위로 선택될 수 있다.
셀 스트링들(CS11, CS21, CS12, CS22)의 선택된 행에서, 쓰기 및 읽기는 페이지의 단위로 수행될 수 있다. 페이지는 하나의 워드라인에 연결된 메모리 셀들의 하나의 행일 수 있다. 셀 스트링들(CS11~CS21, CS12~CS22)의 선택된 행에서, 메모리 셀들은 워드라인들(WL1~WL8)에 의해 페이지의 단위로 선택될 수 있다.
도 5는 도 4에 도시된 메모리 셀들의 문턱 전압을 보여주는 산포도이다. 예시적으로, 도 5를 참조하여 IVS(Initial Verify Shift) 현상이 설명된다. 이하에서, 간결한 설명을 위하여, 불휘발성 메모리 장치(120)에 포함된 메모리 셀들은 삼중 레벨 셀(TLC; Triple Level Cell)인 것으로 가정한다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 메모리 셀들 각각은 하나의 비트를 저장하는 싱글 레벨 셀(SLC) 또는 적어도 두 비트를 저장하는 멀티 레벨 셀(MLC)로 제공될 수 있다. 또는 메모리 셀들 각각의 동작 모드는 SLC 또는 MLC로 가변적으로 바뀔 수 있다.
도 4 및 도 5를 참조하면, 메모리 셀들은 소거 상태(E) 및 제 1 내지 제 7 프로그램 상태들(P1~P7) 중 어느 하나의 상태를 갖도록 프로그램될 수 있다. 예를 들어, 메모리 셀들은 제 1 내지 제 7 검증 전압(Vvfy1~Vvfy7)을 기반으로 소거 상태(E) 및 제 1 내지 제 7 프로그램 상태들(P1~P7) 중 어느 하나의 상태를 갖도록 프로그램될 수 있다.
메모리 셀들이 프로그램된 이 후 시간이 경과함에 따라 메모리 셀들의 문턱 전압은 변화할 것이다. 예를 들어, 제 7 프로그램 상태(P7)로 프로그램된 메모리 셀들은 프로그램 후 시간이 경과함에 따라 프로그램 상태(P7')를 가질 것이다. 예를 들어, 제 7 프로그램 상태(P7) 상태를 갖도록 프로그램된 메모리 셀들은 제 7 검증 전압(Vvfy7)보다 높은 문턱 전압을 가질 것이다. 프로그램된 이 후 시간이 경과함에 따라 제 7 프로그램 상태(P7) 상태를 갖도록 프로그램된 메모리 셀들의 문턱 전압이 제 7 검증 전압(Vvfy7)보다 낮아져서 제 7 프로그램 상태(P7) 상태를 갖도록 프로그램된 메모리 셀들은 프로그램 상태(P7')를 가질 수 있다.
마찬가지로, 제 1 내지 제 6 프로그램 상태들(P1~P6)을 갖는 메모리 셀들은 프로그램 이 후 시간이 경과함에 따라 각각 프로그램 상태들(P1'~P6')을 가질 것이다. 즉, 메모리 셀들의 전하 저장막에 저장된 전하들이 시간이 경과함에 따라 채널층으로 이동하기 때문에 메모리 셀들의 문턱 전압이 낮아지는 것이다. 이러한 메모리 셀들의 물리적 특징은 IVS 현상이라 불린다. 이하에서, 간결한 설명을 위하여, IVS 현상에 의한 메모리 셀들의 문턱 전압의 변화량을 '전하 손실(charge loss)'이라 칭한다. 즉, 이하에서 언급되는 전하 손실(charge loss)은 문턱 전압의 변화량 또는 메모리 셀들의 전하 저장막에서 채널층으로 이동한 전하량을 가리킬 수 있다.
IVS 현상에 의해 문턱 전압이 바뀐 메모리 셀들을 기반으로 데이터를 읽을 경우, 읽은 데이터에 에러가 포함된다. 예를 들어, 불휘발성 메모리 장치(120)는 제 1 내지 제 7 선택 읽기 전압(Vrd1~Vrd7)을 기반으로 메모리 셀들의 프로그램 상태를 판별할 수 있다. 제 1 내지 제 7 선택 읽기 전압(Vrd1~Vrd7)은 제 1 내지 제 7 프로그램 상태들(P1~P7, 즉 최초 프로그램 상태들)의 프로그램 상태를 판별하기 위한 전압 레벨을 가질 수 있다. 소정의 시간 이후, IVS 현상에 의해 메모리 셀들은 프로그램 상태들(P1'~P7')을 가질 수 있다. 이때, 제 1 내지 제 7 선택 읽기 전압들(Vrd1~Vrd7)을 기반으로 읽기 동작을 수행할 경우, 읽어진 데이터는 에러를 포함할 것이다.
예시적으로, 불휘발성 메모리 장치(120)는 IVS 현상에 의한 에러를 방지하기 위하여, 프로그램 경과 시간에 따라 복수의 읽기 전압들의 레벨을 조절할 수 있다. 그러나 IVS 현상에 의한 전하 손실은 온도, 메모리 블록의 소거 횟수 등과 같은 외부 요인에 따라 가변적이기 때문에, 최적의 읽기 전압을 선정하는데 어려움이 있다.
본 발명의 실시 예에 따르면, 메모리 컨트롤러(110)는 구동중 IVS 평가를 주기적으로 수행하고, IVS 평가 결과를 저장할 수 있다. 메모리 컨트롤러(110)는 저장된 IVS 평가 결과를 기반으로 불휘발성 메모리 장치(120)의 IVS 특성을 체크할 수 있기 때문에, 향상된 신뢰성을 갖는 불휘발성 메모리 시스템이 제공된다.
도 6은 도 1에 도시된 메모리 컨트롤러의 동작을 보여주는 순서도이다. 도 1 및 도 6을 참조하면, S110 단계에서, 메모리 컨트롤러(110)는 미리 정해진 메모리 셀들에 평가 데이터(DATA_e)를 프로그램할 수 있다. 예를 들어, 메모리 컨트롤러(110)는 IVS 평가를 위한 평가 데이터(DATA_e)를 불휘발성 메모리 장치(120)에 포함된 복수의 메모리 셀들 중 미리 정해진 메모리 셀들에 프로그램할 수 있다. 예시적으로, 미리 정해진 메모리 셀들은 하나의 메모리 블록에 포함된 메모리 셀들일 수 있다. 미리 정해진 메모리 셀들은 하나의 워드라인을 공유하는 메모리 셀들일 수 있다. 미리 정해진 메모리 셀들은 하나의 페이지를 구성하는 메모리 셀들일 수 있다.
S120 단계에서, 메모리 컨트롤러(110)는 주기적으로 미리 정해진 메모리 셀들의 전하 손실을 검출할 수 있다. 예를 들어, 메모리 컨트롤러(110)는 미리 정해진 메모리 셀들에 대한 읽기 동작을 복수 회 수행할 수 있다. 메모리 컨트롤러(110)는 복수회의 읽기 동작을 기반으로 미리 정해진 메모리 셀들의 전하 손실을 검출할 수 있다. 예시적으로, 전하 손실 검출 방법은 온-셀/오프-셀 카운팅, 밸리 값 검출, 피크 값 검출, 문턱 전압 하한값 검출 등과 같은 다양한 방식을 포함할 수 있다. 이하에서, S120 단계의 동작은 "IVS 평가(IVS evaluation)"이라 칭한다.
S130 단계에서, 메모리 컨트롤러(110)는 IVS 평가 결과를 IVS 평가 테이블(112)에 저장할 수 있다. 예를 들어, 메모리 컨트롤러(110)는 m초 간격으로 IVS 평가를 수행할 수 있다. 메모리 컨트롤러(110)는 평가 데이터(DATA_e)가 기입된 미리 정해진 메모리 셀들의 물리적 어드레스(PA; Physical Address), 미리 정해진 메모리 셀들의 전하 손실(CL; Charge Loss), 및 IVS 평가 시점을 IVS 평가 결과로서 IVS 평가 테이블(112)에 저장할 수 있다. 예시적으로, IVS 평가 시점은 메모리 컨트롤러(110)에 포함된 타이머(미도시)에 의해 생성된 절대 시간을 기반으로 결정될 수 있다.
도 7은 도 6에 도시된 메모리 컨트롤러의 동작 방법을 설명하기 위한 도면이다. 도 1, 도 6 및 도 7을 참조하면, 제 0 시점(t0)에서, 메모리 컨트롤러(110)는 평가 데이터(DATA_e)를 미리 정해진 메모리 셀들에 프로그램할 수 있다. 이때, 메모리 컨트롤러(110)는 미리 정해진 메모리 셀들의 물리적 어드레스(PA1) 및 프로그램 시간(즉, 평가 데이터(DATA_e)가 프로그램된 시점(t0))을 IVS 평가 테이블(111)에 저장한다.
이 후, 소정의 시간이 경과한 뒤 제 1 시점(t1)에서, 메모리 컨트롤러(110)는 미리 정해진 메모리 셀들(즉, 평가 데이터(DATA_e)가 기입된 메모리 셀들)에 대한 IVS 평가를 수행할 수 있다. 예를 들어, 제 1 시점(t1)에서의 미리 정해진 메모리 셀들의 문턱 전압은 제 0 시점(t0)의 미리 정해진 메모리 셀들의 문턱 전압과 비교하여 △V1만큼 감소될 수 있다. 메모리 컨트롤러(110)는 제 1 시점(t1)에서 미리 정해진 메모리 셀들에 대한 IVS 평가를 수행하여 △V1의 전하 손실을 검출할 수 있다. 메모리 컨트롤러(110)는 미리 정해진 메모리 셀들의 물리적 어드레스(PA1), IVS 평가 시점(t1), 및 검출된 전하 손실(△V1)을 IVS 평가 테이블(111)에 저장할 수 있다.
마찬가지로, 메모리 컨트롤러(110)는 제 2 시점(t2) 및 제 3 시점(t3) 각각에서, 미리 정해진 메모리 셀들에 대한 IVS 평가를 수행할 수 있다. 메모리 컨트롤러(110)는 미리 정해진 메모리 셀들의 물리적 어드레스(PA1), IVS 평가 시점들(t2, t3), 및 검출된 전하 손실들(△V2, △V3)을 IVS 평가 테이블(111)에 저장할 수 있다.
예시적으로, 제 0 시점(t0)과 제 1 시점(t1), 제 1 시점(t1)과 제 2 시점(t2), 제 2 시점(t2)과 제 1 시점(t3) 각각은 서로 소정의 시간 간격을 갖는다. 즉, 메모리 컨트롤러(110)는 정해진 시간 간격으로(즉, 주기적으로) IVS 평가를 수행할 수 있다.
예시적으로, 제 3 시점(t3)의 IVS 평가까지 도 7에 도시되어 있으나, 본 발명의 범위가 이에 한정되는 것은 아니며, 메모리 컨트롤러(110)는 주기적으로 IVS 평가를 수행할 수 있다. 또는 메모리 컨트롤러(110)는 미리 정해진 횟수만큼 주기적으로 IVS 평가를 수행할 수 있다.
상술된 본 발명의 실시 예에 따르면, 메모리 컨트롤러(110)는 주기적으로 미리 정해진 메모리 셀들에 대한 IVS 평가를 수행하고, IVS 평가 결과를 IVS 평가 테이블(112)에 저장할 수 있다. 따라서, 불휘발성 메모리 장치의 IVS 특성을 체크할 수 있으므로, 향상된 신뢰성을 갖는 불휘발성 메모리 시스템이 제공된다.
도 8 및 도 9는 도 1에 도시된 평가 데이터를 설명하기 위한 산포도이다. 먼저, 도 1 및 도 8을 참조하면, 미리 정해진 메모리 셀들은 평가 데이터(DATA_e)에 의거하여 소거 상태(E) 및 복수의 프로그램 상태들(P1~P7) 중 어느 하나의 상태를 갖도록 프로그램될 수 있다. 예를 들어, 미리 정해진 메모리 셀들은 제 1 내지 제 7 검증 전압들(Vvfy1~Vvfy7)을 기반으로 소거 상태(E) 및 복수의 프로그램 상태들(P1~P7) 중 어느 하나의 상태를 갖도록 프로그램될 수 있다.
이때, 소거 상태 및 복수의 프로그램 상태들 각각에 포함되는 메모리 셀들의 개수들은 서로 동일할 수 있다. 예를 들어, 소거 상태(E)를 갖는 메모리 셀들의 개수, 제 1 프로그램 상태(P1)를 갖는 메모리 셀들의 개수, 제 2 프로그램 상태(P2)를 갖는 메모리 셀들의 개수, 제 3 프로그램 상태(P3)를 갖는 메모리 셀들의 개수, 제 4 프로그램 상태(P4)를 갖는 메모리 셀들의 개수, 제 5 프로그램 상태(P5)를 갖는 메모리 셀들의 개수, 제 6 프로그램 상태(P6)를 갖는 메모리 셀들의 개수, 및 제 7 프로그램 상태(P7)를 갖는 메모리 셀들의 개수는 서로 동일할 수 있다. 즉, 평가 데이터(DATA_e)는 소거 상태(E) 및 제 1 내지 제 7 프로그램 상태(P1~P7)에 포함되는 메모리 셀들의 개수들이 각각 동일하도록 결정될 수 있다. 또는 평가 데이터(DATA_e)는 소거 상태(E) 및 제 1 내지 제 7 프로그램 상태(P1~P7)에 포함되는 메모리 셀들의 개수들이 각각 동일하도록 랜더마이징된 데이터일 수 있다.
다음으로, 도 1 및 도 9를 참조하면, 미리 정해진 메모리 셀들은 평가 데이터(DATA_e')에 의거하여 제 7 프로그램 상태(P7)를 갖도록 프로그램될 수 있다. 제 7 프로그램 상태(P7)는 복수의 프로그램 상태들(P1~P7) 중 최상위 프로그램 상태일 수 있다. 즉, 평가 데이터(DATA_e')는 미리 정해진 메모리 셀들이 복수의 프로그램 상태들 중 최상위 프로그램 상태를 갖도록 설정된 데이터일 수 있다.
예시적으로, 평가 데이터(DATA_e)가 상술된 데이터 패턴에 한정되는 것은 아니며, 다양한 데이터 패턴들이 적용될 수 있음은 잘 이해될 것이다.
도 10 및 도 11은 도 6에 도시된 전하 손실 검출 방법을 설명하기 위한 산포도들이다. 먼저, 도 1 및 도 10을 참조하면, 메모리 컨트롤러(110)는 온-셀/오프-셀 카운팅 방법을 기반으로 미리 정해진 메모리 셀들의 전하 손실을 검출할 수 있다. 예를 들어, 메모리 컨트롤러(110)는 기준 전압(Voc)을 기반으로 미리 정해진 메모리 셀들을 읽을 수 있다. 기준 전압(Voc)은 온-셀/오프-셀 카운팅 동작을 수행하기 위한 읽기 전압을 가리킨다. 메모리 컨트롤러(110)는 기준 전압(Voc)보다 낮은 문턱 전압을 갖는 메모리 셀들(즉, 온-셀)의 개수를 검출할 수 있다. 또는 메모리 컨트롤러(110)는 기준 전압(Voc)보다 높은 문턱 전압을 갖는 메모리 셀들(즉, 오프-셀)의 개수를 검출할 수 있다.
예시적으로, 기준 전압(Voc)은 제 7 프로그램 상태(P7, 도 5 참조)의 문턱 전압 산포의 하한값보다 크고, 제 6 프로그램 상태(P6, 도 5 참조)의 문턱 전압 산포의 상한값보다 클 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 기준 전압(Voc)은 복수의 프로그램 상태들의 문턱 전압 산포의 범위 내에 포함될 수 있다.
메모리 컨트롤러(110)는 검출된 온-셀/오프-셀 개수를 기반으로 전하 손실을 검출할 수 있다. 예를 들어, 온-셀 개수가 증가할수록 전하 손실은 클 것이다. 마찬가지로, 오프-셀의 개수가 감소할수록 전하 손실은 클 것이다. 메모리 컨트롤러(110)는 상술된 온-셀/오프-셀 개수에 대한 전하 손실의 정보를 포함하는 온-셀 대 전하 손실 룩 업 테이블(미도시)을 포함할 수 있다. 메모리 컨트롤러(110)는 검출된 온-셀/오프-셀 개수 및 온-셀 대 전하 손실 룩 업 테이블(미도시)을 기반으로 전하 손실을 검출할 수 있다.
다음으로, 도 1 및 도 11을 참조하면, 메모리 컨트롤러(110)는 문턱 전압 산포의 하한값 검출 방법을 기반으로 미리 정해진 메모리 셀들의 전하 손실을 검출할 수 있다. 예를 들어, 메모리 컨트롤러(110)는 메모리 컨트롤러(110)는 미리 정해진 메모리 셀들에 대하여 복수의 읽기 동작을 수행할 수 있다. 메모리 컨트롤러(110)는 복수회의 읽기 동작을 기반으로 프로그램 상태(P7')의 문턱 전압 산포의 하한값(Vv2)을 검출할 수 있다. 메모리 컨트롤러(110)는 제 7 프로그램 상태(P7, 즉, 최초 프로그램 상태)의 문턱 전압 산포의 하한값(Vv1) 및 검출된 프로그램 상태(P7')의 문턱 전압 산포의 하한값(Vv2)을 기반으로 전하 손실을 검출할 수 있다. 예시적으로, 제 7 프로그램 상태(P7, 즉, 최초 프로그램 상태)의 문턱 전압 산포의 하한값(Vv1)은 제 7 검증 전압(Vvfy7, 도 5 참조)과 동일할 수 있다.
도 10 및 도 11을 참조하면, 온-셀 카운팅 방법 및 문턱 전압 산포의 하한값 검출 방법이 설명되었으나, 본 발명의 범위가 이에 한정되는 것은 아니다. 메모리 컨트롤러(110)는 밸리 값 검출, 피크 값 검출 등과 같은 다양한 방법들 중 적어도 하나를 기반으로 미리 정해진 메모리 셀들의 전하 손실을 검출할 수 있다.
도 12는 본 발명의 다른 실시 예에 따른 메모리 컨트롤러의 동작을 보여주는 순서도이다. 도 1 및 도 12를 참조하면, S210 단계에서, 메모리 컨트롤러(110)는 이전에 프로그램된 평가 데이터(DATA_e)가 존재하는지 판별할 수 있다. 예를 들어, 메모리 컨트롤러(110)는 IVS 평가 테이블(112)을 참조하여 이전에 프로그램된 평가 데이터(DATA_e)가 존재하는지 판별할 수 있다.
이전에 프로그램된 평가 데이터(DATA_e)가 존재하지 않는 경우, S220 단계에서, 메모리 컨트롤러(110)는 미리 정해진 메모리 셀들에 평가 데이터(DATA_e)를 프로그램한다. 예시적으로, 메모리 컨트롤러(110)는 평가 데이터(DATA_e)가 프로그램된 시간 및 미리 정해진 메모리 셀들의 물리적 어드레스를 IVS 평가 테이블(112)에 저장할 수 있다.
이전에 프로그램된 평가 데이터(DATA_e)가 존재하는 경우, S230 단계에서, 메모리 컨트롤러(110)는 이전 IVS 평가로부터 경과된 시간이 기준 시간보다 작은지 판별할 수 있다.
이전 IVS 평가로부터 경과된 시간이 기준 시간보다 크거나 같은 경우, (다시 말해서, 이전 IVS 평가로부터 소정의 시간이 경과한 경우) S240 단계에서, 메모리 컨트롤러(110)는 이전에 프로그램된 메모리 셀들(다시 말해서, 평가 데이터(DATA_e)가 프로그램된 메모리 셀들)의 전하 손실을 검출할 수 있다. 즉, 메모리 컨트롤러(110)는 이전에 프로그램된 메모리 셀들에 대한 IVS 평가를 수행할 수 있다. S250 단계에서, 메모리 컨트롤러(110)는 IVS 평가 결과를 IVS 평가 테이블(112)에 저장할 수 있다.
S260 단계에서, 메모리 컨트롤러(110)는 이전에 프로그램된 메모리 셀들과 다른 미리 정해진 메모리 셀들에 평가 데이터(DATA_e)를 프로그램한다. 예시적으로, 메모리 컨트롤러(110)는 이전에 프로그램된 메모리 셀들과 다른 미리 정해진 메모리 셀들의 물리적 어드레스 및 평가 데이터(DATA_e)가 프로그램된 시점을 IVS 평가 테이블(112)에 저장할 수 있다.
이전 IVS 평가로부터 경과된 시간이 기준 시간보다 작은 경우, 메모리 컨트롤러(110)는 IVS 평가를 수행하지 않을 수 있다.
상술된 본 발명의 다른 실시 예에 따르면, 메모리 컨트롤러(110)는 소정의 시간 간격으로(즉, 주기적으로), 평가 데이터를 기입하고, IVS 평가를 수행할 수 있다. 즉, 메모리 컨트롤러(110)가 복수의 평가 데이터에 대한 IVS 평가를 수행하기 때문에, IVS 평가 결과의 오차가 감소될 수 있다. 따라서, 향상된 신뢰성을 갖는 불휘발성 메모리 시스템이 제공된다.
도 13 및 도 14는 도 12에 도시된 메모리 컨트롤러의 동작을 설명하기 위한 도면이다. 간결한 설명을 위하여, 제 1 메모리 셀들(1st memory cells), 제 2 메모리 셀들(2nd memory cells), 제 3 메모리 셀들(3rd memory cells), 및 제 4 메모리 셀들(4th memory cells)은 서로 다른 물리적 위치를 갖는 미리 정해진 메모리 셀들이며, 각각은 제 1 내지 제 4 물리적 어드레스들(PA1~PA4)을 갖는 것으로 가정한다. 또한, 제 1 메모리 셀들(1st memory cells), 제 2 메모리 셀들(2nd memory cells), 제 3 메모리 셀들(3rd memory cells), 및 제 4 메모리 셀들(4th memory cells)은 각각 페이지 단위(page unit)를 구성하는 메모리 셀들인 것으로 가정한다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니다.
도 1, 도 12, 및 도 13을 참조하면, 제 0 시점(t0)에서, 메모리 컨트롤러(110)는 이전에 프로그램된 평가 데이터(DATA_e)가 존재하는지 판별할 수 있다. 제 0 시점(t0)에서는 이전에 프로그램 평가 데이터(DATA_e)가 존재하지 않지 때문에, 메모리 컨트롤러(110)는 제 1 메모리 셀들(1st memory cells)에 평가 데이터(DATA_e)를 프로그램하고, 별도의 IVS 평가를 수행하지 않을 것이다.(①) 예시적으로, 메모리 컨트롤러(110)는 제 1 메모리 셀들의 물리적 어드레스(PA1) 및 평가 데이터(DATA_e)가 기입된 제 0 시점(t0)을 IVS 평가 테이블(112)에 저장할 수 있다.
이 후, 제 1 시점(t1)에서 메모리 컨트롤러(110)는 이전에 프로그램된 평가 데이터(DATA_e)가 존재하는지 판별할 수 있다. 메모리 컨트롤러(110)는 IVS 평가 테이블(112)을 참조하여 제 1 시점(t1)에서 제 1 메모리 셀에 평가 데이터(DATA_e)가 기입되어 있음을 확인할 수 있다. 제 1 시점(t1)에서 메모리 컨트롤러(110)는 제 1 메모리 셀들에 대한 첫 번째 IVS 평가를 수행할 수 있다. 메모리 컨트롤러(110)는 제 1 메모리 셀들에 대한 첫 번째 IVS 평가 결과로서 제 1 메모리 셀들의 물리적 어드레스(PA1), 제 1 시점(t1), 및 검출된 전하 손실(△V1)을 IVS 평가 테이블(112)에 저장할 수 있다.(②)
이 후, 메모리 컨트롤러(110)는 제 2 메모리 셀들에 평가 데이터(DATA_e)를 프로그램할 수 있다. 메모리 컨트롤러(110)는 제 2 메모리 셀들의 물리적 어드레스(PA2) 및 제 1 시점(t1)을 IVS 평가 테이블(112)에 저장할 수 있다.(③)
마찬가지로, 제 3 시점(t3)에서, 메모리 컨트롤러(110)는 제 1 메모리 셀들에 대한 두 번째 IVS 평가(④), 제 2 메모리 셀들에 대한 첫 번째 IVS 평가(⑤), 및 제 3 메모리 셀에 평가 데이터 프로그램(⑥) 동작들을 수행할 수 있다. 메모리 컨트롤러(110)는 동작들(④, ⑤, ⑥)에 대한 결과를 IVS 평가 테이블(112)에 저장할 수 있다.
마찬가지로, 제 4 시점(t4)에서, 메모리 컨트롤러(110)는 제 1 메모리 셀들에 대한 세 번째 IVS 평가(⑦), 제 2 메모리 셀들에 대한 두 번째 IVS 평가(⑧), 제 3 메모리 셀들에 대한 첫 번째 IVS 평가(⑨), 및 제 4 메모리 셀에 평가 데이터 프로그램(⑩) 동작들을 수행할 수 있다. 메모리 컨트롤러(110)는 동작들(⑦, ⑧, ⑨, ⑩)에 대한 결과를 IVS 평가 테이블(112)에 저장할 수 있다.
예시적으로, 메모리 컨트롤러(110)는 상술된 동작을 반복 수행할 수 있다. 예시적으로, 메모리 컨트롤러(110)는 하나의 평가 데이터 또는 하나의 미리 정해진 메모리 셀들의 그룹에 대한 IVS 평가를 미리 정해진 횟수만큼 수행할 수 있다.
비록 도면에 도시되지는 않았으나, 메모리 컨트롤러(110)는 평가 데이터(DATA_e) 프로그램 또는 IVS 평가가 수행된 시점으로부터 소정의 시간이 경과한 동작들의 결과를 IVS 평가 테이블(111)에서 삭제할 수 있다. 예를 들어, 제 1 메모리 셀들에 대한 평가 데이터(DATA_e)의 프로그램 동작이 수행된 시점(즉 제 0 시점(t0))으로부터 소정의 시간이 경과한 경우, 메모리 컨트롤러(110)는 IVS 평가 테이블(111)에서 제 1 메모리 셀들의 물리적 어드레스(PA1) 및 제 0 시점(t0)의 정보를 IVS 평가 테이블에서 삭제할 수 있다.
또는, 메모리 컨트롤러(110)가 하나의 평가 데이터 또는 하나의 미리 정해진 메모리 셀들의 그룹에 대한 IVS 평가를 미리 정해진 횟수만큼 수행한 경우, 미리 정해진 횟수만큼 IVS 평가가 수행된 메모리 셀들의 정보를 IVS 평가 테이블(111)에서 삭제할 수 있다. 예를 들어, 제 1 메모리 셀들에 대한 IVS 평가가 미리 정해진 횟수만큼 수행된 경우, 메모리 컨트롤러(110)는 제 1 메모리 셀들의 물리적 어드레스(PA1) 및 IVS 평가 결과들을 IVS 평가 테이블(111)에서 삭제할 수 있다.
상술된 메모리 컨트롤러(110)의 평가 데이터 프로그램 시점, IVS 평가 시점, IVS 평가 테이블(111), IVS 평가 테이블(111)로부터의 IVS 평가 결과 삭제 등의 구성 및 동작들은 예시적인 것이며, 다양하게 변형될 수 있다.
도 1, 도 12, 및 도 14를 참조하면, 도 13을 참조하여 설명된 동작 방법과 비교하여 도 14에 도시된 메모리 컨트롤러(110)의 동작은 제 1, 제 2, 및 제 3 시점들(t1, t2, t3) 각각에서 직전에 평가 데이터(DATA_e)가 프로그램된 메모리 셀들에 대해서만 IVS 평가를 수행한다. 예를 들어, 도 13을 참조하여 설명된 동작에 따르면 제 2 시점(t2)에서, 메모리 컨트롤러(110)는 제 1 메모리 셀들에 대한 두 번째 IVS 평가, 제 2 메모리 셀들에 대한 첫 번째 IVS 평가, 및 제 3 메모리 셀에 평가 데이터 프로그램 동작을 수행한다. 그러나 도 14에 도시된 동작 방법에 따르면, 제 2 시점(t2)에서, 메모리 컨트롤러(110)는 직전에(즉, 제 1 시점(t1)에) 프로그램된 제 2 메모리 셀들에 대한 IVS 평가만 수행한다. 따라서, IVS 평가 횟수가 감소되므로, IVS 평가에 의한 오버헤드가 감소될 수 있다.
예시적으로, IVS 평가 또는 평가 데이터 프로그램 동작을 수행해야되는 시점(즉, 이전 IVS 평가로부터 소정의 시간이 경과한 시점)에서 불휘발성 메모리 장치(120)가 쓰기, 읽기, 또는 소거 동작을 수행중일 수 있다. 이때, 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)가 수행중인 동작을 완료한 이후, IVS 평가를 수행할 수 있다. 이 경우, IVS 평가가 수행되는 시점 및 이전 IVS 평가가 수행된 시점 사이의 시간은 기준 시간보다 클 수 있다. 즉, IVS 평가가 수행되는 시점 및 이전 IVS 평가가 수행된 시점 사이의 시간 및 기준 시간 사이의 오차가 발생할 수 있다. 이러한 오차는 IVS 평가 결과의 오차로 반영될 수 있다. 그러나 상술된 오차는 불휘발성 메모리 장치(120)가 수행중인 동작을 완료하는데 걸리는 시간으로서, 기준 시간과 비교하여 매우 작은 시간일 것이다. 즉, 상술된 오차로 인한 IVS 평가 테이블(113)의 신뢰도 저하는 미비할 것이다.
예시적으로, IVS 평가 또는 평가 데이터 프로그램 동작을 수행해야되는 시점(즉, 이전 IVS 평가로부터 소정의 시간이 경과한 시점)에서 불휘발성 메모리 장치(120)가 쓰기, 읽기, 또는 소거 동작을 수행중인 경우, 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)가 수행중인 동작을 중단(suspend)시킨 후, IVS 평가를 수행할 수 있다. 이 경우, 앞서 언급된 오차는 발생하지 않을 수 있다.
예시적으로, 도 14를 참조하여 설명된 바와 같이, 평가 데이터(DATA_e)가 프로그램된 시점 또는 IVS 평가가 수행된 시점으로부터 소정의 시간이 경과한 경우, 소정의 시간이 경과된 정보(예를 들어, 메모리 셀들의 물리적 어드레스, 시간 정보, 및 전하 손실 등)는 삭제될 수 있다.
도 15는 본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 시스템을 보여주는 블록도이다. 도 15를 참조하면, 불휘발성 메모리 시스템(200)은 메모리 컨트롤러(210) 및 불휘발성 메모리 장치(220)를 포함한다. 메모리 컨트롤러(210)는 IVS 평가부(211) 및 IVS 평가 테이블(212)을 포함한다. 불휘발성 메모리 장치(220)는 IVS 평가 테이블(221) 및 IVS 블록(BLK_ivs)을 포함한다. 메모리 컨트롤러(210), IVS 평가부(211), IVS 평가 테이블들(212, 221), 및 불휘발성 메모리 장치(220)는 도 1 내지 도 14를 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
도 15의 불휘발성 메모리 장치(220)는 도 1의 불휘발성 메모리 장치(120)와 비교하여 IVS 블록(BLK_ivs)을 더 포함한다. IVS 블록(BLK_ivs)은 평가 데이터(DATA_d)를 저장하기 위한 메모리 블록을 가리킨다. IVS 블록(BLK_ivs)은 복수의 메모리 블록들(BLK1~BLKn) 중 일부를 포함할 수 있다.
메모리 컨트롤러(210)는 IVS 블록(BLK_ivs)에 포함된 메모리 셀들 중 미리 정해진 메모리 셀들을 선정할 수 있다. 즉, 메모리 컨트롤러(210)는 평가 데이터(DATA_e)를 IVS 블록(BLK_ivs)에 프로그램하고, IVS 블록(BLK_ivs)의 메모리 셀들에 대한 IVS 평가를 수행할 것이다.
도 16은 본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 시스템을 보여주는 블록도이다. 도 16을 참조하면, 불휘발성 메모리 시스템(300)은 메모리 컨트롤러(310) 및 불휘발성 메모리 장치(320)를 포함한다. 메모리 컨트롤러(310)는 IVS 평가부(311) 및 IVS 평가 테이블(312)을 포함한다. 불휘발성 메모리 장치(320)는 IVS 평가 테이블(321) 및 IVS 블록(BLK_ivs)을 포함한다. 메모리 컨트롤러(310), IVS 평가부(311), IVS 평가 테이블들(312, 321), 불휘발성 메모리 장치(220), 및 IVS 블록(BLK_ivs)은 도 1 내지 도 15를 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
도 1 또는 도 15의 메모리 컨트롤러들(110, 210)은 평가 데이터(DATA_e)의 프로그램 및 IVS 평가를 수행하기 위하여, 쓰기 및 읽기 커맨드들을 불휘발성 메모리 장치들(120, 220)로 전송할 것이다. 그러나 이와 달리 도 16의 메모리 컨트롤러(310)는 평가 데이터(DATA_e)의 프로그램 및 IVS 평가를 수행하기 위한 IVS 평가 커맨드(CMD_ivs)를 불휘발성 메모리 장치(320)로 전송할 수 있다.
즉, 불휘발성 메모리 장치(320)는 IVS 평가 커맨드(CMD_ivs)에 응답하여 메모리 컨트롤러(310)가 IVS 평가를 수행하기 위한 정보들(예를 들어, 미리 정해진 메모리 셀들의 프로그램 상태 정보)을 메모리 컨트롤러(310)로 제공할 수 있다.
도 17은 본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 시스템을 보여주는 블록도이다. 도 17을 참조하면, 불휘발성 메모리 시스템(400)은 메모리 컨트롤러(410)는 IVS 평가부(410), IVS 평가 테이블(412), 타이머(418), 프로그램 타임 스탬프 테이블(PTS), 및 룩 업 테이블(LUT)을 포함한다. 불휘발성 메모리 장치(420)는 프로그램 타임 스탬프 테이블(PTS)을 포함한다.
메모리 컨트롤러(410), IVS 평가부(411), IVS 평가 테이블들(412), 불휘발성 메모리 장치(420)는 도 1 내지 도 14를 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
메모리 컨트롤러(410)는 불휘발성 메모리 장치(420)에 저장된 프로그램 타임 스탬프 테이블(PTS)을 읽고, 읽은 프로그램 타임 스탬프 테이블(PTS)을 SRAM에 저장할 수 있다. 또는 메모리 컨트롤러(410)는 프로그램 타임 스탬프 테이블(PTS)을 관리하고, 주기적 또는 비주기적으로 프로그램 타임 스탬프 테이블(PTS)을 불휘발성 메모리 장치(420)로 플러쉬할 수 있다. 예시적으로, 불휘발성 메모리 장치(420)는 메타 영역(미도시)에 프로그램 타임 스탬프 테이블(PTS)을 저장할 것이다.
프로그램 타임 스탬프 테이블(PTS)은 불휘발성 메모리 장치(420)에 데이터가 저장된 위치(즉, 물리적 어드레스) 및 시간 정보를 포함한다. 예를 들어, 제 1 시점에 유저 데이터(DATA)가 제 1 물리적 어드레스와 대응되는 영역에 프로그램된 경우, 메모리 컨트롤러(410)는 제 1 물리적 어드레스 및 제 1 시점의 정보를 프로그램 타임 스탬프 테이블(PTS)에 저장한다.
이 후, 메모리 컨트롤러(420)가 제 1 물리적 어드레스와 대응되는 영역에 저장된 유저 데이터(DATA)를 읽을 경우, 메모리 컨트롤러(420)는 프로그램 타임 스탬프 테이블(PTS) 및 타이머(418)를 기반으로 프로그램 경과 시간을 검출할 수 있다. 메모리 컨트롤러(420)는 검출된 프로그램 경과 시간 및 룩 업 테이블(419)을 기반으로 불휘발성 메모리 장치(420)에서 사용되는 복수의 읽기 전압들의 전압 레벨을 조정할 수 있다.
예시적으로, 타이머(418)는 외부로부터 클럭을 수신하고, 수신된 클럭을 카운팅하여 현재 시간(또는 절대 시간)을 생성할 수 있다. 또는 타이머(418)는 기준 클럭을 생성하고, 생성된 기준 클럭을 카운팅하여 현재 시간(또는 절대 시간)을 생성할 수 있다. 예시적으로, 프로그램 타임 스탬프 테이블(PTS)은 타이머(418)에 의해 생성된 현재 시간을 기반으로 관리될 수 있다.
룩 업 테이블(419)은 프로그램 경과 시간 및 전하 손실 간의 관계 정보를 포함한다. 예시적으로, 룩 업 테이블(419)은 복수의 서브 룩 업 테이블들을 포함할 수 있다. 복수의 서브 룩 업 테이블들 각각은 불휘발성 메모리 장치의 온도, 소거 횟수 등에 의해 다르게 설정된다. 룩 업 테이블(419)은 도 19를 참조하여 더욱 상세하게 설명된다.
예시적으로, 메모리 컨트롤러(420)가 검출된 프로그램 경과 시간 및 룩 업 테이블(419)을 기반으로 불휘발성 메모리 장치(420)에서 사용되는 복수의 읽기 전압들의 전압 레벨을 조정할 경우, 메모리 컨트롤러(420)는 IVS 평가 테이블(412)을 기반으로 복수의 서브 룩 업 테이블들 중 어느 하나를 선택하고, 선택된 서브 룩 업 테이블을 기반으로 복수의 읽기 전압들의 전압 레벨들을 조정할 수 있다. 즉, 메모리 컨트롤러(410)는 IVS 평가 테이블(412)을 기반으로 복수의 서브 룩 업 테이블들 중 어느 하나를 선택하기 때문에, 복수의 읽기 전압들의 전압 레벨들의 조정 동작에서 불휘발성 메모리 장치(420)의 특성이 반영될 수 있다. 따라서, 불휘발성 메모리 시스템(400)의 읽기 동작의 신뢰성이 향상된다.
도 18은 도 17에 도시된 메모리 컨트롤러의 읽기 동작을 보여주는 순서도이다. 도 19는 도 17에 도시된 룩 업 테이블을 보여주는 도면이다. 도 20은 도 18의 S320 단계를 설명하기 위한 도면이다.
예시적으로, 메모리 컨트롤러(410)는 도 1 내지 도 16을 참조하여 설명된 동작을 기반으로 주기적인 IVS 평가를 수행한 것으로 가정한다. 즉, 메모리 컨트롤러(410)는 IVS 평가 테이블(412)을 포함하고, IVS 평가 테이블(412)은 주기적으로 수행된 IVS 평가의 IVS 평가 결과들을 포함할 것이다.
도 17 내지 도 20을 참조하면, 도 19에 도시된 바와 같이 룩 업 테이블(419)은 복수의 서브 룩 업 테이블들(sLUT1~sLUTm)을 포함할 수 있다. 복수의 서브 룩 업 테이블들(sLUT1~sLUTm) 각각은 프로그램 경과 시간 대 전하 손실의 정보를 포함한다. 복수의 서브 룩 업 테이블들(sLUT1~sLUTm) 각각은 불휘발성 메모리 장치의 온도, 소거 횟수 등과 같은 다양한 요인들을 기반으로 서로 다르게 설정될 수 있다. 예를 들어, 제 1 서브 룩 업 테이블(sLUT1)은 제 1 경과 시간(ET1) 동안의 전하 손실이 △V11인 것으로 가리킬 수 있다. 그러나 제 2 서브 룩 업 테이블(sLUT2)은 제 1 경과 시간(ET1) 동안의 전하 손실이 △V12인 것으로 가리킬 수 있다.
S310 단계에서, 메모리 컨트롤러(410)는 IVS 평가 테이블(412)을 기반으로 복수의 서브 룩 업 테이블들 중 어느 하나를 선택할 수 있다. 예를 들어, IVS 평가 테이블(412)에 포함된 IVS 평가 결과들 중 가장 최근의 IVS 평가 결과가 제 2 경과 시간(ET2) 동안의 전하 손실이 △V23인 것을 가리킬 수 있다. 이 경우, 메모리 컨트롤러(410)는 제 3 서브 룩 업 테이블(sLUT3)을 선택할 수 있다.
예시적으로, 메모리 컨트롤러(410)는 IVS 평가 테이블(412)에 포함된 IVS 평가 결과들 중 소정의 시간 동안의 IVS 평가 결과들을 기반으로 복수의 서브 룩 업 테이블들 중 어느 하나를 선택할 수 있다. 예를 들어, IVS 평가 테이블(412)에 포함된 IVS 평가 결과들 중 소정의 시간 동안의 IVS 평가 결과들은 각각 제 1 경과 시간(ET1)의 전하 손실이 △V13인 것을 가리키고, 제 2 경과 시간(ET2)의 전하 손실이 △V23인 것을 가리키고, 제 3 경과 시간(ET3)의 전하 손실이 △V32인 것을 가리킬 수 있다. 이 경우, 제 3 경과 시간(ET3) 동안의 전하 손실이 제 2 서브 룩 업 테이블(sLUT2)에 포함되나, 제 1 및 제 2 경과 시간들(ET1, ET2)의 전하 손실들이 제 3 서브 룩 업 테이블(sLUT3)에 포함되기 때문에, 메모리 컨트롤러(410)는 제 3 서브 룩 업 테이블(sLUT3)을 선택할 수 있다.
또는, 메모리 컨트롤러(410)는 IVS 평가 테이블(412)에 포함된 IVS 평가 결과들의 평균을 기반으로 복수의 서브 룩 업 테이블들 중 어느 하나를 선택할 수 있다. 예를 들어, IVS 평가가 수행되는 주기는 제 1 경과 시간(ET1)일 수 있다. 이 경우, 메모리 컨트롤러(410)는 IVS 평가 결과들(즉, 복수의 메모리 셀들에대한 제 1 경과 시간(ET1) 동안의 전하 손실들)의 평균을 연산하고, 연산된 평균을 기반으로 복수의 서브 룩 업 테이블들 중 어느 하나를 선택할 수 있다.
예시적으로, 메모리 컨트롤러(410)의 서브 룩 업 테이블 선택 동작은 상술된 방법 이외에도 다양하게 변형될 수 있다. 예를 들어, 메모리 컨?z롤러(410)는 IVS 평가 결과들 중 일부를 선택하고, 선택된 IVS 평가 결과들을 기반으로 서브 룩 업 테이블을 선택할 수 있다.
S320 단계에서, 메모리 컨트롤러(420)는 선택된 서브 룩 업 테이블 및 프로그램 타임 스탬프 테이블(PTS)을 기반으로 복수의 읽기 전압들의 전압 레벨들을 조절할 수 있다.
예를 들어, 도 20에 도시된 바와 같이 불휘발성 메모리 장치(420)의 선택 메모리 셀들은 소거 상태(E) 및 제 1 내지 제 7 프로그램 상태들(P1~P7) 중 어느 하나의 상태를 갖도록 프로그램될 수 있다. 선택 메모리 셀들이 프로그램된 후 소정의 시간이 경과한 경우, 선택 메모리 셀들의 문턱 전압 산포들은 각각 IVS 현상에 의해 소거 상태(E) 및 프로그램 상태들(P1'~P7')로 변화할 것이다.
이때, 메모리 컨트롤러(410)는 타이머(418) 및 프로그램 타임 스탬프 테이블(PST)을 기반으로 프로그램 경과 시간을 검출하고, 검출된 프로그램 경과 시간 및 선택된 서브 룩 업 테이블을 기반으로 복수의 읽기 전압들의 전압 레벨들을 조절할 수 있다. 즉, 메모리 컨트롤러(410)는 검출된 프로그램 경과 시간 및 선택된 서브 룩 업 테이블을 기반으로 선택 메모리 셀들의 전하 손실을 검출할 수 있다. 메모리 컨트롤러(410)는 선택 메모리 셀들의 전하 손실을 기반으로 복수의 읽기 전압들의 레벨들을 조절할 것이다. 예를 들어, 메모리 컨트롤러(410)는 도 20에 도시된 바와 같이 제 1 내지 제 7 읽기 전압들(Vrd1~Vrd7)의 레벨을 결정할 수 있다.
S330 단계에서, 메모리 컨트롤러(410)는 조절된 읽기 전압을 기반으로 읽기 동작을 수행할 수 있다. 도 20에 도시된 바와 같이 메모리 컨트롤러(410)에 의해 조절된 읽기 전압들을 기반으로 읽기 동작을 수행할 경우, IVS 현상에 의한 읽기 오류가 감소될 것이다.
도 21은 본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 시스템을 보여주는 블록도이다. 도 21을 참조하면, 불휘발성 메모리 시스템(500)은 메모리 컨트롤러(510) 및 불휘발성 메모리 장치(520)를 포함한다. 메모리 컨트롤러(510)는 IVS 평가부(511), IVS 평가 테이블(512), 타이머(518), 프로그램 타임 스탬프 테이블(PTS), 룩 업 테이블(519) 및 경과 시간 추정부(51a)를 포함한다. 불휘발성 메모리 장치(520)는 프로그램 타임 스탬프 테이블(PTS)을 포함한다. 메모리 컨트롤러(510), IVS 평가부(511), IVS 평가 테이블(512), 타이머(518), 프로그램 타임 스탬프 테이블(PTS), 룩 업 테이블(519), 및 불휘발성 메모리 장치(520)는 도 1 내지 도 17을 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
도 21을 참조하면, 타이머(518)는 외부로부터 클럭을 수신하고, 수신된 클럭을 카운팅하여 현재 시간(또는 절대 시간)을 생성할 수 있다. 또는 타이머(518)는 기준 클럭을 생성하고, 생성된 기준 클럭을 카운팅하여 현재 시간(또는 절대 시간)을 생성할 수 있다. 이때, 불휘발성 메모리 시스템(500)이 파워 오프될 경우, 타이머(518)는 리셋되어 현재 시간을 생성할 수 없게 된다. 이 경우, 파워 오프동안의 파워 오프 경과 시간을 검출할 수 없기 때문에, 최적의 읽기 전압 제어가 어려운 문제점이 있다.
본 발명의 또 다른 실시 예에 따른 경과 시간 추정부(51a)는 불휘발성 메모리 시스템(500)이 파워 오프된 후 파워 온될 경우, IVS 평가 테이블(512)을 참조하여 파워 오프 경과 시간을 검출하고, 현재 시간을 복원할 수 있다.
도 22는 도 21에 도시된 메모리 컨트롤러의 파워 오프 경과 시간 검출 방법을 보여주는 순서도이다. 도 23은 도 22의 동작을 설명하기 위한 도면이다. 간결한 설명을 위하여 파워 오프 경과 시간은 가장 최근에 평가 데이터(DATA_e)가 프로그램된 시점으로부터 파워 온 시점까지의 시간인 것으로 가정한다.
도 21 내지 도 23을 참조하면, S410 단계에서, 제 2 시점(t2)에 불휘발성 메모리 시스템(500)이 파워 오프된다. S420 단계에서, 파워 오프된 후 소정의 시간이 경과한 뒤에 제 3 시점(t3)에서 불휘발성 메모리 시스템(500)이 파워 온된다.
S430 단계에서, 메모리 컨트롤러(510)는 IVS 평가 테이블(512)을 참조하여 파워 오프 경과 시간을 검출할 수 있다. 예를 들어, 메모리 컨트롤러(510)는 파워 오프 되기 전에,(즉, 제 2 시점(t2) 전에) 제 1 시점(t1)에서 제 1 메모리 셀들에 평가 데이터(DATA_e)를 프로그램할 수 있다. 제 1 시점(t1)은 불휘발성 메모리 시스템(500)이 파워 오프되기 전 가장 최근에 IVS 평가가 수행된 시점 또는 가장 최근에 평가 데이터(DATA_e)가 프로그램된 시점일 수 있다.
메모리 컨트롤러(510)는 IVS 평가 테이블(512)을 참조하여 제 1 메모리 셀들의 전하 손실을 검출할 수 있다. 메모리 컨트롤러(510)는 검출된 전하 손실 및 룩 업 테이블(519, 또는 선택된 서브 룩 업 테이블)을 기반으로 제 1 시점(t1) 및 제 3 시점(t3) 사이의 시간을 검출할 수 있다. 즉, 메모리 컨트롤러(510)는 가장 최근에 평가 데이터(DATA_e)가 프로그램된 시점으로부터 파워 온 시점까지의 시간(다시 말해서, 파워 오프 경과 시간)을 검출할 수 있다.
S440 단계에서, 메모리 컨트롤러(510)는 검출된 파워 오프 경과 시간 및 IVS 평가 테이블(512)에 저장된 가장 최근에 평가 데이터가 프로그램된 시점(즉, 제 1 시점(t1))을 기반으로 현재 시간을 복원할 수 있다.
도 24는 본 발명의 실시 예들에 따른 불휘발성 메모리 시스템이 적용된 메모리 카드 시스템을 보여주는 블록도이다. 도 24를 참조하면, 메모리 카드 시스템(1000)은 컨트롤러(1100), 불휘발성 메모리(1200), 및 커넥터(1300)를 포함한다.
컨트롤러(1100)는 불휘발성 메모리(1200)와 연결된다. 컨트롤러(1100)는 불휘발성 메모리(1200)를 액세스하도록 구성된다. 예를 들어, 컨트롤러(1200)는 불휘발성 메모리(1100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 불휘발성 메모리(1100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 불휘발성 메모리(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
예시적으로, 컨트롤러(1100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
컨트롤러(1100)는 커넥터(1300)를 통해 외부 장치와 통신할 수 있다. 컨트롤러(1100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 컨트롤러(1200)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage) 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다.
예시적으로, 컨트롤러(1100) 및 불휘발성 메모리(1200)는 도 1 내지 도 23을 참조하여 설명된 메모리 컨트롤러 및 불휘발성 메모리 장치들을 포함할 수 있다. 불휘발성 메모리(1200)는 EPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
예시적으로, 컨트롤러(1100) 및 불휘발성 메모리(1200)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(1200) 및 불휘발성 메모리(1100)는 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 컨트롤러(1100) 및 불휘발성 메모리(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 불휘발성 메모리(1200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
불휘발성 메모리(1200) 또는 메모리 시스템(1000)은 다양한 형태의 패키지로 실장될 수 있다. 예를 들면, 불휘발성 메모리(1200) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 25은 본 발명에 따른 불휘발성 메모리 시스템이 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다. 도 25를 참조하면, SSD 시스템(2000)은 호스트(2100) 및 SSD(2200)를 포함한다. SSD(2200)는 신호 커넥터(2001)를 통해 호스트(2100)와 신호(SIG)를 주고 받고, 전원 커넥터(2002)를 통해 전원(PWR)을 입력받는다. SSD(2200)는 SSD 컨트롤러(2210), 복수의 플래시 메모리들(2221~222n), 보조 전원 장치(4230), 및 버퍼 메모리(4240)를 포함한다.
SSD 컨트롤러(2210)는 호스트(2100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(2221~222n)을 제어할 수 있다. 예시적으로, SSD 컨트롤러(2210) 및 복수의 플래시 메모리들(2221~222n)은 도 1 내지 도 28을 참조하여 설명된 메모리 컨트롤러 및 불휘발성 메모리 장치를 포함할 수 있다.
보조 전원 장치(2230)는 전원 커넥터(2002)를 통해 호스트(2100)와 연결된다. 보조 전원 장치(2230)는 호스트(2100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 보조 전원 장치(2230)는 호스트(2100)로부터의 전원 공급이 원활하지 않을 경우, SSD 시스템(2000)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(2230)는 SSD(2200) 내에 위치할 수도 있고, SSD(2200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(2230)는 메인 보드에 위치하며, SSD(2200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(2240)는 SSD(2200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(2240)는 호스트(2100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(2221~222n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(2221~222n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(2240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, SRAM 등과 같은 휘발성 메모리 또는 FRAM ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다.
예시적으로, SSD 컨트롤러(2210)는 도 1 내지 도 23을 참조하여 설명된 동작 방법을 기반으로 동작할 수 있다.
도 26은 본 발명에 따른 불휘발성 메모리 시스템이 적용된 사용자 시스템을 보여주는 블록도이다. 도 26을 참조하면, 사용자 시스템(3000)은 애플리케이션 프로세서(3100), 메모리 모듈(3200), 네트워크 모듈(3300), 스토리지 모듈(3400), 및 사용자 인터페이스(3500)를 포함한다.
애플리케이션 프로세서(3100)는 사용자 시스템(3000)에 포함된 구성 요소들, 운영체제(OS; Operating System)를 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(3100)는 사용자 시스템(3000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(3100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(3200)은 사용자 시스템(3000)의 주메모리, 동작 메모리, 버퍼 메모리 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(3200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다.
네트워크 모듈(3300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(3300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-DI 등과 같은 무선 통신을 지원할 수 있다.
스토리지 모듈(3400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(3400)은 애플리케이션 프로세서(3100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(3400)은 스토리지 모듈(3400)에 저장된 데이터를 애플리케이션 프로세서(3100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(3400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자로 구현될 수 있다.
예시적으로, 스토리지 모듈(3400)은 도 1 내지 도 23을 참조하여 설명된 불휘발성 메모리 시스템일 수 있다. 스토리지 모듈(3400)은 도 1 내지 도 23을 참조하여 설명된 동작 방법을 기반으로 동작할 수 있다.
사용자 인터페이스(3500)는 애플리케이션 프로세서(3100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(3500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(3500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
상술된 본 발명의 실시 예들에 따르면, 메모리 컨트롤러는 불휘발성 메모리 장치에 IVS 평가를 위한 평가 데이터를 프로그램하고, 주기적으로 평가 데이터가 저장된 메모리 셀들에 대한 IVS 평가를 수행한다. 메모리 컨트롤러는 IVS 평가의 평가 결과를 IVS 평가 테이블에 저장한다. 메모리 컨트롤러는 IVS 평가 테이블을 기반으로 복수의 읽기 전압들의 레벨을 조절하거나 또는 파워 온/리셋시 파워 오프 경과 시간을 검출하여 현재 시간을 복원할 수 있다. 따라서, 향상된 신뢰성을 갖는 불휘발성 메모리 시스템이 제공된다.
본 발명의 상세한 설명에서는 구체적인 실시 예들에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100, 200, 300, 400, 500 : 불휘발성 메모리 시스템
110, 210, 310, 410, 510 : 메모리 컨트롤러
120, 220, 320, 420, 520 : 불휘발성 메모리 장치
111, 211, 311, 411, 511 : IVS 평가부
112, 212, 312, 412, 512 : IVS 평가 테이블
DATA_e : 평가 데이터
BLK_ivs : IVS 블록
CMD_ivs : IVS 평가 커맨드
418 : 타이머
PTS : 프로그램 타임 스탬프 테이블
419 : 룩 업 테이블
51a : 경과 시간 추정부

Claims (10)

  1. 복수의 메모리 셀들을 포함하는 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러의 동작 방법에 있어서,
    상기 복수의 메모리 셀들 중 미리 정해진 메모리 셀들에 평가 데이터를 프로그램하는 단계;
    상기 평가 데이터가 프로그램된 시점으로부터 경과 시간이 경과한 후, 상기 미리 정해진 메모리 셀들에 대한 전하 손실 평가를 수행하는 단계;
    상기 전하 손실 평가의 결과를 저장하는 단계; 및
    상기 전하 손실 평가의 상기 저장된 결과를 기반으로 상기 불휘발성 메모리 장치에서 사용되는 복수의 읽기 전압들의 레벨들을 조절하는 단계를 포함하고,
    상기 전하 손실 평가는 상기 평가 데이터가 프로그램된 시점으로부터 경과된 상기 경과 시간에 따른 상기 미리 정해진 메모리 셀들의 문턱 전압 변화량을 검출하는 동작을 포함하고,
    상기 복수의 읽기 전압들의 레벨들을 조절하는 단계는:
    상기 전하 손실 평가의 상기 저장된 결과를 기반으로 복수의 서브 룩 업 테이블들 중 하나를 선택하는 단계; 및
    상기 선택된 하나의 서브 룩 업 테이블을 기반으로 상기 읽기 전압들의 레벨들을 조절하는 단계를 포함하고,
    상기 복수의 서브 룩 업 테이블들 각각은 프로그램 경과 시간에 대한 상기 문턱 전압 변화량 및 상기 복수의 읽기 전압들의 레벨들의 정보를 포함하는 동작 방법.
  2. 제 1 항에 있어서,
    상기 전하 손실 평가는 주기적으로 수행되는 동작 방법.
  3. 제 1 항에 있어서,
    상기 전하 손실 평가의 상기 결과를 저장하는 단계는:
    상기 미리 정해진 메모리 셀들의 물리적 어드레스, 상기 평가 데이터가 프로그램된 시점으로부터 경과된 상기 경과 시간, 및 상기 검출된 문턱 전압 변화량을 저장하는 단계를 포함하는 동작 방법.
  4. 제 1 항에 있어서,
    상기 평가 데이터는 상기 복수의 메모리 셀들의 복수의 프로그램 상태들 중 최상위 프로그램 상태로 상기 미리 정해진 메모리 셀들이 프로그램되도록 설정된 데이터인 동작 방법.
  5. 제 1 항에 있어서,
    상기 전하 손실 평가의 상기 결과를 저장하는 단계는:
    상기 미리 정해진 메모리 셀들의 물리적 어드레스 및 상기 평가 데이터가 프로그램된 시점을 저장하는 단계를 포함하는 동작 방법.
  6. 제 1 항에 있어서,
    상기 미리 정해진 메모리 셀들에 대해 상기 전하 손실 평가를 수행하는 단계는:
    기준 전압을 사용하여 상기 미리 정해진 메모리 셀들을 읽는 단계;
    상기 읽기의 결과를 기반으로 상기 미리 정해진 메모리 셀들의 온-셀들의 개수를 검출하는 단계; 및
    상기 검출된 온-셀들의 개수를 기반으로 문턱 전압 변화량을 검출하는 단계를 포함하는 동작 방법.
  7. 제 1 항에 있어서,
    상기 미리 정해진 메모리 셀들에 대한 상기 전하 손실 평가를 수행하는 단계는:
    상기 미리 정해진 메모리 셀들의 문턱 전압 산포의 하한 값의 변화량을 기반으로 상기 문턱 전압 변화량을 검출하는 단계를 포함하는 동작 방법.
  8. 삭제
  9. 제 1 항에 있어서,
    파워-오프 이후에 파워-온시, 상기 미리 정해진 메모리 셀들 및 상기 전하 손실 평가의 상기 저장된 결과를 기반으로 파워-오프 경과 시간을 검출하는 단계; 및
    상기 검출된 파워-오프 경과 시간을 기반으로 현재 시간을 복원하는 단계를 더 포함하는 동작 방법.
  10. 복수의 메모리 셀들을 포함하는 불휘발성 메모리 장치; 및
    상기 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고,
    상기 메모리 컨트롤러는 상기 복수의 메모리 셀들 중 미리 정해진 메모리 셀들에 평가 데이터를 프로그램하고, 상기 평가 데이터가 프로그램된 시점으로부터 소정의 시간이 경과한 후에 상기 평가 데이터가 저장된 메모리 셀들에 대하여 전하 손실 평가를 수행하고, 상기 전하 손실 평가 결과를 전하 손실 평가 테이블에 저장하고,
    상기 전하 손실 평가는 상기 평가 데이터가 프로그램된 시점으로부터 시간이 경과한 시간에 따라 상기 미리 정해진 메모리 셀들의 문턱 전압 변화량을 검출하는 동작을 가리키고,
    상기 메모리 컨트롤러는 상기 전하 손실 평가 테이블을 기반으로 복수의 서브 룩 업 테이블들 중 하나를 선택하고, 상기 선택된 하나의 서브 룩 업 테이블을 기반으로 상기 불휘발성 메모리 장치에서 사용되는 복수의 읽기 전압들의 레벨들을 조절하고,
    상기 복수의 서브 룩 업 테이블들 각각은 프로그램 경과 시간에 대한 상기 문턱 전압 변화량 및 상기 복수의 읽기 전압들의 레벨들의 정보를 포함하는 불휘발성 메모리 시스템.

KR1020140069367A 2014-06-09 2014-06-09 불휘발성 메모리 시스템 및 메모리 컨트롤러의 동작 방법 KR102218722B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140069367A KR102218722B1 (ko) 2014-06-09 2014-06-09 불휘발성 메모리 시스템 및 메모리 컨트롤러의 동작 방법
US14/728,345 US9355738B2 (en) 2014-06-09 2015-06-02 Nonvolatile memory system and operating method of memory controller

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140069367A KR102218722B1 (ko) 2014-06-09 2014-06-09 불휘발성 메모리 시스템 및 메모리 컨트롤러의 동작 방법

Publications (2)

Publication Number Publication Date
KR20150141238A KR20150141238A (ko) 2015-12-18
KR102218722B1 true KR102218722B1 (ko) 2021-02-24

Family

ID=54770101

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140069367A KR102218722B1 (ko) 2014-06-09 2014-06-09 불휘발성 메모리 시스템 및 메모리 컨트롤러의 동작 방법

Country Status (2)

Country Link
US (1) US9355738B2 (ko)
KR (1) KR102218722B1 (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160005264A (ko) * 2014-07-04 2016-01-14 삼성전자주식회사 저장 장치 및 그것의 읽기 방법들
US9431121B2 (en) * 2014-10-24 2016-08-30 Micron Technology, Inc. Read voltage adjustment
US20160378151A1 (en) * 2015-06-26 2016-12-29 Intel Corporation Rack scale architecture (rsa) and shared memory controller (smc) techniques of fast zeroing
CN107204204B (zh) * 2016-03-16 2020-01-31 建兴储存科技(广州)有限公司 固态储存装置的断电期间估计方法
KR102392056B1 (ko) * 2017-12-27 2022-04-28 삼성전자주식회사 메모리 장치의 데이터 독출 방법, 메모리 컨트롤러의 제어 방법 및 이들을 포함하는 저장 장치
US10714187B2 (en) * 2018-01-11 2020-07-14 Raymx Microelectronics Corp. Memory control device for estimating time interval and method thereof
US10872009B2 (en) * 2018-02-08 2020-12-22 Micron Technology, Inc. Mitigating a voltage condition of a memory cell in a memory sub-system
US20190354482A1 (en) * 2018-05-21 2019-11-21 Microsoft Technology Licensing, Llc Time-based mechanism supporting flush operation
US10446237B1 (en) * 2018-06-29 2019-10-15 Micron Technology, Inc. Temperature sensitive NAND programming
KR20200121654A (ko) * 2019-04-16 2020-10-26 삼성전자주식회사 문턱전압 산포 특성을 향상한 메모리 컨트롤러, 메모리 시스템 및 그 동작방법
US11227666B1 (en) * 2020-08-07 2022-01-18 Micron Technology, Inc. Track charge loss based on signal and noise characteristics of memory cells collected in calibration operations
US20230057289A1 (en) * 2021-08-17 2023-02-23 Micron Technology, Inc. Charge loss compensation during read operations in a memory device

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7593259B2 (en) 2006-09-13 2009-09-22 Mosaid Technologies Incorporated Flash multi-level threshold distribution scheme
KR100888842B1 (ko) * 2007-06-28 2009-03-17 삼성전자주식회사 읽기 전압을 최적화할 수 있는 플래시 메모리 장치 및그것의 독출 전압 설정 방법
US8369155B2 (en) 2007-08-08 2013-02-05 Hynix Semiconductor Inc. Operating method in a non-volatile memory device
US7800951B2 (en) 2007-08-20 2010-09-21 Marvell World Trade Ltd. Threshold voltage digitizer for array of programmable threshold transistors
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
KR101578518B1 (ko) 2009-07-07 2015-12-17 삼성전자주식회사 불휘발성 메모리 장치의 읽기 방법 및 그것을 포함하는 메모리 시스템
US8661184B2 (en) 2010-01-27 2014-02-25 Fusion-Io, Inc. Managing non-volatile media
KR101691092B1 (ko) 2010-08-26 2016-12-30 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US8553466B2 (en) 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
US9536970B2 (en) 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
US8737136B2 (en) 2010-07-09 2014-05-27 Stec, Inc. Apparatus and method for determining a read level of a memory cell based on cycle information
KR101682666B1 (ko) 2010-08-11 2016-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템
US8374029B2 (en) 2011-03-15 2013-02-12 Texas Instruments Incorporated Electrically addressed non-volatile memory maintentance
KR101925384B1 (ko) * 2011-05-17 2019-02-28 삼성전자주식회사 불휘발성 메모리를 포함하는 메모리 시스템 및 불휘발성 메모리의 제어 방법
US8645773B2 (en) 2011-06-30 2014-02-04 Seagate Technology Llc Estimating temporal degradation of non-volatile solid-state memory
US9063844B2 (en) 2011-09-02 2015-06-23 SMART Storage Systems, Inc. Non-volatile memory management system with time measure mechanism and method of operation thereof
US8406053B1 (en) 2011-09-21 2013-03-26 Sandisk Technologies Inc. On chip dynamic read for non-volatile storage
US8611157B2 (en) 2011-12-22 2013-12-17 Sandisk Technologies Inc. Program temperature dependent read
US9135106B2 (en) 2012-05-22 2015-09-15 Hgst Technologies Santa Ana, Inc. Read level adjustment using soft information
US8867271B2 (en) 2012-05-30 2014-10-21 Sandisk Technologies Inc. Threshold voltage adjustment for a select gate transistor in a stacked non-volatile memory device
US20130343125A1 (en) * 2012-06-22 2013-12-26 Mosaid Technologies Incorporated Apparatus and methods for carrying out operations in a non-volatile memory cell having multiple memory states
KR20140072637A (ko) * 2012-12-05 2014-06-13 삼성전자주식회사 비휘발성 메모리 장치 및 메모리 컨트롤러의 동작 방법
KR102222463B1 (ko) 2014-03-14 2021-03-03 삼성전자주식회사 저장 장치 및 그것의 타이머 설정 방법 및 구동 방법들

Also Published As

Publication number Publication date
US20150357043A1 (en) 2015-12-10
US9355738B2 (en) 2016-05-31
KR20150141238A (ko) 2015-12-18

Similar Documents

Publication Publication Date Title
KR102285994B1 (ko) 불휘발성 메모리 시스템 및 메모리 컨트롤러의 동작 방법
KR102218722B1 (ko) 불휘발성 메모리 시스템 및 메모리 컨트롤러의 동작 방법
KR102250423B1 (ko) 불휘발성 메모리 시스템 및 그것의 동작 방법
KR102290974B1 (ko) 불휘발성 메모리 장치, 메모리 컨트롤러 및 그것들을 포함하는 불휘발성 메모리 시스템의 동작 방법
KR102190241B1 (ko) 메모리 컨트롤러의 동작 방법 및 불휘발성 메모리 시스템
KR102636039B1 (ko) 불휘발성 메모리 장치 및 그것의 읽기 방법 및 카피백 방법
KR102190694B1 (ko) 불휘발성 메모리 시스템 및 그것의 동작 방법
KR102435027B1 (ko) 불휘발성 메모리 장치 및 그것의 읽기 방법
KR102397016B1 (ko) 불휘발성 메모리 시스템의 동작 방법
KR102321501B1 (ko) 불휘발성 메모리 장치 및 그것을 포함하는 스토리지 장치의 동작 방법
KR102271462B1 (ko) 불휘발성 메모리 장치, 그것의 동작 방법, 및 그것의 프로그램 방법
KR102311916B1 (ko) 스토리지 장치
KR102333743B1 (ko) 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법
US11416174B2 (en) Memory device and method of operating the same
KR20190143310A (ko) 저장 장치 및 그 동작 방법
US10937503B2 (en) Memory device and method of operating the same
KR102292172B1 (ko) 불휘발성 메모리 장치 및 메모리 컨트롤러의 동작 방법
KR20210105728A (ko) 메모리 장치 및 그 동작 방법
KR20220055717A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20200017034A (ko) 메모리 컨트롤러
KR20220075684A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20230031696A (ko) 메모리 장치 및 그것의 동작 방법
KR20210071314A (ko) 메모리 시스템, 메모리 컨트롤러 및 그 동작 방법
KR20230167533A (ko) 메모리 장치 및 그것의 동작 방법
KR20210054187A (ko) 메모리 시스템, 메모리 장치 및 메모리 시스템의 동작 방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant