KR102397016B1 - 불휘발성 메모리 시스템의 동작 방법 - Google Patents
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Abstract
본 발명의 실시 예에 따른 불휘발성 메모리 시스템의 동작 방법은 시작 샘플링 전압을 기반으로 복수의 메모리 셀들의 온-셀 개수를 검출하는 단계; 검출된 온-셀 개수 및 기준 값을 비교하는 단계; 비교 결과를 기반으로 복수의 샘플링 전압들을 설정하는 단계; 복수의 샘플링 전압들을 기반으로 복수의 메모리 셀들에 대한 샘플링 동작을 수행하는 단계; 및 샘플링 동작의 결과를 기반으로 복수의 프로그램 상태들 중 어느 하나의 프로그램 상태를 판별하는 최적 읽기 전압을 검출하는 단계를 포함한다.
Description
본 발명은 반도체 메모리에 관한 것으로서, 더욱 상세하게는 불휘발성 메모리 장치의 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불 휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불 휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다.
플래시 메모리 장치는 대용량, 저소음 등의 장점으로 인하여 다양한 분야에서 사용된다. 플래시 메모리는 메모리 셀들의 문턱 전압을 변화시킴으로써 데이터를 저장한다. 플래시 메모리 장치는 소정의 읽기 전압들을 사용하여 메모리 셀들의 문턱 전압을 감지하고 저장된 데이터를 판독한다. 그러나, 다양한 요인들로 인하여 플래시 메모리 장치에 저장된 데이터에 에러가 포함될 수 있다. 최근에는 이러한 에러들을 복구하기 위한 다양한 기술들이 개발되고 있다.
본 발명의 목적은 온-셀 개수 및 기준 값을 비교하여 샘플링 방향을 설정함으로써 최적 읽기 전압을 검출의 신뢰성을 향상시키는 불휘발성 메모리 시스템을 제공하는데 있다.
본 발명의 실시 예에 따른 복수의 프로그램 상태들을 갖는 복수의 메모리 셀들을 포함하는 불휘발성 메모리 및 상기 불휘발성 메모리를 제어하는 메모리 컨트롤러를 포함하는 불휘발성 메모리 시스템의 동작 방법은 시작 샘플링 전압을 기반으로 상기 복수의 메모리 셀들의 온-셀 개수를 검출하는 단계; 상기 검출된 온-셀 개수 및 기준 값을 비교하는 단계; 상기 비교 결과를 기반으로 복수의 샘플링 전압들을 설정하는 단계; 상기 복수의 샘플링 전압들을 기반으로 상기 복수의 메모리 셀들에 대한 샘플링 동작을 수행하는 단계; 및 상기 샘플링 동작의 결과를 기반으로 상기 복수의 프로그램 상태들 중 어느 하나의 프로그램 상태를 판별하는 최적 읽기 전압을 검출하는 단계를 포함한다.
실시 예로서, 상기 시작 샘플링 전압을 기반으로 상기 복수의 메모리 셀들 중 온-셀 개수를 검출하는 단계는, 상기 복수의 메모리 셀들로부터 데이터를 읽는 단계; 상기 읽은 데이터의 에러를 검출 및 정정하는 단계; 및 상기 읽은 데이터의 에러를 정정할 수 없는 경우, 상기 시작 샘플링 전압을 기반으로 상기 복수의 메모리 셀들 중 온-셀 개수를 검출하는 단계를 포함한다.
실시 예로서, 상기 비교 결과를 기반으로 상기 복수의 샘플링 전압들을 설정하는 단계는 상기 검출된 온-셀 개수가 상기 기준 값보다 큰 경우, 상기 복수의 샘플링 전압들은 상기 시작 샘플링 전압보다 낮도록 설정되고, 상기 검출된 온-셀 개수가 상기 기준 값보다 크지 않은 경우, 상기 복수의 샘플링 전압들은 상기 시작 샘플링 전압 전압보다 높도록 설정하는 단계를 포함한다.
실시 예로서, 상기 복수의 샘플링 전압들을 기반으로 상기 복수의 메모리 셀들에 대한 샘플링 동작을 수행하는 단계는, 상기 복수의 샘플링 전압들을 기반으로 상기 복수의 메모리 셀들에 대한 샘플링 동작을 수행하여, 복수의 샘플 데이터를 생성하는 단계; 및 상기 생성된 복수의 샘플 데이터를 기반으로 제1 내지 제3 값들을 검출하는 단계를 더 포함한다.
실시 예로서, 상기 샘플링 동작의 결과를 기반으로 상기 복수의 프로그램 상태들 중 어느 하나의 프로그램 상태를 판별하는 상기 최적 읽기 전압을 검출하는 단계는 상기 제1 내지 제3 값들을 비교하고, 상기 비교 결과에 따라 상기 복수의 메모리 셀들에 대한 추가 샘플링 동작 및 상기 최적 읽기 전압 검출 동작 중 어느 하나를 수행하는 단계를 포함한다.
실시 예로서, 상기 복수의 샘플링 전압들은 상기 시작 샘플링 전압 및 제1 내지 제3 샘플링 전압들을 포함하고, 상기 제1 값은 상기 시작 샘플링 전압 및 제1 내지 제3 샘플링 전압들 중 가장 낮은 샘플링 전압에 의해 검출된 값을 가리키고, 상기 제3 값은 상기 시작 샘플링 전압 및 제1 내지 제3 샘플링 전압들 중 가장 높은 샘플링 전압에 의해 검출된 값을 가리키고, 상기 비교 결과에 따라 상기 복수의 메모리 셀들에 대한 추가 샘플링 동작 및 상기 최적 읽기 전압 검출 동작 중 어느 하나를 수행하는 단계는 상기 제2 값이 상기 제1 및 제3 값들보다 작은 경우, 상기 제1 내지 제3 값들을 기반으로 상기 최적 읽기 전압을 검출하는 동작을 수행하고, 상기 제2 값이 상기 제1 또는 제3 값보다 작지 않은 경우, 상기 추가 샘플링 동작을 수행하는 단계를 포함한다.
실시 예로서, 상기 최적 읽기 전압을 검출하는 동작은 회귀 분석법을 기반으로 상기 제1 내지 제3 값들을 사용하여 상기 최적 읽기 전압을 검출하는 동작을 가리킨다.
실시 예로서, 상기 기준 값은 상기 복수의 프로그램 상태들 각각에 따라 서로 다른 값을 갖는다.
실시 예로서, 상기 기준 값은 상기 복수의 프로그램 상태들 각각에 대한 최적 읽기 전압들에 따른 온-셀 값을 가리킨다.
실시 예로서, 상기 복수의 메모리 셀들에 저장되는 데이터는 랜더마이징된 데이터이다.
본 발명의 다른 실시 예에 따른 복수의 메모리 셀들의 복수의 프로그램 상태들 중 어느 하나의 프로그램 상태를 판별하기 위한 최적 읽기 전압을 검출하는 저장 장치의 동작 방법은 제1 내지 제4 샘플링 전압들을 기반으로 상기 복수의 메모리 셀들을 샘플링하여 제1 내지 제3 값을 검출하는 단계; 상기 제1 내지 제3 값들을 비교하는 단계; 상기 제1 내지 제3 값들에 대한 비교 결과에 따라 상기 제1 내지 제4 샘플링 전압들 중 어느 하나의 샘플링 전압에 따른 온-셀 개수 및 기준 값을 비교하는 단계; 및 상기 온-셀 개수 및 상기 기준 값의 비교 결과에 따라 추가 샘플링 동작을 수행하여 상기 최적 읽기 전압을 검출하는 단계를 포함한다.
실시 예로서, 상기 제1 샘플링 전압은 상기 제2 샘플링 전압보다 작고, 상기 제2 샘플링 전압은 상기 제3 샘플링 전압보다 작고, 상기 제3 샘플링 전압은 상기 제4 샘플링 전압보다 작으며, 상기 제1 값은 상기 복수의 메모리 셀들 중 상기 제1 및 제2 샘플링 전압 사이에 포함된 문턱 전압을 갖는 메모리 셀들의 개수를 가리키고, 상기 제2 값은 상기 복수의 메모리 셀들 중 상기 제2 및 제3 샘플링 전압들 사이에 포함된 문턱 전압을 갖는 메모리 셀들의 개수를 가리키고, 상기 제3 값은 상기 복수의 메모리 셀들 중 상기 제3 및 제4 샘플링 전압들 사이에 포함된 문턱 전압을 갖는 메모리 셀들의 개수를 가리킨다.
실시 예로서, 상기 제1 내지 제3 값들을 비교하는 단계는, 상기 제2 값이 상기 제1 및 제3 값들 보다 작은지 비교하는 단계를 포함한다.
실시 예로서, 상기 제1 내지 제3 값들에 대한 비교 결과에 따라 상기 제1 내지 제4 샘플링 전압들 중 어느 하나의 샘플링 전압에 따른 온-셀 개수 및 기준 값을 비교하는 단계는 상기 제2 값이 상기 제1 또는 제3 값보다 작지 않은 경우 상기 상기 제1 내지 제4 샘플링 전압들 중 어느 하나의 샘플링 전압에 따른 온-셀 개수 및 기준 값을 비교하는 단계를 포함한다.
실시 예로서, 상기 온-셀 개수 및 상기 기준 값의 비교 결과에 따라 추가 샘플링 동작을 수행하여 상기 최적 읽기 전압을 검출하는 단계는 상기 온-셀 개수가 상기 기준 값보다 큰 경우, 상기 제1 내지 제4 샘플링 전압보다 낮은 샘플링 전압들을 기반으로 추가 샘플링 동작을 수행하고, 상기 온-셀 개수가 상기 기준 값보다 크지 않은 경우, 상기 제1 내지 제4 샘플링 전압보다 높은 샘플링 전압들을 기반으로 추가 샘플링 동작을 수행하는 단계를 포함한다.
실시 예로서, 상기 온-셀 개수 및 상기 기준 값의 비교 결과에 따라 추가 샘플링 동작을 수행하여 상기 최적 읽기 전압을 검출하는 단계는 상기 추가 샘플링 동작을 통해 검출된 값들을 비교하는 단계; 및 상기 비교 결과에 따라 상기 최적의 읽기 전압을 검출하는 동작 및 상기 추가 샘플링 동작을 더 수행하는 동작 중 어느 하나를 수행하는 단계를 더 포함한다.
실시 예로서, 상기 제1 내지 제4 샘플링 전압들을 기반으로 상기 복수의 메모리 셀들을 샘플링하여 제1 내지 제3 값을 검출하는 단계는 상기 복수의 메모리 셀들에 저장된 데이터를 읽는 단계; 상기 읽은 데이터의 에러를 검출 및 정정하는 단계; 및 상기 읽은 데이터의 에러를 정정할 수 없는 경우, 상기 제1 내지 제4 샘플링 전압들을 기반으로 상기 복수의 메모리 셀들을 샘플링하여 상기 제1 내지 제3 값들을 검출하는 단계를 포함한다.
실시 예로서, 상기 기준 값은 상기 복수의 메모리 셀들 중 상기 최적 읽기 전압보다 낮은 문턱 전압을 갖는 메모리 셀들의 개수를 가리킨다.
실시 예로서, 상기 검출된 최적의 읽기 전압을 기반으로 상기 복수의 메모리 셀들에 저장된 데이터를 읽는 단계를 더 포함한다.
실시 예로서, 상기 복수의 메모리 셀들에 저장되는 데이터는 랜더마이징된 데이터이다.
본 발명의 실시 예들에 따르면, 불휘발성 메모리 시스템은 온-셀 개수 및 기준값을 비교하여 샘플링 방향을 설정한다. 불휘발성 메모리 시스템은 설정된 샘플링 방향을 따라 샘플링 동작을 수행하여 최적 읽기 전압을 검출할 수 있다. 따라서, 향상된 신뢰성을 갖는 불휘발성 메모리 시스템이 제공된다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 시스템을 보여주는 블록도이다.
도 2는 도 1의 메모리 컨트롤러를 더욱 상세하게 보여주는 블록도이다.
도 3은 도 1의 불휘발성 메모리 장치를 상세하게 보여주는 블록도이다.
도 4는 도 1의 불휘발성 메모리 장치에 포함된 복수의 메모리 셀들의 문턱 전압 산포를 보여주는 산포도이다.
도 5 및 도 6은 메모리 컨트롤러의 최적 읽기 전압 검출 방법을 설명하기 위한 도면들이다.
도 7은 본 발명의 실시 예에 따른 메모리 컨트롤러의 동작 방법을 보여주는 순서도이다.
도 8 및 도 9는 도 7의 동작 방법을 상세하게 설명하기 위한 도면들이다.
도 10은 하나의 워드라인과 연결된 복수의 메모리 셀들의 문턱 전압 산포 및 이에 대응하는 온-셀 개수를 보여주는 그래프들이다.
도 11은 본 발명의 다른 실시 예에 따른 불휘발성 메모리 시스템의 동작을 보여주는 순서도이다.
도 12 및 도 13은 도 11의 동작 방법을 상세하게 설명하기 위한 도면들이다.
도 14는 본 발명의 또 다른 실시 예에 따른 메모리 컨트롤러의 동작을 보여주는 순서도이다.
도 15 내지 도 17은 도 14의 동작을 상세하게 설명하기 위한 도면들이다.
도 18은 본 발명의 또 다른 실시 예에 따른 메모리 컨트롤러의 동작을 보여주는 순서도이다.
도 19는 도 18의 S430 단계를 설명하기 위한 도면이다.
도 20은 본 발명의 또 다른 실시 예를 설명하기 위한 도면이다.
도 21은 본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 시스템을 보여주는 블록도이다.
도 22는 본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 시스템을 보여주는 블록도이다.
도 23은 본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 시스템을 보여주는 블록도이다.
도 24는 본 발명의 실시 예들에 따른 불휘발성 메모리 장치에 포함된 복수의 메모리 블록들 중 제1 메모리 블록을 예시적으로 보여주는 회로도이다.
도 25는 본 발명의 실시 예들에 따른 불휘발성 메모리 시스템이 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 26는 본 발명에 따른 불휘발성 메모리 시스템이 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 27은 본 발명에 따른 불휘발성 메모리 시스템이 적용된 사용자 시스템을 보여주는 블록도이다.
도 2는 도 1의 메모리 컨트롤러를 더욱 상세하게 보여주는 블록도이다.
도 3은 도 1의 불휘발성 메모리 장치를 상세하게 보여주는 블록도이다.
도 4는 도 1의 불휘발성 메모리 장치에 포함된 복수의 메모리 셀들의 문턱 전압 산포를 보여주는 산포도이다.
도 5 및 도 6은 메모리 컨트롤러의 최적 읽기 전압 검출 방법을 설명하기 위한 도면들이다.
도 7은 본 발명의 실시 예에 따른 메모리 컨트롤러의 동작 방법을 보여주는 순서도이다.
도 8 및 도 9는 도 7의 동작 방법을 상세하게 설명하기 위한 도면들이다.
도 10은 하나의 워드라인과 연결된 복수의 메모리 셀들의 문턱 전압 산포 및 이에 대응하는 온-셀 개수를 보여주는 그래프들이다.
도 11은 본 발명의 다른 실시 예에 따른 불휘발성 메모리 시스템의 동작을 보여주는 순서도이다.
도 12 및 도 13은 도 11의 동작 방법을 상세하게 설명하기 위한 도면들이다.
도 14는 본 발명의 또 다른 실시 예에 따른 메모리 컨트롤러의 동작을 보여주는 순서도이다.
도 15 내지 도 17은 도 14의 동작을 상세하게 설명하기 위한 도면들이다.
도 18은 본 발명의 또 다른 실시 예에 따른 메모리 컨트롤러의 동작을 보여주는 순서도이다.
도 19는 도 18의 S430 단계를 설명하기 위한 도면이다.
도 20은 본 발명의 또 다른 실시 예를 설명하기 위한 도면이다.
도 21은 본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 시스템을 보여주는 블록도이다.
도 22는 본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 시스템을 보여주는 블록도이다.
도 23은 본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 시스템을 보여주는 블록도이다.
도 24는 본 발명의 실시 예들에 따른 불휘발성 메모리 장치에 포함된 복수의 메모리 블록들 중 제1 메모리 블록을 예시적으로 보여주는 회로도이다.
도 25는 본 발명의 실시 예들에 따른 불휘발성 메모리 시스템이 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 26는 본 발명에 따른 불휘발성 메모리 시스템이 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 27은 본 발명에 따른 불휘발성 메모리 시스템이 적용된 사용자 시스템을 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술 분야에서 통상의 기술을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세하게 설명하기 위하여 본 발명의 실시 예들을 첨부된 도면들을 참조하여 설명하기로 한다.
본 발명에 따르면, 특정 프로그램 상태를 판별하기 위한 최적 읽기 전압을 검출할 때, 불휘발성 메모리 시스템은 온-셀 개수 및 기준 값을 비교하여 샘플링 방향을 설정할 수 있다. 이로 인하여, 메모리 셀들의 급격한 문턱 전압 변화 상황에서도 최적 읽기 전압 검출의 신뢰성이 향상된다. 따라서, 향상된 신뢰성을 갖는 불휘발성 메모리 시스템이 제공된다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 시스템을 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 시스템(100)은 메모리 컨트롤러(110) 및 불휘발성 메모리 장치(120)를 포함한다. 메모리 컨트롤러(110)는 외부 장치(예를 들어, 호스트, AP 등)의 요청에 따라 불휘발성 메모리 장치(120)에 데이터(DATA)를 기입하거나 또는 불휘발성 메모리 장치(120)에 저장된 데이터를 읽을 수 있다. 예를 들어, 메모리 컨트롤러(110)는 어드레스(ADDR), 커맨드(CMD), 및 제어 신호(CTRL)를 불휘발성 메모리 장치(120)로 전송할 수 있다. 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)와 데이터(DATA)를 주고 받을 수 있다.
불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)의 제어에 따라 데이터(DATA)를 기입하거나 또는 저장된 데이터(DATA)를 메모리 컨트롤러(110)로 전달할 수 있다. 불휘발성 메모리 장치(120)는 복수의 메모리 블록들을 포함하고, 복수의 메모리 블록들 각각은 복수의 페이지들을 포함할 수 있다. 복수의 페이지들 각각은 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 셀들은 1-비트를 저장하는 싱글 레벨 셀(SLC; Single Level Cell) 또는 적어도 2-비트를 저장하는 멀티 레벨 셀(MLC; Multi Level Cel)일 수 있다.
메모리 컨트롤러(110)는 읽기 관리부(111), 및 에러 정정 회로 회로(112)를 포함할 수 있다. 읽기 관리부(111)는 불휘발성 메모리 장치(120)에 저장된 데이터를 읽기 위한 일련의 동작들을 관리할 수 있다.
에러 정정 회로(112)는 불휘발성 메모리 장치(120)로부터 수신된 데이터(DATA)의 에러를 검출 및 정정할 수 있다. 예를 들어, 불휘발성 메모리 장치(120)에 데이터가 기입될 때, 에러 정정 회로(112)는 기입될 데이터(DATA)에 대한 에러 정정 코드를 생성할 수 있다. 생성된 에러 정정 코드는 데이터(DATA)와 함께 불휘발성 메모리 장치(120)에 기입된다. 이 후, 기입된 데이터(DATA)가 읽어질 때, 에러 정정 회로(112)는 불휘발성 메모리 장치(120)에 기입된 에러 정정 코드를 기반으로 읽어진 데이터(DATA)의 에러를 검출 및 정정할 수 있다. 예시적으로, 에러 정정 회로(112)는 소정의 에러 정정 능력을 갖는다. 에러 정정 회로(112)의 에러 정정 능력을 초과하는 에러 비트는 정정할 수 없는 에러(UECC error; Uncorrectable errror correction code error)라 불리며, 정정할 수 없는 에러를 포함하는 데이터는 UECC 데이터라 불린다.
에러 정정 회로(112)에 의해 정정되지 않는 에러를 포함하는 데이터(즉, UECC 데이터)가 읽어진 경우, 읽기 관리부(111)는 불휘발성 메모리 장치(120)로부터 복수의 샘플 데이터(SD1~SDn)를 수신하고, 수신된 복수의 샘플 데이터(SD1~SDn)를 기반으로 복수의 읽기 전압들을 제어할 수 있다. 예시적으로, 복수의 샘플 데이터(SD1~SDn)는 각각 서로 다른 읽기 전압(또는 샘플링 전압)에 의해 데이터(DATA)가 저장된 페이지로부터 읽어진(또는 샘플링된) 데이터일 수 있다.
예시적으로, 읽기 관리부(111)는 복수의 샘플 데이터(SD1~SDn) 중 어느 하나를 기반으로 샘플링 방향을 설정할 수 있다. 샘플링 방향은 샘플링 전압들이 증가하는 방향 또는 감소하는 방향을 가리킨다. 즉, 읽기 관리부(111)는 복수의 샘플 데이터(SD1~SDn) 중 어느 하나를 기반으로 메모리 셀들의 문턱 전압이 증가하는 방향으로 데이터(DATA)가 저장된 페이지를 샘플링하거나 또는 메모리 셀들의 문턱 전압이 감소하는 방향으로 데이터(DATA)가 저장된 페이지를 샘플링할 수 있다. 읽기 관리부(111)는 샘플링된 데이터(즉, SD1~SDn)를 기반으로 최적 읽기 전압을 검출할 수 있다. 읽기 관리부(111)의 샘플링 방법 및 최적 읽기 전압 검출 방법은 이하의 도면들을 참조하여 더욱 상세하게 설명된다.
도 2는 도 1의 메모리 컨트롤러를 더욱 상세하게 보여주는 블록도이다. 도 1 및 도 2를 참조하면, 메모리 컨트롤러(110)는 프로세서(113), SRAM(114), 에러 정정 회로(112), 랜더마이져(115), ROM(116), 호스트 인터페이스(117), 및 플래시 인터페이스(118)를 포함한다. 에러 정정 회로(112)는 도 1을 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
프로세서(113)는 메모리 컨트롤러(110)의 제반 동작을 제어할 수 있다. SRAM(114)은 메모리 컨트롤러(110)의 버퍼 메모리, 캐시 메모리, 또는 동작 메모리로서 사용될 수 있다. 예시적으로, 도 1을 참조하여 설명된 읽기 관리부(111)는 소프트웨어 형태로 제공되며, SRAM(114)에 저장될 수 있다. SRAM(114)에 저장된 읽기 관리부(111)는 프로세서(113)에 의해 구동될 수 있다.
랜더마이져(115)는 불휘발성 메모리 장치(120)에 저장된 데이터(DATA)를 랜더마이징할 수 있다. 예를 들어, 랜더마이져(115)는 불휘발성 메모리 장치(120)에 저장될 데이터를 워드 라인 단위로 랜더마이징할 수 있다.
예시적으로, 데이터 랜더마이징은 하나의 워드라인에 연결된 메모리 셀들이 동일한 비율의 프로그램 상태를 갖도록 데이터를 처리하는 것을 가리킨다. 예를 들어, 하나의 워드라인에 연결된 메모리 셀들이 각각 2-비트의 데이터를 저장하는 멀티 레벨 셀(MLC; Multi Level Cell)인 경우, 메모리 셀들 각각은 소거 상태 및 제 1 내지 제 3 프로그램 상태들 중 어느 하나의 상태를 가질 것이다. 이 때, 랜더마이져(115)는 하나의 메모리 셀들에 연결된 메모리 셀들 중 소거 상태를 갖는 메모리 셀들의 개수, 제 1 프로그램 상태를 갖는 메모리 셀들의 개수, 제 2 프로그램 상태를 갖는 메모리 셀들의 개수, 및 제 3 프로그램 상태를 갖는 메모리 셀들의 개수가 서로 실질적으로 동일하도록 데이터를 랜더마이징할 수 있다. 즉, 랜더마이징된 데이터(randomized data)가 저장된 메모리 셀들은 각각 실질적으로 동일한 개수의 프로그램 상태들을 가질 것이다. 예시적으로, 랜더마이져(117)는 불휘발성 메모리 장치(120)로부터 읽은 데이터를 디랜더마이징할 수 있다. 디랜더마이징은 랜더마이징된 데이터를 원래 데이터로 복원하는 동작을 가리킨다.
ROM(116)은 메모리 컨트롤러(110)가 동작하는데 요구되는 정보를 펌웨어 형태로 저장할 수 있다.
메모리 컨트롤러(110)는 호스트 인터페이스(117)를 통해 외부 장치(예를 들어, 호스트, AP 등)와 통신할 수 있다. 예시적으로, 호스트 인터페이스(117)는 USB (Universal Serial Bus), MMC (multimedia card), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface), NVMe(Nonvolatile Memory-express)와 같은 다양한 인터페이스들을 포함할 수 있다. 메모리 컨트롤러(110)는 플래시 인터페이스(117)는 통해 불휘발성 메모리 장치(120)와 통신할 수 있다. 예시적으로, 플래시 인터페이스(117)는 낸드 인터페이스를 포함할 수 있다.
도 3은 도 1의 불휘발성 메모리 장치를 상세하게 보여주는 블록도이다. 도 1 및 도 3을 참조하면, 불휘발성 메모리 장치(120)는 메모리 셀 어레이(121), 어드레스 디코더(122), 제어 로직 회로 및 전압 발생기(123), 및 입출력 회로(124)를 포함할 수 있다.
메모리 셀 어레이(121)는 복수의 메모리 블록들을 포함할 수 있다. 복수의 메모리 블록들 각각은 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 셀들은 복수의 워드라인들(WL)과 연결될 수 있다. 복수의 메모리 셀들 각각은 1-비트를 저장하는 싱글 레벨 셀(SLC; Single Level Cell) 또는 적어도 2-비트를 저장하는 멀티 레벨 셀(MLC; Multi Level Cell)일 수 있다.
어드레스 디코더(122)는 스트링 선택 라인들(SSL), 복수의 워드라인들(WL), 및 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(121)와 연결될 수 있다. 어드레스 디코더(122)는 메모리 컨트롤러(110)로부터 어드레스(ADDR)를 수신하고, 수신된 어드레스(ADDR)를 디코딩할 수 있다. 어드레스 디코더(122)는 디코딩된 어드레스를 기반으로 복수의 워드라인들의 전압을 제어할 수 있다.
제어 로직 회로 및 전압 발생기(123)는 메모리 컨트롤러(110)로부터 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있다. 제어 로직 회로 및 전압 발생기(123)는 수신된 신호들에 응답하여 메모리 셀 어레이(121)에 데이터(DATA)가 기입되거나 또는 메모리 셀 어레이(121)에 기입된 데이터(DATA)가 독출되도록 어드레스 디코더(122) 및 입출력 회로(124)를 제어할 수 있다.
제어 로직 회로 및 전압 발생기(123)는 불휘발성 메모리 장치(120)가 동작하는데 요구되는 다양한 전압들을 생성할 수 있다. 예를 들어, 제어 로직 회로 및 전압 발생기(123)는 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들, 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 소거 전압들, 복수의 샘플링 전압들 등과 같은 다양한 전압들을 생성할 수 있다. 예시적으로, 제어 로직 회로 및 전압 발생기(123)는 복수의 선택 읽기 전압들 및 복수의 샘플링 전압들을 조절할 수 있다. 예시적으로, 복수의 샘플링 전압들은 샘플 데이터(SD1~SDn)를 생성하기 위하여 불휘발성 메모리 장치(120)가 읽기 동작을 수행할 때 선택 워드라인 (또는 선택 페이지)로 인가되는 전압들을 가리킨다.
입출력 회로(124)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(121)와 연결된다. 입출력 회로(124)는 메모리 컨트롤러(110)로부터 데이터(DATA)를 수신하고 수신된 데이터(DATA)가 메모리 셀 어레이(121)에 기입되도록 복수의 비트 라인들(BL)의 전압을 조절할 수 있다. 또는 입출력 회로(124)는 제어 로직 및 전압 발생기(123)의 제어에 따라 메모리 셀 어레이(121)에 저장된 데이터(DATA)를 읽기 위하여 복수의 비트 라인들(BL)을 제어할 수 있다.
예시적으로, 입출력 회로(124)는 페이지 버퍼(또는 페이지 레지스터), 열 선택 회로, 데이터 버퍼, 글로벌 버퍼 등과 같은 구성 요소들을 포함할 수 있다. 예시적으로, 입출력 회로(124)는 감지 증폭기, 쓰기 드라이버, 열 선택 회로, 데이터 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
도 4는 도 1의 불휘발성 메모리 장치에 포함된 복수의 메모리 셀들의 문턱 전압 산포를 보여주는 산포도이다. 도 1 및 도 4를 참조하면, 도 4의 제1 섹션에 도시된 바와 같이, 불휘발성 메모리 장치(120)에 포함된 복수의 메모리 셀들 중 일부(즉, 하나의 페이지 또는 하나의 워드라인과 연결된 메모리 셀들)는 각각 소거 상태(E) 및 제1 내지 제 7 프로그램 상태들(P1~P7)을 갖도록 프로그램될 수 있다. 불휘발성 메모리 장치(120)는 메모리 셀들의 프로그램 상태(즉, 각 메모리 셀들의 문턱 전압)를 검출함으로써 메모리 셀들에 저장된 데이터를 판독할 수 있다.
예를 들어, 불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)의 제어에 따라 제1 내지 제7 선택 읽기 전압들(Vrd1~Vrd7)을 기반으로 메모리 셀들의 프로그램 상태를 판별할 수 있다. 판별된 결과에 따라 불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)로 데이터(DATA)를 전송할 수 있다.
예시적으로, 다양한 외부 요인(예를 들어, 프로그램 경과 시간, 온도, 인접 메모리 셀들의 간섭)으로 인하여 메모리 셀들의 문턱 전압 산포가 변할 수 있다. 즉, 복수의 프로그램 상태들(P1~P7)의 문턱 전압 산포가 복수의 프로그램 상태들(P1'~P7')과 같이 퍼지거나 낮아질 수 있다.
이 경우, 불휘발성 메모리 장치(120)가 제1 내지 제7 선택 읽기 전압들(Vrd1~Vrd7)을 기반으로 읽은 데이터는 UECC 에러를 포함할 수 있다. 즉, 메모리 셀들의 문턱 전압 산포가 변함에 따라 불휘발성 메모리 장치(120)는 메모리 셀들의 프로그램 상태를 정확하게 판별하지 못할 수 있다.
이 경우, 메모리 컨트롤러(110)는 문턱 전압 산포가 변한 메모리 셀들의 프로그램 상태를 판별하기 위하여 최적 읽기 전압들을 검출하는 동작을 수행할 수 있다. 최적 읽기 전압들을 검출하는 동작은 이하에서 더욱 상세하게 설명된다.
도 5 및 도 6은 메모리 컨트롤러의 최적 읽기 전압 검출 방법을 설명하기 위한 도면들이다. 간결한 설명을 위하여, 제1 페이지의 제6 프로그램 상태를 검출하기 위한 제6 최적 읽기 전압(Votp6)을 검출하는 동작이 설명되고, 이를 설명하는데 불필요한 구성 요소들은 생략된다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 다른 프로그램 상태들을 검출하기 위한 최적 읽기 전압들을 검출하는데 이하에서 설명되는 방법이 적용될 수 있다.
도 1 및 도 5를 참조하면, 메모리 컨트롤러(110)는 제1 내지 제4 샘플링 전압들(Vs1~Vs4) 각각으로 제1 페이지의 메모리 셀들을 읽을 수 있다. 메모리 컨트롤러(110)는 제1 내지 제4 샘플링 전압들(Vs1~Vs4) 각각에 따라 읽어진 데이터(즉, 샘플 데이터)를 기반으로 제1 내지 제3 값들(y1, y2, y3)을 검출할 수 있다. 제1 내지 제3 값들(y1, y2, y3)은 제1 내지 제4 샘플링 전압들(Vs1~Vs4) 사이에 포함된 문턱 전압을 갖는 메모리 셀들의 개수를 가리킨다.
예를 들어, 제1 값(y1)은 제1 및 제2 샘플링 전압들(Vs1, Vs2) 사이의 문턱 전압을 갖는 메모리 셀들의 개수를 가리킨다. 메모리 컨트롤러(110)는 제1 샘플링 전압(Vs1)에 의해 읽어진 샘플 데이터(SD1) 및 제2 샘플링 전압(Vs2)에 의해 읽어진 샘플 데이터(SD2)를 배타적 오아 연산하여 제1 값(y1)을 검출할 수 있다. 마찬가지로, 제2 및 제3 값들(y2, y3)은 각각 제2 및 제3 샘플링 전압들(Vs2, Vs3) 사이의 문턱 전압을 갖는 메모리 셀들의 개수 및 제3 및 제4 샘플링 전압들(Vs3, Vs4) 사이의 문턱 전압을 갖는 메모리 셀들의 개수를 가리키고, 메모리 컨트롤러(110)는 제2 내지 제3 샘플링 전압들(Vs2, Vs3, Vs4)에 의해 읽어진 샘플 데이터(SD2, SD3, SD4)를 각각 배타적-오아(XOR, Exclusive OR) 연산하여 제2 및 제3 값들(y2, y3)을 검출할 수 있다.
메모리 컨트롤러(110)는 검출된 제1 내지 제3 값들(y1, y2, y3)의 대소관계를 비교할 수 있다. 제2 값(y2)이 제1 값(y1)보다 작고, 제3 값(y3)보다 작은 경우, 메모리 컨트롤러(110)는 검출된 제1 내지 제3 값들(y1, y2, y3)을 기반으로 제6 최적 읽기 전압(Votp6)을 검출할 수 있다.
예를 들어, 메모리 컨트롤러(110)는 제1 내지 제3 값들(y1, y2, y3)을 기반으로 제5 및 제6 프로그램 상태(P5', P6')의 산포도를 2차 함수로 모델링할 수 있다. 메모리 컨트롤러(110)는 모델링된 2차 함수의 최소 값을 제6 최적 읽기 전압으로 결정할 수 있다. 예시적으로, 상술된 2차 함수 모델링 및 최소값 검출은 읽기 관리부(111)에 의해 수행될 수 있다. 또는 읽기 관리부(111)는 회귀 분석법(Regression Analysis)을 기반으로 2차 함수 모델링 및 최소값 검출을 수행할 수 있다.
예시적으로, 메모리 컨트롤러(110)는 메모리 셀들의 문턱 전압 산포도를 n(n은 3 이상의 정수)차 함수로 모델링할 수 있다. 이 경우, 메모리 컨트롤러(110)는 제1 내지 제n+1 값들을 검출하여 메모리 셀들의 문턱 전압 산포도를 모델링할 수 있다. 그러나, 간결한 설명을 위하여 이하에서, 메모리 컨트롤러(110)는 메모리 셀들의 문턱 전압 산포도를 2차 함수로 모델링하는 것으로 가정한다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다.
예시적으로, 메모리 셀들의 문턱 전압의 급격한 변화로 인하여 메모리 셀들은 도 6에 도시된 바와 같은 문턱 전압 산포를 가질 수 있다. 이 경우, 메모리 컨트롤러(110)는 제1 내지 제4 샘플링 전압들(Vs1~Vs4)을 기반으로 샘플 데이터(SD1~SD4)를 읽고, 읽은 샘플 데이터(SD1~SD4)를 기반으로 제1 내지 제3 값들(y1, y2, y3)을 검출할 수 있다. 도 6에 도시된 바와 같이, 제1 값(y1)은 제2 값(y2)보다 크고, 제2 값(y3)은 제3 값(y3)보다 클 수 있다.
이 경우, 메모리 컨트롤러(110)는 추가 샘플링 동작을 수행할 수 있다. 예를 들어, 메모리 컨트롤러(110)는 샘플링 전압이 증가하는 방향을 따라 추가 샘플링 동작을 수행할 수 있다. 즉, 메모리 컨트롤러(110)는 제4 샘플링 전압(Vs4)보다 높은 제5 샘플링 전압(Vs5)을 기반으로 제5 샘플 데이터(SD5)를 읽을 수 있다. 메모리 컨트롤러(110)는 제4 및 제5 샘플 데이터(SD4, SD5)를 기반으로 제4 값(y4)을 검출할 수 있다. 이 때, 제3 값(y3)은 제2 값(y2)보다 작고, 제4 값(y4)보다 작을 수 있다. 이 경우, 메모리 컨트롤러(110)는 제2 내지 제4 값들(y2, y3, y4)을 기반으로 문턱 전압 산포도를 2차 함수로 모델링하고, 최소값을 검출할 수 있다.
그러나, 도 6에 도시된 바와 같이 검출하고자하는 최적 읽기 레벨은 제6 최적 읽기 레벨(Votp6)임에도 불구하고, 급격한 문턱 전압 변화로 인하여 잘못된 읽기 레벨을 검출할 수 있는 문제점이 발생한다.
본 발명의 실시 예에 따른 메모리 컨트롤러(110)는 최적 읽기 전압 검출시, 샘플링 시작 전압에 대한 온-셀 개수를 기반으로 샘플링 방향을 설정함으로써, 최적 읽기 전압이 잘못 검출되는 문제점을 해결할 수 있다.
도 7은 본 발명의 실시 예에 따른 메모리 컨트롤러의 동작 방법을 보여주는 순서도이다. 예시적으로, 불휘발성 메모리 장치(120)로부터 읽은 데이터(DATA)가 에러 정정 회로에 의해 정정할 수 없는 에러(즉, UECC 에러)를 포함한 경우, 도 7에 도시된 동작이 수행될 수 있다.
이하에서, 도면 및 설명의 간결성을 위하여, 제5 내지 제7 프로그램 상태들(P5~P7)이 이하의 도면들에 도시되며, 제6 프로그램 상태(P6)를 판별하기 위한 제6 최적 읽기 전압(Vopt6)을 검출하는 동작이 설명된다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 다른 프로그램 상태들을 판별하기 위한 다른 최적 읽기 전압을 검출하는 동작 또한 이하에서 설명되는 동작 방법과 유사할 수 있다.
도 1 및 도 7을 참조하면, S110 단계에서, 메모리 컨트롤러(110)는 제1 샘플링 전압(Vs1)을 기반으로 선택된 페이지를 읽어 온-셀 개수(Roc)를 검출할 수 있다. 예를 들어, 메모리 컨트롤러(110)는 비트 카운터(미도시)를 포함할 수 있다. 메모리 컨트롤러(110)는 제1 샘플링 전압(Vs1)을 기반으로 선택된 페이지로부터 온-셀 데이터(D0)를 검출할 수 있다. 온-셀 데이터(D0)는 제1 샘플링 전압(Vs1)에 의해 턴-온되는 메모리 셀들의 개수(Roc)에 대한 정보를 포함할 수 있다. 메모리 컨트롤러(110)는 온-셀 데이터(D0)를 카운팅하여 온-셀 개수(Roc, 즉, 제1 샘플링 전압(Vs1)보다 낮은 문턱 전압을 갖는 메모리 셀들의 개수)를 검출할 수 있다. 예시적으로, 제1 샘플링 전압(Vs1)은 샘플링 시작 전압일 수 있다.
S120 단계에서, 메모리 컨트롤러(110)는 검출된 온-셀 개수가 대응하는 기준값보다 큰지 판별할 수 있다. 예를 들어, 메모리 컨트롤러(110)는 검출된 온-셀 개수(Roc)가 제6 기준 값(Rth6)보다 큰지 판별할 수 있다. 제6 기준 값(Rth6)은 제6 최적 읽기 레벨보다 낮은 문턱 전압을 갖는 메모리 셀들의 개수를 가리킨다. 예시적으로, 제6 기준 값(Rth6)은 랜더마이져(115, 도 2 참조)의 랜더마이징 동작 및 하나의 워드라인과 연결된 메모리 셀들의 개수에 따라 미리 정해진 값이다. 기준 값(Rth)은 도 8을 참조하여 더욱 상세하게 설명된다.
온-셀 개수(Roc)가 기준 값(Rth)보다 큰 경우, (즉, Roc > Rth) S130 단계에서, 메모리 컨트롤러(110)는 제1 방향(DIR1)을 따라 샘플링 동작을 수행하여 제1 내지 제3 값들(y1, y2, y3)을 검출할 수 있다. 예시적으로, 제1 방향(DIR1)은 샘플링 전압이 낮아지는 방향을 가리킨다.
예를 들어, 온-셀 개수(Roc)가 기준 값(Rth)보다 큰 경우, (즉, Roc > Rth) 메모리 컨트롤러(110)는 제1 내지 제4 샘플링 전압들(Vs1, Vs2, Vs3, Vs4)을 샘플링 전압들로서 설정할 수 있다. 제1 내지 제4 샘플링 전압들(Vs1~Vs4)은 제1 방향(DIR1)을 따라 샘플링 동작을 수행하기 위하여 설정된 샘플링 전압들일 수 있다.
메모리 컨트롤러(110)는 제1 내지 제4 샘플링 전압들(Vs1~Vs4)을 기반으로 제1 방향(DIR1)을 따라 선택된 페이지로부터 제1 내지 제4 샘플 데이터(SD1~SD4)를 읽을 수 있다. 이 때, 제1 샘플링 전압(Vs1)은 샘플링 시작 전압이고, 제2 샘플링 전압(Vs2)은 제1 샘플링 전압(Vs1)보다 낮고, 제3 샘플링 전압(Vs3)은 제2 샘플링 전압(Vs2)보다 낮고, 제4 샘플링 전압(Vs4)은 제3 샘플링 전압(Vs3)보다 낮다. 즉, 메모리 컨트롤러(110)는 샘플링 시작 전압인 제1 샘플링 전압(Vs1)보다 낮은 샘플링 전압들을 기반으로 샘플링 동작을 수행할 수 있다.
메모리 컨트롤러(110)는 읽은 제1 내지 제4 샘플 데이터(SD1~SD4)를 기반으로 제1 내지 제3 값들(y1, y2, y3)을 검출할 수 있다.
S140 단계에서, 메모리 컨트롤러(110)는 검출된 제1 내지 제3 값들(y1, y2, y3)의 크기를 비교할 수 있다. 예를 들어, 메모리 컨트롤러(110)는 제2 값(y2)이 제1 값(y1)보다 작고, 제3 값(y3)보다 작은지 판별할 수 있다.
제2 값(y2)이 제1 값(y1)보다 작지 않거나 또는 제3 값(y3)보다 작지 않은 경우, 메모리 컨트롤러(110)는 S130 단계를 재수행하여 제1 내지 제3 값들(y1, y2, y3)을 재검출할 수 있다. 즉, 제2 값(y2)이 제1 값(y1)보다 작지 않거나 또는 제3 값(y3)보다 작지 않은 경우, 메모리 컨트롤러(110)는 제1 방향(DIR1)을 따라 추가 샘플링 동작을 수행할 수 있다. 이 때, 메모리 컨트롤러(110)는 제1 내지 제4 샘플링 전압들(Vs1~Vs4)보다 낮은 샘플링 전압을 사용하여 추가 샘플링 동작을 수행할 수 있다. 이 후, 메모리 컨트롤러(110)는 S140 단계를 재수행할 수 있다. 예시적으로, 메모리 컨트롤러(110)는 S140 단계의 조건이 만족 될 때까지 S130 단계 및 S140 단계를 반복 수행할 수 있다. 예시적으로, S130 단계가 반복될수록 사용되는 샘플링 전압은 낮아질 수 있다.
S120 단계의 판별 결과가 온-셀 개수(Roc)가 기준 값(Rth)보다 크지 않은 것을 가리키는 경우, S150 단계에서, 메모리 컨트롤러(110)는 제2 방향(DIR2)을 따라 샘플링 동작을 수행하여 제1 내지 제3 값들(y1, y2, y3)을 검출할 수 있다. 예시적으로, 제1 방향(DIR1)은 샘플링 전압이 증가하는 방향을 가리킨다. 예를 들어, 메모리 컨트롤러(110)는 제1 내지 제4 샘플링 전압들(Vs1, Vs2, Vs3, Vs4)을 기반으로 제2 방향(DIR2)을 따라 선택된 페이지로부터 제1 내지 제4 샘플 데이터(SD1~SD4)를 읽을 수 있다. 이 때, 제1 샘플링 전압(Vs1)은 샘플링 시작 전압이고, 제2 샘플링 전압(Vs2)은 제1 샘플링 전압(Vs1)보다 높고, 제3 샘플링 전압(Vs3)은 제2 샘플링 전압(Vs2)보다 높고, 제4 샘플링 전압(Vs4)은 제3 샘플링 전압(Vs3)보다 높다. 즉, 메모리 컨트롤러(110)는 샘플링 시작 전압인 제1 샘플링 전압(Vs1)보다 높은 샘플링 전압들을 기반으로 샘플링 동작을 수행할 수 있다.
메모리 컨트롤러(110)는 읽은 제1 내지 제4 샘플 데이터(SD1~SD4)를 기반으로 제1 내지 제3 값들(y1, y2, y3)을 검출할 수 있다.
S140 단계에서, 메모리 컨트롤러(110)는 검출된 제1 내지 제3 값들(y1, y2, y3)의 크기를 비교할 수 있다. 예를 들어, 메모리 컨트롤러(110)는 제2 값(y2)이 제1 값(y1)보다 작고, 제3 값(y3)보다 작은지 판별할 수 있다.
판별 결과에 따라, 메모리 컨트롤러(110)는 S130 단계 및 S140 단계를 참조하여 설명된 동작과 유사하게 S150 단계 및 S160 단계를 수행할 수 있다. 단, S150 단계 및 S160 단계가 반복 수행될 경우, S150 단계가 반복 수행됨에 따라 S150 단계에서 사용되는 샘플링 전압은 증가할 것이다.
S140 단계 또는 S160 단계의 판별 결과가 2 값(y2)이 제1 값(y1)보다 작고, 제3 값(y3)보다 작은 것으로 판별된 경우, S170 단계에서, 메모리 컨트롤러(110)는 제1 내지 제3 값들(y1, y2, y3)을 기반으로 최적 읽기 전압을 추정할 수 있다. 예를 들어, 메모리 컨트롤러(110)는 회귀 분석법에 따라 제1 내지 제3 값들(y1, y2, y3)을 기반으로 최적 읽기 전압이 포함된 영역의 문턱 전압 산포를 2차 함수 모델링할 수 있다. 메모리 컨트롤러(110)는 모델링된 2차 함수의 최소값을 검출할 수 있다. 메모리 컨트롤러(110)는 검출된 최소값을 최적 읽기 전압을 결정한다.
S180 단계에서, 메모리 컨트롤러(110)는 결정된 최적 읽기 전압을 기반으로 선택된 페이지에 대한 읽기 동작을 수행할 수 있다.
예시적으로, 메모리 컨트롤러(110)는 복수의 프로그램 상태들 각각에 대한 최적 읽기 전압들을 검출하기 위하여 S110 단계 내지 S170 단계를 반복 수행할 수 있다. 복수의 프로그램 상태들 각각에 대한 최적 읽기 전압들이 모두 검출된 이후에 메모리 컨트롤러(110)는 S180 단계를 수행할 수 있다.
도 8 및 도 9는 도 7의 동작 방법을 상세하게 설명하기 위한 도면들이다. 이하에서, 도면 및 설명의 간결성을 위하여, 제6 프로그램 상태(P6)를 판별하기 위한 제6 최적 읽기 전압(Votp6)을 검출하는 동작을 설명하는데 불필요한 구성 요소들은 생략된다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니며, 다른 프로그램 상태들을 판별하기 위한 최적 읽기 전압들을 검출하는데 유사한 방법이 적용될 수 있다.
예시적으로, 도 8의 제1 섹션의 그래프의 X축은 문턱 전압을 가리키고, Y축은 문턱 전압에 대한 온-셀 개수를 가리킨다. 도 8의 제2 내지 제4 섹션들의 그래프들의 X축들은 문턱 전압을 가리키고, Y축들은 메모리 셀의 개수를 가리키다.
예시적으로, 도 8의 제2 내지 제4 섹션들의 그래프들은 제5 내지 제7 프로그램 상태들(P5~P7)을 갖는 메모리 셀들의 문턱 전압 산포도이다. 예시적으로, 문턱 전압 산포도는 확률 밀도 함수(PDF; Probability Density Function)로 표현될 수 있다. 도 8의 제1 섹션의 그래프는 제5 내지 제7 프로그램 상태들(P5~P7)에 포함되는 문턱 전압에 대한 온-셀 개수를 보여준다. 예시적으로, 도 8의 제1 섹션의 그래프는 도 8의 제2 내지 제4 섹션들의 그래프들에 따른 확률 밀도 함수에 대한 누적 밀도 함수(CDF; Cumulative Density Funcion)로 표현될 수 있다.
도 1, 도 7, 및 도 8을 참조하면, 도 8의 제2 섹션에 도시된 바와 같이, 메모리 컨트롤러(110)는 제1 샘플링 전압(Vs1)을 기반으로 제6 온-셀 개수(Roc6)를 검출할 수 있다. 예를 들어, 메모리 컨트롤러(110)는 제1 샘플링 전압(Vs1)을 기반으로 읽기 동작을 수행하여, 제1 샘플 데이터(SD1)을 읽을 수 있다. 메모리 컨트롤러(110)는 제1 샘플 데이터(SD1)의 비트를 카운팅하여 제6 온-셀 개수(Roc6)를 검출할 수 있다.
도 8의 제2 섹션에 도시된 바와 같이, 검출된 제6 온-셀 개수(Roc6)가 제6 기준값(Rth6)보다 큰 경우, 메모리 컨트롤러(110)는 제1 방향(DIR1)(1st Direction)을 따라 샘플링 동작을 수행한다. 예시적으로, 제6 기준 값(Rth6)은 제6 최적 읽기 전압(Votp6)보다 낮은 문턱 전압을 갖는 메모리 셀들의 개수를 가리킬 수 있다. 즉, 제6 기준 값(Rth6)은 제6 최적 읽기 전압(Votp6)에 의한 온-셀 개수를 가리킬 수 있다. 예시적으로, 제1 방향(DIR1)(1st Direction)은 문턱 전압(또는 샘플링 전압)이 낮아지는 방향을 가리킨다.
도 8의 제3 섹션에 도시된 바와 같이, 메모리 컨트롤러(110)는 제1 내지 제4 샘플링 전압들(Vs1~Vs4)을 기반으로 샘플링 동작을 수행하여 제1 내지 제3 값들(y1, y2, y3)을 검출할 수 있다. 예를 들어, 메모리 컨트롤러(110)는 제1 샘플링 전압(Vs1)보다 소정의 레벨만큼 낮은 제2 샘플링 전압(Vs2)을 기반으로 제2 샘플 데이터(SD2)를 읽을 수 있다. 메모리 컨트롤러(110)는 제1 및 제2 샘플 데이터(SD1, SD2)를 배타적-오아(XOR; Exclusive OR) 연산하여 제3 값(y3)을 검출할 수 있다.
이와 유사하게, 메모리 컨트롤러(110)는 제3 및 제4 샘플링 전압들(Vs3, Vs4)을 기반으로 제3 및 제4 샘플 데이터(SD3, SD4)를 읽고, 읽은 제2 및 제3 샘플 데이터(SD2, SD3)을 배타적-오아(XOR; Exclusive OR) 연산하여 제2 값(y2)을 검출하고, 읽은 제3 및 제4 샘플 데이터(SD3, SD4)를 배타적-오아(XOR; Exclusive OR) 연산하여 제1 값(y1)을 검출할 수 있다. 예시적으로, 제3 샘플링 전압(Vs3)은 제2 샘플링 전압(Vs2)보다 소정의 레벨만큼 낮고, 제4 샘플링 전압(Vs4)은 제3 샘플링 전압(Vs3)보다 소정의 레벨만큼 낮다.
예시적으로, 제1 값(y1)은 제4 및 제3 샘플링 전압들(Vs4~Vs3) 사이에 포함된 문턱 전압을 갖는 메모리 셀들의 개수를 가리키고, 제2 값(y2)은 제3 및 제2 샘플링 전압들(Vs3~Vs2) 사이에 포함된 문턱 전압을 갖는 메모리 셀들의 개수를 가리키고, 제3 값(y3)은 제2 및 제1 샘플링 전압들(Vs2~Vs1) 사이에 포함된 문턱 전압을 갖는 메모리 셀들의 개수를 가리킨다.
예시적으로, 제1 내지 제3 값들(y1, y2, y3) 각각은 도 8의 제3 섹션에서 대응되는 영역의 면적을 가리킬 수 있다.
메모리 컨트롤러(110)는 검출된 제1 내지 제3 값들(y1, y2, y3)의 크기를 비교할 수 있다. 제2 값(y2)이 제1 또는 제3 값(y1 or y3)보다 큰 경우, 도 8의 제4 섹션에 도시된 바와 같이, 메모리 컨트롤러(110)는 추가 샘플링 동작을 수행하여 제1 내지 제3 값들(y1', y2', y3')을 다시 검출한다. 이 때, 메모리 컨트롤러(110)는 제1 내지 제4 샘플링 전압들(Vs1~Vs4)보다 낮은 샘플링 전압들을 기반으로 추가 샘플링 동작을 수행한다.
예를 들어, 메모리 컨트롤러(110)는 제4 샘플링 전압(Vs4)보다 소정의 레벨만큼 낮은 제5 샘플링 전압(Vs5)을 기반으로 제5 샘플 데이터(SD5)를 읽을 수 있다. 이와 유사하게, 메모리 컨트롤러(110)는 제6 및 제7 샘플링 전압들(Vs6, Vs7)을 기반으로 제6 및 제7 샘플 데이터(SD6, SD7)을 읽을 수 있다. 제6 샘플링 전압(Vs6)은 제5 샘플링 전압(Vs5)보다 소정의 레벨만큼 낮고, 제7 샘플링 전압(Vs7)은 제6 샘플링 전압(Vs6)보다 소정의 레벨만큼 낮다.
메모리 컨트롤러(110)는 제4 내지 제7 샘플링 데이터(SD4~SD7)을 기반으로 제1 내지 제3 값들(y1', y2', y3')을 다시 검출할 수 있다. 예를 들어, 메모리 컨트롤러(110)는 제4 및 제5 샘플링 데이터(SD4, SD5)를 배타적-오아(XOR; Exclusive OR) 연산하여 제1 값(y1')을 검출하고, 제5 및 제6 샘플링 데이터(SD5, SD6)을 배타적-오아(XOR; Exclusive OR) 연산하여 제2 값(y2')을 검출하고, 제6 및 제7 샘플링 데이터(SD6, SD7)을 배타적-오아(XOR; Exclusive OR) 연산하여 제3 값(y3')을 검출할 수 있다.
메모리 컨트롤러(110)는 재검출된 제1 내지 제3 값들(y1', y2', y3')의 크기를 비교할 수 있다. 도 8의 제4 섹션에 도시된 바와 같이, 제2 값(y2')이 제1 및 제3 값들(y1', y3')보다 작은 경우, 메모리 컨트롤러(110)는 제1 내지 제3 값들(y1', y2', y3')을 기반으로 회귀 분석법을 기반으로 제6 최적 읽기 전압(Votp6)을 검출할 수 있다.
비록 도면에 도시되지는 않았으나, 재검출된 제2 값(y2')이 제1 또는 제3 값(y1' or y3')보다 큰 경우, 메모리 컨트롤러(110)는 제1 방향(DIR1)을 따라 추가 샘플링 동작을 더 수행할 수 있다.
예시적으로, 도 8의 제2 섹션을 참조하여 설명된 동작은 도 7의 S110 단계 및 S120 단계의 동작들과 대응된다. 예시적으로, 도 8의 제3 및 도 4 섹션들을 참조하여 설명된 동작은 도 7의 S130 단계 및 S140 단계를 반복 수행하는 동작과 대응된다.
이하에서, 도 9를 참조하여, 도 7의 S110 단계, S120 단계, S150 단계 및 S160 단계가 설명된다. 예시적으로, 도 9의 제1 섹션의 그래프의 X축은 문턱 전압을 가리키고, Y축은 온-셀 개수를 가리킨다. 도 9의 제2 및 제3 섹션들의 X축들은 문턱 전압을 가리키고, Y축은 셀 개수를 가리킨다. 도 9의 제1 내지 제3 섹션들의 그래프들에 대한 설명은 도 8을 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
도 1, 도 7, 및 도 9를 참조하면, 도 9의 제1 섹션에 도시된 바와 같이, 제1 샘플링 전압(Vs1)에 의해 읽어진 온-셀 개수(Roc6)가 제6 기준 값(Rth6)보다 작을 수 있다. 이 경우, 메모리 컨트롤러(110)는 제2 방향(DIR2)을 따라 샘플링 동작을 수행할 수 있다. 제2 방향(DIR2)은 문턱 전압이 증가하는 방향을 가리킨다. 즉, 제2 방향(DIR2)은 샘플링 전압이 증가하는 방향을 가리킨다.
도 9의 제2 섹션에 도시된 바와 같이 메모리 컨트롤러(110)는 제1 내지 제4 샘플링 전압들(Vs1~Vs4)을 기반으로 샘플링 동작을 수행하여 제1 내지 제3 값들(y1, y2, y3)을 검출할 수 있다. 예시적으로, 제2 방향(DIR2)을 따라 샘플링 동작이 수행되는 경우, 제1 샘플링 전압(Vs1)은 제2 샘플링 전압(Vs2)보다 낮고, 제2 샘플링 전압(Vs2)은 제3 샘플링 전압(Vs3)보다 낮고, 제3 샘플링 전압(Vs3)은 제4 샘플링 전압(Vs4)보다 낮다.
메모리 컨트롤러(110)는 검출된 제1 내지 제3 값들(y1, y2, y3)의 크기를 비교할 수 있다. 도 9의 제3 섹션에 도시된 바와 같이, 제2 값(y2)이 제1 및 제3 값들(y1, y3)보다 작은 경우, 메모리 컨트롤러(110)는 제1 내지 제3 값들(y1, y2, y3)을 기반으로 제6 최적 읽기 전압(Votp6)을 검출할 수 있다.
비록 도 9에 도시되지는 않았으나, 검출된 제2 값(y2)이 제1 또는 제3 값(y1 or y3)보다 큰 경우, 메모리 컨트롤러(110)는 제2 방향(DIR2)을 따라 추가 샘플링 동작을 더 수행할 수 있다.
상술된 본 발명의 실시 예에 따르면, 샘플링 방식을 사용하여 최적 읽기 전압을 검출할 때, 시작 샘플링 전압에 대한 온-셀 개수 및 기준 값을 비교하여 샘플링 방향을 선택함으로써 잘못된 최적 읽기 전압이 검출되는 경우가 감소된다. 따라서 향상된 신뢰성을 갖는 불휘발성 메모리 시스템이 제공된다.
도 10은 하나의 워드라인과 연결된 복수의 메모리 셀들의 문턱 전압 산포 및 이에 대응하는 온-셀 개수를 보여주는 그래프들이다. 예시적으로, 복수의 메모리 셀들의 문턱 전압에 대한 확률 밀도 함수 및 누적 밀도 함수가 도 10에 도시된다. 예시적으로, 확률 밀도 함수는 복수의 메모리 셀들의 문턱 전압 산포도와 대응될 수 있다.
도 10의 제1 섹션은 노멀 상태에서 메모리 셀들의 문턱 전압 산포 및 이에 대응하는 누적 밀도 함수(즉, 제1 라인(L01))를 보여주는 그래프들이다. 도 10의 제2 섹션은 문턱 전압이 변화한 메모리 셀들의 문턱 전압 산포 및 이에 대응하는 누적 밀도 함수(즉, 제2 라인(L02))를 보여주는 그래프들이다.
도 1 및 도 10을 참조하면, 하나의 워드라인에 연결된 복수의 메모리 셀들은 3비트를 저장하는 삼중 레벨 셀(TLC; Triple Level Cell)일 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다.
복수의 메모리 셀들 각각은 소거 상태(E) 및 제1 내지 제7 프로그램 상태들(P1~P7)를 가질 수 있다. 예시적으로, 복수의 메모리 셀들에는 랜더마이징된 데이터가 저장될 수 있다. 즉, 복수의 메모리 셀들 중 소거 상태(E)를 갖는 메모리 셀들의 개수, 제1 프로그램 상태(P1)를 갖는 메모리 셀들의 개수, 제2 프로그램 상태(P2)를 갖는 메모리 셀들의 개수, 제3 프로그램 상태(P3)를 갖는 메모리 셀들의 개수, 제4 프로그램 상태(P4)를 갖는 메모리 셀들의 개수, 제5 프로그램 상태(P5)를 갖는 메모리 셀들의 개수, 제6 프로그램 상태(P6)를 갖는 메모리 셀들의 개수, 및 제7 프로그램 상태(P7)를 갖는 메모리 셀들의 개수는 서로 실질적으로 동일할 수 있다.
즉, 복수의 프로그램 상태들(P1~P7) 각각을 판별하기 위한 복수의 최적 읽기 전압들(Votp1~Votp7)을 기반으로 온-셀 개수를 검출할 경우, 복수의 최적 읽기 전압들(Votp1~Votp7) 각각에 대한 온-셀 개수는 제1 내지 제7 기준 값들(Rth1~Rth7)일 수 있다.
예시적으로, 복수의 메모리 셀들의 문턱 전압이 변화하더라도 제1 내지 제7 기준 값들(Rth1~Rth7)은 실질적으로 변화하지 않을 것이다. 예를 들어, 제7 프로그램 상태(P7)를 갖는 메모리 셀들의 문턱 전압이 변화하여 제7 프로그램 상태(P7)를 검출하기 위한 제7 최적 읽기 전압(Votp7)이 도 10의 제2 섹션에 도시된 바와 같이 바뀔 수 있다. 이 경우, 바뀐 제7 최적 읽기 전압(Votp7')으로 온-셀 개수를 검출하더라도, 이전의 제7 최적 읽기 전압(Votp7)으로 검출된 온-셀 개수와 거의 동일할 것이다.
즉, 제1 라인(L01) 및 제2 라인(L02)으로 도시된 바와 같이, 복수의 메모리 셀들에 랜더마이징된 데이터가 저장된 경우, 최적 읽기 전압이 변화하더라도 샘플링 방향 설정을 위한 복수의 기준 값은 실질적으로 변화하지 않는다. 다시 말해서, 도 10에 도시된 바와 같이 복수의 메모리 셀들의 문턱 전압이 변화할 경우, 누적 밀도 함수의 문턱 전압에 대한 스케일은 변화하나 온-셀 개수에 대한 스케일은 유지될 수 있다.
상술된 바와 같이, 복수의 메모리 셀들의 문턱 전압이 변화하더라도 복수의 메모리 셀들에 대한 누적 밀도 함수에서의 온-셀 개수의 스케일은 유지된다. 즉, 복수의 메모리 셀들의 문턱 전압이 변화하더라도 복수의 기준값들을 기반으로 샘플링 방향을 정확하게 설정할 수 있다.
도 11은 본 발명의 다른 실시 예에 따른 불휘발성 메모리 시스템의 동작을 보여주는 순서도이다. 도 1 및 도 11을 참조하면, S210 단계에서, 메모리 컨트롤러(110)는 선택된 페이지에 대한 샘플링 동작을 수행하여 제1 내지 제3 값들(y1, y2, y3)을 검출할 수 있다. 예를 들어, 메모리 컨트롤러(110)는 제6 프로그램 상태(P6)를 판별하기 위한 제6 최적 읽기 전압(Votp6)을 검출하기 위하여 미리 정해진 샘플링 전압들을 기반으로 선택된 페이지를 읽을 수 있다. 메모리 컨트롤러(110)는 읽은 결과를 기반으로 제1 내지 제3 값들(y1, y2, y3)을 검출할 수 있다. 제1 내지 제3 값들(y1, y2, y3)은 앞서 설명되었으므로 이에 대한 상세한 설명은 생략된다.
예시적으로, 불휘발성 메모리 장치(120)로부터 읽은 데이터(DATA)가 UECC 에러를 포함하는 경우, 메모리 컨트롤러(110)는 S210 단계의 동작을 시작할 수 있다.
S220 단계에서, 메모리 컨트롤러(110)는 검출된 제1 내지 제3 값들(y1, y2, y3)의 크기를 비교할 수 있다. 예를 들어, 메모리 컨트롤러(110)는 제2 값(y2)이 제1 및 제3 값들(y1, y3)보다 작은지 판별할 수 있다.
제2 값(y2)이 제1 및 제3 값들(y1, y3)보다 작지 않은 경우, (즉, 제2 값(y2)이 제1 또는 제3 값(y1 or y3)보다 크거나 같은 경우), S230 단계에서, 메모리 컨트롤러(110)는 기준 값 및 온-셀 개수를 비교할 수 있다. 예를 들어, 메모리 컨트롤러(110)는 S210 단계에서 사용된 샘플링 전압들 중 어느 하나에 따른 온-셀 개수 및 검출하고자 하는 최적 읽기 전압과 대응되는 기준 값을 비교할 수 있다.
예시적으로, 메모리 컨트롤러(110)는 S210 단계에서 사용된 샘플링 전압들 중 어느 하나의 샘플링 전압에 따른 온-셀 개수를 검출할 수 있다. 예를 들어, 메모리 컨트롤러(110)는 S210 단계에서 사용된 샘플링 전압들 중 가장 높은 샘플링 전압에 따른 온-셀 개수를 검출할 수 있다. 또는 메모리 컨트롤러(110)는 S210 단계에서 사용된 샘플링 전압들 중 가장 낮은 샘플링 전압에 따른 온-셀 개수를 검출할 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다.
온-셀 개수는 S210 단계에서 사용된 샘플링 전압들 중 어느 하나의 샘플링 전압으로 읽어진 샘플 데이터(SD)를 기반으로 검출될 수 있다.
온-셀 개수가 기준 값보다 큰 경우, 메모리 컨트롤러(110)는 S240 단계 및 S250 단계를 수행한다. S240 단계 및 S250 단계는 도 7의 S130 단계 및 S140 단계와 동일하므로, 이에 대한 상세한 설명은 생략된다.
온-셀 개수가 기준 값보다 작은 경우, 메모리 컨트롤러(110)는 S260 단계 및 S270 단계를 수행한다. S240 단계 및 S250 단계는 도 7의 S150 단계 및 S160 단계와 동일하므로, 이에 대한 상세한 설명은 생략된다.
S220 단계, S250 단계, 또는 S270 단계의 판별 결과가 제2 값(y2)이 제1 및 제3 값들(y1, y3)보다 작음을 가리키는 경우, 메모리 컨트롤러(110)는 S280 단계 및 S290 단계의 동작들을 수행할 수 있다. S280 단계 및 S290 단계는 도 7의 S170 단계 및 S180 단계와 동일하므로 이에 대한 상세한 설명은 생략된다.
도 11을 설명된 동작 방법은 도 7의 동작 방법과 달리, 샘플링 동작을 수행한 이후, 추가 샘플링 동작이 요구될 때, 온-셀 개수 및 기준 값을 비교하여 샘플링 방향을 설정할 수 있다. 따라서, 추가 샘플링이 요구될 때 온-셀 개수 및 기준 값을 비교하여 샘플링 방향을 설정할 수 있으므로, 향상된 신뢰성을 갖는 불휘발성 메모리 시스템이 제공된다.
도 12 및 도 13은 도 11의 동작 방법을 상세하게 설명하기 위한 도면들이다. 도면 및 설명의 편의를 위하여, 제6 프로그램 상태(P6)를 판별하기 위한 제6 최적 읽기 전압(Votp6)에 대한 검출 동작이 설명된다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니다. 또한, 도 12 및 도 13의 제1 내지 제3 섹션에 도시된 그래프들은 도 8 내지 도 10을 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
먼저, 도 1, 도 11, 및 도 12를 참조하면, 도 12의 제2 섹션에 도시된 바와 같이, 메모리 컨트롤러(110)는 제1 내지 제4 샘플링 전압들(Vs1~Vs4)을 기반으로 샘플링 동작을 수행하여, 제1 내지 제3 값들(y1, y2, y3)을 검출할 수 있다. 제1 값(y1)은 제4 및 제3 샘플링 전압들(Vs4~Vs3) 사이에 포함된 문턱 전압을 갖는 메모리 셀들의 개수를 가리키고, 제2 값(y2)은 제3 및 제2 샘플링 전압들(Vs3~Vs2) 사이에 포함된 문턱 전압을 갖는 메모리 셀들의 개수를 가리키고, 제3 값(y3)은 제2 및 제1 샘플링 전압들(Vs2~Vs1) 사이에 포함된 문턱 전압을 갖는 메모리 셀들의 개수를 가리킨다.
예시적으로, 제6 기준 값(Rth6)은 제6 최적 읽기 전압(Votp6)보다 낮은 문턱 전압을 갖는 메모리 셀들의 개수를 가리킬 수 있다.
도 12의 제2 섹션에 도시된 바와 같이, 제2 값(y2)이 제1 및 제3 값들(y1, y3)보다 작지 않은 경우, 메모리 컨트롤러(110)는 추가 샘플링 동작을 수행할 것이다. 이 때, 메모리 컨트롤러(110)는 제1 샘플링 전압(Vs1)에 의해 읽어진 온-셀 개수(Roc6) 및 제6 기준 값(Rth6)을 비교하여 샘플링 방향을 결정할 수 있다. 예를 들어, 도 12의 제1 섹션에 도시된 바와 같이, 온-셀 개수(Roc6)가 제 6 기준 값(Rth6)보다 큰 경우, 메모리 컨트롤러(110)는 제1 방향(DIR1)을 따라 추가 샘플링 동작을 수행할 수 있다. 제1 방향(DIR1)은 샘플링 전압들이 감소하는 방향을 가리킨다. 또는 제1 방향(DIR1)은 문턱 전압이 낮아지는 방향을 가리킨다.
즉, 메모리 컨트롤러(110)는 도 12의 제3 섹션에 도시된 바와 같이 제1 방향(DIR1)을 따라 추가 샘플링 수행하여 제1 내지 제3 값들(y1', y2', y3')을 재검출할 수 있다. 예를 들어, 메모리 컨트롤러(110)는 제1 방향(DIR1)을 따라 제4 내지 제7 샘플링 전압들(Vs4~Vs7)을 기반으로 샘플링 동작을 수행하여 제1 내지 제3 값들(y1', y2', y3')을 재검출할 수 있다.
도 12의 제3 섹션에 도시된 바와 같이 재검출된 제2 값(y2')이 제1 및 제3 값들(y1', y3')보다 작은 경우, 메모리 컨트롤러(110)는 제1 내지 제3 값들(y1', y2', y3')을 기반을 제6 최적 읽기 전압(Votp6)을 검출할 수 있다.
예시적으로, 도 12를 참조하여 설명된 동작은 도 11의 S210 단계, S220 단계, S230 단계, S240 단계, 및 S250 단계의 동작들과 대응된다.
비록 도면에 도시되지는 않았으나, 메모리 컨트롤러(110)는 재검출된 제1 내지 제3 값들이 특정 조건(즉, 제2 값이 제1 및 제3 값들보다 작은 조건)을 만족할 때까지 제1 방향(DIR1)을 따라 추가 샘플링 동작을 반복 수행할 수 있다. 예시적으로, 추가 샘플링 동작을 반복 수행할 때마다 메모리 컨트롤러(110)는 기준 값 및 온-셀 값을 비교하여 샘플링 방향을 설정할 수 있다.
다음으로, 도 1, 도 11, 및 도 13을 참조하면, 도 13의 제2 섹션에 도시된 바와 같이, 메모리 컨트롤러(110)는 제1 내지 제4 샘플링 전압들(Vs1~Vs4)을 기반으로 샘플링 동작을 수행하여 제1 내지 제3 값들(y1, y2, y3)을 검출할 수 있다.
검출된 제2 값(y2)이 제1 또는 제3 값(y1 or y3)보다 크기 때문에, 메모리 컨트롤러(110)는 온-셀 개수(Roc6) 및 제6 기준 값(Rth6)을 비교하여 샘플링 방향을 설정할 수 있다. 예를 들어, 메모리 컨트롤러(110)는 제1 샘플링 전압(Vs1)에 따른 온-셀 개수(Roc6) 및 제6 기준 값(Rth6)을 비교할 수 있다. 제1 샘플링 전압(Vs1)에 따른 온-셀 개수(Roc6)가 제6 기준 값(Rth6)보다 작기 때문에, 메모리 컨트롤러(110)는 도 13의 제3 섹션에 도시된 바와 같이 제2 방향(DIR2)을 따라 추가 샘플링을 수행할 수 있다. 예시적으로, 제2 방향(DIR2)은 샘플링 전압이 증가하는 방향을 가리킨다. 또는 제2 방향(DIR2)은 문턱 전압이 증가하는 방향을 가리킨다.
앞서 설명된 바와 마찬가지로, 메모리 컨트롤러(110)는 재검출된 제1 내지 제3 값들(y1', y2', y3')을 비교하여 제6 최적 읽기 전압(Votp6)을 검출할 수 있다. 비록 도면에 도시되지는 않았으나, 메모리 컨트롤러(110)는 특정 조건((즉, 제2 값이 제1 및 제3 값들보다 작은 조건)을 만족할 때까지 제2 방향(DIR2)을 따라 추가 샘플링 동작을 반복 수행할 수 있다.
도 13을 참조하여 설명된 동작은 도 11의 S210 단계, S220 단계, S230 단계, S260 단계, 및 S270 단계와 대응된다.
도 11 내지 도 13을 참조하여 설명된 실시 예에서는 제1 샘플링 전압(Vs1)에 따른 온-셀 개수(Rth6) 및 제6 기준 값(Rth6)을 비교하는 것이 설명되었으나, 본 발명의 범위가 이에 한정되는 것은 아니다. 메모리 컨트롤러(110)는 샘플링 전압들 중 어느 하나의 샘플링 전압에 따른 온-셀 개수 및 기준 값을 비교할 수 있다.
상술된 본 발명의 다른 실시 예에 따르면, 불휘발성 메모리 시스템(100)은 샘플링 동작을 기반으로 최적 읽기 전압을 검출할 수 있다. 불휘발성 메모리 시스템(100)이 추가 샘플링 동작을 수행할 때, 온셀 개수 및 대응되는 기준 값을 비교하여 샘플링 방향을 설정할 수 있다. 따라서, 향상된 신뢰성을 갖는 불휘발성 메모리 시스템이 제공된다.
도 14는 본 발명의 또 다른 실시 예에 따른 메모리 컨트롤러의 동작을 보여주는 순서도이다. 간결한 설명을 위하여, 도 1 내지 도 13을 참조하여 설명된 동작 및 구성 요소들에 대한 상세한 설명은 생략된다.
도 14의 동작은 도 7 내지 도 13을 참조하여 설명된 동작들과 다른 기준 값을 사용한다. 예를 들어, 도 7 내지 도 13을 참조하여 설명된 동작들은 특정 프로그램 상태를 판별하기 위한 최적 읽기 전압보다 낮은 문턱 전압을 갖는 메모리 셀들의 개수를 기준 값으로 사용한 반면에, 도 14의 동작은 특정 프로그램 상태의 피크 값에 대응하는 전압보다 낮은 문턱 전압을 갖는 메모리 셀들의 개수를 기준 값으로 사용한다. 이하에서, 간결한 설명을 위하여, 특정 프로그램 상태의 피크 값에 대응하는 전압은 "피크 전압"이라 칭한다.
도 1 및 도 14를 참조하면, S310 단계 및 S320 단계는 도 11의 S210 단계 및 S220 단계와 동일하므로, 이에 대한 상세한 설명은 생략된다.
S330 단계에서, 메모리 컨트롤러(110)는 온-셀 개수 및 기준값을 비교할 수 있다. 예를 들어, 온-셀 개수는 S310 단계에서 사용된 샘플링 전압들 중 어느 하나에 따른 온-셀 개수일 수 있다. 기준 값은 특정 프로그램 상태(즉, 검출하고자 하는 최적 읽기 전압에 의해 판별되는 프로그램 상태)의 피크 전압보다 낮은 문턱 전압을 갖는 메모리 셀들의 개수를 가리킬 수 있다.
온-셀 개수가 기준 값보다 큰 경우, 메모리 컨트롤러(110)는 S341 단계 및 S342 단계를 수행할 수 있다. S341 단계 및 S342 단계는 도 11의 S240 단계 및 S250 단계와 동일하므로, 이에 대한 상세한 설명은 생략된다.
예시적으로, 메모리 컨트롤러(110)는 S342 단계의 조건(즉, y1 > y2 < y3)이 만족될 때까지, S341 단계 및 S342 단계를 반복 수행할 수 있다.
온-셀 개수가 기준 값보다 크지 않은 경우, S351 단계에서, 메모리 컨트롤러(110)는 제1 내지 제3 값들(y1, y2, y3)의 크기를 비교할 수 있다. 예를 들어, 메모리 컨트롤러(110)는 제3 값(y3)이 제2 값(y2)보다 크고, 제2 값(y2)이 제1 값(y1)보다 큰지 판별할 수 있다. 예시적으로, 제1 값(y1)은 제2 값(y2)보다 낮은 샘플링 전압들을 기반으로 검출된 값이고, 제2 값(y2)은 제3 값(y3)보다 낮은 샘플링 전압들을 기반으로 검출된 값이다.
제3 값(y3)이 제2 값(y2)보다 크고, 제2 값(y2)이 제1 값(y1)보다 큰 경우, S352 단계에서, 메모리 컨트롤러(110)는 제1 방향(DIR1)을 따라 추가 샘플링 동작을 수행하여 제1 내지 제3 값들(y1, y2, y3)을 재검출할 수 있다. 제1 방향(DIR1)은 샘플링 전압이 감소하는 방향을 가리킨다.
제3 값(y3)이 제2 값(y2)보다 크지 않거나, 또는 제2 값(y2)이 제1 값(y1)보다 크지 않은 경우, S353 단계에서, 메모리 컨트롤러(110)는 제2 방향(DIR2)을 따라 추가 샘플링 동작을 수행하여 제1 내지 제3 값들(y1, y2, y3)을 재검출할 수 있다. 제2 방향(DIR2)은 샘플링 전압이 증가하는 방향을 가리킨다.
S354 단계에서, 메모리 컨트롤러(110)는 S352 단계 또는 S353 단계에서 재검출된 제1 내지 제3 값들(y1, y2, y3)의 크기를 비교할 수 있다. 예를 들어, 메모리 컨트롤러(110)는 S352 단계 또는 S353 단계에서 재검출된 제2 값(y2)이 재검출된 제1 및 제3 값들(y1, y3)보다 작은지 판별할 수 있다.
검출된 제2 값(y2)이 재검출된 제1 또는 제3 값들(y1 or y3)보다 작지 않은 경우, 메모리 컨트롤러(110)는 S351 단계를 재수행한다.
S320 단계, S342 단계, 또는 S354 단계에서 제2 값(y2)이 제1 및 제3 값(y1, y3)보다 작은 것으로 판별된 경우, 메모리 컨트롤러(110)는 S360 단계 및 S370 단계를 수행한다. S360 단계 및 S370 단계는 도 7의 S170 단계 및 S180 단계를 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
상술된 본 발명의 또 다른 실시 예에 따르면, 불휘발성 메모리 시스템(100)은 온-셀 개수 및 기준 값을 비교하여 샘플링 방향을 설정한다. 이 때, 기준 값은 특정 프로그램 상태(즉, 검출하고자 하는 최적 읽기 전압에 의해 판별되는 프로그램 상태)의 피크 전압보다 낮은 메모리 셀들의 개수를 가리킨다. 따라서, 향상된 신뢰성을 갖는 불휘발성 메모리 시스템이 제공된다.
도 15 내지 도 17은 도 14의 동작을 상세하게 설명하기 위한 도면들이다. 도면 및 설명의 간결성을 위하여, 도 14의 동작을 설명하는데 불필요한 구성 요소 및 앞서 설명된 구성 요소들에 대한 상세한 설명은 생략된다.
도 15 내지 도 17에 도시된 그래프들은 도 8, 도 9, 도 12, 및 도 13을 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
예시적으로, 온-셀 개수(Roc6)는 제1 내지 제4 샘플링 전압들(Vs1~Vs4) 중 가장 높은 제1 샘플링 전압(Vs1)에 따른 온-셀 개수이고, 제6 기준 값(Rth6)은 제6 프로그램 상태(P6)의 피크 전압보다 낮은 문턱 전압을 갖는 메모리 셀들의 개수를 가리킨다.
먼저 도 1, 도 14, 및 도 15를 참조하면, 도 15의 제2 섹션에 도시된 바와 같이, 메모리 컨트롤러(110)는 제1 내지 제4 샘플링 전압들(Vs1~Vs4)을 기반으로 샘플링 동작을 수행하여 제1 내지 제3 값들(y1, y2, y3)을 검출할 수 있다.
도 15의 제2 섹션에 도시된 바와 같이, 제2 값(y2)이 제1 또는 제3 값(y1, y3)보다 크기 때문에, 메모리 컨트롤러(110)는 온-셀 개수(Roc6) 및 제6 기준 값(Rth6)을 비교할 수 있다.
온-셀 개수(Roc6)가 제6 기준 값(Rth6)보다 높은 경우, 메모리 컨트롤러(110)는 도 15의 제3 섹션에 도시되 바와 같이 제1 방향(DIR1)을 따라 추가 샘플링 수행하여 제1 내지 제3 값들(y1', y2', y3')을 재검출할 수 있다. 제1 방향(DIR1)은 샘플링 전압이 낮아지는 방향을 가리킨다. 예를 들어, 메모리 컨트롤러(110)는 제1 내지 제4 샘플링 전압들(Vs1~Vs4)보다 낮은 제5 내지 제7 샘플링 전압(Vs5~V7)을 기반으로 추가 샘플링 동작을 수행하여 제1 내지 제3 값들(y1', y2', y3')을 재검출할 수 있다. 이 후, 메모리 컨트롤러(110)는 제1 내지 제3 값들(y1', y2', y3')의 크기를 비교하여 추가 샘플링 또는 최적 읽기 전압 검출을 수행할 수 있다.
예시적으로, 도 15의 동작은 도 14의 S310 단계, S320 단계, S330 단계, S341 단계, 및 S342 단계와 대응된다.
다음으로, 도 1, 도 14, 및 도 16을 참조하면, 도 16의 제2 섹션에 도시된 바와 같이 메모리 컨트롤러(110)는 제1 내지 제4 샘플링 전압들(Vs1~Vs4)을 기반으로 샘플링 동작을 수행하여 제1 내지 제3 값들(y1, y2, y3)을 검출할 수 있다.
도 16의 제2 섹션에 도시된 바와 같이 제2 값(y2)이 제1 또는 제3 값(y1 or y3)보다 큰 경우, 메모리 컨트롤러(110)는 온-셀 개수(Roc6) 및 제6 기준 값(Rth6)을 비교할 수 있다.
온-셀 개수(Roc6)가 제6 기준 값(Rth6)보다 적은 경우, 메모리 컨트롤러(110)는 제1 내지 제3 값들(y1, y2, y3)의 크기를 비교할 수 있다. 도 16의 제2 섹션이 도시된 바에 따르면, 제3 값(y3)이 제2 값(y2)보다 크지 않거나, 또는 제2 값(y2)이 제1 값(y1)보다 크지 않으므로, 메모리 컨트롤러(110)는 제2 방향(DIR2)을 따라 추가 샘플링 동작을 수행하여 제1 내지 제3 값들(y1', y2', y3')을 재검출할 수 있다. 예를 들어, 메모리 컨트롤러(110)는 제 1 내지 제4 샘플링 전압들(Vs1~Vs4)보다 높은 제5 내지 제7 샘플링 전압들(Vs5~Vs7)을 기반으로 추가 샘플링 동작을 수행하여 제1 내지 제3 값들(y1', y2', y3')을 재검출할 수 있다.
메모리 컨트롤러(110)는 재검출된 제1 내지 제3 값들(y1', y2', y3')을 기반으로 추가 샘플링 동작 수행하거나 또는 제6 최적 읽기 전압(Votp6)을 검출할 수 있다.
예시적으로, 도 16을 참조하여 설명된 동작은 도 14의 S310 단계, S320 단계, S330 단계, S351 단계, S353 단계, 및 S354 단계와 대응된다.
다음으로, 도 1, 도 14, 및 도 17을 참조하면, 도 17의 제2 섹션에 도시된 바와 같이, 메모리 컨트롤러(110)는 제1 내지 제4 샘플링 전압들(Vs1~Vs4)을 기반으로 샘플링 동작을 수행하여 제1 내지 제3 값들(y1, y2, y3)을 검출할 수 있다.
도 17의 제2 섹션에 도시된 바와 같이 제3 값(y3)이 제2 값(y2)보다 크고, 제2 값(y2)이 제1 값(y1)보다 큰 경우, 메모리 컨트롤러(110)는 제1 방향(DIR1)을 따라 추가 샘플링 동작을 수행할 수 있다.
예를 들어, 메모리 컨트롤러(110)는 제1 내지 제4 샘플링 전압들(Vs1~Vs4)보다 낮은 제5 샘플링 전압(Vs5)을 기반을 추가 샘플링 동작을 수행하여 제1 내지 제3 값들(y1', y2', y3')을 재검출할 수 있다. 메모리 컨트롤러(110)는 재검출된 제1 내지 제3 값들(y1', y2', y3')을 기반으로 추가 샘플링을 수행하거나 또는 제6 최적 읽기 전압(Votp6)을 검출할 수 있다.
예시적으로, 도 17을 참조하여 설명된 동작은 도 14의 S310 단계, S320 단계, S330 단계, S351 단계, S352 단계, 및 S354 단계와 대응된다.
상술된 본 발명의 실시 예들에 따르면, 불휘발성 메모리 시스템(100)은 온-셀 개수 및 기준 값을 비교하여 샘플링 방향을 결정할 수 있다. 따라서, 향상된 신뢰성을 갖는 불휘발성 메모리 시스템이 제공된다.
도 18은 본 발명의 또 다른 실시 예에 따른 메모리 컨트롤러의 동작을 보여주는 순서도이다. 간결한 설명을 위하여, 앞서 설명된 구성요소들에 대한 상세한 설명은 생략된다.
도 1 및 도 18을 참조하면, 메모리 컨트롤러(110)는 S410 단계 및 S420 단계를 수행할 수 있다. S410 단계 및 S420 단계는 도 7을 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
온-셀 개수(Roc)가 기준값(Rth)보다 큰 경우, S430 단계에서, 메모리 컨트롤러(110)는 제1 방향(DIR1)을 따라 샘플링 동작을 수행하여 최적 읽기 전압을 검출할 수 있다.
온-셀 개수(Roc)가 기준값(Rth)보다 작은 경우, S440 단계에서, 메모리 컨트롤러(110)는 제2 방향(DIR2)을 따라 샘플링 동작을 수행하여 최적 읽기 전압을 검출할 수 있다.
예시적으로, S430 단계 및 S440 단계에서는 회귀 분석법과 다른 방식을 기반으로 최적 읽기 전압을 검출할 수 있다. S430 단계는 도 19를 참조하여 더욱 상세하게 설명된다. S440 단계는 도 19를 참조하여 설명되는 방법과 유사한 방법을 기반으로 수행될 수 있다.
이 후, 메모리 컨트롤러(110)는 S450 단계를 수행할 수 있다. S450 단계는 도 7의 S180 단계와 동일하므로, 이에 대한 상세한 설명은 생략된다.
도 19는 도 18의 S430 단계를 설명하기 위한 도면이다. 간결한 설명을 위하여, 도 19의 그래프들은 도 8 및 도 9를 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
도 1, 도 18, 및 도 19를 참조하면, 메모리 컨트롤러(110)는 도 19의 제2 섹션에 도시된 바와 같이 온-셀 개수(Roc6) 및 제6 기준 값(Rth6)을 비교하여 샘플링 방향을 결정할 수 있다.
예를 들어, 온-셀 개수(Roc6)가 제6 기준 값(Rth6)보다 작은 경우, 메모리 컨트롤러(110)는 복수의 샘플링 전압들(Vs)을 기반으로 제1 방향(DIR1)을 따라 순차적으로 샘플링 동작을 수행할 수 있다. 제1 방향(DIR1)은 샘플링 전압이 감소하는 방향을 가리킨다.
이 때, 메모리 컨트롤러(110)는 샘플링 결과에 따라 검출된 값이 변경되는 구간을 검출할 수 있다. 예를 들어, 제1 및 제2 샘플링 전압들(Vs1, Vs2)에 의해 읽어진 온-셀 개수들의 차이는 제2 및 제3 샘플링 전압들(Vs2, Vs3)에 의해 읽어진 온-셀 개수들의 차이보다 크고, 제2 및 제3 샘플링 전압들(Vs2, Vs3)에 의해 읽어진 온-셀 개수들의 차이는 제3 및 제4 샘플링 전압들(Vs3, Vs4)에 의해 읽어진 온-셀 개수들의 차이보다 클 수 있다. 즉, 제1 내지 제7 샘플링 전압들(Vs1~Vs7)을 기반으로 읽어진 온-셀 개수들이 차이는 순차적으로 감소할 수 있다.
이 후, 제7 내지 제8 샘플링 전압들(Vs7~Vs8)에 의해 읽어진 온-셀 개수들의 차이는 제8 내지 제9 샘플링 전압들(Vs8~Vs9)에 의해 읽어진 온-셀 개수들의 차이보다 작을 수 있다. 즉, 특정 구간에서 온-셀 개수 차이의 변화량이 감소에서 증가로 변경될 수 있다. 메모리 컨트롤러는 온-셀 개수 차이의 변화량이 감소에서 증가로 변경되는 구간을 검출하고, 검출된 구간과 대응되는 샘플링 전압들 중 어느 하나를 최적 읽기 전압으로 설정할 수 있다.
비록 도면에 도시되지는 않았으나, 온-셀 개수가 기준 값보다 작은 경우, 메모리 컨트롤러(110)는 상술된 방법과 유사한 방법을 기반으로 제2 방향(DIR2)을 따라 샘플링 동작을 수행하여 최적 읽기 전압을 검출할 수 있다. 예시적으로, 제2 방향(DIR2)은 샘플링 전압이 증가하는 방향을 가리킨다.
상술된 본 발명의 실시 예들에 따르면, 불휘발성 메모리 시스템(100)은 온-셀 개수 및 기준 값을 비교하여 샘플링 방향을 설정하고, 설정된 방향에 따라 샘플링 동작을 수행하여 최적 읽기 전압을 검출할 수 있다.
예시적으로, 도 1 내지 도 19를 참조하여 설명된 동작 방법은 불휘발성 메모리 장치(120)로부터 읽어진 데이터(DATA)가 UECC 에러를 포함하는 경우에 수행될 수 있다. 또한, 메모리 컨트롤러(110)는 복수의 샘플링 전압들(Vs)을 조절하여 불휘발성 메모리 장치(120)로부터 샘플 데이터(SD)를 수신하여 도 1 내지 도 19를 참조하여 설명된 동작에 요구되는 연산을 수행할 수 있다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니다.
도 20은 본 발명의 또 다른 실시 예를 설명하기 위한 도면이다. 도 1 및 도 20을 참조하면, 불휘발성 메모리 장치(120)에 포함된 메모리 셀들 각각은 4-비트를 저장하는 사중 레벨 셀(QLC; Quard Level Cell)일 수 있다. 메모리 셀들은 소거 상태(E) 및 복수의 프로그램 상태들(P1~P15) 중 어느 하나의 상태를 갖도록 프로그램될 수 있다.
도 10을 참조하여 설명된 바와 같이, 메모리 셀들의 문턱 전압에 대한 온-셀 개수는 제3 라인(L03)과 같을 수 있고, 제3 라인(L03)은 누적 밀도 함수로 표현될 수 있다. 앞서 설명된 본 발명의 실시 예들 또한, 사중 레벨 셀을 포함하는 불휘발성 메모리 장치(120)에도 적용될 수 있다.
예를 들어, 복수의 기준값들(Rth1~Rth15) 각각은 복수의 최적 읽기 전압들(Votp1~Votp15) 각각에 대한 온-셀 개수를 가리킬 수 있고, 메모리 컨트롤러(110)는 복수의 최적 읽기 전압들(Votp1~Votp15)을 검출하기 위하여 온-셀 개수 및 대응되는 기준값을 비교하여 샘플링 방향을 설정할 수 있다.
도 21은 본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 시스템을 보여주는 블록도이다. 도 21을 참조하면, 불휘발성 메모리 시스템(200)은 메모리 컨트롤러(210) 및 불휘발성 메모리 장치(220)를 포함한다.
메모리 컨트롤러(210)는 커맨드(CMD), 어드레스(ADDR), 및 제어 신호(CTRL)를 불휘발성 메모리 장치(220)로 전송하여 불휘발성 메모리 장치(220)를 제어할 수 있다. 불휘발성 메모리 장치(220)는 수신된 신호들에 응답하여 데이터(DATA)를 기입하거나 또는 데이터(DATA)를 메모리 컨트롤러(210)로 전송할 수 있다.
도 1 내지 도 19를 참조하여 설명된 본 발명의 실시 예들에서는 메모리 컨트롤러(110)가 불휘발성 메모리 장치(120)로부터 샘플 데이터(SD)를 수신하고, 수신된 샘플 데이터(SD)를 기반으로 최적 읽기 전압을 검출하는데 요구되는 일련의 연산들을 수행한다. 이와 달리, 도 20의 불휘발성 메모리 장치(220)는 배타적-오아 연산기(221, XOR operator)를 포함한다. 불휘발성 메모리 장치(220)는 메모리 컨트롤러(210)의 제어에 따라 샘플 데이터(SD)를 읽되, 읽은 샘플 데이터(SD)를 배타적-오아 연산하여 연산된 데이터(SDmⓧSDm+1)를 메모리 컨트롤러(210)로 전송할 수 있다.
메모리 컨트롤러(210)는 비트 카운터(211)를 사용하여 연산된 데이터(SDⓧSD)의 비트를 카운팅함으로써 도 1 내지 도 19를 참조하여 설명된 제1 내지 제3 값들(y1, y2, y3)과 같은 값들을 검출할 수 있다.
예시적으로, 배타적-오아 연산기(221)는 불휘발성 메모리 장치(220)에 포함된 페이지 버퍼(미도시)에 포함될 수 있다. 또는 불휘발성 메모리 장치(220)는 페이지 버퍼(미도시)를 제어함으로써 샘플 데이터(SD)에 대한 배타적-오아 연산을 수행할 수 있다.
예시적으로, 메모리 컨트롤러(210)는 샘플링 동작을 수행하기 위하여 불휘발성 메모리 장치(220)로 전용 커맨드(또는 벤더 커맨드)를 전달할 수 있다.
도 22는 본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 시스템을 보여주는 블록도이다. 도 22를 참조하면, 불휘발성 메모리 시스템(300)은 메모리 컨트롤러(310) 및 불휘발성 메모리 장치(320)를 포함한다. 메모리 컨트롤러(310) 및 불휘발성 메모리 장치(320) 및 XOR 연산기(321)는 도 21을 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
도 21의 불휘발성 메모리 장치(220)와 달리 도 22의 불휘발성 메모리 장치(320)는 비트 카운터(322)를 더 포함한다. 즉, 불휘발성 메모리 장치(320)는 메모리 컨트롤러(310)의 제어에 따라 샘플링 전압들을 기반으로 샘플 데이터(SD)를 읽고, 읽은 샘플 데이터를 배타적-오아 연산할 수 있다. 불휘발성 메모리 장치(320)의 비트 카운터(322)는 배타적 오아 연산된 샘플 데이터의 비트를 카운팅하여 제1 내지 제 3값들(y1, y2, y3)을 메모리 컨트롤러(310)로 전달할 수 있다.
즉, 도 22의 불휘발성 메모리 장치(320)는 도 1 내지 도 19를 참조하여 설명된 제1 내지 제3 값들(y1, y2, y3)을 검출하여 제1 내지 제3 값들(y1, y2, y3)에 대한 정보를 메모리 컨트롤러(310)로 전달할 수 있다.
메모리 컨트롤러(310)는 수신된 제1 내지 제3 값들(y1, y2, y3)을 기반으로 도 1 내지 도 19를 참조하여 설명된 방법을 기반으로 추가 샘플링 동작 또는 최적 읽기 전압 검출을 수행할 수 있다.
도 23은 본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 시스템을 보여주는 블록도이다. 도 23을 참조하면, 불휘발성 메모리 시스템(400)은 메모리 컨트롤러(410) 및 불휘발성 메모리 장치(420)를 포함한다.
메모리 컨트롤러(410)는 커맨드(CMD), 어드레스(ADDR), 및 제어 신호(CTRL)를 불휘발성 메모리 장치(420)로 전송하여 불휘발성 메모리 장치(420)를 제어할 수 있다. 예시적으로, 메모리 컨트롤러(410)는 외부 장치(예를 들어, 호스트, AP 등)에 포함될 수 있다.
불휘발성 메모리 장치(420)는 메모리 컨트롤러(410)로부터 수신된 신호들에 응답하여 데이터(DATA_ec)를 기입하거나 또는 데이터(DATA_ec)를 출력할 수 있다. 예시적으로, 불휘발성 메모리 장치(420)는 에러 정정 회로(421) 및 읽기 관리부(422)를 포함할 수 있다. 에러 정정 회로(421) 및 읽기 관리부(422)는 도 1 내지 도 19를 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
예시적으로, 에러 정정 회로(421) 및 읽기 관리부(422)를 포함하는 불휘발성 메모리 장치(420)는 하나의 칩 또는 하나의 패키지로 구현될 수 있다. 도 1 내지 도 19를 참조하여 설명된 동작은 메모리 컨트롤러(110)에 의해 수행되었으나, 도 23에 도시된 불휘발성 메모리 장치(420)는 도 1 내지 도 19를 참조하여 설명된 동작을 수행할 수 있다. 즉, 불휘발성 메모리 장치(420)로부터 출력되는 데이터(DATA_ec)는 에러가 정정된 데이터(DATA_ec)일 것이다.
도 24는 본 발명의 실시 예들에 따른 불휘발성 메모리 장치에 포함된 복수의 메모리 블록들 중 제1 메모리 블록을 예시적으로 보여주는 회로도이다. 예시적으로, 제1 메모리 블록(BLK1)은 3차원 수직 적층 구조를 갖는 메모리 블록이다. 비록 도면에 도시되지는 않았으나, 제1 메모리 블록(BLK1)을 제외한 나머지 메모리 블록들 또한 제1 메모리 블록(BLK1) 유사한 구조를 가질 수 있다.
도 24는 참조하면, 제 1 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함한다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22)은 행 방향 및 열 방향을 따라 배열되어 행들 및 열들을 형성할 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1~MC8), 및 접지 선택 트랜지스터(GST)를 포함한다. 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL; String Selection Line)에 연결된다. 스트링 선택 라인(SSL)은 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)로 분리된다. 복수의 메모리 셀들(MC1~MC8)은 각각 워드 라인들(WL1~WL8)에 연결된다. 동일 높이의 워드 라인은 공통으로 연결되어 있다. 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 연결된다. 각 셀 스트링은 비트 라인(BL) 및 공통 소스 라인(CSL) 사이에 연결된다. 즉, 스트링 선택 트랜지스터(SST)는 비트 라인(BL)과 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)과 연결된다.
동일한 열에 배치된 셀 스트링들은 동일한 비트 라인과 연결된다. 예를 들어, 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)과 연결된다. 셀 스트링들(CS12, CS22)은 제 2 비트 라인(BL2)과 연결된다.
동일한 행에 배치된 셀 스트링들은 동일한 스트링 선택 라인과 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)은 제 1 스트링 선택 라인(SSL1)과 연결된다. 셀 스트링들(CS21, CS22)은 제 2 스트링 선택 라인(SSL2)과 연결된다.
예시적으로, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 기판(미도시)과 수직한 방향으로 적층된다. 예를 들어, 접지 선택 트랜지스터(GST), 복수의 메모리 셀들(MC11~MC8), 및 스트링 선택 트랜지스터(SST)는 기판(미도시)과 수직한 방향으로 적층되어 형성된다. 예시적으로, 복수의 메모리 셀들은 전하 포획 플래시(CTF; Charge Trap Flash) 메모리 셀들로 구성될 수 있다.
도 24에 도시된 제 1 메모리 블록(BLK1)은 예시적인 것이다. 본 발명의 기술적 사상은 도 24에 도시된 제 1 메모리 블록(BLK1)에 한정되지 않는다. 예를 들어, 셀 스트링들의 행들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 행들의 수가 변경됨에 따라, 셀 스트링들의 행들에 연결되는 스트링 선택 라인들 또는 접지 선택 라인의 수, 그리고 하나의 비트 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 열들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 열들의 수가 변경됨에 따라, 셀 스트링들의 열들에 연결되는 비트 라인들의 수, 그리고 하나의 스트링 선택 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 높이는 증가 또는 감소될 수 있다. 예를 들어, 셀 스트링들 각각에 적층되는 메모리 셀들의 수는 증가 또는 감소될 수 있다. 셀 스트링들 각각에 적층되는 메모리 셀들의 수가 변경됨에 따라, 워드 라인들의 수 또한 변경될 수 있다. 예를 들어, 셀 스트링들 각각에 제공되는 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터의 수는 증가될 수 있다. 셀 스트링들 각각에 제공되는 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터의 수가 변경됨에 따라, 스트링 선택 라인 또는 접지 선택 라인의 수 또한 변경될 수 있다. 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터의 수가 증가되면, 스트링 선택 트랜지스터들 또는 접지 선택 트랜지스터들은 메모리 셀들(MC1~MC8)과 같은 형태로 적층될 수 있다.
예시적으로, 쓰기 및 읽기는 셀 스트링들(CS11, CS21, CS12, CS22)의 행의 단위로 수행될 수 있다. 스트링 선택 라인들(SSL1, SSL2)에 의해 셀 스트링들(CS11, CS21, CS12, CS22)이 하나의 행 단위로 선택될 수 있다.
셀 스트링들(CS11, CS21, CS12, CS22)의 선택된 행에서, 쓰기 및 읽기는 페이지의 단위로 수행될 수 있다. 페이지는 하나의 워드 라인에 연결된 메모리 셀들의 하나의 행일 수 있다. 셀 스트링들(CS11~CS21, CS12~CS22)의 선택된 행에서, 메모리 셀들은 워드 라인들(WL1~WL8)에 의해 페이지의 단위로 선택될 수 있다.
도 25는 본 발명의 실시 예들에 따른 불휘발성 메모리 시스템이 적용된 메모리 카드 시스템을 보여주는 블록도이다. 도 25를 참조하면, 메모리 카드 시스템(1000)은 컨트롤러(1100), 불휘발성 메모리(1200), 및 커넥터(1300)를 포함한다.
컨트롤러(1100)는 불휘발성 메모리(1200)와 연결된다. 컨트롤러(1100)는 불휘발성 메모리(1200)를 액세스하도록 구성된다. 예를 들어, 컨트롤러(1200)는 불휘발성 메모리(1100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 불휘발성 메모리(1100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 불휘발성 메모리(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
예시적으로, 컨트롤러(1100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
컨트롤러(1100)는 커넥터(1300)를 통해 외부 장치와 통신할 수 있다. 컨트롤러(1100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 컨트롤러(1200)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), NVMe (Nonvolatile Memory express) 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다.
예시적으로, 컨트롤러(1100)는 도 1 내지 도 19를 참조하여 설명된 동작을 수행할 수 있다.
불휘발성 메모리(1200)는 EPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
예시적으로, 불휘발성 메모리(1200)는 도 1 내지 도 23을 참조하여 설명된 불휘발성 메모리 장치들(120, 220, 320, 420) 중 어느 하나일 수 있다. 불휘발성 메모리(1200)는 도 1 내지 도 19를 참조하여 설명된 동작을 수행할 수 있다.
예시적으로, 컨트롤러(1100) 및 불휘발성 메모리(1200)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(1200) 및 불휘발성 메모리(1100)는 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 컨트롤러(1100) 및 불휘발성 메모리(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 불휘발성 메모리(1200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
불휘발성 메모리(1200) 또는 메모리 카드 시스템(1000)은 다양한 형태의 패키지로 실장될 수 있다. 예를 들면, 불휘발성 메모리(1200) 또는 메모리 카드 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 27은 본 발명에 따른 불휘발성 메모리 시스템이 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다. 도 27을 참조하면, SSD 시스템(2000)은 호스트(2100) 및 SSD(2200)를 포함한다. SSD(2200)는 신호 커넥터(2001)를 통해 호스트(2100)와 신호(SIG)를 주고 받고, 전원 커넥터(2002)를 통해 전원(PWR)을 입력받는다. SSD(2200)는 SSD 컨트롤러(2210), 복수의 플래시 메모리들(2221~222n), 보조 전원 장치(2230), 및 버퍼 메모리(2240)를 포함한다.
SSD 컨트롤러(2210)는 호스트(2100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(2221~222n)을 제어할 수 있다. 예시적으로, SSD 컨트롤러(2210)는 도 1 내지 도 15을 참조하여 설명된 메모리 컨트롤러일 수 있다.
보조 전원 장치(2230)는 전원 커넥터(2002)를 통해 호스트(2100)와 연결된다. 보조 전원 장치(2230)는 호스트(2100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 보조 전원 장치(2230)는 호스트(2100)로부터의 전원 공급이 원활하지 않을 경우, SSD 시스템(2000)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(2230)는 SSD(2200) 내에 위치할 수도 있고, SSD(2200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(2230)는 메인 보드에 위치하며, SSD(2200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(2240)는 SSD(2200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(2240)는 호스트(2100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(2221~222n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(2221~222n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(2240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, SRAM 등과 같은 휘발성 메모리 또는 FRAM ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다.
예시적으로, SSD 컨트롤러(2210)는 도 1 내지 도 19를 참조하여 설명된 동작을 수행할 수 있다. 또는, 불휘발성 메모리들(2221~222n) 각각은 도 1 내지 도 23을 참조하여 설명된 불휘발성 메모리 장치들(120, 220, 320, 420) 중 어느 하나일 수 있고, 도 1 내지 도 19를 참조하여 설명된 동작을 수행할 수 있다.
도 27은 본 발명에 따른 불휘발성 메모리 시스템이 적용된 사용자 시스템을 보여주는 블록도이다. 도 27을 참조하면, 사용자 시스템(3000)은 애플리케이션 프로세서(3100), 메모리 모듈(3200), 네트워크 모듈(3300), 스토리지 모듈(3400), 및 사용자 인터페이스(3500)를 포함한다.
애플리케이션 프로세서(3100)는 사용자 시스템(3000)에 포함된 구성 요소들, 운영체제(OS; Operating System)를 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(3100)는 사용자 시스템(3000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(3100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(3200)은 사용자 시스템(3000)의 주메모리, 동작 메모리, 버퍼 메모리 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(3200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로, 메모리 모듈(3200)는 애플리케이션 프로세서(3100)와 POP 방식으로 패키징될 수 있다.
네트워크 모듈(3300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(3300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-DI 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(3300)은 애플리케이션 프로세서(3100)에 포함될 수 있다.
스토리지 모듈(3400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(3400)은 애플리케이션 프로세서(3100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(3400)은 스토리지 모듈(3400)에 저장된 데이터를 애플리케이션 프로세서(3100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(3400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자로 구현될 수 있다.
예시적으로, 스토리지 모듈(3400)은 도 1 내지 도 23를 참조하여 설명된 불휘발성 메모리 시스템들 중 어느 하나일 수 있다. 스토리지 모듈(3400)은 도 1 내지 도 19를 참조하여 설명된 동작을 수행할 수 있다. 방법을 기반으로 데이터를 읽을 수 있다. 예시적으로, 스토리지 모듈(3400)은 도 21 내지 도 23을 참조하여 설명된 불휘발성 메모리 장치(220)일 수 있다. 이 경우, 애플리케이션 프로세서(3100)는 메모리 컨트롤러를 포함하고, 스토리지 모듈(3400)은 애플리케이션 프로세서(3100)의 제어에 따라 에러가 정정된 데이터를 출력할 수 있다.
사용자 인터페이스(3500)는 애플리케이션 프로세서(3100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(3500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(3500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
상술된 본 발명의 실시 예들에 따르면, 불휘발성 메모리 장치로부터 읽어진 데이터가 UECC 에러를 포함하는 경우, 불휘발성 메모리 시스템은 샘플링 동작을 기반으로 최적 읽기 전압들을 검출할 수 있다. 예를 들어, 특정 프로그램 상태를 판별하기 위한 최적 읽기 전압을 검출하는 경우, 불휘발성 메모리 시스템은 특정 프로그램 상태와 대응하는 복수의 샘플링 전압들 중 하나의 샘플링 전압을 기반으로 온-셀 개수를 검출하고, 검출된 온-셀 개수 및 특정 프로그램 상태와 대응하는 기준값을 비교하여 샘플링 방향을 설정한다. 따라서, 향상된 신뢰성을 갖는 불휘발성 메모리 시스템이 제공된다.
본 발명의 상세한 설명에서는 구체적인 실시 예들에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며, 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100 : 불휘발성 메모리 시스템
110 : 메모리 컨트롤러
120 : 불휘발성 메모리 장치
y1, y2, y3 : 제1 내지 제3 값들
Vs1~Vs7 : 샘플링 전압들
SD : 샘플 데이터
DIR1, DIR2 : 제1 방향 및 제2 방향
110 : 메모리 컨트롤러
120 : 불휘발성 메모리 장치
y1, y2, y3 : 제1 내지 제3 값들
Vs1~Vs7 : 샘플링 전압들
SD : 샘플 데이터
DIR1, DIR2 : 제1 방향 및 제2 방향
Claims (10)
- 복수의 프로그램 상태들을 갖는 복수의 메모리 셀들을 포함하는 불휘발성 메모리 및 상기 불휘발성 메모리를 제어하는 메모리 컨트롤러를 포함하는 불휘발성 메모리 시스템의 동작 방법에 있어서,
시작 샘플링 전압을 기반으로 상기 복수의 메모리 셀들의 온-셀 개수를 검출하는 단계;
상기 검출된 온-셀 개수 및 기준 값을 비교하는 단계;
상기 비교 결과를 기반으로 복수의 샘플링 전압들을 설정하는 단계;
상기 복수의 샘플링 전압들을 기반으로 상기 복수의 메모리 셀들에 대한 샘플링 동작을 수행하는 단계; 및
상기 샘플링 동작의 결과를 기반으로 상기 복수의 프로그램 상태들 중 어느 하나의 프로그램 상태를 판별하는 최적 읽기 전압을 검출하는 단계를 포함하고,
상기 기준 값은 상기 복수의 프로그램 상태들 각각에 따라 서로 다른 값을 갖고,
상기 비교 결과를 기반으로 상기 복수의 샘플링 전압들을 설정하는 단계는
상기 검출된 온-셀 개수가 상기 기준 값보다 큰 경우, 상기 복수의 샘플링 전압들은 상기 시작 샘플링 전압보다 낮도록 설정되고, 상기 검출된 온-셀 개수가 상기 기준 값보다 크지 않은 경우, 상기 복수의 샘플링 전압들은 상기 시작 샘플링 전압보다 높도록 설정하는 단계를 포함하고,
상기 검출된 온-셀 개수는 상기 복수의 메모리 셀들 중 상기 시작 샘플링 전압보다 낮은 문턱 전압을 갖는 메모리 셀들의 개수를 가리키는 동작 방법. - 제 1 항에 있어서,
상기 시작 샘플링 전압을 기반으로 상기 복수의 메모리 셀들 중 온-셀 개수를 검출하는 단계는,
상기 복수의 메모리 셀들로부터 데이터를 읽는 단계;
상기 읽은 데이터의 에러를 검출 및 정정하는 단계; 및
상기 읽은 데이터의 에러를 정정할 수 없는 경우, 상기 시작 샘플링 전압을 기반으로 상기 복수의 메모리 셀들 중 온-셀 개수를 검출하는 단계를 포함하는 동작 방법. - 삭제
- 제 1 항에 있어서,
상기 복수의 샘플링 전압들을 기반으로 상기 복수의 메모리 셀들에 대한 샘플링 동작을 수행하는 단계는,
상기 복수의 샘플링 전압들을 기반으로 상기 복수의 메모리 셀들에 대한 샘플링 동작을 수행하여, 복수의 샘플 데이터를 생성하는 단계; 및
상기 생성된 복수의 샘플 데이터를 기반으로 제1 내지 제3 값들을 검출하는 단계를 더 포함하는 동작 방법. - 제 4 항에 있어서,
상기 샘플링 동작의 결과를 기반으로 상기 복수의 프로그램 상태들 중 어느 하나의 프로그램 상태를 판별하는 상기 최적 읽기 전압을 검출하는 단계는,
상기 제1 내지 제3 값들을 비교하고, 상기 비교 결과에 따라 상기 복수의 메모리 셀들에 대한 추가 샘플링 동작 및 상기 최적 읽기 전압 검출 동작 중 어느 하나를 수행하는 단계를 포함하는 동작 방법. - 제 5 항에 있어서,
상기 복수의 샘플링 전압들은 상기 시작 샘플링 전압 및 제1 내지 제3 샘플링 전압들을 포함하고, 상기 제1 값은 상기 시작 샘플링 전압 및 제1 내지 제3 샘플링 전압들 중 가장 낮은 샘플링 전압에 의해 검출된 값을 가리키고, 상기 제3 값은 상기 시작 샘플링 전압 및 제1 내지 제3 샘플링 전압들 중 가장 높은 샘플링 전압에 의해 검출된 값을 가리키고,
상기 비교 결과에 따라 상기 복수의 메모리 셀들에 대한 추가 샘플링 동작 및 상기 최적 읽기 전압 검출 동작 중 어느 하나를 수행하는 단계는,
상기 제2 값이 상기 제1 및 제3 값들보다 작은 경우, 상기 제1 내지 제3 값들을 기반으로 상기 최적 읽기 전압을 검출하는 동작을 수행하고, 상기 제2 값이 상기 제1 또는 제3 값보다 작지 않은 경우, 상기 추가 샘플링 동작을 수행하는 단계를 포함하는 동작 방법. - 제 6 항에 있어서,
상기 최적 읽기 전압을 검출하는 동작은 회귀 분석법을 기반으로 상기 제1 내지 제3 값들을 사용하여 상기 최적 읽기 전압을 검출하는 동작을 가리키는 동작 방법. - 삭제
- 제 1 항에 있어서,
상기 기준 값은 상기 복수의 프로그램 상태들 각각에 대한 최적 읽기 전압들에 따른 온-셀 값을 가리키는 동작 방법. - 복수의 메모리 셀들의 복수의 프로그램 상태들 중 어느 하나의 프로그램 상태를 판별하기 위한 최적 읽기 전압을 검출하는 저장 장치의 동작 방법에 있어서,
제1 내지 제4 샘플링 전압들을 기반으로 상기 복수의 메모리 셀들을 샘플링하여 제1 내지 제3 값을 검출하는 단계;
상기 제1 내지 제3 값들을 비교하는 단계;
상기 제1 내지 제3 값들에 대한 비교 결과에 따라 상기 제1 내지 제4 샘플링 전압들 중 어느 하나의 샘플링 전압에 따른 온-셀 개수 및 기준 값을 비교하는 단계; 및
상기 온-셀 개수 및 상기 기준 값의 비교 결과에 따라 추가 샘플링 동작을 수행하여 상기 최적 읽기 전압을 검출하는 단계를 포함하고,
상기 기준 값은 상기 복수의 프로그램 상태들 각각에 따라 서로 다른 값을 갖고,
상기 온-셀 개수 및 상기 기준 값의 비교 결과에 따라 추가 샘플링 동작을 수행하여 상기 최적 읽기 전압을 검출하는 단계는:
상기 온-셀 개수가 상기 기준 값보다 큰 경우, 상기 추가 샘플링 동작에서 사용되는 복수의 샘플링 전압들은 상기 어느 하나의 샘플링 전압보다 낮도록 설정되고, 상기 온-셀 개수가 상기 기준 값보다 크지 않은 경우, 상기 추가 샘플링 동작에서 사용되는 복수의 샘플링 전압들은 상기 어느 하나의 샘플링 전압보다 높도록 설정하는 단계를 포함하고,
상기 온-셀 개수는 상기 복수의 메모리 셀들 중 상기 제1 내지 제4 샘플링 전압들 중 어느 하나의 샘플링 전압보다 낮은 문턱 전압을 갖는 메모리 셀들의 개수를 가리키는 동작 방법.
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