KR102290974B1 - 불휘발성 메모리 장치, 메모리 컨트롤러 및 그것들을 포함하는 불휘발성 메모리 시스템의 동작 방법 - Google Patents

불휘발성 메모리 장치, 메모리 컨트롤러 및 그것들을 포함하는 불휘발성 메모리 시스템의 동작 방법 Download PDF

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Abstract

본 발명에 따른 불휘발성 메모리 시스템의 동작 방법은 호스트로부터 상기 적어도 하나의 페이지에 대한 읽기 요청을 수신하는 단계; 상기 수신된 읽기 요청에 응답하여 읽기 이력 테이블을 기반으로 상기 복수의 읽기 전압들을 조절하여 상기 불휘발성 메모리에 저장된 데이터를 읽는 제1 읽기 동작을 수행하는 단계; 상기 제1 읽기 동작에 따라 읽은 데이터에 정정할 수 없는 에러가 포함된 경우, 최적 읽기 전압 세트를 검출하고, 검출된 최적의 읽기 전압 세트를 기반으로 상기 저장된 데이터를 읽는 제2 읽기 동작을 수행하는 단계; 및 상기 제1 또는 제2 읽기 동작시의 상기 불휘발성 메모리의 특성 또는 상기 데이터의 특성을 가리키는 신뢰성 파라미터, 상기 최적 읽기 전압, 및 상기 읽기 이력 테이블을 기반으로 상기 읽기 이력 테이블을 갱신하는 단계를 포함한다.

Description

불휘발성 메모리 장치, 메모리 컨트롤러 및 그것들을 포함하는 불휘발성 메모리 시스템의 동작 방법{OPERATING METHOD FOR NONVOLATILE MEMORY DEVICE, MEMORY CONTROLLER, AND NONVOLATILE MEMORY SYSTEM INCLUDING THEM}
본 발명은 반도체 메모리에 관한 것으로 더욱 상세하게는 불휘발성 메모리 장치, 메모리 컨트롤러 및 그것들을 포함하는 불휘발성 메모리 시스템의 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불 휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불 휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불 휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다.
특히, 플래시 메모리 장치는 대용량, 저소음 등의 장점으로 인해 다양한 분야에서 사용된다. 플래시 메모리 장치는 메모리 셀들의 문턱 전압을 변화시킴으로써 데이터를 저장한다. 플래시 메모리 장치는 소정의 읽기 전압들을 사용하여 메모리 셀들의 문턱 전압을 감지하고 저장된 데이터를 판독한다. 그러나, 다양한 요인들로 인하여 플래시 메모리 장치에 저장된 데이터에 에러가 포함될 수 있다. 최근에는 이러한 에러들을 복구하기 위한 다양한 기술들이 개발되고 있다.
본 발명의 목적은 불휘발성 메모리 시스템의 파라미터에 기반된 가중치를 적용하여 읽기 이력 테이블(Read History Table)을 갱신함으로써, 읽기 이력을 사용하는 읽기 동작의 읽기 패스 확률을 증가시켜 향상된 신뢰성 및 향상된 성능을 갖는 불휘발성 메모리 장치, 메모리 컨트롤러 및 그것들을 포함하는 불휘발성 메모리 시스템의 동작 방법을 제공하는데 있다.
본 발명의 실시 예에 따른 복수의 페이지들을 포함하는 불휘발성 메모리 및 복수의 읽기 전압들을 기반으로 상기 복수의 페이지들 중 적어도 하나의 페이지에 저장된 데이터를 읽는 메모리 컨트롤러를 포함하는 불휘발성 메모리 시스템의 동작 방법은 호스트로부터 상기 적어도 하나의 페이지에 대한 읽기 요청을 수신하는 단계; 상기 수신된 읽기 요청에 응답하여 읽기 이력 테이블을 기반으로 상기 복수의 읽기 전압들을 조절하여 상기 불휘발성 메모리에 저장된 데이터를 읽는 제1 읽기 동작을 수행하는 단계; 상기 제1 읽기 동작에 따라 읽은 데이터에 정정할 수 없는 에러가 포함된 경우, 최적 읽기 전압 세트를 검출하고, 검출된 최적의 읽기 전압 세트를 기반으로 상기 저장된 데이터를 읽는 제2 읽기 동작을 수행하는 단계; 및 상기 제1 또는 제2 읽기 동작시의 상기 불휘발성 메모리의 특성 또는 상기 데이터의 특성을 가리키는 신뢰성 파라미터, 상기 최적 읽기 전압, 및 상기 읽기 이력 테이블을 기반으로 상기 읽기 이력 테이블을 갱신하는 단계를 포함한다.
실시 예로서, 상기 신뢰성 파라미터는 상기 최적 읽기 전압 세트를 기반으로 읽은 데이터의 에러 비트 수, 상기 불휘발성 메모리의 온도, 상기 불휘발성 메모리의 프로그램 및 소거 횟수, 및 상기 적어도 하나의 페이지의 위치를 가리키는 어드레스, 및 상기 적어도 하나의 페이지의 읽기 횟수 중 적어도 하나를 포함한다.
실시 예로서, 상기 읽기 이력 테이블은 상기 복수의 페이지들에 대한 히스토리 읽기 전압 세트의 정보를 포함하고, 상기 읽기 이력 테이블을 기반으로 상기 복수의 읽기 전압들을 조절하여 상기 불휘발성 메모리에 저장된 데이터를 읽는 제1 읽기 동작을 수행하는 단계는, 상기 적어도 하나의 페이지와 대응되는 히스토리 읽기 전압 세트를 선택하는 단계; 상기 복수의 읽기 전압들을 상기 선택된 히스토리 읽기 전압 세트로 조절하는 단계; 및 상기 조절된 복수의 읽기 전압들을 기반으로 상기 적어도 하나의 페이지를 읽는 단계를 포함한다.
실시 예로서, 상기 히스토리 읽기 전압 세트는 상기 제1 및 제2 읽기 동작 이전의 읽기 동작시 읽기 패스된 읽기 전압 세트를 가리킨다.
실시 예로서, 상기 신뢰성 파라미터, 상기 최적 읽기 전압 세트, 및 상기 읽기 이력 테이블을 기반으로 상기 읽기 이력 테이블을 갱신하는 단계는, 상기 신뢰성 파라미터를 기반으로 상기 최적의 읽기 전압 세트에 제1 가중치를 적용하고, 상기 적어도 하나의 페이지에 대한 적어도 하나의 히스토리 읽기 전압 세트에 적어도 하나의 제2 가중치를 적용하여 상기 읽기 이력 테이블을 갱신하는 단계를 포함한다.
실시 예로서, 상기 제1 가중치가 증가할 경우, 상기 적어도 하나의 제2 가중치는 감소하고, 상기 제1 가중치가 감소할 경우 상기 적어도 하나의 제2 가중치는 증가한다.
실시 예로서, 상기 제2 읽기 동작을 수행하는 단계는, 상기 적어도 하나의 페이지를 적어도 2회 이상 읽고, 읽은 결과를 기반으로 상기 최적 읽기 전압 세트를 검출하는 단계를 포함한다.
실시 예로서, 상기 제2 읽기 동작을 수행하는 단계는, 복수의 읽기 전압 세트들을 포함하는 미리 정해진 테이블을 기반으로 상기 최적 읽기 전압 세트를 검출하는 단계를 포함한다.
실시 예로서, 상기 호스트로부터 상기 적어도 하나의 페이지에 대한 다른 읽기 요청을 수신하는 단계; 상기 수신된 다른 읽기 요청에 응답하여 상기 갱신된 읽기 이력 테이블을 기반으로 상기 복수의 읽기 전압들을 조절하여 상기 데이터를 읽는 단계를 더 포함한다.
실시 예로서, 상기 읽기 이력 테이블은 상기 불휘발성 메모리 장치의 플레인 단위, 메모리 블록 단위, 서브 블록 단위, 워드라인 단위, 및 페이지 단위 중 어느 하나의 단위를 기반으로 관리된다.
본 발명의 다른 실시 예에 따른 불휘발성 메모리를 제어하는 메모리 컨트롤러의 동작 방법은 복수의 읽기 전압들을 기반으로 상기 불휘발성 메모리에 저장된 데이터를 읽는 단계; 상기 읽은 데이터에 정정할 수 없는 에러가 포함된 경우, 읽기 이력 테이블 및 제1 신뢰성 파라미터를 기반으로 상기 복수의 읽기 전압들을 조절하고, 상기 조절된 읽기 전압들을 기반으로 상기 데이터를 읽는 단계; 상기 조절된 복수의 읽기 전압들을 기반으로 읽은 데이터에 정정할 수 없는 에러가 포함된 경우, 최적 읽기 전압 세트를 검출하는 단계; 및 상기 검출된 최적 읽기 전압들, 제2 신뢰성 파라미터, 및 상기 읽기 이력 테이블을 기반으로 상기 읽기 이력 테이블을 갱신하는 단계를 포함한다.
실시 예로서, 상기 제1 신뢰성 파라미터는 상기 복수의 읽기 전압들을 기반으로 읽은 데이터의 에러 비트수, 상기 불휘발성 메모리의 온도, 상기 불휘발성 메모리의 프로그램 및 소거 횟수, 및 상기 적어도 하나의 페이지의 위치를 가리키는 어드레스, 및 상기 적어도 하나의 페이지의 읽기 횟수 중 적어도 하나를 포함하고, 상기 제2 신뢰성 파라미터는 상기 최적 읽기 전압 세트를 기반으로 읽은 데이터의 에러 비트 수, 상기 불휘발성 메모리의 온도, 상기 불휘발성 메모리의 프로그램 및 소거 횟수, 및 상기 적어도 하나의 페이지의 위치를 가리키는 어드레스, 및 상기 적어도 하나의 페이지의 읽기 횟수 중 적어도 하나를 포함한다.
실시 예로서, 상기 읽기 이력 테이블은 상기 데이터가 저장된 영역에 대한 히스토리 읽기 전압 세트 정보를 포함하고, 상기 읽기 이력 테이블 및 제1 신뢰성 파라미터를 기반으로 상기 복수의 읽기 전압들을 조절하고, 상기 조절된 복수의 읽기 전압들을 기반으로 상기 데이터를 읽는 단계는, 상기 히스토리 읽기 전압 세트에 상기 제1 신뢰성 파라미터에 따른 가중치를 적용하여 상기 복수의 읽기 전압들을 조절하는 단계를 포함한다.
실시 예로서, 상기 최적 읽기 전압 세트를 기반으로 읽어진 데이터는 정상 데이터이거나 또는 정정 가능한 에러를 포함한다.
실시 예로서, 상기 최적의 읽기 전압 세트를 검출하는 단계는 복수의 읽기 전압 세트들을 포함하는 미리 정해진 테이블을 기반으로 읽기 동작들을 순차적으로 수행하여 상기 복수의 읽기 전압 세트들 중 상기 최적 읽기 전압 세트를 검출하는 단계를 포함한다.
실시 예로서, 상기 최적의 읽기 전압 세트를 검출하는 단계는 서로 다른 읽기 전압 세트들을 기반으로 상기 데이터를 적어도 2회 읽고, 상기 적어도 2회 읽은 결과를 기반으로 상기 최적 읽기 전압 세트를 검출하는 단계를 포함한다.
본 발명의 또 다른 실시 예에 따른 복수의 페이지들 및 데이터의 에러를 정정하는 에러 정정 회로를 포함하는 불휘발성 메모리 장치의 동작 방법은 메모리 컨트롤러로부터 읽기 커맨드를 수신하는 단계; 상기 수신된 읽기 커맨드에 응답하여 복수의 읽기 전압들을 기반으로 상기 복수의 페이지들 중 적어도 하나에 저장된 데이터를 읽는 단계; 상기 에러 정정 회로에 의해 정정할 수 없는 에러가 상기 읽어진 데이터에 포함된 경우, 읽기 이력 테이블을 기반으로 상기 복수의 읽기 전압들을 조절하고, 상기 조절된 복수의 읽기 전압들을 기반으로 상기 적어도 하나의 페이지에 저장된 데이터를 읽는 단계; 상기 에러 정정 회로에 의해 정정할 수 없는 에러가 상기 조절된 복수의 읽기 전압들을 기반으로 읽은 데이터에 포함된 경우, 최적 읽기 전압 세트를 검출하는 단계; 및 상기 검출된 최적 읽기 세트 전압, 신뢰성 파라미터, 및 상기 읽기 이력 테이블을 기반으로 상기 읽기 이력 테이블을 갱신하는 단계를 포함한다.
실시 예로서, 상기 신뢰성 파라미터는 상기 최적 읽기 전압 세트를 기반으로 읽은 데이터의 에러 비트 수, 상기 불휘발성 메모리 장치의 온도, 상기 불휘발성 메모리 장치의 프로그램 및 소거 횟수, 및 상기 적어도 하나의 페이지의 위치를 가리키는 어드레스, 및 상기 적어도 하나의 페이지의 읽기 횟수 중 적어도 하나를 포함한다.
실시 예로서, 상기 읽어진 데이터 중 어느 하나의 데이터가 정정할 수 있는 에러를 포함하는 데이터이거나 또는 정상 데이터인 경우, 상기 어느 하나의 데이터를 상기 메모리 컨트롤러로 전송한다.
실시 예로서, 상기 최적 읽기 전압 세트를 검출하는 단계는 복수의 읽기 전압 세트들을 기반으로 상기 데이터를 적어도 2회 읽고, 상기 적어도 2회 읽은 결과를 기반으로 상기 최적 읽기 전압을 검출하는 단계를 포함한다.
본 발명의 실시 예들에 따르면, 불휘발성 메모리 시스템은 파라미터, 예를 들어, 에러 비트의 수, 프로그램/소거 횟수, 읽기 횟수, 온도, 어드레스 등을 기반으로 하는 가중치를 적용하여 읽기 이력 테이블을 갱신한다. 따라서, 이 후 읽기 동작, 즉, 읽기 이력을 사용하는 읽기 동작에서 읽기 패스 확률이 증가하므로, 향상된 신뢰성 및 향상된 성능을 갖는 불휘발성 메모리 장치, 메모리 컨트롤러 및 그것들을 포함하는 불휘발성 메모리 시스템의 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 시스템을 보여주는 블록도이다.
도 2는 도 1에 도시된 메모리 컨트롤러를 상세하게 보여주는 블록도이다.
도 3은 도 1에 도시된 불휘발성 메모리 장치를 보여주는 블록도이다.
도 4는 도 1에 도시된 메모리 컨트롤러의 동작 방법을 보여주는 순서도이다.
도 5 내지 도 8은 도 4의 동작 방법을 상세하게 설명하기 위한 도면들이다.
도 9는 본 발명의 다른 실시 예에 따른 읽기 이력 테이블에 대한 갱신 방법을 설명하기 위한 도면이다.
도 10은 본 발명의 또 다른 실시 예에 따른 읽기 이력 테이블에 대한 갱신 방법을 설명하기 위한 도면이다.
도 11 및 도 12는 본 발명의 또 다른 실시 예에 따른 읽기 이력 테이블에 대한 갱신 방법을 설명하기 위한 도면들이다.
도 13은 본 발명의 또 다른 실시 예에 따른 메모리 컨트롤러의 동작 방법을 보여주는 순서도이다.
도 14는 도 13의 동작 방법을 설명하기 위한 산포도들이다.
도 15는 본 발명의 또 다른 실시 예에 따른 메모리 컨트롤러의 동작 방법을 보여주는 순서도이다.
도 16은 본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 시스템을 보여주는 블록도이다.
도 17은 도 16의 불휘발성 메모리 장치를 상세하게 보여주는 블록도이다.
도 18은 본 발명의 실시 예들에 따른 불휘발성 메모리 장치에 포함된 복수의 메모리 블록들 중 제1 메모리 블록을 예시적으로 보여주는 회로도이다.
도 19는 본 발명의 실시 예들에 따른 불휘발성 메모리 시스템이 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 20은 본 발명에 따른 불휘발성 메모리 시스템이 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 21은 본 발명에 따른 불휘발성 메모리 시스템이 적용된 사용자 시스템을 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술 분야에서 통상의 기술을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세하게 설명하기 위하여 본 발명의 실시 예들을 첨부된 도면들을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 시스템을 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 시스템(100)은 메모리 컨트롤러(110) 및 불휘발성 메모리 장치(120)를 포함한다. 메모리 컨트롤러(110) 및 불휘발성 메모리 장치(120) 각각은 하나의 칩, 하나의 패키지, 하나의 장치로 제공될 수 있다. 또는 불휘발성 메모리 시스템(100)은 하나의 저장 장치로서 제공될 수 있다.
메모리 컨트롤러(110)는 외부 장치(예를 들어, 호스트, AP 등)의 요청에 따라 불휘발성 메모리 장치(120)에 데이터(DATA)를 기입하거나 또는 불휘발성 메모리 장치(120)에 저장된 데이터(DATA)를 읽을 수 있다. 예를 들어, 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)에 데이터(DATA)가 기입되거나 또는 불휘발성 메모리 장치(120)에 저장된 데이터(DATA)를 읽기 위하여 어드레스(ADDR), 커맨드(CMD), 및 제어 신호(CTRL)를 불휘발성 메모리 장치(120)로 전송할 수 있다.
불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)로부터 수신된 신호들에 응답하여 메모리 컨트롤러(110)와 데이터(DATA)를 주고받을 수 있다. 예시적으로, 불휘발성 메모리 장치(120)는 EPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다. 간결한 설명을 위하여 불휘발성 메모리 장치(120)는 낸드 플래시 메모리인 것으로 가정한다.
메모리 컨트롤러(110)는 읽기 관리부(111), 에러 정정 코드 회로(113, ECC circuit; Error Correction Code)(이하에서, 'ECC 회로'라 칭한다.), 및 읽기 이력 테이블(112, RHT; Read-History Table)을 포함한다. 읽기 관리부(111)는 불휘발성 메모리 장치(120)에 저장된 데이터(DATA)를 읽기 위한 읽기 전압들을 관리 및 조절할 수 있다. 예를 들어, 읽기 관리부(111)는 불휘발성 메모리 장치(120)로부터 읽은 데이터(DATA)가 ECC 회로(112)에 의해 정정되지 않는 경우, 불휘발성 메모리 장치(120)에서 사용되는 복수의 읽기 전압들을 조절할 수 있다. 예시적으로, 읽기 관리부(111)는 읽기 이력 테이블(113)을 기반으로 복수의 읽기 전압들을 조절할 수 있다. 예시적으로, 읽기 관리부(111)는 적어도 2회 이상 불휘발성 메모리 장치(120)에 저장된 데이터(DATA)를 읽고, 읽은 데이터(DATA)를 기반으로 복수의 읽기 전압들을 조절할 수 있다.
ECC 회로(112)는 불휘발성 메모리 장치(120)로부터 읽은 데이터(DATA)의 에러를 검출하고 정정할 수 있다. 예를 들어, ECC 회로(112)는 불휘발성 메모리 장치(120)에 저장될 데이터(DATA)에 대하여 에러 정정 코드를 생성할 수 있다. 생성된 에러 정정 코드는 데이터(DATA)와 함께 불휘발성 메모리 장치(120)에 저장될 수 있다. 이 후, ECC 회로(112)는 저장된 에러 정정 코드를 기반으로 불휘발성 메모리 장치(120)로부터 읽은 데이터(DATA)의 에러를 검출하고 정정할 수 있다. 예시적으로, ECC 회로(112)는 소정의 에러 정정 능력을 갖는다. ECC 회로(112)의 에러 정정 능력을 초과하는 에러 비트(또는 페일 비트)를 포함하는 데이터는 'UECC(Uncorrectable ECC) 데이터'라 불린다. 불휘발성 메모리 장치(120)로부터 읽은 데이터(DATA)가 UECC 데이터인 경우, 읽기 조절부(111)는 복수의 읽기 전압들을 조절하여 읽기 동작을 다시 수행할 수 있다.
읽기 이력 테이블(113)은 이전의 읽기 전압들(previous read voltage)의 이력을 포함할 수 있다. 예를 들어, 읽기 이력 테이블(113)은 이전 읽기 동작시 읽기 패스된 읽기 전압들의 정보를 포함할 수 있다. 읽기 패스는 특정 읽기 전압들에 의해 읽어진 데이터가 에러를 포함하지 않는 정상 데이터인 경우 또는 포함된 에러가 ECC 회로(112)에 의해 정정 가능한 경우를 가리킨다.
예시적으로, 읽기 조절부(111)는 읽기 이력 테이블(113)을 기반으로 복수의 읽기 전압들을 조절할 수 있다. 즉, 이전에 읽기 패스된 읽기 전압들을 기반으로 읽기 전압들이 조절되고, 조절된 읽기 레벨들을 사용하여 데이터(DATA)를 읽기 때문에, 읽어진 데이터(DATA)의 에러가 ECC 회로(112)에 의해 정정될 가능성이 높아질 것이다. 즉, 읽기 패스될 확률이 향상되므로, 불휘발성 메모리 시스템의 성능이 향상된다.
간결한 설명을 위하여, 이하에서, 읽기 이력 테이블(113)에 저장되어 관리되는 이전에 읽기 패스된 읽기 전압들을 '히스토리 읽기 전압(history read voltage)'이라 칭한다.
예시적으로, 읽기 이력 테이블(113)은 불휘발성 메모리 장치(120)에 포함된 복수의 페이지들 각각에 대한 히스토리 읽기 전압들의 정보를 포함할 수 있다. 예를 들어, 읽기 이력 테이블(113)은 복수의 페이지들 각각에 대하여 이전에 읽기 패스된 읽기 전압들의 정보를 포함할 수 있다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니며, 읽기 이력 테이블(113)은 플레인 단위, 메모리 블록 단위, 서브 블록 단위, 워드라인 단위, 페이지 단위 등과 같이 다양한 단위로 히스토리 읽기 전압들을 관리할 수 있다.
읽기 관리부(111)는 읽기 이력 테이블(113)을 갱신할 수 있다. 예를 들어, 읽기 관리부(111)는 최적 읽기 전압들(optimal read voltage)을 검출할 수 있다. 최적 읽기 전압들(optimal read voltage)은 데이터을 읽을 때 읽기 패스되는 읽기 전압들을 가리킨다. 예시적으로, 읽기 관리부(111)는 적어도 2회 이상 불휘발성 메모리 장치(120)로부터 데이터를 읽고, 읽은 데이터를 기반으로 최적 읽기 전압들(optimal read voltage)을 검출할 수 있다.
읽기 관리부(111)는 최적 읽기 전압들 및 파라미터를 기반으로 읽기 이력 테이블(113)을 갱신할 수 있다. 다시 말해서, 읽기 관리부(111)는 파라미터에 기반된 가중치를 최적 읽기 전압들에 적용하여 읽기 이력 테이블(113)을 갱신할 수 있다. 이 후의 읽기 동작에서, 읽기 관리부(111)는 갱신된 읽기 이력 테이블(113)을 기반으로 복수의 읽기 전압들을 조절할 수 있다.
예시적으로, 파라미터는 최적 읽기 전압들을 기반으로 읽어진 데이터의 에러 비트 수, 불휘발성 메모리 장치(120)의 온도, 불휘발성 메모리 장치(120)의 프로그램/소거 횟수, 불휘발성 메모리 장치(120)의 어드레스, 불휘발성 메모리 장치(120)의 읽기 횟수 등과 같이 최적 읽기 전압들의 신뢰성(즉, 이후 읽기 동작시 읽기 패스될 확률)을 가리키는 인자들을 포함할 수 있다. 이하에서, 간결한 설명을 위하여 상술된 인자들은 "신뢰성 파라미터(reliability parameter)"라 칭한다.
다시 말해서, 신뢰성 파라미터는 현재 읽기 동작시에서의 데이터 특성 또는 불휘발성 메모리 장치(120)의 물리적 특성 등을 가리킨다.
상술된 신뢰성 파라미터들에 따라 불휘발성 메모리 장치(120)의 특성(즉, 메모리 셀들의 문턱 전압)이 변화할 수 있다. 따라서, 읽기 관리부(111)가 상술된 신뢰성 파라미터들에 기반된 가중치를 최적 읽기 전압들에 적용하여 읽기 이력 테이블(113)을 갱신하기 때문에, 이후의 읽기 동작에서 읽기 이력 테이블(113)을 기반으로 복수의 읽기 전압들을 조절할 경우, 읽기 패스될 확률이 증가한다. 읽기 이력 테이블(113)의 갱신 방법은 이하의 도면들을 참조하여 더욱 상세하게 설명된다.
도 2는 도 1에 도시된 메모리 컨트롤러를 상세하게 보여주는 블록도이다. 도 1 및 도 2를 참조하면, 메모리 컨트롤러(110)는 ECC 회로(112), 프로세서(114), SRAM(115), ROM(116), 호스트 인터페이스(117), 및 플래시 인터페이스(118)를 포함할 수 있다.
프로세서(114)는 메모리 컨트롤러(110)의 제반 동작을 제어할 수 있다. SRAM(115)은 메모리 컨트롤러(110)의 버퍼 메모리, 캐시 메모리, 동작 메모리 등으로 사용될 수 있다.
예시적으로, 읽기 관리부(111) 및 읽기 이력 테이블(113)은 소프트웨어 형태로 제공될 수 있다. 읽기 관리부(111) 및 읽기 이력 테이블(113)은 SRAM(115)에 저장되고, 프로세서(114)에 의해 구동될 수 있다.
또는 읽기 관리부(111) 및 읽기 이력 테이블(113)은 불휘발성 메모리 장치(120)의 메타 영역(미도시)에 저장될 수 있고, SRAM(115)으로 로드될 수 있다. SRAM(115)으로 로드된 읽기 관리부(111) 및 읽기 이력 테이블(113)은 프로세서(114)에 의해 구동될 수 있다. 읽기 이력 테이블(113)은 주기적 또는 비주기적 또는 백그라운드동안 불휘발성 메모리 장치(120)로 플러쉬될 수 있다.
ROM(116)은 메모리 컨트롤러(110)가 동작하는데 요구되는 다양한 정보들을 펌웨어 형태로 저장할 수 있다. 예시적으로, 읽기 관리부(111)는 펌웨어 형태로 제공되며, ROM(116)에 저장되고, 프로세서(114)에 의해 구동될 수 있다.
메모리 컨트롤러(110)는 호스트 인터페이스(117)를 통해 외부 장치(예를 들어, 호스트, 애플리케이션 프로세서 등)와 통신할 수 있다. 예시적으로, 호스트 인터페이스(117)는 USB(Universal Serial Bus), MMC(multimedia card), embedded-MMC, PCI(peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface), NVMe(Nonvolatile Memory-express), UFS(Universal Flash Storage) 인터페이스 등과 같은 다양한 인터페이스들 중 적어도 하나로 제공될 수 있다.
메모리 컨트롤러(110)는 플래시 인터페이스(118)를 통해 불휘발성 메모리 장치(120)와 통신할 수 있다. 메모리 컨트롤러(110)는 플래시 인터페이스(118)를 통해 커맨드(CMD), 어드레스(ADDR), 및 제어 신호(CTRL)를 불휘발성 메모리 장치(120)로 전송할 수 있고, 데이터(DATA)를 교환할 수 있다. 예시적으로, 플래시 인터페이스(118)는 낸드 인터페이스(NAND Interface)를 포함할 수 있다.
도 3은 도 1에 도시된 불휘발성 메모리 장치를 보여주는 블록도이다. 도 1 및 도 3을 참조하면, 불휘발성 메모리 장치(120)는 메모리 셀 어레이(121), 어드레스 디코더(122), 제어 로직 회로 및 전압 발생기(123), 및 입출력 회로(124)를 포함할 수 있다.
메모리 셀 어레이(121)는 복수의 메모리 블록들을 포함할 수 있다. 복수의 메모리 블록들 각각은 복수의 페이지들을 포함할 수 있다. 복수의 페이지들은 복수의 워드라인과 각각 연결될 수 있다. 복수의 페이지들 각각은 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 셀들 각각은 1-비트를 저장하는 단일 레벨 셀(SLC; Single Level Cell) 또는 적어도 2-비트를 저장하는 멀티 레벨 셀(MLC; Multi Level Cell)을 포함할 수 있다. 예시적으로, 복수의 메모리 셀들 각각은 플로팅 게이트 메모리 셀 또는 전하 트랩 플래시 메모리 셀의 구조를 가질 수 있다. 예시적으로, 복수의 메모리 블록들 각각은 기판(미도시)과 수직한 방향으로 적층된 3차원 구조를 가질 수 있다.
어드레스 디코더(122)는 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL), 및 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(121)와 연결된다. 어드레스 디코더(122)는 메모리 컨트롤러(110)로부터 어드레스(ADDR)를 수신하고, 수신된 어드레스(ADDR)를 디코딩할 수 있다. 어드레스 디코더(122)는 디코딩된 어드레스(ADDR)를 기반으로 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL), 및 접지 선택 라인들(GSL)을 각각 구동할 수 있다. 예를 들어, 어드레스 디코더(122)는 디코딩된 어드레스(ADDR)를 기반으로 복수의 워드 라인들(WL) 중 적어도 하나의 워드 라인을 선택하고, 제어 로직 및 전압 발생기(123)의 제어에 따라 선택된 워드라인의 전압을 제어할 수 있다.
제어 로직 회로 및 전압 발생기(123)는 메모리 컨트롤러(110)로부터 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있다. 제어 로직 회로 및 전압 발생기(123)는 수신된 신호들에 응답하여 메모리 셀 어레이(121)에 데이터(DATA)가 기입되거나 또는 메모리 셀 어레이(121)에 기입된 데이터(DATA)가 독출되도록 어드레스 디코더(122) 및 입출력 회로(124)를 제어할 수 있다.
제어 로직 회로 및 전압 발생기(123)는 불휘발성 메모리 장치(120)가 동작하는데 요구되는 다양한 전압들을 생성할 수 있다. 예를 들어, 제어 로직 회로 및 전압 발생기(123)는 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들, 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 소거 전압들 등과 같은 다양한 전압을 생성할 수 있다. 예시적으로, 제어 로직 회로 및 전압 발생기(123)는 메모리 컨트롤러(110)의 제어에 따라 복수의 선택 읽기 전압들(즉, 읽기 전압들)을 조절할 수 있다.
입출력 회로(124)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(121)와 연결된다. 입출력 회로(124)는 메모리 컨트롤러(110)로부터 데이터(DATA)를 수신하고 수신된 데이터(DATA)가 메모리 셀 어레이(121)에 기입되도록 복수의 비트 라인들(BL)의 전압을 조절할 수 있다. 또는 입출력 회로(124)는 제어 로직 및 전압 발생기(123)의 제어에 따라 메모리 셀 어레이(121)에 저장된 데이터(DATA)를 읽기 위하여 복수의 비트 라인들(BL)을 제어할 수 있다.
예시적으로, 입출력 회로(124)는 페이지 버퍼(또는 페이지 레지스터), 열 선택 회로, 데이터 버퍼, 글로벌 버퍼 등과 같은 구성 요소들을 포함할 수 있다. 예시적으로, 입출력 회로(124)는 감지 증폭기, 쓰기 드라이버, 열 선택 회로, 데이터 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
도 4는 도 1에 도시된 메모리 컨트롤러의 동작 방법을 보여주는 순서도이다. 예시적으로, 도 4를 참조하여 불휘발성 메모리 시스템(100)의 읽기 방법이 설명된다. 이하에서 간결한 설명을 위하여, 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)에 포함된 복수의 페이지들 중 제1 페이지(PAGE1)를 읽는 것으로 가정한다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니다.
도 1 및 도 4를 참조하면, S110 단계에서, 메모리 컨트롤러(110)는 제1 읽기 동작을 수행할 수 있다. 예를 들어, 메모리 컨트롤러(110)는 외부 장치(예를 들어, 호스트, 애플리케이션 프로세서 등)으로부터 읽기 요청을 수신하고, 수신된 읽기 요청에 응답하여 제1 읽기 동작을 수행할 수 있다. 예시적으로, 제1 읽기 동작은 기본 읽기 동작(default read oepration)을 가리킬 수 있다. 예를 들어, 메모리 컨트롤러(110)는 미리 정해진 읽기 전압 세트(즉, 기본 읽기 전압 세트(default read voltage set))를 기반으로 제1 페이지(PAGE1)에 저장된 데이터를 읽을 수 있다. 메모리 컨트롤러(110)는 제1 읽기 동작에 따라 읽은 데이터의 에러를 검출 및 정정할 수 있다. 예시적으로, 에러 검출 및 정정은 ECC 회로(113)에 의해 수행될 수 있다.
S120 단계에서, 메모리 컨트롤러(110)는 읽은 데이터가 UECC 데이터인지 판별할 수 있다. 예를 들어, S110 단계에서 메모리 컨트롤러(110)는 읽은 데이터의 에러를 검출 및 정정할 수 있다. 이 때, 읽은 데이터의 에러가 ECC 회로(112)의 에러 정정 범위를 초과할 수 있다. ECC 회로(112)의 에러 정정 범위를 초과한 에러 비트를 포함하는 데이터는 UECC 데이터라 불린다.
제1 읽기 동작을 통해 읽은 데이터가 UECC 데이터인 경우, S130 단계에서, 메모리 컨트롤러(110)는 읽기 이력 테이블(113)을 기반으로 제2 읽기 동작을 수행할 수 있다. 예시적으로, 제2 읽기 동작은 히스토리 읽기 전압 세트를 기반으로 수행되는 읽기 동작을 가리킨다. 예를 들어, 메모리 컨트롤러(110)는 읽기 이력 테이블(113)에 포함된 히스토리 읽기 전압 세트들 중 제1 페이지(PAGE1)와 대응되는 히스토리 읽기 전압 세트를 기반으로 불휘발성 메모리 장치(120)의 복수의 읽기 전압들을 조절할 수 있다. 메모리 컨트롤러(110)는 조절된 읽기 전압들을 기반으로 제1 페이지(PAGE1)에 저장된 데이터를 읽을 수 있다. 메모리 컨트롤러(110)는 제2 읽기 동작을 통해 읽은 데이터의 에러를 검출 및 정정할 수 있다. 예시적으로, 외부 장치로부터 수신된 읽기 요청에 응답하여 제2 읽기 동작이 수행될 수 있다.
S140 단계에서, 메모리 컨트롤러(110)는 제2 읽기 동작을 통해 읽은 데이터가 UECC 데이터인지 판별할 수 있다. 제2 읽기 동작을 통해 읽은 데이터가 UECC 데이터인 경우, S150 단계에서, 메모리 컨트롤러(110)는 제3 읽기 동작을 수행할 수 있다. 메모리 컨트롤러(110)는 제3 읽기 동작을 통해 읽은 데이터의 에러를 검출 및 정정할 수 있다.
예시적으로, 제3 읽기 동작은 최적 읽기 전압들을 찾기 위한 일련의 동작을 포함할 수 있다. 예를 들어, 제3 읽기 동작은 미리 정해진 테이블(PDT; PreDefined Table, 미도시)을 기반으로 하는 읽기 동작, 밸리 서치 등과 같은 읽기 동작들을 포함할 수 있다. 미리 정해진 테이블(PDT)을 기반으로 하는 읽기 동작은 미리 정해진 테이블(PDT)에 포함된 읽기 레벨들을 순차적으로 사용하여 제1 페이지를 읽은 동작을 가리킨다. 밸리 서치는 제1 페이지를 적어도 2회 읽고, 읽은 결과를 기반으로 최적의 읽기 레벨을 탐색하는 동작을 가리킨다.
예시적으로, 제3 읽기 동작은 제1 및 제2 읽기 동작들과 비교하여 높은 신뢰성(즉, 읽기 패스될 확률이 높다.)을 가질 수 있다. 그러나, 제3 읽기 동작은 제1 페이지에 대한 적어도 2회 이상의 읽기 동작을 수행하기 때문에, 제1 및 제2 읽기 동작들과 비교하여 오버헤드가 증가할 수 있다.
제3 읽기 동작을 통해 읽은 데이터가 UECC 데이터인 경우, S170 단계에서, 메모리 컨트롤러(110)는 모든 읽기 동작이 완료되었는지 판별할 수 있다. 모든 읽기 동작이 완료된 경우, 메모리 컨트롤러(110)는 읽기 동작을 종료하고, 모든 읽기 동작이 완료되지 않은 경우, S180 단계에서, 메모리 컨트롤러(110)는 남은 읽기 동작을 수행할 수 있다. 예시적으로, 남은 읽기 동작들은 S150 단계의 제3 읽기 동작과 동일한 방식의 읽기 동작이거나 또는 다른 방식의 읽기 동작일 수 있다.
S120 단계, S140 단계, 및 S160 단계 중 어느 하나의 단계에서 읽기 패스된 경우, (즉, 읽은 데이터의 에러가 ECC 회로(112)에 의해 정정된 경우) S190 단계에서, 메모리 컨트롤러(110)는 읽기 패스된 읽기 전압들(즉, 최적 읽기 전압들) 및 신뢰성 파라미터를 기반으로 읽기 이력 테이블(113)을 갱신할 수 있다.
예를 들어, S120 단계에서 제1 읽기 동작을 통해 읽은 데이터가 UECC 데이터가 아닌 것으로 판별될 수 있다. 이 경우, 제1 읽기 동작에서 사용된 읽기 전압들은 읽기 패스된 읽기 전압들(즉, 최적 읽기 전압들)일 것이다. 메모리 컨트롤러(110)는 최적 읽기 전압들 및 신뢰성 파라미터를 기반으로 읽기 이력 테이블(113)의 제1 페이지에 대응하는 히스토리 읽기 전압들을 갱신할 수 있다.
이하에서, 간결한 설명을 위하여 읽기 패스된(즉, ECC 회로(112)의 에러 정정 범위 내의 에러를 포함하는 데이터를 읽을 수 있는) 읽기 전압 또는 읽기 전압 세트들은 최적 읽기 전압(optimal read voltage) 또는 최적 읽기 전압 세트(optimal read voltage set)라 칭한다.
예시적으로, 메모리 컨트롤러(110)는 신뢰성 파라미터를 기반으로 가중치를 결정하고, 결정된 가중치를 최적 읽기 전압들에 적용하여 읽기 이력 테이블(113)을 갱신할 수 있다. 신뢰성 파라미터는 ECC 회로(113)에 의해 정정된 페일 비트의 수, 또는 제1 페이지(즉, 선택된 페이지)의 읽기 횟수, 프로그램/소거 횟수, 어드레스 또는 불휘발성 메모리 장치(120)의 읽기 횟수, 프로그램/소거 횟수, 온도 등과 같은 인자들을 포함할 수 있다.
예를 들어, ECC 회로(113)에 의해 정정된 페일 비트의 수가 증가할수록 최적 읽기 전압들에 대한 신뢰성(즉, 이후 읽기 동작에서 읽기 패스될 확률)이 낮아질 수 있다. 이 경우, 메모리 컨트롤러(110)는 최적의 읽기 레벨들에 적용되는 가중치를 낮출 수 있다. 이와 반대로, ECC 회로(113)에 의해 정정된 페일 비트의 수가 적을수록, 최적 읽기 전압들의 신뢰성(즉, 이후 읽기 동작에서 읽기 패스될 확률)이 높을 것이다. 이 경우, 메모리 컨트롤러(110)는 최적의 읽기 레벨들에 적용되는 가중치를 증가시킬 수 있다.
이와 유사하게, 메모리 컨트롤러(110)는 ECC 회로(113)에 의해 정정된 페일 비트의 수, 또는 제1 페이지(즉, 선택된 페이지)의 읽기 횟수, 프로그램/소거 횟수, 어드레스 또는 불휘발성 메모리 장치(120)의 읽기 횟수, 프로그램/소거 횟수, 온도 등과 같은 인자들을 기반으로 가중치를 결정할 수 있다.
메모리 컨트롤러(110)가 신뢰성 파라미터를 기반으로 하는 가중치를 최적의 읽기 레벨들에 적용하여 읽기 이력 테이블(113)을 갱신시킴으로써, 이 후 읽기 이력 테이블(113)을 사용하는 제2 읽기 동작을 수행할 때 읽기 패스될 확률이 증가할 수 있다. 따라서, 제3 읽기 동작을 수행하지 않아도 되므로, 제3 읽기 동작에 따른 오버헤드가 감소될 수 있다.
도 5 내지 도 8은 도 4의 동작 방법을 상세하게 설명하기 위한 도면들이다. 이하에서, 간결한 설명을 위하여, 불휘발성 메모리 장치(120)에 포함된 메모리 셀들은 삼중 레벨 셀(TLC; Triple Level Cell)인 것으로 가정한다. 또한, 제1 페이지(PAGE1)는 읽기 동작을 위하여 선택된 페이지인 것으로 가정한다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 본 발명의 기술적 사상은 유사한 기술 범위로 확장 및 변형될 수 있다.
먼저, 도 1 및 도 5를 참조하면, 불휘발성 메모리 장치(120)에 포함된 복수의 메모리 셀들 각각은 소거 상태(E), 및 제1 내지 제7 프로그램 상태들(P1~P7) 중 어느 하나의 상태를 갖도록 프로그램될 수 있다. 메모리 컨트롤러(110)는 복수의 읽기 전압들(RD1~RD7)을 기반으로 메모리 셀들의 상태를 판별함으로써 데이터를 독출할 수 있다.
그러나, 다양한 요인들(예를 들어, 시간의 경과, 인접 셀들의 간섭 등)로 인하여 메모리 셀들의 문턱 전압이 변화할 수 있다. 이 경우, 복수의 읽기 전압들(RD1~RD7)을 기반으로 독출된 데이터는 오류를 포함할 수 있다. 메모리 컨트롤러(110)는 독출된 데이터의 오류를 검출 및 정정할 수 있다. 그러나, 메모리 셀들의 문턱 전압 산포 변화량이 커질 경우, ECC 회로(112)의 에러 정정 능력 범위를 초과하는 에러가 데이터에 포함될 수 있다. 이 경우, 메모리 컨트롤러(110)는 도 4를 참조하여 설명된 동작 방법을 기반으로 읽기 동작을 수행할 수 있다.
이하에서, 도 6을 참조하여 읽기 동작이 설명되되, 설명 및 도면의 간결성을 위하여 일부 프로그램 상태들의 문턱 전압 산포들이 도시되고, 일부 읽기 전압(즉, 제7 읽기 전압)을 기반으로 읽기 동작이 설명된다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니며, 다른 읽기 레벨들 또한 유사한 방법을 기반으로 선택 또는 조절될 수 있다. 도 1, 도 4, 및 도 6의 제1 섹션을 참조하면, 제1 페이지(PAGE1)의 메모리 셀들 중 일부는 제 6 또는 제 7 프로그램 상태들(P6 or P7)을 가질 수 있다.
이 후, 프로그램 시간이 경과함에 따라 제1 페이지(PAGE1)의 메모리 셀들 중 일부의 문턱 전압 산포가 도 6의 제2 섹션에 도시된 바와 같이 변할 수 있다. 이 때, 불휘발성 메모리 시스템(100)이 제1 페이지(PAGE1)에 대한 수행할 수 있다. 예를 들어, 메모리 컨트롤러(110)는 제1 페이지(PAGE1)의 메모리 셀들 중 제7 프로그램 상태(P7')를 갖는 메모리 셀들을 판별하기 위하여 제7 읽기 전압(RD7)을 기반으로 읽기 동작을 수행할 수 있다. 예시적으로, 도 6의 제2 섹션의 산포도를 기반으로 하는 읽기 동작(즉, 제1 읽기 동작)은 도 4의 S110 단계와 대응될 수 있다.
메모리 컨트롤러(110)나 제7 읽기 레벨(RD7)을 기반으로 읽기 동작을 수행하여 독출된 데이터는 UECC 데이터일 수 있다. 예를 들어, 도 6의 제1 섹션에 도시된 바와 같이 제7 읽기 레벨(RD7)이 제6 및 제7 프로그램 상태들(P6, P7)의 문턱 전압 산포의 밸리 값인 경우, 제7 읽기 전압(RD7)을 기반으로 읽은 데이터는 UECC 에러를 포함하지 않을 수 있다. 그러나, 도 6의 제2 섹션에 도시된 바와 같이 제7 읽기 전압(RD7)이 프로그램 상태들(P6', P7')과 같이 문턱 전압 산포들의 밸리 값이 아닌 경우, 제7 읽기 전압(RD7)을 기반으로 읽은 데이터는 UECC 에러를 포함할 수 있다.
이 경우, 메모리 컨트롤러(110)는 도 6의 제3 섹션에 도시된 바와 같이 히스토리 읽기 전압(RD7_h1)을 기반으로 읽기 동작을 수행할 수 있다. 예시적으로, 도 6의 제3 섹션의 문턱 전압 산포도를 기반으로 하는 읽기 동작(즉, 제2 읽기 동작)은 도 4의 S130 단계와 대응될 수 있다.
예를 들어, 메모리 컨트롤러(110)는 도 7에 도시된 바와 같은 읽기 이력 테이블(113)을 포함할 수 있다. 읽기 이력 테이블(113)은 물리 페이지 넘버들(PPN) 및 물리 페이지 넘버들 각각에 대응되는 히스토리 읽기 전압 세트들(RD_h1~RD_hn)을 포함할 수 있다. 히스토리 읽기 전압 세트들(RD_h1~RD_hn)은 각각의 페이지들(PAGE1~PAGEn)에 대하여 이전 읽기 동작시 읽기 패스된 읽기 전압 세트들을 가리킬 수 있다.
메모리 컨트롤러(110)는 선택된 페이지(즉, 제1 페이지)와 대응되는 히스토리 읽기 전압 세트(RD_h1)로 복수의 읽기 전압들을 조절하여 읽기 동작을 수행할 수 있다. 예시적으로, 히스토리 읽기 전압 세트(RD_h1)는 복수의 읽기 전압들을 포함할 수 있고, 히스토리 읽기 전압(RD7_h1)은 히스토리 읽기 전압 세트(RD_h1)에 포함될 수 있다. 메모리 컨트롤러(110)는 히스토리 읽기 전압 세트(RD_h1)를 기반으로 읽은 데이터의 에러를 검출 및 정정할 수 있다. 그러나, 앞서 설명된 바와 마찬가지로, 히스토리 읽기 전압(RD7_h1)에 의해 읽어진 데이터는 UECC 데이터일 수 있다.
이 경우, 메모리 컨트롤러(110)는 도 4의 S150 단계에서 설명된 제3 읽기 동작을 수행할 수 있다. 예를 들어, 메모리 컨트롤러(110)는 미리 정해진 테이블을 기반으로 최적 읽기 전압(RD7_otp)을 탐색할 수 있다. 또는 메모리 컨트롤러(110)는 밸리 서치 동작을 수행하여 최적의 읽기 전압(RD7_otp)을 탐색할 수 있다. 메모리 컨트롤러(110)는 탐색된 최적의 읽기 전압(RD7_otp)을 기반으로 읽기 동작을 수행할 수 있다. 메모리 컨트롤러(110)는 최적의 읽기 전압(RD7_otp)을 기반으로 읽은 데이터의 에러를 검출 및 정정할 수 있다.
상술된 실시 예에서 제1 및 제2 읽기 동작들을 통해 읽은 데이터가 UECC 데이터인 것으로 가정하였으나, 제1 또는 제2 읽기 동작을 통해 읽은 데이터가 UECC 데이터가 아닌 경우, 제1 또는 제2 읽기 동작에서 사용된 읽기 레벨들이 최적 읽기 전압들일 수 있다.
불휘발성 메모리 시스템(100)은 도 4 내지 도 7을 참조하여 설명된 동작 방법들을 기반으로 읽기 동작을 수행하고, 최적 읽기 전압들을 검출할 수 있다. 이하에서, 검출된 최적의 읽기 전압들을 기반으로 읽기 이력 테이블(113)를 갱신하는 방법이 설명된다.
도 1 및 도 8을 참조하면, 메모리 컨트롤러(110)는 도 4 내지 도 7을 참조하여 설명된 동작 방법들을 기반으로 설명된 최적의 읽기 전압 세트(RD_otp)를 검출할 수 있다. 메모리 컨트롤러(110)는 검출된 최적 읽기 전압 세트(RD_otp)를 기반으로 읽기 이력 테이블(113)을 갱신할 수 있다. 이 때, 메모리 컨트롤러(110)는 신뢰성 파라미터(parameter)를 기반으로 하는 가중치(α0)를 검출된 최적의 읽기 전압 세트(RD_otp)에 적용하여 읽기 이력 테이블(113)을 갱신할 수 있다.
예를 들어, 신뢰성 파라미터는 최적의 읽기 전압 세트(RD_otp)로 선택된 페이지(즉, 제1 페이지(PAGE1))를 읽었을 때, 읽을 데이터의 에러 비트의 수를 포함할 수 있다. 메모리 컨트롤러(110)는 검출된 에러 비트의 수가 많을수록 가중치(α0)를 감소시킬 수 있다. 즉, 검출된 에러 비트의 수가 많을수록 검출된 최적의 읽기 전압 세트(RD_otp)의 신뢰도(즉, 이후 읽기 동작시 읽기 패스될 확룔)는 낮아지므로, 메모리 컨트롤러(110)는 적은 가중치를 적용할 수 있다. 메모리 컨트롤러(110)는 가중치(α0)가 적용된 읽기 전압 세트(α0*RD_otp)가 제1 페이지(PAGE1)와 대응되도록 읽기 이력 테이블(113)을 갱신할 수 있다. 이 후, 갱신된 읽기 이력 테이블(113)에 저장된 읽기 전압 세트(α0*RD_otp)는 제1 페이지(PAGE1)의 히스토리 읽기 전압 세트로서 사용될 수 있다.
예시적으로, 신뢰성 파라미터는 선택된 페이지의 프로그램/소거 횟수, 읽기 횟수, 또는 불휘발성 메모리 장치(120)의 온도 등과 같은 다양한 인자들을 포함할 수 있다. 예를 들어, 프로그램/소거 횟수, 읽기 횟수, 또는 온도가 증가할수록 가중치(α0)가 감소되고, 프로그램/소거 횟수, 읽기 횟수, 또는 온도가 감소할수록 가중치(α0)가 증가될 수 있다.
예시적으로, 신뢰성 파라미터는 선택된 페이지의 어드레스와 같은 인자를 포함할 수 있다. 어드레스는 선택된 페이지의 물리적 위치를 가리킨다. 선택된 페이지의 물리적 위치에 따라 가중치(α0)가 다르게 적용될 수 있다. 예를 들어, 하나의 메모리 블록에서 외곽에 위치한 페이지들에 대한 가중치(α0)는 낮을 수 있다.
상술된 바와 같이, 메모리 컨트롤러(110)는 신뢰성 파라미터를 기반으로 최적의 읽기 레벨 세트(RD_otp)에 가중치를 적용하여 읽기 이력 테이블(113)을 갱신한다. 따라서, 이후의 읽기 동작에서 메모리 컨트롤러(110)는 갱신된 읽기 이력 테이블(113)을 사용하기 때문에, 향상된 신뢰성 및 향상된 성능을 가질 수 있다.
도 9는 본 발명의 다른 실시 예에 따른 읽기 이력 테이블에 대한 갱신 방법을 설명하기 위한 도면이다. 도 1 및 도 9를 참조하면, 메모리 컨트롤러(110)는 도 4 내지 도 6을 참조하여 설명된 동작 방법을 기반으로 최적 읽기 전압 세트(RD_otp)를 검출할 수 있다.
도 8을 참조하여 설명된 갱신 방법과 달리, 메모리 컨트롤러(110)는 히스토리 읽기 전압 세트(RD_h1) 및 검출된 최적 읽기 전압 세트(RD_otp)에 가중치(α1)를 적용하여 읽기 이력 테이블(113)을 갱신할 수 있다. 가중치(α1)는 도 8을 참조하여 설명된 바와 같이 신뢰성 파라미터들, 예를 들어, 에러 비트의 수, 어드레스, 온도, 읽기 횟수, 프로그램/소거 횟수 등을 기반으로 결정될 수 있다. 가중치가 적용된 읽기 전압 세트(α1*(RD_h1+RD_otp))가 제1 페이지(PGAE1)와 대응되도록 읽기 이력 테이블(113)이 갱신될 수 있다.
도 10은 본 발명의 또 다른 실시 예에 따른 읽기 이력 테이블에 대한 갱신 방법을 설명하기 위한 도면이다. 도 1 및 도 10을 참조하면, 메모리 컨트롤러(110)는 도 4 내지 도 6을 참조하여 설명된 동작 방법을 기반으로 최적의 읽기 전압 세트(RD_otp)를 검출할 수 있다.
도 8 및 도 9를 참조하여 설명된 갱신 방법들과 달리, 메모리 컨트롤러(110)는 히스토리 읽기 전압 세트(RD_h1) 및 검출된 최적 읽기 전압 세트(RD_otp)에 각각 서로 다른 가중치들(α2, α3)을 적용하여 읽기 이력 테이블(113)을 갱신할 수 있다.
예를 들어, 메모리 컨트롤러(110)는 신뢰성 파라미터를 기반으로 가중치들(α2, α3)을 결정할 수 있다. 가중치들(α2, α3)은 각각 히스토리 읽기 전압 세트(RD_h1) 및 검출된 최적 읽기 전압 세트(RD_otp)에 적용될 수 있다.
신뢰성 파라미터는 에러 비트의 수를 포함할 수 있다. 에러 비트 수가 증가할수록 검출된 최적의 읽기 전압 세트(RD_otp)의 신뢰도는 감소할 것이다. 이 경우, 메모리 컨트롤러(110)는 최적의 읽기 전압 세트(RD_otp)에 적용되는 가중치(α3)를 감소시키고, 히스토리 읽기 전압 세트(RD_h1)에 적용되는 가중치(α2)를 증가시킬 수 있다.
이와 반대로, 에러 비트 수가 감소할수록 검출된 최적의 읽기 전압 세트(RD_otp)의 신뢰도는 증가할 것이다. 이 경우, 메모리 컨트롤러(110)는 최적 읽기 전압 세트(RD_otp)에 적용되는 가중치(α3)를 증가시키고, 이전 히스토리 읽기 레벨 세트(RD_h1)에 적용되는 가중치(α2)를 감소시킬 수 있다.
예를 들어, 최적의 읽기 전압 세트(RD_otp)에 의해 읽혀진 데이터의 에러 비트의 수가 기준 값보다 적은 경우, 메모리 컨트롤러(110)는 최적 읽기 전압 세트(RD_otp)에 적용되는 가중치(α3)를 증가(즉, 가중치(α3)가 0.5보다 크게)시키고, 이전 히스토리 읽기 레벨 세트(RD_h1)에 적용되는 가중치(α2)를 감소(즉, 가중치(α2)가 0.5보다 작게)시킬 수 있다. 이 때, 갱신된 읽기 이력 테이블(113)에 포함된 히스토리 읽기 전압에 적용된 비율은 최적 읽기 전압 세트(RD_otp)이 이전 히스토리 읽기 레벨 세트(RD_h1)보다 높을 것이다.
즉, 메모리 컨트롤러(110)가 검출된 최적 읽기 전압 세트(RD_otp)의 신뢰도에 따라 가중치를 다르게 적용함으로써 이 후에 HRL LUT(113)를 기반으로 읽기 동작을 수행할 때, 읽기 패스될 확률이 증가할 수 있다.
예시적으로, 신뢰성 파라미터는 앞서 설명된 바와 같이 다양한 인자들을 포함할 수 있고, 메모리 컨트롤러(110)는 신뢰성 파라미터를 기반으로 가중치들(α2, α3)을 결정할 수 있다.
도 11 및 도 12는 본 발명의 또 다른 실시 예에 따른 읽기 이력 테이블에 대한 갱신 방법을 설명하기 위한 도면들이다. 도 1, 도 11, 및 도 12를 참조하면, 읽기 이력 테이블(113')은 복수의 페이지들(PAGE1~PAGEn) 각각에 대하여 복수의 히스토리 읽기 전압 세트들(RD_h11~RD_hnm)을 포함할 수 있다. 예를 들어, 읽기 이력 테이블(113')은 제1 페이지(PAGE1)에 대하여 히스토리 읽기 레벨 세트들(RD_h11~RD_h1m)을 포함할 수 있다. 히스토리 읽기 레벨 세트들(RD_h11~RD_h1m)은 제1 페이지(PAGE1)의 읽기 동작시 읽기 패스된 읽기 레벨 세트들을 기반으로 정해진 레벨들일 수 있다. 다시 말해서, 읽기 이력 테이블(113')은 하나의 페이지에 대한 복수의 읽기 동작에서의 히스토리 읽기 전압 세트들을 포함할 수 있다.
메모리 컨트롤러(110)는 도 4 내지 도 6을 참조하여 설명된 방법을 기반으로 최적 읽기 전압 세트(RD_otp)를 검출할 수 있다. 도 12에 도시된 바와 같이 메모리 컨트롤러(110)는 복수의 히스토리 읽기 전압 세트들(RD_h11~RD_h1m) 각각에 대하여 서로 다른 가중치(α11~α1m)를 적용하여 읽기 이력 테이블(113')을 갱신할 수 있다.
즉, 도 7 내지 도 10을 참조하여 설명된 읽기 이력 테이블(113)에 대한 갱신 방법에서는 최적의 읽기 전압 세트(RD_otp) 또는 하나의 히스토리 읽기 전압 세트(RD_h1)에 가중치(α)를 적용하여 읽기 이력 테이블(113)을 갱신하였으나, 도 12에 도시된 방법에서는 복수의 이전 히스토리 읽기 전압 세트들 및 최적의 읽기 전압 세트(RD_otp)에 가중치를 적용하여 읽기 이력 테이블(113')을 갱신한다. 또한, 메모리 컨트롤러(110)는 읽기 이력 테이블(113')를 통해 복수의 페이지들 각각에 대한 복수의 히스토리 읽기 전압 세트들을 관리할 수 있다.
예시적으로, 복수의 히스토리 읽기 전압 세트들(RD_h11~RD_h1m)은 읽기 이력 테이블(113')이 갱신될 때마다 시프트될 수 있다. 예를 들어, 제1 페이지(PAGE1)에 대한 히스토리 읽기 전압 세트가 갱신될 때, 가장 오래된 히스토리 읽기 전압 세트(RD_h1m)이 제거될 수 있다. 즉, 메모리 컨트롤러(110)는 복수의 페이지들 각각에 대하여 소정의 개수의 히스토리 읽기 전압 세트들을 관리할 수 있다.
도 13은 본 발명의 또 다른 실시 예에 따른 메모리 컨트롤러의 동작 방법을 보여주는 순서도이다. 도 1 및 도 13을 참조하면, S210 단계 및 S220 단계는 도 4의 S110 단계 및 S120 단계와 동일하므로, 이에 대한 상세한 설명은 생략된다.
제1 읽기 동작을 통해 읽은 데이터가 UECC 데이터인 경우, S230 단계에서, 메모리 컨트롤러(110)는 신뢰성 파라미터 및 읽기 이력 테이블(113)을 기반으로 제2 읽기 동작을 수행할 수 있다. 예를 들어, 메모리 컨트롤러(110)는 읽기 이력 테이블(113)을 기반으로 제1 페이지(PAGE1)와 대응되는 히스토리 읽기 전압 세트를 결정할 수 있다.
메모리 컨트롤러(110)는 신뢰성 파라미터를 기반으로 가중치를 결정할 수 있다. 예를 들어, 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)의 온도에 따라 가중치를 결정할 수 있다. 메모리 컨트롤러(110)는 불휘발성 장치(120)의 온도가 상승함에 따라 가중치를 증가힐 수 있다.
메모리 컨트롤러(110)는 결정된 히스토리 읽기 전압 세트에 가중치를 적용하고, 가중치가 적용된 히스토리 읽기 전압 세트를 기반으로 제2 읽기 동작을 수행할 수 있다. 즉, 도 4의 S130 단계와 달리 S230 단계에서, 메모리 컨트롤러(110)는 히스토리 읽기 전압 세트(RD_h1)에 가중치를 적용하여 제2 읽기 동작을 수행한다.
S240 단계 내지 S280 단계는 도 4의 S140 단계 내지 S180 단계와 동일하므로, 이에 대한 상세한 설명은 생략된다.
S220 단계, S240 단계, 및 S260 단계 중 적어도 하나의 단계에서 읽기 패스된 경우, S290 단계에서, 메모리 컨트롤러(110)는 최적 읽기 전압 세트(RD_otp)를 기반으로 읽기 이력 테이블(113)을 갱신할 수 있다. 이 때, 메모리 컨트롤러(110)는 도 4의 S190 단계와 달리, 가중치를 적용하지 않을 수 있다.
상술된 본 발명의 또 다른 실시 예에 따르면, 메모리 컨트롤러(110)는 읽기 이력 테이블(113)을 기반으로 제2 읽기 동작을 수행할 수 있다. 메모리 컨트롤러(110)가 가중치를 적용하지 않고 최적의 읽기 전압 세트를 기반으로 HRL LUT(113)를 갱신하는 대신에, 메모리 컨트롤러(110)는 HRL LUT(113)를 기반으로 제2 읽기 동작을 수행할 때 히스토리 읽기 전압 세트에 가중치를 적용하여 제2 읽기 동작을 수행할 수 있다.
도 14는 도 13의 동작 방법을 설명하기 위한 산포도들이다. 간결한 설명을 위하여 도 5 및 도 6을 참조하여 설명된 구성들의 상세한 설명은 생략된다. 도 14의 제1 및 제2 섹션들에 도시된 바와 같이, 메모리 컨트롤러(110)는 제1 읽기 동작을 수행할 수 있다. 도 14의 제1 및 제2 섹션들은 도 6의 제1 및 제2 섹션들을 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
도 14의 제3 섹션에 도시된 바와 같이, 메모리 컨트롤러(110)는 HRL LUT(113)를 기반으로 히스토리 읽기 레벨(RD7_h1)을 선택할 수 있다. 이 때, 메모리 컨트롤러(110)는 도 6의 제3 섹션을 참조하여 설명된 제1 읽기 동작과 달리, 신뢰성 파라미터를 기반으로 선택된 히스토리 읽기 레벨(RD7_h1)에 가중치(β0)를 적용하여 제2 읽기 동작을 수행할 수 있다.
예를 들어, 신뢰성 파라미터는 온도 정보를 포함할 수 있다. 불휘발성 메모리 시스템(100)의 온도가 높아질 경우, 메모리 셀들의 문턱 전압은 낮아질 수 있다. 이 경우, 메모리 컨트롤러(110)는 가중치(β0)를 낮게 적용하여 제2 읽기 동작에서 사용되는 읽기 레벨을 낮출 수 있다. 마찬가지로, 신뢰성 파라미터는 에러 비트의 수, 프로그램/소거 횟수, 온도, 읽기 횟수, 어드레스 등의 정보를 포함할 수 있다. 신뢰성 파라미터에 대한 가중치의 크기는 도 4 내지 도 11을 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
상술된 본 발명의 또 다른 실시 예에 따르면, 메모리 컨트롤러(110)는 읽기 이력 테이블(113)을 참조하여 히스토리 읽기 전압 세트(RD_h)를 결정하고, 결정된 히스토리 읽기 전압 세트(RD_h)를 기반으로 제2 읽기 동작을 수행할 수 있다. 이 때, 메모리 컨트롤러(110)는 현재의 신뢰성 파라미터를 기반으로 하는 가중치를 히스토리 읽기 전압 세트(RD_h)에 적용하여 제2 읽기 동작을 수행한다. 따라서, 읽기 패스될 확률이 증가하므로, 향상된 신뢰성 및 향상된 성능을 갖는 불휘발성 메모리 시스템이 제공된다.
도 15는 본 발명의 또 다른 실시 예에 따른 메모리 컨트롤러의 동작 방법을 보여주는 순서도이다. 도 1 및 도 15를 참조하면, S310 단계 및 S320 단계는 도 4의 S110 단계 및 S120 단계와 동일하므로, 이에 대한 상세한 설명은 생략된다.
S320 단계에서, 메모리 컨트롤러(110)는 신뢰성 파라미터 및 읽기 이력 테이블(113)을 기반으로 제2 읽기 동작을 수행할 수 있다. 예시적으로, S320 단계는 도 13의 S220 단계와 동일하다.
S340 단계 내지 S380 단계는 도 4의 S140 단계 내지 S180 단계와 동일하므로, 이에 대한 상세한 설명은 생략된다.
S320 단계, S340 단계, 및 S360 단계 중 적어도 하나에서 읽기 패스된 경우, S390 단계에서, 메모리 컨트롤러(110)는 최적 읽기 전압 세트 및 신뢰성 파라미터를 기반으로 읽기 이력 테이블(113)을 갱신할 수 있다. 예시적으로, S390 단계는 도 4의 S190 단계와 동일하다.
상술된 본 발명의 또 다른 실시 예에 따르면, 메모리 컨트롤러(110)는 읽기 이력 테이블(113)을 사용하여 제2 읽기 동작을 수행한다. 이 때, 메모리 컨트롤러(110)는 읽기 이력 테이블(113)로부터 히스토리 읽기 전압 세트(RD_h)를 결정하고, 결정된 히스토리 읽기 전압 세트(RD_h)에 가중치, 즉, 신뢰성 파라미터를 기반으로 하는 가중치를 적용하여 제2 읽기 동작을 수행한다. 또한, 읽기 동작 중 읽기 패스된 경우, 최적 읽기 전압 세트에 신뢰성 파라미터에 기반된 가중치를 적용하여 읽기 이력 테이블(113)을 갱신한다. 따라서, 향상된 성능 및 향상된 신뢰성을 갖는 불휘발성 메모리 시스템이 제공된다.
도 16은 본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 시스템을 보여주는 블록도이다. 도 16을 참조하면, 불휘발성 메모리 시스템(200)은 호스트(210) 및 불휘발성 메모리 장치(220)를 포함한다.
호스트(210)는 메모리 컨트롤러(211)를 포함한다. 메모리 컨트롤러(211)는 불휘발성 메모리 장치(220)에 데이터(DATA)가 저장되거나 또는 불휘발성 메모리 장치(220)에 저장된 데이터(DATA)가 읽어지도록 불휘발성 메모리 장치(220)를 제어할 수 있다. 예를 들어, 호스트(210)는 채널(CH)을 통해 불휘발성 메모리 장치(220)와 신호를 주고 받을 수 있다. 예시적으로, 채널(CH)은 낸드 인터페이스에 정의된 신호 전송 경로를 제공할 수 있다.
불휘발성 메모리 장치(220)는 메모리 컨트롤러(211)의 제어에 따라 데이터(DATA)를 저장하거나 또는 저장된 데이터(DATA)를 출력할 수 있다. 도 1 내지 도 15의 불휘발성 메모리 장치(110)와 달리 불휘발성 메모리 장치(220)는 읽기 관리부(225), ECC 회로(226), 및 읽기 이력 테이블(227)을 포함할 수 있다. 읽기 관리부(225), ECC 회로(226), 및 읽기 이력 테이블(227)은 도 1 내지 도 15를 참조하여 설명되었으므로 이에 대한 상세한 설명은 생략된다.
즉, 도 1 내지 도 15의 불휘발성 메모리 장치(120)는 데이터(DATA)를 메모리 컨트롤러(110)로 전달하고, 메모리 컨트롤러(110)는 전달된 데이터(DATA)의 에러를 검출 및 정정하는 반면에, 도 16의 불휘발성 메모리 장치(220)는 데이터(DATA)의 에러를 검출 및 정정하여 메모리 컨트롤러(211)로 전달할 수 있다. 다시 말해서, 불휘발성 메모리 장치(220)는 메모리 컨트롤러(211)로부터 읽기 요청 또는 읽기 커맨드를 수신하고, 수신된 신호들에 응답하여 도 1 내지 도 15를 참조하여 설명된 메모리 컨트롤러의 읽기 방법을 수행할 수 있다. 즉, 불휘발성 메모리 장치(220)는 에러가 정정된 데이터를 메모리 컨트롤러(211) 또는 호스트(210)로 전송할 수 있다.
예시적으로, 불휘발성 메모리 장치(220)는 하나의 칩 또는 하나의 패키지로 제공될 수 있다. 하나의 칩 또는 하나의 패키지로 구현된 불휘발성 메모리 장치(220)는 ECC 회로(226) 및 별도의 저장 회로(미도시)를 포함하고, 읽기 관리부(225) 및 읽기 이력 테이블(227)은 별도의 저장 회로에 저장될 수 있다. 불휘발성 메모리 장치(220)는 Error-free NAND, PPN(Perfect Page NAND), Managed NAND 와 같은 저장 장치로 제공될 수 있다.
도 17은 도 16의 불휘발성 메모리 장치를 상세하게 보여주는 블록도이다. 도 16 및 도 17을 참조하면, 불휘발성 메모리 장치(220)는 메모리 셀 어레이(221), 어드레스 디코더(222), 제어 로직 회로 및 전압 발생기(223), 입출력 회로(224), ECC 회로(226), 및 저장 회로(228)를 포함할 수 있다.
메모리 셀 어레이(221), 어드레스 디코더(222), 제어 로직 회로 및 전압 발생기(223), 입출력 회로(224)는 도 3을 참조하여 설명하였으므로, 이에 대한 상세한 설명은 생략된다.
ECC 회로(226)는 메모리 컨트롤러(211)로부터 수신된 데이터(DATA)에 대한 에러 정정 코드를 생성할 수 있다. ECC 회로(225)는 수신된 데이터(DATA) 및 생성된 에러 정정 코드를 입출력 회로(224)로 전달할 수 있다. ECC 회로(226)는 입출력 회로(224)로부터 데이터(DATA) 및 에러 정정 코드를 수신하고, 수신된 에러 정정 코드를 사용하여 데이터(DATA)의 에러를 검출 및 정정할 수 있다. ECC 회로(226)는 에러가 정정된 데이터(DATA)를 메모리 컨트롤러(211)로 전달할 수 있다.
비록 도면에 도시되지는 않았으나, ECC 회로(226)는 입출력 회로(224)에 포함될 수 있다.
저장 회로(228)는 불휘발성 메모리 장치(228)가 동작하는데 요구되는 정보를 저장할 수 있다. 예를 들어, 읽기 관리부(225) 및 읽기 이력 테이블(227)은 소프트웨어 형태로 제공되고, 저장 회로(228)에 저장될 수 있다. 읽기 관리부(225)는 도 1 내지 도 15를 참조하여 설명된 읽기 동작 및 HRL LUT 갱신동작을 수행할 수 있다. 저장 회로(228)에 저장된 읽기 관리부(225)는 제어 로직 회로 및 전압 발생기(223)에 의해 구동될 수 있다.
비록 도면에 도시되지는 않았으나, 읽기 관리부(225)는 하드웨어 형태로 제공될 수 있고, 불휘발성 메모리 장치(220)의 읽기 동작을 관리할 수 있다.
상술된 본 발명의 또 다른 실시 예에 따르면, 불휘발성 메모리 장치(220)는 에러 정정 기능을 지원할 수 있다. 즉, 하나의 칩 또는 하나의 패키지로 제공되는 불휘발성 메모리 장치(220)는 외부 장치(예를 들어, 메모리 컨트롤러, 호스트, AP 등)의 요청 또는 커맨드에 응답하여 에러가 정정된 데이터를 출력할 수 있다. 이 때, 불휘발성 메모리 장치(220)는 도 1 내지 도 15를 참조하여 설명된 읽기 동작 및 읽기 이력 테이블에 대한 갱신 동작을 수행할 수 있다. 따라서, 향상된 신뢰성 및 향상된 성능을 갖는 불휘발성 메모리 장치가 제공된다.
도 18은 본 발명의 실시 예들에 따른 불휘발성 메모리 장치에 포함된 복수의 메모리 블록들 중 제1 메모리 블록을 예시적으로 보여주는 회로도이다. 예시적으로, 제1 메모리 블록(BLK1)은 3차원 수직 적층 구조를 갖는 메모리 블록이다. 비록 도면에 도시되지는 않았으나, 제1 메모리 블록(BLK1)을 제외한 나머지 메모리 블록들 또한 제1 메모리 블록(BLK1) 유사한 구조를 가질 수 있다.
도 18을 참조하면, 제 1 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함한다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22)은 행 방향 및 열 방향을 따라 배열되어 행들 및 열들을 형성할 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1~MC8), 및 접지 선택 트랜지스터(GST)를 포함한다. 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL; String Selection Line)에 연결된다. 스트링 선택 라인(SSL)은 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)로 분리된다. 복수의 메모리 셀들(MC1~MC8)은 각각 워드 라인들(WL1~WL8)에 연결된다. 동일 높이의 워드 라인은 공통으로 연결되어 있다. 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 연결된다. 각 셀 스트링은 비트 라인(BL) 및 공통 소스 라인(CSL) 사이에 연결된다. 즉, 스트링 선택 트랜지스터(SST)는 비트 라인(BL)과 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)과 연결된다.
동일한 열에 배치된 셀 스트링들은 동일한 비트 라인과 연결된다. 예를 들어, 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)과 연결된다. 셀 스트링들(CS12, CS22)은 제 2 비트 라인(BL2)과 연결된다.
동일한 행에 배치된 셀 스트링들은 동일한 스트링 선택 라인과 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)은 제 1 스트링 선택 라인(SSL1)과 연결된다. 셀 스트링들(CS21, CS22)은 제 2 스트링 선택 라인(SSL2)과 연결된다.
예시적으로, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 기판(미도시)과 수직한 방향으로 적층된다. 예를 들어, 접지 선택 트랜지스터(GST), 복수의 메모리 셀들(MC11~MC8), 및 스트링 선택 트랜지스터(SST)는 기판(미도시)과 수직한 방향으로 적층되어 형성된다. 예시적으로, 복수의 메모리 셀들은 전하 포획 플래시(CTF; Charge Trap Flash) 메모리 셀들로 구성될 수 있다.
도 18에 도시된 제 1 메모리 블록(BLK1)은 예시적인 것이다. 본 발명의 기술적 사상은 도 17에 도시된 제 1 메모리 블록(BLK1)에 한정되지 않는다. 예를 들어, 셀 스트링들의 행들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 행들의 수가 변경됨에 따라, 셀 스트링들의 행들에 연결되는 스트링 선택 라인들 또는 접지 선택 라인의 수, 그리고 하나의 비트 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 열들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 열들의 수가 변경됨에 따라, 셀 스트링들의 열들에 연결되는 비트 라인들의 수, 그리고 하나의 스트링 선택 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 높이는 증가 또는 감소될 수 있다. 예를 들어, 셀 스트링들 각각에 적층되는 메모리 셀들의 수는 증가 또는 감소될 수 있다. 셀 스트링들 각각에 적층되는 메모리 셀들의 수가 변경됨에 따라, 워드 라인들의 수 또한 변경될 수 있다. 예를 들어, 셀 스트링들 각각에 제공되는 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터의 수는 증가될 수 있다. 셀 스트링들 각각에 제공되는 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터의 수가 변경됨에 따라, 스트링 선택 라인 또는 접지 선택 라인의 수 또한 변경될 수 있다. 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터의 수가 증가되면, 스트링 선택 트랜지스터들 또는 접지 선택 트랜지스터들은 메모리 셀들(MC1~MC8)과 같은 형태로 적층될 수 있다.
예시적으로, 쓰기 및 읽기는 셀 스트링들(CS11, CS21, CS12, CS22)의 행의 단위로 수행될 수 있다. 스트링 선택 라인들(SSL1, SSL2)에 의해 셀 스트링들(CS11, CS21, CS12, CS22)이 하나의 행 단위로 선택될 수 있다.
셀 스트링들(CS11, CS21, CS12, CS22)의 선택된 행에서, 쓰기 및 읽기는 페이지의 단위로 수행될 수 있다. 페이지는 하나의 워드 라인에 연결된 메모리 셀들의 하나의 행일 수 있다. 셀 스트링들(CS11~CS21, CS12~CS22)의 선택된 행에서, 메모리 셀들은 워드 라인들(WL1~WL8)에 의해 페이지의 단위로 선택될 수 있다.
도 19는 본 발명의 실시 예들에 따른 불휘발성 메모리 시스템이 적용된 메모리 카드 시스템을 보여주는 블록도이다. 도 19를 참조하면, 메모리 카드 시스템(1000)은 컨트롤러(1100), 불휘발성 메모리(1200), 및 커넥터(1300)를 포함한다.
컨트롤러(1100)는 불휘발성 메모리(1200)와 연결된다. 컨트롤러(1100)는 불휘발성 메모리(1200)를 액세스하도록 구성된다. 예를 들어, 컨트롤러(1200)는 불휘발성 메모리(1100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 불휘발성 메모리(1100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 불휘발성 메모리(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
예시적으로, 컨트롤러(1100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
컨트롤러(1100)는 커넥터(1300)를 통해 외부 장치와 통신할 수 있다. 컨트롤러(1100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 컨트롤러(1200)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage) 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다.
예시적으로, 컨트롤러(1100)는 도 1 내지 도 15를 참조하여 설명된 메모리 컨트롤러일 수 있다. 컨트롤러(1100)는 도 1 내지 도 15를 참조하여 설명된 동작 방법을 기반으로 불휘발성 메모리(1200)에 저장된 데이터를 읽을 수 있다.
불휘발성 메모리(1200)는 EPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
예시적으로, 컨트롤러(1100) 및 불휘발성 메모리(1200)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(1200) 및 불휘발성 메모리(1100)는 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 컨트롤러(1100) 및 불휘발성 메모리(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 불휘발성 메모리(1200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
불휘발성 메모리(1200) 또는 메모리 카드 시스템(1000)은 다양한 형태의 패키지로 실장될 수 있다. 예를 들면, 불휘발성 메모리(1200) 또는 메모리 카드 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 20은 본 발명에 따른 불휘발성 메모리 시스템이 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다. 도 20을 참조하면, SSD 시스템(2000)은 호스트(2100) 및 SSD(2200)를 포함한다. SSD(2200)는 신호 커넥터(2001)를 통해 호스트(2100)와 신호(SIG)를 주고 받고, 전원 커넥터(2002)를 통해 전원(PWR)을 입력받는다. SSD(2200)는 SSD 컨트롤러(2210), 복수의 플래시 메모리들(2221~222n), 보조 전원 장치(2230), 및 버퍼 메모리(2240)를 포함한다.
SSD 컨트롤러(2210)는 호스트(2100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(2221~222n)을 제어할 수 있다. 예시적으로, SSD 컨트롤러(2210)는 도 1 내지 도 15을 참조하여 설명된 메모리 컨트롤러일 수 있다.
보조 전원 장치(2230)는 전원 커넥터(2002)를 통해 호스트(2100)와 연결된다. 보조 전원 장치(2230)는 호스트(2100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 보조 전원 장치(2230)는 호스트(2100)로부터의 전원 공급이 원활하지 않을 경우, SSD 시스템(2000)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(2230)는 SSD(2200) 내에 위치할 수도 있고, SSD(2200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(2230)는 메인 보드에 위치하며, SSD(2200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(2240)는 SSD(2200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(2240)는 호스트(2100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(2221~222n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(2221~222n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(2240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, SRAM 등과 같은 휘발성 메모리 또는 FRAM ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다.
예시적으로, SSD 컨트롤러(2210)는 도 1 내지 도 15를 참조하여 설명된 동작 방법을 기반으로 복수의 플래시 메모리들(2221~222n)에 저장된 데이터를 읽을 수 있다. 예시적으로, 도 1 내지 도 15를 참조하여 설명된 읽기 관리부 및 HRL LUT는 버퍼 메모리(2240)에 저장되고, SSD 컨트롤러(2210)에 의해 구동될 수 있다. 또는, 도 1 내지 도 15를 참조하여 설명된 읽기 관리부 및 HRL LUT는 SSD 컨트롤러(2210) 내의 캐시 메모리(미도시)에 저장되어 구동될 수 있다.
도 21은 본 발명에 따른 불휘발성 메모리 시스템이 적용된 사용자 시스템을 보여주는 블록도이다. 도 21을 참조하면, 사용자 시스템(3000)은 애플리케이션 프로세서(3100), 메모리 모듈(3200), 네트워크 모듈(3300), 스토리지 모듈(3400), 및 사용자 인터페이스(3500)를 포함한다.
애플리케이션 프로세서(3100)는 사용자 시스템(3000)에 포함된 구성 요소들, 운영체제(OS; Operating System)를 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(3100)는 사용자 시스템(3000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(3100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(3200)은 사용자 시스템(3000)의 주메모리, 동작 메모리, 버퍼 메모리 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(3200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로, 메모리 모듈(3200)는 애플리케이션 프로세서(3100)와 POP 방식으로 패키징될 수 있다.
네트워크 모듈(3300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(3300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-DI 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(3300)은 애플리케이션 프로세서(3100)에 포함될 수 있다.
스토리지 모듈(3400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(3400)은 애플리케이션 프로세서(3100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(3400)은 스토리지 모듈(3400)에 저장된 데이터를 애플리케이션 프로세서(3100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(3400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자로 구현될 수 있다.
예시적으로, 스토리지 모듈(3400)은 도 1 내지 도 15를 참조하여 설명된 불휘발성 메모리 시스템일 수 있다. 스토리지 모듈(3400)은 도 1 내지 도 15를 참조하여 설명된 동작 방법을 기반으로 데이터를 읽을 수 있다. 예시적으로, 스토리지 모듈(3400)은 도 16 및 도 17을 참조하여 설명된 불휘발성 메모리 장치(220)일 수 있다. 이 경우, 애플리케이션 프로세서(3100)는 메모리 컨트롤러를 포함하고, 스토리지 모듈(3400)은 애플리케이션 프로세서(3100)의 제어에 따라 에러가 정정된 데이터를 출력할 수 있다.
사용자 인터페이스(3500)는 애플리케이션 프로세서(3100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(3500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(3500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
상술된 본 발명의 실시 예들에 따르면, 불휘발성 메모리 시스템(또는 저장 장치)은 히스토리 읽기 레벨들을 기반으로 읽기 동작을 수행할 수 있다. 이 때, 불휘발성 메모리 시스템은 최적 읽기 레벨을 검출하고, 검출된 최적 읽기 레벨에 가중치를 적용하여 HRL LUT를 갱신한다. 상술된 가중치는 최적 읽기 레벨에 의한 데이터의 에러 비트 수, 온도, 프로그램/소거 횟수, 읽기 횟수, 어드레스 등과 같은 불휘발성 메모리 시스템의 신뢰성 파라미터를 기반으로 결정된다. 따라서, 추후 히스토리 읽기 레벨을 사용하여 읽기 동작을 수행할 시 읽기 패스될 확률이 증가한다. 따라서, 향상된 신뢰성 및 향상된 성능을 갖는 불휘발성 메모리 시스템 및 그것의 동작 방법이 제공된다.
본 발명의 상세한 설명에서는 구체적인 실시 예들에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며, 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100 : 불휘발성 메모리 시스템
110 : 메모리 컨트롤러
111 : 읽기 관리부
112 : ECC 회로
113 : 읽기 이력 테이블
RD_h : 히스토리 읽기 전압 세트
RD_otp : 최적 읽기 전압 세트
120 : 불휘발성 메모리 장치

Claims (20)

  1. 복수의 페이지들을 포함하는 불휘발성 메모리 및 복수의 읽기 전압들을 기반으로 상기 복수의 페이지들 중 적어도 하나의 페이지에 저장된 데이터를 읽는 메모리 컨트롤러를 포함하는 불휘발성 메모리 시스템의 동작 방법에 있어서,
    호스트로부터 상기 적어도 하나의 페이지에 대한 읽기 요청을 수신하는 단계;
    상기 읽기 요청에 응답하여, 이전 읽기 이력 테이블을 기반으로 상기 복수의 읽기 전압들을 조절하여 상기 불휘발성 메모리에 저장된 데이터를 읽는 제1 읽기 동작을 수행하는 단계;
    상기 제1 읽기 동작에 따라 읽은 데이터에 정정할 수 없는 에러가 포함된 것에 응답하여, 최적의 읽기 전압 세트를 검출하는 단계; 및
    신뢰성 파라미터, 상기 최적의 읽기 전압 세트, 및 상기 이전 읽기 이력 테이블을 기반으로 상기 이전 읽기 이력 테이블을 갱신하여 현재 읽기 이력 테이블을 생성하는 단계를 포함하고,
    상기 신뢰성 파라미터는 상기 불휘발성 메모리의 특성 또는 상기 제1 읽기 동작에서의 상기 데이터의 특성을 가리키는 동작 방법.
  2. 제 1 항에 있어서,
    상기 신뢰성 파라미터는 상기 최적의 읽기 전압 세트를 사용하여 읽은 데이터의 에러 비트들의 개수, 상기 불휘발성 메모리의 온도, 상기 불휘발성 메모리의 프로그램 및 소거 횟수, 상기 적어도 하나의 페이지의 위치를 가리키는 어드레스, 및 상기 적어도 하나의 페이지의 읽기 카운트 중 적어도 하나를 포함하는 동작 방법.
  3. 제 1 항에 있어서,
    상기 이전 읽기 이력 테이블은 상기 복수의 페이지들 각각에 대응하는 히스토리 읽기 전압 세트들에 대한 정보를 포함하고,
    상기 제1 읽기 동작을 수행하는 단계는:
    상기 적어도 하나의 페이지에 대응하는 히스토리 읽기 전압 세트를 선택하는 단계;
    상기 복수의 읽기 전압들을 상기 선택된 히스토리 읽기 전압 세트로 조절하는 단계; 및
    상기 조절된 읽기 전압들을 사용하여 상기 적어도 하나의 페이지를 읽는 단계를 포함하는 동작 방법.
  4. 제 3 항에 있어서,
    상기 히스토리 읽기 전압 세트는 상기 제1 읽기 동작 이전의 읽기 동작시 읽기 패스된 읽기 전압 세트를 가리키는 동작 방법.
  5. 제 3 항에 있어서,
    상기 이전 읽기 이력 테이블을 갱신하여 상기 현재 읽기 이력 테이블을 생성하는 단계는:
    상기 신뢰성 파라미터에 따른 제1 가중치를 상기 최적 읽기 전압 세트에 적용하고, 상기 적어도 하나의 페이지와 연관된 적어도 하나의 히스토리 읽기 전압 세트로 적어도 하나의 제2 가중치를 적용함으로써 상기 이전 읽기 이력 테이블을 갱신하는 단계를 포함하는 동작 방법.
  6. 제 5 항에 있어서,
    상기 제1 가중치가 증가할 때 상기 적어도 하나의 제2 가중치는 감소하고, 상기 제1 가중치가 감소할 때, 상기 적어도 하나의 제2 가중치는 증가하는 동작 방법.
  7. 제 1 항에 있어서,
    상기 최적의 읽기 전압 세트를 검출하는 단계는:
    상기 적어도 하나의 페이지를 적어도 2회 읽는 단계; 및
    상기 적어도 하나의 페이지를 적어도 2회 읽은 결과를 기반으로 상기 최적의 읽기 전압 세트를 결정하는 단계를 포함하는 동작 방법.
  8. 제 1 항에 있어서,
    상기 최적의 읽기 전압 세트를 검출하는 단계는:
    복수의 읽기 전압 세트들을 포함하는 미리 정해진 테이블을 기반으로 상기 최적의 읽기 전압 세트를 검출하는 단계를 포함하는 동작 방법.
  9. 제 1 항에 있어서,
    상기 호스트로부터 상기 적어도 하나의 페이지에 대한 다른 읽기 요청을 수신하는 단계; 및
    상기 다른 읽기 요청에 응답하여, 상기 현재 읽기 이력 테이블을 기반으로 상기 복수의 읽기 전압들을 조절하여 상기 데이터를 읽는 단계를 더 포함하는 동작 방법.
  10. 제 1 항에 있어서,
    상기 이전 읽기 이력 테이블 및 상기 현재 읽기 이력 테이블은 플레인 단위, 메모리 블록 단위, 서브 블록 단위, 워드라인 단위, 및 페이지 단위 중 어느 하나의 단위를 기반으로 관리되는 동작 방법.
  11. 제 1 항에 있어서,
    상기 불휘발성 메모리는 각각이 전하 트랩 레이어를 포함하는 복수의 메모리 셀들을 포함하는 3차원 메모리 어레이를 포함하는 동작 방법.
  12. 불휘발성 메모리를 제어하는 메모리 컨트롤러의 동작 방법에 있어서,
    복수의 읽기 전압들을 기반으로 상기 불휘발성 메모리에 저장된 데이터를 읽는 단계;
    상기 데이터가 정정할 수 없는 에러를 포함하는 것에 응답하여, 이전 읽기 이력 테이블 및 제1 신뢰성 파라미터를 기반으로 상기 복수의 읽기 전압들을 조절하여 상기 조절된 복수의 읽기 전압들을 사용하여 상기 데이터를 읽는 단계;
    상기 조절된 복수의 읽기 전압들을 사용하여 읽어진 데이터가 정정할 수 없는 에러를 포함하는 것에 응답하여, 최적의 읽기 전압 세트를 검출하는 단계; 및
    상기 검출된 최적의 읽기 전압 세트, 제2 신뢰성 파라미터, 및 상기 이전 읽기 이력 테이블을 기반으로, 상기 이전 읽기 이력 테이블을 갱신하여 현재 읽기 이력 테이블을 생성하는 단계를 포함하는 동작 방법.
  13. 제 12 항에 있어서,
    상기 제1 신뢰성 파라미터는 상기 복수의 읽기 전압들을 사용하여 읽은 데이터의 에러 비트들의 개수, 상기 불휘발성 메모리의 온도, 상기 불휘발성 메모리의 프로그램 및 소거 횟수, 상기 데이터가 저장된 페이지의 위치를 가리키는 어드레스, 및 상기 데이터가 저장된 페이지의 읽기 카운트 중 적어도 하나를 포함하고,
    상기 제2 신뢰성 파라미터는 상기 최적의 읽기 전압들을 사용하여 읽은 데이터의 에러 비트들의 개수, 상기 불휘발성 메모리의 상기 온도, 상기 불휘발성 메모리의 상기 프로그램 및 소거 횟수, 상기 데이터가 저장된 페이지의 위치를 가리키는 상기 어드레스, 및 상기 데이터가 저장된 페이지의 상기 읽기 카운트 중 적어도 하나를 포함하는 동작 방법.
  14. 제 12 항에 있어서,
    상기 이전 읽기 이력 테이블은 상기 데이터가 저장된 영역에 대응하는 히스토리 읽기 전압 세트들에 대한 정보를 포함하고,
    상기 복수의 읽기 전압들을 조절하여 상기 조절된 복수의 읽기 전압들을 사용하여 상기 데이터를 읽는 단계는:
    상기 제1 신뢰성 파라미터를 기반으로 상기 히스토리 읽기 전압 세트들에 가중치를 적용하여 상기 복수의 읽기 전압들을 조절하는 단계를 포함하는 동작 방법.
  15. 제 12 항에 있어서,
    상기 최적의 읽기 전압 세트를 사용하여 읽은 상기 데이터는 정상 데이터이거나 또는 정정 가능한 에러를 포함하는 데이터인 동작 방법.
  16. 제 12 항에 있어서,
    상기 최적의 읽기 전압 세트는 복수의 읽기 전압 세트들을 포함하는 미리 정해진 테이블을 기반으로 읽기 동작들을 순차적으로 수행함으로써 검출되는 동작 방법.
  17. 제 12 항에 있어서,
    상기 최적의 읽기 전압 세트를 검출하는 단계는:
    다른 읽기 전압 세트들을 사용하여 적어도 2회 상기 데이터를 읽는 단계; 및
    상기 데이터를 적어도 2회 읽은 결과를 기반으로 상기 최적의 읽기 전압 세트를 검출하는 단계를 포함하는 동작 방법.
  18. 복수의 페이지들 및 데이터의 에러를 정정하도록 구성된 에러 정정 회로를 포함하는 불휘발성 메모리의 동작 방법에 있어서,
    메모리 컨트롤러로부터 읽기 커맨드를 수신하는 단계;
    상기 읽기 커맨드에 응답하여, 복수의 읽기 전압들을 기반으로 상기 복수의 페이지들 중 적어도 하나에 저장된 데이터를 읽는 단계;
    상기 데이터가 상기 에러 정정 회로에 의해 정정될 수 없는 에러를 포함하는 것에 응답하여, 이전 읽기 이력 테이블을 기반으로 상기 복수의 읽기 전압들을 조절하고, 상기 조절된 복수의 읽기 전압들을 사용하여 상기 적어도 하나의 페이지에 저장된 상기 데이터를 읽는 단계;
    상기 조절된 복수의 읽기 전압들을 사용하여 읽어진 상기 데이터가 상기 에러 정정 회로에 의해 정정될 수 없는 에러를 포함하는 것에 응답하여, 최적의 읽기 전압 세트를 검출하는 단계; 및
    상기 검출된 최적의 읽기 전압 세트, 신뢰성 파라미터, 및 상기 이전 읽기 이력 테이블을 기반으로, 상기 이전 읽기 이력 테이블을 갱신하여 현재 읽기 이력 테이블을 생성하는 단계를 포함하는 동작 방법.
  19. 제 18 항에 있어서,
    상기 신뢰성 파라미터는 상기 최적의 읽기 전압 세트를 사용하여 읽은 데이터의 에러 비트들의 개수, 상기 불휘발성 메모리의 온도, 상기 불휘발성 메모리의 프로그램 및 소거 횟수, 상기 적어도 하나의 페이지의 위치를 가리키는 어드레스, 및 상기 적어도 하나의 페이지의 읽기 카운트 중 적어도 하나를 포함하는 동작 방법.
  20. 제 18 항에 있어서,
    상기 읽어진 데이터의 일부가 정정할 수 있는 에러를 포함하거나 또는 정상 데이터인 것에 응답하여, 상기 메모리 컨트롤러로 데이터의 일부를 전송하는 단계를 더 포함하는 동작 방법.
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