KR102608958B1 - 스토리지 장치 및 이의 동작 방법 - Google Patents

스토리지 장치 및 이의 동작 방법 Download PDF

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Abstract

스토리지 장치 및 이의 동작 방법이 개시된다. 본 개시에 따른 스토리지 장치는, 메모리 컨트롤러 및 비휘발성 메모리 장치를 포함하고, 상기 비휘발성 메모리 장치는, 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 복수의 메모리 셀들 중에서 선택된 메모리 셀들에 대한 복수의 센싱 동작을 수행하고, 상기 복수의 센싱 동작의 결과 값들을 각각 저장하는 복수의 래치들을 포함하는 페이지 버퍼, 상기 복수의 래치들에 저장된 데이터를 각각 비교하고, 상기 비교 결과에 따라 상기 복수의 래치들 중 하나의 래치를 선택하고, 상기 선택된 래치에 저장된 리드 데이터를 상기 메모리 컨트롤러에게 전송하고, 복수의 래치들 중 상기 선택된 래치를 나타내는(representing) 상태 비트를 생성하는 제어 로직, 및 상기 생성된 상태 비트를 저장하고, 상기 메모리 컨트롤러로부터 상태 리드 커맨드를 수신한 경우, 상기 상태 비트를 상기 메모리 컨트롤러에게 전송하는 상태 비트 레지스터를 포함하고, 상기 메모리 컨트롤러는, 상기 선택된 데이터에 대한 ECC(error correction code) 복호를 수행하고, 상기 ECC 복호가 성공한 경우, 상기 상태 비트에 기반하여 리드 전압을 변경할지 여부를 판단하는 것을 특징으로 할 수 있다.

Description

스토리지 장치 및 이의 동작 방법{STORAGE DEVICE AND OPERATING METHOD THEREOF}
본 개시의 기술적 사상은 스토리지 장치에 관한 것으로서, 더욱 상세하게는 리드(read) 전압을 변경하는 스토리지 장치 및 스토리지 장치의 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화 인듐(InP, indium phospide)과 같은 반도체를 이용하여 구현되는 기억 장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile Memory Device) 및 비휘발성 메모리 장치(Nonvolatile Memory Device)로 구분될 수 있다.
한편, 반도체 메모리 장치의 고용량화 요구에 따라, 집적도를 향상시키기 위해, 셀당 저장되는 비트 수를 증가시키는 멀티 레벨링 기법 및 회로 선폭을 감소시키는 스케일링 기법이 이용되고 있다. 다만, 셀당 저장되는 비트 수가 늘어남에 따라 문턱전압 분포의 겹침이 증가하고, 회로 선폭이 감소함에 따라 이웃 메모리 셀간 거리가 줄어들어 커플링(coupling)이 발생하여, 최적의 리드 전압에 기반한 정확한 데이터 독출이 요구될 수 있다.
본 개시의 기술적 사상이 해결하고자 하는 과제는, OVS 리드 동작 시, 상태 비트(status bit)을 이용하여 문턱 전압의 산포 이동을 예측하는 비휘발성 메모리 장치 및 이의 동작 방법을 제공하는데 있다.
본 개시의 기술적 사상이 해결하고자 하는 또 다른 과제는, 상기 상태 비트를 이용하여 예측된 문턱 전압의 산포 이동에 기반하여, ECC 복호가 성공하였음에도, 리드 전압을 변경하는 비휘발성 메모리 장치 및 이의 동작 방법을 제공하는데 있다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 스토리지 장치는, 메모리 컨트롤러 및 비휘발성 메모리 장치를 포함하고, 상기 비휘발성 메모리 장치는, 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 복수의 메모리 셀들 중에서 선택된 메모리 셀들에 대한 복수의 센싱 동작을 수행하고, 상기 복수의 센싱 동작의 결과 값들을 각각 저장하는 복수의 래치들을 포함하는 페이지 버퍼, 상기 복수의 래치들에 저장된 데이터를 각각 비교하고, 상기 비교 결과에 따라 상기 복수의 래치들 중 하나의 래치를 선택하고, 상기 선택된 래치에 저장된 리드 데이터를 상기 메모리 컨트롤러에게 전송하고, 복수의 래치들 중 상기 선택된 래치를 나타내는(representing) 상태 비트를 생성하는 제어 로직, 및 상기 생성된 상태 비트를 저장하고, 상기 메모리 컨트롤러로부터 상태 리드 커맨드를 수신한 경우, 상기 상태 비트를 상기 메모리 컨트롤러에게 전송하는 상태 비트 레지스터를 포함하고, 상기 메모리 컨트롤러는, 상기 선택된 데이터에 대한 ECC(error correction code) 복호를 수행하고, 상기 ECC 복호가 성공한 경우, 상기 상태 비트에 기반하여 리드 전압을 변경할지 여부를 판단하는 것을 특징으로 할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 메모리 컨트롤러 장치는 OVS(On chip valley search) 리드 동작을 수행하는 비휘발성 메모리 장치로부터 수신한 리드 데이터에 기반하여 ECC(error correction code) 복호를 수행하는 ECC 모듈 및 상기 비휘발성 메모리 장치로부터, 상기 비휘발성 메모리 장치에 포함되어 상기 OVS 리드 동작의 결과 값들을 각각 저장하는 복수의 래치들 중에서 상기 리드 데이터를 래치한 하나의 래치를 나타내는 상태 비트를 수신하고, 상기 ECC 복호가 성공한 경우, 상기 상태 비트에 기반하여, 리드 전압을 변경할지 여부를 판단하는 리드 전압 변경 모듈을 포함하는 것을 특징으로 할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 메모리 컨트롤러의 동작 방법은 OVS 리드 동작을 수행하는 비휘발성 메모리로부터, 리드 데이터 및 복수의 래치들 중에서 상기 리드 데이터가 출력된 하나의 래치를 지시하는 상태 비트를 수신하는 단계, 상기 리드 데이터에 기반하여, ECC 복호를 수행하는 단계, 상기 ECC 복호가 성공한 경우, 상기 상태 비트에 기반하여, 리드 전압을 변경할지 여부를 판단하는 단계를 포함하는 것을 특징으로 할 수 있다.
본 개시의 기술적 사상에 따른 비휘발성 메모리 장치는 OVS(on chip valley search) 리드 동작을 통해 생성되는 상태 비트(status bit)를 이용하여, 문턱 전압의 산포 거동을 예측하고, ECC 복호의 실패 이전에 리드 전압을 선제적으로(preemptively) 변경함으로서, ECC(error correction code) 복호가 실패하는 시점을 지연시킬 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 스토리지 장치를 나타내는 블록도이다.
도 2는 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 3은 본 개시의 예시적 실시예에 따른 OVS 리드 동작 수행 시 센싱 노드의 레벨 변화를 나타내는 파형도이다.
도 4는 본 개시의 예시적 실시예에 따른 메모리 셀 어레이에 포함된 메모리 블록을 나타내는 회로도이다.
도 5는 본 개시의 예시적 실시예에 따른 메모리 셀 어레이에 포함된 메모리 블록의 다른 예를 나타내는 회로도이다.
도 6은 메모리 블록(BLK0)을 나타내는 사시도이다.
도 7은 본 개시의 예시적 실시예에 따른 스토리지 장치의 동작 방법을 나타내는 순서도이다.
도 8은 본 개시의 예시적 실시예에 따른 메모리 컨트롤러와 비휘발성 메모리 장치간에 신호 교환도이다.
도 9는 본 개시의 예시적 실시예에 따른 상태 비트를 도시하는 테이블이다.
도 10은 본 개시의 예시적 실시예에 따른 제1 동작 모드를 수행하는 스토리지 장치의 동작 방법을 나타내는 순서도이다.
도 11은 본 개시의 예시적 실시예에 따른 제2 동작 모드를 수행하는 스토리지 장치의 동작 방법을 나타내는 순서도이다.
도 12는 본 개시의 예시적 실시예에 따른 변경된 상태 비트를 도시하는 테이블이다.
도 13은 본 개시의 예시적 실시예에 따른 변경된 상태 비트에 기반하여 제2 동작 모드를 수행하는 스토리지 장치의 동작 방법을 나타내는 순서도이다.
도 1은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 스토리지 장치(1)는 메모리 컨트롤러(20) 및 비휘발성 메모리 장치(10)를 포함할 수 있다. 일 예시에서, 호스트(HOST), 메모리 컨트롤러(20) 및 비휘발성 메모리 장치(10) 각각은 하나의 칩, 하나의 패키지, 하나의 모듈 등으로 제공될 수 있다.
메모리 컨트롤러(20)는 호스트(HOST)로부터 수신된 라이트 요청 또는 리드 요청에 응답하여 비휘발성 메모리 장치(10)를 제어할 수 있다. 예를 들어, 메모리 컨트롤러(20)는 호스트로부터 수신된 라이트 요청 또는 리드 요청에 응답하여 커맨드(CMD) 및 어드레스(ADDR)를 비휘발성 메모리 장치(10)로 전송할 수 있다. 메모리 컨트롤러(20)가 비휘발성 메모리 장치(10)로 전송하는 어드레스(ADDR)는 비휘발성 메모리 장치(10)의 물리적 어드레스일 수 있다. 메모리 컨트롤러(20)는 비휘발성 메모리 장치(10)와 데이터(DATA)를 주고 받을 수 있다. 일 예시에서, 커맨드(CMD)가 라이트 커맨드인 경우, 비휘발성 메모리 장치(10)는 메모리 컨트롤러(20)로부터 수신한 데이터(DATA)를 메모리 셀 어레이(110)에 라이트할 수 있고, 커맨드(CMD)가 리드 커맨드(CMD_r)인 경우, 비휘발성 메모리 장치(10)는 메모리 컨트롤러(20)로부터 수신한 어드레스(ADDR)에 저장된 데이터(DATA)를 메모리 컨트롤러(20)에 출력할 수 있다.
본 개시의 일 실시예에 따른 비휘발성 메모리 장치(10)는 메모리 셀 어레이(110), 페이지 버퍼(120), OVS(on chip valley search) 모듈(130) 및 상태 비트 레지스터(140)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함할 수 있다. 예를 들어, 복수의 메모리 셀들은 플래쉬 메모리 셀들일 수 있다. 이하에서는, 복수의 메모리 셀들이 낸드(NAND) 플래쉬 메모리 셀들인 경우를 예로 하여 실시예들을 상술하기로 한다. 그러나, 본 개시의 기술적 사상은 이에 제한되지 않고, 다른 실시예에서, 복수의 메모리 셀들은 RRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)과 같은 저항형 메모리 셀들일 수 있다.
본 개시에 따른 실시예에서, 메모리 셀 어레이(110)에 포함되는 각 메모리 셀은 2 비트 이상의 데이터를 저장할 수 있다. 예를 들어, 메모리 셀은 2 비트 데이터를 저장하는 멀티 레벨 셀(multi level cell, MLC)일 수 있다. 다른 예로서, 메모리 셀은 3 비트 데이터를 저장하는 트리플 레벨 셀(triple level cell, TLC) 또는 4 비트 데이터를 저장하는 쿼드러플 레벨 셀(quadruple level cell, QLC)일 수 있다. 그러나, 본 개시는 이에 한정되지 않고, 다른 실시예에서, 메모리 셀 어레이(110)에 포함되는 일부 메모리 셀들은 1 비트 데이터를 저장하는 싱글 레벨 셀(single level cell, SLC)이고, 일부 메모리 셀들을 제외한 나머지 메모리 셀들은 멀티 레벨 셀(multi level cell, MLC)일 수 있다.
페이지 버퍼(120)는 기입 드라이버 및 감지 증폭기를 포함할 수 있다. 라이트 동작시, 페이지 버퍼(120)는 메모리 셀 어레이(110)의 비트 라인으로 라이트될 데이터에 대응하는 비트 라인 전압을 전달할 수 있다. 리드 동작 또는 베리파이 동작시, 페이지 버퍼(120)는 선택된 메모리 셀에 저장된 데이터를 비트 라인을 통해서 감지할 수 있다. 페이지 버퍼(120)는 적어도 하나의 비트 라인에 각각 연결되는 복수의 래치들을 포함할 수 있다.
OVS 모듈(130)은, 메모리 셀들에 저장된 어느 하나의 상태를 식별하기 위해 수행되는 복수의 센싱 동작들을 수행할 수 있다. OVS 모듈(130)은 상기 복수의 센싱 동작들에 의해 센싱된 결과 값들을 페이지 버퍼(120)에 포함된 복수의 래치들에 저장할 수 있다. OVS 모듈(130)은 복수의 센싱 동작들에 의해 센싱된 결과 값들을 비교함으로써 복수의 래치들에 각각 저장된 데이터 중에서 산포골(valley) 전압으로 센싱 및 래치된 데이터를 리드 데이터로 출력할 수 있다. 이에 관해서는 도 3에서 후술한다.
상태 비트 레지스터(140)는, 상태 비트를 저장할 수 있다. 상기 상태 비트는, 비휘발성 메모리 장치(10)의 상태를 지시하기 위한 비트들에 상응할 수 있다. 다양한 실시예들에 따라, 상기 상태 비트는, 제어 로직(100)에 의해 생성될 수 있다. 예를 들어, 상기 상태 비트는 제어 로직(100)에 포함된 OVS 모듈(130)에 의해 생성될 수 있다. 다른 예를 들어, 상기 상태 비트는, 제어 로직(100)의 제어 신호(Info_Sel)에 기반하여, 상태 비트 레지스터(140)에 의해 생성될 수도 있다. 상기 상태 비트는, 비휘발성 메모리 장치(10)의 "비지" 또는 "레디" 상태 중 하나의 상태를 지시할 수 있다. 예를 들어, 비휘발성 메모리 장치(10)가 OVS 리드 동작을 수행하는 동안, 상태 비트는 "비지"를 지시할 수 있다. 다른 예를 들어, 비휘발성 메모리 장치(10)가 OVS 리드 동작을 완료한 이후, 상태 비트는 "레디"를 지시할 수 있다. 상기 "레디" 또는 "비지"는 상태 비트들 중 예를 들어, DQ6 핀을 통해 전송되는 비트의 "1" 또는 "0"에 각각 상응할 수 있다. 다른 실시예에 따라, 상태 비트는, 복수의 래치들 중 리드 데이터를 출력하도록 선택된 하나의 래치를 지시할 수 있다. 즉, 비휘발성 메모리 장치(10)가 "레디" 상태인 경우, 상태 비트는 완료된 OVS 리드 동작의 결과를 지시하는 비트들을 더 포함할 수 있다. 선택된 하나의 래치를 지시하는 상태 비트는, 예를 들어, DQ0 핀 내지 DQ3 핀을 통해 전송되는 비트들을 포함할 수 있다. 예를 들어, 제1 센싱 동작에 따라 제1 래치에 래치된 데이터가 리드 데이터로 출력된 경우, 상태 비트 레지스터(140)는 제1 래치를 지시하는 "1010"의 상태 비트를 저장할 수 있다. 다른 예를 들어, 복수의 센싱 동작 중 제2 센싱 동작에 따라 제2 래치에 저장된 데이터가 리드 데이터로 출력된 경우, 상태 비트 레지스터(140)는 제2 래치를 지시하는 "0000"의 상태 비트를 저장할 수 있다. 또 다른 예를 들어, 복수의 센싱 동작 중 제3 센싱 동작에 따라 제3 래치에 저장된 데이터가 리드 데이터로 출력된 경우, 상태 비트 레지스터(140)는 제3 래치를 지시하는 "0101"의 상태 비트를 저장할 수 있다. 다양한 실시예들에 따라, 상태 비트 레지스터(140)는, 메모리 컨트롤러(20)로부터 상태 리드 커맨드를 수신함에 응답하여 상태 비트를 메모리 컨트롤러(20)에게 전송할 수 있다. 이에 관해서는, 도 7 내지 도 8에서 후술한다.
본 개시의 일 실시예에 따른 메모리 컨트롤러(20)는 ECC 모듈(210) 및 리드 전압 변경 모듈(220)을 포함할 수 있다.
ECC 모듈(210)은 입출력되는 데이터에 대한 ECC 부호화 또는 복호화를 수행할 수 있다. 예를 들어, ECC 모듈(210)은 호스트로부터 라이트 커맨드를 수신하고, 라이트 데이터에 대한 ECC 부호화를 수행할 수 있다. 다른 예를 들어, ECC 모듈(210)은 비휘발성 메모리 장치(10)로부터 리드 데이터를 수신하고, ECC 복호화를 수행할 수 있다. 일 실시예에 따라, ECC 모듈(210)은 상기 리드 데이터의 복호화에 실패한 경우, 비휘발성 메모리 장치(10)에게 리드 재시도(retry)를 요청할 수 있다. ECC 모듈(210)은 상기 리드 데이터의 복호화에 성공한 경우, 상기 복호된 리드 데이터를 호스트에게 출력할 수 있다.
리드 전압 변경 모듈(220)은 리드 전압을 변경할지 여부를 판단할 수 있다. 일 실시예에 따라, 리드 전압 변경 모듈(220)은 상태 비트에 기반하여 리드 전압을 변경할 것을 판단할 수 있다. 리드 전압 변경 모듈(220)은 상태 비트를 이용하여, 리드 데이터를 출력하도록 선택된 래치를 식별할 수 있고, 식별된 래치에 기반하여 리드 전압을 증가시키거나, 감소시킬 수 있다. 일 실시예에 따라, 리드 전압 변경 모듈(220)은 ECC 복호가 성공한 경우, 리드 전압을 변경할 것을 판단할 수 있다. 이에 관해서는, 도 10 내지 도 11에서 후술한다.
도 2는 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치를 나타내는 블록도이다. 도 1과 중복되는 내용은 생략한다.
도 2를 참조하면, 비휘발성 메모리 장치(10)는 제어 로직(100), 메모리 셀어레이(110), 페이지 버퍼(120), 전압 생성기(150), 로우 디코더(160) 및 입출력 회로(170)를 포함할 수 있다.
제어 로직(100)은 OVS 모듈(130) 및 상태 비트 레지스터(140)를 포함할 수 있다. 제어 로직(100)은 메모리 컨트롤러(예: 도 1의 메모리 컨트롤러(20))로부터 수신한 커맨드(CMD_r) 및 어드레스(ADDR)를 기초로 하여, 메모리 셀 어레이(110)에 데이터를 라이트하거나 메모리 셀 어레이(110)로부터 데이터를 리드하기 위한 각종 제어 신호를 출력할 수 있다.
OVS 모듈(130)은 메모리 셀에 대한 복수의 센싱 동작들을 수행할 수 있다. OVS 모듈(130)은 복수의 센싱 동작들에 의해 센싱된 값들을 페이지 버퍼(120)에 포함된 복수의 래치들에 각각 저장할 수 있다. 상기 복수의 센싱 동작들은 각각 상이한 시점에 수행될 수 있다. 일 실시예에 따라, 상기 복수의 센싱 동작들은 3회의 센싱 동작들을 포함할 수 있다. 예를 들어, 제1 시점에 수행되는 제1 센싱 동작에 의해 획득된 데이터는, 복수의 래치들 중 제1 래치에 저장될 수 있다. 다른 예를 들어, 제2 센싱 동작에 의해 획득된 데이터는, 복수의 래치들 중 제2 래치에 저장될 수 있고, 상기 제2 센싱 동작은 상기 제1 시점보다 늦은 제2 시점에 수행될 수 있다. 또 다른 예를 들어, 제3 센싱 동작에 의해 획득된 데이터는, 복수의 래치들 중 제3 래치에 저장될 수 있고, 상기 제3 센싱 동작은, 상기 제2 시점보다 늦은 제3 시점에 수행될 수 있다.
다양한 실시예들에 따라, OVS 모듈(130)은 복수의 래치들 중에서 하나의 래치를 선택하고, 상기 선택된 래치에 저장된 데이터를 리드 데이터로 출력할 수 있다. 일 실시예에 따라, OVS 모듈(130)은 제1 래치에 저장된 데이터와 제2 래치에 저장된 데이터를 비교하고, 제2 래치에 저장된 데이터와 제3 래치에 저장된 데이터를 비교할 수 있다. OVS 모듈(130)은 상기 비교에 기반하여, 최적의 리드 전압에 따라 독출된 데이터를 저장하는 하나의 래치를 선택할 수 있다. 이에 관해서는 도 3에서 후술한다.
페이지 버퍼(120)는 복수의 래치들을 포함할 수 있다. 복수의 래치들 각각은 서로 상이한 시점에 수행된 센싱 동작의 결과를 저장할 수 있다. 본 개의 일 실시예에 따르면, 복수의 래치들은 OVS 모듈(130)로부터 제어 신호(Info_Sel)를 수신하고, 상기 제어 신호가 지시하는 래치에 저장된 데이터를 리드 데이터로 출력할 수 있다. 복수의 래치들 각각은 제어 로직(100)의 제어에 따라 센싱된 복수의 데이터 중에서 최적의 데이터를 선택 또는 출력할 수 있다.
전압 생성기(150)는 전압 제어 신호(Ctrl_vol)를 기초로 하여 메모리 셀 어레이(110)에 대한 라이트, 리드 및 이레이즈 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 구체적으로, 전압 생성기(150)는 워드 라인 전압(VWL), 예를 들어, 프로그램 전압(또는 라이트 전압), 리드 전압, 패스 전압(또는 워드 라인 비선택 전압), 검증 전압 또는 리커버리 전압 등을 생성할 수 있다.
로우 디코더(160)는 로우 어드레스(X-ADDR)에 응답하여 워드 라인들(WL) 중 일부 워드 라인을 선택할 수 있다. 로우 디코더(160)는 워드 라인에 워드 라인 전압을 전달한다. 프로그램 동작시, 로우 디코더(160)는 선택 워드라인에 프로그램 전압과 검증 전압을, 비선택 워드 라인에는 프로그램 인히빗 전압을 인가할 수 있다. 리드 동작시, 로우 디코더(160)는 선택 워드 라인에는 리드 전압을, 비선택된 워드 라인에는 리드 인히빗 전압을 인가할 수 있다. 리커버리 동작시, 로우 디코더(160)는 선택 워드라인에 리커버리 전압을 인가할 수 있다. 또한, 로우 디코더(160)는 로우 어드레스(X-ADDR)에 응답하여 스트링 선택 라인들 중 일부 스트링 선택 라인 또는 그라운드 선택 라인들 중 일부 그라운드 선택 라인을 선택할 수 있다.
입출력 회로(170)는 외부(예를 들어, 도 2의 메모리 컨트롤러(20))로부터 데이터를 입력 받고, 입력된 데이터를 메모리 셀 어레이(140)에 저장한다. 또한, 입출력 회로(170)는 메모리 셀 어레이(110)로부터 데이터를 읽고, 리드된 데이터를 외부로 출력할 수 있다.
도 3은 본 개시의 예시적 실시예에 따른 OVS 리드 동작 수행 시 센싱 노드의 레벨 변화를 나타내는 파형도이다.
도 3은 3회의 센싱 동작을 수행하는 것으로 기재되었으나, 이에 제한되는 것은 아니다. 도 3을 참조하면, TO 시점부터 T1 시점은 프리차지 구간(Precharge), T1 시점부터 T2 시점은 디벨럽 구간(Develop), 그리고 T2 시점 이후에는 래치 구간(Latch)으로 지칭될 수 있다.
프리차지 구간(Precharge)에서, 비트 라인 전압은 제 1 전압 레벨(V1)로 충전될 수 있고, 센싱 노드는 센싱 노드 전압(VSO)으로 충전될 수 있다. 디벨럽 구간(Develop)이 시작되는 T1 시점에서, 센싱 노드에 충전된 전하가 비트 라인으로 이동할 수 있다. 문턱 전압이 리드 전압보다 상대적으로 높은 강한 오프셀(Strong off Cell)의 경우, 센싱 노드의 레벨 변화는 상대적으로 적을 수 있다. 디벨럽 구간에서의 강한 오프셀의 센싱 노드 전위의 변화는 점선(C0)으로 도시되어 있다.
문턱 전압이 리드 전압보다 상대적으로 낮은 강한 온셀(Strong On Cell)의 경우, 센싱 노드의 레벨 변화는 상대적으로 클 수 있다. 디벨럽 구간에서의 강한 온셀의 센싱 노드의 전압 레벨 변화는 제1 곡선(C1)으로 도시되어 있다. 강한 오프셀이나 강한 온셀의 경우, 디벨럽 시간의 작은 변화에는 크게 영향을 받지 않을 수 있다. 문턱 전압이 리드 전압 주변에 위치한 메모리 셀들을 센싱하는 센싱 노드의 전위 변화는 각각 제2 내지 제4 곡선들(C2, C3, C4)로 도시되어 있다. 제2 곡선(C2)은 리드 전압보다 약간 낮은 문턱 전압을 가진 메모리 셀의 디벨럽 경향을 보여주고, 제3 곡선(C3)은 리드 전압과 거의 유사한 레벨의 문턱 전압을 가진 메모리 셀의 디벨럽 경향을 보여주고, 제4 곡선(C4)은 리드 전압보다 약간 높은 문턱 전압을 가진 메모리 셀의 디벨럽 경향을 보여줄 수 있다.
멀티 센싱에 따라서, T2 시점을 기준으로 래치 시점을 소정의 시점만큼 일찍 당겨서 메모리 셀들의 센싱 노드를 래치하는 제1 래치 신호(LTCH_1)가 제공될 수 있다. 제1 래치 신호(LTCH_1)에 의해서 센싱 노드가 래치되면, 강한 오프셀(C0)과 강한 온셀(C1)의 경우에는 각각 오프셀 및 온셀에 대응하는 논리값으로 래치들이 설정될 수 있다. 하지만, 상대적으로 문턱 전압이 낮은 제2 곡선(C2)에 대응하는 메모리 셀들은 온셀에 대응하는 논리값으로 래치될 수 있단. 반면, 제3 및 제4 곡선들(C3, C4)에 대응하는 메모리 셀들은 제1 래치 신호(LTCH_1)에 의해서 오프셀에 대응하는 논리값으로 래치될 수 있다.
제2 래치 신호(LTCH_2)에 의해서 센싱 노드가 래치되면, 제1 래치 신호(LTCH_1)에서와 마찬가지로 강한 오프셀(CO)과 강한 온셀(C1)의 경우에는 각각 논리 '0' 및 논리 '1'이 래치될 수 있다. 하지만, 제2 곡선(C2)에 대응하는 문턱 전압을 갖는 메모리 셀들은 온셀에 대응하는 논리값으로 래치될 수 있다. 반면, 제3 곡선(C3)에 대응하는 메모리 셀의 경우에는 제2 래치 신호(LTCH_2)에 의해서 논리 '0'과 논리 '1'이 분명치 않는 트랩 레벨(V2)이 래치될 수 있다. 제4 곡선(C4)에 대응하는 메모리 셀들은 제2 래치 신호(LTCH_2)에 의해서 오프셀에 대응하는 논리값으로 래치될 수 있다.
제3 래치 신호(LTCH_3)에 의해서 센싱 노드가 래치되면, 제1 래치 신호(LTCH_1)에서와 마찬가지로 강한 오프셀(C0)과 강한 온셀(C1)의 경우에는 각각 논리 '0' 및 논리 '1'이 래치될 수 있다. 하지만, 제2 및 제3 곡선(C2, C3)에 대응하는 문턱 전압을 갖는 메모리 셀들은 모두 온셀에 대응하는 논리값 '1'로 래치될 수 있다. 그리고 제4 곡선(C4)에 대응하는 메모리 셀의 경우에는 제3 래치 신호(LTCH_3)에 의해서 오프셀에 대응하는 논리값 '0'으로 래치될 수 있다.
상술한 방법과 같이 어느 하나의 상태를 식별하기 위해 서로 다른 디벨럽 시점에 센싱 노드의 상태를 논리값으로 래치함으로써, 디벨럽 시점에 따라 실질적으로 워드 라인에 서로 다른 레벨의 리드 전압을 인가한 것과 유사한 효과가 제공될 수 있다.
도 4는 본 개시의 예시적 실시예에 따른 메모리 셀 어레이에 포함된 메모리 블록을 나타내는 회로도이다.
도 4를 참조하면, 메모리 셀 어레이(예를 들어, 도 2의 140)는 수평 낸드 플래시 메모리의 메모리 셀 어레이일 수 있고, 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록(BLKa)은 비트 라인(BL0 ~ BLn-1) 방향으로, 다수 개의 메모리 셀(MC)들이 직렬로 연결되는 n(n는 2 이상의 정수)개의 셀 스트링(STR)들을 포함할 수 있다. 일 예로서, 도 4에는 각각의 셀 스트링(STR)이 8 개의 메모리 셀들을 포함하는 예가 도시된다.
도 4와 같은 구조를 갖는 낸드 플래시 메모리 장치는 블록 단위로 소거가 수행되고, 각 워드 라인(WL0 ~ WL7)에 대응되는 페이지 단위로 프로그램을 수행한다. 도 4는 하나의 블록에 n개의 워드 라인들(WL1 ~ WLn)에 대한 n개의 페이지들이 구비되는 예를 도시한다. 또한, 도 1 및 도 2의 비휘발성 메모리 장치(10)는 이상에서 설명된 메모리 셀 어레이(140)와 동일한 구조로 동일한 동작을 수행하는 복수의 메모리 셀 어레이들을 포함할 수도 있다.
도 5는 본 개시의 예시적 실시예에 따른 메모리 셀 어레이에 포함된 메모리 블록의 다른 예를 나타내는 회로도이다.
도 5를 참조하면, 메모리 셀 어레이(예를 들어, 도 2의 140)는 수직 낸드 플래시 메모리의 메모리 셀 어레이일 수 있고, 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록(BLK0)은 복수의 낸드 셀 스트링들(NS11 ~ NS33), 복수의 워드 라인들(WL1 ~ WL8), 복수의 비트 라인들(BL1 ~ BL3), 복수의 그라운드 선택 라인들(GSL1 ~ GSL3), 복수의 셀 스트링 선택 라인들(SSL1 ~ SSL3) 및 공통 소스 라인(CSL)을 포함할 수 있다. 여기서, 낸드 셀 스트링들의 개수, 워드 라인들의 개수, 비트 라인들의 개수, 그라운드 선택 라인의 개수 및 셀 스트링 선택 라인들의 개수는 실시예에 따라 다양하게 변경될 수 있다.
제1 비트 라인(BL1)과 공통 소스 라인(CSL) 사이에 낸드 셀 스트링들(NS11, NS21, NS31)이 제공되고, 제2 비트 라인(BL2)과 공통 소스 라인(CSL) 사이에 낸드 셀 스트링들(NS12, NS22, NS32)이 제공되고 제3 비트 라인(BL3)과 공통 소스 라인(CSL) 사이에 낸드 셀 스트링들(NS13, NS23, NS33)이 제공된다. 각 낸드 셀 스트링(예를 들면, NS11)은 직렬로 연결된 셀 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1 내지 MC8) 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다.
하나의 비트 라인에 공통으로 연결된 셀 스트링들은 하나의 칼럼을 구성한다. 예를 들어, 제1 비트 라인(BL1)에 공통으로 연결된 셀 스트링들(NS11, NS21, NS31)은 제1 칼럼에 대응되고, 제2 비트 라인(BL2)에 공통으로 연결된 셀 스트링들(NS12, NS22, NS32)은 제2 칼럼에 대응되며, 제3 비트 라인(BL3)에 공통으로 연결된 셀 스트링들(NS13, NS23, NS33)은 제3 칼럼에 대응될 수 있다.
하나의 셀 스트링 선택 라인에 연결되는 셀 스트링들은 하나의 로우를 구성한다. 예를 들어, 제1 셀 스트링 선택 라인(SSL1)에 연결된 셀 스트링들(NS11, NS12, NS13)은 제1 로우에 대응되고, 제2 셀 스트링 선택 라인(SSL2)에 연결된 셀 스트링들(NS21, NS22, NS23)은 제2 로우에 대응되며, 제3 셀 스트링 선택 라인(SSL3)에 연결된 셀 스트링들(NS31, NS32, NS33)은 제3 로우에 대응될 수 있다.
셀 스트링 선택 트랜지스터(SST)는 대응하는 셀 스트링 선택 라인(SSL1 ~ SSL3)에 연결된다. 복수의 메모리 셀들(MC1 ~ MC8)은 각각 대응하는 워드 라인(WL1 내지 WL8)에 연결된다. 그라운드 선택 트랜지스터(GST)는 대응하는 그라운드 선택 라인(GSL1 ~ GSL3)에 연결된다. 셀 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL1 ~ BL3)에 연결되고, 그라운드 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결된다.
동일 높이의 워드 라인(예를 들면, WL1)은 서로 공통으로 연결되어 있고, 셀 스트링 선택 라인들(SSL1 ~ SSL3)은 서로 분리되어 있고, 그라운드 선택 라인들(GSL1 ~ GSL3)도 서로 분리되어 있다. 예를 들어, 제 1 워드 라인(WL1)에 연결되어 있고 셀 스트링(NS11, NS12, NS13)에 속해 있는 메모리 셀들을 프로그램하는 경우에는, 제1 워드 라인(WL1)과 제1 셀 스트링 선택 라인(SSL1)이 선택된다. 그라운드 선택 라인들(GSL1 ~ GSL3)은 서로 공통으로 연결될 수도 있다.
도 6은 메모리 블록(BLK0)을 나타내는 사시도이다.
도 6을 참조하면, 메모리 셀 어레이(예를 들어, 도 2의 140)에 포함된 각 메모리 블록은 기판(SUB)에 대해 수직 방향으로 형성되어 있다. 도 5에서는, 메모리 블록이 2개의 선택 라인들(GSL, SSL), 8개의 워드 라인들(WL1 ~ WL8), 그리고 3개의 비트 라인들(BL1 ~ BL3)을 포함하는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다.
기판(SUB)은 제1 도전형(예를 들어, p 타입)을 가지며, 기판(SUB) 상에 제1 방향(예를 들어, Y 방향)을 따라 신장되고, 제2 도전형(예를 들어, n 타입)의 불순물들이 도핑된 공통 소스 라인(CSL)이 제공된다. 인접한 두 공통 소스 라인(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 신장되는 복수의 절연막들(IL)이 제3 방향(예를 들어, Z 방향)을 따라 순차적으로 제공되며, 복수의 절연막들(IL)은 제3 방향을 따라 특정 거리만큼 이격된다. 예를 들어, 복수의 절연막들(IL)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 순차적으로 배치되며, 제3 방향을 따라 복수의 절연막들(IL)을 관통하는 복수의 필라들(pillars)(P)이 제공된다. 예를 들어, 복수의 필라들(P)은 복수의 절연막들(IL)을 관통하여 기판(SUB)과 컨택할 것이다. 구체적으로, 각 필라(P)의 표면층(surface layer)(S)은 제1 타입을 갖는 실리콘 물질을 포함할 수 있고, 채널 영역으로 기능할 수 있다. 한편, 각 필라(P)의 내부층(I)은 실리콘 산화물과 같은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 절연막들(IL), 필라들(P) 및 기판(SUB)의 노출된 표면을 따라 전하 저장층(charge storage layer, CS)이 제공된다. 전하 저장층(CS)은 게이트 절연층(또는 '터널링 절연층'이라고 지칭함), 전하 트랩층 및 블로킹 절연층을 포함할 수 있다. 예를 들어, 전하 저장층(CS)은 ONO(oxide-nitride-oxide) 구조를 가질 수 있다. 또한, 인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 전하 저장층(CS)의 노출된 표면 상에, 선택 라인들(GSL, SSL) 및 워드 라인들(WL1 ~ WL8)과 같은 게이트 전극(GE)이 제공된다.
복수의 필라들(P) 상에는 드레인들 또는 드레인 컨택들(DR)이 각각 제공된다. 예를 들어, 드레인들 또는 드레인 컨택들(DR)은 제2 도전형을 갖는 불순물들이 도핑된 실리콘 물질을 포함할 수 있다. 드레인들(DR) 상에, 제2 방향(예를 들어, X 방향)으로 신장되고 제1 방향을 따라 특정 거리만큼 이격되어 배치된 비트 라인들(BL1 내지 BL3)이 제공된다.
도 7은 본 개시의 예시적 실시예에 따른 스토리지 장치의 동작 방법을 나타내는 순서도이다.
도 7을 참조하면, 동작 S110에서 스토리지 장치(1)에 포함되는 비휘발성 메모리 장치(10)는 리드 커맨드를 수신할 수 있다. 예를 들어, 메모리 컨트롤러(20)는 스토리지 장치(1)와 연결된 호스트로부터, 리드 요청을 수신하고, 수신된 리드 요청에 응답하여, 리드 커맨드(CMD_r)를 비휘발성 메모리 장치(10)에게 전송할 수 있다.
동작 S120에서, 비휘발성 메모리 장치(10)는 복수의 센싱 동작을 수행하고, 결과 값들을 복수의 래치들에 각각 저장할 수 있다. 다양한 실시예들에 따라, 비휘발성 메모리 장치(10)는 상기 리드 커맨드를 수신함에 응답하여, OVS 모듈(130)에 기반하여 상기 복수의 센싱 동작들을 수행할 수 있다.
동작 S130에서, 스토리지 장치(1)의 비휘발성 메모리 장치(10)는 결과 값들의 비교 결과에 따라, 복수의 래치들 중 하나의 래치를 선택하고, 선택된 래치에 저장된 데이터를 리드 데이터로 출력할 수 있다. 비휘발성 메모리 장치(10)는 각각의 래치들에 저장된 데이터 값들을 비교하고, 비교 결과 값에 따라 상기 복수의 래치들 중 하나의 래치에 저장된 데이터를 선택할 수 있다.
동작 S140에서, 스토리지 장치(1)의 비휘발성 메모리 장치(10)는 상태 리드 커맨드를 수신하고, 상태 비트를 메모리 컨트롤러(20)에게 전송할 수 있다. 상기 상태 리드 커맨드는, 메모리 컨트롤러(20)가 비휘발성 메모리 장치(10)의 상태를 식별하기 위한 정보를 요청하는 커맨드에 상응할 수 있다. 예를 들어, 비휘발성 메모리 장치(10)는 OVS 리드 동작을 수행하는 동안 상기 상태 리드 커맨드를 수신한 경우, "비지"를 지시하는 상태 비트를 메모리 컨트롤러(20)에게 송신할 수 있다. 다른 예를 들어, 비휘발성 메모리 장치(10)는 OVS 리드 동작을 완료하고, 상기 상태 리드 커맨드를 수신한 경우, "레디"를 지시하는 상태 비트를 메모리 컨트롤러(20)에게 송신할 수 있다. 비휘발성 메모리 장치(10)가 "레디" 상태인 경우, 상태 비트는 복수의 래치들 중에서 리드 데이터를 출력하도록 선택된 하나의 래치를 지시하는 비트들을 더 포함할 수 있다.
동작 S150에서 스토리지 장치(1)의 메모리 컨트롤러(20)는 상기 리드 데이터에 대한 ECC 복호를 수행할 수 있다. 메모리 컨트롤러(20)는 상기 리드 데이터를 수신하고, ECC 모듈(210)에 기반하여 상기 ECC 복호를 수행할 수 있다. ECC 복호에 대한 구체적인 설명은, 도 1의 ECC 모듈(210)에 관한 기재를 참조할 수 있다.
동작 S160에서, 스토리지 장치(1)의 메모리 컨트롤러(20)는 ECC 복호가 성공한 경우, 상태 비트에 기반하여 리드 전압을 변경할지 여부를 판단할 수 있다. 메모리 컨트롤러(20)는 ECC 복호가 성공한 경우, 복호된 리드 데이터를 호스트에게 출력할 수 있다. 본 개시에 따른 실시예에서, 메모리 컨트롤러(20)는 비휘발성 메모리 장치(10)로부터 수신된 상태 비트에 기반하여, 리드 데이터를 출력하도록 선택된 래치를 식별하고, 리드 전압을 변경할지 여부를 판단할 수 있다. 이에 관해서는, 도 10 내지 도 11에서 후술한다.
도 8은 본 개시의 예시적 실시예에 따른 메모리 컨트롤러와 비휘발성 메모리 장치간에 신호 교환도이다. 도 7과 중복되는 내용의 기재는 생략될 수 있다.
도 8을 참조하면, 메모리 컨트롤러(20)가 비휘발성 메모리 장치(10)에게 리드 커맨드를 송신(동작 S201)하면, 비휘발성 메모리 장치(10)는 상기 리드 커맨드에 응답하여, OVS 리드를 수행(동작 S202)할 수 있다. 다양한 실시예들에 따라, 비휘발성 메모리 장치(10)는 비지(busy) 상태 또는 레디(ready) 상태 중 하나의 상태에 대응될 수 있다. 예를 들어, 비휘발성 메모리 장치(10)는 OVS 리드 동작을 수행하는 동안, 상기 "비지" 상태에 대응될 수 있다. 상기 "비지" 상태는, 비휘발성 메모리 장치(10)가 상기 OVS 리드 동작을 수행하는 동안, 페이지 버퍼(120)로 데이터를 래치하는 구간을 지칭할 수 있다. 다른 예를 들어, 비휘발성 메모리 장치(10)는 상기 OVS 리드 동작을 완료한 경우, "레디" 상태에 대응될 수 있다. 상기 "레디" 상태는, OVS 리드 동작이 완료되어, 페이지 버퍼(120)로 데이터를 래치하지 않는 구간을 지칭할 수 있다.
메모리 컨트롤러(20)는 비휘발성 메모리 장치(10)에게 상태 리드 커맨드를 송신(동작 S203)할 수 있다. 상기 상태 리드 커맨드는, 비휘발성 메모리 장치(10)의 상태를 식별하기 위한 정보를 요청하는 커맨드에 대응될 수 있다. 상기 상태 리드 커맨드는 CMD_70으로 지칭될 수 있다. 상기 상태 리드 커맨드는, 리드 커맨드가 송신된 시점부터 일정 시간이 경과하면 주기적으로 비휘발성 메모리 장치(10)에게 전송될 수 있다. 일 실시예에 따라, 상기 상태 리드 커맨드는, 1us 주기마다 메모리 컨트롤러(20)로부터 비휘발성 메모리 장치(10)에게 전송될 수 있다. 그러나, 본 개시의 기술적 사상은 이에 제한되지 않으며, 상기 상태 리드 커맨드는, 상기 1us 주기와 상이한 주기로 비휘발성 메모리 장치(10)에게 전송될 수 있다. 예를 들어, 고속 클럭에 기반하여 동작하는 스토리지 장치(1)의 경우, 상기 상태 리드 커맨드는, 1us 주기보다 더 짧은 주기로 전송될 수 있다. 다른 예를 들어, 저속 클럭에 기반하여 동작하는 스토리지 장치의 경우, 상기 상태 리드 커맨드는, 1us 주기보다 더 긴 주기마다 전송될 수 있다.
비휘발성 메모리 장치(10)는 상기 상태 리드 커맨드를 수신함에 응답하여, 상태 비트를 메모리 컨트롤러(20)에게 전송(동작 S204)할 수 있다. 상기 상태 비트는, 비휘발성 메모리 장치(10)의 상태를 지시하기 위한 비트들을 포함할 수 있다. 상기 상태 비트는, DQ0 핀 내지 DQ7 핀들 중 적어도 하나의 핀을 통해 전송될 수 있다. 예를 들어, 비휘발성 메모리 장치(10)가 "비지" 상태인 경우, 비휘발성 메모리 장치(10)는 상기 DQ6 핀을 통해 "1" 의 비트를 전송할 수 있다. 다른 예를 들어, 비휘발성 메모리 장치(10)가 "레디" 상태인 경우, 비휘발성 메모리 장치(10)는 DQ6 핀을 통해 "0" 비트를 전송할 수 있다. 도 8을 참조하면, 비휘발성 메모리 장치(10)는 OVS 동작을 수행하는 동안, 2번의 상태 리드 커맨드를 수신하고, DQ6 핀을 통해 "1"의 비트를 전송할 수 있다. 메모리 컨트롤러(20)는 DQ6 핀을 통해 수신된 "1"의 상태 비트를 통해, 비휘발성 메모리가 OVS 리드 동작을 수행중임을 식별할 수 있다. 다양한 실시예들에 따라, 비휘발성 메모리 장치(10)는 상태 리드 커맨드를 다시 송신(동작 S205)할 수 있다. 비휘발성 메모리 장치(10)가 상기 OVS 리드 동작을 수행 중인 경우, 비휘발성 메모리 장치(10)는 여전히 "비지" 상태임을 지시하는 상태 비트를 반복적으로 송신(S206)할 수 있다.
비휘발성 메모리 장치(10)는 OVS 리드 동작을 완료하고, 리드 데이터를 메모리 컨트롤러(20)에게 전송(동작 S207)할 수 있다. 상기 리드 데이터는, 복수의 센싱 동작을 통해 복수의 래치들에 각각 저장된 데이터들의 비교 연산을 통해 선택된 하나의 데이터에 상응할 수 있다.
비휘발성 메모리 장치(10)는 OVS 리드 동작이 완료된 이후, 상태 리드 커맨드를 수신(동작 S208)하고, 상태 리드 커맨드에 응답하여 상태 비트를 전송(동작 S209)할 수 있다. 다양한 실시예들에 따라, OVS 리드 동작을 수행하는 비휘발성 메모리 장치(10)가 "레디" 상태인 경우, 상태 비트는, DQ0 핀 내지 DQ3 핀을 통해 전송되는 비트들을 더 포함할 수 있다. 즉, 비휘발성 메모리 장치(10)는 OVS 동작을 완료한 이후 상태 비트를 전송하는 경우, 상태 비트를 전송함으로써 상기 OVS 동작의 결과를 지시할 수 있다. 일 실시예에 따라, 도 9는 DQ0 핀 내지 DQ3 핀을 통해 전송되는 상태 비트들의 일 예를 도시한다. 예를 들어, 비휘발성 메모리 장치(10)가 제1 상태인 경우, 전송되는 상태 비트는 "1010"일 수 있다. 상기 제1 상태는, 제1 센싱 동작에 의해 제1 래치에 저장된 데이터가 리드 데이터로서 메모리 컨트롤러(20)에게 출력되는 상태를 지칭할 수 있다. 다른 예를 들어, 비휘발성 메모리 장치(10)가 제2 상태인 경우, 전송되는 상태 비트는 "0000"일 수 있다. 상기 제2 상태는, 제2 센싱 동작에 의해 제2 래치에 저장된 데이터가 리드 데이터로서 메모리 컨트롤러(20)에게 출력되는 상태를 지칭할 수 있다. 또 다른 예를 들어, 비휘발성 메모리 장치(10)가 제3 상태인 경우, 전송되는 상태 비트는 "0101"일 수 있다. 상기 제3 상태는, 제3 센싱 동작에 의해 제3 래치에 저장된 데이터가 리드 데이터로서 메모리 컨트롤러(20)에게 출력되는 상태를 지칭할 수 있다. 다양한 실시예들에 따라, 메모리 컨트롤러(20)는 DQ0 핀 내지 DQ3 핀을 통해 전송된 상태 비트를 분석함으로써, 메모리 컨트롤러(20)가 수신한 리드 데이터가, 제1 래치, 제2 래치 또는 제3 래치 중 어떤 래치에서 출력된 데이터인지 식별할 수 있다.
메모리 컨트롤러(20)는 ECC 복호를 수행하고, ECC PASS을 판단(동작 S210)할 수 있다. 메모리 컨트롤러(20)는 비휘발성 메모리 장치(10)로부터 수신한 리드 데이터에 기반하여, ECC 복호를 수행할 수 있다. 도 8에는 미 도시되었지만, ECC 복호가 실패한 경우, 비휘발성 메모리 장치(10)에게 리드 재시도(read retry)를 지시하고, 리드 전압을 변경하여 독출된 리드 데이터를 수신할 수 있다.
메모리 컨트롤러(20)는 리드 데이터의 ECC 복호에 성공한 경우, 리드 전압 변경 여부를 판단(동작 S211)할 수 있다. 메모리 컨트롤러(20)는 수신한 리드 데이터의 ECC 복호를 수행하고, 상기 복호가 성공한 경우, 상기 수신한 리드 데이터는 오류가 없거나 정정된 데이터이므로, 호스트에게 출력할 것을 지시할 수 있다. 동시에(simultaneously), 메모리 컨트롤러(20)는 ECC 복호의 수행 이전에 비휘발성 메모리 장치(10)로부터 수신된 상태 비트에 기반하여 리드 전압을 변경할지 여부를 판단할 수 있다. 상기 상태 비트는, DQ0 핀 내지 DQ3 핀을 통해 전송된 비트들에 상응할 수 있다. 메모리 컨트롤러(20)는 상태 비트를 참조하여, 제1 래치 내지 제3 래치 중 어느 래치에서 리드 데이터가 출력되었는지 식별할 수 있다. 메모리 컨트롤러(20)는 리드 데이터를 출력한 래치를 식별함으로써 문턱 전압의 산포 이동을 예측하고, 리드 전압의 변경 여부를 결정할 수 있다. 이에 관해서는, 도 10 내지 도 11에서 후술한다. 다양한 실시예들에서, 메모리 컨트롤러(20)가 상기 리드 전압을 변경할 것으로 결정한 경우, 비휘발성 메모리 장치(10)에게 제어 신호를 송신(동작 S212)할 수 있고, 비휘발성 메모리 장치(10)는 상기 제어 신호에 응답하여, 상기 리드 전압을 변경(동작 S213)할 수 있다.
도 10은 본 개시의 예시적 실시예에 따른 제1 동작 모드를 수행하는 스토리지 장치의 동작 방법을 나타내는 순서도이다. 자세하게는, 도 10은 도 7의 ECC 복호가 성공한 경우, 상태 비트에 기반하여 리드 전압을 변경할지 여부를 판단하기 위한 동작 S160의 구체적인 동작 방법을 나타내는 순서도이다.
도 10을 참조하면, 동작 S301에서 메모리 컨트롤러(20)는 제1 동작 모드로 동작할 수 있다. 일 실시예에 따라, 메모리 컨트롤러(20)는 상기 제1 동작 모드 또는 제2 동작 모드 중 하나의 동작 모드에 기반하여 동작할 수 있다. 예를 들어, 상기 제1 동작 모드는, 상태 비트에 기반하여 리드 전압을 감소시킬지 또는 유지할지 여부만 판단하는 동작 모드를 지칭할 수 있다. 상기 제2 동작 모드는 하기의 도 11에서 구체적으로 후술한다.
메모리 컨트롤러(20)는 동작 모드와 관련된(associated with) 설정 값을 참조(refer)함으로써, 상기 제1 모드에서 동작할 것을 결정할 수 있다. 일 실시예에 따라, 상기 설정 값은, 상기 제1 모드로 동작하도록 미리 설정될 수 있고, 또는 사용자에 의해 변경될 수도 있다. 다른 실시예에 따라, 상기 설정 값은, 주기적으로(periodically) 상기 제1 동작 모드와 상기 제2 동작 모드간에 스위치(switch)하도록 설정될 수도 있다. 또 다른 실시예에 따라, 상기 설정 값은, 메모리 컨트롤러(20)의 부하(overload)량 또는 오버헤드가 크거나 미리 설정된 값을 초과하는 경우, 상기 제1 동작 모드에서 동작하고, 메모리 컨트롤러(20)의 부하량 또는 오버헤드가 작거나 상기 미리 설정된 값 미만인 경우, 상기 제2 동작 모드에서 동작하도록 적응적으로(adaptively) 변경될 수도 있다.
동작 S302에서, 메모리 컨트롤러(20)는 상태 비트에 기반하여, 비휘발성 메모리 장치(10)의 상태를 식별할 수 있다. 상기 상태 비트는, 메모리 컨트롤러(20)가 리드 커맨드를 송신한 이후, 주기적으로 전송되는 상태 리드 커맨드에 응답하여 비휘발성 메모리 장치(10)로부터 송신될 수 있다. 예를 들어, 메모리 컨트롤러(20)는 비휘발성 메모리 장치(10)가 OVS 리드 동작을 완료한 이후, 비휘발성 메모리 장치(10)에게 상기 상태 리드 커맨드를 송신할 수 있다. 비휘발성 메모리 장치(10)는 OVS 리드 동작이 완료되었음을 식별하고, 상기 상태 리드 커맨드에 응답하여, DQ6 핀으로 "0"의 비트를 전송할 수 있다. 추가적으로, 비휘발성 메모리 장치(10)는 OVS 리드 동작의 결과를 지시하기 위한 상태 비트를 DQ0 핀 내지 DQ3 핀을 통해 더 전송할 수 있다.
동작 S303에서, 메모리 컨트롤러(20)는 비휘발성 메모리 장치(10)의 상태가 제1 상태에 상응하는지 판단할 수 있다. 메모리 컨트롤러(20)는 상기 제1 동작 모드로 동작하는 경우, DQ0 핀 내지 DQ3 핀의 상태 비트가 "1010"인지를 체크할 수 있다. 예를 들어, 메모리 컨트롤러(20)는 DQ0 핀 내지 DQ3 핀의 비트 값과 "1010"의 XOR 연산을 수행하고 결과 값이 "0000"인지 식별할 수 있다. 메모리 컨트롤러(20)는 상기 상태 비트의 값이 "1010"과 동일한 경우, 제1 센싱 동작에 의해 제1 래치에 저장된 데이터가 리드 데이터로서 출력되었음을 식별할 수 있다. 또한, 메모리 컨트롤러(20)는 상기 제1 래치를 이용하여 활성화되는 셀의 개수가 제2 래치 및 제3 래치를 이용하여 활성화되는 셀의 개수보다 적음을 식별할 수 있다. 이하, 임의의 래치를 이용하여 활성화되는 셀은 온-셀로 지칭될 수 있다.
동작 S304에서 메모리 컨트롤러(20)는 리드 전압을 미리 정해진 오프셋 크기만큼 감소시킬 수 있다. 예를 들어, 상기 미리 정해진 오프셋 크기는 0.1V에 상응할 수 있다. 상술한 실시예들에서, 오프셋 크기는 0.1V로 기재되었으나, 이에 제한되는 것은 아니다. 다양한 실시예들에 따라, 상기 오프셋 크기는 0.1V와 상이한 값을 가지도록 설정될 수 있다. 예를 들어, SLC(single level cell) 기반의 비휘발성 메모리의 경우, 프로그램 별 리드 전압간 간격이 크기 때문에, 상기 오프셋 크기는 0.1V 보다 크도록 설정될 수 있다. 다른 예를 들어, QLC(quad level cell) 기반의 비휘발성 메모리의 경우, 프로그램 별 리드 전압의 간격이 크지 않으므로, 상기 오프셋 크기는 0.1V보다 작은 값으로 설정될 수 있다.
동작 S305에서, 메모리 컨트롤러(20)는 리드 전압을 유지할 수 있다. 메모리 컨트롤러(20)는 상기 상태 비트의 값이 "1010"과 일치하지 않는 경우, 상기 리드 전압의 변경을 바이패스할 수 있다. 메모리 컨트롤러(20)는 상태 비트 값이 "1010"이 아닌 경우, 제1 래치가 아닌 제2 래치 또는 제3 래치에서 리드 데이터가 출력되었음을 식별할 수 있다. 상기 제1 래치에서 리드 데이터가 출력되지 않은 경우, 메모리 컨트롤러(20)는 리드 전압을 감소시킬 필요가 없으므로, 리드 전압을 유지하고, 절차를 종료할 수 있다.
도 10에서 상술한 실시예에 따르면, 메모리 컨트롤러(20)는 상태 비트에 기반하여, 비휘발성 메모리가 제1 상태에 상응하는지 여부만을 식별하기 때문에, 리드 전압을 감소시키거나 유지할지 여부만을 결정할 수 있다. 다양한 실시예들에 따라, 문턱 전압 값은 리텐션(retention) 등을 이유로 낮아질 수도 있을 뿐만 아니라, 문턱 전압 값이 높아질 수도 있다. 따라서, 메모리 컨트롤러(20)는 비휘발성 메모리 장치(10)의 상태 비트에 기반하여, 리드 전압을 증가시킬 것이 요구될 수 있다.
도 11은 본 개시의 예시적 실시예에 따른 제2 동작 모드를 수행하는 스토리지 장치의 동작 방법을 나타내는 순서도이다. 보다 자세하게는, 도 11은 도 7의 ECC 복호가 성공한 경우, 상태 비트에 기반하여 리드 전압을 변경할지 여부를 판단하기 위한 동작 S160의 구체적인 동작 방법을 나타내는 순서도이다.
도 11을 참조하면, 동작 S401에서, 메모리 컨트롤러(20)는 제2 동작 모드로 동작할 수 있다. 상기 제2 동작 모드는, 상태 비트에 기반하여, 리드 전압을 감소시킬지 또는 증가시킬지 여부를 모두 판단하는 동작 모드를 지칭할 수 있다. 즉, 메모리 컨트롤러(20)는 상기 제2 동작 모드에서 동작하는 경우, 리드 전압을 감소시키거나, 리드 전압을 유지하거나, 또는 리드 전압을 증가시킬지 여부를 모두 결정할 수 있다.
동작 S402에서, 메모리 컨트롤러(20)는 상태 비트에 기반하여 비휘발성 메모리 장치(10)의 상태를 식별할 수 있다. 동작 S402은 도 10의 동작 S302에 상응할 수 있다. .
동작 S403에서, 메모리 컨트롤러(20)는 비휘발성 메모리 장치(10)의 상태가 제2 상태인지 여부를 판단할 수 있다. 다양한 실시예들에 따라, 메모리 컨트롤러(20)가 상기 제2 동작 모드로 동작하는 동안, DQ0 핀 내지 DQ3 핀의 상태 비트가 "000"인지를 체크할 수 있다. 예를 들어, 메모리 컨트롤러(20)는 DQ0 핀 내지 DQ3 핀의 비트 값과 "000"의 XOR 연산을 수행하고 결과 값이 "0000"인지 식별할 수 있다. 메모리 컨트롤러(20)는 상기 상태 비트의 값이 "000"과 동일한 경우, 제2 센싱 동작에 의해 제2 래치에 저장된 데이터가 리드 데이터로서 출력되었음을 식별할 수 있다. 또한, 메모리 컨트롤러(20)는 상기 제2 래치를 이용한 온-셀의 개수가 제1 래치 및 제3 래치를 이용한 온-셀의 개수보다 적음을 식별할 수 있다.
동작 S404에서, 메모리 컨트롤러(20)는 리드 전압을 유지할 수 있다. 비휘발성 메모리 장치(10)의 상태가 제2 상태인 경우, 상기 리드 데이터는, 제2 래치에서 출력된 데이터에 상응할 수 있다. 기 설정된 리드 전압이 문턱 전압의 산포 그래프 상에서 밸리(valley)에 상응하는 경우, 상기 제2 래치에 저장된 데이터가 상기 리드 데이터로 출력될 수 있다. 따라서, 메모리 컨트롤러(20)는 기 설정된 리드 전압이 최적의 리드 전압임을 식별하고, 리드 전압의 변경을 바이패스(bypass)할 수 있다.
동작 S405에서, 메모리 컨트롤러(20)는 비휘발성 메모리 장치(10)의 상태가 제1 상태인지 여부를 판단할 수 있다. 예를 들어, 메모리 컨트롤러(20)는 수신된 상태 비트와 "1010"의 XOR 연산을 수행하여, 제1 상태에 상응하는지 여부를 판단할 수 있다.
동작 S406에서, 메모리 컨트롤러(20)는 제1 래치를 이용하여 활성화된 셀-카운트 정보를 획득할 수 있다. 메모리 컨트롤러(20)는 상태 비트가 제1 상태를 지시하는 경우, 기 설정된 리드 전압보다 낮은 전압이 최적의 리드 전압임을 결정할 수 있다. 다만, ECC 복호를 성공하였음에도 불구하고, 상태 비트가 제1 상태를 지시할 때마다 리드 전압을 변경하는 경우, 리드 동작의 성능을 열화시킬 수 있다. 따라서, 메모리 컨트롤러(20)는 비휘발성 메모리 장치(10)에게 제1 래치를 이용하여 활성화된 메모리 셀들의 개수에 대한 정보를 요청하는 커맨드를 송신할 수 있다. 상기 커맨드는, UIB(universal internal bus) OUT 커맨드로 지칭될 수 있다. 메모리 컨트롤러(20)는 비휘발성 메모리 장치(10)로부터 상기 커맨드에 응답하여 송신되는 상기 제1 래치를 이용하여 활성화된 메모리 셀들의 개수에 대한 정보를 획득할 수 있다.
동작 S407에서 메모리 컨트롤러(20)는 온-셀의 개수가 임계 값을 초과하는지 여부를 판단할 수 있다. 상기 임계 값은 빈번한 리드 전압의 변경으로 인한 리드 성능의 열화와 최적의 리드 전압 유지를 통한 리드 성능의 향상을 고려하여, 임의의 적정한 값으로 미리 결정될 수 있다.
동작 S408에서, 메모리 컨트롤러(20)는 상기 리드 전압을 미리 정해진 오프셋 크기만큼 감소시킬 수 있다. 메모리 컨트롤러(20)는 상기 온-셀의 개수가 상기 임계 값을 초과하는 경우, 리드 데이터가 ECC 복호에 성공하였음에도 불구하고, ECC 에러 정정의 한계에 가까우므로, 상기 리드 전압을 미리 감소할 것을 결정할 수 있다. 전술한 바와 같이, 상기 미리 정해진 오프셋 크기는, 0.1V에 상응할 수 있으나, 이에 제한되는 것은 아니다.
동작 S409에서, 메모리 컨트롤러(20)는 비휘발성 메모리 장치(10)의 상태가 제3 상태에 상응하는 것을 식별할 수 있다. 메모리 컨트롤러(20)는 동작 S403 및 동작 S405를 수행하여, 비휘발성 메모리 장치(10)가 제1 상태 및 제2 상태에 상응하지 않음을 식별하였으므로, 상태 비트가 제3 상태를 지시하는지 판단하기 위한 XOR 연산을 생략할 수 있다.
동작 S410에서, 메모리 컨트롤러(20)는 제3 래치를 이용한 온-셀 카운트 정보를 획득할 수 있다. 메모리 컨트롤러(20)는 상태 비트가 제3 상태를 지시하는 경우, 설정된 리드 전압보다 높은 전압이 최적의 리드 전압임을 결정할 수 있다. 다만, ECC 복호를 성공하였음에도 불구하고, 상태 비트가 제3 상태를 지시할 때마다 리드 전압을 변경하는 경우, 리드 동작의 성능을 열화시킬 수 있다. 따라서, 메모리 컨트롤러(20)는 비휘발성 메모리 장치(10)에게 제3 래치를 이용한 온-셀들의 개수에 대한 정보를 요청하는 커맨드를 송신하고, 셀들의 개수에 대한 정보를 획득할 수 있다. 상기 커맨드는, UIB OUT 커맨드로 지칭될 수 있다.
동작 S411에서, 메모리 컨트롤러(20)는 온-셀의 개수가 임계 값을 초과하는지 여부를 판단할 수 있다. 상기 임계 값은 빈번한 리드 전압의 변경으로 인한 리드 성능의 열화와 최적의 리드 전압 유지를 통한 리드 성능의 향상을 고려하여, 임의의 적정한 값으로 미리 결정될 수 있다.
동작 S412에서, 메모리 컨트롤러(20)는 리드 전압을 미리 정해진 오프셋 크기만큼 증가시킬 수 있다. 동작 S412에 관한 설명은, 동작 S408에 기재된 설명으로 대체될 수 있다.
도 11에서 상술한 실시예에 따르면, 메모리 컨트롤러(20)는 상태 비트에 기반하여, 비휘발성 메모리 장치(10)가 제1 상태 또는 제3 상태에 상응함을 식별한 경우, 비휘발성 메모리 장치(10)에게 활성화된 메모리 셀들의 개수에 대한 정보를 요청하는 커맨드를 송신하도록 구성될 수 있다.
다만, 리드 동작을 수행할 때마다, 리드 전압의 변경 여부를 결정하기 위해, 커맨드를 송신하고, 활성화된 메모리 셀들의 개수에 대한 정보를 수신하는 것은, 메모리 컨트롤러(20) 및 비휘발성 메모리 장치(10)에 있어서, 오버헤드(overhead)로 작용할 수 있다. 따라서, 오버헤드의 감소를 위해, 활성화된 메모리 셀들의 개수를 위한 커맨드를 생략하는 방안이 요구될 수 있다.
도 12는 본 개시의 예시적 실시예에 따른 변경된 상태 비트를 도시하는 테이블이다.
도 9에서 전술한 바와 같이, 복수의 래치들 중 리드 데이터를 출력하도록 선택된 하나의 래치를 나타내기 위한 상태 비트는, DQ0 핀 내지 DQ3 핀을 통해 비휘발성 메모리 장치(10)로부터 메모리 컨트롤러(20)에게 전송될 수 있다. 이하, DQ0 핀을 통해 전송되는 비트는 제1 비트, DQ1 핀을 통해 전송되는 비트는 제2 비트, DQ2 핀을 통해 전송되는 비트는 제3 비트, DQ3 핀을 통해 전송되는 비트는 제4 비트로 지칭될 수 있다.
도 12를 참조하면, 비휘발성 메모리 장치(10)의 상태는, 제1 비트 및 제2 비트의 조합(combination)으로 지시될 수 있다. 예를 들어, 비휘발성 메모리 장치(10)의 제1 상태는, "10"의 제1 비트 및 제2 비트를 통해 지시될 수 있다. 다른 예를 들어, 비휘발성 메모리 장치(10)의 제2 상태는, "00"의 제1 비트 및 제2 비트를 통해 지시될 수 있다. 또 다른 예를 들어, 비휘발성 메모리 장치(10)의 제3 상태는, "01"의 제1 비트 및 제2 비트를 통해 지시될 수 있다. 다만, 각각의 상태를 지시하는 제1 비트 및 제2 비트의 논리 값은 이에 제한되는 것은 아니다.
도 12를 참조하면, 제3 비트는, 비휘발성 메모리 장치(10)가 제1 상태인 경우, 리드 전압의 감소 여부를 지시하기 위한 비트에 상응할 수 있다. 다양한 실시예들에 따라, 상기 제3 비트는, 제1 래치를 이용한 온-셀의 개수와 임계 값을 비교한 결과를 나타내기 위한 비트에 상응할 수 있다. 예를 들어, 상기 제3 비트가 "0"의 논리 값을 가지는 경우, 상기 임계 값이 상기 제1 래치를 이용한 온-셀의 개수를 초과함을 지시할 수 있다. 다른 예를 들어, 상기 제3 비트가 "1"의 논리 값을 가지는 경우, 상기 제1 래치를 이용한 온-셀의 개수가 상기 임계 값을 초과함을 지시할 수 있다.
도 12를 참조하면, 제4 비트는, 비휘발성 메모리 장치(10)가 제3 상태인 경우, 리드 전압의 증가 여부를 지시하기 위한 비트에 상응할 수 있다. 다양한 실시예들에 따라, 상기 제4 비트는, 제3 래치를 이용한 온-셀의 개수와 임계 값을 비교한 결과를 나타내기 위한 비트에 상응할 수 있다. 예를 들어, 상기 제4 비트가 "0"의 논리 값을 가지는 경우, 상기 임계 값이 상기 제3 래치를 이용한 온-셀의 개수를 초과함을 지시할 수 있다. 다른 예를 들어, 상기 제4 비트가 "1"의 논리 값을 가지는 경우, 상기 제3 래치를 이용한 온-셀의 개수가 상기 임계 값을 초과함을 지시할 수 있다.
전술한 실시예에서, 제1 비트 및 제2 비트의 조합을 통해 비휘발성 메모리 장치(10) 상태를 지시하고, 제3 비트를 통해 비휘발성 메모리 장치(10)가 제1 상태인 경우, 리드 전압의 감소 여부를 지시하고, 제4 비트를 통해 비휘발성 메모리 장치(10)가 제3 상태인 경우, 리드 전압의 증가 여부를 지시하는 것으로 기재되었으나, 이에 제한되는 것은 아니다. 다양한 실시예들에서, 비휘발성 메모리 장치(10)는 제1 비트 및 제2 비트를 사용하지 않고, reserved bit로 설정할 수 있다. 이 경우, 비휘발성 메모리 장치(10)는 제3 비트를 "1"로 설정함으로써 비휘발성 메모리 장치(10)의 제1 상태 및 리드 전압의 감소를 동시에(simultaneously) 지시할 수 있고, 제4 비트를 "1"로 설정함으로써 비휘발성 메모리 장치(10)의 제3 상태 및 리드 전압의 증가를 동시에 지시할 수도 있다.
도 13은 본 개시의 예시적 실시예에 따른 변경된 상태 비트에 기반하여 제2 동작 모드를 수행하는 스토리지 장치의 동작 방법을 나타내는 순서도이다. 도 11과 중복되는 내용의 기재는 생략될 수 있다.
동작 S501에서, 메모리 컨트롤러(20)는 제2 동작 모드할 수 있다. 메모리 컨트롤러(20)는 동작 모드에 대한 설정 값을 참조하여, 상기 제2 동작 모드로 동작할 수 있다. 동작 S501은 도 11의 동작 S401과 상응할 수 있다.
동작 S502에서, 메모리 컨트롤러(20)는 상태 비트에 기반하여 비휘발성 메모리 장치(10)의 상태를 식별할 수 있다. 상기 상태 비트는, 도 12의 변경된 상태 비트에 상응할 수 있다. 예를 들어, 메모리 컨트롤러(20)는 변경된 상태 비트를 수신한 경우, 제1 비트 및 제2 비트를 참조하여 비휘발성 메모리 장치(10)의 상태를 식별할 수 있다.
동작 S503에서, 메모리 컨트롤러(20)는 비휘발성 메모리 장치(10)의 상태가 제2 상태인지 판단할 수 있다. 예를 들어, 메모리 컨트롤러(20)는 상기 변경된 상태 비트를 수신한 경우, 제1 비트 및 제2 비트를 "00"의 논리 값과 XOR 연산을 수행함으로써 비휘발성 메모리 장치(10)가 제2 상태임을 식별할 수 있다.
동작 S504에서, 메모리 컨트롤러(20)는 리드 전압을 유지할 수 있다. 메모리 컨트롤러(20)는 제1 비트 및 제2 비트가 "00"의 논리 값을 가지는 경우, 비휘발성 메모리 장치(10)는 제2 상태에 상응할 수 있고, 기 설정된 리드 전압으로 데이터를 독출하여, 활성화된 메모리 셀들의 개수가 가장 적으므로 상기 기 설정된 리드 전압을 최적의 리드 전압으로 결정할 수 있다. 따라서, 메모리 컨트롤러(20)는 리드 전압을 유지하고, 리드 전압의 변경을 바이패스할 수 있다.
동작 S505에서, 메모리 컨트롤러(20)는 비휘발성 메모리 장치(10)의 상태가 제1 상태에 상응하는지 여부를 결정할 수 있다. 예를 들어, 메모리 컨트롤러(20)는 상기 변경된 상태 비트를 수신한 경우, 제1 비트 및 제2 비트를 "10"의 논리 값과 XOR 연산을 수행함으로써 비휘발성 메모리가 제1 상태임을 식별할 수 있다.
동작 S506에서 메모리 컨트롤러(20)는 DQ2 핀을 통해 전송되는 상태 비트가 "1"인지 판단할 수 있다. 메모리 컨트롤러(20)는 비휘발성 메모리 장치(10)의 상태가 상기 제1 상태에 상응함을 식별한 이후, 리드 전압을 감소시킬지 여부를 판단하기 위해, DQ2 핀을 통해 전송되는 비트의 논리 값을 식별할 수 있다. 다양한 실시예들에 따라, 메모리 컨트롤러(20)는 상기 변경된 상태 비트를 수신하고, DQ2 핀을 통해 전송되는 상태 비트 값을 확인함으로써, 제1 래치를 이용하여 활성화되는 메모리 셀들의 개수에 대한 정보를 요청하는 커맨드의 송신을 바이패스할 수 있다. 상기 변경된 상태 비트의 DQ2 핀의 상태 비트는, 직접적으로 제1 래치를 이용하여 활성화되는 메모리 셀들의 개수와 임계 값을 비교한 결과를 지시하기 때문이다. 따라서, 상기 변경된 상태 비트를 이용하는 경우, 메모리 컨트롤러(20)는 비휘발성 메모리 장치(10)에게 UIB OUT 커맨드를 송신하지 않을 수 있고, 제1 래치를 이용하여 활성화된 메모리 셀들의 개수와 임계 값의 비교 연산을 생략함으로써, 메모리 컨트롤러(20)와 비휘발성 메모리 장치(10)간에 시그널링에 기인하는 오버헤드를 감소시킬 수 있다.
동작 S507에서, 메모리 컨트롤러(20)는 리드 전압을 미리 정해진 오프셋 크기만큼 감소시킬 수 있다. 메모리 컨트롤러(20)는 DQ2 핀을 통해 전송되는 비트가 "1"의 논리 값을 가지는 경우, 리드 전압을 감소할 것을 결정할 수 있다. DQ2 핀을 통해 전송되는 "1"의 비트는, 제1 래치를 이용하여 활성화되는 메모리 셀들의 개수가 임계 값을 초과함을 나타낼 수 있다. 따라서, 메모리 컨트롤러(20)는 상기 미리 정해진 오프셋 크기만큼 강하된 전압을 리드 전압으로 설정함으로써, 제1 래치를 이용하여 활성화되는 메모리 셀들의 개수를 임계 값 이하로 감소시킬 수 있다.
동작 S508에서, 메모리 컨트롤러(20)는 비휘발성 메모리 장치(10)의 상태가 제3 상태에 상응함을 식별할 수 있다. 동작 S508에 관한 구체적인 설명은, 도 11의 동작 S409의 기재를 참조하여 설명될 수 있다.
동작 S509에서, 메모리 컨트롤러(20)는 DQ3 핀을 통해 전송되는 상태 비트가 "1"인지 판단할 수 있다. 메모리 컨트롤러(20)는 비휘발성 메모리 장치(10)의 상태가 상기 제3 상태에 상응함을 식별한 이후, 리드 전압을 증가시킬지 여부를 판단하기 위해, DQ3 핀을 통해 전송되는 비트의 논리 값을 식별할 수 있다. 다양한 실시예들에 따라, 메모리 컨트롤러(20)는 상기 변경된 상태 비트를 수신하고, DQ3 핀을 통해 전송되는 상태 비트 값을 확인함으로써, 제3 래치를 이용하여 활성화되는 메모리 셀들의 개수에 대한 정보를 요청하는 커맨드의 송신을 바이패스할 수 있다. 상기 변경된 상태 비트의 DQ3 핀의 상태 비트는, 직접적으로 제3 래치를 이용하여 활성화되는 메모리 셀들의 개수와 임계 값을 비교한 결과를 지시하기 때문이다. 따라서, 상기 변경된 상태 비트를 이용하는 경우, 메모리 컨트롤러(20)는 비휘발성 메모리 장치(10)에게 UIB OUT 커맨드를 송신하지 않을 수 있고, 제3 래치를 이용하여 활성화된 메모리 셀들의 개수와 임계 값의 비교 연산을 생략함으로써, 메모리 컨트롤러(20)와 비휘발성 메모리 장치(10)간에 시그널링에 기인하는 오버헤드를 감소시킬 수 있다.
동작 S510에서, 메모리 컨트롤러(20)는 리드 전압을 미리 정해진 오프셋 크기만큼 증가시킬 수 있다. 동작 S510에 관한 구체적인 설명은, 도 11의 동작 S412의 기재를 참조하여 설명될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 메모리 컨트롤러; 및
    비휘발성 메모리 장치를 포함하고,
    상기 비휘발성 메모리 장치는,
    복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 복수의 메모리 셀들 중에서 선택된 메모리 셀들에 대한 복수의 센싱 동작을 수행하고, 상기 복수의 센싱 동작의 결과 값들을 각각 저장하는 복수의 래치들을 포함하는 페이지 버퍼;
    상기 복수의 래치들에 저장된 데이터를 각각 비교하고, 상기 비교 결과에 따라 상기 복수의 래치들 중 하나의 래치를 선택하고, 상기 선택된 래치에 저장된 리드 데이터를 상기 메모리 컨트롤러에게 전송하고, 복수의 래치들 중 상기 선택된 래치를 나타내는(representing) 상태 비트를 생성하는 제어 로직; 및
    상기 생성된 상태 비트를 저장하고, 상기 메모리 컨트롤러로부터 상태 리드 커맨드를 수신한 경우, 상기 상태 비트를 상기 메모리 컨트롤러에게 전송하는 상태 비트 레지스터를 포함하고,
    상기 메모리 컨트롤러는,
    상기 선택된 데이터에 대한 ECC(error correction code) 복호를 수행하고,
    상기 ECC 복호가 성공하고, 상기 상태 비트가 상기 리드 데이터가 상기 복수의 래치들 중 제1 래치로부터 출력되는 제1 상태를 지시하는 경우, 상기 제1 래치를 이용하여 활성화되는 셀의 개수와 임계 값을 비교하고, 상기 제1 래치를 이용하여 활성화되는 셀의 개수가 상기 임계 값보다 큰 경우, 리드 전압을 미리 정의된 오프셋 크기만큼 감소시키고,
    상기 ECC 복호가 성공하고, 상기 상태 비트가 상기 리드 데이터가 상기 복수의 래치들 중 제3 래치로부터 출력되는 제3 상태를 지시하는 경우, 상기 제3 래치를 이용하여 활성화되는 셀의 개수와 임계 값을 비교하고, 상기 제3 래치를 이용하여 활성화되는 셀의 개수가 상기 임계 값보다 큰 경우, 상기 리드 전압을 미리 정의된 오프셋 크기만큼 증가시키는, 스토리지 장치.
  2. 제1항에 있어서,
    상기 메모리 컨트롤러는,
    상기 리드 전압의 감소 또는 유지를 판단하는 제1 동작 모드 및 상기 리드 전압의 감소, 유지 또는 증가를 판단하는 제2 동작 모드 중 하나의 동작 모드에서 동작하는 스토리지 장치.
  3. 제2항에 있어서,
    상기 메모리 컨트롤러는,
    상기 제1 동작 모드에서 동작하는 동안, 상기 비휘발성 메모리 장치가 제1 상태에 상응함을 식별하고, 상기 리드 전압에서 미리 정의된 오프셋 크기만큼 감소시키고,
    상기 제1 상태는, 상기 리드 데이터가 상기 복수의 래치들 중 제1 래치로부터 출력되는 상태에 상응하는 스토리지 장치.
  4. 제2항에 있어서,
    상기 메모리 컨트롤러는,
    상기 제2 동작 모드에서 동작하는 동안, 상기 상태 비트가, 제2 상태를 지시하는지 여부를 판단하고,
    상기 상태 비트가 상기 제2 상태를 지시하는 경우, 상기 제2 상태에 기반하여, 상기 리드 전압의 변경을 바이패스(bypass)하고,
    상기 제2 상태는, 상기 리드 데이터가 상기 복수의 래치들 중 제2 래치로부터 출력되는 상태에 상응하는 스토리지 장치.
  5. 제4항에 있어서,
    상기 메모리 컨트롤러는,
    상기 상태 비트가 제1 상태를 지시하는지 여부를 판단하고,
    상기 상태 비트가 상기 제1 상태를 지시하는 경우, 상기 복수의 래치들 중 제1 래치를 이용하여 활성화되는 셀의 개수에 대한 정보를 요청하는 커맨드를 상기 비휘발성 메모리 장치에게 송신하고,
    상기 제1 래치를 이용하여 활성화되는 셀의 개수가 상기 임계 값보다 작은 경우, 상기 리드 전압의 변경을 바이패스하는 스토리지 장치.
  6. 제5항에 있어서,
    상기 메모리 컨트롤러는,
    상기 상태 비트가 제3 상태를 지시함을 식별하고,
    상기 복수의 래치들 중 제3 래치를 이용하여 활성화되는 셀의 개수에 대한 정보를 요청하는 커맨드를 상기 비휘발성 메모리에게 송신하고,
    상기 임계 값이 상기 제3 래치를 이용하여 활성화되는 셀의 개수가 상기 임계 값보다 큰 경우, 상기 리드 전압의 변경을 바이패스하는 스토리지 장치.
  7. 제1항에 있어서,
    상기 상태 비트는, 제1 비트, 제2 비트, 제3 비트 및 제4 비트를 포함하고,
    상기 제1 비트 및 제2 비트는, 제1 상태 내지 제3 상태 중 하나의 상태를 지시하고,
    상기 제3 비트는, 상기 비휘발성 메모리가 상기 제1 상태인 경우, 임계 값과 상기 복수의 래치들 중 제1 래치를 이용하여 활성화되는 셀의 개수의 비교 결과를 지시하고,
    상기 제4 비트는, 상기 비휘발성 메모리가 상기 제3 상태인 경우, 상기 임계 값과 상기 복수의 래치들 중 제3 래치를 이용하여 활성화되는 셀의 개수의 비교 결과를 지시하는 스토리지 장치.
  8. 제7항에 있어서,
    상기 메모리 컨트롤러는,
    상기 제3 비트에 기반하여, 상기 리드 전압을 미리 정의된 오프셋 크기만큼 감소시킬지 여부를 판단하고,
    상기 제4 비트에 기반하여, 상기 리드 전압을 상기 미리 정의된 오프셋 크기만큼 증가시킬지 여부를 판단하는 스토리지 장치.
  9. OVS(On chip valley search) 리드 동작을 수행하는 비휘발성 메모리 장치로부터 수신한 리드 데이터에 기반하여 ECC(error correction code) 복호를 수행하는 ECC 모듈; 및
    상기 비휘발성 메모리 장치로부터, 상기 비휘발성 메모리 장치에 포함되어 상기 OVS 리드 동작의 결과 값들을 각각 저장하는 복수의 래치들 중에서 상기 리드 데이터를 래치한 하나의 래치를 나타내는 상태 비트를 수신하고, 상기 ECC 복호가 성공한 경우, 상기 상태 비트에 기반하여, 리드 전압을 변경할지 여부를 판단하는 리드 전압 변경 모듈을 포함하고,
    상기 리드 전압 변경 모듈은,
    상기 ECC 복호가 성공하고, 상기 상태 비트가 상기 리드 데이터가 상기 복수의 래치들 중 제1 래치로부터 출력되는 제1 상태를 지시하는 경우, 상기 제1 래치를 이용하여 활성화되는 셀의 개수와 임계 값을 비교하고, 상기 제1 래치를 이용하여 활성화되는 셀의 개수가 상기 임계 값보다 큰 경우, 상기 리드 전압을 미리 정의된 오프셋 크기만큼 감소시키고,
    상기 ECC 복호가 성공하고, 상기 상태 비트가 상기 리드 데이터가 상기 복수의 래치들 중 제3 래치로부터 출력되는 제3 상태를 지시하는 경우, 상기 제3 래치를 이용하여 활성화되는 셀의 개수와 임계 값을 비교하고, 상기 제3 래치를 이용하여 활성화되는 셀의 개수가 상기 임계 값보다 큰 경우, 상기 리드 전압을 미리 정의된 오프셋 크기만큼 증가시키는, 메모리 컨트롤러 장치.
  10. 메모리 컨트롤러의 동작 방법에 있어서,
    OVS 리드 동작을 수행하는 비휘발성 메모리로부터, 리드 데이터 및 복수의 래치들 중에서 상기 리드 데이터가 출력된 하나의 래치를 지시하는 상태 비트를 수신하는 단계;
    상기 리드 데이터에 기반하여, ECC 복호를 수행하는 단계;
    상기 ECC 복호가 성공한 경우, 상기 상태 비트에 기반하여, 리드 전압을 변경할지 여부를 판단하는 단계를 포함하고,
    상기 리드 전압을 변경할지 여부를 판단하는 단계는,
    상기 ECC 복호가 성공하고, 상기 상태 비트가 상기 리드 데이터가 상기 복수의 래치들 중 제1 래치로부터 출력되는 제1 상태를 지시하는 경우, 상기 제1 래치를 이용하여 활성화되는 셀의 개수와 임계 값을 비교하고, 상기 제1 래치를 이용하여 활성화되는 셀의 개수가 상기 임계 값보다 큰 경우, 상기 리드 전압을 미리 정의된 오프셋 크기만큼 감소시키는 단계; 및
    상기 ECC 복호가 성공하고, 상기 상태 비트가 상기 리드 데이터가 상기 복수의 래치들 중 제3 래치로부터 출력되는 제3 상태를 지시하는 경우, 상기 제3 래치를 이용하여 활성화되는 셀의 개수와 임계 값을 비교하고, 상기 제3 래치를 이용하여 활성화되는 셀의 개수가 상기 임계 값보다 큰 경우, 상기 리드 전압을 미리 정의된 오프셋 크기만큼 증가시키는 단계를 더 포함하는 것을 특징으로 하는 메모리 컨트롤러의 동작 방법.
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