KR102389433B1 - 반도체 메모리 장치 및 그 동작 방법 - Google Patents

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Abstract

복수의 메모리 블록들을 포함하는 반도체 메모리 장치의 동작 방법은 상기 복수의 메모리 블록들 중 제1 메모리 블록에 대한 리드 커맨드를 수신하는 단계, 상기 제1 메모리 블록에 대응하는 블록 리드 카운트 값을 참조하는 단계, 상기 블록 리드 카운트 값이 제1 임계값에 도달하였는지 여부를 판단하는 단계 및 상기 판단 결과에 기초하여 상기 제1 메모리 블록에 대한 리드 동작을 수행하는 단계를 포함한다.

Description

반도체 메모리 장치 및 그 동작 방법 {SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치 및 그 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명의 일 실시 예는, 동작 신뢰성이 향상된 반도체 메모리 장치를 제공하기 위한 것이다.
본 발명의 다른 실시 예는, 신뢰성이 향상된 반도체 메모리 장치의 동작 방법을 제공하기 위한 것이다.
본 발명의 일 실시 예에 따른 방법에 의해, 복수의 메모리 블록들을 포함하는 반도체 메모리 장치가 동작한다. 상기 동작 방법은 상기 복수의 메모리 블록들 중 제1 메모리 블록에 대한 리드 커맨드를 수신하는 단계, 상기 제1 메모리 블록에 대응하는 블록 리드 카운트 값을 참조하는 단계, 상기 블록 리드 카운트 값이 제1 임계값에 도달하였는지 여부를 판단하는 단계 및 상기 판단 결과에 기초하여 상기 제1 메모리 블록에 대한 리드 동작을 수행하는 단계를 포함한다.
일 실시 예에서, 상기 블록 리드 카운트 값이 상기 제1 임계값에 도달한 경우, 상기 판단 결과에 기초하여 상기 제1 메모리 블록에 대한 리드 동작을 수행하는 단계는, 상기 제1 메모리 블록의 문턱 전압 하향 동작을 수행하는 단계 및 상기 제1 메모리 블록에 대한 리드 동작을 수행하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 블록 리드 카운트 값이 상기 제1 임계값에 도달하지 않은 경우, 상기 판단 결과에 기초하여 상기 제1 메모리 블록에 대한 리드 동작을 수행하는 단계는, 상기 제1 메모리 블록에 대한 리드 동작을 수행하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 제1 메모리 블록의 문턱 전압 하향 동작을 수행하는 단계는, 상기 제1 메모리 블록에 포함된 셀 스트링의 채널 영역에 양의 값을 갖는 제1 전압을 인가하는 단계 및 상기 제1 메모리 블록과 연결된 워드 라인들에 상기 제1 전압보다 작은 제2 전압을 인가하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 제1 메모리 블록에 대한 리드 동작을 수행하는 단계 이후에, 상기 제1 메모리 블록에 대한 블록 리드 카운트 값을 증가시키는 단계를 더 포함할 수 있다.
본 발명의 다른 예에 따른 방법에 의해, 복수의 메모리 블록들을 포함하는 반도체 메모리 장치가 동작한다. 상기 동작 방법은 상기 복수의 메모리 블록들 중 제1 메모리 블록에 대한 리드 커맨드를 수신하는 단계, 상기 제1 메모리 블록에 대응하는 블록 리드 카운트 값을 참조하는 단계, 상기 블록 리드 카운트 값이 제2 임계값에 도달하였는지 여부를 판단하는 단계 및 상기 판단 결과에 기초하여 상기 제1 메모리 블록에 대한 리드 동작을 수행하는 단계를 포함한다.
일 실시 예에서, 상기 블록 리드 카운트 값이 상기 제2 임계값에 도달한 경우, 상기 판단 결과에 기초하여 상기 제1 메모리 블록에 대한 리드 동작을 수행하는 단계는, 상기 제1 메모리 블록의 제1 프로그램 상태에 대한 문턱 전압 상향 동작을 수행하는 단계 및 상기 제1 메모리 블록에 대한 리드 동작을 수행하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 블록 리드 카운트 값이 상기 제2 임계값에 도달하지 않은 경우, 상기 판단 결과에 기초하여 상기 제1 메모리 블록에 대한 리드 동작을 수행하는 단계는, 상기 제1 메모리 블록에 대한 리드 동작을 수행하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 제1 메모리 블록의 제1 프로그램 상태에 대한 문턱 전압 상향 동작을 수행하는 단계는, 상기 제1 메모리 블록의 제1 페이지에 포함된 메모리 셀들 중 상기 제1 프로그램 상태를 갖는 제1 메모리 셀과 연결된 비트 라인에 프로그램 허용 전압을 인가하는 단계, 상기 제1 페이지에 포함된 메모리 셀들 중 상기 제1 메모리 셀이 아닌 다른 메모리 셀과 연결된 비트 라인에 프로그램 금지 전압을 인가하는 단계 및 상기 제1 페이지에 포함된 메모리 셀들과 연결된 워드 라인에 양의 값을 갖는 제3 전압을 인가하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 제3 전압은 상기 제1 메모리 셀의 문턱 전압을 이동시키도록 결정될 수 있다.
일 실시 예에서, 상기 제1 메모리 블록에 대한 리드 동작을 수행하는 단계 이후에, 상기 제1 메모리 블록에 대한 블록 리드 카운트 값을 증가시키는 단계를 더 포함할 수 있다.
본 발명의 또다른 실시 예에 따른 반도체 메모리 장치는 메모리 셀 어레이, 주변 회로, 블록 리드 카운터 및 제어 로직을 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 블록들을 포함한다. 상기 주변 회로는 상기 메모리 셀 어레이에 대해 읽기 동작, 쓰기 동작 및 소거 동작 중 어느 하나를 수행하도록 구성된다. 상기 블록 리드 카운터는 상기 복수의 메모리 블록들 각각에 대한 블록 리드 카운트 값을 저장한다. 상기 제어 로직은 상기 주변 회로 및 상기 블록 리드 카운터의 동작을 제어하도록 구성된다. 상기 복수의 메모리 블록들 중 제1 메모리 블록에 대한 리드 커맨드를 수신한 경우, 상기 제어 로직은 상기 제1 메모리 블록에 대한 리드 카운트 값에 기초하여 상기 제1 메모리 블록에 대한 리드 동작을 수행하도록 상기 주변 회로 및 상기 블록 리드 카운터를 제어한다.
일 실시 예에서, 상기 제1 메모리 블록에 대한 블록 리드 카운트 값이 제1 임계값에 도달한 경우, 상기 제어 로직은 상기 제1 메모리 블록의 문턱 전압 하향 동작을 수행하고, 상기 제1 메모리 블록에 대한 리드 동작을 수행하도록 상기 주변 회로를 제어할 수 있다.
일 실시 예에서, 상기 블록 리드 카운트 값이 상기 제1 임계값에 도달하지 않은 경우, 상기 제어 로직은 상기 제1 메모리 블록에 대한 리드 동작을 수행하도록 상기 주변 회로를 제어할 수 있다.
일 실시 예에서, 상기 문턱 전압 하향 동작은, 상기 제1 메모리 블록에 포함된 셀 스트링의 채널 영역에 양의 값을 갖는 제1 전압을 인가하고, 상기 제1 메모리 블록과 연결된 워드 라인들에 상기 제1 전압보다 작은 제2 전압을 인가하여 수행될 수 있다.
일 실시 예에서, 상기 제1 메모리 블록에 대한 블록 리드 카운트 값이 제2 임계값에 도달한 경우, 상기 제어 로직은 상기 제1 메모리 블록의 제1 프로그램 상태에 대한 문턱 전압 분포를 상향시키고, 상기 제1 메모리 블록에 대한 리드 동작을 수행하도록 상기 주변 회로를 제어할 수 있다.
일 실시 예에서, 상기 블록 리드 카운트 값이 상기 제2 임계값에 도달하지 않은 경우, 상기 제어 로직은 상기 제1 메모리 블록에 대한 리드 동작을 수행하도록 상기 주변 회로를 제어할 수 있다.
일 실시 예에서, 상기 제1 메모리 블록의 제1 프로그램 상태에 대한 문턱 전압 분포의 상향은, 상기 제1 메모리 블록의 제1 페이지에 포함된 메모리 셀들 중 상기 제1 프로그램 상태를 갖는 제1 메모리 셀과 연결된 비트 라인에 프로그램 허용 전압을 인가하고, 상기 제1 페이지에 포함된 메모리 셀들 중 상기 제1 메모리 셀이 아닌 다른 메모리 셀과 연결된 비트 라인에 프로그램 금지 전압을 인가하며, 상기 제1 페이지에 포함된 메모리 셀들과 연결된 워드 라인에 양의 값을 갖는 제3 전압을 인가하여 수행될 수 있다.
일 실시 예에서, 상기 제1 메모리 블록에 대한 리드 동작이 수행된 이후에, 상기 제어 로직은 상기 블록 리드 카운트 값이 증가하도록 상기 블록 리드 카운터를 제어할 수 있다.
본 발명의 일 실시 예에 의하면, 동작 신뢰성이 향상된 반도체 메모리 장치를 제공할 수 있다.
본 발명의 다른 실시 예에 의하면, 신뢰성이 향상된 반도체 메모리 장치의 동작 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 메모리 셀 어레이의 일 실시 예를 보여주는 블록도이다.
도 3은 도 1의 메모리 셀 어레이의 다른 실시 예를 나타내는 도면이다.
도 4는 도 1의 메모리 셀 어레이의 다른 실시 예를 나타내는 도면이다.
도 5는 도 1의 메모리 셀 어레이의 또다른 실시 예를 나타내는 도면이다.
도 6은 멀티 레벨 셀들의 문턱 전압 분포를 나타내는 도면이다.
도 7은 소거 상태의 메모리 셀들의 문턱 전압 상승을 설명하기 위한 도면이다.
도 8은 리드 동작의 반복에 따른 메모리 셀들의 문턱 전압 이동을 설명하기 위한 도면이다.
도 9는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 10은 도 9의 문턱 전압 하향 동작에 따른 메모리 셀들의 문턱 전압 분포의 변화를 나타내는 도면이다.
도 11은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작을 나타내는 순서도이다.
도 12은 도 11의 문턱 전압 상향 동작에 따른 메모리 셀들의 문턱 전압 분포의 변화를 나타내는 도면이다.
도 13은 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 14는 트리플 레벨 셀들의 문턱 전압 분포를 나타내는 도면이다.
도 15는 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 16은 도 15의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 17은 도 16을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 이 때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140), 전압 생성부(150) 및 블록 리드 카운터(160)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시 예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다.
한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 2비트의 데이터를 저장할 수 있다. 일 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell; TLC)일 수 있다. 또다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell)일 수 있다. 실시 예에 따라, 메모리 셀 어레이(110)는 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성부(150)은 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 읽기 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작시에는 “읽기 회로(read circuit)”로 동작하고, 쓰기 동작시에는 “쓰기 회로(write circuit)”로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 읽기 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 전압 생성부 제어 신호에 응답하여 읽기 동작시 읽기 전압(Vread) 및 패스 전압(Vpass)을 생성한다.
블록 리드 카운터(160)는 메모리 셀 어레이(110) 내 복수의 메모리 블록들(BLK1~BLKz) 각각에 대한 리드 횟수를 카운트하여 저장한다. 상기 리드 횟수는 "블록 리드 카운트 값"으로 지칭될 수 있다. 예를 들어, 각 메모리 블록에 대한 블록 리드 카운트 값은 해당 메모리 블록이 소거 또는 프로그램 될 때 리셋된다. 이후에, 해당 메모리 블록에 대한 리드 동작을 수행할 때마다, 블록 리드 카운트 값이 1씩 증가하게 된다.
도 1에는 블록 리드 카운터(160)가 제어 로직(140)과는 별도로 구현된 구성요소로 도시되었으나, 블록 리드 카운터(160)는 제어 로직(140) 내에 포함되도록 구현될 수도 있다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)에 의하면, 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나에 대한 리드 커맨드를 수신한 경우, 해당 메모리 블록에 대한 블록 리드 카운트 값을 참조하게 된다. 상기 블록 리드 카운트 값이 특정 임계값에 도달한 경우, 제어 로직(140)은 해당 메모리 블록에 대한 문턱 전압 하향 동작을 수행하거나, 또는 해당 메모리 블록의 제1 프로그램 상태에 대응하는 문턱 전압 분포를 상향시키도록 상기 주변 회로를 제어한다. 메모리 블록에 대한 문턱 전압 하향 동작에 대해서는 도 9 및 도 10을 참조하여 후술하기로 한다. 한편, 제1 프로그램 상태에 대응하는 문턱 전압 분포를 상향시키는 동작에 대해서는 도 11 및 도 12를 참조하여 후술하기로 한다. 본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)는 상술한 문턱 전압 하향 동작을 수행함으로써, "전하의 수평 이동(lateral charge drift)" 현상을 완화시킬 수 있다. 또한, 본 발명의 다른 실시 예에 따른 반도체 메모리 장치(100)는 상술한 제1 프로그램 상태의 문턱 전압 분포를 상향시킴으로써, 제1 리드 전압에 대한 리드 마진을 확보할 수 있다. 이에 따라, 반도체 메모리 장치(100)의 동작 신뢰성이 향상된다.
도 2는 도 1의 메모리 셀 어레이의 일 실시 예를 보여주는 블록도이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 3차원 구조로 구성된 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다. 한편, 도 2에 도시된 바와는 달리, 메모리 셀 어레이(110)의 각 메모리 블록은 2차원 구조를 가질 수도 있다. 2차원 구조의 메모리 블록에 대해서는 도 3을 참조하여 더 상세히 설명된다.
도 3은 도 1의 메모리 셀 어레이(110)의 다른 실시 예(110_1)를 나타내는 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110_1)에 포함된 제1 내지 제z 메모리 블록들(BLK1~BLKz)은 제1 내지 제m 비트 라인들(BL1~BLm)에 공통 연결된다. 도 3에서, 설명의 편의를 위해 복수의 메모리 블록들(BLK1~BLKz) 중 제1 메모리 블록(BLK1)에 포함된 요소들이 도시되고, 나머지 메모리 블록들(BLK2~BLKz) 각각에 포함된 요소들은 생략된다. 나머지 메모리 블록들(BLK2~BLKz) 각각은 제1 메모리 블록(BLK1)과 마찬가지로 구성됨이 이해될 것이다.
메모리 블록(BLK1)은 복수의 셀 스트링들(CS1_1~CS1_m)을 포함한다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)은 각각 제1 내지 제m 비트 라인들(BL1~BLm)에 연결된다.
제1 내지 제m 셀 스트링들(CS1_1~CS1_m) 각각은 드레인 선택 트랜지스터(DST), 직렬 연결된 복수의 메모리 셀들(MC1~MCn) 및 소스 선택 트랜지스터(SST)를 포함한다. 드레인 선택 트랜지스터(DST)는 드레인 선택 라인(DSL1)에 연결된다. 제1 내지 제n 메모리 셀들(MC1~MCn)은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결된다. 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL1)에 연결된다. 드레인 선택 트랜지스터(DST)의 드레인 측은 해당 비트 라인에 연결된다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)의 드레인 선택 트랜지스터들은 각각 제1 내지 제m 비트 라인들(BL1~BLm)에 연결된다. 소스 선택 트랜지스터(SST)의 소스 측은 공통 소스 라인(CSL)에 연결된다. 실시 예로서, 공통 소스 라인(CSL)은 제1 내지 제z 메모리 블록들(BLK1~BLKz)에 공통 연결될 수 있다.
드레인 선택 라인(DSL1), 제1 내지 제n 워드 라인들(WL1~WLn), 및 소스 선택 라인(SSL1)은 어드레스 디코더(120)에 의해 제어된다. 공통 소스 라인(CSL)은 제어 로직(140)에 의해 제어된다. 제1 내지 제m 비트 라인들(BL1~BLm)은 읽기 및 쓰기 회로(130)에 의해 제어된다.
도 3에 도시된 바에 의하면, 본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)의 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이(110_1)로 구성될 수 있다. 그러나, 실시 예에 따라, 반도체 메모리 장치(100)의 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수도 있다. 3차원 구조의 메모리 셀 어레이에 대해서는 도 4 및 도 5를 참조하여 후술하기로 한다.
도 4는 도 1의 메모리 셀 어레이(110)의 다른 실시 예(110_2)를 나타내는 도면이다.
도 4를 참조하면, 메모리 셀 어레이(110_2)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 도 4에서, 인식의 편의를 위해 제1 메모리 블록(BLK1)의 내부 구성이 도시되고, 나머지 메모리 블록들(BLK2~BLKz)의 내부 구성은 생략되어 있다. 제2 내지 제z 메모리 블록들(BLK2~BLKz)도 제1 메모리 블록(BLK1)과 마찬가지로 구성됨이 이해될 것이다.
도 4를 참조하면 제1 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 제1 메모리 블록(BLK1) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결되어 있다. 제2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제1 내지 제n 메모리 셀들(MC1~MCn)은 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제1 내지 제p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결된다. 제2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 4에서, 제1 열의 셀 스트링들(CS11, CS21)은 제1 비트 라인(BL1)에 연결되어 있다. 제m 열의 셀 스트링들(CS1m, CS2m)은 제m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제1 행의 셀 스트링들(CS11~CS1m) 중 제1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제2 행의 셀 스트링들(CS21~CS2m) 중 제1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
도 5는 도 1의 메모리 셀 어레이(110)의 또다른 실시 예(110_3)를 나타내는 도면이다.
도 5를 참조하면, 메모리 셀 어레이(110_3)는 복수의 메모리 블록들(BLK1'~BLKz')을 포함한다. 도 5에서, 인식의 편의를 위해 제1 메모리 블록(BLK1')의 내부 구성이 도시되고, 나머지 메모리 블록들(BLK2'~BLKz')의 내부 구성은 생략되어 있다. 제2 내지 제z 메모리 블록들(BLK2'~BLKz')도 제1 메모리 블록(BLK1')과 마찬가지로 구성됨이 이해될 것이다.
제1 메모리 블록(BLK1')은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 제1 메모리 블록(BLK1') 내에서, +X 방향으로 m개의 셀 스트링들이 배열된다. 도 4에서, +Y 방향으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결된다. 제2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결된다. 제2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLK1')은 도 4의 메모리 블록(BLK1)과 유사한 등가 회로를 갖는다.
도 6은 멀티 레벨 셀들의 문턱 전압 분포를 나타내는 도면이다. 도 6을 참조하면, 프로그램이 완료된 메모리 블록에 포함된 각 메모리 셀들의 문턱 전압은 소거 상태(E), 제1 프로그램 상태(P1), 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3) 중 어느 하나에 포함된다. 리드 동작 시, 선택된 페이지와 연결된 워드 라인에는 리드 전압들(R1, R2, R3)이 인가되고, 비선택된 페이지와 연결된 워드 라인에는 패스 전압(Vpass)이 인가된다.
도 7은 소거 상태의 메모리 셀들의 문턱 전압 상승을 설명하기 위한 도면이다.
도 7을 참조하면, 3차원의 구조를 갖는 메모리 셀 스트링의 단면도 일부가 도시되어 있다. 도 7에 도시된 바와 같이, 메모리 셀 스트링은 채널층(Channel), 절연층(IL), 전하 저장층(CTN), 절연층(IL) 및 워드 라인(WL)이 순차적으로 적층된 구조를 갖는다. 도 7에서, 메모리 셀 스트링의 전체 단면 구조 중 설명을 위해 필요한 부분만이 도시되었음을 알 수 있을 것이다.
설명의 편의를 위해, 복수의 워드 라인들 중 4 개의 워드 라인이 도시되었다. 각 워드 라인은 해당 영역의 절연층(IL)들, 전하 저장층(CTN) 및 채널층(Channel)을 통해 메모리 셀들(Cell1, Cell2, Cell3, Cell4)을 형성한다. 도 7에서, 제1 메모리 셀(Cell1)은 제3 프로그램 상태(P3)로 프로그램 되었고, 제2 메모리 셀(Cell2)은 소거 상태의 문턱 전압을 가지며, 제3 및 제4 메모리 셀들(Cell3, Cell4)은 각각 제2 및 제1 프로그램 상태(P2, P1)로 프로그램 되었다. 한편, 도 7에서는 제4 메모리 셀(Cell4)에 대해 리드 동작을 수행하는 상황이 도시되었다.
제4 메모리 셀(Cell4)에 대한 리드 동작을 수행하기 위해, 제4 메모리 셀(Cell4)과 연결된 워드 라인(WL)에는 제2 리드 전압(R2)이 인가될 것이다. 한편, 제4 메모리 셀(Cell4)과 연결된 워드 라인(WL)에는 이후에 제1 리드 전압(R1) 및 제3 리드 전압(R3)이 인가될 수도 있다.
제4 메모리 셀(Cell4)에 대한 리드 동작을 수행하기 위해, 제1 내지 제3 메모리 셀들(Cell1~Cell3)과 연결된 워드 라인(WL)에는 패스 전압(Vpass)이 인가될 것이다.
도 6에 도시된 바와 같이, 패스 전압(Vpass)은 상당히 큰 전압으로서, 제1 내지 제3 리드 전압(R1~R3)보다도 큰 전압이다. 이와 같이 큰 패스 전압(Vpass)이 소거 상태(E)의 문턱 전압을 갖는 제2 메모리 셀(Cell2)의 워드 라인(WL)에 인가됨에 따라, 채널층(Channel)의 전하(B)가 절연층(IL)을 통과하여 전하 저장층(CTN)에 유입될 수 있다. 이와 같은 전하(B)의 이동에 의해 제2 메모리 셀(Cell2)의 문턱 전압이 상승할 수 있다.
또한, 제2 메모리 셀(Cell2)과 인접한 제1 메모리 셀(Cell1) 및 제3 메모리 셀(Cell3)이 비교적 높은 문턱 전압을 가지며, 이는 소거 상태(E)의 제2 메모리 셀(Cell2)의 문턱 전압을 상승시키는 원인이 된다. 즉, 제2 메모리 셀(Cell2)의 워드 라인(WL)에 패스 전압(Vpass)을 인가함에 따라, 제1 메모리 셀(Cell1) 및 제3 메모리 셀(Cell3)의 전하 저장층(CTN)에 위치한 전하들(A1, A2)의 적어도 일부가 제2 메모리 셀(Cell2)의 전하 저장층(CTN) 영역으로 이동하게 된다. 이러한 "전하의 수평 이동(lateral charge drift)" 현상은 인접한 메모리 셀들의 문턱 전압이 높을수록 더욱 심화된다. 이에 따라서, 리드 동작이 반복됨에 따라 소거 상태(E)의 메모리 셀들의 문턱 전압이 점차 상승하며, 이는 리드 마진에 악영향을 미치게 된다.
도 8은 리드 동작의 반복에 따른 메모리 셀들의 문턱 전압 이동을 설명하기 위한 도면이다. 도 6 및 도 7을 참조하여 설명한 바와 같이, 특정 메모리 블록에 대해 리드 동작을 반복할수록 메모리 셀들의 문턱 전압이 전체적으로 상승하게 된다. 도 8에 도시된 바와 같이, 소거 상태(E)의 문턱 전압 분포는 상태(E')로 이동하고, 제1 프로그램 상태(P1)의 문턱 전압 분포는 상태(P1')로 이동하며, 제2 프로그램 상태(P2)의 문턱 전압 분포는 상태(P2')로 이동하고, 제3 프로그램 상태(P3)의 문턱 전압 분포는 상태(P3')로 이동한다. 이에 따라 이동한 문턱 전압 분포에 적합한 리드 전압들(R1', R2', R3')이 선택된다.
도 8에 도시된 바와 같이, 낮은 문턱 전압값을 갖는 메모리 셀일수록 문턱 전압 분포가 이동하는 정도가 크다. 즉, 소거 상태(E)의 메모리 셀들의 문턱 전압 분포 이동이 가장 크며, 그 다음으로 제1 프로그램 상태(P1)의 메모리 셀들의 문턱 전압 분포 이동이 크다. 한편, 제3 프로그램 상태(P3)의 메모리 셀들의 문턱 전압 분포가 가장 작게 이동한다. 도 8에 도시된 바에 의하면, 소거 상태(E)의 메모리 셀들의 문턱 전압 분포가 가장 크게 이동하므로, 제1 리드 전압(R1')의 리드 마진(read margin)이 가장 열화된다. 이에 따라, 제1 리드 전압(R1')의 리드 마진을 확보할 필요가 있다.
도 7을 참조하여 설명한 바와 같이, 소거 상태의 메모리 셀의 문턱 전압을 상승 시키는 요인으로는 채널층(Channel)에서 전하 저장층(CTN)으로 유입되는 전하(B)도 있으나, 인접한 높은 문턱 전압을 갖는 메모리 셀의 전하 저장층(CTN)에서 소거 상태의 메모리 셀의 전하 저장층(CTN)으로 유입되는 전하들(A1, A2)도 있다. 본 발명에 의하면, 메모리 블록의 블록 리드 카운트가 특정 임계횟수에 다다르면, 제3 프로그램 상태(P3)의 메모리 셀들의 문턱 전압 분포를 낮춤으로써, "전하의 수평 이동(lateral charge drift)" 현상을 억제하도록 한다. 이에 따라 소거 상태(E)의 메모리 셀들의 문턱 전압 분포가 상향하는 현상을 최대한 줄일 수 있으며, 제1 리드 전압(R1, R1')에 대한 리드 마진을 확보할 수 있다. 이에 따라, 반도체 메모리 장치(100)의 동작 신뢰성이 향상된다.
도 9는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다. 도 9를 참조하면, 반도체 메모리 장치(100)가 컨트롤러로부터 제1 메모리 블록에 대한 리드 커맨드를 수신한다(S110). 이후에, 제1 메모리 블록에 대응하는 블록 리드 카운트 값을 참조한다(S120). 이어 참조한 블록 리드 카운트 값이 제1 임계값에 도달하였는지 여부를 판단한다(S130). 블록 리드 카운트 값이 제1 임계값에 도달한 경우, 제1 메모리 블록의 문턱 전압 하향 동작을 수행하고(S140), 이후에 제1 메모리 블록에 대한 리드 동작을 수행한다(S150). 블록 리드 카운트 값이 제1 임계값이 도달하지 않은 경우, 문턱 전압 하향 동작을 수행하지 않고 1 메모리 블록에 대한 리드 동작을 수행한다(S150). 이하 각 단계에서 반도체 메모리 장치(100)의 동작에 대해 도 1을 함께 참조하여 자세히 설명하기로 한다.
단계(S110)에서, 반도체 메모리 장치(100)는 컨트롤러로부터 제1 메모리 블록에 대한 리드 커맨드를 수신한다. 수신된 리드 커맨드는 제어 로직(140)으로 전달될 것이다. 여기에서, 제1 메모리 블록은 메모리 셀 어레이(110)에 포함된 메모리 블록들(BLK1~BLKz) 중 어느 하나이며, 이미 프로그램 동작이 수행된 메모리 블록일 수 있다.
단계(S120)에서, 제어 로직(140)은 리드 동작의 대상인 제1 메모리 블록에 대응하는 블록 리드 카운트 값을 참조한다. 이를 위해, 제어 로직(140)은 제1 메모리 블록의 식별 정보를 블록 리드 카운터(160)로 전달할 수 있다. 블록 리드 카운터(160)는 제어 로직으로부터 수신한 상기 식별 정보에 기초하여, 제1 메모리 블록이 프로그램 된 후 몇회 리드 동작이 수행되었는지를 나타내는 블록 리드 카운트 값을 제어 로직(140)으로 전달할 수 있다.
단계(S130)에서, 제어 로직(140)은 수신한 블록 리드 카운트 값이 제1 임계값에 도달하였는지 여부를 판단한다. 상기 제1 임계값은 필요에 따라 다양하게 결정된 값일 수 있다. 예를 들어, 상기 제1 임계값은 100의 값을 가질 수 있다. 이 경우, 제어 로직(140)은 블록 리드 카운트 값이 100에 도달하였는지 여부를 판단할 것이다. 블록 리드 카운트 값이 100에 도달한 경우, 단계(S140)로 진행하여 제1 메모리 블록의 문턱 전압 하향 동작을 진행한다.
한편, 상기 제1 임계값은 복수의 값을 가질 수도 있다. 예를 들어, 상기 제1 임계값은 100의 배수들을 포함할 수 있다. 이 경우, 제어 로직(140)은 블록 리드 카운트 값이 100, 200, 300, 400 등에 도달하였는지 여부를 판단하여, 단계(S140)로 진행할지 여부를 판단한다. 위 예시에서, 블록 리드 카운트 값이 100회 증가할 때마다 단계(S140)로 진행하여 제1 메모리 블록의 문턱 전압 하향 동작을 진행할 것이다.
단계(S140)에서, 제1 메모리 블록의 문턱 전압 하향 동작을 진행한다. 상기 문턱 전압 하향 동작은 메모리 블록의 소거 동작과 유사하게 수행될 수 있다. 예시적으로, 제1 메모리 블록에 포함된 모든 셀 스트링의 채널 영역(Channel)에 양의 값을 갖는 제1 전압을 인가하고, 제1 메모리 블록과 연결된 워드 라인들(WL)에 상기 제1 전압보다 작은 제2 전압을 인가하여, 문턱 전압 하향 동작을 수행할 수 있다. 상기 제1 전압 및 제2 전압은 제1 메모리 블록을 소거하기 위한 것이 아닌, 문턱 전압을 다소 하향시키도록 하는 전압으로 선택될 수 있다. 이에 따라, 도 7의 전하 저장층(CTN)의 전하들(A1, A2) 중 일부가 채널 영역(Channel)으로 빠져나갈 것이다. 따라서, 소거 상태(E)의 메모리 셀(Cell2)과 인접한 메모리 셀들(Cell1, Cell2)의 전하 저장층(CTN)에 위치한 전하가 감소하고, 추후 리드 동작이 반복되더라도 "전하의 수평 이동(lateral charge drift)" 현상이 완화될 것이다.
단계(S140)이 수행된 이후에, 제1 메모리 블록에 대한 리드 동작을 수행한다(S150). 도 9에는 도시되지 않았으나, 제1 메모리 블록에 대한 리드 동작의 수행이 완료되면, 블록 리드 카운터(160)에 저장되어 있는 제1 메모리 블록의 블록 리드 카운트 값이 1 증가하게 될 것이다.
도 10은 도 9의 문턱 전압 하향 동작에 따른 메모리 셀들의 문턱 전압 분포의 변화를 나타내는 도면이다.
도 10을 참조하면, 제1 메모리 블록에 대한 문턱 전압 하향 동작(S140)에 의해 메모리 셀들의 문턱 전압이 이동한다. 구체적으로, 제3 프로그램 상태인 메모리 셀들의 문턱 전압이 분포(P3-1)에서 분포(P3-2)로 이동한다. 또한, 제2 프로그램 상태인 메모리 셀들의 문턱 전압이 분포(P2-1)에서 분포(P2-2)로 이동한다. 제2 프로그램 상태인 메모리 셀들의 문턱 전압 이동 폭은 제3 프로그램 상태인 메모리 셀들의 문턱 전압 이동 폭보다 작을 것이다.
한편, 제1 프로그램 상태인 메모리 셀들의 문턱 전압 분포(P1-1) 및 소거 상태인 메모리 셀들의 문턱 전압 분포(E-1) 또한 이동할 것이나, 그 폭이 제2 프로그램 상태 또는 제3 프로그램 상태의 메모리 셀들의 문턱 전압 이동 폭보다 작을 것이므로, 도 10에서는 그 도시를 생략하였다.
도 9 및 도 10을 참조하여 설명한 바와 같이, 본 발명에 따른 반도체 메모리 장치 및 그 동작 방법에 의하면 블록 리드 카운트 횟수가 특정 임계값에 도달할 때마다 해당 메모리 블록의 문턱 전압 하향 동작(S140)을 수행한다. 이에 따라 상대적으로 높은 문턱 전압 값을 갖는 제2 및 제3 프로그램 상태(P2, P3)의 문턱 전압이 낮아지며, 이는 소거 상태(E)에 있는 메모리 셀들로 전하가 이동하는 "전하의 수평 이동(lateral charge drift)" 현상을 완화시킨다. 이에 따라, 리드 동작이 반복되더라도 소거 상태(E)의 메모리 셀들의 문턱 전압 상승을 억제하며, 제1 리드 전압(R1)의 리드 마진을 확보할 수 있도록 한다. 따라서, 반도체 메모리 장치의 동작 신뢰성이 향상된다.
도 11은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작을 나타내는 순서도이다. 도 11을 참조하면, 반도체 메모리 장치(100)가 컨트롤러로부터 제1 멤모리 블록에 대한 리드 커맨드를 수신한다(S210). 이후에, 제1 메모리 블록에 대응하는 블록 리드 카운트 값을 참조한다(S220). 이어 참조한 블록 리드 카운트 값이 제2 임계값에 도달하였는지 여부를 판단한다(S230). 블록 리드 카운트 값이 제2 임계값에 도달한 경우, 제1 메모리 블록의 제1 프로그램 상태(P1)에 대한 문턱 전압 상향 동작을 수행하고(S240), 이후에 제1 메모리 블록에 대한 리드 동작을 수행한다(S250). 블록 리드 카운트 값이 제2 임계값이 도달하지 않은 경우, 제1 프로그램 상태(P1)에 대한 문턱 전압 상향 동작을 수행하지 않고 1 메모리 블록에 대한 리드 동작을 수행한다(S250). 이하 각 단계에서 반도체 메모리 장치(100)의 동작에 대해 도 1을 함께 참조하여 자세히 설명하기로 한다.
단계(S210)에서, 반도체 메모리 장치(100)는 컨트롤러로부터 제1 메모리 블록에 대한 리드 커맨드를 수신한다. 수신된 리드 커맨드는 제어 로직(140)으로 전달될 것이다. 여기에서, 제1 메모리 블록은 메모리 셀 어레이(110)에 포함된 메모리 블록들(BLK1~BLKz) 중 어느 하나이며, 이미 프로그램 동작이 수행된 메모리 블록일 수 있다.
단계(S220)에서, 제어 로직(140)은 리드 동작의 대상인 제1 메모리 블록에 대응하는 블록 리드 카운트 값을 참조한다. 이를 위해, 제어 로직(140)은 제1 메모리 블록의 식별 정보를 블록 리드 카운터(160)로 전달할 수 있다. 블록 리드 카운터(160)는 제어 로직으로부터 수신한 상기 식별 정보에 기초하여, 제1 메모리 블록이 프로그램 된 후 몇 회 리드 동작이 수행되었는지를 나타내는 블록 리드 카운트 값을 제어 로직(140)으로 전달할 수 있다.
단계(S230)에서, 제어 로직(140)은 수신한 블록 리드 카운트 값이 제2 임계값에 도달하였는지 여부를 판단한다. 상기 제2 임계값은 필요에 따라 다양하게 결정된 값일 수 있다. 한편, 상기 제2 임계값은 도 9를 참조하여 전술한 제1 임계값과는 무관하게 결정되는 값일 수 있다. 또한, 상기 제2 임계값은 제1 임계값과 동일한 값일 수도 있고 상이한 값일 수도 있다. 예를 들어, 상기 제2 임계값은 150의 값을 가질 수 있다. 이 경우, 제어 로직(140)은 블록 리드 카운트 값이 150에 도달하였는지 여부를 판단할 것이다. 블록 리드 카운트 값이 150에 도달한 경우, 단계(S240)로 진행하여 제1 메모리 블록의 제1 프로그램 상태(P1)에 대한 문턱 전압 상향 동작을 진행한다.
한편, 상기 제2 임계값은 복수의 값을 가질 수도 있다. 예를 들어, 상기 제2 임계값은 150의 배수들을 포함할 수 있다. 이 경우, 제어 로직(140)은 블록 리드 카운트 값이 150, 300, 450, 600 등에 도달하였는지 여부를 판단하여, 단계(S240)로 진행할지 여부를 판단한다. 위 예시에서, 블록 리드 카운트 값이 150회 증가할 때마다 단계(S240)로 진행하여 제1 메모리 블록의 제1 프로그램 상태(P1)에 대한 문턱 전압 상향 동작을 진행할 것이다.
단계(S240)에서, 제1 메모리 블록의 제1 프로그램 상태(P1)에 대한 문턱 전압 상향 동작을 진행한다. 상기 문턱 전압 하향 동작은 소거 상태(E)의 문턱 전압 분포와 제1 프로그램 상태(P1)의 문턱 전압 분포 사이를 넓힘으로써, 제1 리드 전압(R1)에 대한 리드 마진을 확보하기 위한 것이다.
단계(S240)는 제1 프로그램 상태(P1)인 메모리 셀들에 대한 프로그램 동작과 유사하게 수행될 수 있다. 예시적으로, 제1 메모리 블록에 포함된 메모리 셀들 중 제1 프로그램 상태(P1)인 메모리 셀들에 프로그램 펄스를 인가하여, 제1 프로그램 상태(P1)인 메모리 셀들의 문턱 전압을 다소 상승시킬 수 있다. 이를 위하여, 제어 로직(140)은 제1 메모리 블록의 각 페이지에 대하여 순차적으로 리드 동작을 수행하여, 각 페이지에 포함된 메모리 셀들 중 어느 메모리 셀이 제1 프로그램 상태(P1)에 대응하는지를 검출할 수 있다. 이후에, 상기 검출 결과를 기초로 해당 페이지에 포함된 메모리 셀들 중 제1 프로그램 상태(P1)에 대응하는 메모리 셀과 연결된 비트 라인들에 프로그램 허용 전압을 인가하고, 그 이외의 메모리 셀들과 연결된 비트 라인들에 프로그램 금지 전압을 인가한 후, 해당 페이지와 연결된 워드 라인에 프로그램 펄스를 적어도 1회 인가하여, 제1 프로그램 상태(P1)에 대응하는 메모리 셀들의 문턱 전압 분포를 상향시킬 수 있다.
도 11의 단계(S240)에서, 제1 프로그램 상태(P1)에 대응하는 메모리 셀들의 문턱 전압을 상향시키는 것으로 도시되었다. 추가적으로, 제2 프로그램 상태(P2)에 대응하는 메모리 셀들 또는 제3 프로그램 상태(P3)에 대응하는 메모리 셀들에 대하여도 문턱 전압 분포를 상향시킬 수 있다. 이 경우, 제2 리드 전압(R2) 또는 제3 리드 전압(R3)에 대한 리드 마진 또한 개선시킬 수 있다.
단계(S240)이 수행된 이후에, 제1 메모리 블록에 대한 리드 동작을 수행한다(S250). 도 11에는 도시되지 않았으나, 제1 메모리 블록에 대한 리드 동작의 수행이 완료되면, 블록 리드 카운터(160)에 저장되어 있는 제1 메모리 블록의 블록 리드 카운트 값이 1 증가하게 될 것이다.
도 12은 도 11의 문턱 전압 상향 동작에 따른 메모리 셀들의 문턱 전압 분포의 변화를 나타내는 도면이다.
도 12를 참조하면, 제1 메모리 블록의 제1 프로그램 상태(P1)에 대한 문턱 전압 상향 동작(S240)에 의해, 제1 프로그램 상태(P1)에 해당하는 메모리 셀들의 문턱 전압이 이동한다. 구체적으로, 제1 프로그램 상태인 메모리 셀들의 문턱 전압이 분포(P1-1)에서 분포(P1-2)로 이동한다.
도 11 및 도 12를 참조하여 설명한 바와 같이, 본 발명의 다른 실시 예에 따른 반도체 메모리 장치 및 그 동작 방법에 의하면 블록 리드 카운트 횟수가 특정 임계값에 도달할 때마다 해당 메모리 블록의 제1 프로그램 상태(P1)에 대한 문턱 전압 상향 동작(S240)을 수행한다. 이에 따라 리드 동작이 반복 되더라도 소거 상태(E)와 제1 프로그램 상태(P1) 사이의 제1 리드 전압(R1)에 대한 리드 마진을 확보할 수 있도록 한다. 따라서, 반도체 메모리 장치의 동작 신뢰성이 향상된다.
도 13은 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 13을 참조하면, 반도체 메모리 장치(100)가 컨트롤러로부터 제1 멤모리 블록에 대한 리드 커맨드를 수신한다(S310). 이후에, 제1 메모리 블록에 대응하는 블록 리드 카운트 값을 참조한다(S320). 이어 참조한 블록 리드 카운트 값이 제3 임계값에 도달하였는지 여부를 판단한다(S330). 블록 리드 카운트 값이 제3 임계값에 도달한 경우, 제1 메모리 블록의 문턱 전압 하향 동작을 수행하고(S340), 제1 메모리 블록의 제1 프로그램 상태(P1)에 대한 문턱 전압 상향 동작을 수행하며(S345), 이후에 제1 메모리 블록에 대한 리드 동작을 수행한다(S350). 블록 리드 카운트 값이 제3 임계값이 도달하지 않은 경우, 문턱 전압 하향 동작 및 제1 프로그램 상태(P1)에 대한 문턱 전압 상향 동작을 수행하지 않고 1 메모리 블록에 대한 리드 동작을 수행한다(S350). 이하 각 단계에서 반도체 메모리 장치(100)의 동작에 대해 도 1을 함께 참조하여 자세히 설명하기로 한다.
단계(S310)에서, 반도체 메모리 장치(100)는 컨트롤러로부터 제1 메모리 블록에 대한 리드 커맨드를 수신한다. 수신된 리드 커맨드는 제어 로직(140)으로 전달될 것이다. 여기에서, 제1 메모리 블록은 메모리 셀 어레이(110)에 포함된 메모리 블록들(BLK1~BLKz) 중 어느 하나이며, 이미 프로그램 동작이 수행된 메모리 블록일 수 있다.
단계(S320)에서, 제어 로직(140)은 리드 동작의 대상인 제1 메모리 블록에 대응하는 블록 리드 카운트 값을 참조한다. 이를 위해, 제어 로직(140)은 제1 메모리 블록의 식별 정보를 블록 리드 카운터(160)로 전달할 수 있다. 블록 리드 카운터(160)는 제어 로직으로부터 수신한 상기 식별 정보에 기초하여, 제1 메모리 블록이 프로그램 된 후 몇 회 리드 동작이 수행되었는지를 나타내는 블록 리드 카운트 값을 제어 로직(140)으로 전달할 수 있다.
단계(S330)에서, 제어 로직(140)은 수신한 블록 리드 카운트 값이 제3 임계값에 도달하였는지 여부를 판단한다. 상기 제3 임계값은 필요에 따라 다양하게 결정된 값일 수 있다. 한편, 상기 제3 임계값은 전술한 제1 및 제2 임계값과는 무관하게 결정되는 값일 수 있다. 또한, 상기 제3 임계값은 제1 임계값 또는 제2 임계값과 동일한 값일 수도 있고 상이한 값일 수도 있다. 한편, 제3 임계값은 복수의 값을 가질 수도 있다.
단계(S340)에서, 제1 메모리 블록의 문턱 전압 하향 동작을 진행한다. 상기 문턱 전압 하향 동작은 메모리 블록의 소거 동작과 유사하게 수행될 수 있다. 예시적으로, 제1 메모리 블록에 포함된 모든 셀 스트링의 채널 영역(Channel)에 양 값을 갖는 제1 전압을 인가하고, 제1 메모리 블록과 연결된 워드 라인들(WL)에 상기 제1 전압보다 작은 제2 전압을 인가하여, 문턱 전압 하향 동작을 수행할 수 있다. 상기 제1 전압 및 제2 전압은 제1 메모리 블록을 소거하기 위한 것이 아닌, 문턱 전압을 다소 하향시키도록 하는 전압으로 선택될 수 있다. 이에 따라, 도 7의 전하 저장층(CTN)의 전하들(A1, A2) 중 일부가 채널 영역(Channel)으로 빠져나갈 것이다. 따라서, 소거 상태(E)의 메모리 셀(Cell2)과 인접한 메모리 셀들(Cell1, Cell2)의 전하 저장층(CTN)에 위치한 전하가 감소하고, 추후 리드 동작이 반복되더라도 "전하의 수평 이동(lateral charge drift)" 현상이 완화될 것이다.
또한, 단계(S345)에서, 제1 메모리 블록의 제1 프로그램 상태(P1)에 대한 문턱 전압 상향 동작을 진행한다. 상기 문턱 전압 하향 동작은 소거 상태(E)의 문턱 전압 분포와 제1 프로그램 상태(P1)의 문턱 전압 분포 사이를 넓힘으로써, 제1 리드 전압(R1)에 대한 리드 마진을 확보하기 위한 것이다. 단계(S345)는 제1 프로그램 상태(P1)인 메모리 셀들에 대한 프로그램 동작과 유사하게 수행될 수 있다. 단계(S345)에 대한 자세한 설명은 도 11의 단계(S240)과 실질적으로 동일하므로 반복되는 설명은 생략하기로 한다.
한편, 도 13의 단계(S345)에서, 제1 프로그램 상태(P1)에 대응하는 메모리 셀들의 문턱 전압을 상향시키는 것으로 도시되었다. 추가적으로, 제2 프로그램 상태(P2)에 대응하는 메모리 셀들 또는 제3 프로그램 상태(P3)에 대응하는 메모리 셀들에 대하여도 문턱 전압 분포를 상향시킬 수 있다. 이 경우, 제2 리드 전압(R2) 또는 제3 리드 전압(R3)에 대한 리드 마진 또한 개선시킬 수 있다.
단계(S345)가 수행된 이후에, 제1 메모리 블록에 대한 리드 동작을 수행한다(S350). 도 13에는 도시되지 않았으나, 제1 메모리 블록에 대한 리드 동작의 수행이 완료되면, 블록 리드 카운터(160)에 저장되어 있는 제1 메모리 블록의 블록 리드 카운트 값이 1 증가하게 될 것이다.
도 13의 실시 예에서, 블록 리드 카운트 값이 제3 임계값에 도달할 때마다, 제1 메모리 블록의 문턱 전압 하향 동작(S340)과, 제1 메모리 블록의 제1 프로그램 상태(P1)에 대한 문턱 전압 상향 동작(S345)이 수행된다. 단계(S340)을 수행함으로써, 상대적으로 높은 문턱 전압 값을 갖는 제2 및 제3 프로그램 상태(P2, P3)의 문턱 전압이 낮아지며, 이는 소거 상태(E)에 있는 메모리 셀들로 전하가 이동하는 "전하의 수평 이동(lateral charge drift)" 현상을 완화시킨다. 이에 따라, 리드 동작이 반복되더라도 소거 상태(E)의 메모리 셀들의 문턱 전압 상승을 억제하며, 제1 리드 전압(R1)의 리드 마진을 확보할 수 있도록 한다. 또한, 단계(S345)를 수행함으로써, 제1 메모리 블록의 제1 프로그램 상태(P1)에 대한 문턱 전압이 상향되어 제1 리드 전압(R1)의 리드 마진이 확보된다. 이에 따라, 반도체 메모리 장치의 동작 신뢰성이 향상된다.
도 14는 트리플 레벨 셀들의 문턱 전압 분포를 나타내는 도면이다. 도 14를 참조하면, 프로그램이 완료된 메모리 블록에 포함된 각 메모리 셀들의 문턱 전압은 소거 상태(E), 제1 내지 제7 프로그램 상태(P1~P7) 중 어느 하나에 포함된다.
도 6 내지 도 7을 통해, 멀티 레벨 셀들을 중심으로 본 발명의 실시 예들에 따른 반도체 메모리 장치의 동작 방법을 설명하였다. 그러나 본 발명은 이에 한정되지 않으며, 트리플 레벨 셀 또는 쿼드 레벨 셀 이상의 메모리 셀들을 포함하는 반도체 메모리 장치에도 적용될 수 있다.
예를 들어, 도 9에 도시된 실시 예에서, 단계(S140)에서 문턱 전압 하향 동작을 수행함에 따라, 상대적으로 높은 문턱 전압값을 갖는 제5 내지 제7 프로그램 상태(P5~P7)의 문턱 전압 분포가 하향 이동할 것이다. 이에 따라, 소거 상태(E)의 메모리 셀과 인접하여 높은 문턱 전압을 갖는 메모리 셀들이 위치하는 경우 "전하의 수평 이동(lateral charge drift)" 현상을 완화시킬 수 있다.
한편, 도 11에 도시된 실시 예에서, 단계(S240)에서 제1 메모리 블록의 제1 프로그램 상태(P1)에 대한 문턱 전압 상향 동작을 수행함에 따라, 도 14에서 제1 프로그램 상태(P1)에 대응하는 메모리 셀들의 문턱 전압이 상향된다. 한편, 단계(S240)에서, 추가적으로 제2 내지 제7 프로그램 상태(P2~P7) 중 적어도 하나에 대응하는 메모리 셀들에 대하여도 문턱 전압 분포를 상향시킬 수 있다. 이 경우, 제2 내지 제7 리드 전압중 적어도 하나에 대한 리드 마진 또한 개선시킬 수 있다.
마찬가지로, 도 13에 도시된 단계(S340) 및 단계(S345) 또한 트리플 레벨 셀 또는 쿼드 레벨 셀 이상의 메모리 셀들에 대해 적용 가능함을 알 수 있을 것이다.
도 15는 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 15를 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다. 반도체 메모리 장치(100)는 도 1을 참조하여 설명된 반도체 메모리 장치일 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 16은 도 15의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 16을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.
도 16에서, 다수의 그룹들은 각각 제1 내지 제k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 15를 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.
도 17은 도 16을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 17에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 17에서, 도 16을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 15를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 15 및 도 16을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 명세서와 도면에 개시된 본 발명의 실시 예들은 본 발명의 기술 내용을 쉽게 설명하고 본 발명의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150: 전압 생성부
160: 블록 리드 카운터

Claims (19)

  1. 복수의 메모리 블록들을 포함하는 반도체 메모리 장치의 동작 방법으로서,
    상기 복수의 메모리 블록들 중 제1 메모리 블록에 대한 리드 커맨드를 수신하는 단계;
    상기 제1 메모리 블록에 대응하는 블록 리드 카운트 값을 참조하는 단계;
    상기 블록 리드 카운트 값이 제1 임계값에 도달하였는지 여부를 판단하는 단계; 및
    상기 판단 결과에 기초하여 상기 제1 메모리 블록에 대한 리드 동작을 수행하는 단계를 포함하고,
    상기 블록 리드 카운트 값이 상기 제1 임계값에 도달한 경우, 상기 판단 결과에 기초하여 상기 제1 메모리 블록에 대한 리드 동작을 수행하는 단계는:
    상기 제1 메모리 블록의 문턱 전압 하향 동작을 수행하는 단계; 및
    상기 제1 메모리 블록에 대한 리드 동작을 수행하는 단계를 포함하는, 반도체 메모리 장치의 동작 방법.
  2. 삭제
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서, 상기 블록 리드 카운트 값이 상기 제1 임계값에 도달하지 않은 경우, 상기 판단 결과에 기초하여 상기 제1 메모리 블록에 대한 리드 동작을 수행하는 단계는:
    상기 제1 메모리 블록에 대한 리드 동작을 수행하는 단계를 포함하는, 반도체 메모리 장치의 동작 방법.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3 항에 있어서, 상기 제1 메모리 블록의 문턱 전압 하향 동작을 수행하는 단계는:
    상기 제1 메모리 블록에 포함된 셀 스트링의 채널 영역에 양의 값을 갖는 제1 전압을 인가하는 단계; 및
    상기 제1 메모리 블록과 연결된 워드 라인들에 상기 제1 전압보다 작은 제2 전압을 인가하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제4 항에 있어서, 상기 제1 메모리 블록에 대한 리드 동작을 수행하는 단계 이후에, 상기 제1 메모리 블록에 대한 블록 리드 카운트 값을 증가시키는 단계를 더 포함하는, 반도체 메모리 장치의 동작 방법.
  6. 복수의 메모리 블록들을 포함하는 반도체 메모리 장치의 동작 방법으로서,
    상기 복수의 메모리 블록들 중 제1 메모리 블록에 대한 리드 커맨드를 수신하는 단계;
    상기 제1 메모리 블록에 대응하는 블록 리드 카운트 값을 참조하는 단계;
    상기 블록 리드 카운트 값이 제2 임계값에 도달하였는지 여부를 판단하는 단계; 및
    상기 판단 결과에 기초하여 상기 제1 메모리 블록에 대한 리드 동작을 수행하는 단계를 포함하고,
    상기 블록 리드 카운트 값이 상기 제2 임계값에 도달한 경우, 상기 판단 결과에 기초하여 상기 제1 메모리 블록에 대한 리드 동작을 수행하는 단계는:
    상기 제1 메모리 블록의 제1 프로그램 상태에 대한 문턱 전압 상향 동작을 수행하는 단계; 및
    상기 제1 메모리 블록에 대한 리드 동작을 수행하는 단계를 포함하는, 반도체 메모리 장치의 동작 방법.
  7. 삭제
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제6 항에 있어서, 상기 블록 리드 카운트 값이 상기 제2 임계값에 도달하지 않은 경우, 상기 판단 결과에 기초하여 상기 제1 메모리 블록에 대한 리드 동작을 수행하는 단계는:
    상기 제1 메모리 블록에 대한 리드 동작을 수행하는 단계를 포함하는, 반도체 메모리 장치의 동작 방법.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8 항에 있어서, 상기 제1 메모리 블록의 제1 프로그램 상태에 대한 문턱 전압 상향 동작을 수행하는 단계는:
    상기 제1 메모리 블록의 제1 페이지에 포함된 메모리 셀들 중 상기 제1 프로그램 상태를 갖는 제1 메모리 셀과 연결된 비트 라인에 프로그램 허용 전압을 인가하는 단계;
    상기 제1 페이지에 포함된 메모리 셀들 중 상기 제1 메모리 셀이 아닌 다른 메모리 셀과 연결된 비트 라인에 프로그램 금지 전압을 인가하는 단계; 및
    상기 제1 페이지에 포함된 메모리 셀들과 연결된 워드 라인에 양의 값을 갖는 제3 전압을 인가하는 단계를 포함하는, 반도체 메모리 장치의 동작 방법.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제9 항에 있어서, 상기 제3 전압은 상기 제1 메모리 셀의 문턱 전압을 이동시키도록 결정되는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10 항에 있어서, 상기 제1 메모리 블록에 대한 리드 동작을 수행하는 단계 이후에, 상기 제1 메모리 블록에 대한 블록 리드 카운트 값을 증가시키는 단계를 더 포함하는, 반도체 메모리 장치의 동작 방법.
  12. 복수의 메모리 블록들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이에 대해 읽기 동작, 쓰기 동작 및 소거 동작 중 어느 하나를 수행하도록 구성되는 주변 회로;
    상기 복수의 메모리 블록들 각각에 대한 블록 리드 카운트 값을 저장하는 블록 리드 카운터; 및
    상기 주변 회로 및 상기 블록 리드 카운터의 동작을 제어하도록 구성되는 제어 로직을 포함하는, 반도체 메모리 장치로서,
    상기 복수의 메모리 블록들 중 제1 메모리 블록에 대한 리드 커맨드를 수신한 경우, 상기 제어 로직은 상기 제1 메모리 블록에 대한 리드 카운트 값에 기초하여 상기 제1 메모리 블록에 대한 리드 동작을 수행하도록 상기 주변 회로 및 상기 블록 리드 카운터를 제어하고,
    상기 제1 메모리 블록에 대한 블록 리드 카운트 값이 제1 임계값에 도달한 경우, 상기 제어 로직은 상기 제1 메모리 블록의 문턱 전압 하향 동작을 수행하고, 상기 제1 메모리 블록에 대한 리드 동작을 수행하도록 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  13. 삭제
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제12 항에 있어서, 상기 블록 리드 카운트 값이 상기 제1 임계값에 도달하지 않은 경우,
    상기 제어 로직은 상기 제1 메모리 블록에 대한 리드 동작을 수행하도록 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제14 항에 있어서, 상기 문턱 전압 하향 동작은, 상기 제1 메모리 블록에 포함된 셀 스트링의 채널 영역에 양의 값을 갖는 제1 전압을 인가하고, 상기 제1 메모리 블록과 연결된 워드 라인들에 상기 제1 전압보다 작은 제2 전압을 인가하여 수행되는 것을 특징으로 하는, 반도체 메모리 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제12 항에 있어서, 상기 제1 메모리 블록에 대한 블록 리드 카운트 값이 제2 임계값에 도달한 경우,
    상기 제어 로직은 상기 제1 메모리 블록의 제1 프로그램 상태에 대한 문턱 전압 분포를 상향시키고, 상기 제1 메모리 블록에 대한 리드 동작을 수행하도록 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제16 항에 있어서, 상기 블록 리드 카운트 값이 상기 제2 임계값에 도달하지 않은 경우,
    상기 제어 로직은 상기 제1 메모리 블록에 대한 리드 동작을 수행하도록 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제17 항에 있어서, 상기 제1 메모리 블록의 제1 프로그램 상태에 대한 문턱 전압 분포의 상향은,
    상기 제1 메모리 블록의 제1 페이지에 포함된 메모리 셀들 중 상기 제1 프로그램 상태를 갖는 제1 메모리 셀과 연결된 비트 라인에 프로그램 허용 전압을 인가하고, 상기 제1 페이지에 포함된 메모리 셀들 중 상기 제1 메모리 셀이 아닌 다른 메모리 셀과 연결된 비트 라인에 프로그램 금지 전압을 인가하며, 상기 제1 페이지에 포함된 메모리 셀들과 연결된 워드 라인에 양의 값을 갖는 제3 전압을 인가하여 수행되는 것을 특징으로 하는, 반도체 메모리 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제12 항에 있어서, 상기 제1 메모리 블록에 대한 리드 동작이 수행된 이후에, 상기 제어 로직은 상기 블록 리드 카운트 값이 증가하도록 상기 블록 리드 카운터를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
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