KR20150093019A - 반도체 메모리 장치 및 이의 동작 방법 - Google Patents
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Abstract
본 발명은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 드레인 선택 트랜지스터, 다수의 드레인 사이드 메모리 셀, 파이프 트랜지스터, 다수의 소스 사이드 메모리 셀, 및 소스 선택 트랜지스터를 포함하는 스트링을 다수개 포함하는 메모리 셀 어레이와, 상기 스트링에 소거 검증 전압을 포함하는 다수의 동작 전압을 제공하기 위한 주변 회로부, 및 소거 검증 동작 시 상기 다수의 드레인 사이드 메모리 셀 및 상기 다수의 소스 사이드 메모리 셀 중 선택된 메모리 셀과 상기 파이프 트랜지스터의 거리에 따라 상기 선택된 메모리 셀에 인가되는 상기 소거 검증 전압의 전위 레벨을 조절하도록 상기 주변 회로부를 제어하는 제어 로직을 포함한다.
Description
본 발명은 전자 장치에 관한 것으로서, 좀 더 구체적으로는 반도체 메모리 장치 및 그것의 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
플래시 메모리 장치는 스트링이 반도체 기판에 수평하게 형성된 2차원 반도체 장치와, 스트링이 반도체 기판에 수직으로 형성된 3차원 반도체 장치로 구분될 수 있다.
3차원 반도체 장치는 2차원 반도체 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직으로 형성된 다수의 스트링들을 포함한다. 스트링들은 비트라인과 소오스라인 사이에 직렬로 연결된 드레인 셀렉트 트랜지스터, 메모리 셀들 및 소오스 셀렉트 트랜지스터를 포함한다.
본 발명의 실시 예는 3차원 구조의 반도체 메모리 장치의 소거 검증 동작 및 리드 동작시 메모리 셀들의 문턱 전압 특성이 열화되는 문제점을 개선할 수 있는 반도체 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 드레인 선택 트랜지스터, 다수의 드레인 사이드 메모리 셀, 파이프 트랜지스터, 다수의 소스 사이드 메모리 셀, 및 소스 선택 트랜지스터를 포함하는 스트링을 다수개 포함하는 메모리 셀 어레이와, 상기 스트링에 소거 검증 전압을 포함하는 다수의 동작 전압을 제공하기 위한 주변 회로부, 및 소거 검증 동작 시 상기 다수의 드레인 사이드 메모리 셀 및 상기 다수의 소스 사이드 메모리 셀 중 선택된 메모리 셀과 상기 파이프 트랜지스터의 거리에 따라 상기 선택된 메모리 셀에 인가되는 상기 소거 검증 전압의 전위 레벨을 조절하도록 상기 주변 회로부를 제어하는 제어 로직을 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 드레인 선택 트랜지스터, 다수의 드레인 사이드 메모리 셀, 파이프 트랜지스터, 다수의 소스 사이드 메모리 셀, 및 소스 선택 트랜지스터를 포함하는 스트링을 다수개 포함하는 메모리 셀 어레이와, 상기 스트링에 소거 검증 전압을 포함하는 다수의 동작 전압을 제공하기 위한 주변 회로부, 및 리드 동작 시 상기 다수의 드레인 사이드 메모리 셀 및 상기 다수의 소스 사이드 메모리 셀 중 선택된 메모리 셀과 상기 파이프 트랜지스터의 거리에 따라 상기 파이프 트랜지스터에 인가되는 파이프 트랜지스터 동작 전압의 전위 레벨을 조절하도록 상기 주변 회로부를 제어하는 제어 로직을 포함한다.
본 발명에 따른 반도체 메모리 장치의 동작 방법은 리드 동작시 메모리 셀 스트링의 다수의 메모리 셀들 중 선택된 메모리 셀에 리드 전압을 인가하고 비 선택된 메모리 셀들에 패스 전압을 인가하는 단계와, 상기 선택된 메모리 셀이 소스 선택 트랜지스터 또는 드레인 선택 트랜지스터와 인접할 경우 상기 메모리 셀 스트링의 파이프 트랜지스터에 제1 전압을 인가하는 단계, 및 상기 선택된 메모리 셀이 상기 파이프 트랜지스터에 인접할 경우 상기 파이프 트랜지스터에 제2 전압을 인가하는 단계를 포함한다.
본 발명에 따르면, 반도체 메모리 장치의 소거 검증 동작 시 워드라인 별로 서로 다른 검증 전압을 인가하여 메모리 셀의 리드 및 프로그램 디스터브 현상을 개선하고, 반도체 메모리 장치의 리드 동작 시 셀 스트링에 포함된 파이프 트랜지스터에 인가되는 동작 전압을 선택된 워드라인에 따라 다르게 인가함으로써 메모리 셀의 리드 디스터브 현상을 개선할 수 있다.
도 1은 본 발명에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 2는 본 발명에 따른 반도체 메모리 장치의 메모리 셀 어레이를 설명하기 위한 사시도이다.
도 3은 본 발명에 따른 반도체 메모리 장치의 스트링을 나타내는 회로도이다.
도 4는 U형 채널막을 갖는 스트링을 설명하기 위한 소자의 단면도이다.
도 5는 본 발명에 따른 반도체 메모리 장치의 소거 검증 동작을 설명하기 위한 신호들의 파형도이다.
도 6은 본 발명에 따른 반도체 메모리 장치의 리드 검증 동작을 설명하기 위한 신호들의 파형도이다.
도 7은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 8은 도 7의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 9는 도 8을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
도 2는 본 발명에 따른 반도체 메모리 장치의 메모리 셀 어레이를 설명하기 위한 사시도이다.
도 3은 본 발명에 따른 반도체 메모리 장치의 스트링을 나타내는 회로도이다.
도 4는 U형 채널막을 갖는 스트링을 설명하기 위한 소자의 단면도이다.
도 5는 본 발명에 따른 반도체 메모리 장치의 소거 검증 동작을 설명하기 위한 신호들의 파형도이다.
도 6은 본 발명에 따른 반도체 메모리 장치의 리드 검증 동작을 설명하기 위한 신호들의 파형도이다.
도 7은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 8은 도 7의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 9는 도 8을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140), 그리고 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 워드 라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들은 동일 워드라인에 연결된 메모리 셀들을 하나의 페이지로 정의된다. 즉 메모리 셀 어레이(110)는 다수의 페이지로 구성된다.
또한 메모리 셀 어레이(110)의 복수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 스트링을 포함한다. 다수의 스트링 각각은 비트라인과 소스 라인 사이에 직렬 연결된 드레인 선택 트랜지스터, 다수의 드레인 사이드 메모리 셀들, 파이프 트랜지스터, 다수의 소스 사이드 메모리 셀들 및 소스 선택 트랜지스터를 포함한다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다.
어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스(ADDR)를 수신한다.
어드레스 디코더(120)는 소거 검증 동작 시 전압 생성부(150)에서 생성된 검증 전압(Vverify), 패스 전압(Vpass), 파이프 트랜지스터 동작 전압(PCG) 및 다수의 동작 전압들을 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하고 디코딩된 행 어드레스에 따라 메모리 셀 어레이(110)의 다수의 드레인 사이드 메모리 셀들, 소스 사이드 메모리 셀들, 드레인 및 소스 선택 트랜지스터, 및 파이프 트랜지스터에 인가한다. 또한 어드레스 디코더(120)는 리드 동작 시 전압 생성부(150)에서 생성된 리드 전압(Vread), 패스 전압(Vpass), 파이프 트랜지스터 동작 전압(PCG) 및 다수의 동작 전압들을 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하고 디코딩된 행 어드레스에 따라 메모리 셀 어레이(110)의 다수의 드레인 사이드 메모리 셀들, 소스 사이드 메모리 셀들, 드레인 및 소스 선택 트랜지스터, 및 파이프 트랜지스터에 인가한다.
어드레스 디코더(120)는 리드 동작시 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스(Yi)를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 리드 동작은 페이지 단위로 수행된다. 리드 동작 요청 시에 수신되는 어드레스(ADDR)는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 복수의 페이지 버퍼들(PB1~PBm)을 포함한다. 복수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1 내지 BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 복수의 페이지 버퍼들(PB1~PBm) 각각은 소거 검증 동작 시 메모리 셀 어레이(110)의 비트라인들(BL1 내지 BLm)의 전위를 센싱하여 메모리 셀들이 소거되었는지 검증한다. 또한 복수의 페이지 버퍼들(PB1~PBm) 각각은 리드 동작 시 메모리 셀 어레이(110)의 비트라인들(BL1 내지 BLm)의 전위를 센싱하여 메모리 셀들에 저장된 데이터를 센싱하여 저장한다. 또한 복수의 페이지 버퍼들(PB1~PBm) 각각은 소거 검증 동작 및 리드 동작 시 비트라인들(BL1 내지 BLm)의 전위를 센싱하기 이전에 비트라인들(BL1 내지 BLm)의 전위를 프리차지한다.
읽기 및 쓰기 회로(130)는 제어 로직(140)의 제어에 응답하여 동작한다.
예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들), 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 커맨드(CMD)를 수신한다. 제어 로직(140)은 커멘드(CMD)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 소거 검증 동작 시 선택된 메모리 셀의 위치에 따라 인가되는 검증 전압(Vverify)의 전위 레벨이 조절되도록 전압 생성부(150)를 제어하고, 리드 동작 시 선택된 메모리 셀의 위치에 따라 파이프 트랜지스터 동작 전압(PCG)의 전위 레벨이 조절되도록 전압 생성부(150)를 제어한다. 또한 제어 로직(140)은 소거 검증 동작 시 다수의 메모리 셀들을 다수의 메모리 셀 그룹으로 구분하여 각 메모리 셀 그룹별로 서로 다른 검증 전압(Vverify)이 생성되도록 전압 생성부(150)를 제어할 수 있으며, 리드 동작 시 다수의 메모리 셀들을 다수의 메모리 셀 그룹으로 구분하고 각 메모리 셀 그룹에 대응하는 서로 다른 파이프 트랜지스터 동작 전압(PCG) 중 선택된 메모리 셀이 포함되는 메모리 셀 그룹에 대응하는 파이프 트랜지스터 동작 전압(PCG)을 파이프 트랜지스터에 인가할 수 있다. 또한 제어 로직(140)은 프로그램/ 소거 사이클 횟수 및 리드 횟수에 따라 검증 전압(Vverify)의 전위 레벨 및 파이프 트랜지스터 동작 전압(PCG)의 전위 레벨이 조절되도록 전압 생성부(150)를 제어한다. 이를 위해 제어 로직(140)은 프로그램/ 소거 사이클 횟수 및 리드 횟수를 카운트하기 위한 카운터를 포함할 수 있다.
전압 생성부(150)는 프로그램 동작 제어 로직(140)의 제어에 따라 검증 전압(Vverify), 리드 전압(Vread), 패스 전압(Vpass) 및 파이프 트랜지스터 동작 전압(PCG) 및 다수의 동작 전압을 생성한다.
도 2는 본 발명에 따른 반도체 메모리 장치의 메모리 셀 어레이를 설명하기 위한 사시도이다. 단, 설명의 편의를 위해 층간절연막들은 생략하여 도시하였다.
도 2에 도시된 바와 같이, 메모리 셀 어레이는 제1방향(I-I') 및 제1방향(I-I')과 교차되는 제2방향(Ⅱ-Ⅱ')으로 배열된 U형 채널막들(CH)을 포함한다. 여기서, U형 채널막(CH)은 파이프 게이트(PG) 내에 형성된 파이프 채널막(P_CH) 및 파이프 채널막(P_CH)과 연결된 한 쌍의 소스 사이드 채널막(S_CH) 및 드레인 사이드 채널막(D_CH)을 포함한다.
또한, 반도체 메모리 소자는 파이프 게이트(PG) 상에 소스 사이드 채널막(S_CH)을 따라 적층된 소스 사이드 워드라인막들(S_WL) 및 파이프 게이트(PG) 상에 드레인 사이드 채널막(D_CH)을 따라 적층된 드레인 사이드 워드라인막들(D_WL)을 포함한다. 여기서, 소스 사이드 워드라인막들(S_WL) 상에는 소스 선택 라인막(SSL)이 적층되고, 드레인 사이드 워드라인막(D_WL) 상에는 드레인 선택 라인막(DSL)이 적층된다. 이때, 드레인 사이드 워드라인막들(D_WL)과 드레인 선택 라인막(DSL) 사이에 더미 워드라인막들(미도시)이 적층될 수 있고, 소스 사이드 워드라인막들(S_WL)과 소스 선택 라인막(SSL) 사이에 더미 워드라인막들(미도시)이 적층될 수 있다.
이와 같은 구조에 따르면, U형 채널막(CH)을 따라 메모리 셀들이 적층되고, U형 채널막(CH)의 양 끝단에 드레인 선택트랜지스터 및 소스 선택트랜지스터가 각각 구비되며, U 형태로 스트링의 최하부에 배치된 파이프 게이트(PG)는 메모리 셀들의 중간 위치에 배치되어 파이프 트랜지스터로 동작한다.
또한, 반도체 메모리 소자는 드레인 사이드 채널막(D_CH)과 연결되어 제1 방향(I-I')으로 확장된 비트라인막들(BL) 및 소스 사이드 채널막(S_CH)과 연결되어 제2 방향(Ⅱ-Ⅱ')으로 확장된 소스라인막(SL)을 구비한다.
도 3은 본 발명에 따른 반도체 메모리 장치의 스트링을 나타내는 회로도이다.
도 3을 참조하면, 스트링(String)은 비트라인(BL)과 소스 라인(SL) 사이에 직렬 연결된 드레인 선택 트랜지스터(DST), 다수의 메모리 셀(MC0 내지 MCn), 파이프 트랜지스터(PT) 및 소스 선택 트랜지스터(SST)를 포함한다. 다수의 메모리 셀들(MC0 내지 MCn) 중 드레인 선택 트랜지스터(DST)와 파이프 트랜지스터(PT) 사이에 배치된 다수의 메모리 셀들(MCp+1 내지 MCn)을 드레인 사이드 메모리 셀들로 정의하고, 다수의 메모리 셀들(MC0 내지 MCn) 중 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에 배치된 다수의 메모리 셀들(MC0 내지 MCp)을 소스 사이드 메모리 셀들로 정의할 수 있다.
드레인 선택 트랜지스터(DST)의 게이트는 드레인 선택 라인(DSL)과 연결되며, 소스 선택 트랜지스터(SST)의 게이트는 소스 선택 라인(SSL)과 연결된다. 다수의 메모리 셀(MC0 내지 MCn)의 게이트는 다수의 워드라인(WL0 내지 WLn)에 각각 연결된다. 또한 파이프 트랜지스터(PT)의 게이트는 도 1의 전압 생성부(150)에서 생성된 파이프 트랜지스터 동작 전압(PCG)이 인가되도록 파이프 트랜지스터 게이트 라인이 연결된다.
도 4는 U형 채널막을 갖는 스트링을 설명하기 위한 소자의 단면도이다.
도 4를 참조하면, U형 채널막(Channel)의 양단부는 비트 라인(BL)과 소스 라인(SL)이 연결된다. U형 채널막(Channel) 중 파이프 게이트(PG) 내에 형성된 부분은 파이프 트랜지스터로 동작한다.
스트링은 파이프 게이트(PG) 상에 U형 채널막(Channel)을 따라 적층된 다수의 워드라인막들(WL0 내지 WLp, WLp+1 내지 WLn)을 포함한다. 여기서, 비트라인(BL)과 연결된 U형 채널막(Channel)의 단부에는 드레인 선택 라인(DSL)이 형성되고, 소스 라인(SL)과 연결된 U형 채널막(Channel)의 단부에는 소스 선택 라인(SSL)이 형성된다. U형 채널막(Channel)의 표면은 메모리막(ONO)이 감싸는 구조로 형성될 수 있다.
상술한 U형 채널막(Channel)은 제조 공정시 다수의 물질층을 교대로 적층한 후 이를 식각하여 U형 플러그 홀을 형성하고, 이를 채널 물질로 채워 형성한다. 이로 인해 U형 플러그 홀 형성 공정시 상부 홀의 개구부의 임계치수(CD1)가 하부 홀의 개구부의 임계치수(CD2)보다 넓게 형성된다. 이로 인하여 파이프 게이트(PG)와 인접한 메모리 셀과 소스 라인(SSL) 및 드레인 선택 라인(DSL)과 인접한 메모리 셀은 문턱 전압 특성이 서로 상이하게 나타난다. 예를 들어 소거 동작시 파이프 게이트(PG)와 인접한 메모리 셀은 문턱 전압의 변화가 빠른 패스트 셀(past cell) 특성을 갖으며, 소스 라인(SSL) 및 드레인 선택 라인(DSL)과 인접한 메모리 셀들은 문턱 전압의 변화가 상대적으로 늦은 슬로우 셀(slow cell) 특성을 갖는다. 이러한 특성 차이는 프로그램/소거 동작의 수행 횟수(E/W cycle) 및 리드 동작의 수행 횟수가 증가할 수록 더욱 열화되는 현상이 나타난다.
도 5는 본 발명에 따른 반도체 메모리 장치의 소거 검증 동작을 설명하기 위한 신호들의 파형도이다.
도 1 내지 도 5를 참조하여 본 발명에 따른 소거 검증 동작을 설명하면 다음과 같다.
제어 로직(140)은 소거 검증 동작 시 전압 생성부(150)를 제어하여 검증 전압(Vverify), 패스 전압(Vpass), 파이프 트랜지스터 동작 전압(PCG)을 포함하는 다수의 동작 전압을 생성한다.
소거 검증 동작 시 메모리 셀 어레이(110)의 소스 라인(SL)에는 그라운드 전압(0V)이 인가된다.
전압 생성부(150)에서 생성된 검증 전압(Vverify), 패스 전압(Vpass), 파이프 트랜지스터 동작 전압(PCG)들은 어드레스 디코더(120)에 의해 메모리 셀 어레이(110)에 인가된다. 예를 들어, 검증 전압(Vverify)은 다수의 워드라인들(WL) 중 선택된 워드라인(Sel. WL)에 인가되고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)이 인가된다. 또한 파이프 트랜지스터(PT)에 인가되는 파이프 트랜지스터 동작 전압(PCG)은 패스 전압(Vpass)과 동일한 전압으로 인가될 수 있다. 이로 인하여 선택된 메모리 셀을 제외한 나머지 메모리 셀들 및 파이프 트랜지스터(PT)는 턴온되며, 검증 전압(Vverify)이 인가되는 선택된 메모리 셀은 문턱 전압 값에 따라 턴온 또는 턴오프되어 검증 동작이 수행된다.
이때 제어 로직(140)은 선택된 메모리 셀의 위치에 따라 전압 생성부(150)에서 생성되는 검증 전압(Vverify)의 전위 레벨이 조절되도록 전압 생성부(150)를 제어한다. 예를 들어 선택된 메모리 셀이 파이프 트랜지스터(PT)와 인접한 메모리 셀(예를 들어 MCp 또는 MCp+1)인 경우 검증 전압(Vverify)을 제1 전압(V1)으로 생성하고, 선택된 메모리 셀이 파이프 트랜지스터(PT)에서 멀리 배치될수록 검증 전압(Vverify)을 △V만큼씩 상승시켜 제2 전압들(V1+△V, V1+2△V, ..., V1+n△V)으로 생성한다. 즉, 제어 로직(140)은 파이프 트랜지스터(PT)와 인접한 메모리 셀에 인가되는 검증 전압(Vverify)보다 드레인 선택 트랜지스터(DST) 또는 소스 선택 트랜지스터(SST)에 인접한 메모리 셀들에 인가되는 검증 전압(Vverify)의 전위 레벨이 높도록 전압 생성부(150)를 제어한다.
비트라인(BL)들은 읽기 및 쓰기 회로(130)에 의해 프리차지 전압(VPRE-Vth)으로 프리차지 된다.
이 후, 읽기 및 쓰기 회로(130)는 프리차지된 비트라인(BL)들의 전위 레벨 변화를 센싱하여 메모리 셀들의 소거 검증 동작을 수행할 수 있다.
상술한 바와 같이 본원 발명의 소거 검증 동작에 따르면, 선택된 메모리 셀이 파이프 트랜지스터(PT)에서 멀리 배치될수록 검증 전압(Vverify)을 △V만큼씩 상승시켜 인가한다. 이와 같이 3차원 구조의 반도체 메모리 소자에서 GAA 구조(Gate-All-Around)를 갖는 메모리 셀들의 위치에 따라 발생하는 문턱 전압의 변화량 차이에 의한 리드/프로그램 디스터브 현상을 개선하기 위하여 소거 검증 전압(Vverify) 레벨을 조절하여 소거 검증 동작을 수행함으로써, 문턱 전압 변화량 차이를 보상하여 균일한 문턱 전압을 갖도록 소거 검증 동작을 수행할 수 있다.
또한 드레인 선택 트랜지스터(DST)의 인접한 메모리 셀들의 패스 디스터브 취약 현상을 개선하기 위하여 드레인 선택 트랜지스터(DST)와 인접한 메모리 셀들에 인가하는 검증 전압(Vverify)을 소스 선택 트랜지스터(SST)에 인접한 메모리 셀들에 비해 높게 인가할 수 있다.
또한 상술한 메모리 셀들의 열화 특성은 프로그램/소거 사이클 및 리드 횟수가 증가할 수록 더욱 증가할 수 있다. 이에 제어 로직(140)은 프로그램/소거 사이클 및 리드 횟수가 증가할 수록 △V값을 조절하여 적용할 수 있다.
본 발명의 실시 예에서는 하나의 메모리 셀들 마다 서로 다른 전위 레벨을 갖는 검증 전압(Vverify)을 인가하는 실시 예를 설명하였으나, 다수의 드레인 사이드 메모리 셀(MCp+1 내지 MCn) 및 다수의 소스 사이드 메모리 셀들(MC0 내지 MCp)을 다수의 메모리 셀 그룹으로 구분하고, 각 메모리 셀들 그룹마다 서로 다른 전위 레벨을 갖는 검증 전압(Vverify)을 인가하여 소거 검증 동작을 수행할 수 있다.
도 6은 본 발명에 따른 반도체 메모리 장치의 리드 검증 동작을 설명하기 위한 신호들의 파형도이다.
도 1 내지 도 4 및 도 6을 참조하여 본 발명에 따른 리드 동작을 설명하면 다음과 같다.
제어 로직(140)은 소거 검증 동작 시 전압 생성부(150)를 제어하여 리드 전압(Vread), 패스 전압(Vpass), 파이프 트랜지스터 동작 전압(PCG)을 포함하는 다수의 동작 전압을 생성한다.
리드 동작 시 메모리 셀 어레이(110)의 소스 라인(SL)에는 그라운드 전압(0V)이 인가된다.
전압 생성부(150)에서 생성된 리드 전압(Vread), 패스 전압(Vpass), 파이프 트랜지스터 동작 전압(PCG)들은 어드레스 디코더(120)에 의해 메모리 셀 어레이(110)에 인가된다. 예를 들어, 리드 전압(Vread)은 다수의 워드라인들(WL) 중 선택된 워드라인(Sel. WL)에 인가되고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)이 인가된다. 이로 인하여 선택된 메모리 셀을 제외한 나머지 메모리 셀들은 턴온되며, 리드 전압(Vread)이 인가되는 선택된 메모리 셀은 문턱 전압 값에 따라 턴온 또는 턴오프되어 리드 동작이 수행된다.
이때 제어 로직(140)은 선택된 메모리 셀의 위치에 따라 전압 생성부(150)에서 생성되는 파이프 트랜지스터 동작 전압(PCG)의 전위 레벨이 조절되도록 전압 생성부(150)를 제어한다. 예를 들어 선택된 메모리 셀이 파이프 트랜지스터(PT)와 거리가 멀고 드레인 또는 소스 선택 트랜지스터(DST, SST)와 인접한 메모리 셀(예를 들어 MCn 또는 MC0)인 경우 파이프 트랜지스터 동작 전압(PCG)을 제1 전압(V2)으로 생성하고, 선택된 메모리 셀이 파이프 트랜지스터(PT)와 인접할수록 파이프 트랜지스터 동작 전압(PCG)을 △V만큼씩 상승시켜 제2 전압들(V2+△V, V2+2△V, ..., V2+n△V)으로 생성한다. 즉, 제어 로직(140)은 선택된 메모리 셀이 파이프 트랜지스터(PT)와 인접할 수록 파이프 트랜지스터 동작 전압(PCG)을 상승시켜 생성하도록 전압 생성부(150)를 제어한다.
비트라인(BL)들은 읽기 및 쓰기 회로(130)에 의해 프리차지 전압(VPRE-Vth)으로 프리차지 된다.
이 후, 읽기 및 쓰기 회로(130)는 프리차지된 비트라인(BL)들의 전위 레벨 변화를 센싱하여 메모리 셀들의 소거 검증 동작을 수행할 수 있다.
상술한 바와 같이 본원 발명의 리드 동작에 따르면, 선택된 메모리 셀이 파이프 트랜지스터(PT)와 인접할수록 파이프 트랜지스터 동작 전압(PCG)을 △V만큼씩 상승시켜 인가한다. 이와 같이 3차원 구조의 반도체 메모리 소자에서 GAA 구조(Gate-All-Around)를 갖는 메모리 셀들의 위치에 따라 필드(Field)가 상이하여 발생하는 리드 디스터번스 현상을 파이프 트랜지스터 동작 전압(PCG)을 조절하여 개선할 수 있다.
또한 드레인 선택 트랜지스터(DST)의 인접한 메모리 셀들의 패스 디스터브 취약 현상을 개선하기 위하여 선택된 메모리 셀이 드레인 선택 트랜지스터(DST)와 인접한 메모리 셀들일 경우 인가되는 파이프 트랜지스터 동작 전압(PCG)의 전위 레벨이 선택된 메모리 셀이 소스 선택 트랜지스터(SST)와 인접할 경우 인가되는 파이프 트랜지스터 동작 전압(PCG)의 전위 레벨보다 높도록 제어할 수 있다.
또한 상술한 메모리 셀들의 열화 특성은 프로그램/소거 사이클 및 리드 횟수가 증가할 수록 더욱 증가할 수 있다. 이에 제어 로직(140)은 프로그램/소거 사이클 및 리드 횟수가 증가할 수록 △V값을 조절하여 적용할 수 있다.
본 발명의 실시 예에서는 선택된 메모리 셀들 마다 서로 다른 전위 레벨을 갖는 파이프 트랜지스터 동작 전압(PCG)을 인가하는 실시 예를 설명하였으나, 다수의 드레인 사이드 메모리 셀(MCp+1 내지 MCn) 및 다수의 소스 사이드 메모리 셀들(MC0 내지 MCp)을 다수의 메모리 셀 그룹으로 구분하고 각 메모리 셀 그룹에 대응하는 서로 다른 파이프 트랜지스터 동작 전압(PCG) 중 선택된 메모리 셀이 포함되는 메모리 셀 그룹에 대응하는 파이프 트랜지스터 동작 전압(PCG)을 파이프 트랜지스터에 인가할 수 있다.
도 7은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 7을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다.
반도체 메모리 장치(100)는 도 1을 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로 부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(2000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 8은 도 7의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 8을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 8에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 7을 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 9는 도 8을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
도 9를 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 9에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 9에서, 도 8을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 7을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 8 및 도 7을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 반도체 메모리 장치
110: 메모리 셀 어레이
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150 : 전압 생성부
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150 : 전압 생성부
Claims (20)
- 드레인 선택 트랜지스터, 다수의 드레인 사이드 메모리 셀, 파이프 트랜지스터, 다수의 소스 사이드 메모리 셀, 및 소스 선택 트랜지스터를 포함하는 스트링을 다수개 포함하는 메모리 셀 어레이;
상기 스트링에 소거 검증 전압을 포함하는 다수의 동작 전압을 제공하기 위한 주변 회로부; 및
소거 검증 동작 시 상기 다수의 드레인 사이드 메모리 셀 및 상기 다수의 소스 사이드 메모리 셀 중 선택된 메모리 셀과 상기 파이프 트랜지스터의 거리에 따라 상기 선택된 메모리 셀에 인가되는 상기 소거 검증 전압의 전위 레벨을 조절하도록 상기 주변 회로부를 제어하는 제어 로직을 포함하는 반도체 메모리 장치.
- 제 1 항에 있어서,
상기 선택된 메모리 셀이 상기 파이프 트랜지스터와 인접할 수록 상기 상기 소거 검증 전압은 낮아지는 반도체 메모리 장치.
- 제 1 항에 있어서,
상기 스트링은 U형 채널막 구조를 갖는 반도체 메모리 장치.
- 제 1 항에 있어서,
상기 주변 회로부는 상기 다수의 드레인 사이드 메모리 셀 및 상기 다수의 소스 사이드 메모리 셀들을 다수의 메모리 셀 그룹으로 구분하고, 상기 다수의 메모리 셀 그룹마다 서로 다른 상기 소거 검증 전압을 생성하여 인가하는 반도체 메모리 장치.
- 제 1 항에 있어서,
상기 주변 회로부는 상기 선택된 메모리 셀에 상기 소거 검증 전압을 인가하고, 상기 선택된 메모리 셀을 제외한 나머지 메모리 셀에 패스 전압을 인가하고, 상기 파이프 트랜지스터에 파이프 트랜지스터 동작 전압을 인가하는 반도체 메모리 장치.
- 제 5 항에 있어서,
상기 파이프 트랜지스터 동작 전압은 상기 패스 전압과 동일 전위 레벨을 갖는 반도체 메모리 장치.
- 제 1 항에 있어서,
상기 주변 회로부는
상기 제어 로직의 제어에 따라 상기 소거 검증 전압을 포함하는 다수의 동작 전압을 생성하기 위한 전압 생성부;
상기 소거 검증 전압을 포함하는 다수의 동작 전압을 상기 메모리 셀 어레이에 제공하기 위한 어드레스 디코더; 및
상기 메모리 셀 어레이의 비트라인들에 연결되어 상기 비트라인들을 프리차지하거나 상기 비트라인들의 전위 레벨을 센싱하기 위한 읽기 및 쓰기 회로를 포함하는 반도체 메모리 장치.
- 제 1 항에 있어서,
상기 제어 로직은 프로그램/ 소거 사이클 및 리드 횟수가 증가할 수록 상기 상기 소거 검증 전압이 점차 상승되도록 상기 주변 회로부를 제어하는 반도체 메모리 장치.
- 제 1 항에 있어서,
상기 제어 로직은 상기 선택된 메모리 셀이 상기 드레인 선택 트랜지스터와 상기 파이프 트랜지스터 사이에 배치된 메모리 셀일 경우, 상기 선택된 메모리 셀이 상기 드레인 선택 트랜지스터에 인접할수록 상기 소거 검증 전압이 점차 상승되도록 상기 주변 회로부를 제어하고,
상기 선택된 메모리 셀이 상기 소스 선택 트랜지스터와 상기 파이프 트랜지스터 사이에 배치된 메모리 셀일 경우, 상기 선택된 메모리 셀이 상기 소스 선택 트랜지스터에 인접할수록 상기 소거 검증 전압이 점차 상승되도록 상기 주변 회로부를 제어하는 반도체 메모리 장치.
- 트랜지스터, 다수의 소스 사이드 메모리 셀, 및 소스 선택 트랜지스터를 포함하는 스트링을 다수개 포함하는 메모리 셀 어레이;
상기 스트링에 소거 검증 전압을 포함하는 다수의 동작 전압을 제공하기 위한 주변 회로부; 및
리드 동작 시 상기 다수의 드레인 사이드 메모리 셀 및 상기 다수의 소스 사이드 메모리 셀 중 선택된 메모리 셀과 상기 파이프 트랜지스터의 거리에 따라 상기 파이프 트랜지스터에 인가되는 파이프 트랜지스터 동작 전압의 전위 레벨을 조절하도록 상기 주변 회로부를 제어하는 제어 로직을 포함하는 반도체 메모리 장치.
- 제 10 항에 있어서,
상기 제어 로직은 상기 선택된 메모리 셀이 상기 파이프 트랜지스터와 인접할수록 상기 파이프 트랜지스터 동작 전압을 상승시키는 반도체 메모리 장치.
- 제 10 항에 있어서,
상기 제어 로직은 프로그램/ 소거 사이클 및 리드 횟수가 증가할수록 상기 상기 파이프 트랜지스터 동작 전압이 점차 상승되도록 상기 주변 회로부를 제어하는 반도체 메모리 장치.
- 제 10 항에 있어서,
상기 제어 로직은 상기 선택된 메모리 셀이 상기 드레인 선택 트랜지스터와 인접할수록 상기 파이프 트랜지스터 동작 전압이 점차 상승되도록 상기 주변 회로부를 제어하는 반도체 메모리 장치.
- 제 10 항에 있어서,
상기 스트링은 U형 채널막 구조를 갖는 반도체 메모리 장치.
- 제 10 항에 있어서,
상기 주변 회로부는 상기 선택된 메모리 셀에 상기 리드 전압을 인가하고, 상기 선택된 메모리 셀을 제외한 나머지 메모리 셀에 패스 전압을 인가하는 반도체 메모리 장치.
- 제 10 항에 있어서,
상기 주변 회로부는 상기 다수의 드레인 사이드 메모리 셀 및 상기 다수의 소스 사이드 메모리 셀들을 다수의 메모리 셀 그룹으로 구분하고, 각 메모리 셀 그룹에 대응하는 서로 다른 파이프 트랜지스터 동작 전압 중 상기 선택된 메모리 셀이 포함된 메모리 셀 그룹에 대응하는 상기 파이프 트랜지스터 동작 전압을 상기 파이프 트랜지스터에 인가하는 반도체 메모리 장치.
- 제 14 항에 있어서,
상기 메모리 셀 스트링은 U형 채널막 구조를 갖으며, 소스 선택 트랜지스터 와 드레인 선택 트랜지스터 사이에 소스 사이드 메모리 셀들, 상기 파이프 트랜지스터, 및 드레인 사이드 메모리 셀들이 직렬 연결된 구조를 갖는 반도체 메모리 장치.
- 리드 동작시 메모리 셀 스트링의 다수의 메모리 셀들 중 선택된 메모리 셀에 리드 전압을 인가하고 비 선택된 메모리 셀들에 패스 전압을 인가하는 단계;
상기 선택된 메모리 셀이 소스 선택 트랜지스터 또는 드레인 선택 트랜지스터와 인접할 경우 상기 메모리 셀 스트링의 파이프 트랜지스터에 제1 전압을 인가하는 단계; 및
상기 선택된 메모리 셀이 상기 파이프 트랜지스터에 인접할 경우 상기 파이프 트랜지스터에 제2 전압을 인가하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
- 제 18 항에 있어서,
상기 제1 전압은 상기 제2 전압보다 높은 반도체 메모리 장치의 동작 방법.
- 제 18 항에 있어서,
상기 선택된 메모리 셀이 상기 소스 선택 트랜지스터에 인접한 경우 상기 파이프 트랜지스터에 제3 전압을 인가하고, 상기 선택된 메모리 셀이 상기 드레인 선택 트랜지스터에 인접한 경우 상기 파이프 트랜지스터에 제4 전압을 인가하며,
상기 제3 전압은 상기 제4 전압보다 낮은 반도체 메모리 장치의 동작 방법.
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Cited By (5)
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|---|---|---|---|---|
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| KR20170111653A (ko) * | 2016-03-29 | 2017-10-12 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 이의 동작 방법 |
| KR20180024216A (ko) * | 2016-08-29 | 2018-03-08 | 에스케이하이닉스 주식회사 | 메모리 장치 및 이의 동작 방법 |
| KR20180027276A (ko) * | 2016-09-06 | 2018-03-14 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그 동작 방법 |
| KR20190043312A (ko) * | 2017-10-18 | 2019-04-26 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그 동작 방법 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102348092B1 (ko) * | 2015-09-14 | 2022-01-10 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 이의 동작 방법 |
| KR102473167B1 (ko) * | 2015-12-18 | 2022-12-02 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그것의 프로그램 방법 |
| KR20170086840A (ko) * | 2016-01-19 | 2017-07-27 | 에스케이하이닉스 주식회사 | 데이터 저장 장치 및 그것의 동작 방법 |
| KR102533016B1 (ko) * | 2016-07-28 | 2023-05-17 | 에스케이하이닉스 주식회사 | 메모리 장치 및 이의 동작 방법 |
| JP6164713B1 (ja) * | 2016-08-24 | 2017-07-19 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置 |
| US10699767B2 (en) * | 2017-02-28 | 2020-06-30 | SK Hynix Inc. | Memory device and operating method thereof |
| KR102667532B1 (ko) | 2017-02-28 | 2024-05-22 | 에스케이하이닉스 주식회사 | 메모리 장치 및 이의 동작 방법 |
| KR20190019427A (ko) * | 2017-08-17 | 2019-02-27 | 에스케이하이닉스 주식회사 | 메모리 장치 및 그 동작 방법 |
| KR20190020880A (ko) * | 2017-08-21 | 2019-03-05 | 에스케이하이닉스 주식회사 | 메모리 장치 및 그 동작 방법 |
| KR102521278B1 (ko) * | 2017-09-25 | 2023-04-14 | 에스케이하이닉스 주식회사 | 반도체 장치 및 이의 제조 방법 |
| KR102422252B1 (ko) * | 2017-11-15 | 2022-07-19 | 에스케이하이닉스 주식회사 | 메모리 장치 |
| CN109065091B (zh) * | 2018-08-01 | 2022-11-08 | 长江存储科技有限责任公司 | 3d nand闪存的读取方法 |
| KR20200019045A (ko) * | 2018-08-13 | 2020-02-21 | 에스케이하이닉스 주식회사 | 메모리 장치 및 그것의 동작 방법 |
| US20200151119A1 (en) * | 2018-11-08 | 2020-05-14 | Silicon Motion, Inc. | Method and apparatus for performing access control between host device and memory device |
| JP7293060B2 (ja) * | 2019-09-17 | 2023-06-19 | キオクシア株式会社 | 半導体記憶装置 |
| CN112927743B (zh) * | 2019-12-05 | 2024-05-17 | 兆易创新科技集团股份有限公司 | 存储单元的擦除验证方法、装置、计算机设备及存储介质 |
| CN111179988B (zh) * | 2019-12-05 | 2022-05-20 | 上海华虹宏力半导体制造有限公司 | 2bit存储器单元结构及操作方法 |
| KR20210096490A (ko) * | 2020-01-28 | 2021-08-05 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
| KR20220163204A (ko) * | 2021-06-02 | 2022-12-09 | 에스케이하이닉스 주식회사 | 메모리 장치 및 그 동작 방법 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100882206B1 (ko) | 2007-06-19 | 2009-02-06 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 동작 방법 |
| US7738296B2 (en) * | 2007-12-13 | 2010-06-15 | Macronix International Co., Ltd. | Method for reading nonvolatile memory at power-on stage |
| JP2010225220A (ja) * | 2009-03-23 | 2010-10-07 | Toshiba Corp | 不揮発性半導体記憶装置、及びそのデータ書き込み方法 |
| KR20120005831A (ko) | 2010-07-09 | 2012-01-17 | 주식회사 하이닉스반도체 | 메모리 장치 및 이의 동작 방법 |
| KR101875142B1 (ko) | 2011-02-17 | 2018-07-06 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그것의 읽기 방법 |
| KR20120130939A (ko) * | 2011-05-24 | 2012-12-04 | 에스케이하이닉스 주식회사 | 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법 |
| KR20120136535A (ko) * | 2011-06-09 | 2012-12-20 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
| KR20130005430A (ko) * | 2011-07-06 | 2013-01-16 | 에스케이하이닉스 주식회사 | 불휘발성 메모리 소자 및 그 제조방법 |
| KR20130072516A (ko) * | 2011-12-22 | 2013-07-02 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
| KR20130088348A (ko) * | 2012-01-31 | 2013-08-08 | 에스케이하이닉스 주식회사 | 3차원 비휘발성 메모리 소자 |
| KR20130136249A (ko) * | 2012-06-04 | 2013-12-12 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
| JP2014164789A (ja) * | 2013-02-27 | 2014-09-08 | Toshiba Corp | 半導体記憶装置 |
-
2014
- 2014-02-06 KR KR1020140013761A patent/KR20150093019A/ko not_active Application Discontinuation
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20170033676A (ko) * | 2015-09-17 | 2017-03-27 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 이의 동작 방법 |
| KR20170111653A (ko) * | 2016-03-29 | 2017-10-12 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 이의 동작 방법 |
| US10020057B2 (en) | 2016-03-29 | 2018-07-10 | SK Hynix Inc. | Semiconductor memory device and operating method thereof with a connection control transistor operation voltage adjusted |
| KR20180024216A (ko) * | 2016-08-29 | 2018-03-08 | 에스케이하이닉스 주식회사 | 메모리 장치 및 이의 동작 방법 |
| KR20180027276A (ko) * | 2016-09-06 | 2018-03-14 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그 동작 방법 |
| KR20190043312A (ko) * | 2017-10-18 | 2019-04-26 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그 동작 방법 |
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