CN104835524B - 半导体存储器件及其操作方法 - Google Patents

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Abstract

提供了一种半导体存储器件及其操作方法。所述半导体存储器件可以包括：存储器单元阵列，其具有多个存储串，每个存储串包括漏极选择晶体管、多个漏极侧存储器单元、管道晶体管、多个源极侧存储器单元和源极选择晶体管。半导体存储器件还包括：外围电路，其适用于提供包括擦除验证电压的多个操作电压至多个存储串；以及控制逻辑部，其适用于控制外围电路以在执行擦除验证操作时，根据在多个漏极侧存储器单元和多个源极侧存储器单元中选中的存储器单元与管道晶体管之间的距离，来调整施加至选中的存储器单元的存储验证电压的电压电平。

Description

半导体存储器件及其操作方法
相关申请的交叉引用
本申请要求2014年2月6日向韩国专利局提交的申请号为10-2014-0013761的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
各个实施例总体而言涉及电子器件，且更具体而言，涉及一种半导体存储器件及其操作方法。
背景技术
半导体存储器件是通过使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)、磷化铟(InP)等的半导体材料实施的存储器件。半导体存储器件被分类成易失性存储器件和非易失性存储器件。
易失性存储器件是当中断电源时储存的数据丢失的存储器件。易失性存储器件包括静态随机存取存储器(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)等。非易失性存储器件是即使中断电源也能保持储存的数据的存储器件。非易失性存储器件包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、快闪存储器、相变RAM(PRAM)、磁性RAM(MRAM)、阻变RAM(RRAM)、铁电RAM(FRAM)等。快闪存储器被分类成或非(NOR)型和与非(NAND)型。
快闪存储器件可以被分类成存储串水平地形成在半导体衬底上的二维半导体器件。快闪存储器件也可以被分类成存储串垂直地形成在半导体衬底上的三维半导体器件。
可以设计三维半导体器件来解决二维半导体器件的限制。这些限制可涉及二维半导体器件可以提供的集成度。这样，三维半导体器件可以被设计成具有垂直地形成在半导体衬底上的多个存储串。存储串包括串联耦接在位线和源极线之间的漏极选择晶体管、存储器单元和源极选择晶体管。
发明内容
在一个实施例中，一种半导体存储器件可以包括存储器单元阵列，其具有多个存储串，每个存储串包括漏极选择晶体管、多个漏极侧存储器单元、管道晶体管、多个源极侧存储器单元和源极选择晶体管。所述半导体存储器件还可以包括：外围电路，其适用于将包括擦除验证电压的多个操作电压提供至多个存储串；以及控制逻辑部，其适用于控制外围电路以在执行擦除验证操作时，根据在多个漏极侧存储器单元和多个源极侧存储器单元中选中的存储器单元与管道晶体管之间的距离，来调整施加至选中的存储器单元的擦除验证电压的电压电平。
在一个实施例中，一种半导体存储器件可以包括存储器单元阵列，其具有多个存储串，每个存储串包括漏极选择晶体管、多个漏极侧存储器单元、管道晶体管、多个源极侧存储器单元和源极选择晶体管。所述半导体存储器件还可以包括：外围电路，其适用于将包括擦除验证电压的多个操作电压提供至存储串；以及控制逻辑部，其适用于控制外围电路以在执行读取操作时，根据管道晶体管与在多个漏极侧存储器单元和多个源极侧存储器单元中选中的存储器单元之间的距离，来调整施加至管道晶体管的管道晶体管操作电压的电压电平。
在一个实施例中，一种半导体存储器件的操作方法可以包括以下步骤：在执行读取操作时，施加读取电压至在存储器单元串的多个存储器单元中选中的存储器单元，以及施加通过电压至未选中的存储器单元。所述操作方法还可以包括以下步骤：在选中的存储器单元与源极选择晶体管或漏极选择晶体管相邻时，施加第一电压至存储器单元串的管道晶体管；以及在选中的存储器单元与管道晶体管相邻时，施加第二电压至管道晶体管。
附图说明
图1是说明表示根据一个实施例的半导体存储器件的框图。
图2是说明表示根据一个实施例的半导体存储器件的存储器单元阵列的立体图。
图3是说明表示根据一个实施例的半导体存储器件的存储串的电路图。
图4是表示用于说明具有U形状的沟道层的存储串的器件的截面图。
图5是用于说明表示根据一个实施例的半导体存储器件的擦除验证操作的信号的波形图。
图6是用于说明表示根据一个实施例的半导体存储器件的读取操作的信号的波形图。
图7是说明表示包括图1中所示的半导体存储器件的存储系统的框图。
图8是说明表示图7中所示的存储系统的应用实例的框图。
图9是说明表示包括参照图8描述的存储系统的计算系统的框图。
具体实施方式
在下文中，将参照附图更详细地描述各种实施例。提供附图以使得本领域技术人员理解本公开的实施例的范围。然而，实施例可以采用不同的方式实施，而不应解释为限于本文中所列的实施例。确切地说，提供这些实施例使得本公开充分与完整，并向本领域技术人员充分地传达本发明的范围。
在本说明书中，当一个元件被提及与另一个元件“耦接”时，其包括所述元件与另一个元件“直接耦接”，或者经由其它中间元件与另一个元件“间接耦接”。在本说明书中，当某个部件“包括”某个组件时，其意味着还可以包括另一个组件，而不排除其他组件，除非另有限定。
各个实施例可以涉及，例如但不限于，一种三维半导体存储器件及其操作方法，其中当执行擦除验证操作和读取操作时可以改善存储器单元的阈值电压特性的恶化。
图1是说明表示根据一个实施例的半导体存储器件的框图。
参见图1，半导体存储器件100可以包括存储器单元阵列110、地址译码器120和读取/写入电路130。半导体存储器件100还可以包括控制逻辑部140和电压发生部分150。
存储器单元阵列110可以包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz通过字线WL与地址译码器120耦接。多个存储块BLK1至BLKz通过位线BL1至BLm与读取/写入电路130耦接。多个存储块BLK1至BLKz中的每个可以包括多个存储器单元。根据一个实施例，多个存储器单元可以是非易失性存储器单元。多个存储器单元中与同一字线耦接的存储器单元被定义为一页。换言之，存储器单元阵列110包括多个页。
此外，存储器单元阵列110中的多个存储块BLK1至BLKz中的每个可以包括多个存储串。多个存储串中的每个包括漏极选择晶体管、多个漏极侧存储器单元和管道晶体管。多个存储串中的每个还可以包括串联耦接在位线和源极线之间的多个源极侧存储器单元和源极选择晶体管。
地址译码器120、读取/写入电路130和电压发生部分150可以作为用于驱动存储器单元阵列110的外围电路来操作。
地址译码器120通过字线WL与存储器单元阵列110耦接。地址译码器120响应于控制逻辑部140的控制而操作。地址译码器120通过半导体存储器件100中的输入/输出缓冲器(未示出)来接收地址ADDR。
地址译码器120在执行擦除验证操作时，将接收的地址ADDR中的行地址译码，并根据译码的行地址将从电压发生部分150中产生的验证电压Vverify、通过电压Vpass、管道晶体管操作电压PCG和多个操作电压施加至存储器单元阵列110中的多个漏极侧存储器单元、源极侧存储器单元、漏极选择晶体管和源极选择晶体管以及管道晶体管。此外，地址译码器120在执行读取操作时，将接收的地址ADDR中的行地址译码，并根据译码的行地址将从电压发生部分150中产生的读取电压Vread、通过电压Vpass、管道晶体管操作电压PCG和多个操作电压施加至存储器单元阵列110中的多个漏极侧存储器单元、源极侧存储器单元、漏极选择晶体管和源极选择晶体管以及管道晶体管。
当执行读取操作时，地址译码器120将接收的地址ADDR中的列地址译码。地址译码器120将译码的列地址Yi传送至读取/写入电路130。
半导体存储器件100的读取操作以页为单位来执行。在请求读取操作时接收的地址ADRR包括块地址、行地址和列地址。地址译码器120根据块地址和行地址来选择一个存储块和一个字线。列地址由地址译码器120来译码，并被提供至读取/写入电路130。
地址译码器120可以包括块译码器、行译码器、列译码器以及地址缓冲器等。
读取/写入电路130可以包括多个页缓冲器PB1至PBm。多个页缓冲器PB1至PBm通过位线BL1至BLm与存储器单元阵列110耦接。多个页缓冲器PB1至PBm中的每个感测存储器单元阵列110中的位线BL1至BLm的电压电平，并在执行擦除验证操作时验证存储器单元是否被擦除。当执行读取操作时，多个页缓冲器PB1至PBm中的每个通过感测存储器单元阵列110中的位线BL1至BLm的电压电平来对储存在存储器单元中的数据进行感测和储存。此外，在执行擦除验证操作和读取操作时，多个页缓冲器PB1至PBm中的每个在感测位线BL1至BLm的电压电平之前将位线BL1至BLm的电压电平预充电。
读取/写入电路130响应于控制逻辑部140的控制而操作。
根据一个实施例，读取/写入电路130可以包括页缓冲器(或页寄存器)和列选择电路等。
控制逻辑部140与地址译码器120、读取/写入电路130和电压发生部分150耦接。控制逻辑部140通过半导体存储器件100中的输入/输出缓冲器(未示出)来接收命令CMD。控制逻辑部140响应于命令CMD而控制半导体存储器件100的整体操作。控制逻辑部140控制电压发生部分150，在执行擦除验证操作时根据选中的存储器单元的位置来调整施加至选中的存储器单元的验证电压Vverify的电压电平，而在执行读取操作时根据选中的存储器单元的位置来调整施加至选中的存储器单元的管道晶体管操作电压PCG的电压电平。当执行擦除验证操作时，控制逻辑部140控制电压发生部分150来将多个存储器单元分类成多个存储器单元组，并且产生用于每个存储器单元组的不同的验证电压Vverify。控制逻辑部140控制电压发生部分150来将多个存储器单元分类成多个存储器单元组，并且将管道晶体管操作电压PCG施加至管道晶体管，所述管道晶体管操作电压PCG在与相应的存储器单元组相对应的不同管道晶体管操作电压PCG中对应于具有选中的存储器单元的存储器单元组。控制逻辑部140控制电压发生部分150根据编程/擦除循环的次数和读取操作的次数来调整验证电压Vverify的电压电平和管道晶体管操作电压PCG的电压电平。控制逻辑部140可以包括用于对编程/擦除循环的次数和读取操作的次数计数的计数器。
控制逻辑部140可以控制电压发生部分150来产生验证电压Vverify、读取电压Vread、通过电压Vpass、管道晶体管操作电压PCG和多个操作电压。
图2是说明表示根据一个实施例的半导体存储器件的存储器单元阵列的立体图。然而，为了便于描述省略了层间绝缘层。
参见图2，存储器单元阵列包括布置在第一方向I-I’和与第一方向I-I’交叉的第二方向II-II’上的U形状的沟道层CH。这里，U形状的沟道层CH包括形成在管道栅PG中的管道沟道层P_CH，和与管道沟道层P_CH耦接的包括源极侧沟道层S_CH和漏极侧沟道层D_CH的对。
半导体存储器件包括在管道栅PG上沿着源极侧沟道层S_CH层叠的源极侧字线层S_WL。半导体存储器件包括在管道栅PG上沿着漏极侧沟道层D_CH层叠的漏极侧字线层D_WL。这里，源极选择线层SSL层叠在源极侧字线层S_WL上。另外，漏极选择线DSL层叠在漏极侧字线层D_WL上。在这些情况下，虚设字线层(未示出)可以层叠在漏极侧字线层D_WL和漏极选择线层DSL之间。另外，虚设字线层(未示出)可以层叠在源极侧字线层S_WL和源极选择线层SSL之间。
根据具有上述结构的半导体存储器件，存储器单元沿着U形状的沟道层CH层叠，漏极选择晶体管和源极选择晶体管分别被提供在U形状的沟道层CH的两个端部处，以及设置在U形状中的底部的存储串处的管道栅PG被设置在存储器单元的中间位置处且作为管道晶体管来操作。
此外，半导体存储器件具有与漏极侧沟道层D_CH耦接且在第一方向I-I’上延伸的位线层BL，以及与源极侧沟道层S_CH耦接且在第二方向II-II’上延伸的源极线层SL。
图3是说明表示根据一个实施例的半导体存储器件的存储串的电路图。
参见图3，存储串可以包括串联耦接在位线BL和源极线SL之间的漏极选择晶体管DST、多个存储器单元MC0至MCn(其中n是大于0的自然数)、管道晶体管PT以及源极选择晶体管SST。多个存储器单元MC0至MCn中设置在漏极选择晶体管DST和管道晶体管PT之间的多个存储器单元MCp+1至MCn(其中，p是大于或等于0的自然数)可以被定义为漏极侧存储器单元，且多个存储器单元MC0至MCn中设置在源极选择晶体管SST和管道晶体管PT之间的多个存储器单元MC0至MCp可以被定义为源极侧存储器单元。
漏极选择晶体管DST的栅极与漏极选择线DSL耦接。源极选择晶体管SST的栅极与源极选择线SSL耦接。多个存储器单元MC0至MCn的栅极分别与多个字线WL0至WLn(其中，n是大于0的自然数)耦接。管道晶体管PT的栅极与管道晶体管栅极线耦接，使得可以向其施加从图1所示的电压发生部分150产生的管道晶体管操作电压PCG。
图4是表示用于说明具有U形状的沟道层的存储串的器件的截面图。
参见图4，U形沟道层Channel的一个端部与位线BL耦接，且U形状的沟道层Channel的另一个端部与源极线SL耦接。U形状的沟道层Channel的形成在管道栅PG中的部分作为管道晶体管操作。
存储串包括在管道栅PG上沿着U形状的沟道层Channel层叠的多个字线层WL0至WLP、以及WLp+1至WLn。漏极选择线DSL形成在与位线BL耦接的U形状的沟道层Channel的端部处，而源极选择线SSL形成在与源极线SL耦接的U形状的沟道层Channel的端部处。U形状的沟道层Channel的表面可以被形成为具有其上覆盖有存储层ONO的结构。
在制造过程中通过以下步骤来形成上述的U形沟道层Channel：交替地层叠多个材料层，通过刻蚀多个材料层来形成U形状的插塞孔，以及利用沟道材料来填充U形状的插塞孔。当形成U形状的插塞孔时，上孔的开口部分的临界尺寸CD1(即，第一临界尺寸)大于下孔的开口部分的临界尺寸CD2(即，第二临界尺寸)。因而，与管道栅PG相邻的存储器单元、以及与源极选择线SSL和漏极选择线DSL相邻的存储器单元具有不同的阈值电压特性。例如，当执行擦除操作时，与管道栅PG相邻的存储器单元具有阈值电压迅速改变的快速单元特性(fast cell characteristics)。另外，例如，与源极选择线SSL和漏极选择线DSL相邻的存储器单元具有阈值电压相对较慢改变的缓慢单元特性(slow cell characteristics)。这种特性差异可以随着编程/擦除操作(E/W循环)的次数、和读取操作的次数逐渐增加而增加。
图5是用于说明表示根据一个实施例的半导体存储器件的擦除验证操作的信号的波形图。
将参照图1至图5来描述根据一个实施例的擦除验证操作。
控制逻辑部140在执行擦除验证操作时，通过控制电压发生部分150来产生包括验证电压Vverify、通过电压Vpass和管道晶体管操作电压PCG的多个操作电压。
当执行擦除验证操作时，施加接地电压0V至存储器单元阵列110的源极线SL。
从控制电压发生部分150产生的验证电压Vverify、通过电压Vpass和管道晶体管操作电压PCG通过地址译码器120被施加至存储器单元阵列110。例如，施加验证电压Vverify至从多个字线WL中选中的字线Sel.WL，并且施加通过电压Vpass至未选中的字线。此外，被施加至管道晶体管PT的管道晶体管操作电压PCG可以与通过电压Vpass相同。因此，除了选中的存储器单元以外的其他的存储器单元以及管道晶体管PT导通，施加有验证电压Vverify的选中的存储器单元根据阈值电压值导通或关断，使得执行验证操作。
控制逻辑部140控制电压发生部分150，来根据选中的存储器单元的位置调整从电压发生部分150产生的验证电压Vverify的电压电平。例如，当选中的存储器单元是与管道晶体管PT相邻的存储器单元(例如，MCp或MCp+1)时，电压发生部分150产生验证电压Vverify作为第一电压V1，并通过随着选中的存储器单元被设置成更加远离管道晶体管PT而将验证电压Vverify增加ΔV来产生第二电压V1+ΔV至V1+nΔV。换言之，控制逻辑部140控制电压发生部分150，使得被施加至与漏极选择晶体管DST或源极选择晶体管SST相邻的存储器单元的验证电压Vverify的电压电平可以高于被施加至与管道晶体管PT相邻的存储器单元的验证电压Vverify的电压电平。
读取/写入电路130利用预充电电压VPRE-Vth来对位线BL充电。
随后，读取/写入电路130感测预充电的位线BL的电压电平变化，使得执行存储器单元的擦除验证电压。
如上所述，根据本发明的擦除验证操作，随着选中的存储器单元被设置成更加远离管道晶体管PT，验证电压Vverify被增加ΔV且被施加。在具有三维结构的半导体存储器件中，通过调整擦除验证电压Vverify来执行擦除验证操作，以防止出现读取/编程干扰现象，所述读取/编程干扰现象是根据具有全围栅(GAA)结构的存储器单元的位置，阈值电压变化差异引起的。
为了降低在与漏极选择晶体管DST相邻的存储器单元上的传递干扰，和漏极选择晶体管DST相邻的存储器单元的验证电压Vverify被施加比和源极选择晶体管SST相邻的存储器单元更高的电平。
存储器单元的上述恶化特性可以随着编程/擦除循环和读取操作的次数增加而增加。因而，控制逻辑部140可以随着编程/擦除循环和读取的次数增加来调整和施加值ΔV。
尽管在实施例中具有不同电压电平的验证电压Vverify被施加至不同的存储器单元，但是多个漏极侧存储器单元MCp+1至MCn以及多个源极侧存储器单元MC0至MCp可以被分类成多个存储器单元组，且具有不同电压电平的验证电压Vverify可以被施加至多个存储器单元组，使得可以执行擦除验证操作。
图6是用于说明表示根据一个实施例的半导体存储器件的读取操作的信号的波形图。
参见图1至4和6，将描述根据一个实施例的读取操作。
控制逻辑部140在执行读取操作时通过控制电压发生部分150来产生包括读取电压Vread、通过电压Vpass、管道晶体管操作电压PCG的多个操作电压。
当执行读取操作时，施加接地电压0V至存储器单元阵列110的源极线SL。
通过地址译码器120来施加从控制电压发生部分150产生的读取电压Vread、通过电压Vpass和管道晶体管操作电压PCG至存储器单元阵列110。例如，施加读取电压Vread至多个字线WL中选中的字线Sel.WL，并且施加通过电压Vpass至未选中的字线。因此，除了选中的存储器单元以外的其他存储器单元导通，而施加有读取电压Vread的选中的存储器单元根据阈值电压值而导通或关断，使得执行读取操作。
在这些情况下，控制逻辑部140控制电压发生部分150来根据选中的存储器单元的位置调整从电压发生部分150产生的管道晶体管操作电压PCG的电压电平。例如，当选中的存储器单元是被设置成远离管道晶体管PT且与漏极选择晶体管DST或源极选择晶体管SST相邻的存储器单元(例如，MC0或MCn)时，电压发生部分150产生管道晶体管操作电压PCG作为第一电压V2，且随着选中的存储器单元更靠近管道晶体管PT通过将管道晶体管操作电压PCG增加ΔV来产生第二电压V2+ΔV至V2+nΔV。控制逻辑部140控制电压发生部分150，使得管道晶体管操作电压PCG可以随着选中的存储器单元更靠近管道晶体管PT而增加。
读取/写入电路130可以利用预充电电压VPRE-Vth来对位线BL进行充电。
随后，读取/写入电路130感测预充电的位线BL的电压电平变化，使得可以执行存储器单元的读取操作。
如上所述，根据一个实施例的读取操作，随着选中的存储器单元更靠近管道晶体管PT，管道晶体管操作电压PCG被增加ΔV且被施加。在这种三维结构的半导体存储器件中，可以通过调整管道晶体管操作电压PCG来改善读取干扰现象，读取干扰现象是电场根据具有全围栅(GAA)结构的存储器单元的位置而变化。
此外，为了降低与漏极选择晶体管DST相邻的存储器单元上的传递干扰，可以进行控制使得在选中的存储器单元与漏极选择晶体管DST相邻时施加的管道晶体管操作电压PCG的电压电平高于在选中的存储器单元与源极选择晶体管SST相邻时施加的管道晶体管操作电平PCG的电压电平。
存储器单元的上述恶化特性可以随着编程/擦除循环和读取操作的次数增加而增加。因而，控制逻辑部140可以随着编程/擦除循环和读取操作的次数增加来调整和施加值ΔV。
尽管在实施例中施加具有不同电压电平的管道晶体管操作电压PCG至每个选中的存储器单元，但是多个漏极侧存储器单元MCp+1至MCn以及多个源极侧存储器单元MC0至MCp可以被分类成多个存储器单元组，且在对应于多个存储器单元组的不同管道晶体管操作电压PCG中的与具有选中的存储器单元的存储器单元组对应的管道晶体管操作电压PCG可以被施加至管道晶体管。
图7是说明表示包括图1中所示的半导体存储器件的存储系统的框图。
参见图7，存储系统1000可以包括半导体存储器件100和控制器1100。
半导体存储器件100可以采用与参照图1描述的相同的方式来配置和操作。在下文中，将省略对其的重复描述。
控制器1100可以与主机Host和半导体存储器件100耦接。控制器1100响应于来自主机Host的请求而访问半导体存储器件100。例如，控制器1100可以控制半导体存储器件100的读取操作、写入操作、擦除操作以及后台操作。控制器1100提供半导体存储器件100与主机Host之间的接口。控制器1100驱动固件以控制半导体存储器件100。
控制器1100可以包括随机存取存储器(RAM)1110、处理单元1120、主机接口1130、存储器接口1140以及错误校正块1150。RAM 1110可以用作以下中的至少一种：处理单元1120的操作存储器、半导体存储器件100与主机Host之间的高速缓冲存储器、以及半导体存储器件100与主机Host之间的缓冲存储器。处理单元1120控制控制器1100的整体操作。另外，当执行写入操作时，控制器1100可以暂时储存从主机Host提供的程序数据。
主机接口1130可以包括用于在主机Host与控制器1100之间交换数据的协议。根据一个实施例，控制器1100经由以下各种接口协议中的至少一种与主机Host通信，例如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI-快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机系统接口(SCSI)协议、增强型小型硬盘接口(ESDI)协议、集成驱动电子(IDE)协议、以及私有协议等。
存储器接口1140是与半导体存储器件100的接口。例如，存储器接口1140可以包括与非(NAND)接口和或非(NOR)接口。
错误校正块1150利用错误校正码(ECC)来检测并校正从半导体存储器件100接收的数据中的错误。处理单元1120可以根据错误校正块1150的错误检测结果来调整读取电压，并控制半导体存储器件100以执行重新读取操作。根据一个实施例，错误校正块1150可以被提供作为控制器1100的部件。
控制器1100和半导体存储器件100可以被集成在一个半导体器件中。根据一个实施例中，控制器1100和半导体存储器件100可以被集成在一个半导体器件中且形成存储卡。例如，控制器1100和半导体存储器件100被集成在一个半导体器件中且可以配置为如下的存储卡，诸如个人计算机(PC)卡(个人计算机存储卡国际协会(PCMCIA))、紧凑闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒、MMC(尺寸缩小的MMC(RS-MMC)、MMCmicro)、安全数字(SD)卡(迷你SD、微型SD、SD高容量(SDHC))、通用快闪存储(UFS)等。
控制器1100和半导体存储器件100被集成在一个半导体器件中且可以配置成固态驱动器(SSD)。SSD可以包括被配置成将数据储存在半导体存储器中的储存器件。当存储系统1000用作SSD时，可以创新性地提高与存储系统1000耦接的主机Host的操作速度。
在一个实施例中，存储系统1000可以被提供作为诸如计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航设备、黑盒子(black box)、数码照相机、三维(3D)电视机、数字录音机、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器的电子设备、用于无线发送/接收信息的设备、包括在家庭网络的各种电子设备中的至少一种、包括在计算机网络的各种电子设备中的至少一种、包括在远程网络的各种电子设备中的至少一种、RFID设备的各种部件中的至少一种，包括在计算系统的各种部件中的至少一种等。
根据一个实施例，半导体存储器件100或存储系统1000可以利用各种封装类型来安装。例如，半导体存储器件100或存储系统1000可以利用诸如以下的方式来封装，并且可以被安装，诸如：封装体上封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、华夫包式管芯(die in waffle pack)、晶片形式管芯(die in wafer form)、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外型封装(SOIC)、紧缩小外型封装(SSOP)、薄型小外型封装(TSOP)、薄型四方扁平封装(TQFP)、系统级封装(SIP)、多芯片封装(MCP)、晶片级制造封装(WFP)、晶片级处理层叠封装(WSP)等。
图8是说明表示图7中所示的存储系统的应用实例的框图。
参见图8，存储系统2000可以包括半导体存储器件2100和控制器2200。半导体存储器件2100可以包括多个半导体存储芯片。多个半导体存储芯片可以分成多个组。
在图8中，多个组被示出为分别经由第一通道CH1至第k通道CHk与控制器2200通信。每个半导体存储芯片被配置和操作为参照图1描述的半导体存储器件100中的一个部件。
每个组通过一个公共通道与控制器2200通信。控制器2200被配置为以上参照图7描述的控制器1100，且通过多个通道CH1至CHk来控制半导体存储器件2100的多个存储芯片。
图9是说明表示包括参照图8描述的存储系统的计算系统的框图。
参见图9，计算系统3000可以包括中央处理单元3100、随机存取存储器(RAM)3200、用户接口3300、电源3400、系统总线3500以及存储系统2000。
存储系统2000经由系统总线3500与中央处理单元3100、RAM3200、用户接口3300以及电源3400电连接。经由用户接口3300提供的数据或者通过中央处理单元3100处理的数据可以被储存在存储系统2000中。
在图9中，半导体存储器件2100被示为经由控制器2200与系统总线3500耦接。然而，半导体存储器件2100可以与系统总线3500直接耦接。控制器2200的功能可以通过中央处理单元3100和RAM3200来执行。
在图9中，提供了参照图8描述的存储系统2000。然而，存储系统2000可以由参照图7描述的存储系统1000来替代。根据一个实施例，计算系统3000可以包括参照图7和图8描述的所有存储系统1000和存储系统2000。
根据一个实施例，在执行半导体存储器件的擦除验证操作时，可以通过将不同的验证电压施加至不同的字线来改善存储器单元的读取干扰和编程干扰；并且在执行半导体存储器件的读取操作时，可以通过将不同的操作电压施加至包括在单元串中的管道晶体管来降低存储器单元的读取干扰。
在附图和说明书中公开了各种实施例，并且尽管利用了特定的术语，但是它们仅是一般性的和描述性的意义，而不是出于限制的目的。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种半导体存储器件，包括：
存储器单元阵列，其具有多个存储串，所述多个存储串中的每个包括漏极选择晶体管、多个漏极侧存储器单元、管道晶体管、多个源极侧存储器单元和源极选择晶体管；
外围电路，其适用于将包括擦除验证电压的多个操作电压提供至所述多个存储串；以及
控制逻辑部，其适用于控制所述外围电路以在执行擦除验证操作时，根据在所述多个漏极侧存储器单元和所述多个源极侧存储器单元中选中的存储器单元与所述管道晶体管之间的距离，来调整施加至所述选中的存储器单元的所述擦除验证电压的电压电平。
技术方案2.如技术方案1所述的半导体存储器件，其中，所述擦除验证电压随着所述选中的存储器单元更靠近所述管道晶体管而减小。
技术方案3.如技术方案1所述的半导体存储器件，其中，所述存储串具有U形状的沟道层结构。
技术方案4.如技术方案3所述的半导体存储器件，其中，所述U形状的沟道层结构具有比第二临界尺寸更大的第一临界尺寸。
技术方案5.如技术方案1所述的半导体存储器件，其中，所述外围电路将所述多个漏极侧存储器单元和所述多个源极侧存储器单元分成多个存储器单元组，以及产生并施加不同的擦除验证电压至所述多个存储器单元组。
技术方案6.如技术方案1所述的半导体存储器件，其中，所述外围电路将所述擦除验证电压施加至所述选中的存储器单元，将通过电压施加至除了所述选中的存储器单元以外的其他存储器单元，以及将管道晶体管操作电压施加至所述管道晶体管。
技术方案7.如技术方案6所述的半导体存储器件，其中，所述管道晶体管操作电压具有与所述通过电压相同的电压电平。
技术方案8.如技术方案1所述的半导体存储器件，其中，所述外围电路包括：
电压发生部分，其适用于响应于所述控制逻辑部的控制而产生包括所述擦除验证电压的多个操作电压；
地址译码器，其适用于将包括所述擦除验证电压的所述多个操作电压提供至所述存储器单元阵列；以及
读取/写入电路，其与所述存储器单元阵列的位线耦接，其中，所述读取/写入电路适用于将所述位线预充电或者感测所述位线的电压电平。
技术方案9.如技术方案1所述的半导体存储器件，其中，所述控制逻辑部控制所述外围电路以随着编程/擦除循环和读取操作的次数增加来调整所述擦除验证电压。
技术方案10.如技术方案9所述的半导体存储器件，其中，所述控制逻辑部控制所述外围电路以随着编程/擦除循环和读取操作的次数增加来增加所述擦除验证电压。
技术方案11.如技术方案1所述的半导体存储器件，其中，所述控制逻辑部控制所述外围电路，以在所述选中的存储器单元被设置在所述漏极选择晶体管和所述管道晶体管之间时，随着所述选中的存储器单元更靠近所述漏极选择晶体管而逐步地增加所述擦除验证电压，而在所述选中的存储器单元被设置在所述源极选择晶体管和所述管道晶体管之间时，随着所述选中的存储器单元更靠近所述源极选择晶体管而逐步地增加所述擦除验证电压。
技术方案12.一种半导体存储器件，包括：
存储器单元阵列，其具有多个存储串，所述多个存储串中的每个包括漏极选择晶体管、多个漏极侧存储器单元、管道晶体管、多个源极侧存储器单元和源极选择晶体管；
外围电路，其适用于将包括擦除验证电压的多个操作电压提供至所述存储串；以及
控制逻辑部，其适用于控制所述外围电路以在执行读取操作时，根据所述管道晶体管与在所述多个漏极侧存储器单元和所述多个源极侧存储器单元中选中的存储器单元之间的距离，来调整施加至所述管道晶体管的管道晶体管操作电压的电压电平。
技术方案13.如技术方案12所述的半导体存储器件，其中，所述控制逻辑部随着所述选中的存储器单元更靠近所述管道晶体管来增加所述管道晶体管操作电压。
技术方案14.如技术方案12所述的半导体存储器件，其中，所述控制逻辑部控制所述外围电路以随着编程/擦除循环和读取操作的次数逐渐增加来逐步地增加所述管道晶体管操作电压。
技术方案15.如技术方案12所述的半导体存储器件，其中，所述控制逻辑部控制所述外围电路以随着所述选中的存储器单元更靠近所述漏极选择晶体管来逐步地增加所述管道晶体管操作电压。
技术方案16.如技术方案12所述的半导体存储器件，其中，所述存储串具有U形状的沟道层结构。
技术方案17.如技术方案12所述的半导体存储器件，其中，所述外围电路将所述读取电压施加至所述选中的存储器单元，且将通过电压施加至除了所述选中的存储器单元以外的其他存储器单元。
技术方案18.如技术方案12所述的半导体存储器件，其中，所述外围电路将所述多个漏极侧存储器单元和所述多个源极侧存储器单元分类成多个存储器单元组，并且将所述管道晶体管操作电压施加至所述管道晶体管，所述管道晶体管操作电压在与所述多个存储器单元组相对应的不同管道晶体管操作电压之中对应于具有所述选中的存储器单元的所述存储器单元组。
技术方案19.如技术方案12所述的半导体存储器件，其中，所述存储器单元串具有U形状的沟道层结构，且包括串联连接在源极选择晶体管和漏极选择晶体管之间的源极侧存储器单元、管道晶体管和漏极侧存储器单元。
技术方案20.一种半导体存储器件的操作方法，所述操作方法包括以下步骤：
在执行读取操作时，施加读取电压至在存储器单元串的多个存储器单元之中选中的存储器单元，并且施加通过电压至未选中的存储器单元；
在所述选中的存储器单元与源极选择晶体管或漏极选择晶体管相邻时，施加第一电压至所述存储器单元串的管道晶体管；以及
在所述选中的存储器单元与所述管道晶体管相邻时，施加第二电压至所述管道晶体管。
技术方案21.如技术方案20所述的操作方法，其中，所述第一电压高于所述第二电压。
技术方案22.如技术方案20所述的操作方法，其中，在所述选中的存储器单元与所述源极选择晶体管相邻时施加第三电压至所述管道晶体管，在所述选中的存储器单元与所述漏极选择晶体管相邻时施加第四电压至所述管道晶体管，其中，所述第三电压低于所述第四电压。

Claims (22)

1.一种半导体存储器件，包括：
存储器单元阵列，其具有多个存储串，所述多个存储串中的每个包括漏极选择晶体管、多个漏极侧存储器单元、管道晶体管、多个源极侧存储器单元和源极选择晶体管；
外围电路，其被配置成将包括擦除验证电压的多个操作电压提供至所述多个存储串；以及
控制逻辑部，其被配置成控制所述外围电路以：在执行擦除验证操作时，针对具有选中的存储器单元的存储串，根据在所述多个漏极侧存储器单元和所述多个源极侧存储器单元中的所述选中的存储器单元与所述管道晶体管之间的距离，来调整施加至所述选中的存储器单元的所述擦除验证电压的电压电平。
2.如权利要求1所述的半导体存储器件，其中，所述擦除验证电压随着所述选中的存储器单元更靠近所述管道晶体管而减小。
3.如权利要求1所述的半导体存储器件，其中，所述存储串具有U形状的沟道层结构。
4.如权利要求3所述的半导体存储器件，其中，所述U形状的沟道层结构具有比第二临界尺寸更大的第一临界尺寸。
5.如权利要求1所述的半导体存储器件，其中，所述外围电路将所述多个漏极侧存储器单元和所述多个源极侧存储器单元分成多个存储器单元组，以及产生并施加不同的擦除验证电压至所述多个存储器单元组。
6.如权利要求1所述的半导体存储器件，其中，所述外围电路将所述擦除验证电压施加至所述选中的存储器单元，将通过电压施加至除了所述选中的存储器单元以外的其他存储器单元，以及将管道晶体管操作电压施加至所述管道晶体管。
7.如权利要求6所述的半导体存储器件，其中，所述管道晶体管操作电压具有与所述通过电压相同的电压电平。
8.如权利要求1所述的半导体存储器件，其中，所述外围电路包括：
电压发生部分，其适用于响应于所述控制逻辑部的控制而产生包括所述擦除验证电压的多个操作电压；
地址译码器，其适用于将包括所述擦除验证电压的所述多个操作电压提供至所述存储器单元阵列；以及
读取/写入电路，其与所述存储器单元阵列的位线耦接，其中，所述读取/写入电路适用于将所述位线预充电或者感测所述位线的电压电平。
9.如权利要求1所述的半导体存储器件，其中，所述控制逻辑部控制所述外围电路以随着编程/擦除循环和读取操作的次数增加来调整所述擦除验证电压。
10.如权利要求9所述的半导体存储器件，其中，所述控制逻辑部控制所述外围电路以随着编程/擦除循环和读取操作的次数增加来增加所述擦除验证电压。
11.如权利要求1所述的半导体存储器件，其中，所述控制逻辑部控制所述外围电路，以在所述选中的存储器单元被设置在所述漏极选择晶体管和所述管道晶体管之间时，随着所述选中的存储器单元更靠近所述漏极选择晶体管而逐步地增加所述擦除验证电压，而在所述选中的存储器单元被设置在所述源极选择晶体管和所述管道晶体管之间时，随着所述选中的存储器单元更靠近所述源极选择晶体管而逐步地增加所述擦除验证电压。
12.一种半导体存储器件，包括：
存储器单元阵列，其具有多个存储串，所述多个存储串中的每个包括漏极选择晶体管、多个漏极侧存储器单元、管道晶体管、多个源极侧存储器单元和源极选择晶体管；
外围电路，其被配置成将包括读取电压的多个操作电压提供至所述存储串；以及
控制逻辑部，其被配置成控制所述外围电路以：在执行读取操作时，根据所述管道晶体管与在所述多个漏极侧存储器单元和所述多个源极侧存储器单元中选中的存储器单元之间的距离，来调整施加至所述管道晶体管的管道晶体管操作电压的电压电平。
13.如权利要求12所述的半导体存储器件，其中，所述控制逻辑部随着所述选中的存储器单元更靠近所述管道晶体管来增加所述管道晶体管操作电压。
14.如权利要求12所述的半导体存储器件，其中，所述控制逻辑部控制所述外围电路以随着编程/擦除循环和读取操作的次数逐渐增加来逐步地增加所述管道晶体管操作电压。
15.如权利要求12所述的半导体存储器件，其中，所述控制逻辑部控制所述外围电路以随着所述选中的存储器单元更靠近所述漏极选择晶体管来逐步地增加所述管道晶体管操作电压。
16.如权利要求12所述的半导体存储器件，其中，所述存储串具有U形状的沟道层结构。
17.如权利要求12所述的半导体存储器件，其中，所述外围电路将所述读取电压施加至所述选中的存储器单元，且将通过电压施加至除了所述选中的存储器单元以外的其他存储器单元。
18.如权利要求12所述的半导体存储器件，其中，所述外围电路将所述多个漏极侧存储器单元和所述多个源极侧存储器单元分类成多个存储器单元组，并且将所述管道晶体管操作电压施加至所述管道晶体管，所述管道晶体管操作电压在与所述多个存储器单元组相对应的不同管道晶体管操作电压之中对应于具有所述选中的存储器单元的所述存储器单元组。
19.如权利要求12所述的半导体存储器件，其中，所述存储串具有U形状的沟道层结构，且包括串联连接在源极选择晶体管和漏极选择晶体管之间的源极侧存储器单元、管道晶体管和漏极侧存储器单元。
20.一种半导体存储器件的操作方法，所述半导体存储器件包括存储器单元串，所述存储器单元串包括漏极选择晶体管、多个漏极侧存储器单元、管道晶体管、多个源极侧存储器单元和源极选择晶体管，所述操作方法包括以下步骤：
在执行读取操作时，施加读取电压至在存储器单元串的所述多个漏极侧存储器单元和所述多个源极侧存储器单元之中选中的存储器单元，并且施加通过电压至未选中的存储器单元；
在所述选中的存储器单元与源极选择晶体管相邻时，施加第一电压至所述存储器单元串的管道晶体管；以及
在所述选中的存储器单元与所述管道晶体管相邻时，施加第二电压至所述管道晶体管。
21.如权利要求20所述的操作方法，其中，所述第一电压高于所述第二电压。
22.如权利要求20所述的操作方法，还包括：
在所述选中的存储器单元与漏极选择晶体管相邻时施加第三电压至所述管道晶体管，其中，所述第三电压大于所述第一电压。
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