KR102422252B1 - 메모리 장치 - Google Patents

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Abstract

본 발명의 실시 예에 따른 메모리 장치는 제1 하프 메모리 블록 및 제2 하프 메모리 블록을 포함하는 플레인; 상기 제1 하프 메모리 블록과 상기 제2 하프 메모리 블록 사이에 배치되고, 서로 상반된 방향으로 연장된 제1 비트 라인과 제2 비트 라인을 통해 상기 제1 하프 메모리 블록과 상기 제2 하프 메모리 블록에 연결된 읽기/쓰기 회로; 및 제1 블록 선택 신호에 의해 상기 제1 하프 메모리 블록 및 상기 제2 하프 메모리 블록을 동시에 선택하는 제1 로우 디코더 그룹을 포함할 수 있다.

Description

메모리 장치{MEMORY DEVICE}
본 발명은 메모리 장치에 관한 것으로, 보다 구체적으로 3차원 셀 어레이를 포함하는 메모리 장치에 관한 것이다.
메모리 장치는 데이터를 저장할 수 있는 다수의 메모리 셀들을 포함할 수 있다. 반도체 장치의 고집적화를 위해 메모리 셀들은 3차원으로 배열될 수 있다.
3차원으로 배열된 메모리 셀들은 수직방향으로 연장된 채널막들을 통해 연결될 수 있다. 메모리 셀 어레이의 집적도를 높이기 위해 채널막들은 지그재그로 배열될 수 있다. 이 경우, 채널막들에 연결되는 비트 라인들간 배치 피치를 확보하기 어렵고, 비트 라인의 배치 마진이 부족해질 수 있다.
본 발명의 실시 예는 3차원 메모리 셀 어레이에 연결된 비트 라인들의 배치 자유도를 증가시킬 수 있는 메모리 장치를 제공한다.
본 발명의 실시 예에 따른 메모리 장치는 제1 하프 메모리 블록 및 제2 하프 메모리 블록을 포함하는 플레인; 상기 제1 하프 메모리 블록과 상기 제2 하프 메모리 블록 사이에 배치되고, 서로 상반된 방향으로 연장된 제1 비트 라인과 제2 비트 라인을 통해 상기 제1 하프 메모리 블록과 상기 제2 하프 메모리 블록에 연결된 읽기/쓰기 회로; 및 제1 블록 선택 신호에 의해 상기 제1 하프 메모리 블록 및 상기 제2 하프 메모리 블록을 동시에 선택하는 제1 로우 디코더 그룹을 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 장치는 제1 하프 메모리 블록들을 포함하는 제1 메모리 셀 어레이 및 제2 하프 메모리 블록들을 포함하는 제2 메모리 셀 어레이로 구성된 플레인; 상기 제1 메모리 셀 어레이와 상기 제2 메모리 셀 어레이 사이에 배치되고, 서로 상반된 방향으로 연장된 제1 그룹의 비트 라인들과 제2 그룹의 비트 라인들을 통해 상기 제1 메모리 셀 어레이와 상기 제2 메모리 셀 어레이에 연결된 읽기/쓰기 회로; 및 상기 제1 하프 메모리 블록들 중 어느 하나와 상기 제2 하프 메모리 블록들중 어느 하나로 구성된 메모리 블록 쌍들을 동일한 블록 선택 신호에 의해 동시에 선택하는 제1 로우 디코더 그룹 및 제2 로우 디코더 그룹을 포함할 수 있다.
본 발명의 실시 예는 읽기/쓰기 회로를 기준으로 서로 상반된 방향에 배치된 영역들에 메모리 블록의 절반을 구성하는 하프 메모리 블록들을 각각 배치함으로써 비트 라인들의 배치 자유도를 증가시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 설명하기 위한 도면이다.
도 2는 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위한 블록도이다.
도 3은 본 발명의 실시 예에 따른 메모리 장치의 각 플레인을 설명하기 위한 블록도이다.
도 4는 본 발명의 실시 예에 따른 메모리 장치의 메모리 셀 어레이와 로우 디코더 그룹을 설명하기 위한 블록도이다.
도 5는 본 발명의 실시 예에 따른 메모리 장치의 메모리 셀 어레이와 읽기/쓰기 회로를 설명하기 위한 블록도이다.
도 6a 및 도 6b는 본 발명의 일 실시 예에 따른 메모리 장치의 각 하프 메모리 블록의 구조를 설명하기 위한 도면들이다.
도 7a 및 도 7b는 본 발명의 일 실시 예에 따른 메모리 장치의 각 하프 메모리 블록의 구조를 설명하기 위한 도면들이다.
도 8은 본 발명의 실시 예에 따른 메모리 장치의 메모리 블록을 구성하는 제1 셀 스트링과 제2 셀 스트링의 예시적인 회로도이다.
도 9는 본 발명의 실시 예에 따른 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위는 후술되는 실시 예에 한정되지 않는다. 후술되는 본 발명의 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 설명하기 위한 도면이다.
도 1을 참조하면, 데이터 처리 시스템(100)은 호스트(110) 및 메모리 시스템(120)을 포함할 수 있다.
호스트(110)는 메모리 시스템(120)과 통신하여, 메모리 시스템(120)에 데이터를 저장하거나, 메모리 시스템(120)으로부터 데이터를 읽어낼 수 있다. 호스트(110)는 다양한 전자 장치들을 포함할 수 있다. 예를 들어, 호스트(110)는 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함할 수 있다. 호스트(110)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(120)과 통신할 수 있다.
메모리 시스템(120)은 호스트(110)의 요청에 응답하여 동작할 수 있다. 보다 구체적으로, 메모리 시스템(120)은 호스트(110)에 의해 액세스되는 데이터를 저장하는 메모리 장치(140) 및 메모리 장치(140)를 제어하는 컨트롤러(130)를 포함할 수 있다.
컨트롤러(130) 및 메모리 장치(140)는 하나의 반도체 장치로 집적되어 메모리 시스템(120)을 구현할 수 있다. 메모리 시스템(120)은 호스트(110)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 예를 들어, 메모리 시스템(120)은 솔리드 스테이트 드라이브(SSD: Solid State Drive), 메모리 카드, USB(Universal Storage Bus) 장치, UFS(Universal Flash Storage) 장치, 메모리 스틱 등과 같은 다양한 저장 장치들 중 어느 하나로 구현될 수 있다. 메모리 시스템(120)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(120)에 연결된 호스트(110)의 동작 속도는 획기적으로 개선될 수 있다. 메모리 카드는 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드, 멀티미디어 카드(MMC: Multi Media Card), 시큐어 디지털(SD: Secure Digital) 카드 등 다양한 종류 중 어느 하나로 구현될 수 있다. 멀티미디어 카드는 MMC, eMMC(embedded MMC), RS-MMC(Reduced sized-MMC), MMCmicro 등을 포함할 수 있다. 시큐어 디지털 카드는 SD, miniSD, microSD, SDHC 등을 포함할 수 있다.
다른 예로서, 메모리 시스템(120)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나로 제공될 수 있다.
메모리 장치(140)는 컨트롤러(130)로부터 채널들(CH1 내지 CHk)을 통해 커맨드, 어드레스 및 데이터를 수신할 수 있고, 리드(read)된 데이터를 컨트롤러(130)로 전송할 수 있다. 메모리 장치(140)는 수신된 커맨드에 해당하는 동작을 어드레스에 의해 선택된 영역에서 수행할 수 있다. 구체적으로, 메모리 장치(140)는 프로그램 동작, 읽기 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(140)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 읽기 동작 시에, 메모리 장치(140)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(140)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 장치(140)는 다수의 반도체 메모리 칩들(150)을 포함할 수 있다. 반도체 메모리 칩들(150)은 채널들(CH1 내지 CHk)을 통해 컨트롤러(130)와 통신할 수 있다. 도 1은 하나의 채널에 다수의 반도체 메모리 칩들(150)이 연결된 것을 예시하고 있으나, 하나의 채널에 하나의 반도체 메모리 칩(150)이 연결되도록 메모리 시스템(140)이 변경될 수 있다. 반도체 메모리 칩들(150)은 멀티 칩 패키지(MCP; Multi chip Package) 방식을 기반으로 하나의 반도체 패키지로 구현되거나, 또는 각각 별도의 반도체 패키지로 구현될 수 있다.
반도체 메모리 칩들(150) 각각은 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 실시 예에서, 반도체 메모리 칩들(150) 각각은 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명의 실시 예는 전하 저장층이 전도성 부유 게이트(floating gate; FG)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 적용될 수 있다. 설명의 편의를 위하여, 반도체 메모리 칩들(150) 각각은 낸드 플래시 메모리인 것으로 가정한다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니다.
도 2는 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위한 블록도이다. 도 1에 도시된 반도체 메모리 칩들(150) 각각은 도 2에 도시된 바와 같이 구성될 수 있다.
도 2를 참조하면, 반도체 메모리 칩(150)은 전압 발생기(210), 적어도 하나의 플레인, 입출력 회로(220) 및 제어회로(230)를 포함할 수 있다. 예를 들어, 반도체 메모리 칩(150)은 제1 플레인(PL0) 및 제2 플레인(PL1)을 포함할 수 있다. 반도체 메모리 칩(150)을 구성하는 플레인의 개수는 도 2에 도시된 바에 제한되지 않고 설계에 따라 다양하게 변경될 수 있다.
제어회로(230)는 커멘드(CMD)에 응답하여 반도체 메모리 칩(150)의 프로그램 동작, 리드 동작 및 소거 동작을 제어하도록 구성될 수 있다. 제어회로(230)는 프로그램 동작, 검증 동작, 리드 동작 또는 소거 동작을 위한 동작 신호들을 출력할 수 있다.
입출력 회로(220)는 제1 및 제2 데이터 라인들(DL1, DL2)을 통해 제1 플레인(PL0) 및 제2 플레인(PL1)에 각각 연결될 수 있다. 입출력 회로(220)는 제어회로(230)의 제어에 응답하여 동작하며, 외부와 데이터(DATA)를 교환하도록 구성될 수 있다. 입출력 회로(220)는 외부로부터 입력된 데이터(DATA)를 제1 및 제2 데이터 라인들(DL1, DL2)을 통해 제1 플레인(PL0) 및 제2 플레인(PL1)에 전달하고, 제1 및 제2 데이터 라인들(DL1, DL2)을 통해 제1 플레인(PL0) 및 제2 플레인(PL1)으로부터 전달된 데이터(DATA)를 외부로 출력한다. 또한, 입출력 회로(220)는 도 1에서 상술한 컨트롤러(130)로부터 수신된 커멘드(CMD) 및 어드레스(ADD)를 제어회로(230)에 전송할 수 있다.
전압 발생기(210)는 제어회로(230)의 동작 신호들에 따라 메모리 셀들의 프로그램 동작, 검증 동작, 소거 동작 또는 리드 동작에 필요한 동작 전압들을 생성한다. 생성된 동작 전압들(예를 들어, Vpgm, Vvfy, Vpass, Vread)들은 제1 및 제2 플레인(PL0, PL1)에 연결된 글로벌 라인들(GL)로 제공된다.
제1 플레인(PL0) 및 제2 플레인(PL1)은 서로 동일하게 구성될 수 있다. 각 플레인은 제1 메모리 셀 어레이, 제2 메모리 셀 어레이, 적어도 하나의 로우 디코더 그룹 및 읽기/쓰기 회로를 포함할 수 있다. 제1 메모리 셀 어레이는 다수의 제1 하프 블록들을 포함하고, 제2 메모리 셀 어레이는 다수의 제2 하프 블록들을 포함한다. 로우 디코더 그룹은 블록 선택 신호에 따라 한 쌍의 제1 하프 블록과 제2 하프 블록을 선택하도록 구성될 수 있다. 읽기/쓰기 회로는 페이지 버퍼 그룹 및 컬럼 디코더 그룹을 포함할 수 있다.
제어회로(230)는 반도체 메모리 칩(150)의 동작 종류에 따라 페이지 버퍼 그룹을 제어하기 위한 페이지 버퍼 신호들(PB SIGNALs)을 각 플레인에 출력한다. 제어회로(230)는 입출력 회로(220)로부터 수신된 어드레스(ADD)에 응답하여 로우 어드레스(RADD) 및 컬럼 어드레스(CADD)를 각 플레인에 출력한다. 플레인에 대한 설명은 도 3 내지 도 5를 참조하여 보다 구체적으로 후술한다.
도 3은 본 발명의 실시 예에 따른 메모리 장치의 각 플레인을 설명하기 위한 블록도이다.
도 3을 참조하면, 제1 플레인(PL0)은 제1 메모리 셀 어레이(320a0), 제2 메모리 셀 어레이(320b0) 및 동작 회로 그룹(330a, 310a0, 310b0)을 포함한다. 제1 플레인(PL0)의 동작 회로 그룹(330a, 310a0, 310b0)은 제1 플레인(PL0)에 포함된 제1 메모리 셀 어레이(320a0) 및 제2 메모리 셀 어레이(320b0)를 구성하는 메모리 셀들의 프로그램 동작 및 리드 동작을 수행하도록 구성된다. 제1 플레인(PL0)의 동작 회로 그룹은 읽기/쓰기 회로(330a), 제1 로우 디코더 그룹(310a0), 및 제2 로우 디코더 그룹(310b0)을 포함한다.
제2 플레인(PL1)은 제1 메모리 셀 어레이(320a1), 제2 메모리 셀 어레이(320b1) 및 동작 회로 그룹(330b, 310a1, 310b1)을 포함한다. 제2 플레인(PL1)의 동작 회로 그룹(330b, 310a1, 310b1)은 제2 플레인(PL1)에 포함된 제1 메모리 셀 어레이(320a1) 및 제2 메모리 셀 어레이(320b1)를 구성하는 메모리 셀들의 프로그램 동작 및 리드 동작을 수행하도록 구성된다. 제2 플레인(PL1)의 동작 회로 그룹은 읽기/쓰기 회로(330b), 제1 로우 디코더 그룹(310a1), 및 제2 로우 디코더 그룹(310b1)을 포함한다.
제1 플레인(PL0)의 제1 메모리 셀 어레이(320a0), 제2 메모리 셀 어레이(320b0) 및 동작 회로 그룹(330a, 310a0, 310b0)은 제2 플레인(PL1)의 제1 메모리 셀 어레이(320a1), 제2 메모리 셀 어레이(320b1) 및 동작 회로 그룹(330b, 310a1, 310b1)은 서로 동일한 회로 구조를 가진다.
제1 플레인(PLO)의 제1 메모리 셀 어레이(320a0)와 제2 플레인(PL1)의 제1 메모리 셀 어레이(320a1)는 그에 대응하는 읽기/쓰기 회로들(330a, 330b)에 제1 그룹의 비트 라인들(BLa)을 통해 연결된다. 제1 플레인(PLO)의 제2 메모리 셀 어레이(320b0)와 제2 플레인(PL1)의 제2 메모리 셀 어레이(320b1)는 그에 대응하는 읽기/쓰기 회로들(330a, 330b)에 제2 그룹의 비트 라인들(BLb)을 통해 연결된다.
제1 플레인(PLO)의 제1 메모리 셀 어레이(320a0)와 제2 플레인(PL1)의 제1 메모리 셀 어레이(320a1)는 제1 그룹의 로컬 라인들(LO1)을 통해 그에 대응하는 제1 로우 디코더 그룹들(310a0, 310a1)에 연결된다. 제1 플레인(PLO)의 제2 메모리 셀 어레이(320b0)와 제2 플레인(PL1)의 제2 메모리 셀 어레이(320b1)는 제2 그룹의 로컬 라인들(LO2)을 통해 그에 대응하는 제1 로우 디코더 그룹들(310a0, 310a1)에 연결된다.
제1 플레인(PLO)의 제1 메모리 셀 어레이(320a0)와 제2 플레인(PL1)의 제1 메모리 셀 어레이(320a1)는 제3 그룹의 로컬 라인들(LO3)을 통해 그에 대응하는 제2 로우 디코더 그룹들(310b0, 310b1)에 연결된다. 제1 플레인(PLO)의 제2 메모리 셀 어레이(320b0)와 제2 플레인(PL1)의 제2 메모리 셀 어레이(320b1)는 제4 그룹의 로컬 라인들(LO4)을 통해 그에 대응하는 제1 로우 디코더 그룹들(310a0, 310a1)에 연결된다.
상기에서 제1 플레인(PL0)의 제1 비트 라인들(BLa), 제2 비트 라인들(BLb), 제1 그룹의 로컬 라인들(LO1), 제2 그룹의 로컬 라인들(LO2), 제3 그룹의 로컬 라인들(LO3) 및 제4 그룹의 로컬 라인들(LO4)은 제2 플레인(PL1)의 제1 비트 라인들(BLa), 제2 비트 라인들(BLb), 제1 그룹의 로컬 라인들(LO1), 제2 그룹의 로컬 라인들(LO2), 제3 그룹의 로컬 라인들(LO3) 및 제4 그룹의 로컬 라인들(LO4)로부터 독립된 구성이다.
도 4는 본 발명의 실시 예에 따른 메모리 장치의 메모리 셀 어레이와 로우 디코더 그룹을 설명하기 위한 블록도이다. 도 4에 도시된 블록도는 하나의 플레인을 구성하는 제1 메모리 셀 어레이(320a), 제2 메모리 셀 어레이(320b), 제1 로우 디코더 그룹 및 제2 로우 디코더 그룹을 상세하게 나타낸다. 도 4에 도시된 구조는 도 3에 도시된 제1 플레인(PL0) 및 제2 플레인(PL1) 각각에 적용될 수 있다.
도 4를 참조하면, 제1 메모리 셀 어레이(320a)는 제1 하프 메모리 블록들(1HB1 내지 1HBk, k는 2이상의 정수)을 포함할 수 있다. 제2 메모리 셀 어레이(320b)는 제2 하프 메모리 블록들(2HB1 내지 2HBk, k는 2이상의 정수)을 포함할 수 있다. 각각의 제1 하프 메모리 블록들(1HB1 내지 1HBk)은 각각의 제2 하프 메모리 블록들(2HB1 내지 2HBk)과 쌍을 이루어 다수의 메모리 블록들을 구성할 수 있다. 예를 들어, 제1 하프 메모리 블록(1HB1) 및 제2 하프 메모리 블록(2HB1)으로 구성된 한 쌍은 하나의 메모리 블록을 구성할 수 있다. 제1 하프 메모리 블록들(1HB1 내지 1HBk, k는 2이상의 정수)은 제1 그룹의 비트 라인들(BLa)을 통해 읽기/쓰기 회로(330)에 연결될 수 있고, 제2 하프 메모리 블록들(2HB1 내지 2HBk, k는 2이상의 정수)은 제2 그룹의 비트 라인들(BLb)을 통해 읽기/쓰기 회로(330)에 연결될 수 있다.
읽기/쓰기 회로(330)는 제1 그룹의 비트 라인들(BLa)과 제2 그룹의 비트 라인들(BLb)의 배치 피치(pitch)를 증가시키기 위해 제1 메모리 셀 어레이(320a)와 제2 메모리 셀 어레이(320b) 사이의 영역에 배치되거나, 제1 메모리 셀 어레이(320a)와 제2 메모리 셀 어레이(320b) 사이의 영역 아래에 배치될 수 있다. 예를 들면, 읽기/쓰기 회로(330)는 기판과 제1 및 제2 메모리 셀 어레이들(320a 및 320b) 사이에 배치될 수 있다.
제1 하프 메모리 블록들(1HB1 내지 1HBk)은 제1 그룹의 로컬 라인들(LO1)을 통해 제1 로우 디코더 그룹에 연결되고, 제2 그룹의 로컬 라인들(LO2)을 통해 제1 로우 디코더 그룹에 연결될 수 있다. 제2 하프 메모리 블록들(2HB1 내지 2HBk)은 제3 그룹의 로컬 라인들(LO3)을 통해 제1 로우 디코더 그룹에 연결되고, 제4 그룹의 로컬 라인들(LO4)을 통해 제2 로우 디코더 그룹에 연결될 수 있다.
제1 로우 디코더 그룹은 제1 패스 트랜지스터 그룹들(PT1a 내지 PTka)을 포함할 수 있다. 제1 패스 트랜지스터 그룹들(PT1a 내지 PTka)은 블록 선택 신호들(BLK1 내지 BLKk)에 응답하여 제1 그룹의 글로벌 라인들(GL1a 내지 GLka)에 인가되는 동작 전압들을 제1 그룹의 로컬 라인들(LO1)과 제2 그룹의 로컬 라인들(LO2)에 제공할 수 있다. 동작 전압들은 도 2에서 상술한 전압 발생기(210)로부터 생성되어 제1 그룹의 글로벌 라인들(GL1a 내지 GLka)에 공급될 수 있다.
블록 선택 신호들(BLK1 내지 BLKk)은 도 2에서 상술한 로우 어드레스(RADD)에 응답하여 동작하는 블록 어드레스 디코더들(BA1 내지 BAk)로부터 출력될 수 있다. 블록 어드레스 디코더들(BA1 내지 BAk) 각각은 고전압 스위치를 포함할 수 있다.
제1 패스 트랜지스터 그룹들(PT1a 내지 PTka) 각각은 블록 선택 신호들(BLK1 내지 BLKk) 중 그에 대응되는 블록 선택 신호에 응답하여 동작하는 다수의 패스 트랜지스터들을 포함할 수 있다. 예를 들어, 제1 패스 트랜지스터 그룹(PT1a)은 제1 블록 선택 신호(BLK1)에 응답하여 동작하는 다수의 패스 트랜지스터들을 포함할 수 있다. 제1 패스 트랜지스터 그룹들(PT1a 내지 PTka) 각각을 구성하는 다수의 패스 트랜지스터들은 그에 대응하는 한 쌍의 제1 하프 메모리 블록 및 제2 하프 메모리 블록의 로컬 라인들에 동작 전압들을 제공할 수 있다. 예를 들어, 제1 패스 트랜지스터 그룹(PT1a)을 구성하는 다수의 패스 트랜지스터들은 그에 대응되는 제1 하프 메모리 블록(1HB1)에 연결된 제1 그룹의 로컬 라인들(LO1) 및 그에 대응되는 제2 하프 메모리 블록(2HB1)에 연결된 제2 그룹의 로컬 라인들(LO2)에 동작 전압들을 제공할 수 있다. 즉, 하나의 블록 선택 신호에 의해 제어되는 제1 패스 트랜지스터 그룹을 통해 전송된 동작 전압들은 쌍을 이루는 제1 하프 메모리 블록 및 제2 하프 메모리 블록에 제공될 수 있다.
제2 로우 디코더 그룹은 제2 패스 트랜지스터 그룹들(PT1b 내지 PTkb)을 포함할 수 있다. 제2 패스 트랜지스터 그룹들(PT1b 내지 PTkb)은 블록 어드레스 디코더들(BA1 내지 BAk)로부터 출력된 블록 선택 신호들(BLK1 내지 BLKk)에 응답하여 제2 그룹의 글로벌 라인들(GL1b 내지 GLkb)에 인가되는 동작 전압들을 제3 그룹의 로컬 라인들(LO3)과 제4 그룹의 로컬 라인들(LO4)에 제공할 수 있다. 동작 전압들은 도 2에서 상술한 전압 발생기(210)로부터 생성되어 제2 그룹의 글로벌 라인들(GL1b 내지 GLkb)에 공급될 수 있다.
제2 패스 트랜지스터 그룹들(PT1b 내지 PTkb) 각각은 블록 선택 신호들(BLK1 내지 BLKk) 중 그에 대응되는 블록 선택 신호에 응답하여 동작하는 다수의 패스 트랜지스터들을 포함할 수 있다. 예를 들어, 제2 패스 트랜지스터 그룹(PT1b)은 제1 블록 선택 신호(BLK1)에 응답하여 동작하는 다수의 패스 트랜지스터들을 포함할 수 있다. 제2 패스 트랜지스터 그룹들(PT1b 내지 PTkb) 각각을 구성하는 다수의 패스 트랜지스터들은 그에 대응하는 한 쌍의 제1 하프 메모리 블록 및 제2 하프 메모리 블록의 로컬 라인들에 동작 전압들을 제공할 수 있다. 예를 들어, 제2 패스 트랜지스터 그룹(PT1b)을 구성하는 다수의 패스 트랜지스터들은 그에 대응되는 제1 하프 메모리 블록(1HB1)에 연결된 제3 그룹의 로컬 라인들(LO3) 및 그에 대응되는 제2 하프 메모리 블록(2HB1)에 연결된 제4 그룹의 로컬 라인들(LO4)에 동작 전압들을 제공할 수 있다. 즉, 하나의 블록 선택 신호에 의해 제어되는 제2 패스 트랜지스터 그룹을 통해 전송된 동작 전압들은 쌍을 이루는 제1 하프 메모리 블록 및 제2 하프 메모리 블록에 제공될 수 있다.
블록 어드레스 디코더들(BA1 내지 BAk) 각각은 그에 대응하는 한 쌍의 제1 패스 트랜지스터 그룹 및 제2 패스 트랜지스터 그룹에 동일한 블록 선택 신호를 제공할 수 있다. 예를 들어, 제1 블록 어드레스 디코더(BA1)는 그에 대응하는 제1 패스 트랜지스터 그룹(PT1a) 및 제2 패스 트랜지스터 그룹(PT1b)에 제1 블록 선택 신호(BLK1)를 제공할 수 있다.
동일한 블록 선택 신호에 의해 제어되는 한 쌍의 제1 패스 트랜지스터 그룹과 제2 패스 트랜지스터 그룹에 의해 동작 전압들을 제공받는 한 쌍의 제1 하프 메모리 블록 및 제2 하프 메모리 블록은 하나의 메모리 블록을 구성한다. 예를 들어, 제1 블록 선택 신호(BLK1)에 의해 제어되는 제1 패스 트랜지스터 그룹(PT1a) 또는 제2 패스 트랜지스터 그룹(PT1b)에 연결된 제1 하프 메모리 블록(1HB1) 및 제2 하프 메모리 블록(2HB)은 하나의 메모리 블록을 구성한다.
도 5는 본 발명의 실시 예에 따른 메모리 장치의 메모리 셀 어레이와 읽기/쓰기 회로를 설명하기 위한 블록도이다. 도 5에 도시된 블록도는 하나의 플레인을 구성하는 제1 메모리 셀 어레이(320a), 제2 메모리 셀 어레이(320b) 및 읽기/쓰기 회로(330)를 나타낸다. 도 5에 도시된 구조는 도 3에 도시된 제1 플레인(PL0) 및 제2 플레인(PL1) 각각에 적용될 수 있다.
도 5를 참조하면, 제1 메모리 셀 어레이(320a)와 제2 메모리 셀 어레이(320b) 사이에 읽기/쓰기 회로(330)가 배치된다. 도 4에서 상술하였듯, 제1 메모리 셀 어레이(320a)의 제1 하프 메모리 블록들(1HB1 내지 1HBk)과 제2 메모리 셀 어레이(320b)의 제2 하프 메모리 블록들(2HB1 내지 2HBk)은 서로 짝을 이루고, 각각의 쌍이 메모리 블록을 구성할 수 있다. 이러한 구조에 따르면, 읽기/쓰기 회로(330)는 하나의 메모리 블록을 구성하는 제1 하프 메모리 블록과 제2 하프 메모리 블록 사이에 배치될 수 있다. 예를 들어, 읽기/쓰기 회로(330)는 제1 하프 메모리 블록(1HB1)과 제2 하프 메모리 블록(2HB2) 사이에 배치될 수 있다.
읽기/쓰기 회로(330)는 제1 페이지 버퍼 그룹(331), 제2 페이지 버퍼 그룹(333), 제1 컬럼 디코더(335) 및 제2 컬럼 디코더(337)를 포함할 수 있다.
제1 페이지 버퍼 그룹(331)은 제1 그룹의 비트 라인들(BLa)을 통해 제1 메모리 셀 어레이(320a)의 제1 하프 메모리 블록들(1HB1 내지 1HBk)에 연결된다. 제2 페이지 버퍼 그룹(333)은 제2 그룹의 비트 라인들(BLb)을 통해 제2 메모리 셀 어레이(320b)의 제2 하프 메모리 블록들(2HB1 내지 2HBk)에 연결된다. 제1 페이지 버퍼 그룹(331) 및 제2 페이지 버퍼 그룹(333)은 선택된 동작에 필요한 전압들을 도 2에서 상술한 제어회로(230)로부터 출력된 페이지 버퍼 신호들(PB SIGNALs)에 응답하여 제1 및 제2 그룹의 비트 라인들(BLa, BLb)에 인가한다. 제1 페이지 버퍼 그룹(331)은 제1 그룹의 비트 라인들(BLa)에 각각 연결된 다수의 페이지 버퍼들을 포함할 수 있다. 제2 페이지 버퍼 그룹(333)은 제2 그룹의 비트 라인들(BLb)에 각각 연결된 다수의 페이지 버퍼들을 포함할 수 있다.
제1 컬럼 디코더(335)는 도 2에서 상술한 제어회로(230)로부터 출력된 컬럼 어드레스(CADD)에 응답하여 제1 페이지 버퍼 그룹(331)에 포함된 페이지 버퍼들을 각각 선택한다. 제2 컬럼 디코더(337)는 도 2에서 상술한 제어회로(230)로부터 출력된 컬럼 어드레스(CADD)에 응답하여 제2 페이지 버퍼 그룹(333)에 포함된 페이지 버퍼들을 각각 선택한다.
페이지 버퍼들 각각은 프로그램 동작 시 저장될 데이터, 리드 동작시 읽혀진 데이터 또는 검증 동작 시 읽혀진 데이터를 임시로 저장하는 래치들을 포함할 수 있다. 제1 컬럼 디코더(335) 또는 제2 컬럼 디코더(337)에 의해 선택된 페이지 버퍼의 데이터는 도 2에 도시된 입출력 회로(220)로 출력될 수 있다. 제1 컬럼 디코더(335) 또는 제2 컬럼 디코더(337)에 의해 선택된 페이지 버퍼에 프로그램 데이터가 입력될 수 있다.
상술한 제1 메모리 셀 어레이(320a)의 제1 하프 메모리 블록들(1HB1 내지 1HBk)과 제2 메모리 셀 어레이(320b)의 제2 하프 메모리 블록들(2HB1 내지 2HBk)은 서로 동일한 구조로 형성될 수 있다.
도 3 내지 도 5에서 상술한 바와 같이, 본 발명의 실시 예에 따르면 페이지 버퍼들이 제1 하프 메모리 블록과 제2 하프 메모리 블록 사이에 배치된다. 여기서, 제1 하프 메모리 블록과 제2 하프 메모리 블록은 동일한 블록 선택 신호에 응답하여 동작 전압들을 인가받아 동작하는 하나의 메모리 블록을 구성한다. 상술한 바와 같이 페이지 버퍼들이 제1 하프 메모리 블록과 제2 하프 메모리 블록들 사이에 배치되면, 하나의 메모리 블록을 구성하는 비트 라인들은 페이지 버퍼들로부터 제1 하프 메모리 블록을 향하여 연장된 제1 그룹의 비트 라인들과 제2 하프 메모리 블록들 향하여 연장된 제2 그룹의 비트 라인들로 구분된다. 즉, 하나의 메모리 블록을 구성하는 제1 그룹의 비트 라인들과 제2 그룹의 비트 라인들은 서로 상반된 방향을 향하여 연장되므로, 본 발명의 실시 예는 메모리 블록을 구성하는 제1 그룹의 비트 라인들과 제2 그룹의 비트 라인들을 동일한 영역에 배치하는 경우보다, 비트 라인들간 배치 피치를 넓힐 수 있다. 또한, 본 발명의 실시 예는 비트 라인들의 배치 자유도를 높일 수 있다.
도 6a 및 도 6b는 본 발명의 일 실시 예에 따른 메모리 장치의 각 하프 메모리 블록의 구조를 설명하기 위한 도면들이다. 도 6a는 하프 메모리 블록의 레이아웃을 나타낸 도면이고, 도 6b는 도 6a에 도시된 선 I-I'를 따라 절취한 단면 구조를 나타낸 도면이다. 인식의 편의를 위해, 도 6b에서 절연막들에 대한 도시를 생략하였다. 도 6a 및 도 6b에 도시된 하프 메모리 블록의 구조는 도 4 및 도 5에 도시된 제1 하프 메모리 블록들(1HB1 내지 1HBk) 및 제2 하프 메모리 블록들(2HB1 내지 2HBk) 각각에 적용될 수 있다.
도 6a 및 도 6b를 참조하면, 하프 메모리 블록(HB)은 3차원 구조로 형성될 수 있다. 예를 들어, 하프 메모리 블록(HB)은 서로 교차하는 제1 내지 제3 방향들을 따라 연장되는 구조물들을 포함할 수 있다. 제1 내지 제3 방향들은 XYZ좌표계에 따른 X, Y, Z 방향들에 대응될 수 있다.
하프 메모리 블록은 제1 방향 및 제2 방향을 따라 배열된 다수의 셀 스트링들(CS)을 포함할 수 있다. 하프 메모리 블록(HB)은 다수의 비트 라인들(BL), 공통 소스 라인(SL), 및 다수의 로컬 라인들(SSL1, SSL2, DSL1, DSL2, DSL3, DSL4, WL)에 연결될 수 있다.
로컬 라인들(SSL1, SSL2, DSL1, DSL2, DSL3, DSL4, WL)은 적어도 하나의 소스 셀렉트 라인, 적어도 하나의 드레인 셀렉트 라인, 다수의 워드 라인들(WL)을 포함할 수 있다. 도면에서는 하프 메모리 블록(HB)이 슬릿(SI)에 의해 분할된 2개의 소스 셀렉트 라인들(SSL1, SSL2)과, 슬릿(SI)에 의해 분할된 4개의 드레인 셀렉트 라인들(DSL1, DSL2, DSL3, DSL4)를 포함하는 경우를 예시하였으나, 본 발명은 이에 제한되지 않는다.
소스 셀렉트 라인들(SSL1, SSL2)과 드레인 셀렉트 라인들(DSL1, DSL2, DSL3, DSL4) 각각의 하부에 다수의 워드 라인들(WL)이 적층될 수 있다. 슬릿(SI)은 제1 및 제2 방향을 따라 연장되는 평면 내에서 소스 셀렉트 라인들(SSL1, SSL2)과 드레인 셀렉트 라인들(DSL1, DSL2, DSL3, DSL4)을 서로 분리킬 수 있다. 슬릿(SI)은 제1 및 제2 방향을 따라 연장되는 평면 내에서 워드 라인들(WL)을 서로 분리 시킬 있다.
셀 스트링들(CS) 각각은 필라(PL)를 따라 정의될 수 있다. 필라(PL)는 채널막(CH)과 채널막(CH)의 외벽을 둘러싸는 메모리막(ML)을 포함할 수 있다. 채널막(CH)은 셀 스트링(CS)의 채널영역으로 이용되고, 채널막(CH)의 중심 영역은 갭필 절연막으로 채워질 수 있다. 메모리막(ML)은 데이터 저장막으로 이용될 수 있다.
필라(PL)는 소스 사이드 필라(SP), 드레인 사이드 필라(DP), 및 소스 사이드 필라(SP)와 드레인 사이드 필라(DP)를 연결하는 연결부(PP)로 구분될 수 있다. 소스 사이드 필라(SP)와 드레인 사이드 필라(DP)는 서로 나란하게 연장될 수 있다. 셀 스트링들(CS)을 구성하는 다수의 소스 사이드 필라들(SP) 및 다수의 드레인 사이드 필라들(DP)은 바둑판 타입으로 배열될 수 있다. 이로써, 게이트 도전막 갭필 공정을 이용하여 로컬 라인들(SSL1, SSL2, DSL1, DSL2, DSL3, DSL4, WL)을 형성하는 단계를 용이하게 진행하고, 소스 사이드 필라들(SP)과 드레인 사이드 필라들(DP) 각각의 임계 선폭을 용이하게 제어할 수 있다.
비트 라인들(BL) 각각은 제1 방향을 따라 연장될 수 있다. 비트 라인들(BL)은 제2 방향으로 배열될 수 있다. 비트 라인들(BL)은 도 2 내지 도 5에 도시된 제1 그룹의 비트 라인들에 대응되거나, 제2 그룹의 비트 라인들에 대응될 수 있다. 비트 라인들(BL)의 배치 피치는 서로 이웃한 소스 사이드 필라들(SP) 사이의 간격 또는 서로 이웃한 드레인 사이드 필라들(DP) 사이의 간격에 의해 정의될 수 있다.
셀 스트링들(CS) 각각의 소스 사이드 필라(SP)는 공통 소스 라인(SL)에 연결되고, 셀 스트링들(CS) 각각의 드레인 사이드 필라(DP)는 그에 대응하는 비트 라인(BL)에 연결된다. 셀 스트링들(CS) 각각의 연결부(PP)는 파이프 게이트(PG) 내부에 매립된다. 소스 사이드 필라(SP)는 연결부(PP)로부터 공통 소스 라인(SL)을 향해 연장되고, 그에 대응하는 워드 라인들(WL) 및 소스 셀렉르 라인(SSL1 또는 SSL2)을 관통한다. 드레인 사이드 필라(DP)는 연결부(PP)로부터 그에 대응하는 비트 라인(BL)을 향해 연장되고, 그에 대응하는 워드 라인들(WL) 및 드레인 셀렉트 라인(DSL1 내지 DSL4 중 하나)을 관통한다.
로컬 라인들(SSL1, SSL2, DSL1, DSL2, DSL3, DSL4, WL)은 도 3 및 도 4에서 상술한 제1 및 제3 그룹의 로컬 라인들로 구분되거나, 제2 및 제4 그룹의 로컬 라인들로 구분될 수 있다.
예를 들어, 도 6a 및 도 6b에 도시된 하프 메모리 블록(HB)이 제1 하프 메모리 블록인 경우, 로컬 라인들(SSL1, SSL2, DSL1, DSL2, DSL3, DSL4, WL)은 제1 그룹의 로컬 라인들과 제3 그룹의 로컬 라인들로 구분될 수 있다. 제1 그룹의 로컬 라인들은 소스 셀렉트 라인들(SSL1, SSL2) 및 그 하부의 워드 라인들(WL)을 포함할 수 있다. 제3 그룹의 로컬 라인들은 드레인 셀렉트 라인들(DSL1, DSL2, DSL3, DSL4) 및 그 하부의 워드 라인들(WL)을 포함할 수 있다.
제1 그룹의 로컬 라인들은 제1 사이드(S1)를 향하여 연장되어 제1 로우 디코더 그룹에 연결될 수 있다. 제3 그룹의 로컬 라인들은 제1 사이드(S1)에 상반된 제2 사이드(S2)를 향하여 연장되어 제2 로우 디코더 그룹에 연결될 수 있다.
또 다른 예로서, 하프 메모리 블록(HB)의 로컬 라인들(SSL1, SSL2, DSL1, DSL2, DSL3, DSL4, WL)은 제2 그룹의 로컬 라인들과, 제4 그룹의 로컬 라인들로 구분될 수 있다. 이 경우, 제2 그룹의 로컬 라인들은 제1 사이드(S1)를 향하여 연장되고, 제1 로우 디코더 그룹에 연결될 수 있다. 제4 그룹의 로컬 라인들은 제1 사이드(S1)에 상반된 제2 사이드(S2)를 향하여 연장되고, 제2 로우 디코더 그룹에 연결될 수 있다.
도 7a 및 도 7b는 본 발명의 일 실시 예에 따른 메모리 장치의 각 하프 메모리 블록의 구조를 설명하기 위한 도면들이다. 도 7a는 하프 메모리 블록의 레이아웃을 나타낸 도면이고, 도 7b는 도 7a에 도시된 선 Ⅱ-Ⅱ'를 따라 절취한 단면 구조를 나타낸 도면이다. 인식의 편의를 위해, 도 7b에서 절연막들에 대한 도시를 생략하였다. 도 7a 및 도 7b에 도시된 하프 메모리 블록의 구조는 도 4 및 도 5에 도시된 제1 하프 메모리 블록들(1HB1 내지 1HBk) 및 제2 하프 메모리 블록들(2HB1 내지 2HBk) 각각에 적용될 수 있다. 이하, 설명의 편의를 위해, 도 6a 및 도 6b와 동일한 구조 및 그에 대한 중복된 설명은 생략하였다.
도 7a 및 도 7b를 참조하면, 하프 메모리 블록(HB)은 다수의 제1 타입 셀 스트링들(CS1) 및 다수의 제2 타입 셀 스트링들(CS2)을 포함할 수 있다. 하프 메모리 블록(HB)은 다수의 비트 라인들(BL), 공통 소스 라인(SL), 및 다수의 로컬 라인들(SSL1, SSL2, DSL1, DSL2, DSL3, DSL4, WL)에 연결될 수 있다.
로컬 라인들(SSL1, SSL2, DSL1, DSL2, DSL3, DSL4, WL)은 도 6a 및 도 6b에서 상술한 바와 같이, 슬릿(SI)에 의해 분할된 소스 셀렉트 라인들(SSL1, SSL2)과, 슬릿(SI)에 의해 분할된 드레인 셀렉트 라인들(DSL1, DSL2, DSL3, DSL4)과 슬릿(SI)에 의해 분할된 워드 라인들(WL)을 포함할 수 있다.
제1 타입 셀 스트링들(CS1) 각각은 제1 필라(PL1)를 따라 정의되고, 제2 타입 셀 스트링들(CS2) 각각은 제2 필라(PL2)를 따라 정의될 수 있다. 제1 필라(PL1) 및 제2 필라(PL2) 각각은 도 6a 및 도 6b에서 상술한 바와 같이, 채널막(CH)과 메모리막(ML)을 포함할 수 있다. 제1 필라(PL1)는 제1 소스 사이드 필라(SP1), 제1 드레인 사이드 필라(DP1), 및 제1 소스 사이드 필라(SP1)와 제1 드레인 사이드 필라(DP1)를 연결하는 제1 연결부(PP1)를 포함할 수 있다. 제2 필라(PL2)는 제2 소스 사이드 필라(SP2), 제2 드레인 사이드 필라(DP2), 및 제2 소스 사이드 필라(SP2)와 제2 드레인 사이드 필라(DP2)를 연결하는 제2 연결부(PP2)를 포함할 수 있다.
제1 필라(PL1)는 제2 필라(PL2)에 나란하게 연장될 수 있다. 제1 필라(PL1)는 제2 필라(PL2)보다 외부에 배치될 수 있다. 보다 구체적으로, 제1 필라(PL1)의 제1 드레인 사이드 필라(DP1) 및 제1 소스 사이드 필라(SP1) 사이에 제2 필라(PL2)의 제2 드레인 사이드 필라(DP2) 및 제2 소스 사이드 필라(SP2)가 배치된다. 제1 필라(PL1)의 제1 드레인 사이드 필라(DP1) 및 제1 소스 사이드 필라(SP1)는 파이프 게이트(PG)를 향하여 제2 필라(PL2)의 제2 드레인 사이드 필라(DP2) 및 제2 소스 사이드 필라(SP2)보다 길게 연장된다. 제1 필라(PL1)의 제1 연결부(PP1) 및 제2 필라(PL2)의 제2 연결부(PP2)는 파이프 게이트(PG) 내부에 매립된다. 제1 연결부(PP1)는 제2 연결부(PP2) 아래에 배치되고, 제2 연결부(PP2)에 중첩된다. 제1 연결부(PP1)는 제1 드레인 사이드 필라(DP1)로부터 제1 소스 사이드 필라(SP1)를 향하여 제1 길이로 연장된다. 제2 연결부(PP2)는 제2 드레인 사이드 필라(DP2)로부터 제2 소스 사이드 필라(SP2)를 향하여 제1 길이보다 짧은 제2 길이로 연장된다.
비트 라인들(BL) 각각은 제1 타입의 셀 스트링(CS1)과 제2 타입의 셀 스트링(CS2)에 공통으로 연결될 수 있고, 공통 소스 라인(SL)은 제1 타입의 셀 스트링(CS1)과 제2 타입의 셀 스트링(CS2)에 공통으로 연결될 수 있다.
소스 셀렉트 라인들(SSL1, SSL2) 각각은 그에 대응하는 제1 타입의 셀 스트링(CS1)과 제2 타입의 셀 스트링(CS2)에 공통으로 연결될 수 있다. 제1 타입의 셀 스트링(CS1)과 제2 타입의 셀 스트링(CS2)은 드레인 셀렉트 라인들(DSL1, DSL2, DSL3, DSL4)에 의해 개별적으로 제어될 수 있도록 서로 분리된 드레인 셀렉트 라인들에 연결된다. 예를 들어, 제1 타입의 셀 스트링(CS1)은 제1 드레인 셀렉트 라인(DSL1)에 연결되고, 제2 타입의 셀 스트링(CS2)은 제2 드레인 셀렉트 라인(DSL2)에 연결될 수 있다.
로컬 라인들(SSL1, SSL2, DSL1, DSL2, DSL3, DSL4, WL)은 도 3 및 도 4에서 상술한 제1 및 제3 그룹의 로컬 라인들로 구분되거나, 제2 및 제4 그룹의 로컬 라인들로 구분될 수 있다. 제1 그룹의 로컬 라인들 또는 제2 그룹의 로컬 라인들은 제1 사이드(S1)를 향하여 연장되어 제1 로우 디코더 그룹에 연결될 수 있다. 제3 그룹의 로컬 라인들 또는 제4 그룹의 로컬 라인들은 제1 사이드(S1)에 상반된 제2 사이드(S2)를 향하여 연장되어 제2 로우 디코더 그룹에 연결될 수 있다.
도 8은 본 발명의 실시 예에 따른 메모리 장치의 메모리 블록을 구성하는 제1 셀 스트링과 제2 셀 스트링의 예시적인 회로도이다.
도 8은 본 발명의 실시 예에 따른 메모리 장치의 제1 하프 메모리 블록의 제1 셀 스트링 구조와 제2 하프 메모리 블록의 제2 셀 스트링 구조를 예시적으로 나타내는 회로도이다. 도 8에 도시된 제1 셀 스트링(CSa)은 도 3에 도시된 제1 메모리 셀 어레이에 포함되고, 도 4 및 도 5에 도시된 제1 하프 메모리 블록들 중 어느 하나에 포함될 수 있다. 도 8에 도시된 제2 셀 스트링(CSb)은 도 3에 도시된 제2 메모리 셀 어레이에 포함되고, 도 4 및 도 5에 도시된 제2 하프 메모리 블록들 중 어느 하나에 포함될 수 있다.
도 8에 도시된 제1 셀 스트링(CSa) 및 제2 셀 스트링(CSb) 각각의 회로도는 도 6a 및 도 6b에서 상술한 셀 스트링들 각각의 회로도에 대응될 수 있다. 도 8에 도시된 제1 셀 스트링(CSa) 및 제2 셀 스트링(CSb) 각각의 회로도는 도 7a 및 도 7b에서 상술한 제1 타입의 셀 스트링들 및 제2 타입의 셀 스트링들 각각의 회로도에 대응될 수 있다.
도 8을 참조하면, 제1 셀 스트링(CSa) 및 제2 셀 스트링(CSb)은 서로 동일한 구조의 회로로 구성될 수 있다. 제1 셀 스트링(CSa) 및 제2 셀 스트링(CSb) 각각은 소스 셀렉트 트랜지스터(SST), 소스 사이드 메모리 셀들(C1 내지 Cz), 파이프 트랜지스터(PTr), 드레인 사이드 메모리 셀들(Cz +1 내지 Cn) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 드레인 셀렉트 트랜지스터(DSG)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다. 소스 사이드 메모리 셀들(C1 내지 Cz)의 게이트들은 소스 사이드 워드 라인들(WL1 내지 WLz)에 연결되고, 드레인 사이드 메모리 셀들(Cz +1 내지 Cn)의 게이트들은 드레인 사이드 워드 라인들(WLz +1 내지 WLn)에 연결된다. 파이프 트랜지스터(PTr)의 게이트는 파이프 게이트(PG)에 연결된다. 소스 셀렉트 트랜지스터(SST), 소스 사이드 메모리 셀들(C1 내지 Cz), 파이프 트랜지스터(PTr), 드레인 사이드 메모리 셀들(Cz +1 내지 Cn) 및 드레인 셀렉트 트랜지스터(DST)는 도 6b 또는 도 7b에 도시된 채널막에 의해 직렬로 연결될 수 있다.
소스 셀렉트 라인(SSL) 및 소스 사이드 워드 라인들(WL1 내지 WLz)은 도 6a 및 도 6b에 도시된 소스 셀렉트 라인들 중 어느 하나와 그 하부의 워드 라인들에 각각 대응될 수 있다. 또는 소스 셀렉트 라인(SSL) 및 소스 사이드 워드 라인들(WL1 내지 WLz)은 도 7a 및 도 7b에 도시된 소스 셀렉트 라인들 중 어느 하나와 그 하부의 워드 라인들에 각각 대응될 수 있다.
드레인 셀렉트 라인(DSL) 및 드레인 사이드 워드 라인들(WLz +1 내지 WLn)은 도 6a 및 도 6b에 도시된 드레인 셀렉트 라인들 중 어느 하나와 그 하부의 워드 라인들에 각각 대응될 수 있다. 또는 드레인 셀렉트 라인(DSL) 및 드레인 사이드 워드 라인들(WLz +1 내지 WLn)은 도 7a 및 도 7b에 도시된 드레인 셀렉트 라인들 중 어느 하나와 그 하부의 워드 라인들에 각각 대응될 수 있다.
제1 셀 스트링(CSa)의 소스 셀렉트 라인(SSL) 및 소스 사이드 워드 라인들(WL1 내지 WLz)은 제1 그룹의 로컬 라인들(LO1)을 구성할 수 있고, 제1 셀 스트링(CSa)의 드레인 셀렉트 라인(DSL) 및 드레인 사이드 워드 라인들(WLz +1 내지 WLn)은 제3 그룹의 로컬 라인들(LO3)을 구성할 수 있다. 제2 셀 스트링(CSb)의 소스 셀렉트 라인(SSL) 및 소스 사이드 워드 라인들(WL1 내지 WLz)은 제2 그룹의 로컬 라인들(LO2)을 구성할 수 있고, 제2 셀 스트링(CSb)의 드레인 셀렉트 라인(DSL) 및 드레인 사이드 워드 라인들(WLz +1 내지 WLn)은 제4 그룹의 로컬 라인들(LO4)을 구성할 수 있다.
메모리 블록(MB)은 한 쌍의 제1 하프 메모리 블록과 제2 하프 메모리 블록으로 구성되며, 한 쌍의 제1 하프 메모리 블록과 제2 하프 메모리 블록은 동일한 블록 선택 신호에 의해 동시에 제어될 수 있다. 예를 들어, 제1 하프 메모리 블록에 포함된 제1 셀 스트링(CSa)의 제1 그룹 및 제3 그룹의 로컬 라인들(LO1, LO3)은 제2 하프 메모리 블록에 포함된 제2 셀 스트링(CSb)의 제2 그룹 및 제4 그룹의 로컬 라인들(LO2, LO4)과 동시에 제어될 수 있다. 제1 그룹의 로컬 라인들(LO1)과 제2 그룹의 로컬 라인들(LO2)은 도 3 및 도 4에서 상술한 제1 로우 디코더 그룹을 구성하는 패스 트랜지스터 그룹들 중 하나의 그룹에 의해 제어된다. 제3 그룹의 로컬 라인들(LO3)과 제4 그룹의 로컬 라인들(LO4)은 도 3 및 도 4에서 상술한 제2 로우 디코더 그룹을 구성하는 패스 트랜지스터 그룹들 중 하나의 그룹에 의해 제어된다.
제1 셀 스트링(CSa)은 제1 비트 라인(BLa)과 제1 공통 소스 라인(SLa) 사이에 연결될 수 있고, 제2 셀 스트링(CSb)은 제2 비트 라인(BLb)과 제2 공통 소스 라인(SLb) 사이에 연결될 수 있다. 제1 비트 라인(BLa)과 제2 비트 라인(BLb)은 읽기/쓰기 회로(330)에 연결된다. 제1 비트 라인(BLa)과 제2 비트 라인(BLb)은 읽기/쓰기 회로(330)를 중심으로 서로 상반된 방향으로 연장된다. 이에 따라, 메모리 블록(MB)을 구성하는 제1 비트 라인(BLa) 및 제2 비트 라인(BLb)은 서로 독립된 영역에 배치되므로 제1 비트 라인(BLa)의 배치 자유도와 제2 비트 라인(BLb)의 배치 자유도를 높일 수 있다. 이로써, 본 발명의 실시 예는 비트 라인들의 배치 피치를 넓힐 수 있으므로 비트 라인들간 기생 캐패시턴스를 줄이고, 메모리 장치의 동작의 신뢰성을 증가시킬 수 있다. 또한, 본 발명의 실시 예에 따르면, 비트 라인들의 배치 마진을 넓힐 수 있으므로 비트 라인들의 배치 공정 난이도를 낮출 수 있다. 이에 더해, 본 발명의 실시 예에 따르면, 메모리 블록(MB)이 읽기/쓰기 회로(330)를 중심으로 절반으로 분리되어 구성되므로 읽기/쓰기 회로(330)에 연결된 제1 비트 라인(BLa)과 제2 비트 라인(BLb)의 길이를 줄일 수 있다. 이로써, 본 발명의 실시 예는 비트 라인에 전송되는 신호의 로딩(loading)을 감소시킬 수 있으므로, 센싱 마진을 증가시킬 수 있다.
상기에서 제1 비트 라인(BLa)은 이븐 비트 라인으로서 동작하고, 제2 비트 라인(BLb)은 오드 비트 라인으로서 동작할 수 있다.
도 9는 본 발명의 실시 예에 따른 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
반도체 메모리 장치(1200)는 도 2 내지 도 5를 참조하여 설명된 바와 같이 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 도 1에서 상술한 바와 같이 동작할 수 있다. 컨트롤러(1100)는 반도체 메모리 장치(1200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(1200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(1200) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(1200) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(1200)와 인터페이싱 한다. 예를 들면, 메모리 인터페이스(1140)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(1200)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(1200)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(1200)는 도 1에서 상술한 바와 같이 하나의 반도체 장치로 집적될 수 있다.
예시적인 실시 예로서, 반도체 메모리 장치(1200) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(1200) 또는 메모리 시스템(2000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(120)을 포함한다.
메모리 시스템(120)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
메모리 장치(140)는 컨트롤러(130)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 메모리 장치(140)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(130)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 10에 도시되 메모리 시스템(120)은 도 1을 참조하여 설명된 메모리 시스템(120)으로서 도시되어 있다. 그러나, 메모리 시스템(120)은 도 9를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 1 및 도 9를 참조하여 설명된 메모리 시스템들(120, 1000)을 모두 포함하도록 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
PL0, PL1: 플레인
320a0, 320a1: 제1 메모리 셀 어레이
320b0, 320b1: 제2 메모리 셀 어레이
1HB1 내지 1HBk: 제1 하프 메모리 블록들
2HB1 내지 2HBk: 제2 하프 메모리 블록들
330a, 330b, 330: 읽기/쓰기 회로
310a0, 310a1: 제1 로우 디코더 그룹
310b0, 310b1: 제2 로우 디코더 그룹
BLa 및 BLb: 제1 그룹의 비트 라인들 및 제2 그룹의 비트 라인들
LO1 내지 LO4: 제1 내지 제4 그룹의 로컬 라인들
PT1a 내지 PTka: 제1 패스 트랜지스터 그룹들
PT1b 내지 PTkb: 제2 패스 트랜지스터 그룹들
BLK1 내지 BLKk: 블록 선택 신호들
331, 333: 제1 및 제2 페이지 버퍼 그룹

Claims (12)

  1. 제1 하프 메모리 블록 및 제2 하프 메모리 블록을 포함하는 플레인;
    상기 제1 하프 메모리 블록과 상기 제2 하프 메모리 블록 사이에 배치되고, 서로 상반된 방향으로 연장된 제1 비트 라인과 제2 비트 라인을 통해 상기 제1 하프 메모리 블록과 상기 제2 하프 메모리 블록에 연결된 읽기/쓰기 회로; 및
    하나의 제1 블록 선택 신호에 의해 상기 제1 하프 메모리 블록 및 상기 제2 하프 메모리 블록을 동시에 선택하도록, 상기 제1 하프 메모리 블록과 상기 제2 하프 메모리 블록에 공통으로 접속된 제1 로우 디코더 그룹을 포함하는 메모리 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제1 하프 메모리 블록은 상기 제1 비트 라인을 통해 상기 읽기/쓰기 회로에 연결된 제1 셀 스트링을 포함하고,
    상기 제2 하프 메모리 블록은 상기 제2 비트 라인을 통해 상기 읽기/쓰기 회로에 연결된 제2 셀 스트링을 포함하는 메모리 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 제1 셀 스트링은 제1 사이드를 향하여 연장된 제1 그룹의 로컬 라인들을 통해 상기 제1 로우 디코더 그룹에 연결되고,
    상기 제2 셀 스트링은 상기 제1 사이드를 향하여 연장된 제2 그룹의 로컬 라인들을 통해 상기 제1 로우 디코더 그룹에 연결된 메모리 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 제1 셀 스트링은 상기 제1 사이드와 상반된 제2 사이드를 향하여 연장된 제3 그룹의 로컬 라인들에 연결되고,
    상기 제2 셀 스트링은 상기 제2 사이드를 향하여 연장된 제4 그룹의 로컬 라인들에 연결된 메모리 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 제3 그룹의 로컬 라인들과 상기 제4 그룹의 로컬 라인들을 상기 제1 블록 선택 신호에 의해 동시에 선택하고, 상기 제3 그룹의 로컬 라인들과 상기 제4 그룹의 로컬 라인들에 연결된 제2 로우 디코더 그룹을 더 포함하는 메모리 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 제1 내지 제4 그룹의 로컬 라인들 슬릿에 의해 분할될 셀렉트 라인들 및 상기 셀렉트 라인들 하부에 적층된 워드 라인들을 포함하는 메모리 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 제1 로우 디코더 그룹 및 상기 제2 로우 디코더 그룹 각각은 상기 제1 블록 선택 신호에 응답하여 상기 제1 내지 제4 그룹의 로컬 라인들에 동작 전압들을 제공하는 패스 트랜지스터들을 포함하는 메모리 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 읽기/쓰기 회로는,
    상기 제1 비트 라인에 동작 전압을 제공하는 제1 페이지 버퍼 그룹; 및
    상기 제2 비트 라인에 동작 전압을 제공하는 제2 페이지 버퍼 그룹을 포함하는 메모리 장치.
  9. 제1 하프 메모리 블록들을 포함하는 제1 메모리 셀 어레이 및 제2 하프 메모리 블록들을 포함하는 제2 메모리 셀 어레이로 구성된 플레인;
    상기 제1 메모리 셀 어레이와 상기 제2 메모리 셀 어레이 사이에 배치되고, 서로 상반된 방향으로 연장된 제1 그룹의 비트 라인들과 제2 그룹의 비트 라인들을 통해 상기 제1 메모리 셀 어레이와 상기 제2 메모리 셀 어레이에 연결된 읽기/쓰기 회로; 및
    상기 제1 하프 메모리 블록들 중 어느 하나와 상기 제2 하프 메모리 블록들 중 어느 하나로 구성된 메모리 블록 쌍들을 동일한 블록 선택 신호에 의해 동시에 선택하는 제1 로우 디코더 그룹 및 제2 로우 디코더 그룹을 포함하고,
    상기 제1 하프 메모리 블록들 및 상기 제2 하프 메모리 블록들 중 상기 메모리 블록 쌍들 각각에 포함된 한 쌍의 제1 하프 메모리 블록과 제2 하프 메모리 블록은 상기 제1 로우 디코더 그룹 또는 상기 제2 로우 디코더 그룹의 블록 어드레스 디코더로부터 출력된 하나의 블록 선택 신호에 의해 동시에 선택되는 메모리 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 읽기/쓰기 회로는,
    상기 제1 그룹의 비트 라인들에 동작 전압들을 제공하는 제1 페이지 버퍼 그룹; 및
    상기 제2 그룹의 비트 라인들에 동작 전압들을 제공하는 제2 페이지 버퍼 그룹을 포함하는 메모리 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 제1 로우 디코더 그룹 및 상기 제2 로우 디코더 그룹 각각은 상기 제1 하프 메모리 블록들 각각을 개별적으로 제어하는 패스 트랜지스터 그룹들을 포함하고,
    상기 패스 트랜지스터 그룹들은 상기 제2 하프 메모리 블록들을 각각에 연결된 메모리 장치.
  12. 제1 하프 메모리 블록 및 제2 하프 메모리 블록을 포함하는 플레인;
    상기 제1 하프 메모리 블록과 상기 제2 하프 메모리 블록 사이에 배치되고, 서로 상반된 방향으로 연장된 제1 비트 라인과 제2 비트 라인을 통해 상기 제1 하프 메모리 블록과 상기 제2 하프 메모리 블록에 연결된 읽기/쓰기 회로;
    블록 선택 신호에 의해 상기 제1 하프 메모리 블록 및 상기 제2 하프 메모리 블록을 동시에 선택하는 로우 디코더 그룹; 및
    상기 제1 하프 메모리 블록 및 상기 제2 하프 메모리 블록을 상기 로우 디코더 그룹에 공통으로 연결하는 로컬 라인을 포함하는 메모리 장치.
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