KR100735750B1 - 복수개의 균일한 기준 데이터들을 생성하는 기준 셀 블록및 감지증폭 유니트들을 구비하는 반도체 소자들 및 이를채택하는 시스템들 - Google Patents

복수개의 균일한 기준 데이터들을 생성하는 기준 셀 블록및 감지증폭 유니트들을 구비하는 반도체 소자들 및 이를채택하는 시스템들 Download PDF

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Abstract

기준 셀 데이터들을 발생시키는 기준 셀 블록 및 감지증폭 유니트들을 구비하는 반도체 소자가 제공된다. 상기 반도체 소자는 복수개의 감지증폭 유니트들을 구비한다. 상기 감지증폭 유니트들의 각각은 제1 입력단 및 제2 입력단을 갖는다. 상기 제2 입력단들은 서로 전기적으로 접속되어 하나의 단일 노드를 제공한다. 상기 단일 노드에 복수개의 기준 비트라인들이 전기적으로 접속된다. 상기 기준 비트라인들을 가로지르는 적어도 하나의 기준 워드라인이 제공된다. 상기 기준 워드라인 및 상기 기준 비트라인들의 교차점들(intersections)에 각각 복수개의 기준 셀들이 제공되고, 상기 기준 셀들은 논리 "0"에 해당하는 데이터를 갖는 제1 그룹의 기준 셀들 및/또는 논리 "1"에 해당하는 데이터를 갖는 제2 그룹의 기준 셀들을 구비한다. 상기 제1 입력단들에 메인 셀 블록이 접속된다. 상기 메인 셀 블록은 상기 제1 입력단들에 각각 전기적으로 접속된 복수개의 메인 비트라인들과, 상기 메인 비트라인들을 가로지르는 복수개의 메인 워드라인들과, 상기 메인 비트라인들 및 상기 메인 워드라인들의 교차점들에 배치된 메인 셀들을 구비한다. 상기 반도체 소자를 채택하는 시스템 또한 제공된다.

Description

복수개의 균일한 기준 데이터들을 생성하는 기준 셀 블록 및 감지증폭 유니트들을 구비하는 반도체 소자들 및 이를 채택하는 시스템들{Semiconductor devices including a reference cell block and sense amplification units for generating a plurality of uniform reference data and systems employing the same}
도 1은 본 발명에 따른 반도체 메모리 소자의 메인 셀 데이터들(main cell data) 및 기준 셀 데이터들(reference cell data)의 하나의 예시적인 분포(an exemplary distribution)를 도시한 히스토그램(histogram)이다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 일 부분을 도시한 개략적인 등가회로도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 메모리 소자를 도시한 개략적인 등가회로도이다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자를 도시한 개략적인 등가회로도이다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자를 도시한 개략적인 블록 다이아그램이다.
도 6a는 본 발명에 따른 반도체 메모리 소자의 메인 셀 데이터들 및 기준 셀 데이터들의 다른 하나의 예시적인 분포(another exemplary distribution)를 도시한 히스토그램(histogram)이다.
도 6b는 도 6a의 기준 전류를 생성시키기에 적합한 기준 셀 블록 및 그에 접속된 감지 증폭 유니트들을 도시한 회로도이다.
도 7a는 본 발명에 따른 반도체 메모리 소자의 메인 셀 데이터들 및 기준 셀 데이터들의 또 다른 하나의 예시적인 분포(still another exemplary distribution)를 도시한 히스토그램(histogram)이다.
도 7b는 도 7a의 기준 전류를 생성시키기에 적합한 기준 셀 블록 및 그에 접속된 감지 증폭 유니트들을 도시한 회로도이다.
도 8은 본 발명의 실시예들에 따른 반도체 소자들을 채택하는 시스템의 개략적인 블록 다이아그램(schematic block diagram)이다.
본 발명은 반도체 소자들 및 이를 채택하는 시스템들에 관한 것으로, 특히 복수개의 균일한 기준 데이터들을 생성하는 기준 셀 블록 및 감지증폭 유니트들을 구비하는 반도체 소자들 및 이를 채택하는 시스템들에 관한 것이다.
반도체 메모리 소자들은 원하는 데이터들을 저장하는 메인 셀들을 구비한다. 상기 메인 셀들 내에 저장된 데이터들, 즉 메인 셀 데이터들은 논리 "0"에 해당하는 로우 상태(low state) 또는 논리 "1"에 해당하는 하이 상태(high state)를 가질 수 있다. 상기 메인 셀들 내에 저장된 데이터들은 읽기 모드 동안 감지증폭기에 의 해 기준 셀들 내에 저장된 데이터들과 비교되고, 상기 감지증폭기는 상기 메인 셀들 내의 데이터들의 각각이 논리 "1" 상태 또는 논리 "0" 상태인지를 판별한다. 따라서, 상기 기준 셀들 내의 데이터들, 즉 기준 셀 데이터들이 상기 메인 셀 데이터들의 로우 상태 및 하이 상태의 중간값(mid-value)을 갖는 경우에, 상기 감지증폭기의 감지 여유도(sensing margin)가 극대화될 수 있다.
상기 감지증폭기를 갖는 반도체 메모리 소자들은 휘발성 메모리 소자들 또는 비휘발성 메모리 소자들로 분류될 수 있다. 상기 휘발성 메모리 소자들은 그들의 전원이 차단되는 경우에 그들 내에 저장된 데이터들을 잃어버리는 특징을 갖고, 상기 비휘발성 메모리 소자들은 그들의 전원이 차단될지라도 그들 내에 저장된 데이터들을 간직하는 특징으로 갖는다.
상기 비휘발성 메모리 소자들은 디램 소자들 및 에스램 소자들을 포함할 수 있고, 상기 비휘발성 메모리 소자들은 플래쉬 메모리 소자들, 자기램 소자들(MRAM devices), 상변이 메모리 소자들(phase change memory devices) 및 저항램 소자들(resistance RAM devices)을 포함할 수 있다.
상기 기준 셀들 및 그에 접속된 감지증폭기를 구비하는 자기램 소자가 2002년 VLSI 회로 심포지움(2002 Symposium on VLSI circuits Digest of Technical Papers, pp. 158-161)에서 "구리배선들과 함께 하나의 트랜지스터 및 하나의 자기터널 접합으로 구성된 비트 셀을 기초로 하는 저전력 1메가비트 자기 램(A lower power 1Mbit MRAM based on 1T1MTJ bit cell integrated with Copper interconnects)"라는 제목으로 엠 덜람(M. Durlam) 등에 위한 논문(article)에 개 시된 바 있다. 상기 덜람 등의 도 7은 중간값 기준 발생 회로(mid-point reference generator circuitry)를 갖는 자기램 메모리 코어 블록(MRAM memory core block)를 도시하고 있다. 또한, 덜람 등의 도 6은 상기 중간값 기준 발생 회로에 인가되는 바이어스에 따른 최소 저항값, 최대 저항값 및 중간 저항값의 측정값들 및 계산값들을 보여주는 그래프이다.
자기램 소자의 다른 하나의 중간값 기준 발생기(another midpoint reference generator)가 미국특허 제6,445,612호에 "중간값 기준 발생기를 갖는 자기램 및 그것의 읽기 방법(MRAM With Midpoint Generator Reference and Method for Readout)"이라는 제목으로 나지(Naji)에 의해 개시된 바 있다. 나지(Naji) 특허의 요약서에 기재된 바에 따르면, 상기 자기램은 메모리 셀들의 데이터 칼럼(data column) 및 중간값 발생기(midpoint generator)를 구비하는 기준 칼럼(reference column)를 포함하고, 상기 기준 칼럼은 기판 상에서 상기 데이터 칼럼에 인접하도록 위치한다. 상기 메모리 셀들 및 상기 중간값 발생기는 유사한 자기저항체 메모리 요소들(similar magnetoresistive memory elements), 즉 자기터널 접합 요소들(magnetic tunnel junction elements; MTJ elements)을 포함한다. 상기 발생기의 상기 자기터널 접합 요소들은 각각 최대 저항값(Rmax) 및 최소 저항값(Rmin)중 어느 하나를 갖도록 프로그램되고 서로 접속되어 상기 최대 저항값 및 최소 저항값 사이의 중간값(midpoint)에 해당하는 전체 저항값(total resistance)을 제공한다. 상기 데이터 칼럼 및 상기 기준 칼럼에 차동 읽기 회로(differential read-out circuit)가 접속되어 데이터 전압을 기준 전압과 비교한다.
자기램 소자의 또 다른 하나의 중간값 기준 발생기(another midpoint reference generator)가 미국특허 제6,055,178호에 "기준 메모리 어레이를 갖는 자기램(Magnetic Random Access Memory With a Reference Memory Array)"라는 제목으로 나지(Naji)에 의해 개시된 바 있다. 이 특허에 개시된 바에 따르면, 자기램 소자는 메모리 어레이 및 기준 메모리 어레이를 포함한다. 상기 메모리 어레이는 정보를 저장하기 위하여 행들 및 열들을 따라 배열된 자기 메모리 셀들(magnetic memory cells)을 포함하고, 상기 기준 메모리 어레이는 행 라인(row line) 내에 기준 정보를 간직하기 위한 기준 메모리 셀들을 포함한다. 상기 자기 메모리 셀은 상기 셀 내의 자기 상태에 따라서 최대 저항값 또는 최소 저항값을 갖고, 상기 기준 메모리 셀들의 각각은 직렬 접속된 자기 메모리 셀 및 트랜지스터를 구비하여 기준 저항값을 갖는다. 상기 트랜지스터는 상기 기준 저항값이 상기 자기 메모리 셀의 상기 최대 저항값 및 최소 저항값 사이의 중간값(mid-value)을 보이도록 기준 행 라인(reference row line)에 의해 제어된다. 상기 자기 메모리 셀 및 상기 기준 메모리 셀에 각각 비트라인 전류 및 기준 비트라인 전류가 제공된다. 자기 상태는 상기 기준 비트라인 전류와 비교되는 상기 비트라인 전류를 변화시키어 출력 신호를 제공한다.
본 발명이 이루고자 하는 기술적 과제는 읽기 여유도(read margin)를 개선시키기에 적합한 기준 데이터 발생기를 채택하는 반도체 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 개선된 읽기 여유도를 보이는 반도체 소자를 채택하는 시스템을 제공하는 데 있다.
본 발명의 일 실시예에 따르면, 균일한 기준 데이터들을 발생시키는 반도체 소자가 제공된다. 상기 반도체 소자는 복수개의 감지증폭 유니트들을 포함한다. 상기 감지증폭 유니트들의 각각은 제1 입력단 및 제2 입력단을 갖는다. 상기 제2 입력단들은 서로 전기적으로 연결되어 하나의 단일 노드를 제공한다. 상기 단일 노드에 복수개의 기준 비트라인들이 전기적으로 접속된다. 상기 기준 비트라인들을 가로지르는 적어도 하나의 기준 워드라인이 제공된다. 상기 기준 워드라인 및 상기 기준 비트라인들의 교차점들(intersections)에 각각 복수개의 기준 셀들이 제공된다. 상기 기준 셀들의 각각은 상기 기준 비트라인들중 어느 하나 및 상기 기준 워드라인에 전기적으로 접속되고, 상기 기준 셀들은 논리 "0"에 해당하는 데이터를 갖는 제1 그룹의 기준 셀들 및/또는 논리 "1"에 해당하는 데이터를 갖는 제2 그룹의 기준 셀들을 구비한다.
본 발명의 다른 실시예에 따르면, 상기 반도체 소자는 복수개의 감지증폭 유니트들, 제1 하프 셀 블록 및 제2 하프 셀 블록을 포함한다. 상기 감지증폭 유니트들의 각각은 제1 입력단 및 제2 입력단을 갖고, 상기 제1 및 제2 하프 셀 블록들의 각각은 복수개의 셀 블록들을 갖는다. 상기 제1 하프 셀 블록의 상기 셀 블록들은 상기 제1 입력단들에 병렬 접속되고, 상기 제2 하프 셀 블록들의 상기 셀 블록들은 상기 제2 입력단들에 병렬 접속된다. 상기 제1 및 제2 입력단들에 감지증폭 스위칭 블록(sense amplification switching block)이 전기적으로 접속된다. 상기 감지증 폭 스위칭 블록은 읽기 모드에서 상기 제1 입력단들 또는 상기 제2 입력단들을 서로 전기적으로 접속시킨다. 상기 감지증폭 스위칭 블록은 상기 제2 하프 셀 블록 내에 저장된 데이터들을 읽을 때 상기 제1 입력단들을 서로 전기적으로 접속시키고 상기 제1 하프 셀 블록 내에 저장된 데이터들을 읽을 때 상기 제2 입력단들을 서로 전기적으로 접속시킨다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 소자는 복수개의 감지증폭 유니트들, 제1 하프 셀 블록 및 제2 하프 셀 블록을 포함한다. 상기 감지증폭 유니트들의 각각은 제1 입력단 및 제2 입력단을 갖고, 상기 제1 및 제2 하프 셀 블록들의 각각은 복수개의 셀 블록들을 갖는다. 상기 제1 하프 셀 블록의 상기 셀 블록들은 각각 상기 제1 입력단들에 전기적으로 접속되고, 상기 제2 하프 셀 블록들의 상기 셀 블록들은 각각 상기 제2 입력단들에 전기적으로 접속된다. 상기 제1 및 제2 입력단들에 감지증폭 스위칭 블록(sense amplification switching block)이 전기적으로 접속된다. 상기 감지증폭 스위칭 블록은 읽기 모드 동안 상기 제1 입력단들 또는 상기 제2 입력단들을 서로 전기적으로 접속시킨다. 상기 감지증폭 스위칭 블록은 상기 제2 하프 셀 블록 내에 저장된 데이터들을 읽을 때 상기 제1 입력단들을 서로 전기적으로 접속시키고 상기 제1 하프 셀 블록 내에 저장된 데이터들을 읽을 때 상기 제2 입력단들을 서로 전기적으로 접속시킨다.
본 발명의 또 다른 실시예에 따르면, 개선된 읽기 여유도를 갖는 반도체 소자를 채택하는 시스템이 제공된다. 상기 시스템은 프로세서, 상기 프로세서와 데이터 통신을 수행하는 입/출력 장치(input/output device), 및 상기 프로세서와 데이 터 통신을 수행하는 메모리 소자를 포함하고, 상기 메모리 소자는 복수개의 감지증폭 유니트들을 포함한다. 상기 감지증폭 유니트들의 각각은 제1 입력단 및 제2 입력단을 갖는다. 상기 제2 입력단들은 서로 전기적으로 접속되어 하나의 단일 노드를 제공한다. 상기 단일 노드에 복수개의 기준 비트라인들이 전기적으로 접속된다. 상기 기준 비트라인들을 가로지르는 적어도 하나의 기준 워드라인이 제공된다. 상기 기준 워드라인 및 상기 기준 비트라인들의 교차점들(intersections)에 복수개의 기준 셀들이 제공된다. 상기 기준 셀들의 각각은 상기 기준 비트라인들중 어느 하나 및 상기 기준 워드라인에 전기적으로 접속된다. 상기 기준 셀들은 논리 "0"에 해당하는 데이터를 갖는 제1 그룹의 기준 셀들 및/또는 논리 "1"에 해당하는 데이터를 갖는 제2 그룹의 기준 셀들을 구비한다.
본 발명의 또 다른 실시예에 따르면, 상기 시스템은 프로세서, 상기 프로세서와 데이터 통신을 수행하는 입/출력 장치(input/output device), 및 상기 프로세서와 데이터 통신을 수행하는 메모리 소자를 포함하고, 상기 메모리 소자는 복수개의 감지증폭 유니트들, 제1 하프 셀 블록 및 제2 하프 셀 블록을 포함한다. 상기 감지증폭 유니트들의 각각은 제1 입력단 및 제2 입력단을 갖고, 상기 제1 및 제2 하프 셀 블록들의 각각은 복수개의 셀 블록들을 갖는다. 상기 제1 하프 셀 블록의 상기 셀 블록들은 상기 제1 입력단들에 병렬 접속되고, 상기 제2 하프 셀 블록들의 상기 셀 블록들은 상기 제2 입력단들에 병렬 접속된다. 상기 제1 및 제2 입력단들에 감지증폭 스위칭 블록(sense amplification switching block)이 전기적으로 접속된다. 상기 감지증폭 스위칭 블록은 읽기 모드에서 상기 제1 입력단들 또는 상기 제2 입력단들을 서로 전기적으로 접속시킨다. 상기 감지증폭 스위칭 블록은 상기 제2 하프 셀 블록 내에 저장된 데이터들을 읽을 때 상기 제1 입력단들을 서로 전기적으로 접속시키고 상기 제1 하프 셀 블록 내에 저장된 데이터들을 읽을 때 상기 제2 입력단들을 서로 전기적으로 접속시킨다. 상기 감지증폭 스위칭 블록은 상기 제2 하프 셀 블록 내에 저장된 데이터들을 읽을 때 상기 제1 입력단들을 서로 전기적으로 접속시키고 상기 제1 하프 셀 블록 내에 저장된 데이터들을 읽을 때 상기 제2 입력단들을 서로 전기적으로 접속시킨다.
본 발명의 또 다른 실시예에 따르면, 상기 시스템은 프로세서, 상기 프로세서와 데이터 통신을 수행하는 입/출력 장치(input/output device), 및 상기 프로세서와 데이터 통신을 수행하는 메모리 소자를 포함하고, 상기 메모리 소자는 복수개의 감지증폭 유니트들, 제1 하프 셀 블록 및 제2 하프 셀 블록을 포함한다. 상기 감지증폭 유니트들의 각각은 제1 입력단 및 제2 입력단을 갖고, 상기 제1 및 제2 하프 셀 블록들의 각각은 복수개의 셀 블록들을 갖는다. 상기 제1 하프 셀 블록의 상기 셀 블록들은 각각 상기 제1 입력단들에 전기적으로 접속되고, 상기 제2 하프 셀 블록의 상기 셀 블록들은 각각 상기 제2 입력단들에 전기적으로 접속된다. 상기 제1 및 제2 입력단들에 감지증폭 스위칭 블록이 전기적으로 접속된다. 상기 감지증폭 블록은 읽기 모드에서 상기 제1 입력단들 또는 상기 제2 입력단들을 서로 전기적으로 접속시킨다. 상기 감지증폭 스위칭 블록은 상기 제2 하프 셀 블록 내에 저장된 데이터들을 읽을 때 상기 제1 입력단들을 서로 전기적으로 접속시키고 상기 제1 하프 셀 블록 내에 저장된 데이터들을 읽을 때 상기 제2 입력단들을 서로 전기 적으로 접속시킨다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명에 따른 반도체 메모리 소자의 메인 셀 데이터들(main cell data) 및 기준 셀 데이터들(reference cell data)의 하나의 예시적인 분포(an exemplary distribution)를 도시한 히스토그램(histogram)이다. 도 1에 있어서, 가로축은 자기램 소자의 메인 셀들 및 기준 셀들을 통하여 흐르는 셀 전류(Ic)를 나타내고, 세로축은 상기 셀들의 개수(N)를 나타낸다. 또한, 도 1에 보여진 셀 전류가 자기램 셀 전류를 예로 하여 설명될지라도 본 실시예는 자기램 셀을 채택하는 자기램 소자에 한정되지 않고 여러 가지의 다른 반도체 소자들에 적용될 수 있다. 예를 들면, 도 1의 셀 전류는 상변이 메모리 셀 전류 또는 저항램 셀 전류일 수도 있다. 상기 자기램 소자는 메인 자기램 셀들 및 기준 자기램 셀들을 포함한다. 상기 메인 자기램 셀들 내에 원하는 데이터들이 저장되고, 상기 메인 자기램 셀들 내의 메인 데이터들은 상기 기준 셀들로부터 얻어지는 기준 데이터들과 비교된다. 상기 메인 자기램 셀들 내의 메인 데이터들은 논리 "0" 상태 또는 논리 "1" 상태에 해당하는 데이터들일 수 있다. 설명의 편의를 도모하기 위하여, 상기 논리 "0" 상태는 최대 저항값을 갖는 자기램 셀의 데이터를 의미하고 상기 논리 "1" 상태는 최소 저항값을 갖는 자기램 셀의 데이터를 의미하는 것으로 가정한다.
상기 메인 자기램 셀들중 제1 메인 자기램 셀들이 상기 논리 "0" 상태를 갖도록 프로그램되고 상기 메인 자기램 셀들중 제2 메인 자기램 셀들이 논리 "1" 상태를 갖도록 프로그램된 경우에, 상기 제1 메인 자기램 셀들을 통하여 흐르는 제1 읽기 전류들(D1)은 상기 제2 메인 자기램 셀들을 통하여 흐르는 제2 읽기 전류들(D2)보다 낮을 수 있다. 이에 따라, 상기 제1 읽기 전류들(D1) 및 상기 제2 읽기 전류들(D2)은 각각 도 1에 도시된 바와 같이 서로 다른 2개의 영역들 내에 분포될 수 있고, 제1 읽기 전류들(D1)의 평균값(I1)은 상기 제2 읽기 전류들(D2)의 평균값(I2)보다 낮을 수 있다. 또한, 상기 메인 셀들이 자기램 셀들인 경우에, 상기 제1 읽기 전류들(D1)의 편차(deviation)는 상기 제2 읽기 전류들(D2)의 편차와 유사할 수 있다.
상술한 바와 같이, 상기 제2 평균 전류(second mean current; I2)가 상기 제1 평균 전류(I1)보다 크고 상기 제1 읽기 전류들(D1)의 편차가 상기 제2 읽기 전류(D2)들의 편차와 유사할 경우에, 상기 기준 자기램 셀들로부터 얻어지는 기준 데이터들(Dref) 즉, 기준 전류들은 상기 제1 읽기 전류들(D1) 및 상기 제2 읽기 전류들(D2) 사이의 값을 가져야 한다. 특히, 상기 메인 자기램 셀들 내의 데이터들을 읽어 내기 위한 읽기 모드 동안 읽기 여유도를 증가시키기 위해서는, 상기 기준 전류들(Dref)의 편차가 감소되어야 하고 상기 기준 전류들(Dref)의 평균 기준 전류 (mean reference currents; Iref)는 상기 제1 및 제2 평균 전류들(I1, I2) 사이의 중간값(mid-value)을 가져야 한다.
도 2는 도 1에 보여진 최적의 기준 전류들(Dref)을 얻기에 적합한 본 발명의 실시예에 따른 반도체 소자의 일 부분을 도시한 개략적인 등가회로도이다.
도 2를 참조하면, 제1 내지 n번째 감지증폭 유니트들(sense amplification units; SU1, SU2, ... , SUn)이 제공된다. 상기 제1 감지증폭 유니트(SU1)는 제1 및 제2 입력단들(IA1', IB1')과 아울러서 하나의 출력단을 갖는 제1 감지증폭기(sense amplifier; SA1)를 포함한다. 상기 제1 감지증폭기(SA1)의 상기 출력단은 제1 입/출력 유니트(first input/output unit; I/O1)에 접속된다. 이에 더하여, 상기 제1 감지증폭 유니트(SU1)는 상기 제1 입력단(IA1')에 전기적으로 접속된 제1 전류원(IS1) 및 제1 제어 트랜지스터(TC1)와 아울러서 상기 제2 입력단(IB1')에 전기적으로 접속된 제2 전류원(IS2) 및 제2 제어 트랜지스터(TC2)를 더 포함할 수 있다. 상기 제1 입력단(IA1')은 상기 제1 제어 트랜지스터(TC1)의 드레인에 전기적으로 접속되고, 상기 제2 입력단(IB1')은 상기 제2 제어 트랜지스터(TC2)의 드레인에 전기적으로 접속된다. 더 나아가서(moreover), 상기 제1 감지증폭 유니트(SU1)는 상기 제1 제어게이트(TC1)의 게이트에 전기적으로 접속된 출력단을 갖는 제1 비교기(CMP1) 및 상기 제2 제어게이트(TC2)의 게이트에 전기적으로 접속된 출력단을 갖는 제2 비교기(CMP2)를 더 포함할 수 있다. 상기 제1 및 제2 비교기들(CMP1, CMP2)의 각각은 제1 및 제2 입력단들을 갖는다. 이 경우에, 상기 제1 비교기(CMP1)의 상기 제1 입력단은 상기 제1 제어 트랜지스터(TC1)의 소오스에 전기적으로 접속되고, 상기 제2 비교기(CMP2)의 상기 제1 입력단은 상기 제2 제어 트랜지스터(TC2)의 소오스에 전기적으로 접속된다. 또한, 상기 제1 및 제2 비교기들(CMP1, CMP2)의 상기 제2 입력단들은 모두 바이어스 전압(Vb)을 발생시키는 바이어스 회로의 출력단에 전기적으로 접속된다. 상기 제1 제어 트랜지스터(TC1)의 상기 소오스는 상기 제1 감지증폭 유니트(SU1)의 제1 입력단(IA1)의 역할을 하고, 상기 제2 제어 트랜지스터(TC2)의 상기 소오스는 상기 제2 감지증폭 유니트(SU2)의 제2 입력단(IA2)의 역할을 한다.
상기 제2 내지 n번째 감지증폭 유니트들(SU2, ... , SUn)의 각각은 상기 제1 감지증폭 유니트(SU1)와 동일한 구성(configuration)을 가질 수 있다. 즉, 상기 제2 감지증폭 유니트(SU2)는 제1 및 제2 입력단들(IA2', IB2')을 갖는 제2 감지증폭기(SA2)와 아울러서 상기 입력단들(IA2', IB2')에 전기적으로 접속된 전류원들(IS1, IS2), 제어 트랜지스터들(TC1, TC2) 및 비교기들(CMP1, CMP2)을 포함하고, 상기 n번째 감지증폭 유니트(SUn)는 제1 및 제2 입력단들(IAn', IBn')을 갖는 n번째 감지증폭기(SAn)와 아울러서 상기 입력단들(IAn', IBn')에 전기적으로 접속된 전류원들(IS1, IS2), 제어 트랜지스터들(TC1, TC2) 및 비교기들(CMP1, CMP2)을 포함한다. 상기 제2 감지증폭기(SA2)의 출력단은 제2 입/출력 유니트(I/O2)에 접속되고, 상기 n번째 감지증폭기(SAn)의 출력단은 n번째 입/출력 유니트(I/On)에 접속된다. 상기 제2 감지증폭 유니트(SU2)의 상기 제1 및 제2 제어 트랜지스터들(TC1, TC2)의 소오스들은 각각 상기 제2 감지증폭 유니트(SU2)의 제1 및 제2 입력단들(IA2, IB2)의 역할을 한다. 이와 마찬가지로, 상기 n번째 감지증폭 유니트(SUn)의 상기 제1 및 제2 제어 트랜지스터들(TC1, TC2)의 소오스들은 각각 상기 n번째 감지증폭 유니트(SUn)의 제1 및 제2 입력단들(IAn, IBn)의 역할을 한다.
상기 제2 입력단들(IB1, IB2, ... , IBn)은 서로 전기적으로 접속되어 하나의 단일 노드(ND)를 구성하고, 상기 단일 노드(ND)는 복수개의 기준 비트라인들, 즉 제1 내지 n번째 기준 비트라인들(RBL1, RBL2, ... , RBLn)에 전기적으로 접속된다. 상기 기준 비트라인들(RBL1, RBL2, ... , RBLn)을 가로질러 기준 워드라인(RWL)이 제공된다. 상기 기준 비트라인들(RBL1, RBL2, ... , RBLn) 및 상기 기준 워드라인(RWL)의 교차점들(intersections)에 복수개의 기준 셀들(RC1, RC2, ... , RCn)이 제공된다. 상기 기준 셀들(RC1, RC2, ... , RCn)의 각각은 상기 기준 비트라인들(RBL1, RBL2, ... , RBLn)중 어느 하나와 상기 기준 워드라인(RWL)에 전기적으로 접속된다. 또한, 상기 기준 셀들(RC1, RC2, ... , RCn)은 상기 논리 "0" 상태를 갖는 제1 그룹의 기준 셀들 및/또는 상기 논리 "1" 상태를 갖는 제2 그룹의 기준 셀들을 포함할 수 있다.
상기 기준 셀들(RC1, RC2, ... , RCn)은 자기램 셀들과 같은 저항성 메모리 셀들(resistive memory cells)일 수 있다. 구체적으로, 상기 기준 셀들(RC1, RC2, ... , RCn)의 각각은 직렬 접속된 억세스 트랜지스터 및 자기 저항체(magnetic resistor)를 구비할 수 있다. 이 경우에, 상기 자기 저항체의 제1 단자는 상기 기준 비트라인들(RBL1, RBL2, ... , RBLn)중 어느 하나에 전기적으로 접속되고, 상기 자기 저항체의 제2 단자는 상기 억세스 트랜지스터의 드레인에 전기적으로 접속된다. 또한, 상기 억세스 트랜지스터의 게이트는 상기 기준 워드라인(RWL)에 전기적 으로 접속되고, 상기 억세스 트랜지스터의 소오스는 접지단자에 전기적으로 접속된다.
이와는 달리, 상기 기준 셀들(RC1, RC2, ... , RCn)은 상기 억세스 트랜지스터 없는 교차점 셀들(cros point cells), 즉 교차점 자기 저항체들일 수 있다. 이 경우에, 상기 교차점 자기 저항체들의 제1 단자들은 상기 기준 워드라인(RWL)에 전기적으로 접속되고, 상기 교차점 자기 저항체들의 제2 단자들은 각각 상기 기준 비트라인들(RBL1, RBL2, ... , RBLn)에 전기적으로 접속된다.
상기 기준 셀들(RC1, RC2, ... , RCn)이 자기램 셀들이면, 상기 제1 그룹의 기준 셀들의 개수는 상기 제2 그룹의 기준 셀들의 개수와 동일할 수 있다. 상기 기준 비트라인들(RBL1, RBL2, ... , RBLn), 상기 기준 워드라인(RBL) 및 상기 기준 셀들(RC1, RC2, ... , RCn)은 기준 셀 블록(RCB)을 구성한다.
계속해서, 상기 제1 입력단들(IA1, IA2, ... , IAn)은 메인 셀 블록(MCB)에 전기적으로 접속될 수 있다. 상기 메인 셀 블록(MCB)은 상기 제1 입력단들(IA1, IA2, ... , IAn)에 각각 전기적으로 접속된 복수개의 메인 비트라인들(MBL1, MBL2, ... , MBLn) 및 상기 메인 비트라인들(MBL1, MBL2, ... , MBLn)을 가로지르는 복수개의 메인 워드라인들(MWL1, MWL2, ... , MWLm)을 포함할 수 있다. 이에 더하여, 상기 메인 셀 블록(MCB)은 상기 메인 비트라인들(MBL1, MBL2, ... , MBLn) 및 상기 메인 워드라인들(MWL1, MWL2, ... , MWLm)의 교차점들(intersections)에 제공된 복수개의 메인 셀들(MC)을 더 포함한다.
상기 메인 셀들(MC)은 상기 기준 셀들(RC1, RC2, ... , RCn)과 동일한 형태 의 메모리 셀들(same type memory cells)일 수 있다. 예를 들면, 상기 기준 셀(RC1, RC2, ... , RCn)이 자기램 셀들인 경우에, 상기 메인 셀들(MC) 역시 자기램 셀들일 수 있다. 또한, 상기 메인 자기램 셀들(MC) 및 상기 기준 자기램 셀들중 어느 하나가 논리 "0" 상태를 갖도록 프로그램된 경우에, 읽기 모드에서 상기 논리 "0" 상태를 갖는 메인 자기램 셀 또는 기준 자기램 셀을 통하여 흐르는 읽기 전류는 도 1의 제1 읽기 전류들(D1)중 어느 하나의 값을 가질 수 있다. 이와 마찬가지로, 상기 메인 자기램 셀들(MC) 및 상기 기준 자기램 셀들중 어느 하나가 논리 "1" 상태를 갖도록 프로그램된 경우에, 읽기 모드에서 상기 논리 "1" 상태를 갖는 메인 자기램 셀 또는 기준 자기램 셀을 통하여 흐르는 읽기 전류는 도 1의 제2 읽기 전류들(D2)중 어느 하나의 값을 가질 수 있다.
이제, 도 2에 도시된 반도체 소자의 동작(operation)을 설명하기로 한다.
도 2의 반도체 소자가 읽기 모드에서 동작할 때, 상기 감지증폭 유니트들(SU1, SU2, ... , SUn)의 상기 제1 및 제2 전류원들(IS1, IS2)은 상기 제1 및 제2 입력단들(IA1, IA2, ... , IAn, IB1, IB2, ... , IBn)에 비트라인 전류를 공급한다. 또한, 상기 제1 비교기들(CMP1)은 상기 제1 입력단들(IA1, IA2, ... , IAn)에 유도되는 메인 비트라인 전압들과 상기 바이어스 전압(Vb)을 비교하여 상기 제1 제어 트랜지스터들(TC1)의 게이트들에 인가되는 출력 전압들을 발생시킨다. 상기 제1 입력단들(IA1, IA2, ... , IAn)에 유도되는 메인 비트라인 전압들이 상기 바이어스 전압(Vb)보다 낮으면, 상기 제1 비교기들(CMP1)의 출력 전압은 증가하여 상기 제1 전류원들(IS1)로부터 공급되는 상기 제1 제어 트랜지스터들(TC1)의 드레인 전류를 증가시킨다. 이에 따라, 상기 제1 입력단들(IA1, IA2, ... , IAn)에 유도되는 상기 메인 비트라인 전압들은 상승한다(rise up). 이와 반대로, 상기 제1 입력단들(IA1, IA2, ... , IAn)에 유도되는 상기 메인 비트라인 전압들이 상기 바이어스 전압(Vb)보다 높으면, 상기 제1 비교기들(CMP1)의 출력 전압은 감소하여 상기 제1 전류원들(IS1)로부터 공급되는 상기 제1 제어 트랜지스터들(TC1)의 드레인 전류를 감소시킨다. 이에 따라, 상기 제1 입력단들(IA1, IA2, ... , IAn)에 유도되는 상기 메인 비트라인 전압들은 하강한다(fall down). 결과적으로, 상기 제1 입력단들(IA1, IA2, ... , IAn)에 유도되는 상기 메인 비트라인 전압들은 상기 읽기 모드 동안 상기 바이어스 전압과 동일한 전압을 유지한다(maintain).
상기 제2 비교기들(CMP2) 역시 상기 제2 입력단들(IB1, IB2, ... , IBn)에 유도되는 기준 비트라인 전압들을 상기 바이어스 전압(Vb)과 비교하여 상기 제2 제어 트랜지스터들(TC2)의 게이트들에 인가되는 출력 전압들을 발생시킨다. 그 결과, 상기 제2 입력단들(IB1, IB2, ... , IBn), 즉 상기 단일 노드(ND) 역시 상기 읽기 모드 동안 상기 바이어스 전압(Vb)과 동일한 전압을 유지한다.
상기 단일 노드(ND)가 상기 읽기 모드 동안 상기 바이어스 전압(Vb)을 유지하고 상기 기준 워드라인(RWL)이 선택되면, 상기 제1 내지 n번째 기준 셀들(RC1, RC2, ... , RCn)을 통하여 각각 제1 내지 n번째 기준 비트라인 전류들(IR1, IR2, ... , IRn)이 흐른다. 상기 단일 노드(ND)를 통하여 흐르는 전류(즉, 전체 기준 비트라인 전류; total reference bit line current)는 상기 제1 내지 n번째 기준 비트라인 전류들(IR1, IR2, ... , IRn)의 합에 해당하고, 상기 제2 입력단들(IB1, IB2, ... , IBn)의 각각을 통하여 흐르는 기준 전류(reference current; Iref)는 상기 전체 기준 비트라인 전류를 상기 제2 입력단들(IB1, IB2, ... , IBn)의 개수(n)로 나눈 값에 해당한다. 즉, 상기 기준 셀들(RC1, RC2, ... , RCn)이 도 1의 제1 읽기 전류들(D1)을 보이는 제1 그룹의 기준 셀들 및 도 1의 제2 읽기 전류들(D2)을 보이는 제2 그룹의 기준 셀들을 포함하는 경우에, 상기 기준 전류(Iref)는 도 1의 상기 제1 평균 전류(I1) 및 상기 제2 평균 전류(I2) 사이의 값을 가질 수 있다.
본 발명의 일 실시예에서, 상기 제1 그룹의 기준 셀들의 개수는 상기 제2 그룹의 기준 셀들의 개수와 동일할 수 있다. 예를 들면, 상기 기준 셀들(RC1, RC2, ... , RCn)의 개수가 8인 경우에, 상기 제1 내지 제4 기준 셀들(RC1, ... , RC4)은 논리 "0" 상태를 갖도록 프로그램된 기준 셀들에 해당할 수 있고 상기 제5 내지 제8 기준 셀들(RC5, ... , RC8)은 논리 "1" 상태를 갖도록 프로그램된 기준 셀들에 해당할 수 있다. 이 경우에, 상기 기준 전류(Iref)는 상기 제1 내지 제4 기준 셀들(RC1, ... , RC4)을 통하여 흐르는 제1 읽기 전류들의 평균 전류(즉, 제1 평균 전류; 도 1의 I1) 및 상기 제5 내지 제8 기준 셀들(RC5, ... , RC8)을 통하여 흐르는 제2 읽기 전류들의 평균 전류(즉, 제2 평균 전류; 도 1의 I2) 사이의 중간값(mid-value)을 가질 수 있다.
더 나아가서, 통계학에 따르면, 상기 제1 그룹의 기준 셀들의 개수 및 상기 제2 그룹의 기준 셀들의 개수가 증가하는 경우에 상기 기준 전류(Iref)의 균일도가 개선됨은 자명하다. 즉, 상기 제1 그룹의 기준 셀들의 개수 및 상기 제2 그룹의 기준 셀들의 개수가 증가하면, 상기 기준 전류(Iref)의 편차(deviation)는 감소한다.
상기 읽기 모드 동안, 상기 메인 워드라인들(MWL1, MWL2, ... , MWLm)중 어느 하나가 선택되고 상기 메인 비트라인들(MBL1, MBL2, ... , MBLn)의 모두에 상기 바이어스 전압(Vb)이 인가된다. 그 결과, 상기 선택된 메인 워드라인에 접속된 메인 셀들(MC)이 선택되고, 상기 선택된 메인 셀들(MC)을 통하여 각각 제1 내지 n번째 메인 비트라인 전류들(IM1, IM2, ... , IMn)이 흐른다. 즉, 상기 제1 메인 비트라인 전류(IM1)는 상기 제1 메인 비트라인(MBL1) 및 그에 접속된 상기 선택된 메인 셀(MC)을 통하여 흐르는 읽기 전류에 해당하고, 상기 제2 메인 비트라인 전류(IM2)는 상기 제2 메인 비트라인(MBL2) 및 그에 접속된 상기 선택된 메인 셀(MC)을 통하여 흐르는 읽기 전류에 해당한다. 이와 마찬가지로, 상기 n번째 메인 비트라인 전류(IMn)는 상기 n번째 메인 비트라인(MBL1) 및 그에 접속된 상기 선택된 메인 셀(MC)을 통하여 흐르는 읽기 전류에 해당한다.
상기 메인 셀들(MC) 및 상기 기준 셀들(RC1, RC2, ... , RCn)의 각각은 억세스 트랜지스터를 구비할 수 있다. 이 경우에, 상기 선택된 메인 워드라인에 접속된 억세스 트랜지스터들이 턴온되고 상기 메인 워드라인들중 비선택된 메인 워드라인들에 접속된 억세스 트랜지스터들은 턴오프된다. 그에 따라, 상기 메인 비트라인 전류들(IM1, IM2, ... , IMn)은 각각 상기 선택된 메인 워드라인에 접속된 상기 메인 셀들만을 통하여 흐른다.
이와는 달리(alternatively), 상기 메인 셀들(MC) 및 상기 기준 셀들(RC1, RC2, ... , RCn)은 상기 억세스 트랜지스터들 없는 교차점 셀들(cross point cells)일 수 있다. 이 경우에, 상기 선택된 메인 워드라인에 제1 읽기 전압이 인가 되고 상기 메인 워드라인들(MWL1, MWL2, .. , MWLm)중 비선택된 메인 비트라인들에 제2 읽기 전압이 인가된다. 상기 제1 읽기 전압은 접지 전압일 수 있고, 상기 제2 읽기 전압은 상기 메인 비트라인들(MBL1, MBL2, ... , MBLn)에 인가되는 상기 바이어스 전압(Vb), 예컨대 양의 전압일 수 있다. 그 결과, 상기 선택된 메인 워드라인에 접속된 상기 메인 셀들(MC)만을 통하여 상기 제1 내지 n번째 메인 비트라인 전류들(IM1, IM2, ... , IMn)이 흐를 수 있다.
상기 메인 비트라인 전류들(IM1, IM2, ... , IMn)의 각각은 도 1의 제1 및 제2 읽기 전류들(D1, D2)중의 어느 하나의 값을 가질 수 있다. 예를 들면, 상기 제1 메인 비트라인(MBL1)에 접속된 상기 선택된 메인 셀(MC)이 논리 "0" 상태를 갖도록 프로그램된 경우에, 상기 제1 메인 비트라인 전류(IM1)는 도 1의 제1 읽기 전류들(D1)중의 어느 하나의 값을 가질 수 있다. 이와 반대로, 상기 제1 메인 비트라인(MBL1)에 접속된 상기 선택된 메인 셀(MC)이 논리 "1" 상태를 갖도록 프로그램된 경우에, 상기 제1 메인 비트라인 전류(IM1)는 도 1의 제2 읽기 전류들(D2)중의 어느 하나의 값을 가질 수 있다.
상기 감지증폭 유니트들(SU1, SU2, .. , SUn)은 상기 메인 비트라인 전류들(IM1, IM2, ... , IMn)을 상기 기준 전류(Iref)와 비교하여 상기 선택된 메인 셀들(MC) 내의 데이터들의 각각이 논리 "0" 상태 또는 논리 "1" 상태인지를 판별한다.
상술한 실시예에 따르면, 하나의 메인 셀 블록 내의 메인 셀들중 적어도 2개의 메인 셀들이 선택될 수 있고, 상기 선택된 메인 셀들 내의 데이터들이 동시에 읽혀질 수 있다. 또한, 읽기 모드 동안 생성되는 기준 전류의 평균값 및 균일도를 최적화시키어 감지 여유도를 개선시킬 수 있다.
도 3은 본 발명의 다른 실시예에 따른 반도체 메모리 소자를 도시한 개략적인 등가회로도이다.
도 3을 참조하면, 도 2에 보여진 것과 동일한 구성(same configuration)를 갖는 복수개의 감지증폭 유니트들(SU1, ... , SUn)이 제공된다. 즉, 상기 감지증폭 유니트들(SU1, ... , SUn)은 복수개의 제1 입력단들(IA1, ... , IAn) 및 복수개의 제2 입력단들(IB1, ... , IBn)을 갖는다. 상기 제1 입력단들(IA1, ... , IAn) 및 제2 입력단들(IB1, ... , IBn)은 감지증폭 스위칭 블록(sense amplification switching block; SSW)에 전기적으로 접속된다. 상기 감지증폭 스위칭 블록(SSW)은 상기 제2 입력단들(IB1, ... , IBn)에 전기적으로 접속된 복수개의 제1 감지증폭 스위칭 소자들 및 상기 제1 입력단들(IA1, ... , IAn)에 전기적으로 접속된 복수개의 제2 감지증폭 스위칭 소자들을 구비할 수 있다.
상기 제1 감지증폭 스위칭 소자들 및 제2 감지증폭 스위칭 소자들은 각각 제1 전송 모스 트랜지스터들(transfer MOS transistors; TT1) 및 제2 전송 모스 트랜지스터들(TT2)일 수 있다. 이 경우에, 상기 제2 입력단들(IB1, ... , IBn)중 한 쌍의 제2 입력단들은 각각 상기 제1 전송 모스 트랜지스터들(TT1)중 어느 하나의 소오스 및 드레인에 전기적으로 접속된다. 이와 마찬가지로, 상기 제1 입력단들(IA1, ... , IAn)중 한 쌍의 제1 입력단들은 각각 상기 제2 전송 모스 트랜지스터들(TT2)중 어느 하나의 소오스 및 드레인에 전기적으로 접속된다.
상기 읽기 모드 동안, 상기 제1 전송 모스 트랜지스터들(TT1)의 게이트들에 제1 선택신호(first selection signal; ΦR1)가 인가되어 상기 제1 전송 모스 트랜지스터들(TT1)을 턴온시키거나 상기 제2 전송 모스 트랜지스터들(TT2)의 게이트들에 제2 선택신호(ΦR2)가 인가되어 상기 제2 전송 모스 트랜지스터들(TT2)을 턴온시킨다. 즉, 상기 제1 선택신호(ΦR1)가 상기 제1 전송 모스 트랜지스터들(TT1)에 인가되면, 상기 제2 입력단들(IB1, ... , IBn)이 서로 전기적으로 접속되어 도 2에 보여진 상기 단일 노드(ND)에 해당하는 제1 단일 노드를 제공한다. 이와는 달리, 상기 제2 선택신호(ΦR2)가 상기 제2 전송 모스 트랜지스터들(TT2)에 인가되면, 상기 제1 입력단들(IA1, ... , IAn)이 서로 전기적으로 접속되어 제2 단일 노드를 제공한다. 상기 감지증폭 유니트들(SU1, ... , SUn) 및 상기 스위칭 블록(SSW)은 감지증폭 블록(sense amplification block; SAB)을 구성한다.
상기 제1 입력단들(IA1, ... , IAn)은 제1 하프 블록(HBK1)에 전기적으로 접속되고, 상기 제2 입력단들(IB1, ... , IBn)은 제2 하프 블록(HBK2)에 전기적으로 접속된다. 상기 제1 하프 블록(HBK1)은 제1 하프 셀 블록(HCBK1), 제1 칼럼 디코우더(11a) 및 제1 로우 디코우더(13a)를 포함하고, 상기 제2 하프 블록(HBK2)은 제2 하프 셀 블록(HCBK2), 제2 칼럼 디코우더(11b) 및 제2 로우 디코우더(13b)를 포함한다. 상기 제1 하프 셀 블록(HCBK1)은 상기 제1 입력단들(IA1, ... , IAn)에 전기적으로 접속되고, 상기 제1 칼럼 디코우더(11a) 및 제1 로우 디코우더(13a)는 상기 제1 하프 셀 블록(HCBK1)에 전기적으로 접속된다. 이와 마찬가지로, 상기 제2 하프 셀 블록(HCBK2)은 상기 제2 입력단들(IB1, ... , IBn)에 전기적으로 접속되고, 상 기 제2 칼럼 디코우더(11b) 및 제2 로우 디코우더(13b)는 상기 제2 하프 셀 블록(HCBK1)에 전기적으로 접속된다.
상기 제1 하프 셀 블록(HCBK1)은 상기 제1 입력단들(IA1, ... , IAn)에 병렬 접속된 복수개의 셀 블록들, 예를 들면, 제1 내지 i번째 셀 블록들(CBK1, ... , CBKi)을 포함한다. 상기 제1 셀 블록(CBK1)은 복수개의 비트라인들(BL1, ... , BLn) 및 이들에 접속된 제1 비트라인 스위칭 블록(BSW1)을 포함할 수 있다. 상기 제1 비트라인 스위칭 블록(BSW1)은 상기 복수개의 비트라인들(BL1, ... BLn)을 각각 상기 제1 입력단들(IA1, ... , IAn)에 전기적으로 접속시키거나 상기 복수개의 비트라인들(BL1, ... BLn)을 상기 제1 입력단들(IA1, ... , IAn)로부터 전기적으로 차단시킨다(disconnect). 상기 제1 비트라인 스위칭 블록(BSW1)은 복수개의 비트라인 트랜지스터들(TBL)을 포함할 수 있다. 이 경우에, 상기 비트라인들(BL1, ... , BLn)은 각각 상기 비트라인 트랜지스터들(TBL)의 소오스들에 전기적으로 접속되고, 상기 제1 입력단들(IA1, ... IAn)은 각각 상기 비트라인 트랜지스터들(TBL)의 드레인들에 전기적으로 접속된다.
상기 제1 셀 블록(CBK1) 내의 상기 비트라인 트랜지스터들(TBL)의 게이트들은 제1 블록 선택라인(BSL1)에 전기적으로 접속되고, 상기 제1 블록 선택라인(BSL1)은 상기 제1 칼럼 디코우더(11a)의 출력단들중 어느 하나에 전기적으로 접속된다. 따라서, 상기 제1 칼럼 디코우더(11a)가 상기 제1 블록 선택라인(BSL1)에 블록 선택신호를 인가하면, 상기 제1 비트라인 스위칭 블록(BSW1)의 상기 비트라인 트랜지스터들(TBL)이 턴온되어 상기 제1 셀 블록(CBK1) 내의 상기 비트라인들(BL1, ... , BLn)을 각각 상기 제1 입력단들(IA1, ... , IAn)에 전기적으로 접속시킨다.
상기 복수개의 비트라인들(BL1, ... BLn)을 가로질러 복수개의 메인 워드라인들(MWL1, ... , MWLm) 및 기준 워드라인(RWL)이 제공된다. 상기 메인 워드라인들(MWL1, ... , MWLm) 및 상기 비트라인들(BL1, ... BLn) 사이의 교차점들(intersections)에 각각 복수개의 메인 셀(MC)이 제공되고, 상기 기준 워드라인(RWL) 및 상기 비트라인들(BL1, ... , BLn) 사이의 교차점들에 각각 복수개의 기준 셀들(RC1, ... , RCn)이 제공된다. 상기 제1 셀 블록(CBK1) 내의 상기 복수개의 메인 셀들(MC), 상기 비트라인들(BL1, ... BLn) 및 상기 메인 워드라인들(MWL1, ... , MWLm)은 제1 메인 셀 블록(MBLK1)을 구성하고, 상기 제1 셀 블록(CBK1) 내의 상기 복수개의 기준 셀들(RC1, ... , RCn), 상기 비트라인들(BL1, ... BLn) 및 상기 기준 워드라인(RWL)은 제1 기준 셀 블록(RBLK1)을 구성한다. 결과적으로, 상기 제1 셀 블록(CBK1)은 상기 제1 비트라인 스위칭 블록(BSW1), 상기 제1 메인 셀 블록(MBLK1), 상기 제1 기준 셀 블록(RBLK1) 및 상기 제1 블록 선택라인(BSL1)을 포함할 수 있다.
상기 제1 하프 셀 블록(HCBK1) 내의 상기 제2 내지 i번째 셀 블록들(CBK2, ... , CBKi)의 각각 역시 상기 제1 하프 셀 블록(HCBK1) 내의 상기 제1 셀 블록(CBK1)과 동일한 구성(configuration)를 갖는다. 예를 들면, 상기 i번째 셀 블록(CBKi)은 i번째 블록 선택라인(BSLi), i번째 메인 셀 블록(MBLKi), i번째 기준 셀 블록(RBLKi) 및 i번째 비트라인 스위칭 블록(BSWi)을 포함할 수 있고, 상기 i번째 블록 선택라인(BSLi) 역시 상기 제1 칼럼 디코우더(11a)의 출력단들중 어느 하나에 전기적으로 접속된다.
상기 메인 워드라인들(MWL1, ... , MWLm) 및 상기 기준 워드라인(RWL)은 연장하여 상기 제1 하프 셀 블록(HCBK1) 내의 모든 비트라인들을 가로지른다. 즉, 상기 제1 하프 셀 블록(HCBK1) 내의 상기 셀 블록들(CBK1, ... , CBKi)은 상기 메인 워드라인들(MWL1, ... , MWLm) 및 상기 기준 워드라인(RWL)을 공유한다. 상기 메인 워드라인들(MWL1, ... , MWLm) 및 상기 기준 워드라인(RWL)은 상기 제1 로우 디코우더(13a)의 출력단들에 전기적으로 접속된다.
본 실시예에서, 상기 메인 셀들(MC) 및 상기 기준 셀들(RC1, ... , RCn)의 각각은 직렬 접속된 억세스 트랜지스터(TA) 및 자기 저항체(magnetic resistor; RM)를 구비하는 자기램 셀일 수 있다. 이 경우에, 상기 자기 저항체(RM)의 제1 단자는 상기 비트라인들(BL1, ... , BLn)중 어느 하나에 전기적으로 접속되고, 상기 자기 저항체(RM)의 제2 단자는 상기 억세스 트랜지스터(TA)의 드레인에 전기적으로 접속된다. 또한, 상기 억세스 트랜지스터(TA)의 게이트는 상기 워드라인들(MWL1, ... , MWLm, RWL)중 어느 하나에 전기적으로 접속되고, 상기 억세스 트랜지스터(TA)의 소오스는 접지단자에 전기적으로 접속된다.
본 발명의 다른 실시예에서, 상기 메인 셀들(MC) 및 상기 기준 셀들(RC1, ... , RCn)의 각각은 상기 억세스 트랜지스터(TA)를 구비하는 상변이 메모리 셀 또는 저항램 셀일 수 있다.
상기 제2 하프 셀 블록(HCBK2)은 도 3에 도시된 바와 같이 상술한 제1 하프 셀 블록(HCBK1)과 동일한 구성(configuration)를 가질 수 있다. 따라서, 상기 제2 하프 셀 블록(HCBK2)에 대한 구체적인 설명은 생략하기로 한다.
이제, 도 3에 보여진 반도체 소자의 동작(operation)을 설명하기로 한다.
도 3의 반도체 소자가 읽기 모드에서 동작할 때, 상기 제1 및 제2 선택신호들(ΦR1, ΦR2)중 어느 하나가 상기 감지증폭 스위칭 블록(SSW)에 인가된다. 상기 제1 선택신호(ΦR1)가 상기 감지증폭 스위칭 블록(SSW)에 인가되면, 상기 감지증폭 블록(SAB)의 상기 제2 입력단들(IB1, ... , IBn)이 서로 전기적으로 접속되어 하나의 단일 노드를 제공한다. 이 경우에, 상기 제1 칼럼 디코우더(11a)는 그것의 출력단들에 접속된 상기 블록 선택라인들(BSL1, ... , BSLi)중 어느 하나에 블록 선택신호를 제공하여 상기 제1 하프 셀 블록(HCBK1) 내의 상기 셀 블록들(CBK1, ... , CBKi)중 어느 하나를 선택하고, 상기 제1 로우 디코우더(13a)는 그것의 출력단들에 접속된 상기 메인 워드라인들(MWL1, ... , MWLm)중 어느 하나를 선택한다. 이에 따라, 상기 선택된 메인 워드라인에 접속되고 상기 선택된 셀 블록의 상기 비트라인들(BL1, ... , BLn)에 접속된 메인 셀들(MC)이 선택된다. 이에 더하여, 상기 제1 선택신호(ΦR1)가 상기 감지증폭 스위칭 블록(SSW)에 인가되는 동안, 상기 제2 칼럼 디코우더(11b)는 그것의 출력단들에 접속된 상기 블록 선택라인들(BSL1, ... , BSLi)중 어느 하나에 블록 선택신호를 제공하여 상기 제2 하프 셀 블록(HCBK2) 내의 상기 셀 블록들(CBK1, ... , CBKi)중 어느 하나를 선택하고, 상기 제2 로우 디코우더(13b)는 그것의 출력단들에 접속된 상기 기준 워드라인(RWL)을 선택한다. 이 에 따라, 상기 제2 하프 셀 블록(HCBK2)의 상기 선택된 셀 블록 내의 상기 기준 셀들(RC1, ... RCn)이 선택된다.
상기 선택된 기준 셀들(RC1, ... , RCn)이 도 1 및 도 2를 참조하여 설명된 바와 같이 논리 "0"에 해당하는 데이터들을 갖는 제1 그룹의 기준 셀들 및 논리 "1"에 해당하는 데이터들을 갖는 제2 그룹의 기준 셀들을 포함하는 경우에, 상기 제2 입력단들(IB1, ... IBn)을 통하여 도 1 및 도 2를 참조하여 설명된 상기 기준 전류들(도 2의 Iref)이 흐를 수 있다. 이에 따라, 상기 제1 하프 셀 블록(HCBK1)의 상기 선택된 메인 셀들(MC) 내에 저장된 데이터들이 상기 감지증폭 유니트들(SU1, ... , SUn)을 통하여 성공적으로 읽혀질 수 있다.
본 발명의 또 다른 실시예에서, 도 3의 반도체 소자가 읽기 모드에서 동작할 때, 상기 제2 선택신호(ΦR2)가 상기 감지증폭 스위칭 블록(SSW)에 인가될 수 있다. 이 경우에, 상기 감지증폭 블록(SAB)의 상기 제1 입력단들(IA1, ... , IAn)이 서로 전기적으로 접속되어 하나의 단일 노드를 제공한다. 이에 따라, 상기 제2 하프 셀 블록(HCBK2) 내의 상기 메인 셀들(MC) 내에 저장된 데이터들이 성공적으로 읽혀질 수 있음은 명백하다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 소자를 도시한 개략적인 등가회로도이다. 도 4에 보여진 실시예는 메인 셀들 및 기준 셀들의 구성(configuration)에 있어서 도 3의 실시예와 다르다. 즉, 도 3은 억세스 트랜지스터들을 갖는 메인 셀들 및 기준 셀들을 채택하는 반도체 소자를 도시한 반면에, 도 4 는 억세스 트랜지스터 없는 교차점 메인 셀들 및 교차점 기준 셀들을 채택하는 반도체 소자를 도시한다.
도 4를 참조하면, 도 3에 보여진 것과 동일한 구성(same configuration)를 갖는 감지증폭 블록(SAB)이 제공된다. 즉, 상기 감지증폭 블록(SAB)은 복수개의 제1 입력단들(IA1, ... , IAn) 및 복수개의 제2 입력단들(IB1, ... , IBn)을 갖는다. 결과적으로, 상기 감지증폭 블록(SAB)에 상기 제1 선택신호(ΦR1)가 인가되면, 상기 제2 입력단들(IB1, ... , IBn)이 서로 전기적으로 접속되어 도 2에 보여진 상기 단일 노드(ND)에 해당하는 제1 단일 노드를 제공한다. 이와는 달리, 상기 제2 전송 모스 트랜지스터들(TT2)에 상기 제2 선택신호(ΦR2)가 인가되면, 상기 제1 입력단들(IA1, ... , IAn)이 서로 전기적으로 접속되어 제2 단일 노드를 제공한다.
상기 제1 입력단들(IA1, ... , IAn)은 제1 하프 블록(HBK1')에 전기적으로 접속되고, 상기 제2 입력단들(IB1, ... , IBn)은 제2 하프 블록(HBK2')에 전기적으로 접속된다. 상기 제1 하프 블록(HBK1')은 제1 하프 셀 블록(HCBK1'), 제1 칼럼 디코우더(11a'), 제1 로우 디코우더(13a'), 제1 로우 바이어스 유니트(RBU1) 및 제2 로우 바이어스 유니트(RBU2)를 포함한다. 상기 제1 칼럼 디코우더(11a')는 도 3에 보여진 제1 칼럼 디코우더(11a)와 동일한 구성(configuration) 및 기능(function)을 갖는다.
상기 제1 하프 셀 블록(HCBK1')은 상기 제1 입력단들(IA1, ... , IAn)에 병렬 접속된 복수개의 셀 블록들, 예를 들면, 제1 내지 i번째 셀 블록들(CBK1', ... , CBKi')을 포함할 수 있다. 상기 제1 셀 블록(CBK1')은 복수개의 비트라인들(BL1, ... , BLn) 및 이들에 접속된 제1 비트라인 스위칭 블록(BSW1')을 포함할 수 있다. 상기 제1 비트라인 스위칭 블록(BSW1')은 도 3에 보여진 상기 제1 비트라인 스위칭 블록(BSW1)과 동일한 구성(configuration) 및 기능을 갖는다. 즉, 상기 제1 비트라인 스위칭 블록(BSW1')은 상기 제1 셀 블록(CBK1') 내의 상기 복수개의 비트라인들(BL1, ... , BLn)을 각각 상기 제1 입력단들(IA1, ... , IAn)에 전기적으로 접속시키거나 상기 제1 셀 블록(CBK1') 내의 상기 복수개의 비트라인들(BL1, ... , BLn)을 각각 상기 제1 입력단들(IA1, ... , IAn)로부터 전기적으로 차단시킨다(disconnect). 상기 제1 비트라인 스위칭 블록(BSW1')은 제1 블록 선택라인(BSL1)을 통하여 상기 제1 칼럼 디코우더(11a')의 출력단들중 어느 하나에 전기적으로 접속된다.
상기 복수개의 비트라인들(BL1, ... BLn)을 가로질러 복수개의 메인 워드라인들(MWL1, ... , MWLm) 및 기준 워드라인(RWL)이 제공된다. 상기 메인 워드라인들(MWL1, ... , MWLn)에 각각 대응하는 복수개의 메인 전극라인들(main electrode lines; MBE)이 제공되고, 상기 기준 워드라인(RWL)에 대응하는 기준 전극라인(RBE)이 제공된다. 상기 메인 전극라인들(MBE) 및 상기 비트라인들(BL1, ... , BLn) 사이의 교차점들(intersections)에 각각 복수개의 메인 교차점 셀들(main cross point cells; RM)이 제공되고, 상기 기준 전극라인(RBE) 및 상기 비트라인들(BL1, ... , BLn) 사이의 교차점들에 각각 복수개의 기준 교차점 셀들(RRM1, ... , RRMn) 이 제공된다. 상기 메인 교차점 셀들(RM) 및 상기 기준 교차점 셀들(RRM1, ... , RRMn)은 교차점 자기램 셀들일 수 있다. 상기 메인 교차점 셀들(RM) 및 상기 기준 교차점 셀들(RRM1, ... , RRMn)의 각각은 상기 비트라인들(BL1, ... , BLn)중 어느 하나에 전기적으로 접속된 제1 단자 및 상기 전극라인들(MBE, RBE)중 어느 하나에 전기적으로 접속된 제2 단자를 갖는다.
상기 전극라인들(MBE, RBE)은 각각 복수개의 블록 스위칭 트랜지스터들(TB)의 소오스들에 전기적으로 접속되고, 상기 블록 스위칭 트랜지스터들(TB)의 드레인들은 각각 상기 워드라인들(MWL1, ... , MWLm, RWL)에 전기적으로 접속된다. 또한, 상기 블록 스위칭 트랜지스터들(TB)의 게이트들은 상기 제1 블록 선택라인(BSL1)에 전기적으로 접속된다. 따라서, 상기 제1 블록 선택라인(BSL1)에 블록 선택신호가 인가되면, 상기 제1 셀 블록(CBK1') 내의 상기 전극라인들(MBE, RBE)이 각각 그들에 대응하는 상기 워드라인들(MWL1, ... , MWLm, RWL)에 전기적으로 접속된다.
상기 제1 셀 블록(CBK1') 내의 상기 메인 전극라인들(MBE), 상기 메인 교차점 셀들(RM), 상기 비트라인들(BL1, ... BLn), 상기 메인 워드라인들(MWL1, ... , MWLm) 및 상기 메인 전극라인들(MBE)에 접속된 상기 블록 스위칭 트랜지스터들(TB)은 제1 메인 셀 블록(MBLK1')을 구성한다. 또한, 상기 제1 셀 블록(CBK1') 내의 상기 기준 전극라인(RBE), 상기 기준 교차점 셀들(RRM1, ... , RRMn), 상기 비트라인들(BL1, ... BLn), 상기 기준 워드라인(RWL) 및 상기 기준 전극라인(RBE)에 접속된 상기 블록 스위칭 트랜지스터(TB)는 제1 기준 셀 블록(RBLK1')을 구성한다. 결과적 으로, 상기 제1 셀 블록(CBK1')은 상기 제1 비트라인 스위칭 블록(BSW1'), 상기 제1 메인 셀 블록(MBLK1'), 상기 제1 기준 셀 블록(RBLK1') 및 상기 제1 블록 선택라인(BSL1)을 포함할 수 있다.
상기 제1 하프 셀 블록(HCBK1') 내의 상기 제2 내지 i번째 셀 블록들(CBK2', ... , CBKi')의 각각 역시 상기 제1 하프 셀 블록(HCBK1') 내의 상기 제1 셀 블록(CBK1')과 동일한 구성(configuration)를 갖는다. 예를 들면, 상기 i번째 셀 블록(CBKi')은 i번째 블록 선택라인(BSLi), i번째 메인 셀 블록(MBLKi'), i번째 기준 셀 블록(RBLKi') 및 i번째 비트라인 스위칭 블록(BSWi')을 포함할 수 있고, 상기 i번째 블록 선택라인(BSLi) 역시 상기 제1 칼럼 디코우더(11a')의 출력단들중 어느 하나에 전기적으로 접속된다.
상기 메인 워드라인들(MWL1, ... , MWLm) 및 상기 기준 워드라인(RWL)은 연장하여 상기 제1 하프 셀 블록(HCBK1') 내의 모든 비트라인들을 가로지른다. 즉, 상기 제1 하프 셀 블록(HCBK1') 내의 상기 셀 블록들(CBK1', ... , CBKi')은 상기 메인 워드라인들(MWL1, ... , MWLm) 및 상기 기준 워드라인(RWL)을 공유한다.
상기 제1 하프 셀 블록(HCBK1') 내의 상기 워드라인들(MWL1, ... , MWLm, RWL)의 제1 단부들(first ends)은 상기 제1 로우 바이어스 유니트(RBU1)를 통하여 상기 제1 로우 디코우더(13a')의 출력단들에 접속된다. 또한, 상기 제1 하프 셀 블록(HCBK1') 내의 상기 워드라인들(MWL1, ... , MWLm, RWL)의 제2 단부들은 상기 제2 로우 바이어스 유니트(RBU2)를 통하여 상기 제1 로우 디코우더(13a')의 출력단들에 접속된다.
상기 제1 로우 바이어스 유니트(RBU1)는 복수개의 제1 로우 스위칭 소자들, 예컨대 제1 로우 스위칭 트랜지스터들(TR')을 포함한다. 상기 제1 로우 스위칭 트랜지스터들(TR')의 소오스 영역들(또는 드레인 영역들)은 상기 워드라인들(MWL1, ... , MWLm, RWL)의 상기 제1 단부들에 각각 전기적으로 접속되고, 상기 제1 로우 스위칭 트랜지스터들(TR')의 드레인 영역들(또는 소오스 영역들)은 제1 바이어스 라인(BLN1)에 전기적으로 접속된다. 상기 제1 바이어스 라인(BLN1)은 제1 바이어스 전압(제1 읽기 전압)을 발생시키는 제1 바이어스 회로(도시하지 않음)의 출력단에 전기적으로 접속되고, 상기 제1 로우 스위칭 트랜지스터들(TR')의 게이트들은 각각 복수개의 메인 로우 라인들(MRL1, ... , MRLm) 및 기준 로우 라인(RRL)에 전기적으로 접속된다. 상기 기준 로우 라인(RRL)은 상기 제1 로우 스위칭 트랜지스터들(TR')중 어느 하나를 통하여 상기 기준 워드라인(RWL)에 접속된다. 상기 제1 바이어스 전압, 즉 상기 제1 읽기 전압은 도 4에 도시된 바와 같이 접지 전압일 수 있다.
상기 메인 로우라인들(MRL1, ... , MRLm) 및 상기 기준 로우라인(RRL)은 상기 제1 로우 디코우더(13a')의 출력단들에 접속되고, 상기 제1 로우 디코우더(13a')는 상기 읽기 모드 동안 상기 로우라인들(MRL1, ... , MRLm, RRL)중 어느 하나를 선택하여 상기 선택된 로우라인에 접속된 상기 제1 로우 스위칭 트랜지스터(TR')를 턴온시킨다. 따라서, 상기 읽기 모드 동안 상기 워드라인들(MWL1, ... , MWLm, RWL)중 선택된 하나에 상기 제1 읽기 전압이 인가될 수 있다.
상기 제2 로우 바이어스 유니트(RBU2)는 복수개의 제2 로우 스위칭 소자들, 예컨대 제2 로우 스위칭 트랜지스터들(TR")을 포함한다. 상기 제2 로우 스위칭 트랜지스터들(TR")의 소오스 영역들(또는 드레인 영역들)은 상기 워드라인들(MWL1, ... , MWLm, RWL)의 상기 제2 단부들에 각각 전기적으로 접속되고, 상기 제2 로우 스위칭 트랜지스터들(TR")의 드레인 영역들(또는 소오스 영역들)은 제2 바이어스 라인(BLN2)에 전기적으로 접속된다. 상기 제2 바이어스 라인(BLN2)은 제2 바이어스 전압(Vb), 즉 제2 읽기 전압을 발생시키는 제2 바이어스 회로(도시하지 않음)의 출력단에 전기적으로 접속되고, 상기 제2 로우 스위칭 트랜지스터들(TR")의 게이트들은 각각 복수개의 인버터들의 출력단들에 접속된다. 상기 인버터들의 입력단들은 각각 상기 메인 로우라인들(MRL1, ... , MRLm, RRL)에 전기적으로 접속된다. 상기 제2 읽기 전압(Vb)은 도 2 및 도 3을 참조하여 설명된 상기 감지증폭 유니트들(SU1, ... , SUn)의 제1 및 제2 입력단들(IA1, ... , IAn, IB1, ... , IBn)에 유도되는 바이어스 전압(Vb)과 동일한 전압일 수 있다.
상기 제1 로우 디코우더(13a')는 상술한 바와 같이 상기 읽기 모드 동안 상기 로우라인들(MRL1, ... , MRLm, RRL)중 어느 하나만을 선택한다. 그 결과, 상기 워드라인들(MWL1, ... , MWLm, RWL)중 선택된 어느 하나에 상기 제1 읽기 전압이 인가될 수 있고, 상기 워드라인들(MWL1, ... , MWLm, RWL)중 비선택된 워드라인들에 상기 제2 읽기 전압(Vb)이 인가될 수 있다. 또한, 상기 읽기 모드 동안 상기 제1 칼럼 디코우더(11a')는 상기 블록 선택라인들(BSL1, ... , BSLi)중 어느 하나를 선택하여 상기 제1 하프 셀 블록(HCBK1') 내의 상기 셀 블록들(CBK1', ... , CBKi')중 어느 하나의 상기 비트라인들(BL1, ... , BLn)을 각각 상기 제1 입력단들 (IA1, ... , IAn)에 전기적으로 접속시킨다. 그에 따라, 상기 선택된 셀 블록 내의 상기 선택된 워드라인에 접속된 셀들(메인 교차점 셀들 또는 기준 교차점 셀들)이 선택될 수 있다.
상기 제2 하프 블록(HBK2')은 도 4에 도시된 바와 같이 상기 제1 하프 블록(HBK1')과 동일한 구성(configuration)을 갖는다. 즉, 상기 제2 하프 블록(HBK2')은 제2 하프 셀 블록(HCBK2'), 제2 칼럼 디코우더(11b'), 제2 로우 디코우더(13b'), 제1 로우 바이어스 유니트(RBU1') 및 제2 로우 바이어스 유니트(RBU2')를 포함하고, 상기 제2 하프 셀 블록(HCBK2'), 제2 칼럼 디코우더(11b'), 제2 로우 디코우더(13b'), 제1 로우 바이어스 유니트(RBU1') 및 제2 로우 바이어스 유니트(RBU2')는 각각 상기 제1 하프 셀 블록(HCBK1'), 제1 칼럼 디코우더(11a'), 제1 로우 디코우더(13a'), 제1 로우 바이어스 유니트(RBU1) 및 제2 로우 바이어스 유니트(RBU2)와 동일한 구성 및 기능을 갖는다. 따라서, 상기 제2 하프 블록(HCBK2')에 대한 구체적인 설명은 생략하기로 한다.
본 발명의 다른 실시예에서, 상기 메인 셀들(RM) 및 상기 기준 셀들(RRM1, ... , RRMn)의 각각은 교차점 상변이 메모리 셀 또는 교차점 저항램 셀일 수 있다.
이제, 도 4에 보여진 반도체 소자의 동작(operation)을 설명하기로 한다.
도 4의 반도체 소자가 읽기 모드에서 동작할 때, 상기 제1 및 제2 선택신호들(ΦR1, ΦR2)중 어느 하나가 상기 감지증폭 블록(SAB)에 인가된다. 상기 제1 선택신호(ΦR1)가 상기 감지증폭 블록(SAB)에 인가되면, 상기 감지증폭 블록(SAB)의 상 기 제2 입력단들(IB1, ... , IBn)이 서로 전기적으로 접속되어 하나의 단일 노드를 제공한다. 이 경우에, 상기 제1 칼럼 디코우더(11a')는 상기 제1 하프 셀 블록(HCBK1') 내의 상기 셀 블록들(CBK1, ... , CBKi)중 어느 하나를 선택하고, 상기 제1 로우 디코우더(13a')는 상기 제1 하프 셀 블록(HCBK1')의 상기 메인 워드라인들(MWL1, ... , MWLm)중 어느 하나를 선택한다. 이에 따라, 상기 선택된 메인 워드라인에 접속되고 상기 선택된 셀 블록의 상기 비트라인들(BL1, ... , BLn)에 접속된 메인 셀들(RM)이 선택된다. 이에 더하여, 상기 제1 선택신호(ΦR1)가 상기 감지증폭 스위칭 블록(SSW)에 인가되는 동안, 상기 제2 칼럼 디코우더(11b')는 상기 제2 하프 셀 블록(HCBK2') 내의 상기 셀 블록들(CBK1, ... , CBKi)중 어느 하나를 선택하고, 상기 제2 로우 디코우더(13b')는 상기 제2 하프 셀 블록(HCBK2')의 상기 기준 워드라인(RWL)을 선택한다. 이에 따라, 상기 제2 하프 셀 블록(HCBK2')의 상기 선택된 셀 블록 내의 상기 기준 셀들(RRM1, ... RRMn)이 선택된다.
상기 선택된 기준 셀들(RRM1, ... , RRMn)이 도 1 및 도 2를 참조하여 설명된 바와 같이 논리 "0"에 해당하는 데이터들을 갖는 제1 그룹의 기준 셀들 및 논리 "1"에 해당하는 데이터들을 갖는 제2 그룹의 기준 셀들을 포함하는 경우에, 상기 제2 입력단들(IB1, ... IBn)을 통하여 도 1 및 도 2를 참조하여 설명된 상기 기준 전류들(도 2의 Iref)이 흐를 수 있다. 이에 따라, 상기 제1 하프 셀 블록(HCBK1')의 상기 선택된 메인 셀들(RM) 내에 저장된 데이터들이 상기 감지증폭 블록(SAB)을 통하여 성공적으로 읽혀질 수 있다.
본 발명의 또 다른 실시예에서, 도 3의 반도체 소자가 읽기 모드에서 동작할 때, 상기 제2 선택신호(ΦR2)가 상기 감지증폭 블록(SAB)에 인가될 수 있다. 이 경우에, 상기 감지증폭 블록(SAB)의 상기 제1 입력단들(IA1, ... , IAn)이 서로 전기적으로 접속되어 하나의 단일 노드를 제공한다. 이에 따라, 상기 제2 하프 셀 블록(HCBK2') 내의 상기 메인 셀들(RM) 내에 저장된 데이터들이 성공적으로 읽혀질 수 있음은 명백하다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자를 도시한 블록 다이아그램이다. 도 5에 보여진 실시예는 복수개의 셀 블록들 및 감지증폭 블록 사이의 전기적인 접속(electrical connection)에 있어서 도 3 및 도 4에 보여진 실시예들과 다르다.
도 5를 참조하면, 감지증폭 블록(SAB)이 제공된다. 상기 감지증폭 블록(SAB)은 도 3 및 도 4에 보여진 감지증폭 블록과 동일한 구성(same configuration) 및 기능을 갖는다. 즉, 상기 감지증폭 블록(SAB)은 복수개의 제1 입력단들(IA1, ... , IAn) 및 복수개의 제2 입력단들(IB1, ... , IBn)을 갖고, 제1 및 제2 선택신호들(ΦR1, ΦR2)에 의해 제어된다.
상기 제1 입력단들(IA1, ... , IAn)은 제1 하프 블록(HBK1")에 전기적으로 접속되고, 상기 제2 입력단들(IB1, ... , IBn)은 제2 하프 블록(HBK2")에 전기적으로 접속된다. 상기 제1 하프 블록(HBK1")은 상기 제1 입력단들(IA1, ... , IAn)에 각각 전기적으로 접속된 복수개의 셀 블록들(CBK1", CBK2", ... , CBKi")과 아울러 서 상기 셀 블록들(CBK1", CBK2", ... , CBKi")을 제어하는 제1 칼럼 디코우더(11a") 및 제1 로우 디코우더(13a")를 구비한다.
상기 제1 하프 블록(HBK1") 내의 상기 제1 셀 블록(CBK1")은 복수개의 비트라인들(BL1, ... , BLn)을 공유하는 제1 메인 셀 블록(MBLK1") 및 제1 기준 셀 블록(RBLK1")을 포함할 수 있다. 상기 제2 내지 i번째 셀 블록들(CBK2", ... , CBKi")의 각각 역시 상기 제1 셀 블록(CBK1")과 동일한 구성(configuration)을 갖는다. 즉, 상기 제2 셀 블록(CBK2")은 제2 메인 셀 블록(MBLK2") 및 제2 기준 셀 블록(RBLK2")을 포함할 수 있고, 상기 i번째 셀 블록(CBKi")은 i번째 메인 셀 블록(MBLKi") 및 i번째 기준 셀 블록(RBLKi")을 포함할 수 있다. 상기 메인 셀 블록들(MBLK1", MBLK2", ... , MBLKi")은 각각 도 3의 메인 셀 블록들(MBLK1, MBLK2, ... , MBLKi)과 동일한 구성을 가질 수 있고, 상기 기준 셀 블록들(RBLK1", RBLK2", ... , RBLKi")은 각각 도 3의 기준 셀 블록들(RBLK1, RBLK2, ... , RBLKi)과 동일한 구성을 가질 수 있다. 결과적으로, 상기 메인 셀 블록들(MBLK1", MBLK2", ... , MBLKi")은 복수개의 메인 워드라인들(MWL1, ... , MWLm)을 공유하고, 상기 기준 셀 블록들(RBLK1", RBLK2", ... , RBLKi")은 기준 워드라인(RWL)을 공유한다.
상기 제1 칼럼 디코우더(11a")는 읽기 모드에서 상기 각 셀 블록마다 하나의 비트라인을 선택한다. 예를 들면, 상기 제1 칼럼 디코우더(11a")는 상기 제1 내지 i번째 셀 블록들(CBK1", CBK2", ... , CBKi)의 제1 비트라인들(BL1) 내지 n번째 비트라인들(BLn)중 어느 한 그룹의 비트라인들을 선택할 수 있다. 이에 더하여, 상기 제1 로우 디코우더(13a")는 상기 읽기 모드에서 상기 워드라인들(MWL1, ... , MWLm, RWL)중 어느 하나를 선택한다.
상기 제2 하프 블록(HBK2")은 도 5에 도시된 바와 같이 상기 제1 하프 블록(HBK1")과 동일한 구성을 갖는다. 즉, 상기 제2 하프 블록(HBK2")은 상기 제1 하프 블록(HBK1")의 상기 셀 블록들(CBK1", CBK2", ... , CBKi")과 동일한 구성을 갖는 복수개의 셀 블록들과 아울러서 상기 셀 블록들을 제어하는 제2 칼럼 디코우더(11b") 및 제2 로우 디코우더(13b")를 포함할 수 있다.
상기 셀 블록들(MBLK1", ... , MBLKi", RBLK1", ... , RBLKi")의 메인 셀들 및 기준 셀들은 자기램 셀들, 상변이 메모리 셀들 또는 저항램 셀들일 수 있다.
이제, 도 5에 보여진 반도체 소자의 동작(operation)을 설명하기로 한다.
도 5의 반도체 소자가 읽기 모드에서 동작할 때, 상기 제1 및 제2 선택신호들(ΦR1, ΦR2)중 어느 하나가 상기 감지증폭 스위칭 블록(SSW)에 인가된다. 상기 제1 선택신호(ΦR1)가 상기 감지증폭 스위칭 블록(SSW)에 인가되면, 상기 감지증폭 블록(SAB)의 상기 제2 입력단들(IB1, ... , IBn)이 서로 전기적으로 접속되어 하나의 단일 노드를 제공한다. 이 경우에, 상기 제1 칼럼 디코우더(11a")는 상기 제1 하프 블록(HBK1")의 제1 비트라인들(BL1) 내지 n번째 비트라인들(BLn)중 어느 한 그룹의 비트라인들을 선택하고, 상기 제1 로우 디코우더(13a")는 상기 제1 하프 블록(HBK1")의 상기 메인 워드라인들(MWL1, ... , MWLm)중 어느 하나를 선택한다. 그에 따라, 상기 제1 하프 블록(HBK1")의 상기 각 메인 셀 블록마다 하나의 메인 셀이 선택된다. 예를 들면, 상기 읽기 모드에서 상기 제1 하프 블록(HBK1")의 상기 제1 비트라인들(BL1) 및 상기 제1 메인 워드라인(MWL1)이 선택되면, 상기 제1 메인 워드라인(MWL1) 및 상기 제1 비트라인들(BL1) 사이의 교차점들(intersections)에 위치하는 복수개의 메인 셀들이 선택될 수 있다.
이에 더하여, 상기 제1 선택신호(ΦR1)가 상기 감지증폭 스위칭 블록(SSW)에 인가되는 동안, 상기 제2 칼럼 디코우더(11b")는 상기 제2 하프 블록(HBK2")의 제1 비트라인들(BL1) 내지 n번째 비트라인들(BLn)중 어느 한 그룹의 비트라인들을 선택하고, 상기 제2 로우 디코우더(13a")는 상기 제2 하프 블록(HBK2")의 상기 기준 워드라인(RWL)을 선택한다. 그에 따라, 상기 제2 하프 블록(HBK2")의 상기 각 기준 셀 블록마다 하나의 기준 셀이 선택된다. 예를 들면, 상기 읽기 모드에서 상기 제2 하프 블록(HBK2")의 상기 제1 비트라인들(BL1) 및 상기 기준 워드라인(RWL)이 선택되면, 상기 기준 워드라인(RMWL) 및 상기 제1 비트라인들(BL1) 사이의 교차점들(intersections)에 위치하는 복수개의 기준 셀들이 선택될 수 있다.
상기 제1 하프 블록(HBK1")의 상기 제1 내지 i번째 기준 셀 블록들(RBLK1", ... , RBLKi")은 논리 "0"에 해당하는 데이터들을 갖도록 프로그램된 제1 그룹의 기준 셀 블록들 및 논리 "1"에 해당하는 데이터들을 갖도록 프로그램된 제2 그룹의 기준 셀 블록들을 포함할 수 있다. 이와 마찬가지로, 상기 제2 하프 블록(HBK2")의 상기 제1 내지 i번째 기준 셀 블록들(RBLK1", ... , RBLKi") 역시 논리 "0"에 해당하는 데이터들을 갖도록 프로그램된 제1 그룹의 기준 셀 블록들 및 논리 "1"에 해당하는 데이터들을 갖도록 프로그램된 제2 그룹의 기준 셀 블록들을 포함할 수 있 다. 특히, 상기 하프 블록들(HBK1", HBK2") 내의 메인 셀들 및 기준 셀들의 모두가 자기램 셀들인 경우에, 상기 제1 하프 블록(HBK1") 내의 상기 제1 그룹의 기준 셀 블록들의 개수는 상기 제1 하프 블록(HBK1") 내의 상기 제2 그룹의 기준 셀 블록들의 개수와 동일할 수 있고, 상기 제2 하프 블록(HBK2") 내의 상기 제1 그룹의 기준 셀 블록들의 개수는 상기 제2 하프 블록(HBK2") 내의 상기 제2 그룹의 기준 셀 블록들의 개수와 동일할 수 있다. 예를 들면, 도 5에 보여진 반도체 소자가 자기램 소자이고 상기 제1 및 제2 하프 블록들(HBK1", HBK2")의 각각이 8개의 기준 셀 블록들을 갖는 경우에, 상기 제1 및 제2 하프 블록들(HBK1", HBK2")의 각각은 논리 "0"의 데이터들을 갖는 4개의 기준 셀 블록들 및 논리 "1"의 데이터들을 갖는 4개의 기준 셀 블록들을 구비할 수 있다. 이 경우에, 도 1 및 도 2를 참조하여 설명된 상기 기준 전류들(도 2의 Iref)이 상기 제2 입력단들(IB1, ... IBn)을 통하여 흐를 수 있다. 이에 따라, 상기 제1 하프 블록(HBK1")의 상기 선택된 메인 셀들 내에 저장된 데이터들이 상기 감지증폭 블록(SAB)을 통하여 성공적으로 읽혀질 수 있다.
본 발명의 또 다른 실시예에서, 도 5의 반도체 소자가 읽기 모드에서 동작할 때, 상기 제2 선택신호(ΦR2)가 상기 감지증폭 스위칭 블록(SSW)에 인가될 수 있다. 이 경우에, 상기 감지증폭 블록(SAB)의 상기 제1 입력단들(IA1, ... , IAn)이 서로 전기적으로 접속되어 하나의 단일 노드를 제공한다. 이에 따라, 상기 제2 하프 블록(HBK2") 내의 메인 셀들 내에 저장된 데이터들이 성공적으로 읽혀질 수 있음은 명백하다.
도 6a는 본 발명에 따른 반도체 메모리 소자의 메인 셀 데이터들 및 기준 셀 데이터들의 다른 하나의 예시적인 분포(another exemplary distribution)를 도시한 히스토그램(histogram)이다. 도 6a에 있어서, 가로축은 읽기 모드에서 메인 셀들 및 기준 셀들을 통하여 흐르는 셀 전류(Ic)를 나타내고, 세로축은 상기 셀들의 개수(N)를 나타낸다. 또한, 도 6a에 보여진 셀 전류는 상변이 메모리 셀들의 읽기 전류에 해당할 수 있다. 그러나, 본 발명은 상기 상변이 메모리 셀들을 채택하는 상변이 메모리 소자에 한정되지 않고 여러 가지의 다른 반도체 소자들에 적용될 수 있다.
상기 상변이 메모리 소자는 메인 상변이 메모리 셀들 및 기준 상변이 메모리 셀들을 포함한다. 프로그램 모드에서 상기 메인 상변이 메모리 셀들 내에 원하는 데이터들이 저장되고, 상기 메인 상변이 메모리 셀들 내의 메인 데이터들은 상기 기준 상변이 메모리 셀들로부터 얻어지는 기준 데이터들과 비교된다.
상기 메인 데이터들은 논리 "0" 상태 또는 논리 "1" 상태에 해당하는 데이터들일 수 있다. 설명의 편의를 도모하기 위하여, 상기 논리 "0" 상태는 최대 저항값을 갖는 리셋(reset) 상변이 메모리 셀의 데이터를 의미하고 상기 논리 "1" 상태는 최소 저항값을 갖는 셋(set) 상변이 메모리 셀의 데이터를 의미하는 것으로 가정한다.
상기 메인 상변이 메모리 셀들중 제1 메인 상변이 메모리 셀들이 상기 논리 "0" 상태를 갖도록 프로그램되고 상기 메인 상변이 메모리 셀들중 제2 메인 상변이 메모리 셀들이 논리 "1" 상태를 갖도록 프로그램된 경우에, 상기 제1 메인 상변이 메모리 셀들을 통하여 흐르는 제1 읽기 전류들(즉, 리셋 전류들; D1')은 상기 제2 메인 상변이 메모리 셀들을 통하여 흐르는 제2 읽기 전류들(즉, 셋 전류들; D2')보다 낮을 수 있다. 이에 따라, 상기 리셋 전류들(D1') 및 상기 셋 전류들(D2')은 각각 도 1에 도시된 바와 같이 서로 다른 2개의 영역들 내에 분포될 수 있고, 상기 리셋 전류들(D1')의 평균값(IR)은 상기 셋 전류들(D2')의 평균값(IS)보다 낮을 수 있다.
상변이 메모리 소자에 있어서, 상기 셋 전류들(D2')이 상기 리셋 전류들(D1')보다 더 균일한 분포를 보이는 것을 가정할 수 있다. 다시 말해서, 상기 리셋 전류들(D1')의 편차는 도 6a에 도시된 바와 같이 상기 셋 전류들(D2')의 편차보다 클 수 있다. 이 경우에, 상기 리셋 전류들(D1') 및 상기 셋 전류들(D2')을 보이는 셀들이 도 1 및 도 2를 참조하여 설명된 실시예의 기준 셀들로 채택되면, 최적화된 기준 전류를 얻는 것이 어려울 수 있다. 즉, 도 2의 기준 셀 블록(RCB)이 도 6a의 리셋 전류들(D1')을 보이는 제1 기준 상변이 메모리 셀들 및 도 6a의 셋 전류들(D2')을 보이는 제2 기준 상변이 메모리 셀들을 포함하는 경우에, 도 2의 감지증폭 유니트들(SU1, SU2, ... , SUn)의 제2 입력단들(IB1, IB2, ... , IBn)을 통하여 흐르는 평균 기준 전류(Iref)는 상기 평균 셋 전류(IS) 및 상기 평균 리셋 전류(IR) 사이의 값을 가질 수 있다. 이에 더하여, 상기 평균 기준 전류(Iref)의 편차는 도 6a의 "Dref"로 표시된 영역으로 알 수 있듯이 상기 셋 전류들(D2')의 편차보다 클 수 있다. 이는, 상기 기준 셀 블록이 상기 리셋 전류들(D1')의 분포를 보이는 적어 도 하나의 리셋 메모리 셀을 포함하기 때문이다.
더 나아가서, 상기 제1 기준 상변이 메모리 셀들의 개수가 상기 제2 기준 상변이 메모리 셀들의 개수와 동일한 경우에, 상기 평균 기준 전류(Iref)는 도 6a의 히스토그램에 보여진 바와 같이 상기 평균 리셋 전류(IR) 및 상기 평균 셋 전류(IS) 사이의 중간값(mid-value)을 가질 수 있다. 이 경우에, 상기 평균 기준 전류(Iref)의 최소값은 도 6a의 영역(OVL)로 표시된 바와 같이 상기 리셋 전류들(D1')의 최대값보다 작을 수 있다. 결과적으로, 도 6a의 리셋 전류들(D1') 및 셋 전류들(D2')을 갖는 상변이 메모리 셀들이 도 2의 기준 셀들로 채택되는 경우에, 상변이 메모리 소자의 읽기 여유도가 현저히 감소하여 읽기 에러를 유발시킬 수 있다.
상술한 문제점들을 고려할 때, 도 6a의 상기 리셋 전류들(D1') 및 셋 전류들(D2')을 보이는 메모리 셀들을 구비하는 반도체 메모리 소자는 읽기 여유도를 개선하기 위하여 상기 평균 리셋 전류(IR) 및 상기 평균 셋 전류(IS) 사이의 중간값보다 큰 평균 기준 전류(도 6a의 Iref')를 갖도록 설계되어야 한다. 이에 더하여, 상기 평균 기준 전류(Iref')의 편차는 도 6a의 영역(Dref')으로부터 알 수 있듯이 상기 리셋 전류들(D1')의 편차보다 작은 것이 바람직하다.
도 6b는 도 6a의 평균 기준 전류(Iref')를 생성시키기에 적합한 기준 셀 블록 및 그에 접속된 감지 증폭 유니트들을 도시한 회로도이다.
도 6b를 참조하면, 복수개의 감지증폭 유니트들, 예컨대 4개의 감지증폭 유니트들(SU1, ... , SU4)이 제공될 수 있다. 상기 감지증폭 유니트들(SU1, ... , SU4)의 각각은 도 2의 감지증폭 유니트들의 어느 하나와 동일한 구성을 갖는다. 상기 감지증폭 유니트들(SU1, ... , SU4)의 제2 입력단들은 서로 전기적으로 접속되어 하나의 단일 노드(ND)를 제공한다. 상기 단일 노드(ND)에 복수개의 기준 비트라인들, 예컨대 3개의 기준 비트라인들(RBL1, ... , RBL3)이 전기적으로 접속된다.
상기 기준 비트라인들(RBL1, ... , RBL3)을 가로지르는 기준 워드라인(RWL)이 제공된다. 상기 기준 워드라인(RWL) 및 상기 기준 비트라인들(RBL1, .. , RBL3) 사이의 교차점들에 각각 제1 내지 제3 기준 셀들(RS1, RS2, RS3)이 제공된다. 상기 기준 셀들(RS1, RS2, RS3)은 도 6a의 셋 전류들(D2')을 보이는 메모리 셀들일 수 있다. 예를 들면, 상기 기준 셀들(RS1, RS2, RS3)은 도 6a의 셋 전류들(D2')을 보이는 상변이 메모리 셀들일 수 있다. 상기 기준 비트라인들(RBL1, RBL2, RBL3), 상기 기준 워드라인(RWL) 및 상기 기준 셀들(RS1, RS2, RS3)은 기준 셀 블록(RCB')을 구성한다.
도 6b에 있어서, 설명의 편의를 도모하기 위하여 상기 제1 내지 제3 기준 셀들(RS1, RS2, RS3) 모두가 도 6a의 평균 셋 전류(IS)를 보이는 기준 셀들이라고 가정한다. 이 경우에, 상기 제1 내지 제4 감지증폭 유니트들(SU1, ... , SU4)의 제2 입력단들의 각각을 통하여 흐르는 기준 전류(Iref')는 다음의 [수학식 1]로 표현될 수 있음은 명백하다.
Figure 112005073485400-pat00001
여기서, "a"는 상기 셋 기준 셀들(RS1, RS2, RS3)의 개수를 나타내고, "b"는 상기 감지증폭 유니트들(SU1, ... , SU4)의 개수를 나타낸다.
상기 [수학식 1]로부터 알 수 있듯이, 상기 기준 전류(Iref')는 상기 감지증폭 유니트들(SU1, ... , SU4)의 개수(b)에 반비례하고 상기 셋 기준 셀들(RS1, RS2, RS3)의 개수(a)에 비례한다. 따라서, 상기 기준 전류(Iref')는 상기 기준 셀들의 개수(a) 및 상기 감지증폭 유니트들의 개수(b)를 적절히 변화시킴으로써 원하는 값을 가질 수 있다. 예를 들면, 상기 기준 셀들의 개수(a) 및 상기 감지증폭 유니트들의 개수(b)가 각각 도 6b에 도시된 바와 같이 "3" 및 "4"이면, 상기 기준 전류(Iref')는 상기 평균 셋 전류(Is)의 0.75배이다. 또한, 본 실시예에 따르면, 상기 기준 셀들이 상기 리셋 전류보다 균일한 분포를 보이는 셋 전류를 갖는 메모리 셀들만을 포함한다. 이에 따라, 상기 기준 전류(Iref')의 편차를 감소시킬 수 있다.
도 7a는 본 발명에 따른 반도체 메모리 소자의 메인 셀 데이터들 및 기준 셀 데이터들의 또 다른 하나의 예시적인 분포(still another exemplary distribution)를 도시한 히스토그램(histogram)이다. 도 7a에 있어서, 가로축은 반도체 메모리 소자의 메인 셀들 및 기준 셀들을 통하여 흐르는 셀 전류(Ic)를 나타내고, 세로축은 상기 셀들의 개수(N)를 나타낸다.
도 7a의 히스토그램은 리셋 전류들(D1") 및 셋 전류들(D2")의 분포에 있어서 도 6a의 히스토그램과 다르다. 즉, 도 7a는 상기 리셋 전류들(D1")이 상기 셋 전류들(D2")보다 더 균일한 분포를 갖는 반도체 메모리 소자의 셀 전류들의 히스토그램에 해당한다. 도 7a의 셀 데이터 분포를 갖는 반도체 메모리 소자 역시 메인 셀들 및 기준 셀들을 포함한다. 프로그램 모드에서 상기 메인 셀들 내에 원하는 데이터들이 저장되고, 상기 메인 셀들 내의 메인 데이터들은 상기 기준 셀들로부터 얻어지는 기준 데이터들과 비교된다.
도 7a에 보여진 리셋 전류들(D1") 및 셋 전류들(D2")을 갖는 셀들이 도 1 및 도 2를 참조하여 설명된 실시예의 기준 셀들로 채택되면, 최적화된 기준 전류를 얻는 것이 어려울 수 있다. 즉, 도 2의 기준 셀 블록(RCB)이 도 7a의 리셋 전류들(D1")을 보이는 제1 기준 셀들 및 도 7a의 셋 전류들(D2")을 보이는 제2 기준 셀들을 포함하는 경우에, 도 2의 감지증폭 유니트들(SU1, SU2, ... , SUn)의 제2 입력단들(IB1, IB2, ... , IBn)을 통하여 흐르는 평균 기준 전류(Iref)는 상기 셋 전류들(D2")의 평균값(IS) 및 상기 리셋 전류들(D1")의 평균값(IR) 사이의 값을 가질 수 있다. 이에 더하여, 상기 평균 기준 전류(Iref)의 편차는 도 7a의 "Dref"로 표시된 영역으로 알 수 있듯이 상기 리셋 전류들(D1")의 편차보다 클 수 있다. 이는, 상기 기준 셀 블록이 상기 셋 전류들(D2")의 분포를 보이는 적어도 하나의 메모리 셀을 포함하기 때문이다.
더 나아가서, 상기 제1 기준 셀들의 개수가 상기 제2 기준 셀들의 개수와 동 일한 경우에, 상기 평균 기준 전류(Iref)는 도 7a의 히스토그램에 보여진 바와 같이 상기 평균 리셋 전류(IR) 및 상기 평균 셋 전류(IS) 사이의 중간값을 가질 수 있다. 이 경우에, 상기 평균 기준 전류(Iref)의 최대값은 도 7a의 영역(OVL)으로 표시된 바와 같이 상기 셋 전류들(D2")의 최소값보다 클 수 있다. 결과적으로, 도 7a의 리셋 전류들(D1") 및 셋 전류들(D2")을 갖는 메모리 셀들이 도 2의 기준 셀들로 채택되는 경우에, 반도체 메모리 소자의 읽기 여유도가 현저히 감소하여 읽기 에러를 유발시킬 수 있다.
상술한 문제점들을 고려할 때, 상기 리셋 전류들(D1") 및 셋 전류들(D2")을 보이는 메모리 셀들을 구비하는 반도체 메모리 소자는 읽기 여유도를 개선하기 위하여 상기 평균 리셋 전류(IR) 및 상기 평균 셋 전류(IS) 사이의 중간값보다 작은 평균 기준 전류(도 7a의 Iref")를 갖도록 설계되어야 한다. 이에 더하여, 상기 평균 기준 전류(Iref")의 편차는 도 7a의 영역(Dref")으로부터 알 수 있듯이 상기 셋 전류들(D2")의 편차보다 작은 것이 바람직하다.
도 7b는 도 7a의 평균 기준 전류(Iref")를 생성시키기에 적합한 기준 셀 블록 및 그에 접속된 감지 증폭 유니트들을 도시한 회로도이다.
도 7b를 참조하면, 복수개의 감지증폭 유니트들, 예컨대 4개의 감지증폭 유니트들(SU1, ... , SU4)이 제공될 수 있다. 상기 감지증폭 유니트들(SU1, ... , SU4)은 도 7a에 보여진 감지증폭 유니트들과 동일한 구성을 갖는다. 상기 감지증폭 유니트들(SU1, ... , SU4)의 제2 입력단들은 서로 전기적으로 접속되어 하나의 단 일 노드(ND)를 제공한다. 상기 단일 노드(ND)에 복수개의 기준 비트라인들, 예컨대 4개의 기준 비트라인들(RBL1, ... , RBL4)이 전기적으로 접속된다.
상기 기준 비트라인들(RBL1, ... , RBL3)을 가로질러 복수개의 기준 워드라인들, 예컨대 제1 및 제2 기준 워드라인들(RWL1, RWL2)이 제공될 수 있다. 상기 제1 기준 워드라인(RWL1) 및 상기 기준 비트라인들(RBL1, .. , RBL4) 사이의 교차점들에 각각 제1 내지 제4 기준 셀들(RR11, RR12, RR13, RR14)이 제공되고, 상기 제2 기준 워드라인(RWL2) 및 상기 기준 비트라인들(RBL1, .. , RBL4) 사이의 교차점들에 각각 제1 내지 제4 기준 셀들(RR21, RR22, RR23, RR24)이 제공된다. 상기 기준 셀들(RR11, ... , RR14, RR21, ... , RR24)은 도 7a의 리셋 전류들(D1")을 보이는 메모리 셀들일 수 있다. 상기 기준 비트라인들(RBL1, ... , RBL4), 상기 기준 워드라인들(RWL1, RWL2) 및 상기 기준 셀들(RR11, ... , RR14, RR21, ... , RR24)은 기준 셀 블록(RCB")을 구성한다.
도 7b에 있어서, 설명의 편의를 도모하기 위하여 상기 기준 셀들(RR11, ... , RR14, RR21, ... , RR24) 모두가 도 7a의 평균 리셋 전류(IR)를 보이는 기준 셀들이라고 가정한다. 이 경우에, 상기 제1 내지 제4 감지증폭 유니트들(SU1, ... , SU4)의 제2 입력단들의 각각을 통하여 흐르는 기준 전류(Iref")는 다음의 [수학식 2]로 표현될 수 있다.
Figure 112005073485400-pat00002
여기서, "d"는 상기 기준 워드라인들(RWL1, RWL2)의 개수를 나타내고, "e"는 상기 기준 비트라인들(RBL1, ... , RBL4)의 개수를 나타내고, "f"는 상기 감지증폭 유니트들(SU1, ... , SU4)의 개수를 나타낸다.
상기 [수학식 2]로부터 알 수 있듯이, 상기 기준 전류(Iref")는 상기 감지증폭 유니트들(SU1, ... , SU4)의 개수(f)에 반비례하고 상기 기준 워드라인들(RWL1, RWL2)의 개수(d) 및 상기 기준 비트라인들(RBL1, ... , RBL4)의 개수(e)에 비례한다. 따라서, 상기 기준 전류(Iref")는 상기 감지증폭 유니트들(SU1, ... , SU4)의 개수(f), 상기 기준 워드라인들(RWL1, RWL2)의 개수(d) 및 상기 기준 비트라인들(RBL1, ... , RBL4)의 개수(e)를 적절히 변화시킴으로써 원하는 값을 가질 수 있다. 예를 들어, 상기 기준 워드라인들(RWL1, RWL2)의 개수(d), 상기 기준 비트라인들(RBL1, ... , RBL4)의 개수(e) 및 상기 감지증폭 유니트들(SU1, ... , SU4)의 개수(f)가 각각 도 7b에 도시된 바와 같이 "2", "4" 및 "4"이면, 상기 기준 전류(Iref")는 상기 평균 리셋전류(IR)의 2배이다. 또한, 본 실시예에 따르면, 상기 기준 셀들이 상기 셋 전류보다 균일한 분포를 보이는 리셋 전류를 갖는 메모리 셀들만을 포함한다. 이에 따라, 상기 기준 전류(Iref")의 편차를 감소시킬 수 있다.
본 발명의 다른 실시예에서, 도 7a의 메인 셀 데이터 분포를 보이는 반도체 메모리 소자의 상기 기준 전류(Iref")는 도 6b에 보여진 것과 동일한 회로도를 사용하여 얻을 수 있다. 이 경우에, 도 6b의 기준 셀들은 도 7a의 균일한 리셋 전류(IR)를 보이는 메모리 셀들로 대체되어야 하고, 병렬 접속된 상기 기준 셀들(즉, 리셋된 기준 셀들)의 개수는 상기 감지증폭 유니트들의 개수보다 많아야 한다.
도 8은 본 발명의 실시예들에 따른 반도체 소자들(즉, 반도체 메모리 소자들)을 채택하는 시스템(100)의 개략적인 블록 다이아그램(schematic block diagram)이다. 상기 시스템(100)은 휴대전화(mobile phone), 엠피쓰리 플레이어(MP3 player), 항법 시스템(navigation system) 또는 가전제품(household appliance) 등에 해당할 수 있다.
도 8을 참조하면, 상기 시스템(100)은 프로세서(101), 적어도 하나의 메모리 소자(103) 및 입/출력 장치(105)를 포함한다. 상기 프로세서(101), 상기 메모리 소자(103) 및 상기 입/출력 장치(105)는 데이터 버스 라인(data bus line)을 통하여 서로 데이터 통신을 수행한다. 상기 메모리 소자(103)는 도 2 내지 도 5를 참조하여 설명된 반도체 메모리 소자들중 적어도 어느 하나를 포함할 수 있다. 또한, 상기 메모리 소자(103)는 도 6b 또는 도 7b에 보여진 기준 셀 블록들 및 그에 접속된 감지증폭 유니트들을 채택하는 반도체 메모리 소자일 수 있다. 이 경우에, 상기 반도체 메모리 소자(103)는 상기 프로세서(101)의 실행을 위한 코드 및 데이터를 저장시키는 메모리 소자에 해당할 수 있다.
이에 더하여, 상기 시스템(100)은 상기 입/출력 장치(105)를 통하여 개인용 컴퓨터 또는 컴퓨터의 네트워크와 같은 다른 시스템과 데이터를 교환할 수 있다.
상술한 바와 같이 본 발명에 따르면, 반도체 소자의 메인 셀들 내에 저장된 메인 데이터들과 비교되는 기준 데이터들의 균일도 및 평균값을 최적화시킬 수 있다. 따라서, 상기 반도체 소자가 읽기 모드에서 동작할 때, 상기 반도체 소자의 읽기 여유도를 개선시킬 수 있다.

Claims (53)

  1. 그들의 각각이 제1 입력단 및 제2 입력단을 갖는 복수개의 감지증폭 유니트들;
    상기 제2 입력단들을 서로 전기적으로 연결시키는 단일 노드;
    상기 단일 노드에 접속된 복수개의 기준 비트라인들;
    상기 기준 비트라인들을 가로지르는 적어도 하나의 기준 워드라인;
    상기 기준 워드라인 및 상기 기준 비트라인들의 교차점들(intersections)에 각각 제공되되, 그들의 각각은 상기 기준 비트라인들중 어느 하나 및 상기 기준 워드라인에 전기적으로 접속되고, 논리 "0"에 해당하는 데이터를 갖는 제1 그룹의 기준 셀들 및/또는 논리 "1"에 해당하는 데이터를 갖는 제2 그룹의 기준 셀들을 구비하는 복수개의 기준 셀들; 및
    상기 제1 입력단들에 접속된 메인 셀 블록을 포함하되, 상기 메인 셀 블록은
    상기 제1 입력단들에 각각 전기적으로 접속된 복수개의 메인 비트라인들;
    상기 메인 비트라인들을 가로지르는 복수개의 메인 워드라인들; 및
    상기 메인 비트라인들 및 상기 메인 워드라인들의 교차점들에 배치된 메인 셀들을 구비하되, 상기 메인 셀들의 각각은 상기 메인 비트라인들중 어느 하나 및 상기 메인 워드라인들중 어느 하나에 전기적으로 접속된 반도체 소자.
  2. 제 1 항에 있어서,
    상기 기준 셀들은 저항성 메모리 셀들(resistive memory cells)인 것을 특징으로 하는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 저항성 메모리 셀들은 자기램 셀들(MRAM cells), 상변이 메모리 셀들(phase change memory cells) 또는 저항램 셀들(resistance RAM cells)인 것을 특 징으로 하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 적어도 하나의 기준 워드라인은 단일 기준 워드라인(a single reference word line)인 것을 특징으로 하는 반도체 소자.
  5. 제 4 항에 있어서,
    상기 기준 셀들은 상기 제1 그룹의 기준 셀들 및 상기 제2 그룹의 기준 셀들을 포함하고, 상기 제1 그룹의 기준 셀들의 개수는 상기 제2 그룹의 기준 셀들의 개수와 동일한 것을 특징으로 하는 반도체 소자.
  6. 제 4 항에 있어서,
    상기 기준 셀들은 상기 제2 그룹의 기준 셀들만을 포함하는 것을 특징으로 하는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 적어도 하나의 기준 워드라인은 복수개의 기준 워드라인인 것을 특징으로 하는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 기준 셀들은 상기 제1 그룹의 기준 셀들만을 포함하는 것을 특징으로 하는 반도체 소자.
  9. 삭제
  10. 제 1 항에 있어서,
    상기 메인 셀들은 상기 기준 셀들과 동일한 형태의 메모리 셀들(the same type memory cells)인 것을 특징으로 하는 반도체 소자.
  11. 그들의 각각이 제1 입력단 및 제2 입력단을 갖는 복수개의 감지증폭 유니트들;
    상기 제1 입력단들에 병렬 접속된 복수개의 셀 블록들을 갖는 제1 하프 셀 블록;
    상기 제2 입력단들에 병렬 접속된 복수개의 셀 블록들을 갖는 제2 하프 셀 블록; 및
    상기 제1 및 제2 입력단들에 접속되어 읽기 모드 동안 상기 제1 입력단들 또는 상기 제2 입력단들을 서로 전기적으로 접속시키는 감지증폭 스위칭 블록(sense amplification switching block)을 포함하되, 상기 감지증폭 스위칭 블록은 상기 제2 하프 셀 블록 내에 저장된 데이터들을 읽을 때 상기 제1 입력단들을 서로 전기적으로 접속시키고 상기 제1 하프 셀 블록 내에 저장된 데이터들을 읽을 때 상기 제2 입력단들을 서로 전기적으로 접속시키는 반도체 소자.
  12. 제 11 항에 있어서,
    상기 제1 하프 셀 블록의 상기 셀 블록들의 각각은
    복수개의 비트라인들;
    상기 복수개의 비트라인들을 각각 상기 제1 입력단들에 전기적으로 접속시키거나 상기 복수개의 비트라인들을 상기 제1 입력단들로부터 전기적으로 차단시키는(disconnect) 비트라인 스위칭 블록;
    상기 비트라인 스위칭 블록의 입력단에 접속된 블록 선택라인;
    상기 비트라인들을 가로지르는 복수개의 메인 워드라인들;
    상기 비트라인들을 가로지르는 기준 워드라인;
    상기 메인 워드라인들 및 상기 비트라인들의 교차점들(intersections)에 제 공된 복수개의 메인 셀들; 및
    상기 기준 워드라인 및 상기 비트라인들의 교차점들에 제공된 복수개의 기준 셀들을 포함하고,
    상기 제2 하프 셀 블록의 상기 셀 블록들의 각각은
    복수개의 비트라인들;
    상기 복수개의 비트라인들을 각각 상기 제2 입력단들에 전기적으로 접속시키거나 상기 복수개의 비트라인들을 상기 제2 입력단들로부터 전기적으로 차단시키는(disconnect) 비트라인 스위칭 블록;
    상기 비트라인 스위칭 블록의 입력단에 접속된 블록 선택라인;
    상기 비트라인들을 가로지르는 복수개의 메인 워드라인들;
    상기 비트라인들을 가로지르는 기준 워드라인;
    상기 메인 워드라인들 및 상기 비트라인들의 교차점들(intersections)에 제공된 복수개의 메인 셀들; 및
    상기 기준 워드라인 및 상기 비트라인들의 교차점들에 제공된 복수개의 기준 셀들을 포함하되,
    상기 제1 하프 셀 블록의 상기 메인 워드라인들 및 상기 기준 워드라인은 연장하여 상기 제1 하프 셀 블록의 상기 비트라인들의 모두를 가로지르고, 상기 제2 하프 셀 블록의 상기 메인 워드라인들 및 상기 기준 워드라인은 연장하여 상기 제2 하프 셀 블록의 상기 비트라인들의 모두를 가로지르는 것을 특징으로 하는 반도체 소자.
  13. 제 12 항에 있어서,
    상기 메인 셀들 및 상기 기준 셀들의 각각은 저항성 메모리 셀(resistive memory cell)이되, 상기 저항성 메모리 셀은 자기램 셀(MRAM cell), 상변이 메모리 셀(phase change memory cell) 또는 저항램 셀(resistance RAM cell)인 것을 특징으로 하는 반도체 소자.
  14. 제 13 항에 있어서,
    상기 저항성 메모리 셀이 상기 자기램 셀인 경우에, 상기 셀 블록들의 각각의 상기 기준 셀들은 논리 "0"에 해당하는 데이터를 갖는 제1 그룹의 기준 셀들 및 논리 "1"에 해당하는 데이터를 갖는 제2 그룹의 기준 셀들을 포함하되, 상기 제1 그룹의 기준 셀들의 개수는 상기 제2 그룹의 기준 셀들의 개수와 동일한 것을 특징으로 하는 반도체 소자.
  15. 제 13 항에 있어서,
    상기 메인 셀들 및 상기 기준 셀들의 각각은 상기 워드라인들중 어느 하나에 접속된 억세스 모스 트랜지스터를 갖는 것을 특징으로 하는 반도체 소자.
  16. 제 15 항에 있어서,
    상기 제1 하프 셀 블록의 상기 블록 선택라인들에 접속되어 상기 제1 하프 셀 블록의 상기 셀 블록들중 어느 하나를 선택하는 제1 칼럼 디코우더;
    상기 제2 하프 셀 블록의 상기 블록 선택라인들에 접속되어 상기 제2 하프 셀 블록의 상기 셀 블록들중 어느 하나를 선택하는 제2 칼럼 디코우더;
    상기 제1 하프 셀 블록의 상기 메인 워드라인들 및 상기 기준 워드라인에 접속되어 상기 제1 하프 셀 블록의 상기 메인 워드라인들중 어느 하나 또는 상기 기준 워드라인을 선택하는 제1 로우 디코우더; 및
    상기 제2 하프 셀 블록의 상기 메인 워드라인들 및 상기 기준 워드라인에 접속되어 상기 제2 하프 셀 블록의 상기 메인 워드라인들중 어느 하나 또는 상기 기준 워드라인을 선택하는 제2 로우 디코우더를 더 포함하되,
    상기 제1 로우 디코우더에 접속된 상기 메인 워드라인들중 어느 하나가 선택될 때 상기 제2 로우 디코우더에 접속된 상기 기준 워드라인이 선택되고, 상기 제2 로우 디코우더에 접속된 상기 메인 워드라인들중 어느 하나가 선택될 때 상기 제1 로우 디코우더에 접속된 상기 기준 워드라인이 선택되는 것을 특징으로 하는 반도체 소자.
  17. 제 13 항에 있어서,
    상기 메인 셀들 및 상기 기준 셀들의 각각은 억세스 트랜지스터 없는 교차점 셀(cross point cell)인 것을 특징으로 하는 반도체 소자.
  18. 제 17 항에 있어서,
    상기 교차점 셀은 자기램 셀(MRAM cell), 상변이 메모리 셀(phase change memory cell) 또는 저항램 셀(resistance RAM cell)인 것을 특징으로 하는 반도체 소자.
  19. 제 17 항에 있어서, 상기 셀 블록들의 각각은
    상기 메인 워드라인들 및 상기 기준 워드라인에 각각 상응하는 복수개의 전극 라인들; 및
    상기 전극 라인들에 각각 접속된 복수개의 제1 출력 단자들, 상기 워드라인들에 각각 접속된 복수개의 제2 출력 단자들 및 상기 블록 선택라인에 접속된 복수개의 입력단들을 갖는 복수개의 블록 스위칭 소자들을 더 포함하되,
    상기 교차점 셀들의 각각은 상기 전극 라인들중 어느 하나에 전기적으로 접속된 제1 단자와 상기 비트라인들중 어느 하나에 전기적으로 접속된 제2 단자를 갖는 것을 특징으로 하는 반도체 소자.
  20. 제 19 항에 있어서,
    상기 제1 하프 셀 블록의 상기 블록 선택라인들에 접속되어 상기 제1 하프 셀 블록의 상기 셀 블록들중 어느 하나를 선택하는 제1 칼럼 디코우더;
    상기 제2 하프 셀 블록의 상기 블록 선택라인들에 접속되어 상기 제2 하프 셀 블록의 상기 셀 블록들중 어느 하나를 선택하는 제2 칼럼 디코우더;
    상기 제1 하프 셀 블록의 상기 복수개의 메인 워드라인들 및 상기 기준 워드 라인에 접속되어 상기 제1 하프 셀 블록의 상기 메인 워드라인들중 어느 하나 또는 상기 기준 워드라인에 선택적으로 제1 읽기 전압을 인가하고 상기 제1 하프 셀 블록의 상기 워드라인들중 비선택된 워드라인들에 제2 읽기 전압을 인가하는 제1 로우 제어기; 및
    상기 제2 하프 셀 블록의 상기 복수개의 메인 워드라인들 및 상기 기준 워드라인에 접속되어 상기 제2 하프 셀 블록의 상기 메인 워드라인들중 어느 하나 또는 상기 기준 워드라인에 선택적으로 상기 제1 읽기 전압을 인가하고 상기 제2 하프 셀 블록의 상기 워드라인들중 비선택된 워드라인들에 상기 제2 읽기 전압을 인가하는 제2 로우 제어기를 더 포함하되,
    상기 제1 로우 제어기에 접속된 상기 메인 워드라인들중 어느 하나가 선택될 때 상기 제2 로우 제어기에 접속된 상기 기준 워드라인이 선택되고, 상기 제2 로우 제어기에 접속된 상기 메인 워드라인들중 어느 하나가 선택될 때 상기 제1 로우 제어기에 접속된 상기 기준 워드라인이 선택되는 것을 특징으로 하는 반도체 소자.
  21. 제 20 항에 있어서,
    상기 제1 및 제2 읽기 전압들중 어느 하나는 접지 전압인 것을 특징으로 하는 반도체 소자.
  22. 제 20 항에 있어서,
    상기 제1 로우 제어기는
    제1 로우 디코우더;
    상기 제1 로우 디코더의 출력 신호에 따라 상기 제1 하프 셀 블록의 상기 메인 워드라인들중 어느 하나 또는 상기 기준 워드라인에 제1 읽기 전압을 인가하는 제1 로우 바이어스 유니트; 및
    상기 제1 로우 디코더의 출력 신호에 따라 상기 제1 하프 셀 블록의 상기 워드라인들중 비선택된 워드라인들에 제2 읽기 전압을 인가하는 제2 로우 바이어스 유니트를 포함하고,
    상기 제2 로우 제어기는
    제2 로우 디코우더;
    상기 제2 로우 디코더의 출력 신호에 따라 상기 제2 하프 셀 블록의 상기 메인 워드라인들중 어느 하나 또는 상기 기준 워드라인에 상기 제1 읽기 전압을 인가하는 제1 로우 바이어스 유니트; 및
    상기 제1 로우 디코더의 출력 신호에 따라 상기 제2 하프 셀 블록의 상기 워드라인들중 비선택된 워드라인들에 상기 제2 읽기 전압을 인가하는 제2 로우 바이어스 유니트를 포함하는 것을 특징으로 하는 반도체 소자.
  23. 제 22 항에 있어서,
    상기 제1 로우 제어기의 상기 제1 로우 바이어스 유니트는
    제1 읽기 전압을 생성시키는 제1 바이어스 회로; 및
    상기 제1 하프 셀 블록의 상기 워드라인들의 제1 단부들에 각각 접속된 복수 개의 제1 단자들 및 상기 제1 바이어스 회로의 출력단에 접속된 복수개의 제2 단자들을 갖는 복수개의 제1 로우 스위칭 소자들을 포함하되, 상기 제1 로우 스위칭 소자들의 입력단들은 각각 복수개의 로우 라인들을 통하여 상기 제1 로우 디코우더의 출력단들에 접속되고,
    상기 제1 로우 제어기의 상기 제2 로우 바이어스 유니트는
    제2 읽기 전압을 생성시키는 제2 바이어스 회로;
    상기 제1 하프 셀 블록의 상기 워드라인들의 제2 단부들에 각각 접속된 복수개의 제1 단자들 및 상기 제2 바이어스 회로의 출력단에 접속된 복수개의 제2 단자들을 갖는 복수개의 제2 로우 스위칭 소자들; 및
    상기 제2 로우 스위칭 소자들의 입력단들에 각각 접속된 출력단들을 갖는 복수개의 인버터들을 포함하되, 상기 인버터들의 입력단들은 각각 상기 제1 로우 디코우더의 출력단들에 접속되고,
    상기 제2 로우 제어기의 상기 제1 로우 바이어스 유니트는
    상기 제2 하프 셀 블록의 상기 워드라인들의 제1 단부들에 각각 접속된 복수개의 제1 단자들 및 상기 제1 바이어스 회로의 출력단에 접속된 복수개의 제2 단자들을 갖는 복수개의 제1 로우 스위칭 소자들을 포함하되, 상기 제1 로우 스위칭 소자들의 입력단들은 각각 복수개의 로우 라인들을 통하여 상기 제2 로우 디코우더의 출력단들에 접속되고,
    상기 제2 로우 제어기의 상기 제2 로우 바이어스 유니트는
    상기 제2 하프 셀 블록의 상기 워드라인들의 제2 단부들에 각각 접속된 복수 개의 제1 단자들 및 상기 제2 바이어스 회로의 출력단에 접속된 복수개의 제2 단자들을 갖는 복수개의 제2 로우 스위칭 소자들; 및
    상기 제2 로우 스위칭 소자들의 입력단들에 각각 접속된 출력단들을 갖는 복수개의 인버터들을 포함하되, 상기 인버터들의 입력단들은 각각 상기 제2 로우 디코우더의 출력단들에 접속된 것을 특징으로 하는 반도체 소자.
  24. 제 11 항에 있어서, 상기 감지증폭 스위칭 블록은
    상기 감지증폭 유니트들의 상기 제2 입력단들에 전기적으로 접속되되, 상기 제1 하프 셀 블록 내에 저장된 데이터들을 읽을 때 상기 제2 입력단들을 서로 전기적으로 접속시키는 복수개의 제1 감지증폭 스위칭 소자들; 및
    상기 감지증폭 유니트들의 상기 제1 입력단들에 전기적으로 접속되되, 상기 제2 하프 셀 블록 내에 저장된 데이터들을 읽을 때 상기 제1 입력단들을 서로 전기적으로 접속시키는 복수개의 제2 감지증폭 스위칭 소자들을 포함하는 것을 특징으로 하는 반도체 소자.
  25. 제 24 항에 있어서,
    상기 제1 감지증폭 스위칭 소자들은 제1 전송 모스 트랜지스터들(transfer MOS transistors)이고, 상기 제2 감지증폭 스위칭 소자들은 제2 전송 모스 트랜지스터들인 것을 특징으로 하는 반도체 소자.
  26. 제 25 항에 있어서,
    상기 제1 전송 모스 트랜지스터들의 각각은 상기 제2 입력단들중 한 쌍의 제2 입력단들에 각각 접속된 소오스 및 드레인을 구비하고, 상기 제2 전송 모스 트랜지스터들의 각각은 상기 제1 입력단들중 한 쌍의 제1 입력단들에 각각 접속된 소오스 및 드레인을 구비하는 것을 특징으로 하는 반도체 소자.
  27. 그들의 각각이 제1 입력단 및 제2 입력단을 갖는 복수개의 감지증폭 유니트들;
    상기 제1 입력단들에 각각 전기적으로 접속된 복수개의 셀 블록들을 갖는 제1 하프 셀 블록;
    상기 제2 입력단들에 각각 전기적으로 접속된 복수개의 셀 블록들을 갖는 제2 하프 셀 블록; 및
    상기 제1 및 제2 입력단들에 접속되어 읽기 모드 동안 상기 제1 입력단들 또는 상기 제2 입력단들을 서로 전기적으로 접속시키는 감지증폭 스위칭 블록(sense amplification switching block)을 포함하되, 상기 감지증폭 스위칭 블록은 상기 제2 하프 셀 블록 내에 저장된 데이터들을 읽을 때 상기 제1 입력단들을 서로 전기적으로 접속시키고 상기 제1 하프 셀 블록 내에 저장된 데이터들을 읽을 때 상기 제2 입력단들을 서로 전기적으로 접속시키는 반도체 소자.
  28. 제 27 항에 있어서,
    상기 제1 하프 셀 블록의 상기 셀 블록들의 각각은
    상기 제1 입력단들중 어느 하나에 전기적으로 접속된 복수개의 비트라인들;
    상기 비트라인들을 가로지르는 복수개의 메인 워드라인들;
    상기 비트라인들을 가로지르는 기준 워드라인;
    상기 메인 워드라인들 및 상기 비트라인들의 교차점들(intersections)에 제공된 복수개의 메인 셀들; 및
    상기 기준 워드라인 및 상기 비트라인들의 교차점들에 제공된 복수개의 기준 셀들을 포함하고,
    상기 제2 하프 셀 블록의 상기 셀 블록들의 각각은
    상기 제2 입력단들중 어느 하나에 전기적으로 접속된 복수개의 비트라인들;
    상기 비트라인들을 가로지르는 복수개의 메인 워드라인들;
    상기 비트라인들을 가로지르는 기준 워드라인;
    상기 메인 워드라인들 및 상기 비트라인들의 교차점들(intersections)에 제공된 복수개의 메인 셀들; 및
    상기 기준 워드라인 및 상기 비트라인들의 교차점들에 제공된 복수개의 기준 셀들을 포함하되,
    상기 제1 하프 셀 블록의 상기 메인 워드라인들 및 상기 기준 워드라인은 연장하여 상기 제1 하프 셀 블록의 상기 비트라인들의 모두를 가로지르고, 상기 제2 하프 셀 블록의 상기 메인 워드라인들 및 상기 기준 워드라인은 연장하여 상기 제2 하프 셀 블록의 상기 비트라인들의 모두를 가로지르는 것을 특징으로 하는 반도체 소자.
  29. 제 28 항에 있어서,
    상기 메인 셀들 및 상기 기준 셀들의 각각은 저항성 메모리 셀(resistive memory cell)이되, 상기 저항성 메모리 셀은 자기램 셀(MRAM cell), 상변이 메모리 셀(phase change memory cell) 또는 저항램 셀(resistance RAM cell)인 것을 특징으로 하는 반도체 소자.
  30. 제 29 항에 있어서,
    상기 저항성 메모리 셀이 상기 자기램 셀인 경우에, 상기 셀 블록들의 각각의 상기 기준 셀들은 논리 "0"에 해당하는 데이터를 갖는 제1 그룹의 기준 셀들 및 논리 "1"에 해당하는 데이터를 갖는 제2 그룹의 기준 셀들을 포함하되, 상기 제1 그룹의 기준 셀들의 개수는 상기 제2 그룹의 기준 셀들의 개수와 동일한 것을 특징으로 하는 반도체 소자.
  31. 제 29 항에 있어서
    상기 메인 셀들 및 상기 기준 셀들의 각각은 상기 워드라인들중 어느 하나에 접속된 억세스 모스 트랜지스터를 갖는 것을 특징으로 하는 반도체 소자.
  32. 제 31 항에 있어서,
    상기 제1 하프 셀 블록의 상기 비트라인들에 접속되어 상기 제1 하프 셀 블록의 상기 셀 블록들중 어느 하나를 선택하는 제1 칼럼 디코우더;
    상기 제2 하프 셀 블록의 상기 비트라인들에 접속되어 상기 제2 하프 셀 블록의 상기 셀 블록들중 어느 하나를 선택하는 제2 칼럼 디코우더;
    상기 제1 하프 셀 블록의 상기 메인 워드라인들 및 상기 기준 워드라인에 접속되어 상기 제1 하프 셀 블록의 상기 메인 워드라인들중 어느 하나 또는 상기 기준 워드라인을 선택하는 제1 로우 디코우더; 및
    상기 제2 하프 셀 블록의 상기 메인 워드라인들 및 상기 기준 워드라인에 접속되어 상기 제2 하프 셀 블록의 상기 메인 워드라인들중 어느 하나 또는 상기 기준 워드라인을 선택하는 제2 로우 디코우더를 더 포함하되,
    상기 제1 로우 디코우더에 접속된 상기 메인 워드라인들중 어느 하나가 선택될 때 상기 제2 로우 디코우더에 접속된 상기 기준 워드라인이 선택되고, 상기 제2 로우 디코우더에 접속된 상기 메인 워드라인들중 어느 하나가 선택될 때 상기 제1 로우 디코우더에 접속된 상기 기준 워드라인이 선택되는 것을 특징으로 하는 반도체 소자.
  33. 제 27 항에 있어서, 상기 감지증폭 스위칭 블록은
    상기 감지증폭 유니트들의 상기 제2 입력단들에 전기적으로 접속되되, 상기 제1 하프 셀 블록 내에 저장된 데이터들을 읽을 때 상기 제2 입력단들을 서로 전기적으로 접속시키는 복수개의 제1 감지증폭 스위칭 소자들; 및
    상기 감지증폭 유니트들의 상기 제1 입력단들에 전기적으로 접속되되, 상기 제2 하프 셀 블록 내에 저장된 데이터들을 읽을 때 상기 제1 입력단들을 서로 전기적으로 접속시키는 복수개의 제2 감지증폭 스위칭 소자들을 포함하는 것을 특징으로 하는 반도체 소자.
  34. 제 33 항에 있어서,
    상기 제1 감지증폭 스위칭 소자들은 제1 전송 모스 트랜지스터들(transfer MOS transistors)이고, 상기 제2 감지증폭 스위칭 소자들은 제2 전송 모스 트랜지스터들인 것을 특징으로 하는 반도체 소자.
  35. 제 34 항에 있어서,
    상기 제1 전송 모스 트랜지스터들의 각각은 상기 제2 입력단들중 한 쌍의 제2 입력단들에 각각 접속된 소오스 및 드레인을 구비하고, 상기 제2 전송 모스 트랜지스터들의 각각은 상기 제1 입력단들중 한 쌍의 제1 입력단들에 각각 접속된 소오스 및 드레인을 구비하는 것을 특징으로 하는 반도체 소자.
  36. 프로세서, 상기 프로세서와 데이터 통신을 수행하는 입/출력 장치(input/output device), 및 상기 프로세서와 데이터 통신을 수행하는 메모리 소자를 구비하는 시스템에 있어서, 상기 메모리 소자는
    그들의 각각이 제1 입력단 및 제2 입력단을 갖는 복수개의 감지증폭 유니트들;
    상기 제2 입력단들을 서로 전기적으로 연결시키는 단일 노드;
    상기 단일 노드에 접속된 복수개의 기준 비트라인들;
    상기 기준 비트라인들을 가로지르는 적어도 하나의 기준 워드라인;
    상기 기준 워드라인 및 상기 기준 비트라인들의 교차점들(intersections)에 제공되되, 그들의 각각은 상기 기준 비트라인들중 어느 하나 및 상기 기준 워드라인에 전기적으로 접속되고, 논리 "0"에 해당하는 데이터를 갖는 제1 그룹의 기준 셀들 및/또는 논리 "1"에 해당하는 데이터를 갖는 제2 그룹의 기준 셀들을 구비하는 기준 셀들; 및
    상기 제1 입력단들에 접속된 메인 셀 블록을 포함하되, 상기 메인 셀 블록은
    상기 제1 입력단들에 각각 전기적으로 접속된 복수개의 메인 비트라인들;
    상기 메인 비트라인들을 가로지르는 복수개의 메인 워드라인들; 및
    상기 메인 비트라인들 및 상기 메인 워드라인들의 교차점들에 배치된 메인 셀들을 구비하되, 상기 메인 셀들의 각각은 상기 메인 비트라인들중 어느 하나 및 상기 메인 워드라인들중 어느 하나에 전기적으로 접속된 시스템.
  37. 제 36 항에 있어서,
    상기 기준 셀들은 저항성 메모리 셀들(resistive memory cells)인 것을 특징으로 하는 시스템.
  38. 제 37 항에 있어서,
    상기 저항성 메모리 셀들은 자기램 셀들(MRAM cells), 상변이 메모리 셀들(phase change memory cells) 또는 저항램 셀들(resistance RAM cells)인 것을 특징으로 하는 시스템.
  39. 제 36 항에 있어서,
    상기 적어도 하나의 기준 워드라인은 단일 기준 워드라인(a single reference word line)인 것을 특징으로 하는 시스템.
  40. 제 39 항에 있어서,
    상기 기준 셀들은 상기 제1 그룹의 기준 셀들 및 상기 제2 그룹의 기준 셀들을 포함하고, 상기 제1 그룹의 기준 셀들의 개수는 상기 제2 그룹의 기준 셀들의 개수와 동일한 것을 특징으로 하는 시스템.
  41. 제 39 항에 있어서,
    상기 기준 셀들은 상기 제2 그룹의 기준 셀들만을 포함하는 것을 특징으로 하는 시스템.
  42. 제 36 항에 있어서,
    상기 적어도 하나의 기준 워드라인은 복수개의 기준 워드라인인 것을 특징으로 하는 시스템.
  43. 제 42 항에 있어서,
    상기 기준 셀들은 상기 제1 그룹의 기준 셀들만을 포함하는 것을 특징으로 하는 시스템.
  44. 삭제
  45. 제 36 항에 있어서,
    상기 메인 셀들은 상기 기준 셀들과 동일한 형태의 메모리 셀들(the same type memory cells)인 것을 특징으로 하는 시스템.
  46. 프로세서, 상기 프로세서와 데이터 통신을 수행하는 입/출력 장치(input/output device), 및 상기 프로세서와 데이터 통신을 수행하는 메모리 소자를 구비하는 시스템에 있어서, 상기 메모리 소자는
    그들의 각각이 제1 입력단 및 제2 입력단을 갖는 복수개의 감지증폭 유니트들;
    상기 제1 입력단들에 병렬 접속된 복수개의 셀 블록들을 갖는 제1 하프 셀 블록;
    상기 제2 입력단들에 병렬 접속된 복수개의 셀 블록들을 갖는 제2 하프 셀 블록; 및
    상기 제1 및 제2 입력단들에 접속되어 읽기 모드 동안 상기 제1 입력단들 또는 상기 제2 입력단들을 서로 전기적으로 접속시키는 감지증폭 스위칭 블록(sense amplification switching block)을 포함하되, 상기 감지증폭 스위칭 블록은 상기 제2 하프 셀 블록 내에 저장된 데이터들을 읽을 때 상기 제1 입력단들을 서로 전기적으로 접속시키고 상기 제1 하프 셀 블록 내에 저장된 데이터들을 읽을 때 상기 제2 입력단들을 서로 전기적으로 접속시키는 시스템.
  47. 제 46 항에 있어서,
    상기 제1 하프 셀 블록의 상기 셀 블록들의 각각은
    복수개의 비트라인들;
    상기 복수개의 비트라인들을 각각 상기 제1 입력단들에 전기적으로 접속시키거나 상기 복수개의 비트라인들을 상기 제1 입력단들로부터 전기적으로 차단시키는(disconnect) 비트라인 스위칭 블록;
    상기 비트라인 스위칭 블록의 입력단에 접속된 블록 선택라인;
    상기 비트라인들을 가로지르는 복수개의 메인 워드라인들;
    상기 비트라인들을 가로지르는 기준 워드라인;
    상기 메인 워드라인들 및 상기 비트라인들의 교차점들(intersections)에 제 공된 복수개의 메인 셀들; 및
    상기 기준 워드라인 및 상기 비트라인들의 교차점들에 제공된 복수개의 기준 셀들을 포함하고,
    상기 제2 하프 셀 블록의 상기 셀 블록들의 각각은
    복수개의 비트라인들;
    상기 복수개의 비트라인들을 각각 상기 제2 입력단들에 전기적으로 접속시키거나 상기 복수개의 비트라인들을 상기 제2 입력단들로부터 전기적으로 차단시키는(disconnect) 비트라인 스위칭 블록;
    상기 비트라인 스위칭 블록의 입력단에 접속된 블록 선택라인;
    상기 비트라인들을 가로지르는 복수개의 메인 워드라인들;
    상기 비트라인들을 가로지르는 기준 워드라인;
    상기 메인 워드라인들 및 상기 비트라인들의 교차점들(intersections)에 제공된 복수개의 메인 셀들; 및
    상기 기준 워드라인 및 상기 비트라인들의 교차점들에 제공된 복수개의 기준 셀들을 포함하되,
    상기 제1 하프 셀 블록의 상기 메인 워드라인들 및 상기 기준 워드라인은 연장하여 상기 제1 하프 셀 블록의 상기 비트라인들의 모두를 가로지르고, 상기 제2 하프 셀 블록의 상기 메인 워드라인들 및 상기 기준 워드라인은 연장하여 상기 제2 하프 셀 블록의 상기 비트라인들의 모두를 가로지르는 것을 특징으로 하는 시스템.
  48. 제 47 항에 있어서,
    상기 메인 셀들 및 상기 기준 셀들의 각각은 저항성 메모리 셀(resistive memory cell)이되, 상기 저항성 메모리 셀은 자기램 셀(MRAM cell), 상변이 메모리 셀(phase change memory cell) 또는 저항램 셀(resistance RAM cell)인 것을 특징으로 하는 시스템.
  49. 제 48 항에 있어서,
    상기 저항성 메모리 셀이 상기 자기램 셀인 경우에, 상기 셀 블록들의 각각의 상기 기준 셀들은 논리 "0"에 해당하는 데이터를 갖는 제1 그룹의 기준 셀들 및 논리 "1"에 해당하는 데이터를 갖는 제2 그룹의 기준 셀들을 포함하되, 상기 제1 그룹의 기준 셀들의 개수는 상기 제2 그룹의 기준 셀들의 개수와 동일한 것을 특징으로 하는 시스템.
  50. 프로세서, 상기 프로세서와 데이터 통신을 수행하는 입/출력 장치(input/output device), 및 상기 프로세서와 데이터 통신을 수행하는 메모리 소자를 구비하는 시스템에 있어서, 상기 메모리 소자는
    그들의 각각이 제1 입력단 및 제2 입력단을 갖는 복수개의 감지증폭 유니트들;
    상기 제1 입력단들에 각각 전기적으로 접속된 복수개의 셀 블록들을 갖는 제1 하프 셀 블록;
    상기 제2 입력단들에 각각 전기적으로 접속된 복수개의 셀 블록들을 갖는 제2 하프 셀 블록; 및
    상기 제1 및 제2 입력단들에 접속되어 읽기 모드 동안 상기 제1 입력단들 또는 상기 제2 입력단들을 서로 전기적으로 접속시키는 감지증폭 스위칭 블록(sense amplification switching block)을 포함하되, 상기 감지증폭 스위칭 블록은 상기 제2 하프 셀 블록 내에 저장된 데이터들을 읽을 때 상기 제1 입력단들을 서로 전기적으로 접속시키고 상기 제1 하프 셀 블록 내에 저장된 데이터들을 읽을 때 상기 제2 입력단들을 서로 전기적으로 접속시키는 시스템.
  51. 제 50 항에 있어서,
    상기 제1 하프 셀 블록의 상기 셀 블록들의 각각은
    상기 제1 입력단들중 어느 하나에 전기적으로 접속된 복수개의 비트라인들;
    상기 비트라인들을 가로지르는 복수개의 메인 워드라인들;
    상기 비트라인들을 가로지르는 기준 워드라인;
    상기 메인 워드라인들 및 상기 비트라인들의 교차점들(intersections)에 제공된 복수개의 메인 셀들; 및
    상기 기준 워드라인 및 상기 비트라인들의 교차점들에 제공된 복수개의 기준 셀들을 포함하고,
    상기 제2 하프 셀 블록의 상기 셀 블록들의 각각은
    상기 제2 입력단들중 어느 하나에 전기적으로 접속된 복수개의 비트라인들;
    상기 비트라인들을 가로지르는 복수개의 메인 워드라인들;
    상기 비트라인들을 가로지르는 기준 워드라인;
    상기 메인 워드라인들 및 상기 비트라인들의 교차점들(intersections)에 제공된 복수개의 메인 셀들; 및
    상기 기준 워드라인 및 상기 비트라인들의 교차점들에 제공된 복수개의 기준 셀들을 포함하되,
    상기 제1 하프 셀 블록의 상기 메인 워드라인들 및 상기 기준 워드라인은 연장하여 상기 제1 하프 셀 블록의 상기 비트라인들의 모두를 가로지르고, 상기 제2 하프 셀 블록의 상기 메인 워드라인들 및 상기 기준 워드라인은 연장하여 상기 제2 하프 셀 블록의 상기 비트라인들의 모두를 가로지르는 것을 특징으로 하는 시스템.
  52. 제 51 항에 있어서,
    상기 메인 셀들 및 상기 기준 셀들의 각각은 저항성 메모리 셀(resistive memory cell)이되, 상기 저항성 메모리 셀은 자기램 셀(MRAM cell), 상변이 메모리 셀(phase change memory cell) 또는 저항램 셀(resistance RAM cell)인 것을 특징으로 하는 시스템.
  53. 제 52 항에 있어서,
    상기 저항성 메모리 셀이 상기 자기램 셀인 경우에, 상기 셀 블록들의 각각의 상기 기준 셀들은 논리 "0"에 해당하는 데이터를 갖는 제1 그룹의 기준 셀들 및 논리 "1"에 해당하는 데이터를 갖는 제2 그룹의 기준 셀들을 포함하되, 상기 제1 그룹의 기준 셀들의 개수는 상기 제2 그룹의 기준 셀들의 개수와 동일한 것을 특징으로 하는 시스템.
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