KR100496858B1 - 비트라인 클램핑 전압에 상관없이 기준 셀로 일정 전류가흐르는 마그네틱 랜덤 억세스 메모리 - Google Patents

비트라인 클램핑 전압에 상관없이 기준 셀로 일정 전류가흐르는 마그네틱 랜덤 억세스 메모리 Download PDF

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Abstract

비트라인 클램핑 전압에 상관없이 기준 셀로 (I(H)+I(L))/2의 전류가 흐르는 마그네틱 랜덤 억세스 메모리(MRAM)가 개시된다. 본 발명의 MRAM은 메모리 셀 어레이 블락, 기준 메모리 어레이 블락, 기준 전류 제공부, 그리고 센스앰프를 포함한다. 메모리 어레이 블락은 워드라인, 비트라인, 그리고 디지트 라인의 교차점에 행들 및 열들로 배열된 마그네틱 메모리 셀들로 구성된다. 기준 메모리 셀 어레이 블락은 워드라인, 제1 기준 비트라인 그리고 디지트 라인의 교차점에 연결되는 마그네틱 메모리 셀들에 로직 하이 상태를 저장하고, 워드라인, 제2 기준 비트라인 그리고 디지트 라인에 연결되는 마그네틱 메모리 셀들에 로직 로우 상태를 저장한다. 기준 전류 제공부는 비트라인 클램프 전압에 응답하여 제1 및 제2 기준 비트라인 전류합의 반에 해당하는 기준 전류를 센스 앰프로 제공한다. 센스앰프는 메모리 셀 어레이 블락 내 선택된 마그네틱 메모리 셀 데이터에 따라 비트라인으로 흐르는 전류와 기준 비트라인의 기준 전류를 비교하여 선택된 마그네틱 메모리 셀 데이터 값을 센싱한다. 따라서. 본 발명의 MRAM에 의하면, 비트라인 클램핑 전압 레벨에 상관없이 (I(H)+I(L))/2의 전류가 일정하게 기준 비트라인으로 흐르기 때문에 선택된 메모리 셀 값에 따른 비트라인의 iT-i(H) 또는 iT-i(L) 전류를 센싱하는 데 안정적이다.

Description

비트라인 클램핑 전압에 상관없이 기준 셀로 일정 전류가 흐르는 마그네틱 랜덤 억세스 메모리{Magnetic random access memory for flowing constant(I(H)+I(L))/2) current to reference cell without regard of bitline clamp voltage}
본 발명은 마그네틱 랜덤 억세스 메모리(magnetic random access memory)에 관한 것으로, 특히 비트라인 클램핑 전압에 상관없이 기준 셀로 (I(H)+I(L))/2의 전류가 흐르는 마그네틱 랜덤 억세스 메모리에 관한 것이다.
마그네틱 랜덤 억세스 메모리(magnetic random access memory: 이하 "MRAM"이라 칭한다)는 일종의 불휘발성 메모리 장치로서, 복수개의 마그네틱 메모리 셀을 포함한다. MRAM은 자성층과 비자성층이 교대로 적층된 멀티층 필름 사이에 나타나는 자기저항(magnetoresistive) 현상을 이용한다. 마그네틱 메모리 셀의 자기저항은 자성층 내 자화 방향이 같거나 반대에 따라 각각 최소값과 최대값을 가진다. 자화 방향이 같으면 "병렬(parallel)" 상태라고 부르고 로직적으로 "L"인 상태를 나타낸다. 자화 방향이 반대이면 "비병렬(Anti-parallel)" 상태라고 부르고 로직적으로 "H"인 상태라고 부른다.
MRAM은 마그네틱 메모리 셀에 저장된 로직 상태를 읽기 위해, 센스 전류와 기준 전류를 타겟 셀과 기준 셀에다가 각각 인가한다. 타겟 셀과 기준 셀의 자기저항 값에 따라 셀들 양단에 전압 강하가 발생한다. 이 전압들을 서로 비교하여 타겟 셀의 상태를 판단하게 된다. 타겟 셀을 기준 셀과 정확히 비교하기 위하여 자기저항의 변화가 없는 마그네틱 메모리 셀이 요구된다. 그리고 기준 셀로는 (I(H)+I(L))/2의 전류가 흐르도록 설정되는 것이 일반적이다.
도 1은 MRAM에 관한 논문(VLSI 심포지움, 2002)의 도 7을 나타내는 도면으로, 중간점 기준 발생부(Mid-point Reference Generator)를 내재한 32Kb MRAM 메모리 블락을 나타낸다. 중간점 기준 발생부는 4개의 자기저항들이 직렬-병렬 연결되어 있다. 직렬 연결된 자기저항은 다른 직렬 연결된 자기저항과 병렬로 연결되어 결과적으로 ½(Rmax+Rmin) 저항이 된다. 그런데, 중간점 기준 발생부의 자기저항 값은 비트라인 클램핑 전압(Vref)의 레벨에 따라 다소 달라질 수 있는 데, 도 2의 그래프를 참조하여 설명한다. 도 2를 참조하면, 비트라인 클램핑 전압(Vref)이 설정된 값일 때의 최대 저항(Rmax) 값과 최소 저항(Rmin) 값의 차이는 기준 전압(Vref)이 설정된 값보다 작을 때의 최대 저항(Rmax) 값과 최소 저항(Rmin) 값의 차이 보다 작다. 즉, 비트라인 클램핑 전압(Vref) 레벨이 높으면 ½(Rmax+Rmin) 저항 값은 작아지고, 비트라인 클램핑 전압(Vref)이 낮으면 ½(Rmax+Rmin) 저항 값은 커진다. 이에 따라 중간점 기준 발생부는 ½(Rmax+Rmin) 저항 값을 맞추기 위해 기준 전압(Vref)을 조절해야 하는 데, 이는 실험적 결과를 통해서만 알 수 있고 기준 셀의 비트라인 클램핑(clamping) 전압을 다시 구성해야 하는 번거로움이 따른다.
따라서, 비트라인 클램핑 전압에 상관없이 기준 셀로 (I(H)+I(L))/2의 전류가 흐르는 MRAM이 요구된다.
본 발명의 목적은 비트라인 클램핑 전압에 상관없이 기준 셀로 (I(H)+I(L))/2의 전류가 흐르는 MRAM을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 MRAM은 메모리 셀 어레이 블락, 기준 메모리 어레이 블락, 기준 전류 제공부, 그리고 센스앰프를 포함한다. 메모리 어레이 블락은 워드라인, 비트라인, 그리고 디지트 라인의 교차점에 행들 및 열들로 배열된 마그네틱 메모리 셀들로 구성되고, 기준 메모리 어레이 블락은 워드라인, 제1 및 제2 기준 비트라인, 그리고 디지트 라인의 교차점에 행들 및 열들로 배열된 마그네틱 메모리 셀들로 구성된다. 기준 메모리 셀 어레이 블락은 제1 기준 비트라인에 연결되는 마그네틱 메모리 셀들에 로직 하이 상태를 저장하고, 제2 기준 비트라인에 연결되는 마그네틱 메모리 셀들에 로직 로우 상태를 저장한다. 기준 전류 제공부는 비트라인 클램프 전압에 응답하여 기준 비트라인으로 기준 전류를 공급한다. 센스앰프는 메모리 셀 어레이 블락 내 선택된 마그네틱 메모리 셀 데이터에 따라 비트라인으로 흐르는 전류와 기준 비트라인의 기준 전류를 비교하여 선택된 마그네틱 메모리 셀 데이터 값을 센싱한다.
구체적으로, 기준 전류 제공부는 제1 기준 비트라인과 연결되고 비트라인 클램프 전압에 응답하여 제1 기준 비트라인 전류를 흘리는 제1 전류 미러와, 제2 기준 비트라인과 연결되고 비트라인 클램프 전압에 응답하여 제2 기준 비트라인 전류를 흘리는 제2 전류 미러와, 제1 및 제2 기준 비트라인 전류합의 반에 해당하는 전류를 센스 앰프로 제공하는 제3 전류 미러를 포함한다. 그리고 메모리 장치는 선택된 마그네틱 메모리 셀의 워드라인 인에이블시 비트라인 전류가 전달되는 데이터 라인과 기준 비트라인 전류가 전달되는 기준 데이터 라인을 비트라인 클램프 전압으로 잡아주는 비트라인 클램프 회로를 더 포함한다.
따라서. 본 발명의 MRAM에 의하면 비트라인 클램핑 전압 레벨에 상관없이 기준 데이터 라인으로 (I(H)+I(L))/2의 전류를 흘려 선택된 메모리 셀 값에 따른 데이터 라인의 iT-i(H) 또는 iT-i(L) 전류를 센싱하는 데 안정적이다.
도 3은 본 발명의 일실시예에 따른 MRAM을 나타내는 도면이다. MRAM(300)은 메모리 어레이 블락(310), 기준 메모리 어레이 블락(320), 워드라인 선택부(330), 디지트 라인 선택부(340), 비트라인/기준 비트라인 선택부(350), 기준 전류 제공부(360), 비트라인 클램핑 회로(370) 그리고 센스앰프(380)를 포함한다. 메모리 어레이 블락(310)은 워드라인(WL0, WL1, WL2, WL3: 전체적으로 "WL"이라고 칭함), 비트라인(BL0, BL1, BL2, BL3: 전체적으로 "BL"이라고 칭함), 그리고 디지트 라인(DL0, DL1, DL2, DL3: 전체적으로 "DL"이라고 칭함)의 교차점에 행들 및 열들로 마그네틱 메모리 셀이 배열되어 있다. 기준 메모리 어레이 블락(320)은 워드라인(WL)과 기준 비트라인(RBL), 그리고 디지트 라인(DL)의 교차점에 행들 및 열들로 마그네틱 메모리 셀이 배열된다. 제1 기준 비트라인(RBL0)에 연결되는 마그네틱 메모리 셀들은 로직 "H" 상태를 저장하고, 제2 기준 비트라인(RBL1)에 연결되는 마그네틱 메모리 셀들은 로직 "L" 상태를 저장한다.
워드라인 선택부(330)는 워드라인들(WL) 중의 하나를 선택하고, 비트라인 선택부(350)는 비트라인들(BL) 중의 하나를 선택한다. 디지트 라인 선택부(340)는 디지트 라인들(DL) 중의 하나를 선택하고 디지트 전류(ID)의 방향을 결정한다.
기준 전류 제공부(360)는 도 4에 구체적으로 도시되며 기준 메모리 어레이 블락(320)의 제1 및 제2 기준 비트라인(RBL0, RBL1)과 연결되는 제1 내지 제3 전류 미러(363, 366, 369)로 구성된다. 제1 전류 미러(363)는 제1 기준 비트라인(RBL0)과 연결되고 소정의 비트라인 클램프 전압(VREF)에 응답하여 제1 트랜지스터(361)로 i(H) 전류가 흐르고 이에 따라 제2 트랜지스터(362)로 i(H) 전류가 흐른다. 제1 트랜지스터(361)와 제2 트랜지스터(362)의 채널 너비(width)와 길이(length)는 동일하다. 제2 전류 미러(366)는 제2 기준 비트라인(RBL1)에 연결되고 소정의 비트라인 클램프 전압(VREf)에 응답하여 제3 트랜지스터(364)로 i(L) 전류가 흐르고 이에 따라 제4 트랜지스터(365)로 i(L) 전류가 흐른다. 제3 트랜지스터(364)와 제4 트랜지스터(365)의 채널 너비와 길이는 동일하다. 제3 전류 미러(369)는 제2 트랜지스터(362)와 제4 트랜지스터(365)에서 공급되는 i(H)와 i(L)을 합한 전류(i(H)+i(L))가 제5 트랜지스터(367)로 흐른다. 제6 트랜지스터(368)는 제5 트랜지스터(367) 보다 채널 너비가 반(½)이 되도록 설정된다. 이에 따라 제6 트랜지스터(368)로 흐르는 전류는 (i(H)+i(L))/2가 된다.
기준 전류 제공부(360)에서 흐르는 (i(H)+i(L))/2 전류는 기준 비트라인(RBL)을 통해 기준 데이터 라인으로 흐른다. 그리고 기준 데이터 라인으로는 비트라인 클램프 회로(370)에서 공급되는 비트라인 클램프 전류(iT)가 더 추가된다. 그리하여 기준 데이터 라인으로는 iT-(i(H)+i(L))/2 전류가 흐르고 센스앰프와 연결된다. 한편, 메모리 어레이 블락(310)에서 선택된 마그네틱 메모리 셀은 비트라인을 통해 데이터 라인으로 연결된다. 이 때 비트라인으로 흐르는 전류는 선택된 메모리 셀의 로직 상태에 따라 i(H) 또는 i(L) 전류가 흐른다. 그리고 데이터 라인으로는 비트라인 클램프 회로(370)에서 공급되는 비트라인 클램프 전류(iT)가 더 추가되어 iT-i(H) 또는 iT-i(L) 전류가 흐른다.
센스앰프(380)는 데이터 라인과 기준 데이터 라인으로 흐르는 전류를 감지 증폭하여 선택된 마그네틱 메모리 셀의 로직 상태를 판단한다. 이 때 기준 데이터 라인으로 흐르는 전류는 iT-(i(H)+i(L))/2 으로, 비트라인 클램프 전압(VREF)은 제1 및 제2 전류 미러(363, 366) 내 제1 내지 제4 트랜지스터들(361, 362, 364, 365)을 턴온시키는 전압 레벨 이상이면 된다. 이는 비트라인 클램프 전압(VREF)이 트랜지스터의 턴온 전압 레벨 이상으로 변하더라도 자기저항의 변화 값에 상관없이 기준 비트라인와 기준 데이터 라인으로 흐르는 전류는 각각 (i(H)+i(L))/2와 iT-(i(H)+i(L))/2로 항상 일정하다는 것을 의미한다.
도 5는 비트라인 클램프 회로(370)의 구체적인 회로도를 나타내는 도면이다. 이를 참조하면, 비트라인 클램프 회로(370)는 데이터 라인 및 기준 데이터 라인과 센스앰프(380) 사이에 연결되는 데. 차동 증폭부(372, 374)와, 드라이빙부(376), 그리고 전류 공급부(378)로 구성된다. 차동 증폭부(372)는 데이터 라인 전압을 피이드백(feedback) 받아 비트라인 클램프 전압(VREF)과 같아지도록 드라이빙부(376)를 제어한다. 그리하여, 워드라인 인에이블될 때 접지 라인으로 프리차아지 되어있던 데이터 라인과 기준 데이터 라인을 비트라인 클램프 전압(VREF) 레벨까지 끌어올리고 선택된 메모리 셀의 데이터 값에 따라 데이터 라인으로 i(H) 또는 i(L) 전류가 흐르게 된다.
따라서, 본 발명은 비트라인 클램프 전압(VREF) 레벨을 따로 조절할 필요없이 기준 데이터 라인으로 일정하게 iT-(i(H)+i(L))/2의 전류가 흐르게 된다. 그리하여 기준 데이터 라인의 iT-(i(H)+i(L))/2 전류와 비교하여 데이터 라인의 iT-i(H) 또는 iT-i(L) 전류를 센싱하는 센스앰프의 동작상 안정하다.
이상에서, 본 발명은 실시예들을 들어 기술하였지만 이는 예시적인 것에 불과하며 본 발명의 기술적 사상 및 범위를 제한하거나 한정하는 것은 아니다. 그러므로, 본 발명의 기술적 사상 및 범위를 벗어나지 않는 한도 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 본 발명의 MRAM에 의하면 비트라인 클램핑 전압 레벨에 상관없이 기준 데이터 라인으로 (I(H)+I(L))/2의 전류를 흘려 선택된 메모리 셀 값에 따른 데이터 라인의 iT-i(H) 또는 iT-i(L) 전류를 센싱하는 데 안정적이다.
도 1은 종래의 MRAM에 관한 도면이다.
도 2는 도 1의 비트라인 클램프 전압에 따른 저항 값 변화를 나타내는 도면이다.
도 3은 본 발명의 일실시예에 따른 MRAM을 나타내는 도면이다.
도 4는 도 3의 기준 전류 제공부를 나타내는 도면이다.
도 5는 도 3의 비트라인 클램프 회로를 나타내는 도면이다.

Claims (4)

  1. 워드라인, 비트라인, 그리고 디지트 라인의 교차점에 행들 및 열들로 배열된 마그네틱 메모리 셀들을 갖는 메모리 어레이 블락;
    상기 워드라인, 제1 및 제2 기준 비트라인, 그리고 상기 디지트 라인의 교차점에 행들 및 열들로 배열된 마그네틱 메모리 셀을 갖는 기준 메모리 어레이 블락;
    상기 선택된 마그네틱 메모리 셀의 워드라인 인에이블시, 상기 비트라인에 흐르는 전류가 전달되는 데이터 라인과, 기준 비트라인 전류가 전달되는 기준 데이터 라인을 상기 비트라인 클램프 전압으로 잡아주는 비트라인 클램프 회로;
    상기 비트라인 클램프 전압에 응답하여, 상기 기준 비트라인 전류를 상기 기준 데이터 라인으로 공급하는 기준 전류 제공부; 및
    상기 메모리 셀 어레이 블락 내 선택된 상기 마그네틱 메모리 셀 데이터에 따라, 상기 비트라인으로 흐르는 전류와 상기 기준 비트 라인 전류를 비교하여, 상기 선택된 마그네틱 메모리 셀 데이터 값을 센싱하는 센스 앰프를 구비하되,
    상기 기준 전류 제공부는 상기 비트라인 클램프 전압 레벨에 상관없이 일정 레벨의 상기 기준 비트라인 전류를 상기 기준 데이터 라인에게 공급하는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서, 상기 기준 전류 제공부는
    상기 비트라인 클램프 전압에 응답하여, 상기 제1 기준 비트라인으로 제1 기준 비트라인 전류를 공급하는 제1 전류 미러;
    상기 비트라인 클램프 전압에 응답하여, 상기 제2 기준 비트라인으로 제2 기준 비트라인 전류를 공급하는 제2 전류 미러; 및
    상기 제 1 및 제 2 기준 비트라인 전류들을 받아들여, 상기 제1 및 제2 기준 비트라인 전류들의 합의 반에 해당하는 전류를 상기 기준 비트라인 전류로서 공급하는 제3 전류 미러를 구비하는 것을 특징으로 하는 메모리 장치.
  3. 제2항에 있어서, 상기 기준 메모리 셀 어레이 블락은
    상기 제1 기준 비트라인 전류가 공급되는 상기 제1 기준 비트라인과 연결된 상기 마그네틱 메모리 셀들에 로직 하이 상태를 저장하고,
    상기 제2 기준 비트라인 전류가 공급되는 상기 제2 기준 비트라인과 연결된 상기 마그네틱 메모리 셀들에 로직 로우 상태를 저장하는 것을 특징으로 하는 메모리 장치.
  4. 삭제
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