JP2003173700A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2003173700A JP2003173700A JP2001369041A JP2001369041A JP2003173700A JP 2003173700 A JP2003173700 A JP 2003173700A JP 2001369041 A JP2001369041 A JP 2001369041A JP 2001369041 A JP2001369041 A JP 2001369041A JP 2003173700 A JP2003173700 A JP 2003173700A
- Authority
- JP
- Japan
- Prior art keywords
- current
- circuit
- voltage
- node
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
- G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/026—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in sense amplifiers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1673—Reading or sensing circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C2029/5006—Current
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/06—Sense amplifier related aspects
- G11C2207/063—Current sense amplifiers
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mram Or Spin Memory Techniques (AREA)
- Hall/Mr Elements (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Measurement Of Current Or Voltage (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 高精度の電流比較あるいは電圧比較に基づい
てデータ読出を実行する半導体記憶装置を提供する。 【解決手段】 データ読出回路５０は、ノードＮｃおよ
びＮｄをそれぞれ流れる電流の差に応じて、読出データ
ＤＡＴを生成する。データ読出動作時には、電流伝達回
路５０ａおよび基準電流発生回路６０によって、選択メ
モリセルの通過電流に応じたアクセス電流Ｉａｃおよび
所定の基準電流Ｉｒが、ノードＮｃおよびＮｄにそれぞ
れ流される。テストモードにおいて、電流切換回路１２
０および１３０は、アクセス電流Ｉａｃおよび基準電流
Ｉｒに代えて、同一のテスト電流ＩｔをノードＮｃおよ
びＮｄへ流す。これにより、データ読出回路５０中の電
流センスアンプ５０ｂのオフセットを評価できる。
てデータ読出を実行する半導体記憶装置を提供する。 【解決手段】 データ読出回路５０は、ノードＮｃおよ
びＮｄをそれぞれ流れる電流の差に応じて、読出データ
ＤＡＴを生成する。データ読出動作時には、電流伝達回
路５０ａおよび基準電流発生回路６０によって、選択メ
モリセルの通過電流に応じたアクセス電流Ｉａｃおよび
所定の基準電流Ｉｒが、ノードＮｃおよびＮｄにそれぞ
れ流される。テストモードにおいて、電流切換回路１２
０および１３０は、アクセス電流Ｉａｃおよび基準電流
Ｉｒに代えて、同一のテスト電流ＩｔをノードＮｃおよ
びＮｄへ流す。これにより、データ読出回路５０中の電
流センスアンプ５０ｂのオフセットを評価できる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、より特定的には、記憶データに応じてアクセス
時の通過電流が変化するメモリセルを有する半導体記憶
装置に関する。
に関し、より特定的には、記憶データに応じてアクセス
時の通過電流が変化するメモリセルを有する半導体記憶
装置に関する。
【０００２】
【従来の技術】データ記憶を実行するための半導体記憶
装置においては、メモリセルでのデータ記憶形式は種々
の形態がとられる。たとえば、アクセス時における各メ
モリセルの通過電流が記憶データに応じて変化するよう
に構成される半導体記憶装置が提供されている。このよ
うな半導体記憶装置では、アクセス時には、アクセス対
象である選択メモリセルの通過電流と予め設定された基
準電流との比較に応じて、選択メモリセルの記憶データ
が読出される。このようなメモリセルを有する半導体記
憶装置の一つとして、低消費電力で不揮発的なデータ記
憶が実行可能なＭＲＡＭ（Magnetic Random Access Mem
ory）デバイスが注目されている。
装置においては、メモリセルでのデータ記憶形式は種々
の形態がとられる。たとえば、アクセス時における各メ
モリセルの通過電流が記憶データに応じて変化するよう
に構成される半導体記憶装置が提供されている。このよ
うな半導体記憶装置では、アクセス時には、アクセス対
象である選択メモリセルの通過電流と予め設定された基
準電流との比較に応じて、選択メモリセルの記憶データ
が読出される。このようなメモリセルを有する半導体記
憶装置の一つとして、低消費電力で不揮発的なデータ記
憶が実行可能なＭＲＡＭ（Magnetic Random Access Mem
ory）デバイスが注目されている。
【０００３】特に、近年では磁気トンネル接合（ＭＴ
Ｊ：Magnetic Tunnel Junction）を利用した薄膜磁性体
をメモリセルとして用いることによって、ＭＲＡＭデバ
イスの性能が飛躍的に進歩することが発表されている。
磁気トンネル接合を有するメモリセルを備えたＭＲＡＭ
デバイスについては、“A 10ns Read and Write Non-Vo
latile Memory Array Using a Magnetic Tunnel Juncti
on and FET Switch in each Cell", ISSCC Digest of T
echnical Papers, TA7.2, Feb. 2000.および“Nonvolat
ile RAM based on Magnetic Tunnel Junction Element
s", ISSCC Digestof Technical Papers, TA7.3, Feb. 2
000.等の技術文献に開示されている。
Ｊ：Magnetic Tunnel Junction）を利用した薄膜磁性体
をメモリセルとして用いることによって、ＭＲＡＭデバ
イスの性能が飛躍的に進歩することが発表されている。
磁気トンネル接合を有するメモリセルを備えたＭＲＡＭ
デバイスについては、“A 10ns Read and Write Non-Vo
latile Memory Array Using a Magnetic Tunnel Juncti
on and FET Switch in each Cell", ISSCC Digest of T
echnical Papers, TA7.2, Feb. 2000.および“Nonvolat
ile RAM based on Magnetic Tunnel Junction Element
s", ISSCC Digestof Technical Papers, TA7.3, Feb. 2
000.等の技術文献に開示されている。
【０００４】図１６は、トンネル接合部を有するメモリ
セル（以下、単に「ＭＴＪメモリセル」とも称する）の
構成を示す概略図である。
セル（以下、単に「ＭＴＪメモリセル」とも称する）の
構成を示す概略図である。
【０００５】図１６を参照して、ＭＴＪメモリセルは、
磁気的に書込まれた記憶データのデータレベルに応じて
電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、ア
クセストランジスタＡＴＲとを含む。アクセストランジ
スタＡＴＲは、ライトビット線ＷＢＬおよびリードビッ
ト線ＲＢＬの間に、トンネル磁気抵抗素子ＴＭＲと直列
に接続される。代表的には、アクセストランジスタＡＴ
Ｒとして、半導体基板上に形成された電界効果型トラン
ジスタが適用される。
磁気的に書込まれた記憶データのデータレベルに応じて
電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、ア
クセストランジスタＡＴＲとを含む。アクセストランジ
スタＡＴＲは、ライトビット線ＷＢＬおよびリードビッ
ト線ＲＢＬの間に、トンネル磁気抵抗素子ＴＭＲと直列
に接続される。代表的には、アクセストランジスタＡＴ
Ｒとして、半導体基板上に形成された電界効果型トラン
ジスタが適用される。
【０００６】ＭＴＪメモリセルに対しては、データ書込
時に異なった方向のデータ書込電流をそれぞれ流すため
のライトビット線ＷＢＬおよびライトディジット線ＷＤ
Ｌと、データ読出を指示するためのワード線ＷＬと、デ
ータ読出電流の供給を受けるリードビット線ＲＢＬとが
設けられる。データ読出時においては、アクセストラン
ジスタＡＴＲのターンオンに応答して、トンネル磁気抵
抗素子ＴＭＲは、接地電圧ＧＮＤに設定されたライトビ
ット線ＷＢＬと、リードビット線ＲＢＬとの間に電気的
に結合される。
時に異なった方向のデータ書込電流をそれぞれ流すため
のライトビット線ＷＢＬおよびライトディジット線ＷＤ
Ｌと、データ読出を指示するためのワード線ＷＬと、デ
ータ読出電流の供給を受けるリードビット線ＲＢＬとが
設けられる。データ読出時においては、アクセストラン
ジスタＡＴＲのターンオンに応答して、トンネル磁気抵
抗素子ＴＭＲは、接地電圧ＧＮＤに設定されたライトビ
ット線ＷＢＬと、リードビット線ＲＢＬとの間に電気的
に結合される。
【０００７】図１７は、ＭＴＪメモリセルに対するデー
タ書込動作を説明する概念図である。
タ書込動作を説明する概念図である。
【０００８】図１７を参照して、トンネル磁気抵抗素子
ＴＭＲは、固定された一定の磁化方向を有する強磁性体
層（以下、単に「固定磁化層」とも称する）ＦＬと、外
部かの印加磁界に応じた方向に磁化される強磁性体層
（以下、単に「自由磁化層」とも称する）ＶＬとを有す
る。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶
縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢ
が設けられる。自由磁化層ＶＬは、書込まれる記憶デー
タのレベルに応じて、固定磁化層ＦＬと同一方向または
固定磁化層ＦＬと反対方向に磁化される。これらの固定
磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬ
によって、磁気トンネル接合が形成される。
ＴＭＲは、固定された一定の磁化方向を有する強磁性体
層（以下、単に「固定磁化層」とも称する）ＦＬと、外
部かの印加磁界に応じた方向に磁化される強磁性体層
（以下、単に「自由磁化層」とも称する）ＶＬとを有す
る。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶
縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢ
が設けられる。自由磁化層ＶＬは、書込まれる記憶デー
タのレベルに応じて、固定磁化層ＦＬと同一方向または
固定磁化層ＦＬと反対方向に磁化される。これらの固定
磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬ
によって、磁気トンネル接合が形成される。
【０００９】トンネル磁気抵抗素子ＴＭＲの電気抵抗
は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの
磁化方向の相対関係に応じて変化する。具体的には、ト
ンネル磁気抵抗素子ＴＭＲの電気抵抗値は、固定磁化層
ＦＬの磁化方向と自由磁化層ＶＬの磁化方向とが平行で
ある場合に最小値Ｒｍｉｎとなり、両者の磁化方向が反
対（反平行）方向である場合に最大値Ｒｍａｘとなる。
は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの
磁化方向の相対関係に応じて変化する。具体的には、ト
ンネル磁気抵抗素子ＴＭＲの電気抵抗値は、固定磁化層
ＦＬの磁化方向と自由磁化層ＶＬの磁化方向とが平行で
ある場合に最小値Ｒｍｉｎとなり、両者の磁化方向が反
対（反平行）方向である場合に最大値Ｒｍａｘとなる。
【００１０】データ書込時においては、ワード線ＷＬが
非活性化されて、アクセストランジスタＡＴＲはターン
オフされる。この状態で、自由磁化層ＶＬを磁化するた
めのデータ書込電流は、ビット線ＢＬおよびライトディ
ジット線ＷＤＬのそれぞれにおいて、書込データのレベ
ルに応じた方向に流される。
非活性化されて、アクセストランジスタＡＴＲはターン
オフされる。この状態で、自由磁化層ＶＬを磁化するた
めのデータ書込電流は、ビット線ＢＬおよびライトディ
ジット線ＷＤＬのそれぞれにおいて、書込データのレベ
ルに応じた方向に流される。
【００１１】図１８は、データ書込時におけるデータ書
込電流とトンネル磁気抵抗素子の磁化方向との関係を説
明する概念図である。
込電流とトンネル磁気抵抗素子の磁化方向との関係を説
明する概念図である。
【００１２】図１８を参照して、横軸は、トンネル磁気
抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸
（ＥＡ：Easy Axis）方向に印加される磁界を示す。一
方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困
難軸（ＨＡ：Hard Axis）方向に作用する磁界を示す。
磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線ＢＬおよ
びライトディジット線ＷＤＬをそれぞれ流れる電流によ
って生じる２つの磁界の一方ずつにそれぞれ対応する。
抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸
（ＥＡ：Easy Axis）方向に印加される磁界を示す。一
方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困
難軸（ＨＡ：Hard Axis）方向に作用する磁界を示す。
磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線ＢＬおよ
びライトディジット線ＷＤＬをそれぞれ流れる電流によ
って生じる２つの磁界の一方ずつにそれぞれ対応する。
【００１３】ＭＴＪメモリセルにおいては、固定磁化層
ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容
易軸に沿っており、自由磁化層ＶＬは、記憶データのレ
ベル（“１”および“０”）に応じて、磁化容易軸方向
に沿って、固定磁化層ＦＬと平行あるいは反平行（反
対）方向に磁化される。ＭＴＪメモリセルは、自由磁化
層ＶＬの２通りの磁化方向と対応させて、１ビットのデ
ータ（“１”および“０”）を記憶することができる。
ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容
易軸に沿っており、自由磁化層ＶＬは、記憶データのレ
ベル（“１”および“０”）に応じて、磁化容易軸方向
に沿って、固定磁化層ＦＬと平行あるいは反平行（反
対）方向に磁化される。ＭＴＪメモリセルは、自由磁化
層ＶＬの２通りの磁化方向と対応させて、１ビットのデ
ータ（“１”および“０”）を記憶することができる。
【００１４】自由磁化層ＶＬの磁化方向は、印加される
磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図中に示され
るアステロイド特性線の外側の領域に達する場合におい
てのみ新たに書換えることができる。すなわち、印加さ
れたデータ書込磁界がアステロイド特性線の内側の領域
に相当する強度である場合には、自由磁化層ＶＬの磁化
方向は変化しない。
磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図中に示され
るアステロイド特性線の外側の領域に達する場合におい
てのみ新たに書換えることができる。すなわち、印加さ
れたデータ書込磁界がアステロイド特性線の内側の領域
に相当する強度である場合には、自由磁化層ＶＬの磁化
方向は変化しない。
【００１５】アステロイド特性線に示されるように、自
由磁化層ＶＬに対して磁化困難軸方向の磁界を印加する
ことによって、磁化容易軸に沿った磁化方向を変化させ
るのに必要な磁化しきい値を下げることができる。
由磁化層ＶＬに対して磁化困難軸方向の磁界を印加する
ことによって、磁化容易軸に沿った磁化方向を変化させ
るのに必要な磁化しきい値を下げることができる。
【００１６】図１８に示した例のようにデータ書込時の
動作点を設計した場合には、データ書込対象であるＭＴ
Ｊメモリセルにおいて、磁化容易軸方向のデータ書込磁
界は、その強度がＨWRとなるように設計される。すなわ
ち、このデータ書込磁界ＨWRが得られるように、ビット
線ＢＬまたはライトディジット線ＷＤＬを流されるデー
タ書込電流の値が設計される。一般的に、データ書込磁
界ＨWRは、磁化方向の切換えに必要なスイッチング磁界
ＨSWと、マージン分ΔＨとの和で示される。すなわち、
ＨWR＝ＨSW＋ΔＨで示される。
動作点を設計した場合には、データ書込対象であるＭＴ
Ｊメモリセルにおいて、磁化容易軸方向のデータ書込磁
界は、その強度がＨWRとなるように設計される。すなわ
ち、このデータ書込磁界ＨWRが得られるように、ビット
線ＢＬまたはライトディジット線ＷＤＬを流されるデー
タ書込電流の値が設計される。一般的に、データ書込磁
界ＨWRは、磁化方向の切換えに必要なスイッチング磁界
ＨSWと、マージン分ΔＨとの和で示される。すなわち、
ＨWR＝ＨSW＋ΔＨで示される。
【００１７】ＭＴＪメモリセルの記憶データ、すなわち
トンネル磁気抵抗素子ＴＭＲの磁化方向を書換えるため
には、ライトディジット線ＷＤＬとビット線ＢＬとの両
方に所定レベル以上のデータ書込電流を流す必要があ
る。これにより、トンネル磁気抵抗素子ＴＭＲ中の自由
磁化層ＶＬは、磁化容易軸（ＥＡ）に沿ったデータ書込
磁界の向きに応じて、固定磁化層ＦＬと平行もしくは、
反対（反平行）方向に磁化される。トンネル磁気抵抗素
子ＴＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメ
モリセルの記憶データは、新たなデータ書込が実行され
るまでの間不揮発的に保持される。
トンネル磁気抵抗素子ＴＭＲの磁化方向を書換えるため
には、ライトディジット線ＷＤＬとビット線ＢＬとの両
方に所定レベル以上のデータ書込電流を流す必要があ
る。これにより、トンネル磁気抵抗素子ＴＭＲ中の自由
磁化層ＶＬは、磁化容易軸（ＥＡ）に沿ったデータ書込
磁界の向きに応じて、固定磁化層ＦＬと平行もしくは、
反対（反平行）方向に磁化される。トンネル磁気抵抗素
子ＴＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメ
モリセルの記憶データは、新たなデータ書込が実行され
るまでの間不揮発的に保持される。
【００１８】図１９は、ＭＴＪメモリセルからのデータ
読出を説明する概念図である。図１９を参照して、デー
タ読出時においては、アクセストランジスタＡＴＲは、
ワード線ＷＬの活性化に応答してターンオンする。ま
た、ライトビット線ＷＢＬは、接地電圧ＧＮＤに設定さ
れる。これにより、トンネル磁気抵抗素子ＴＭＲは、接
地電圧ＧＮＤでプルダウンされた状態でリードビット線
ＲＢＬと電気的に結合される。
読出を説明する概念図である。図１９を参照して、デー
タ読出時においては、アクセストランジスタＡＴＲは、
ワード線ＷＬの活性化に応答してターンオンする。ま
た、ライトビット線ＷＢＬは、接地電圧ＧＮＤに設定さ
れる。これにより、トンネル磁気抵抗素子ＴＭＲは、接
地電圧ＧＮＤでプルダウンされた状態でリードビット線
ＲＢＬと電気的に結合される。
【００１９】この状態で、リードビット線ＲＢＬを所定
電圧でプルアップすれば、リードビット線ＲＢＬおよび
トンネル磁気抵抗素子ＴＭＲを含む電流経路を、トンネ
ル磁気抵抗素子ＴＭＲの電気抵抗に応じた、すなわちＭ
ＴＪメモリセルの記憶データのレベルに応じたメモリセ
ル電流Ｉｃｅｌｌが通過する。たとえば、このメモリセ
ル電流Ｉｃｅｌｌを所定の基準電流と比較することによ
り、ＭＴＪメモリセルから記憶データを読出すことがで
きる。
電圧でプルアップすれば、リードビット線ＲＢＬおよび
トンネル磁気抵抗素子ＴＭＲを含む電流経路を、トンネ
ル磁気抵抗素子ＴＭＲの電気抵抗に応じた、すなわちＭ
ＴＪメモリセルの記憶データのレベルに応じたメモリセ
ル電流Ｉｃｅｌｌが通過する。たとえば、このメモリセ
ル電流Ｉｃｅｌｌを所定の基準電流と比較することによ
り、ＭＴＪメモリセルから記憶データを読出すことがで
きる。
【００２０】このようにトンネル磁気抵抗素子ＴＭＲ
は、印加されるデータ書込磁界によって書換可能な磁化
方向に応じてその電気抵抗が変化するので、トンネル磁
気抵抗素子ＴＭＲの電気抵抗値ＲｍａｘおよびＲｍｉｎ
と、記憶データのレベル（“１”および“０”）とそれ
ぞれ対応付けることによって、不揮発的なデータ記憶を
実行することができる。
は、印加されるデータ書込磁界によって書換可能な磁化
方向に応じてその電気抵抗が変化するので、トンネル磁
気抵抗素子ＴＭＲの電気抵抗値ＲｍａｘおよびＲｍｉｎ
と、記憶データのレベル（“１”および“０”）とそれ
ぞれ対応付けることによって、不揮発的なデータ記憶を
実行することができる。
【００２１】
【発明が解決しようとする課題】このように、ＭＲＡＭ
デバイスでは、トンネル磁気抵抗素子ＴＭＲにおける、
記憶データレベルの違いに対応する接合抵抗の差ΔＲ＝
（Ｒｍａｘ−Ｒｍｉｎ）を利用してデータ記憶が実行さ
れる。しかしながら、一般的なＭＴＪメモリセルにおい
ては、この抵抗差ΔＲは、それほど大きくはならない。
代表的には、電気抵抗Ｒｍｉｎは、Ｒｍａｘの数十％程
度に留まっている。このため、記憶データレベルに応じ
たメモリセル電流Ｉｃｅｌｌの変化もそれほど大きくな
く、マイクロアンペア（μＡ：１０-6Ａ）オーダに留ま
る。
デバイスでは、トンネル磁気抵抗素子ＴＭＲにおける、
記憶データレベルの違いに対応する接合抵抗の差ΔＲ＝
（Ｒｍａｘ−Ｒｍｉｎ）を利用してデータ記憶が実行さ
れる。しかしながら、一般的なＭＴＪメモリセルにおい
ては、この抵抗差ΔＲは、それほど大きくはならない。
代表的には、電気抵抗Ｒｍｉｎは、Ｒｍａｘの数十％程
度に留まっている。このため、記憶データレベルに応じ
たメモリセル電流Ｉｃｅｌｌの変化もそれほど大きくな
く、マイクロアンペア（μＡ：１０-6Ａ）オーダに留ま
る。
【００２２】したがって、選択メモリセルの通過電流に
対して、高精度の電流比較を実行することが要求され
る。このような電流比較動作に、一般的な構成のカレン
トミラーセンスアンプを用いたのみでは、電流差を十分
な精度で検出できず誤動作を引起してしまうおそれも存
在する。
対して、高精度の電流比較を実行することが要求され
る。このような電流比較動作に、一般的な構成のカレン
トミラーセンスアンプを用いたのみでは、電流差を十分
な精度で検出できず誤動作を引起してしまうおそれも存
在する。
【００２３】この発明は、このような問題点を解決する
ためになされたものであって、この発明の目的は、高精
度の電流比較あるいは電圧比較に基づいてデータ読出を
実行する半導体記憶装置を提供することである。
ためになされたものであって、この発明の目的は、高精
度の電流比較あるいは電圧比較に基づいてデータ読出を
実行する半導体記憶装置を提供することである。
【００２４】
【課題を解決するための手段】この発明に従う半導体記
憶装置は、記憶データに応じてアクセス時の通過電流が
変化する複数のメモリセルと、複数のメモリセルのうち
のアクセス対象に選択された選択メモリセルの通過電流
に応じたアクセス電流を第１のノードに流すためのアク
セス電流伝達回路と、データ読出時に、基準電流を第２
のノードに流すための基準電流生成回路と、第１および
第２のノードをそれぞれ流れる電流の差に応じた読出電
圧を生成する電流比較回路と、テストモードにおいて、
第１および第２のノードの各々に対して、同一のテスト
電流を供給するためのテスト電流供給回路と、テストモ
ードにおいて、読出電圧に基づいて、電流比較回路に生
じているオフセットを評価するためのオフセット検知回
路とを備える。
憶装置は、記憶データに応じてアクセス時の通過電流が
変化する複数のメモリセルと、複数のメモリセルのうち
のアクセス対象に選択された選択メモリセルの通過電流
に応じたアクセス電流を第１のノードに流すためのアク
セス電流伝達回路と、データ読出時に、基準電流を第２
のノードに流すための基準電流生成回路と、第１および
第２のノードをそれぞれ流れる電流の差に応じた読出電
圧を生成する電流比較回路と、テストモードにおいて、
第１および第２のノードの各々に対して、同一のテスト
電流を供給するためのテスト電流供給回路と、テストモ
ードにおいて、読出電圧に基づいて、電流比較回路に生
じているオフセットを評価するためのオフセット検知回
路とを備える。
【００２５】好ましくは、オフセット検知回路は、動作
テスト時において、読出電圧が所定範囲内に収まってい
るかどうかを検知する。
テスト時において、読出電圧が所定範囲内に収まってい
るかどうかを検知する。
【００２６】また好ましくは、電流比較回路は、第１の
制御信号に応じて第１のノードへの入力インピーダンス
を調整するための第１のインピーダンス調整回路と、第
２の制御信号に応じて第２のノードへの入力インピーダ
ンスを調整するための第２のインピーダンス調整回路と
を含む。
制御信号に応じて第１のノードへの入力インピーダンス
を調整するための第１のインピーダンス調整回路と、第
２の制御信号に応じて第２のノードへの入力インピーダ
ンスを調整するための第２のインピーダンス調整回路と
を含む。
【００２７】さらに好ましくは、半導体記憶装置は、テ
ストモードにおいて、外部からのテスト入力に応じて第
１および第２の制御信号を生成するためのデコード回路
と、通常動作時に用いられる第１および第２の制御信号
を記憶するためのメモリ部と、デコード回路およびメモ
リ部の一方からの第１および第２の制御信号を選択的に
電流比較回路に伝達するためのセレクタ回路とをさらに
備える。メモリ部に記憶される第１および第２の制御信
号は、テストモードにおいて、オフセットが所定量より
小さい場合におけるテスト入力に対応して設定される。
ストモードにおいて、外部からのテスト入力に応じて第
１および第２の制御信号を生成するためのデコード回路
と、通常動作時に用いられる第１および第２の制御信号
を記憶するためのメモリ部と、デコード回路およびメモ
リ部の一方からの第１および第２の制御信号を選択的に
電流比較回路に伝達するためのセレクタ回路とをさらに
備える。メモリ部に記憶される第１および第２の制御信
号は、テストモードにおいて、オフセットが所定量より
小さい場合におけるテスト入力に対応して設定される。
【００２８】この発明の他の構成に従う半導体記憶装置
は、記憶データに応じてアクセス時の通過電流が変化す
る複数のメモリセルと、複数のメモリセルのうちのアク
セス対象に選択された選択メモリセルの通過電流に応じ
たアクセス電流を第１のノードに流すためのアクセス電
流伝達回路と、基準電流を第２のノードに流すための基
準電流生成回路と、第１および第２のノードをそれぞれ
流れる電流の差に応じた読出電圧を生成する電流比較回
路と、テストモードにおいて、アクセス電流および基準
電流のそれぞれと外部から調整可能なテスト電流との大
小関係を個別に検出するための電流検出回路とを備え
る。
は、記憶データに応じてアクセス時の通過電流が変化す
る複数のメモリセルと、複数のメモリセルのうちのアク
セス対象に選択された選択メモリセルの通過電流に応じ
たアクセス電流を第１のノードに流すためのアクセス電
流伝達回路と、基準電流を第２のノードに流すための基
準電流生成回路と、第１および第２のノードをそれぞれ
流れる電流の差に応じた読出電圧を生成する電流比較回
路と、テストモードにおいて、アクセス電流および基準
電流のそれぞれと外部から調整可能なテスト電流との大
小関係を個別に検出するための電流検出回路とを備え
る。
【００２９】好ましくは、テストモードにおいて、テス
ト電流は、段階的に変化するように設定される。
ト電流は、段階的に変化するように設定される。
【００３０】また好ましくは、電流検出回路は、所定の
テスト電流を供給するためのテスト電流供給回路と、第
２のノードおよびテスト電流供給回路の間に設けられ、
テストモードにおいて、基準電流に代えてテスト電流を
第２のノードへ供給するための電流スイッチ回路とを含
む。
テスト電流を供給するためのテスト電流供給回路と、第
２のノードおよびテスト電流供給回路の間に設けられ、
テストモードにおいて、基準電流に代えてテスト電流を
第２のノードへ供給するための電流スイッチ回路とを含
む。
【００３１】あるいは好ましくは、電流検出回路は、テ
スト電流を供給するためのテスト電流供給回路と、第１
のノードおよびテスト電流供給回路の間に設けられ、テ
ストモードにおいて、アクセス電流に代えてテスト電流
を第１のノードへ供給するための電流スイッチ回路とを
含む。
スト電流を供給するためのテスト電流供給回路と、第１
のノードおよびテスト電流供給回路の間に設けられ、テ
ストモードにおいて、アクセス電流に代えてテスト電流
を第１のノードへ供給するための電流スイッチ回路とを
含む。
【００３２】さらに好ましくは、基準電流生成回路は、
各メモリセルにおける記憶データの２種類のレベルにそ
れぞれ対応する２種類の通過電流の中間の電流を流すた
めのダミーメモリセルと、ダミーメモリセルを通過する
電流を第３のノードに伝達するための電流伝達回路と、
第３のノードを流れる電流に応じて基準電流を生成する
電流生成回路とを含む。電流伝達回路の入力インピーダ
ンスは、制御信号に応じて調整される。
各メモリセルにおける記憶データの２種類のレベルにそ
れぞれ対応する２種類の通過電流の中間の電流を流すた
めのダミーメモリセルと、ダミーメモリセルを通過する
電流を第３のノードに伝達するための電流伝達回路と、
第３のノードを流れる電流に応じて基準電流を生成する
電流生成回路とを含む。電流伝達回路の入力インピーダ
ンスは、制御信号に応じて調整される。
【００３３】また、さらに好ましくは、半導体記憶装置
は、さらに、テストモードにおいて、外部からのテスト
入力に応じて複数の制御信号を生成するためのデコード
回路と、通常動作時に用いられる複数の制御信号を記憶
するためのメモリ部と、デコード回路およびメモリ部の
一方からの制御信号を、選択的に電流伝達回路へ伝達す
るためのセレクタ回路とを備える。メモリ部に記憶され
た複数の制御信号は、テストモードにおいて求められた
２通りの通過電流の分布を考慮して決定される。
は、さらに、テストモードにおいて、外部からのテスト
入力に応じて複数の制御信号を生成するためのデコード
回路と、通常動作時に用いられる複数の制御信号を記憶
するためのメモリ部と、デコード回路およびメモリ部の
一方からの制御信号を、選択的に電流伝達回路へ伝達す
るためのセレクタ回路とを備える。メモリ部に記憶され
た複数の制御信号は、テストモードにおいて求められた
２通りの通過電流の分布を考慮して決定される。
【００３４】この発明のさらに他の構成に従う半導体記
憶装置は、データ読出動作において、第１および第２の
ノードの電圧差に応じた読出電圧を出力するデータ読出
回路と、データ読出動作の非活性時において、読出電圧
が所定範囲内に収まるように、読出電圧のフィードバッ
クによって得られる第１および第２の制御電圧にそれぞ
れ応じて、第１および第２のノードの入力インピーダン
スを調整するためのオフセット調整回路と、第１および
第２の制御電圧を保持するための電圧保持回路と、デー
タ読出動作時に、読出電圧のフィードバック経路を遮断
するためのスイッチ回路とを備える。
憶装置は、データ読出動作において、第１および第２の
ノードの電圧差に応じた読出電圧を出力するデータ読出
回路と、データ読出動作の非活性時において、読出電圧
が所定範囲内に収まるように、読出電圧のフィードバッ
クによって得られる第１および第２の制御電圧にそれぞ
れ応じて、第１および第２のノードの入力インピーダン
スを調整するためのオフセット調整回路と、第１および
第２の制御電圧を保持するための電圧保持回路と、デー
タ読出動作時に、読出電圧のフィードバック経路を遮断
するためのスイッチ回路とを備える。
【００３５】好ましくは、半導体記憶装置は、データ読
出動作以外の期間において、第１および第２のノードに
同一電圧を印加するためのオフセット調整回路をさらに
備える。
出動作以外の期間において、第１および第２のノードに
同一電圧を印加するためのオフセット調整回路をさらに
備える。
【００３６】この発明のさらにもう１つの構成に従う半
導体記憶装置は、記憶データに応じてアクセス時の通過
電流が変化する複数のメモリセルと、複数のメモリセル
のうちのアクセス対象に選択された選択メモリセルの通
過電流に応じたアクセス電流を第１のノードに流すため
のアクセス電流伝達回路と、データ読出動作時に、基準
電流を第２のノードに流すための基準電流生成回路と、
第１および第２のノードをそれぞれ流れる電流の差に応
じた読出電圧を生成する電流比較回路と、データ読出動
作の非活性時において、第１のノードに対してアクセス
電流に代えて基準電流を流すための電流切換回路と、非
活性時において、読出電圧が所定範囲内に収まるよう
に、読出電圧のフィードバックによって得られる第１お
よび第２の制御電圧にそれぞれ応じて、第１および第２
のノードの入力インピーダンスを調整するためのオフセ
ット調整回路とを備える。
導体記憶装置は、記憶データに応じてアクセス時の通過
電流が変化する複数のメモリセルと、複数のメモリセル
のうちのアクセス対象に選択された選択メモリセルの通
過電流に応じたアクセス電流を第１のノードに流すため
のアクセス電流伝達回路と、データ読出動作時に、基準
電流を第２のノードに流すための基準電流生成回路と、
第１および第２のノードをそれぞれ流れる電流の差に応
じた読出電圧を生成する電流比較回路と、データ読出動
作の非活性時において、第１のノードに対してアクセス
電流に代えて基準電流を流すための電流切換回路と、非
活性時において、読出電圧が所定範囲内に収まるよう
に、読出電圧のフィードバックによって得られる第１お
よび第２の制御電圧にそれぞれ応じて、第１および第２
のノードの入力インピーダンスを調整するためのオフセ
ット調整回路とを備える。
【００３７】好ましくは、半導体記憶装置は、第１およ
び第２の制御電圧を保持するための電圧保持回路と、デ
ータ読出時において、読出電圧のフィードバック経路を
遮断するためのスイッチ回路とをさらに備える。
び第２の制御電圧を保持するための電圧保持回路と、デ
ータ読出時において、読出電圧のフィードバック経路を
遮断するためのスイッチ回路とをさらに備える。
【００３８】また好ましくは、オフセット調整回路は、
第１のノードに対して、第１の制御電圧に応じた電流を
流入あるいは流出させるための第１の調整電流発生回路
と、第２のノードに対して、第２の制御電圧に応じた電
流を流入あるいは流出させるための第２の調整電流発生
回路とを含む。
第１のノードに対して、第１の制御電圧に応じた電流を
流入あるいは流出させるための第１の調整電流発生回路
と、第２のノードに対して、第２の制御電圧に応じた電
流を流入あるいは流出させるための第２の調整電流発生
回路とを含む。
【００３９】あるいは好ましくは、各メモリセルは、記
憶データのレベルに応じて、第１の電気抵抗および、第
１の電気抵抗よりも大きい第２の電気抵抗のいずれか一
方を有するように設計される。アクセス電流伝達回路
は、選択メモリセルと接続されて通過電流が流される第
３のノードの電圧と基準電圧との比較に応じて、第１お
よび第３のノード間を電気的に結合する伝達スイッチ部
を含む。
憶データのレベルに応じて、第１の電気抵抗および、第
１の電気抵抗よりも大きい第２の電気抵抗のいずれか一
方を有するように設計される。アクセス電流伝達回路
は、選択メモリセルと接続されて通過電流が流される第
３のノードの電圧と基準電圧との比較に応じて、第１お
よび第３のノード間を電気的に結合する伝達スイッチ部
を含む。
【００４０】さらに好ましくは、半導体記憶装置は、基
準電圧を発生するための基準電圧発生回路をさらに備え
る。基準電圧発生回路は、各メモリセルと同様に設計さ
れ、かつ、第１の電気抵抗に対応する記憶データを書込
まれたダミーメモリセルと、第１の電気抵抗を有する基
準抵抗素子と、ダミーメモリセルおよび基準抵抗素子の
各々に同様のバイアス電圧を印加するためのバイアス印
加回路と、バイアス電圧に応じて、ダミーメモリセルお
よび基準抵抗素子をそれぞれ流れる電流の差に応じて、
基準電圧を調整する基準電圧調整回路とを含む。
準電圧を発生するための基準電圧発生回路をさらに備え
る。基準電圧発生回路は、各メモリセルと同様に設計さ
れ、かつ、第１の電気抵抗に対応する記憶データを書込
まれたダミーメモリセルと、第１の電気抵抗を有する基
準抵抗素子と、ダミーメモリセルおよび基準抵抗素子の
各々に同様のバイアス電圧を印加するためのバイアス印
加回路と、バイアス電圧に応じて、ダミーメモリセルお
よび基準抵抗素子をそれぞれ流れる電流の差に応じて、
基準電圧を調整する基準電圧調整回路とを含む。
【００４１】特にこのような構成においては、基準電圧
調整回路は、ダミーメモリセルを流れる電流が相対的に
大きい場合には、基準電圧を低下させる。
調整回路は、ダミーメモリセルを流れる電流が相対的に
大きい場合には、基準電圧を低下させる。
【００４２】また好ましくは、各メモリセルは、記憶デ
ータに応じた方向に磁化される磁気抵抗素子を有し、磁
気抵抗素子の電気抵抗は、磁化方向に応じて変化する。
ータに応じた方向に磁化される磁気抵抗素子を有し、磁
気抵抗素子の電気抵抗は、磁化方向に応じて変化する。
【００４３】この発明のさらに他の１つの構成に従う半
導体記憶装置は、記憶データに応じてアクセス時の通過
電流が変化する複数のメモリセルと、複数のメモリセル
のうちのアクセス対象に選択された選択メモリセルと接
続されて通過電流が流される内部ノードの電圧および基
準電圧の比較に応じて、通過電流に応じたアクセス電流
を第１のノードに流すためのアクセス電流伝達回路と、
データ読出時に、基準電流を第２のノードに流すための
基準電流生成回路と、第１および第２のノードをそれぞ
れ流れる電流の差に応じた読出電圧を生成する電流比較
回路と、各メモリセルの製造実績に応じて、基準電圧の
レベルを調整するための基準電流調整回路とを備える。
導体記憶装置は、記憶データに応じてアクセス時の通過
電流が変化する複数のメモリセルと、複数のメモリセル
のうちのアクセス対象に選択された選択メモリセルと接
続されて通過電流が流される内部ノードの電圧および基
準電圧の比較に応じて、通過電流に応じたアクセス電流
を第１のノードに流すためのアクセス電流伝達回路と、
データ読出時に、基準電流を第２のノードに流すための
基準電流生成回路と、第１および第２のノードをそれぞ
れ流れる電流の差に応じた読出電圧を生成する電流比較
回路と、各メモリセルの製造実績に応じて、基準電圧の
レベルを調整するための基準電流調整回路とを備える。
【００４４】好ましくは、基準電流調整回路は、半導体
記憶装置上に作製され、各メモリセルと同様の構造を有
するダミーメモリセルと、ダミーメモリセルの通過電流
に応じて、基準電圧のレベルを調整する電圧調整回路と
を含む。
記憶装置上に作製され、各メモリセルと同様の構造を有
するダミーメモリセルと、ダミーメモリセルの通過電流
に応じて、基準電圧のレベルを調整する電圧調整回路と
を含む。
【００４５】この発明のさらに別の１つの構成に従う半
導体記憶装置は、記憶データに応じてアクセス時の通過
電流が変化する複数のメモリセルと、複数のメモリセル
のうちのアクセス対象に選択された選択メモリセルの通
過電流に応じたアクセス電流を第１のノードに流すため
のアクセス電流伝達回路と、データ読出時に、基準電流
を第２のノードに流すための基準電流生成回路と、第１
および第２のノードをそれぞれ流れる電流の差に応じた
読出電圧を生成する電流比較回路とを備える。基準電流
生成回路は、半導体記憶装置上に作製され、各々が、各
メモリセルと同様の構造を有する複数のダミーメモリセ
ルと、複数のダミーメモリセルの通過電流に基づいて、
基準電流を生成する電流生成回路とを含む。複数のメモ
リセルのうちの少なくとも１つずつは、各メモリセルに
おける記憶データの２種類のレベルをそれぞれ記憶す
る。
導体記憶装置は、記憶データに応じてアクセス時の通過
電流が変化する複数のメモリセルと、複数のメモリセル
のうちのアクセス対象に選択された選択メモリセルの通
過電流に応じたアクセス電流を第１のノードに流すため
のアクセス電流伝達回路と、データ読出時に、基準電流
を第２のノードに流すための基準電流生成回路と、第１
および第２のノードをそれぞれ流れる電流の差に応じた
読出電圧を生成する電流比較回路とを備える。基準電流
生成回路は、半導体記憶装置上に作製され、各々が、各
メモリセルと同様の構造を有する複数のダミーメモリセ
ルと、複数のダミーメモリセルの通過電流に基づいて、
基準電流を生成する電流生成回路とを含む。複数のメモ
リセルのうちの少なくとも１つずつは、各メモリセルに
おける記憶データの２種類のレベルをそれぞれ記憶す
る。
【００４６】好ましくは、複数のダミーメモリセルは、
２種類のレベルの一方ずつをそれぞれ記憶する第１およ
び第２のダミーメモリセルを有する。電流生成回路は、
第１および第２のダミーメモリセルのそれぞれの通過電
流の平均値に応じて基準電流を生成する。
２種類のレベルの一方ずつをそれぞれ記憶する第１およ
び第２のダミーメモリセルを有する。電流生成回路は、
第１および第２のダミーメモリセルのそれぞれの通過電
流の平均値に応じて基準電流を生成する。
【００４７】
【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。
態について図面を参照して詳しく説明する。
【００４８】［実施の形態１］図１は、本発明の実施の
形態に従うＭＲＡＭデバイス１の全体構成を示す概略ブ
ロック図である。
形態に従うＭＲＡＭデバイス１の全体構成を示す概略ブ
ロック図である。
【００４９】図１を参照して、本発明の実施の形態に従
うＭＲＡＭデバイス１は、外部から制御信号ＣＭＤおよ
びアドレス信号ＡＤＤに応答してランダムアクセスを行
ない、書込データＤＩＮの入力および読出データＤＡＴ
の出力を実行する。
うＭＲＡＭデバイス１は、外部から制御信号ＣＭＤおよ
びアドレス信号ＡＤＤに応答してランダムアクセスを行
ない、書込データＤＩＮの入力および読出データＤＡＴ
の出力を実行する。
【００５０】ＭＲＡＭデバイス１は、制御信号ＣＭＤに
応答してＭＲＡＭデバイス１の全体動作を制御するコン
トロール回路５と、行列状に配されたＭＴＪメモリセル
ＭＣを含むメモリアレイ１０とを備える。
応答してＭＲＡＭデバイス１の全体動作を制御するコン
トロール回路５と、行列状に配されたＭＴＪメモリセル
ＭＣを含むメモリアレイ１０とを備える。
【００５１】メモリアレイ１０においては、ＭＴＪメモ
リセルの行にそれぞれ対応して、ワード線ＷＬおよびラ
イトディジット線ＷＤＬが配置され、ＭＴＪメモリセル
の列にそれぞれ対応して、ビット線ＢＬおよびソース線
ＳＬが配置される。図１においては、代表的に示される
１個のＭＴＪメモリセルＭＣと、これに対応するワード
線ＷＬ、ライトディジット線ＷＤＬ、ビット線ＢＬおよ
びソース線ＳＬの配置が示される。
リセルの行にそれぞれ対応して、ワード線ＷＬおよびラ
イトディジット線ＷＤＬが配置され、ＭＴＪメモリセル
の列にそれぞれ対応して、ビット線ＢＬおよびソース線
ＳＬが配置される。図１においては、代表的に示される
１個のＭＴＪメモリセルＭＣと、これに対応するワード
線ＷＬ、ライトディジット線ＷＤＬ、ビット線ＢＬおよ
びソース線ＳＬの配置が示される。
【００５２】ＭＲＡＭデバイス１は、アドレス信号によ
って示されるロウアドレスＲＡをデコードして、メモリ
アレイ１０における行選択を実行するための行デコーダ
２０と、アドレス信号ＡＤＤによって示されるコラムア
ドレスＣＡをデコードして、メモリアレイ１０における
列選択を実行するための列デコーダ２５と、読出／書込
制御回路３０および３５とをさらに備える。
って示されるロウアドレスＲＡをデコードして、メモリ
アレイ１０における行選択を実行するための行デコーダ
２０と、アドレス信号ＡＤＤによって示されるコラムア
ドレスＣＡをデコードして、メモリアレイ１０における
列選択を実行するための列デコーダ２５と、読出／書込
制御回路３０および３５とをさらに備える。
【００５３】読出／書込制御回路３０および３５は、デ
ータ書込時においてビット線ＢＬにデータ書込電流を流
すための回路、データ読出時においてビット線ＢＬにデ
ータ読出電流を流すための回路、およびデータ読出時に
読出データＤＡＴを生成するための回路等を総称したも
のである。
ータ書込時においてビット線ＢＬにデータ書込電流を流
すための回路、データ読出時においてビット線ＢＬにデ
ータ読出電流を流すための回路、およびデータ読出時に
読出データＤＡＴを生成するための回路等を総称したも
のである。
【００５４】ライトディジット線ＷＤＬは、メモリアレ
イ１０を挟んで行デコーダ２０と反対側の領域におい
て、接地電圧ＧＮＤと結合される。行デコーダ２０は、
データ書込時において、行選択結果に応じて選択された
ライトディジット線ＷＤＬを活性化するために電源電圧
Ｖｃｃと結合する。これにより、活性化されたライトデ
ィジット線ＷＤＬは、その両端を電源電圧Ｖｃｃおよび
接地電圧ＧＮＤとそれぞれ接続される。したがって、活
性化されたライトディジット線ＷＤＬに対して、行方向
のデータ書込電流Ｉｐを流すことができる。行方向のデ
ータ書込電流Ｉｐは書込データのレベルにかかわらず一
定である。
イ１０を挟んで行デコーダ２０と反対側の領域におい
て、接地電圧ＧＮＤと結合される。行デコーダ２０は、
データ書込時において、行選択結果に応じて選択された
ライトディジット線ＷＤＬを活性化するために電源電圧
Ｖｃｃと結合する。これにより、活性化されたライトデ
ィジット線ＷＤＬは、その両端を電源電圧Ｖｃｃおよび
接地電圧ＧＮＤとそれぞれ接続される。したがって、活
性化されたライトディジット線ＷＤＬに対して、行方向
のデータ書込電流Ｉｐを流すことができる。行方向のデ
ータ書込電流Ｉｐは書込データのレベルにかかわらず一
定である。
【００５５】一方、行デコーダ２０は、非選択のライト
ディジット線ＷＤＬについては、接地電圧ＧＮＤに固定
する。これにより、非選択のライトディジット線ＷＤＬ
に行方向のデータ書込電流Ｉｐが流れることはない。
ディジット線ＷＤＬについては、接地電圧ＧＮＤに固定
する。これにより、非選択のライトディジット線ＷＤＬ
に行方向のデータ書込電流Ｉｐが流れることはない。
【００５６】図２は、選択列のビット線ＢＬにデータ書
込電流を流すためのライトドライバの構成を示す回路図
である。
込電流を流すためのライトドライバの構成を示す回路図
である。
【００５７】図２を参照して、読出／書込制御回路３０
は、ビット線ＢＬの一端側に対応して設けられたライト
ドライバ３１ａを有する。読出／書込制御回路３５は、
ビット線ＢＬの他端に対応して設けられたライトドライ
バ３１ｂを有する。なお、図２においては、１本のビッ
ト線ＢＬに対応するライトドライバ３１ａおよび３１ｂ
の配置が示されているが、同様のライトドライバが、各
メモリセル列のビット線に対応して設けられている。
は、ビット線ＢＬの一端側に対応して設けられたライト
ドライバ３１ａを有する。読出／書込制御回路３５は、
ビット線ＢＬの他端に対応して設けられたライトドライ
バ３１ｂを有する。なお、図２においては、１本のビッ
ト線ＢＬに対応するライトドライバ３１ａおよび３１ｂ
の配置が示されているが、同様のライトドライバが、各
メモリセル列のビット線に対応して設けられている。
【００５８】ライトドライバ３１ａは、対応するメモリ
セル列における列選択結果を示すコラム選択線ＣＳＬお
よび書込データＤＩＮを２入力とするＮＡＮＤゲート３
２と、対応するビット線ＢＬの一端および電源電圧Ｖｃ
ｃの間に接続されたＰチャネルＭＯＳトランジスタ３３
と、対応するビット線ＢＬの一端および接地電圧ＧＮＤ
の間に電気的に結合されるＮチャネルＭＯＳトランジス
タ３４とを有する。
セル列における列選択結果を示すコラム選択線ＣＳＬお
よび書込データＤＩＮを２入力とするＮＡＮＤゲート３
２と、対応するビット線ＢＬの一端および電源電圧Ｖｃ
ｃの間に接続されたＰチャネルＭＯＳトランジスタ３３
と、対応するビット線ＢＬの一端および接地電圧ＧＮＤ
の間に電気的に結合されるＮチャネルＭＯＳトランジス
タ３４とを有する。
【００５９】トランジスタ３３および３４の各々のゲー
トには、ＮＡＮＤゲート３２の出力が入力される。すな
わち、トランジスタ３３および３４は、選択列において
書込データＤＩＮのレベルに応じてビット線ＢＬの一端
を駆動するインバータとして動作する。
トには、ＮＡＮＤゲート３２の出力が入力される。すな
わち、トランジスタ３３および３４は、選択列において
書込データＤＩＮのレベルに応じてビット線ＢＬの一端
を駆動するインバータとして動作する。
【００６０】ライトドライバ３１ｂは、対応するメモリ
セル列における列選択結果を示すコラム選択線ＣＳＬお
よび、書込データの反転信号／ＤＩＮを２入力とするＮ
ＡＮＤゲート３７と、対応するビット線ＢＬの他端およ
び電源電圧Ｖｃｃの間に接続されたＰチャネルＭＯＳト
ランジスタ３８と、対応するビット線ＢＬの他端および
接地電圧ＧＮＤとの間に電気的に結合されるＮチャネル
ＭＯＳトランジスタ３９とを有する。
セル列における列選択結果を示すコラム選択線ＣＳＬお
よび、書込データの反転信号／ＤＩＮを２入力とするＮ
ＡＮＤゲート３７と、対応するビット線ＢＬの他端およ
び電源電圧Ｖｃｃの間に接続されたＰチャネルＭＯＳト
ランジスタ３８と、対応するビット線ＢＬの他端および
接地電圧ＧＮＤとの間に電気的に結合されるＮチャネル
ＭＯＳトランジスタ３９とを有する。
【００６１】トランジスタ３８および３９各々のゲート
には、ＮＡＮＤゲート３７の出力が入力される。すなわ
ち、トランジスタ３８および３９は、選択列において、
書込データＤＩＮの反転レベルに応じてビット線ＢＬの
他端を駆動するインバータとして動作する。また、ライ
トドライバ３１ａ，３１ｂの駆動電圧を、接地電圧ＧＮ
Ｄおよび電源電圧Ｖｃｃ以外の電圧とすることもでき
る。なお、以下においては、信号、信号線およびデータ
等の２値的な高電圧状態（たとえば、電源電圧Ｖｃｃ）
および低電圧状態（たとえば、接地電圧ＧＮＤ）を、そ
れぞれ「Ｈレベル」および「Ｌレベル」とも称する。
には、ＮＡＮＤゲート３７の出力が入力される。すなわ
ち、トランジスタ３８および３９は、選択列において、
書込データＤＩＮの反転レベルに応じてビット線ＢＬの
他端を駆動するインバータとして動作する。また、ライ
トドライバ３１ａ，３１ｂの駆動電圧を、接地電圧ＧＮ
Ｄおよび電源電圧Ｖｃｃ以外の電圧とすることもでき
る。なお、以下においては、信号、信号線およびデータ
等の２値的な高電圧状態（たとえば、電源電圧Ｖｃｃ）
および低電圧状態（たとえば、接地電圧ＧＮＤ）を、そ
れぞれ「Ｈレベル」および「Ｌレベル」とも称する。
【００６２】非選択列において、ＮＡＮＤゲート３２お
よび３７の出力は、各々Ｈレベルに設定される。したが
って、非選択列のビット線ＢＬの両端は、接地電圧ＧＮ
Ｄと結合される。これに対して、選択列においては、Ｎ
ＡＮＤゲート３２および３７の出力は、書込データＤＩ
Ｎのレベルに応じて、ＨレベルおよびＬレベルの一方ず
つにそれぞれ設定される。したがって、選択列のビット
線ＢＬの両端は、書込データＤＩＮのレベルに応じて、
電源電圧Ｖｃｃおよび接地電圧ＧＮＤの一方ずつとそれ
ぞれ接続される。
よび３７の出力は、各々Ｈレベルに設定される。したが
って、非選択列のビット線ＢＬの両端は、接地電圧ＧＮ
Ｄと結合される。これに対して、選択列においては、Ｎ
ＡＮＤゲート３２および３７の出力は、書込データＤＩ
Ｎのレベルに応じて、ＨレベルおよびＬレベルの一方ず
つにそれぞれ設定される。したがって、選択列のビット
線ＢＬの両端は、書込データＤＩＮのレベルに応じて、
電源電圧Ｖｃｃおよび接地電圧ＧＮＤの一方ずつとそれ
ぞれ接続される。
【００６３】この結果、選択列のビット線ＢＬには、書
込データＤＩＮのレベルに応じて、ライトドライバ３１
ａから３１ｂへ向かう方向のデータ書込電流＋Ｉｗおよ
び、ライトドライバ３１ｂからライトドライバ３１ａへ
向かう方向のデータ書込電流−Ｉｗのうちのいずれかが
流される。すなわち、選択列のビット線ＢＬを流れるデ
ータ書込電流±Ｉｗは、書込データＤＩＮのレベルに応
じて設定される。
込データＤＩＮのレベルに応じて、ライトドライバ３１
ａから３１ｂへ向かう方向のデータ書込電流＋Ｉｗおよ
び、ライトドライバ３１ｂからライトドライバ３１ａへ
向かう方向のデータ書込電流−Ｉｗのうちのいずれかが
流される。すなわち、選択列のビット線ＢＬを流れるデ
ータ書込電流±Ｉｗは、書込データＤＩＮのレベルに応
じて設定される。
【００６４】対応するライトディジット線ＷＤＬおよび
ビット線ＢＬの両方にデータ書込電流が流されたトンネ
ル磁気抵抗素子ＴＭＲにおいて、データ書込電流±Ｉｗ
の方向に応じた書込データが、磁気的に書込まれる。
ビット線ＢＬの両方にデータ書込電流が流されたトンネ
ル磁気抵抗素子ＴＭＲにおいて、データ書込電流±Ｉｗ
の方向に応じた書込データが、磁気的に書込まれる。
【００６５】次に、メモリアレイ１０からのデータ読出
動作について説明する。図３は、メモリアレイ１０から
のデータ読出動作に関連する回路構成を示す回路図であ
る。
動作について説明する。図３は、メモリアレイ１０から
のデータ読出動作に関連する回路構成を示す回路図であ
る。
【００６６】図３を参照して、メモリアレイ１０には、
ＭＴＪメモリセルＭＣが行列状に配される。図３におい
ては、一部のＭＴＪメモリセルおよび、これらに対応す
るワード線ＷＬ１，ＷＬ２、ライトディジット線ＷＤＬ
１，ＷＤＬ２、ビット線ＢＬ１〜ＢＬ３およびソース線
ＳＬ１〜ＳＬ３が代表的に示される。
ＭＴＪメモリセルＭＣが行列状に配される。図３におい
ては、一部のＭＴＪメモリセルおよび、これらに対応す
るワード線ＷＬ１，ＷＬ２、ライトディジット線ＷＤＬ
１，ＷＤＬ２、ビット線ＢＬ１〜ＢＬ３およびソース線
ＳＬ１〜ＳＬ３が代表的に示される。
【００６７】ＭＴＪメモリセルＭＣは、図１６で説明し
たのと同様の構成を有し、対応するビット線ＢＬおよび
ソース線ＳＬの間に直列に接続される、トンネル磁気抵
抗素子ＴＭＲおよびアクセストランジスタＡＴＲを含
む。トンネル磁気抵抗素子ＴＭＲは、記憶データに応じ
た方向に磁化されて、Ｈレベル（“１”）およびＬレベ
ル（“０”）のいずれかのデータを記憶する。トンネル
磁気抵抗素子ＴＭＲの電気抵抗は、その記憶データに応
じてＲｍａｘおよびＲｍｉｎのいずれかに設定される。
たのと同様の構成を有し、対応するビット線ＢＬおよび
ソース線ＳＬの間に直列に接続される、トンネル磁気抵
抗素子ＴＭＲおよびアクセストランジスタＡＴＲを含
む。トンネル磁気抵抗素子ＴＭＲは、記憶データに応じ
た方向に磁化されて、Ｈレベル（“１”）およびＬレベ
ル（“０”）のいずれかのデータを記憶する。トンネル
磁気抵抗素子ＴＭＲの電気抵抗は、その記憶データに応
じてＲｍａｘおよびＲｍｉｎのいずれかに設定される。
【００６８】各ソース線ＳＬは、接地電圧ＧＮＤと結合
される。さらに、隣接するソース線同士の間は、抵抗成
分を介して電気的に結合される。このような構成とする
ことにより、各ソース線ＳＬの電圧の浮き上がりを抑え
て、アクセストランジスタＡＴＲのソース電圧を、確実
に接地電圧ＧＮＤとすることができる。
される。さらに、隣接するソース線同士の間は、抵抗成
分を介して電気的に結合される。このような構成とする
ことにより、各ソース線ＳＬの電圧の浮き上がりを抑え
て、アクセストランジスタＡＴＲのソース電圧を、確実
に接地電圧ＧＮＤとすることができる。
【００６９】さらに、各メモリセル列に対応して、コラ
ム選択ゲートＣＳＧおよびコラム選択線ＣＳＬが配置さ
れる。図３においては、ビット線ＢＬ１〜ＢＬ３にそれ
ぞれ対応する、コラム選択線ＣＳＬ１〜ＣＳＬ３と、コ
ラム選択ゲートＣＳＧ１〜ＣＳＧ３が代表的に示されて
いる。各コラム選択線ＣＳＬは、対応するメモリセル列
がコラムアドレスＣＡに応じて選択された場合にＨレベ
ルに活性化される。各コラム選択ゲートＣＳＧは、対応
するコラム選択線がＨレベルに活性化された場合にオン
して、対応するビット線ＢＬと、ノードＮａとを電気的
に結合する。
ム選択ゲートＣＳＧおよびコラム選択線ＣＳＬが配置さ
れる。図３においては、ビット線ＢＬ１〜ＢＬ３にそれ
ぞれ対応する、コラム選択線ＣＳＬ１〜ＣＳＬ３と、コ
ラム選択ゲートＣＳＧ１〜ＣＳＧ３が代表的に示されて
いる。各コラム選択線ＣＳＬは、対応するメモリセル列
がコラムアドレスＣＡに応じて選択された場合にＨレベ
ルに活性化される。各コラム選択ゲートＣＳＧは、対応
するコラム選択線がＨレベルに活性化された場合にオン
して、対応するビット線ＢＬと、ノードＮａとを電気的
に結合する。
【００７０】たとえば、図２に斜線で示された第２行・
第２列に属するＭＴＪメモリセルがアクセス対象に選択
された（以下、アクセス対象に選択されたＭＴＪメモリ
セルを単に「選択メモリセル」とも称する）場合には、
対応するワード線ＷＬ２およびコラム選択線ＣＳＬ２が
Ｈレベルに活性化される。これに応じて、コラム選択ゲ
ートＣＳＧ２および選択メモリセルのアクセストランジ
スタＡＴＲがターンオンして、ノードＮａ〜コラム選択
ゲートＣＳＧ２〜ビット線ＢＬ２〜トンネル磁気抵抗素
子ＴＭＲ〜アクセストランジスタＡＴＲ〜ソース線ＳＬ
２（接地電圧ＧＮＤ）の経路をメモリセル電流Ｉｃｅｌ
ｌが通過する。メモリセル電流Ｉｃｅｌｌ、すなわち選
択メモリセルのアクセス時に通過電流は、対応するトン
ネル磁気抵抗素子ＴＭＲの電気抵抗（ＲｍａｘまたはＲ
ｍｉｎ）、すなわち選択メモリセルの記憶データに応じ
て変化する（Ｉ１またはＩ０）。
第２列に属するＭＴＪメモリセルがアクセス対象に選択
された（以下、アクセス対象に選択されたＭＴＪメモリ
セルを単に「選択メモリセル」とも称する）場合には、
対応するワード線ＷＬ２およびコラム選択線ＣＳＬ２が
Ｈレベルに活性化される。これに応じて、コラム選択ゲ
ートＣＳＧ２および選択メモリセルのアクセストランジ
スタＡＴＲがターンオンして、ノードＮａ〜コラム選択
ゲートＣＳＧ２〜ビット線ＢＬ２〜トンネル磁気抵抗素
子ＴＭＲ〜アクセストランジスタＡＴＲ〜ソース線ＳＬ
２（接地電圧ＧＮＤ）の経路をメモリセル電流Ｉｃｅｌ
ｌが通過する。メモリセル電流Ｉｃｅｌｌ、すなわち選
択メモリセルのアクセス時に通過電流は、対応するトン
ネル磁気抵抗素子ＴＭＲの電気抵抗（ＲｍａｘまたはＲ
ｍｉｎ）、すなわち選択メモリセルの記憶データに応じ
て変化する（Ｉ１またはＩ０）。
【００７１】さらに、図１に示した読出／書込制御回路
３０の一部として、データ読出回路５０および基準電流
発生回路６０が設けられる。
３０の一部として、データ読出回路５０および基準電流
発生回路６０が設けられる。
【００７２】データ読出回路５０は、選択メモリセルを
通過するメモリセル電流ＩｃｅｌｌをノードＮｃに伝達
するための電流伝達回路５０ａと、ノードＮｃおよびＮ
ｄをそれぞれ流れる電流の差を増幅するための電流セン
スアンプ５０ｂと、電流センスアンプ５０ｂの出力に応
じて、読出データＤＡＴを生成する読出データ生成回路
５０ｃとを有する。基準電流発生回路６０は、ノードＮ
ｄに、基準電流Ｉｒを発生させる。
通過するメモリセル電流ＩｃｅｌｌをノードＮｃに伝達
するための電流伝達回路５０ａと、ノードＮｃおよびＮ
ｄをそれぞれ流れる電流の差を増幅するための電流セン
スアンプ５０ｂと、電流センスアンプ５０ｂの出力に応
じて、読出データＤＡＴを生成する読出データ生成回路
５０ｃとを有する。基準電流発生回路６０は、ノードＮ
ｄに、基準電流Ｉｒを発生させる。
【００７３】電流伝達回路５０ａは、選択メモリセルと
接続されたノードＮａの電圧および基準電圧Ｖｒｅｆを
比較する電圧比較器５１と、ノードＮａおよびＮｃの間
に電気的に結合された伝達トランジスタ５２とを有す
る。伝達トランジスタ５２は、ＮチャネルＭＯＳトラン
ジスタで構成され、そのゲートは、電圧比較器５１の出
力を受ける。
接続されたノードＮａの電圧および基準電圧Ｖｒｅｆを
比較する電圧比較器５１と、ノードＮａおよびＮｃの間
に電気的に結合された伝達トランジスタ５２とを有す
る。伝達トランジスタ５２は、ＮチャネルＭＯＳトラン
ジスタで構成され、そのゲートは、電圧比較器５１の出
力を受ける。
【００７４】電流センスアンプ５０ｂは、ノードＮｃお
よびＮｄと電源電圧Ｖｃｃとの間にそれぞれ結合され
る、ＰチャネルＭＯＳトランジスタ５３および５４と、
ノードＮｃおよびＮｄの電圧差を増幅して読出電圧ＶＲ
を生成する主電圧比較器７０とを有する。ＰチャネルＭ
ＯＳトランジスタ５３および５４の各々のゲートはノー
ドＮｄと接続されて、両者はカレントミラーを構成す
る。
よびＮｄと電源電圧Ｖｃｃとの間にそれぞれ結合され
る、ＰチャネルＭＯＳトランジスタ５３および５４と、
ノードＮｃおよびＮｄの電圧差を増幅して読出電圧ＶＲ
を生成する主電圧比較器７０とを有する。ＰチャネルＭ
ＯＳトランジスタ５３および５４の各々のゲートはノー
ドＮｄと接続されて、両者はカレントミラーを構成す
る。
【００７５】読出データ生成回路５０ｃは、主電圧比較
器７０が出力する読出電圧ＶＲおよび基準電圧Ｖｒｅｆ
Ａを比較するための電圧比較器８０と、電圧比較器８０
の出力ノードおよびノードＮｆの間の接続を制御するた
めの接続スイッチ８５と、読出電圧ＶＲおよび基準電圧
ＶｒｅｆＢを比較するための電圧比較器９０と、電圧比
較器８０の出力ノードおよびノードＮｆの間の接続を制
御するための接続スイッチ９５と、ノードＮｆおよびＮ
ｇの電圧差に応じて読出データＤＡＴをノードＮｈに生
成する電圧比較器９８とを有する。
器７０が出力する読出電圧ＶＲおよび基準電圧Ｖｒｅｆ
Ａを比較するための電圧比較器８０と、電圧比較器８０
の出力ノードおよびノードＮｆの間の接続を制御するた
めの接続スイッチ８５と、読出電圧ＶＲおよび基準電圧
ＶｒｅｆＢを比較するための電圧比較器９０と、電圧比
較器８０の出力ノードおよびノードＮｆの間の接続を制
御するための接続スイッチ９５と、ノードＮｆおよびＮ
ｇの電圧差に応じて読出データＤＡＴをノードＮｈに生
成する電圧比較器９８とを有する。
【００７６】電流伝達回路５０ａは、選択メモリセルと
電気的に結合されたノードＮａの電圧を、基準電圧Ｖｒ
ｅｆ近傍に維持するとともに、メモリセル電流Ｉｃｅｌ
ｌを反映したアクセス電流ＩａｃをノードＮｃに生じさ
せる。したがって、アクセス電流Ｉａｃは、選択メモリ
セルの記憶データレベルに応じて、２種類のレベル（Ｉ
０，Ｉ１）を有することになる。
電気的に結合されたノードＮａの電圧を、基準電圧Ｖｒ
ｅｆ近傍に維持するとともに、メモリセル電流Ｉｃｅｌ
ｌを反映したアクセス電流ＩａｃをノードＮｃに生じさ
せる。したがって、アクセス電流Ｉａｃは、選択メモリ
セルの記憶データレベルに応じて、２種類のレベル（Ｉ
０，Ｉ１）を有することになる。
【００７７】基準電流発生回路６０によってノードＮｄ
に流される基準電流Ｉｒは、このようなアクセス電流Ｉ
ａｃの２種類のレベルの中間に設定される。したがっ
て、ノードＮｃおよびＮｄの間には、アクセス電流Ｉａ
ｃおよび基準電流Ｉｒの電流差に応じた電圧差が発生す
る。主電圧比較器７０は、ノードＮｃおよびＮｄの間の
生じた電圧差を増幅して得られる読出電圧ＶＲをノード
Ｎｅに出力する。
に流される基準電流Ｉｒは、このようなアクセス電流Ｉ
ａｃの２種類のレベルの中間に設定される。したがっ
て、ノードＮｃおよびＮｄの間には、アクセス電流Ｉａ
ｃおよび基準電流Ｉｒの電流差に応じた電圧差が発生す
る。主電圧比較器７０は、ノードＮｃおよびＮｄの間の
生じた電圧差を増幅して得られる読出電圧ＶＲをノード
Ｎｅに出力する。
【００７８】データ読出時において、接続スイッチ８５
は、電圧比較器８０の出力ノードをノードＮｆと接続
し、接続スイッチ９５は、電圧比較器９０の出力ノード
をノードＮｇと接続する。この結果、電圧比較器９８
は、電圧比較器８０および９０のそれぞれの出力に応じ
て、読出データＤＡＴをノードＮｈに生成する。
は、電圧比較器８０の出力ノードをノードＮｆと接続
し、接続スイッチ９５は、電圧比較器９０の出力ノード
をノードＮｇと接続する。この結果、電圧比較器９８
は、電圧比較器８０および９０のそれぞれの出力に応じ
て、読出データＤＡＴをノードＮｈに生成する。
【００７９】次に、基準電流発生回路６０の構成につい
て説明する。基準電流発生回路６０は、ダミーメモリセ
ル６１ａおよび６１ｂと、電流伝達回路６０ａを構成す
る電圧比較器６２および伝達トランジスタ６３とを有す
る。
て説明する。基準電流発生回路６０は、ダミーメモリセ
ル６１ａおよび６１ｂと、電流伝達回路６０ａを構成す
る電圧比較器６２および伝達トランジスタ６３とを有す
る。
【００８０】ダミーメモリセル６１ａおよび６１ｂは、
ＭＴＪメモリセルＭＣと同様の構成を有し、ノードＮｂ
と接地電圧ＧＮＤとの間に並列に接続される。ダミーメ
モリセル６１ａは、ノードＮｂと接地電圧ＧＮＤとの間
に直列に接続される、トンネル磁気抵抗素子ＴＭＲｄ０
およびアクセストランジスタＡＴＲｄ０を有する。同様
に、ダミーメモリセル６１ｂは、ノードＮｂと接地電圧
ＧＮＤとの間に直列に接続される、トンネル磁気抵抗素
子ＴＭＲｄ１およびアクセストランジスタＡＴＲｄ１を
有する。
ＭＴＪメモリセルＭＣと同様の構成を有し、ノードＮｂ
と接地電圧ＧＮＤとの間に並列に接続される。ダミーメ
モリセル６１ａは、ノードＮｂと接地電圧ＧＮＤとの間
に直列に接続される、トンネル磁気抵抗素子ＴＭＲｄ０
およびアクセストランジスタＡＴＲｄ０を有する。同様
に、ダミーメモリセル６１ｂは、ノードＮｂと接地電圧
ＧＮＤとの間に直列に接続される、トンネル磁気抵抗素
子ＴＭＲｄ１およびアクセストランジスタＡＴＲｄ１を
有する。
【００８１】トンネル磁気抵抗素子ＴＭＲｄ０およびＴ
ＭＲｄ１は、ＭＴＪメモリセルＭＣ中のトンネル磁気抵
抗素子ＴＭＲと同様に、設計および製作される。同様
に、アクセストランジスタＡＴＲｄ０およびＡＴＲｄ１
の各々は、ＭＴＪメモリセルＭＣ中のアクセストランジ
スタＡＴＲと同様に設計および作製され、各々のゲート
はダミーワード線ＤＲＷＬと接続されている。すなわ
ち、ダミーメモリセル６１ａおよび６１ｂの各々は、Ｍ
ＴＪメモリセルＭＣと同様の構成を有する。さらに、ダ
ミーメモリセル６１ａおよび６１ｂに対してデータ書込
をそれぞれ実行するためのライトディジット線ＷＤＬｄ
０およびＷＤＬｄ１が配置される。
ＭＲｄ１は、ＭＴＪメモリセルＭＣ中のトンネル磁気抵
抗素子ＴＭＲと同様に、設計および製作される。同様
に、アクセストランジスタＡＴＲｄ０およびＡＴＲｄ１
の各々は、ＭＴＪメモリセルＭＣ中のアクセストランジ
スタＡＴＲと同様に設計および作製され、各々のゲート
はダミーワード線ＤＲＷＬと接続されている。すなわ
ち、ダミーメモリセル６１ａおよび６１ｂの各々は、Ｍ
ＴＪメモリセルＭＣと同様の構成を有する。さらに、ダ
ミーメモリセル６１ａおよび６１ｂに対してデータ書込
をそれぞれ実行するためのライトディジット線ＷＤＬｄ
０およびＷＤＬｄ１が配置される。
【００８２】ダミーメモリセル６１ａおよび６１ｂに対
しては、通常のＭＴＪメモリセルと同様のデータ書込が
予め実行されており、トンネル磁気抵抗素子ＴＭＲｄ０
およびＴＭＲｄ１の電気抵抗は、ＲｍｉｎおよびＲｍａ
ｘにそれぞれ設定される。
しては、通常のＭＴＪメモリセルと同様のデータ書込が
予め実行されており、トンネル磁気抵抗素子ＴＭＲｄ０
およびＴＭＲｄ１の電気抵抗は、ＲｍｉｎおよびＲｍａ
ｘにそれぞれ設定される。
【００８３】電圧比較器６２は、ノードＮｂの電圧と基
準電圧Ｖｒｅｆの比較結果を、伝達トランジスタ６３の
ゲートに出力する。伝達トランジスタ６３は、ノードＮ
ｂおよびＮ１との間に電気的に結合されるＮチャネルＭ
ＯＳトランジスタで構成される。
準電圧Ｖｒｅｆの比較結果を、伝達トランジスタ６３の
ゲートに出力する。伝達トランジスタ６３は、ノードＮ
ｂおよびＮ１との間に電気的に結合されるＮチャネルＭ
ＯＳトランジスタで構成される。
【００８４】したがって、ダミーワード線ＤＲＷＬの活
性化に応答して、ノードＮｂには、ダミーメモリセル６
１ａおよび６１ｂを流れる電流の和（Ｉ０＋Ｉ１）が流
される。さらに、電流伝達回路６０ａによって、ノード
Ｎｂの電圧を、選択メモリセルと結合されるノードＮａ
と同様に基準電圧Ｖｒｅｆ近傍に維持するとともに、ノ
ードＮｂを流れる電流（Ｉ０＋Ｉ１）をノードＮ１に伝
達できる。
性化に応答して、ノードＮｂには、ダミーメモリセル６
１ａおよび６１ｂを流れる電流の和（Ｉ０＋Ｉ１）が流
される。さらに、電流伝達回路６０ａによって、ノード
Ｎｂの電圧を、選択メモリセルと結合されるノードＮａ
と同様に基準電圧Ｖｒｅｆ近傍に維持するとともに、ノ
ードＮｂを流れる電流（Ｉ０＋Ｉ１）をノードＮ１に伝
達できる。
【００８５】基準電流発生回路６０は、ノードＮ１を流
れる電流に応じて基準電流Ｉｒを生成するための電流生
成回路６０ｂをさらに含む。電流生成回路６０ｂは、電
源電圧ＶｃｃおよびノードＮ１の間に並列に接続される
ＰチャネルＭＯＳトランジスタ６４および６５と、電源
電圧ＶｃｃおよびノードＮ２の間に電気的に結合される
ＰチャネルＭＯＳトランジスタ６６と、ノードＮｄと接
地電圧ＧＮＤとの間に電気的に結合されるＮチャネルＭ
ＯＳトランジスタ６７と、ノードＮ２と接地電圧ＧＮＤ
との間に電気的に結合されるＮチャネルＭＯＳトランジ
スタ６８とを有する。
れる電流に応じて基準電流Ｉｒを生成するための電流生
成回路６０ｂをさらに含む。電流生成回路６０ｂは、電
源電圧ＶｃｃおよびノードＮ１の間に並列に接続される
ＰチャネルＭＯＳトランジスタ６４および６５と、電源
電圧ＶｃｃおよびノードＮ２の間に電気的に結合される
ＰチャネルＭＯＳトランジスタ６６と、ノードＮｄと接
地電圧ＧＮＤとの間に電気的に結合されるＮチャネルＭ
ＯＳトランジスタ６７と、ノードＮ２と接地電圧ＧＮＤ
との間に電気的に結合されるＮチャネルＭＯＳトランジ
スタ６８とを有する。
【００８６】ＰチャネルＭＯＳトランジスタ６４、６５
および６６の各々のゲートは、ノードＮ１と接続され、
ＮチャネルＭＯＳトランジスタ６７および６８の各々の
ゲートはノードＮ２と結合される。さらに、Ｐチャネル
ＭＯＳトランジスタ６４および６５の電流駆動力の和
は、ＰチャネルＭＯＳトランジスタ６６の電流駆動力の
２倍に設定される。
および６６の各々のゲートは、ノードＮ１と接続され、
ＮチャネルＭＯＳトランジスタ６７および６８の各々の
ゲートはノードＮ２と結合される。さらに、Ｐチャネル
ＭＯＳトランジスタ６４および６５の電流駆動力の和
は、ＰチャネルＭＯＳトランジスタ６６の電流駆動力の
２倍に設定される。
【００８７】このようなカレントミラー構成を有する電
流生成回路６０ｂは、ノードＮ１に伝達された電流量
（Ｉ０＋Ｉ１）の半分の電流量をノードＮｄに生じさせ
る。すなわち、基準電流Ｉｒは、メモリセル電流Ｉｃｅ
ｌｌの２種類のレベルの中間値に相当する（Ｉ０＋Ｉ
１）／２に設定される。したがって、データ読出回路５
０は、アクセス電流Ｉａｃおよび基準電流Ｉｒの比較に
よって、選択メモリセルの記憶データを読出すことがで
きる。
流生成回路６０ｂは、ノードＮ１に伝達された電流量
（Ｉ０＋Ｉ１）の半分の電流量をノードＮｄに生じさせ
る。すなわち、基準電流Ｉｒは、メモリセル電流Ｉｃｅ
ｌｌの２種類のレベルの中間値に相当する（Ｉ０＋Ｉ
１）／２に設定される。したがって、データ読出回路５
０は、アクセス電流Ｉａｃおよび基準電流Ｉｒの比較に
よって、選択メモリセルの記憶データを読出すことがで
きる。
【００８８】基準電流発生回路６０は、さらに、ノード
Ｎ２および接地電圧ＧＮＤの間に電気的に結合されて、
ゲートにイネーブル信号／ＥＮ３を受けるＮチャネルＭ
ＯＳトランジスタ６９を有する。イネーブル信号／ＥＮ
３は、基準電流発生回路６０の動作停止時には、Ｈレベ
ルに非活性化される。この場合には、トランジスタ６９
のオンに応じてノードＮ２が接地電圧ＧＮＤに設定され
て、トランジスタ６７が強制的にオフされるので、基準
電流Ｉｒの供給は停止される。
Ｎ２および接地電圧ＧＮＤの間に電気的に結合されて、
ゲートにイネーブル信号／ＥＮ３を受けるＮチャネルＭ
ＯＳトランジスタ６９を有する。イネーブル信号／ＥＮ
３は、基準電流発生回路６０の動作停止時には、Ｈレベ
ルに非活性化される。この場合には、トランジスタ６９
のオンに応じてノードＮ２が接地電圧ＧＮＤに設定され
て、トランジスタ６７が強制的にオフされるので、基準
電流Ｉｒの供給は停止される。
【００８９】一方、イネーブル信号／ＥＮ３がＬレベル
に活性化されている期間中においては、基準電流発生回
路６０は、上述したような基準電流ＩｒをノードＮｄに
発生させる。
に活性化されている期間中においては、基準電流発生回
路６０は、上述したような基準電流ＩｒをノードＮｄに
発生させる。
【００９０】図４は、データ読出回路５０によるデータ
読出動作を説明する動作波形図である。
読出動作を説明する動作波形図である。
【００９１】図４を参照して、時刻ｔ０においてデータ
読出動作が活性化されると、選択行のワード線ＷＬおよ
びダミーワード線ＤＲＷＬはＨレベルに活性化される。
さらに、図示しないが、同様のタイミングで、選択列の
コラム選択線ＣＳＬがＨレベルに活性化される。
読出動作が活性化されると、選択行のワード線ＷＬおよ
びダミーワード線ＤＲＷＬはＨレベルに活性化される。
さらに、図示しないが、同様のタイミングで、選択列の
コラム選択線ＣＳＬがＨレベルに活性化される。
【００９２】これに応じて、選択メモリセルはノードＮ
ａおよび接地電圧ＧＮＤの間に電気的に結合されるの
で、選択メモリセルの記憶データに応じたメモリセル電
流ＩｃｅｌｌがノードＮａを通過する。同様に、ダミー
メモリセル６１ａおよび６１ｂは、ノードＮｂおよび接
地電圧ＧＮＤの間に並列に電気的に結合されるので、ノ
ードＮｂには、ダミーメモリセル６１ａおよび６１ｂの
それぞれの通過電流の和（Ｉ０＋Ｉ１）が流される。
ａおよび接地電圧ＧＮＤの間に電気的に結合されるの
で、選択メモリセルの記憶データに応じたメモリセル電
流ＩｃｅｌｌがノードＮａを通過する。同様に、ダミー
メモリセル６１ａおよび６１ｂは、ノードＮｂおよび接
地電圧ＧＮＤの間に並列に電気的に結合されるので、ノ
ードＮｂには、ダミーメモリセル６１ａおよび６１ｂの
それぞれの通過電流の和（Ｉ０＋Ｉ１）が流される。
【００９３】しかし、電流伝達回路５０ａおよび６０ａ
によって、ノードＮａおよびＮｂの電圧はほとんど変化
せず、基準電圧Ｖｒｅｆ近傍に維持される。たとえば、
一般的なＭＲＡＭデバイスにおいては、基準電圧Ｖｒｅ
ｆは、トンネル磁気抵抗素子ＴＭＲ内のトンネル膜の動
作信頼性等を考慮して、約０．４Ｖ程度に設定される。
このようにノードＮａおよびＮｂの電圧を一定に維持す
ることにより、トンネル磁気抵抗素子ＴＭＲの電気抵抗
の変動を抑制して、その通過電流が安定化するまでの時
間を短縮して、データ読出の高速化を図ることができ
る。
によって、ノードＮａおよびＮｂの電圧はほとんど変化
せず、基準電圧Ｖｒｅｆ近傍に維持される。たとえば、
一般的なＭＲＡＭデバイスにおいては、基準電圧Ｖｒｅ
ｆは、トンネル磁気抵抗素子ＴＭＲ内のトンネル膜の動
作信頼性等を考慮して、約０．４Ｖ程度に設定される。
このようにノードＮａおよびＮｂの電圧を一定に維持す
ることにより、トンネル磁気抵抗素子ＴＭＲの電気抵抗
の変動を抑制して、その通過電流が安定化するまでの時
間を短縮して、データ読出の高速化を図ることができ
る。
【００９４】ノードＮｃには、電流伝達回路５０ａによ
って、選択メモリセルの記憶データレベルに応じたアク
セス電流Ｉａｃ（Ｉ０，Ｉ１）が流される。一方、ノー
ドＮｄには、電流伝達回路６０ａによって、基準電流Ｉ
ｒ（Ｉｒ＝（Ｉ０＋Ｉ１）／２）が流される。したがっ
て、ノードＮｃおよびＮｄの間には、選択メモリセルの
記憶データレベルに応じた電圧差が生じる。たとえば、
選択メモリセルの記憶データがＨレベル（電気抵抗Ｒｍ
ａｘ）である場合には、ノードＮｃの電圧はノードＮｄ
の電圧よりも高くなる。
って、選択メモリセルの記憶データレベルに応じたアク
セス電流Ｉａｃ（Ｉ０，Ｉ１）が流される。一方、ノー
ドＮｄには、電流伝達回路６０ａによって、基準電流Ｉ
ｒ（Ｉｒ＝（Ｉ０＋Ｉ１）／２）が流される。したがっ
て、ノードＮｃおよびＮｄの間には、選択メモリセルの
記憶データレベルに応じた電圧差が生じる。たとえば、
選択メモリセルの記憶データがＨレベル（電気抵抗Ｒｍ
ａｘ）である場合には、ノードＮｃの電圧はノードＮｄ
の電圧よりも高くなる。
【００９５】主電圧比較器７０は、このようにして生じ
たノードＮｃおよびＮｄの間の電圧差を増幅した読出電
圧ＶＲをノードＮｅに生成する。主電圧比較器７０から
の読出電圧ＶＲは、電圧比較器８０および９０によっ
て、基準電圧ＶｒｅｆＡおよびＶｒｅｆＢと比較され
る。
たノードＮｃおよびＮｄの間の電圧差を増幅した読出電
圧ＶＲをノードＮｅに生成する。主電圧比較器７０から
の読出電圧ＶＲは、電圧比較器８０および９０によっ
て、基準電圧ＶｒｅｆＡおよびＶｒｅｆＢと比較され
る。
【００９６】電圧比較器９８は、所定タイミングにおけ
る電圧比較器８０および９０の不完全な振幅での出力を
ラッチする。さらに、電圧比較器９８は、ラッチしたこ
れらの出力をフル振幅レベルまで増幅して、ノードＮｈ
の電圧を電源電圧Ｖｃｃおよび接地電圧ＧＮＤのいずれ
かに、すなわち読出データＤＡＴをＨレベルおよびＬレ
ベルのいずれかに設定する。このように、時刻ｔ０〜ｔ
１間のデータ読出動作においては、選択メモリセルの記
憶データに応じて、Ｈレベルの読出データＤＡＴが生成
される。
る電圧比較器８０および９０の不完全な振幅での出力を
ラッチする。さらに、電圧比較器９８は、ラッチしたこ
れらの出力をフル振幅レベルまで増幅して、ノードＮｈ
の電圧を電源電圧Ｖｃｃおよび接地電圧ＧＮＤのいずれ
かに、すなわち読出データＤＡＴをＨレベルおよびＬレ
ベルのいずれかに設定する。このように、時刻ｔ０〜ｔ
１間のデータ読出動作においては、選択メモリセルの記
憶データに応じて、Ｈレベルの読出データＤＡＴが生成
される。
【００９７】一方、時刻ｔ２〜ｔ３間においては、選択
メモリセルの記憶データがＬレベルである場合の動作波
形が示される。この場合においては、ノードＮａ〜Ｎｈ
にそれぞれ生じる電圧変化は、時刻ｔ０〜ｔ１間のデー
タ読出動作とは反対の極性を有する。そして、最終的に
は、Ｌレベル（接地電圧ＧＮＤ）の読出データＤＡＴが
ノードＮｈに生成される。
メモリセルの記憶データがＬレベルである場合の動作波
形が示される。この場合においては、ノードＮａ〜Ｎｈ
にそれぞれ生じる電圧変化は、時刻ｔ０〜ｔ１間のデー
タ読出動作とは反対の極性を有する。そして、最終的に
は、Ｌレベル（接地電圧ＧＮＤ）の読出データＤＡＴが
ノードＮｈに生成される。
【００９８】次に、電流センスアンプ５０ｂのオフセッ
トを評価および調整するための構成について説明する。
トを評価および調整するための構成について説明する。
【００９９】データ読出動作の非活性時における読出電
圧ＶＲは、電流センスアンプ５０ｂのオフセットに応じ
たレベルとなる。したがって、データ読出動作の非活性
時における読出電圧ＶＲのレベルを「オフセット電圧Ｖ
ｏｓ」とも称する。
圧ＶＲは、電流センスアンプ５０ｂのオフセットに応じ
たレベルとなる。したがって、データ読出動作の非活性
時における読出電圧ＶＲのレベルを「オフセット電圧Ｖ
ｏｓ」とも称する。
【０１００】既に説明したように、アクセス電流Ｉａｃ
（メモリセル電流Ｉｃｅｌｌ）と基準電流Ｉｒとの電流
差は、マイクロアンペア（μＡ）オーダであるため、デ
ータ読出精度を確保するためには、電流センスアンプ５
０ｂのオフセットを所定レベル以下に抑制する必要があ
る。理想的な状態、すなわちオフセットが存在しない場
合には、オフセット電圧Ｖｏｓは、一定の固定的な中間
電圧となる。電圧比較器８０および９０における基準電
圧ＶｒｅｆＡおよびＶｒｅｆＢは、この中間電圧を挟ん
だ近接したレベルに、オフセット許容範囲に対応させて
それぞれ設定される。
（メモリセル電流Ｉｃｅｌｌ）と基準電流Ｉｒとの電流
差は、マイクロアンペア（μＡ）オーダであるため、デ
ータ読出精度を確保するためには、電流センスアンプ５
０ｂのオフセットを所定レベル以下に抑制する必要があ
る。理想的な状態、すなわちオフセットが存在しない場
合には、オフセット電圧Ｖｏｓは、一定の固定的な中間
電圧となる。電圧比較器８０および９０における基準電
圧ＶｒｅｆＡおよびＶｒｅｆＢは、この中間電圧を挟ん
だ近接したレベルに、オフセット許容範囲に対応させて
それぞれ設定される。
【０１０１】以下においては、これらの基準電圧Ｖｒｅ
ｆＡ，ＶｒｅｆＢを、電流伝達回路５０ａ，６０ａにお
ける基準電圧Ｖｒｅｆと区別するために、オフセット基
準電圧ＶｒｅｆＡ，ＶｒｅｆＢとも称する。
ｆＡ，ＶｒｅｆＢを、電流伝達回路５０ａ，６０ａにお
ける基準電圧Ｖｒｅｆと区別するために、オフセット基
準電圧ＶｒｅｆＡ，ＶｒｅｆＢとも称する。
【０１０２】言換えれば、電流センスアンプ５０ｂのオ
フセットが許容範囲内である場合には、データ読出非活
性時（ワード線ＷＬ非活性時）におけるオフセット電圧
Ｖｏｓは、オフセット基準電圧ＶｒｅｆＡおよびＶｒｅ
ｆＢの間に位置することになる。
フセットが許容範囲内である場合には、データ読出非活
性時（ワード線ＷＬ非活性時）におけるオフセット電圧
Ｖｏｓは、オフセット基準電圧ＶｒｅｆＡおよびＶｒｅ
ｆＢの間に位置することになる。
【０１０３】再び図１を参照して、実施の形態１に従う
構成においては、オフセット調整のためのテストモード
に用いられる、テスト電流供給回路１００および、電流
切換回路１２０および１３０がさらに配置される。
構成においては、オフセット調整のためのテストモード
に用いられる、テスト電流供給回路１００および、電流
切換回路１２０および１３０がさらに配置される。
【０１０４】テスト電流供給回路１００は、外部から電
気的にコンタクト可能なパッド１０２と、パッド１０２
の印加電圧に応じた一定電流を生じさせるための定電流
発生回路１０５と、定電流発生回路１０５および接地電
圧ＧＮＤの間に電気的に結合されるＮチャネルＭＯＳト
ランジスタ１１０とを有する。
気的にコンタクト可能なパッド１０２と、パッド１０２
の印加電圧に応じた一定電流を生じさせるための定電流
発生回路１０５と、定電流発生回路１０５および接地電
圧ＧＮＤの間に電気的に結合されるＮチャネルＭＯＳト
ランジスタ１１０とを有する。
【０１０５】電流切換回路１２０は、ノードＮｃおよび
接地電圧ＧＮＤの間に直列に制御されるＮチャネルＭＯ
Ｓトランジスタ１２２および１２５を有する。電流切換
回路１３０は、ノードＮｄおよび接地電圧ＧＮＤの間に
直列に制御されるＮチャネルＭＯＳトランジスタ１３２
および１３５を有する。トランジスタ１１０、１１２お
よび１３２の各ゲートは、トランジスタ１１０および定
電流発生回路１０５の接続ノードと結合される。さら
に、トランジスタ１２５および１３５のゲートには、イ
ネーブル信号ＥＮ４およびＥＮ５がそれぞれ入力され
る。データ読出動作時には、イネーブル信号ＥＮ４およ
びＥＮ５はＬレベルに非活性化されるので、電流切換回
路１２０および１３０は、テスト電流供給回路１００と
ノードＮｃおよびＮｄとの間を切離す。
接地電圧ＧＮＤの間に直列に制御されるＮチャネルＭＯ
Ｓトランジスタ１２２および１２５を有する。電流切換
回路１３０は、ノードＮｄおよび接地電圧ＧＮＤの間に
直列に制御されるＮチャネルＭＯＳトランジスタ１３２
および１３５を有する。トランジスタ１１０、１１２お
よび１３２の各ゲートは、トランジスタ１１０および定
電流発生回路１０５の接続ノードと結合される。さら
に、トランジスタ１２５および１３５のゲートには、イ
ネーブル信号ＥＮ４およびＥＮ５がそれぞれ入力され
る。データ読出動作時には、イネーブル信号ＥＮ４およ
びＥＮ５はＬレベルに非活性化されるので、電流切換回
路１２０および１３０は、テスト電流供給回路１００と
ノードＮｃおよびＮｄとの間を切離す。
【０１０６】図５は、実施の形態１に従うテストモード
の第１のテスト状態におけるデータ読出回路系の動作を
説明する回路図である。
の第１のテスト状態におけるデータ読出回路系の動作を
説明する回路図である。
【０１０７】図５を参照して、実施の形態１に従うテス
トモードにおいては、イネーブル信号ＥＮ４およびＥＮ
５がＨレベルに活性化されて、トランジスタ１２５およ
び１３５の各々はターンオンする。これにより、パッド
１０２への印加電圧に応じてテスト電流Ｉｔが、電流切
換回路１２０および１３０によって、ノードＮｃおよび
Ｎｄにそれぞれ伝達される。
トモードにおいては、イネーブル信号ＥＮ４およびＥＮ
５がＨレベルに活性化されて、トランジスタ１２５およ
び１３５の各々はターンオンする。これにより、パッド
１０２への印加電圧に応じてテスト電流Ｉｔが、電流切
換回路１２０および１３０によって、ノードＮｃおよび
Ｎｄにそれぞれ伝達される。
【０１０８】一方、イネーブル信号ＥＮ１、ＥＮ２およ
び／ＥＮ３の各々は、非活性化される。これに応じて、
電圧比較器５１および６２の動作は停止され、かつ、基
準電流発生回路６０による基準電流Ｉｒの供給は停止さ
れる。同様に、電流伝達回路５０ａによるノードＮｃに
対するアクセス電流Ｉａｃの伝達も行なわれない。した
がって、テストモードにおいては、ノードＮｃおよびＮ
ｄのそれぞれに対して、同一のテスト電流Ｉｔのみが供
給される。このように、実施の形態１に従うテストモー
ドにおいては、ノードＮｃおよびＮｄの電流差がない状
態で、主電圧比較器７０のオフセットが評価される。
び／ＥＮ３の各々は、非活性化される。これに応じて、
電圧比較器５１および６２の動作は停止され、かつ、基
準電流発生回路６０による基準電流Ｉｒの供給は停止さ
れる。同様に、電流伝達回路５０ａによるノードＮｃに
対するアクセス電流Ｉａｃの伝達も行なわれない。した
がって、テストモードにおいては、ノードＮｃおよびＮ
ｄのそれぞれに対して、同一のテスト電流Ｉｔのみが供
給される。このように、実施の形態１に従うテストモー
ドにおいては、ノードＮｃおよびＮｄの電流差がない状
態で、主電圧比較器７０のオフセットが評価される。
【０１０９】図５に示されるように、実施の形態１に従
うテストモードの第１のテスト状態においては、イネー
ブル信号ＥＮ６およびＥＮ７は、接続スイッチ８５が電
圧比較器８０の出力ノードとノードＮｆとを接続し、か
つ、接続スイッチ９５が電圧比較器９０の出力ノードを
開放状態とするように設定される。これにより、図５に
示された第１のテスト状態においては、ノードＮｅの電
圧、すなわちオフセット電圧Ｖｏｓが、オフセット基準
電圧ＶｒｅｆＡを超えているかどうかの判定を、読出デ
ータ生成回路５０ｃから出力される読出データＤＡＴに
よって行なうことができる。
うテストモードの第１のテスト状態においては、イネー
ブル信号ＥＮ６およびＥＮ７は、接続スイッチ８５が電
圧比較器８０の出力ノードとノードＮｆとを接続し、か
つ、接続スイッチ９５が電圧比較器９０の出力ノードを
開放状態とするように設定される。これにより、図５に
示された第１のテスト状態においては、ノードＮｅの電
圧、すなわちオフセット電圧Ｖｏｓが、オフセット基準
電圧ＶｒｅｆＡを超えているかどうかの判定を、読出デ
ータ生成回路５０ｃから出力される読出データＤＡＴに
よって行なうことができる。
【０１１０】図６は、実施の形態１に従うテストモード
の第２のテスト状態におけるデータ読出回路系の動作を
説明する回路図である。
の第２のテスト状態におけるデータ読出回路系の動作を
説明する回路図である。
【０１１１】図６を図５と比較して、実施の形態１に従
うテストモードの第２のテスト状態時においては、イネ
ーブル信号ＥＮ６およびＥＮ７の設定が変更されて、接
続スイッチ８５によって電圧比較器８０の出力ノードが
開放状態とされる一方で、接続スイッチ９５によって電
圧比較器９０の出力ノードがノードＮｇと接続される。
データ読出回路系のその他の部分については、図５と同
様の状態に設定される。
うテストモードの第２のテスト状態時においては、イネ
ーブル信号ＥＮ６およびＥＮ７の設定が変更されて、接
続スイッチ８５によって電圧比較器８０の出力ノードが
開放状態とされる一方で、接続スイッチ９５によって電
圧比較器９０の出力ノードがノードＮｇと接続される。
データ読出回路系のその他の部分については、図５と同
様の状態に設定される。
【０１１２】したがって、第２のテスト状態において
は、オフセット電圧Ｖｏｓが基準電圧ＶｒｅｆＢを下回
っているかどうかが、読出データ生成回路５０ｃから出
力される読出データＤＡＴによって判定される。
は、オフセット電圧Ｖｏｓが基準電圧ＶｒｅｆＢを下回
っているかどうかが、読出データ生成回路５０ｃから出
力される読出データＤＡＴによって判定される。
【０１１３】したがって、図５に示した第１のテスト状
態と、図６に示した第２のテスト状態とを繰返すことに
よって、ノードＮｅに生成されるオフセット電圧Ｖｏｓ
がオフセット基準電圧ＶｒｅｆＡおよびＶｒｅｆＢの間
に収まっているか、すなわち電流センスアンプ５０ｂ単
独のオフセットが所定範囲内に収まっているかどうかの
みを抽出して評価することができる。すなわち、実施の
形態１に従うテストモードにおいては、読出データ生成
回路５０ｃは、電流センスアンプ５０ｂ単独のオフセッ
トを評価する機能を有する。
態と、図６に示した第２のテスト状態とを繰返すことに
よって、ノードＮｅに生成されるオフセット電圧Ｖｏｓ
がオフセット基準電圧ＶｒｅｆＡおよびＶｒｅｆＢの間
に収まっているか、すなわち電流センスアンプ５０ｂ単
独のオフセットが所定範囲内に収まっているかどうかの
みを抽出して評価することができる。すなわち、実施の
形態１に従うテストモードにおいては、読出データ生成
回路５０ｃは、電流センスアンプ５０ｂ単独のオフセッ
トを評価する機能を有する。
【０１１４】設計段階においては、電流センスアンプ５
０ｂのオフセットは、所定範囲内に入るように設定され
ているが、ＭＲＡＭデバイスの製造プロセスにおけるば
らつきの影響等を受けて、ノードＮｃおよびＮｄに同一
電流が流された場合にも、オフセットが生じる場合があ
る。このようなオフセットが存在した状態では、ノード
ＮｃおよびＮｄの間における微小電流差を正しく増幅し
て、正確なデータ読出動作を実行することが困難とな
る。電流センスアンプ５０ｂのオフセットは、主に、ノ
ードＮｃおよびＮｄの電圧を比較するための主電圧比較
器７０のオフセットによって調整できる。
０ｂのオフセットは、所定範囲内に入るように設定され
ているが、ＭＲＡＭデバイスの製造プロセスにおけるば
らつきの影響等を受けて、ノードＮｃおよびＮｄに同一
電流が流された場合にも、オフセットが生じる場合があ
る。このようなオフセットが存在した状態では、ノード
ＮｃおよびＮｄの間における微小電流差を正しく増幅し
て、正確なデータ読出動作を実行することが困難とな
る。電流センスアンプ５０ｂのオフセットは、主に、ノ
ードＮｃおよびＮｄの電圧を比較するための主電圧比較
器７０のオフセットによって調整できる。
【０１１５】したがって、以下においては、主電圧比較
器７０のオフセットを調整するための構成について説明
する。
器７０のオフセットを調整するための構成について説明
する。
【０１１６】図７は、主電圧比較器７０の構成および電
流センスアンプ５０ｂのオフセットを調整するための構
成を示す回路図である。
流センスアンプ５０ｂのオフセットを調整するための構
成を示す回路図である。
【０１１７】図７を参照して、主電圧比較器７０は、電
源電圧ＶｃｃおよびノードＮｅの間に電気的に結合され
るＰチャネルＭＯＳトランジスタ７１と、電源電圧Ｖｃ
ｃおよびノードＮ３の間に電気的に結合されるＰチャネ
ルＭＯＳトランジスタ７２と、ノードＮｄの入力インピ
ーダンスを調整するためのインピーダンス調整回路７０
ａと、ノードＮｃの入力インピーダンスを調整するため
のインピーダンス調整回路７０ｂとを含む。
源電圧ＶｃｃおよびノードＮｅの間に電気的に結合され
るＰチャネルＭＯＳトランジスタ７１と、電源電圧Ｖｃ
ｃおよびノードＮ３の間に電気的に結合されるＰチャネ
ルＭＯＳトランジスタ７２と、ノードＮｄの入力インピ
ーダンスを調整するためのインピーダンス調整回路７０
ａと、ノードＮｃの入力インピーダンスを調整するため
のインピーダンス調整回路７０ｂとを含む。
【０１１８】インピーダンス調整回路７０ａは、ノード
Ｎｄと接続されたゲートを有するＮチャネルＭＯＳトラ
ンジスタ７３ａ，７３ｂ，７３ｃ，７３ｄ，７５と、制
御信号ＴＳ１ａ〜ＴＳ１ｄをそれぞれゲートに受けるＮ
チャネルＭＯＳトランジスタ７４ａ，７４ｂ，７４ｃ，
７４ｄとを有する。トランジスタ７５は、ノードＮ３と
接地電圧ＧＮＤとの間に電気的に結合される。トランジ
スタ７３ａおよび７４ａは、ノードＮ３と接地電圧ＧＮ
Ｄとの間に直列に接続される。同様に、トランジスタ７
３ｂおよび７４ｂはノードＮ３および接地電圧ＧＮＤの
間に直列に接続され、トランジスタ７３ｃおよび７４ｃ
はノードＮ３および接地電圧ＧＮＤの間に直列に接続さ
れ、トランジスタ７３ｄおよび７４ｄはノードＮ３およ
び接地電圧ＧＮＤの間の直列に接続される。
Ｎｄと接続されたゲートを有するＮチャネルＭＯＳトラ
ンジスタ７３ａ，７３ｂ，７３ｃ，７３ｄ，７５と、制
御信号ＴＳ１ａ〜ＴＳ１ｄをそれぞれゲートに受けるＮ
チャネルＭＯＳトランジスタ７４ａ，７４ｂ，７４ｃ，
７４ｄとを有する。トランジスタ７５は、ノードＮ３と
接地電圧ＧＮＤとの間に電気的に結合される。トランジ
スタ７３ａおよび７４ａは、ノードＮ３と接地電圧ＧＮ
Ｄとの間に直列に接続される。同様に、トランジスタ７
３ｂおよび７４ｂはノードＮ３および接地電圧ＧＮＤの
間に直列に接続され、トランジスタ７３ｃおよび７４ｃ
はノードＮ３および接地電圧ＧＮＤの間に直列に接続さ
れ、トランジスタ７３ｄおよび７４ｄはノードＮ３およ
び接地電圧ＧＮＤの間の直列に接続される。
【０１１９】インピーダンス調整回路７０ｂは、ノード
Ｎｃと接続されたゲートを有するＮチャネルＭＯＳトラ
ンジスタ７６ａ，７６ｂ，７６ｃ，７６ｄ，７８と、制
御信号ＴＳ２ａ〜ＴＳ２ｄをそれぞれゲートに受けるＮ
チャネルＭＯＳトランジスタ７７ａ，７７ｂ，７７ｃ，
７７ｄとを有する。トランジスタ７５は、ノードＮ３と
接地電圧ＧＮＤとの間に電気的に結合される。トランジ
スタ７６ａおよび７７ａは、ノードＮｅと接地電圧ＧＮ
Ｄとの間に直列に接続される。同様に、トランジスタ７
６ｂおよび７７ｂはノードＮｅおよび接地電圧ＧＮＤの
間に直列に接続され、トランジスタ７６ｃおよび７７ｃ
はノードＮｅおよび接地電圧ＧＮＤの間に直列に接続さ
れ、トランジスタ７６ｄおよび７７ｄはノードＮｅおよ
び接地電圧ＧＮＤの間の直列に接続される。
Ｎｃと接続されたゲートを有するＮチャネルＭＯＳトラ
ンジスタ７６ａ，７６ｂ，７６ｃ，７６ｄ，７８と、制
御信号ＴＳ２ａ〜ＴＳ２ｄをそれぞれゲートに受けるＮ
チャネルＭＯＳトランジスタ７７ａ，７７ｂ，７７ｃ，
７７ｄとを有する。トランジスタ７５は、ノードＮ３と
接地電圧ＧＮＤとの間に電気的に結合される。トランジ
スタ７６ａおよび７７ａは、ノードＮｅと接地電圧ＧＮ
Ｄとの間に直列に接続される。同様に、トランジスタ７
６ｂおよび７７ｂはノードＮｅおよび接地電圧ＧＮＤの
間に直列に接続され、トランジスタ７６ｃおよび７７ｃ
はノードＮｅおよび接地電圧ＧＮＤの間に直列に接続さ
れ、トランジスタ７６ｄおよび７７ｄはノードＮｅおよ
び接地電圧ＧＮＤの間の直列に接続される。
【０１２０】デコーダ１５０は、テストモード時に外部
から入力されるテストアドレスＴＡに応じて、制御信号
ＴＳ１ａ〜ＴＳ１ｄ，ＴＳ２ａ〜ＴＳ２ｄを生成する。
セレクタ回路１６０は、テストモード時には、デコーダ
１５０によって生成された制御信号ＴＳ１ａ〜ＴＳ１
ｄ，ＴＳ２ａ〜ＴＳ２ｄを主電圧比較器７０へ伝達す
る。
から入力されるテストアドレスＴＡに応じて、制御信号
ＴＳ１ａ〜ＴＳ１ｄ，ＴＳ２ａ〜ＴＳ２ｄを生成する。
セレクタ回路１６０は、テストモード時には、デコーダ
１５０によって生成された制御信号ＴＳ１ａ〜ＴＳ１
ｄ，ＴＳ２ａ〜ＴＳ２ｄを主電圧比較器７０へ伝達す
る。
【０１２１】主電圧比較器７０において、ＰチャネルＭ
ＯＳトランジスタ７１および７２はカレントミラーを構
成する。したがって、ノードＮｅを流れる電流Ｉｃは、
ノードＮｃの電圧および、制御信号ＴＳ２ａ〜ＴＳ２ｄ
に応じたトランジスタ７７ａ〜７７ｄのオン個数によっ
て決定される。同様に、ノードＮ３を流れる電流Ｉｄ
は、ノードＮｄの電圧および、制御信号ＴＳ１ａ〜ＴＳ
１ｄに応じたトランジスタ７４ａ〜７４ｄのオン個数に
よって決定される。
ＯＳトランジスタ７１および７２はカレントミラーを構
成する。したがって、ノードＮｅを流れる電流Ｉｃは、
ノードＮｃの電圧および、制御信号ＴＳ２ａ〜ＴＳ２ｄ
に応じたトランジスタ７７ａ〜７７ｄのオン個数によっ
て決定される。同様に、ノードＮ３を流れる電流Ｉｄ
は、ノードＮｄの電圧および、制御信号ＴＳ１ａ〜ＴＳ
１ｄに応じたトランジスタ７４ａ〜７４ｄのオン個数に
よって決定される。
【０１２２】すなわち、インピーダンス調整回路７０ａ
は、制御信号ＴＳ１ａ〜ＴＳ１ｄに応じて、ノードＮｄ
に対応する主電圧比較器７０の内部インピーダンスを調
整することができる。同様に、インピーダンス調整回路
７０ｂは、制御信号ＴＳ２ａ〜ＴＳ２ｄに応じて、ノー
ドＮｃに対応する主電圧比較器７０の内部インピーダン
スを調整することができる。具体的には、ＮチャネルＭ
ＯＳトランジスタのオン個数がより多い方のノードにお
いて、内部インピーダンスが低くなる。この結果、制御
信号ＴＳ１ａ〜ＴＳ１ｄ，ＴＳ２ａ〜ＴＳ２ｄに応じ
て、ノードＮｄおよびＮｃの入力インピーダンスが調整
される。
は、制御信号ＴＳ１ａ〜ＴＳ１ｄに応じて、ノードＮｄ
に対応する主電圧比較器７０の内部インピーダンスを調
整することができる。同様に、インピーダンス調整回路
７０ｂは、制御信号ＴＳ２ａ〜ＴＳ２ｄに応じて、ノー
ドＮｃに対応する主電圧比較器７０の内部インピーダン
スを調整することができる。具体的には、ＮチャネルＭ
ＯＳトランジスタのオン個数がより多い方のノードにお
いて、内部インピーダンスが低くなる。この結果、制御
信号ＴＳ１ａ〜ＴＳ１ｄ，ＴＳ２ａ〜ＴＳ２ｄに応じ
て、ノードＮｄおよびＮｃの入力インピーダンスが調整
される。
【０１２３】実施の形態１に従うテストモードでは、ノ
ードＮｃおよびＮｄに同一電流が供給された下で、外部
から入力されたテストアドレスＴＡに応じた制御信号Ｔ
Ｓ１ａ〜ＴＳ１ｄおよびＴＳ２ａ〜ＴＳ２ｄによって、
主電圧比較器７０の内部インピーダンスのバランスが設
定される。さらに、図５および図６にそれぞれ示した第
１のテスト状態および第２のテスト状態を繰返すことに
よって、当該テストアドレスＴＡに対応する主電圧比較
器７０の内部インピーダンスのバランスによって、主電
圧比較器７０のオフセットが許容範囲内に収まっている
かどうかを評価する動作テストが実行される。ノードＮ
ｅの電圧、すなわちオフセット電圧Ｖｏｓが所定範囲内
（ＶｒｅｆＢ＜Ｖｏｓ＜ＶｒｅｆＡ）に収まっていない
場合には、テストアドレスＴＡを変更して、オフセット
電圧Ｖｏｓが所定範囲内に収まる状態が実現されるま
で、動作テストが再実行される。
ードＮｃおよびＮｄに同一電流が供給された下で、外部
から入力されたテストアドレスＴＡに応じた制御信号Ｔ
Ｓ１ａ〜ＴＳ１ｄおよびＴＳ２ａ〜ＴＳ２ｄによって、
主電圧比較器７０の内部インピーダンスのバランスが設
定される。さらに、図５および図６にそれぞれ示した第
１のテスト状態および第２のテスト状態を繰返すことに
よって、当該テストアドレスＴＡに対応する主電圧比較
器７０の内部インピーダンスのバランスによって、主電
圧比較器７０のオフセットが許容範囲内に収まっている
かどうかを評価する動作テストが実行される。ノードＮ
ｅの電圧、すなわちオフセット電圧Ｖｏｓが所定範囲内
（ＶｒｅｆＢ＜Ｖｏｓ＜ＶｒｅｆＡ）に収まっていない
場合には、テストアドレスＴＡを変更して、オフセット
電圧Ｖｏｓが所定範囲内に収まる状態が実現されるま
で、動作テストが再実行される。
【０１２４】動作テストによって、主電圧比較器７０の
オフセットを許容範囲内に調整できるテストアドレスＴ
Ａの組合せが得られた場合、すなわち制御信号ＴＳ１ａ
〜ＴＳ１ｄ，ＴＳ２ａ〜ＴＳ２ｄの調整が完了した場合
には、調整された制御信号ＴＳ１ａ〜ＴＳ１ｄ，ＴＳ２
ａ〜ＴＳ２ｄをプログラム回路１７０に記憶させる。プ
ログラム回路１７０は、たとえばリード・オンリ・メモ
リ（ＲＯＭ）で構成される。
オフセットを許容範囲内に調整できるテストアドレスＴ
Ａの組合せが得られた場合、すなわち制御信号ＴＳ１ａ
〜ＴＳ１ｄ，ＴＳ２ａ〜ＴＳ２ｄの調整が完了した場合
には、調整された制御信号ＴＳ１ａ〜ＴＳ１ｄ，ＴＳ２
ａ〜ＴＳ２ｄをプログラム回路１７０に記憶させる。プ
ログラム回路１７０は、たとえばリード・オンリ・メモ
リ（ＲＯＭ）で構成される。
【０１２５】通常動作時には、セレクタ回路１６０は、
プログラム回路１７０に記憶された制御信号ＴＳ１ａ〜
ＴＳ１ｄ，ＴＳ２ａ〜ＴＳ２ｄを主電圧比較器７０へ伝
達する。したがって、通常動作時においては、プログラ
ム回路１７０に記憶された調整後の制御信号ＴＳ１ａ〜
ＴＳ１ｄ，ＴＳ２ａ〜ＴＳ２ｄに応じて、主電圧比較器
７０のオフセットが許容範囲内に抑制された状態下で、
データ読出動作が実効される。
プログラム回路１７０に記憶された制御信号ＴＳ１ａ〜
ＴＳ１ｄ，ＴＳ２ａ〜ＴＳ２ｄを主電圧比較器７０へ伝
達する。したがって、通常動作時においては、プログラ
ム回路１７０に記憶された調整後の制御信号ＴＳ１ａ〜
ＴＳ１ｄ，ＴＳ２ａ〜ＴＳ２ｄに応じて、主電圧比較器
７０のオフセットが許容範囲内に抑制された状態下で、
データ読出動作が実効される。
【０１２６】このように、実施の形態１に従う構成によ
れば、電圧比較器の内部インピーダンスのバランス調整
によって、選択メモリセルの通過電流と基準電流との電
流差を抽出するための電流センスアンプのオフセットを
精密に調整することができる。この結果、微小な電流差
を検出して正確なデータ読出を実行することができる。
れば、電圧比較器の内部インピーダンスのバランス調整
によって、選択メモリセルの通過電流と基準電流との電
流差を抽出するための電流センスアンプのオフセットを
精密に調整することができる。この結果、微小な電流差
を検出して正確なデータ読出を実行することができる。
【０１２７】なお、実施の形態１においては、主電圧比
較器７０の内部インピーダンス調整による電流センスア
ンプのオフセット調整を、専用のテストモードを設けて
実行する構成について説明した。しかし、このようなテ
ストモードは、たとえば電源投入時などに、自己試験的
に自動的に起動される構成としてもよい。その場合に
は、調整された制御信号ＴＳ１ａ〜ＴＳ１ｄ，ＴＳ２ａ
〜ＴＳ２ｄを記憶するためのプログラム回路１７０は、
不揮発的なデータ記憶が不要となるので、電源投入期間
中にデータ保持を行なうラッチ回路等のレジスタによっ
て構成することができる。
較器７０の内部インピーダンス調整による電流センスア
ンプのオフセット調整を、専用のテストモードを設けて
実行する構成について説明した。しかし、このようなテ
ストモードは、たとえば電源投入時などに、自己試験的
に自動的に起動される構成としてもよい。その場合に
は、調整された制御信号ＴＳ１ａ〜ＴＳ１ｄ，ＴＳ２ａ
〜ＴＳ２ｄを記憶するためのプログラム回路１７０は、
不揮発的なデータ記憶が不要となるので、電源投入期間
中にデータ保持を行なうラッチ回路等のレジスタによっ
て構成することができる。
【０１２８】また、図７においては、４つずつの制御信
号ＴＳ１ａ〜ＴＳ１ｄ，ＴＳ２ａ〜ＴＳ２ｄを用いてオ
フセット調整を行なう構成を示したが、制御信号の数は
任意に設定可能である。すなわち、図７の構成におい
て、トランジスタ７３ａ〜７３ｄ，７４ａ７４ｄ，７６
ａ〜７６ｄ，７７ａ〜７７ｄに相当するトランジスタ群
は、制御信号の数に応じた個数ずつ配置すればよい。
号ＴＳ１ａ〜ＴＳ１ｄ，ＴＳ２ａ〜ＴＳ２ｄを用いてオ
フセット調整を行なう構成を示したが、制御信号の数は
任意に設定可能である。すなわち、図７の構成におい
て、トランジスタ７３ａ〜７３ｄ，７４ａ７４ｄ，７６
ａ〜７６ｄ，７７ａ〜７７ｄに相当するトランジスタ群
は、制御信号の数に応じた個数ずつ配置すればよい。
【０１２９】［実施の形態２］実施の形態２において
は、ＭＴＪメモリセルの製造ばらつきに追随して基準電
流Ｉｒを調節するためのテストモードの構成について説
明する。
は、ＭＴＪメモリセルの製造ばらつきに追随して基準電
流Ｉｒを調節するためのテストモードの構成について説
明する。
【０１３０】図８は、実施の形態２に従うテストモード
の第１のテスト状態を示す回路図である。
の第１のテスト状態を示す回路図である。
【０１３１】図８を参照して、データ読出動作を実行す
るためのデータ読出回路系、すなわちデータ読出回路５
０、基準電流発生回路６０、テスト電流供給回路１００
および電流切換回路１２０，１３０の構成は、図２に示
したのと同様であるので詳細な説明は繰返さない。
るためのデータ読出回路系、すなわちデータ読出回路５
０、基準電流発生回路６０、テスト電流供給回路１００
および電流切換回路１２０，１３０の構成は、図２に示
したのと同様であるので詳細な説明は繰返さない。
【０１３２】実施の形態２に従うテストモードにおいて
も、イネーブル信号ＥＮ１〜ＥＮ７の設定によって、各
部分の動作状態が通常のデータ読出動作時からは異なっ
たものとされる。
も、イネーブル信号ＥＮ１〜ＥＮ７の設定によって、各
部分の動作状態が通常のデータ読出動作時からは異なっ
たものとされる。
【０１３３】実施の形態２に従うテストモードの第１の
テスト状態においては、ＭＴＪメモリセルの通過電流の
分布を把握するための動作テストが実行される。したが
って、イネーブル信号ＥＮ１が活性化される一方で、イ
ネーブル信号ＥＮ２は非活性化される。したがって、電
圧比較器５１および伝達トランジスタ５２から構成され
る電流伝達回路５０ａは、データ読出動作時と同様に動
作するが、電圧比較器６２および伝達トランジスタ６３
で構成される電流伝達回路６０ａの動作は停止される。
さらに、イネーブル信号／ＥＮ３も非活性化（Ｈレベ
ル）されるので、トランジスタ６９がオンし、トランジ
スタ６７がオフする。これにより、基準電流発生回路６
０とノードＮｄとは電気的に切り離される。
テスト状態においては、ＭＴＪメモリセルの通過電流の
分布を把握するための動作テストが実行される。したが
って、イネーブル信号ＥＮ１が活性化される一方で、イ
ネーブル信号ＥＮ２は非活性化される。したがって、電
圧比較器５１および伝達トランジスタ５２から構成され
る電流伝達回路５０ａは、データ読出動作時と同様に動
作するが、電圧比較器６２および伝達トランジスタ６３
で構成される電流伝達回路６０ａの動作は停止される。
さらに、イネーブル信号／ＥＮ３も非活性化（Ｈレベ
ル）されるので、トランジスタ６９がオンし、トランジ
スタ６７がオフする。これにより、基準電流発生回路６
０とノードＮｄとは電気的に切り離される。
【０１３４】さらに、イネーブル信号ＥＮ４およびＥＮ
５は、それぞれ非活性化（Ｌレベル）および活性化（Ｈ
レベル）される。これに応じてトランジスタ１２５はタ
ーンオフされ、トランジスタ１３５はターンオンされ
る。この結果、実施の形態２に従う第１のテスト状態に
おいては、ノードＮｃに対しては、選択メモリセルを通
過するメモリセル電流Ｉｃｅｌｌに応じたアクセス電流
Ｉａｃが流され、ノードＮｄに対しては、テスト電流供
給回路１００によるテスト電流Ｉｔが流される。
５は、それぞれ非活性化（Ｌレベル）および活性化（Ｈ
レベル）される。これに応じてトランジスタ１２５はタ
ーンオフされ、トランジスタ１３５はターンオンされ
る。この結果、実施の形態２に従う第１のテスト状態に
おいては、ノードＮｃに対しては、選択メモリセルを通
過するメモリセル電流Ｉｃｅｌｌに応じたアクセス電流
Ｉａｃが流され、ノードＮｄに対しては、テスト電流供
給回路１００によるテスト電流Ｉｔが流される。
【０１３５】この結果、データ読出回路５０が生成する
読出データＤＡＴは、アクセス電流Ｉａｃとテスト電流
Ｉｔとの大小関係に応じたレベルを有する。したがっ
て、テスト電流Ｉｔのレベルを段階的に変化させていく
ことによって、ＨレベルまたはＬレベルが記憶された選
択メモリセルの通過電流（メモリセル電流Ｉｃｅｌｌ）
レベルを測定することができる。このような動作テスト
を繰返し実行することによって、実施の形態２に従うテ
ストモードの第１のテスト状態においては、アクセス時
におけるメモリセル電流Ｉｃｅｌｌの分布を示すマップ
を作成することができる。
読出データＤＡＴは、アクセス電流Ｉａｃとテスト電流
Ｉｔとの大小関係に応じたレベルを有する。したがっ
て、テスト電流Ｉｔのレベルを段階的に変化させていく
ことによって、ＨレベルまたはＬレベルが記憶された選
択メモリセルの通過電流（メモリセル電流Ｉｃｅｌｌ）
レベルを測定することができる。このような動作テスト
を繰返し実行することによって、実施の形態２に従うテ
ストモードの第１のテスト状態においては、アクセス時
におけるメモリセル電流Ｉｃｅｌｌの分布を示すマップ
を作成することができる。
【０１３６】図９（ａ）には、ＨレベルおよびＬレベル
の記憶データをそれぞれ保持するＭＴＪメモリセルにお
けるメモリセル電流Ｉｃｅｌｌの分布が示される。この
ように、メモリセル電流Ｉｃｅｌｌは、記憶データのレ
ベルに応じて２種類に分かれるが、それぞれのレベルに
おいて、製造ばらつきの影響を受けてある程度の分布
（ばらつき）を有している。
の記憶データをそれぞれ保持するＭＴＪメモリセルにお
けるメモリセル電流Ｉｃｅｌｌの分布が示される。この
ように、メモリセル電流Ｉｃｅｌｌは、記憶データのレ
ベルに応じて２種類に分かれるが、それぞれのレベルに
おいて、製造ばらつきの影響を受けてある程度の分布
（ばらつき）を有している。
【０１３７】既に説明したように、基準電流発生回路６
０は、ＭＴＪメモリセルＭＣと同様に設計および作成さ
れたダミーメモリセル６１ａおよび６１ｂと、選択メモ
リセルに対応する電流伝達回路５０ａと同様に構成され
た電流伝達回路６０ａとを含んでいる。したがって、設
計上は、ＭＴＪメモリセルの製造ばらつきを吸収して、
基準電流Ｉｒをそれぞれの記憶データレベルに対応する
メモリセル通過電流の分布の中央に設定することができ
る。
０は、ＭＴＪメモリセルＭＣと同様に設計および作成さ
れたダミーメモリセル６１ａおよび６１ｂと、選択メモ
リセルに対応する電流伝達回路５０ａと同様に構成され
た電流伝達回路６０ａとを含んでいる。したがって、設
計上は、ＭＴＪメモリセルの製造ばらつきを吸収して、
基準電流Ｉｒをそれぞれの記憶データレベルに対応する
メモリセル通過電流の分布の中央に設定することができ
る。
【０１３８】しかしながら、基準電流発生回路６０内の
電流伝達回路６０ａにオフセットが存在する場合には、
図９（ｂ）に点線で示すように、基準電流Ｉｒを正しい
レベルに設定できない可能性が生じる。
電流伝達回路６０ａにオフセットが存在する場合には、
図９（ｂ）に点線で示すように、基準電流Ｉｒを正しい
レベルに設定できない可能性が生じる。
【０１３９】実施の形態２に従うテストモードの第２の
テスト状態においては、基準電流発生回路６０における
このようなオフセットを調整して、基準電流Ｉｒを適正
なレベルに設定するための調整が行われる。
テスト状態においては、基準電流発生回路６０における
このようなオフセットを調整して、基準電流Ｉｒを適正
なレベルに設定するための調整が行われる。
【０１４０】図１０は、実施の形態２に従うテストモー
ドの第２のテスト状態を示す回路図である。
ドの第２のテスト状態を示す回路図である。
【０１４１】図１０を参照して、実施の形態２に従うテ
ストモードの第２のテスト状態においては、実施の形態
に従うテストモードの第１のテスト状態と比較して、イ
ネーブル信号ＥＮ４およびＥＮ５の設定が入換えられ
る。これに応じて、トランジスタ１２５はオンされる一
方で、トランジスタ１３５がオフされる。さらに、イネ
ーブル信号／ＥＮ３がＬレベルに活性化されるので、ト
ランジスタ６９はオフされる。これに応じて、トランジ
スタ６７のゲートは接地電圧ＧＮＤから切り離される。
ストモードの第２のテスト状態においては、実施の形態
に従うテストモードの第１のテスト状態と比較して、イ
ネーブル信号ＥＮ４およびＥＮ５の設定が入換えられ
る。これに応じて、トランジスタ１２５はオンされる一
方で、トランジスタ１３５がオフされる。さらに、イネ
ーブル信号／ＥＮ３がＬレベルに活性化されるので、ト
ランジスタ６９はオフされる。これに応じて、トランジ
スタ６７のゲートは接地電圧ＧＮＤから切り離される。
【０１４２】したがって、実施の形態２に従うテストモ
ードの第２のテスト状態においては、ノードＮｄに対し
て基準電流発生回路６０によって生成された基準電流Ｉ
ｒが流される一方で、ノードＮｃに対しては、テスト電
流供給回路１００によるテスト電流Ｉｔが流される。
ードの第２のテスト状態においては、ノードＮｄに対し
て基準電流発生回路６０によって生成された基準電流Ｉ
ｒが流される一方で、ノードＮｃに対しては、テスト電
流供給回路１００によるテスト電流Ｉｔが流される。
【０１４３】この結果、データ読出回路５０が生成する
読出データＤＡＴは、基準電流Ｉｒとテスト電流Ｉｔと
の大小関係に応じたレベルを有する。したがって、テス
ト電流Ｉｔのレベルを段階的に変化させながら読出デー
タＤＡＴのレベルを確認する動作テストを繰返し実行す
ることによって、実施の形態２に従うテストモードの第
２のテスト状態においては、基準電流Ｉｒを測定するこ
とができる。
読出データＤＡＴは、基準電流Ｉｒとテスト電流Ｉｔと
の大小関係に応じたレベルを有する。したがって、テス
ト電流Ｉｔのレベルを段階的に変化させながら読出デー
タＤＡＴのレベルを確認する動作テストを繰返し実行す
ることによって、実施の形態２に従うテストモードの第
２のテスト状態においては、基準電流Ｉｒを測定するこ
とができる。
【０１４４】このように、実施の形態２に従うテストモ
ードにおいては、読出データ生成回路５０ｃは、アクセ
ス電流Ｉａｃ（すなわちメモリセル通過電流Ｉｃｅｌ
ｌ）および基準電流Ｉｒのそれぞれと，外部から調整可
能なテスト電流Ｉｔとの大小関係を個別に検出する機能
を有する。
ードにおいては、読出データ生成回路５０ｃは、アクセ
ス電流Ｉａｃ（すなわちメモリセル通過電流Ｉｃｅｌ
ｌ）および基準電流Ｉｒのそれぞれと，外部から調整可
能なテスト電流Ｉｔとの大小関係を個別に検出する機能
を有する。
【０１４５】図１１は、電圧比較器６２およびその内部
インピーダンスを調整するための構成を示す回路図であ
る。
インピーダンスを調整するための構成を示す回路図であ
る。
【０１４６】図１１を参照して、電圧比較器６２は、図
７に示した主電圧比較器７０と類似の構成を有し、その
内部インピーダンスのバランスは、制御信号ＴＳ３ａ〜
ＴＳ３ｄおよびＴＳ４ａ〜ＴＳ４ｄに応じて調整され
る。
７に示した主電圧比較器７０と類似の構成を有し、その
内部インピーダンスのバランスは、制御信号ＴＳ３ａ〜
ＴＳ３ｄおよびＴＳ４ａ〜ＴＳ４ｄに応じて調整され
る。
【０１４７】電圧比較器６２は、電源電圧Ｖｃｃおよび
ノードＮ４の間に電気的に結合されるＰチャネルＭＯＳ
トランジスタ２０２と、電源電圧ＶｃｃおよびノードＮ
５の間に電気的に結合されるＰチャネルＭＯＳトランジ
スタ２０４と、ノードＮｂと接続されたゲートを有する
ＮチャネルＭＯＳトランジスタ２０５ａ，２０５ｂ，２
０５ｃ，２０５ｄ，２１５と、制御信号ＴＳ３ａ〜ＴＳ
３ｄをそれぞれゲートに受けるＮチャネルＭＯＳトラン
ジスタ２１０ａ〜２１０ｄとを有する。トランジスタ２
１５は、ノードＮ５と接地電圧ＧＮＤとの間に電気的に
結合される。トランジスタ２００ａおよび２１０ａは、
ノードＮ５と接地電圧ＧＮＤとの間に直列に接続され
る。同様に、トランジスタ２００ｂおよび２１０ｂはノ
ードＮ５および接地電圧ＧＮＤの間に直列に接続され、
トランジスタ２００ｃおよび２１０ｃはノードＮ５およ
び接地電圧ＧＮＤの間に直列に接続され、トランジスタ
２００ｄおよび２００ｄはノードＮ５および接地電圧Ｇ
ＮＤの間の直列に接続される。ノードＮ４は、伝達トラ
ンジスタ６３のゲートと接続される。
ノードＮ４の間に電気的に結合されるＰチャネルＭＯＳ
トランジスタ２０２と、電源電圧ＶｃｃおよびノードＮ
５の間に電気的に結合されるＰチャネルＭＯＳトランジ
スタ２０４と、ノードＮｂと接続されたゲートを有する
ＮチャネルＭＯＳトランジスタ２０５ａ，２０５ｂ，２
０５ｃ，２０５ｄ，２１５と、制御信号ＴＳ３ａ〜ＴＳ
３ｄをそれぞれゲートに受けるＮチャネルＭＯＳトラン
ジスタ２１０ａ〜２１０ｄとを有する。トランジスタ２
１５は、ノードＮ５と接地電圧ＧＮＤとの間に電気的に
結合される。トランジスタ２００ａおよび２１０ａは、
ノードＮ５と接地電圧ＧＮＤとの間に直列に接続され
る。同様に、トランジスタ２００ｂおよび２１０ｂはノ
ードＮ５および接地電圧ＧＮＤの間に直列に接続され、
トランジスタ２００ｃおよび２１０ｃはノードＮ５およ
び接地電圧ＧＮＤの間に直列に接続され、トランジスタ
２００ｄおよび２００ｄはノードＮ５および接地電圧Ｇ
ＮＤの間の直列に接続される。ノードＮ４は、伝達トラ
ンジスタ６３のゲートと接続される。
【０１４８】電圧比較器６２は、さらに、各々が基準電
圧Ｖｒｅｆを与えられたゲートを有するＮチャネルＭＯ
Ｓトランジスタ２２０ａ，２２０ｂ，２２０ｃ，２２０
ｄ，２２５と、制御信号ＴＳ４ａ〜ＴＳ４ｄをそれぞれ
ゲートに受けるＮチャネルＭＯＳトランジスタ２３０ａ
〜２３０ｄとを有する。トランジスタ２２５は、ノード
Ｎ４と接地電圧ＧＮＤとの間に電気的に結合される。ト
ランジスタ２２０ａおよび２３０ａは、ノードＮ４と接
地電圧ＧＮＤとの間に直列に接続される。同様に、トラ
ンジスタ２２０ｂおよび２３０ｂはノードＮ４および接
地電圧ＧＮＤの間に直列に接続され、トランジスタ２２
０ｃおよび２３０ｃはノードＮ４および接地電圧ＧＮＤ
の間に直列に接続され、トランジスタ２２０ｄおよび２
２０ｄはノードＮ４および接地電圧ＧＮＤの間の直列に
接続される。
圧Ｖｒｅｆを与えられたゲートを有するＮチャネルＭＯ
Ｓトランジスタ２２０ａ，２２０ｂ，２２０ｃ，２２０
ｄ，２２５と、制御信号ＴＳ４ａ〜ＴＳ４ｄをそれぞれ
ゲートに受けるＮチャネルＭＯＳトランジスタ２３０ａ
〜２３０ｄとを有する。トランジスタ２２５は、ノード
Ｎ４と接地電圧ＧＮＤとの間に電気的に結合される。ト
ランジスタ２２０ａおよび２３０ａは、ノードＮ４と接
地電圧ＧＮＤとの間に直列に接続される。同様に、トラ
ンジスタ２２０ｂおよび２３０ｂはノードＮ４および接
地電圧ＧＮＤの間に直列に接続され、トランジスタ２２
０ｃおよび２３０ｃはノードＮ４および接地電圧ＧＮＤ
の間に直列に接続され、トランジスタ２２０ｄおよび２
２０ｄはノードＮ４および接地電圧ＧＮＤの間の直列に
接続される。
【０１４９】デコーダ２５０は、テストモード時に外部
から入力されるテストアドレスＴＡに応じて、制御信号
ＴＳ３ａ〜ＴＳ３ｄ，ＴＳ４ａ〜ＴＳ４ｄを生成する。
セレクタ回路２６０は、テストモード時には、デコーダ
２５０によって生成された制御信号ＴＳ３ａ〜ＴＳ３
ｄ，ＴＳ４ａ〜ＴＳ４ｄを電圧比較器６２へ伝達する。
から入力されるテストアドレスＴＡに応じて、制御信号
ＴＳ３ａ〜ＴＳ３ｄ，ＴＳ４ａ〜ＴＳ４ｄを生成する。
セレクタ回路２６０は、テストモード時には、デコーダ
２５０によって生成された制御信号ＴＳ３ａ〜ＴＳ３
ｄ，ＴＳ４ａ〜ＴＳ４ｄを電圧比較器６２へ伝達する。
【０１５０】このような構成とすることにより、図１０
に示した主電圧比較器７０のインピーダンス調整と同様
にして、電圧比較器６２の内部インピーダンスを調整す
る。これにより、基準電流Ｉｒを生成するための電流伝
達回路６０ａの入力インピーダンスを調整して、基準電
流Ｉｒのレベルを変えることができる。
に示した主電圧比較器７０のインピーダンス調整と同様
にして、電圧比較器６２の内部インピーダンスを調整す
る。これにより、基準電流Ｉｒを生成するための電流伝
達回路６０ａの入力インピーダンスを調整して、基準電
流Ｉｒのレベルを変えることができる。
【０１５１】実施の形態２に従うテストモードの第２の
テスト状態においては、テスト電流Ｉｔを段階的に変化
させることによって、入力されたテストアドレスＴＡに
対応する基準電流Ｉｒのレベルが測定できる。第１のテ
スト状態で測定されたメモリセル電流Ｉｃｅｌｌの分布
を考慮して、基準電流Ｉｒが、それぞれの記憶データレ
ベルにおける通過電流の分布の中央に来るように、電圧
比較器６２の内部インピーダンスの調整は継続される。
テスト状態においては、テスト電流Ｉｔを段階的に変化
させることによって、入力されたテストアドレスＴＡに
対応する基準電流Ｉｒのレベルが測定できる。第１のテ
スト状態で測定されたメモリセル電流Ｉｃｅｌｌの分布
を考慮して、基準電流Ｉｒが、それぞれの記憶データレ
ベルにおける通過電流の分布の中央に来るように、電圧
比較器６２の内部インピーダンスの調整は継続される。
【０１５２】この調整テストを繰返しつつ、最適レベル
に設定された基準電流Ｉｒに対応する制御信号ＴＳ３ａ
〜ＴＳ３ｄ，ＴＳ４ａ〜ＴＳ４ｄの状態が、プログラム
回路２７０に記憶される。
に設定された基準電流Ｉｒに対応する制御信号ＴＳ３ａ
〜ＴＳ３ｄ，ＴＳ４ａ〜ＴＳ４ｄの状態が、プログラム
回路２７０に記憶される。
【０１５３】このように、実施の形態２に従う構成にお
いては、基準電流発生回路のオフセットを精密に調整す
ることができる。この結果、基準電流Ｉｒを正しく設定
できるので、微小な電流差に基づいた高精度なデータ読
出を実行することができる。
いては、基準電流発生回路のオフセットを精密に調整す
ることができる。この結果、基準電流Ｉｒを正しく設定
できるので、微小な電流差に基づいた高精度なデータ読
出を実行することができる。
【０１５４】なお、実施の形態２においても、電圧比較
器６２の内部インピーダンス調整による基準電流Ｉｒの
調整を、専用のテストモードを設けて実行する構成につ
いて説明した。しかし、このようなテストモードは、た
とえば電源投入時などに、自己試験的に自動的に起動さ
れる構成としてもよい。その場合には、調整された制御
信号ＴＳ３ａ〜ＴＳ３ｄ，ＴＳ４ａ〜ＴＳ４ｄを記憶す
るためのプログラム回路２７０は、不揮発的なデータ記
憶が不要となるので、電源投入期間中にデータ保持を行
なうラッチ回路等のレジスタによって構成することがで
きる。
器６２の内部インピーダンス調整による基準電流Ｉｒの
調整を、専用のテストモードを設けて実行する構成につ
いて説明した。しかし、このようなテストモードは、た
とえば電源投入時などに、自己試験的に自動的に起動さ
れる構成としてもよい。その場合には、調整された制御
信号ＴＳ３ａ〜ＴＳ３ｄ，ＴＳ４ａ〜ＴＳ４ｄを記憶す
るためのプログラム回路２７０は、不揮発的なデータ記
憶が不要となるので、電源投入期間中にデータ保持を行
なうラッチ回路等のレジスタによって構成することがで
きる。
【０１５５】また、図１１においては、４つずつの制御
信号ＴＳ３ａ〜ＴＳ３ｄ，ＴＳ４ａ〜ＴＳ４ｄを用いて
オフセット調整を行なう構成を示したが、制御信号の数
は任意に設定可能である。すなわち、図１１の構成にお
いて、トランジスタ２０５ａ〜２０５ｄ，２１０ａ〜２
１０ｄ，２２０ａ〜２２０ｄ，２３０ａ〜２３０ｄに相
当するトランジスタ群は、制御信号の数に応じた個数ず
つ配置すればよい。
信号ＴＳ３ａ〜ＴＳ３ｄ，ＴＳ４ａ〜ＴＳ４ｄを用いて
オフセット調整を行なう構成を示したが、制御信号の数
は任意に設定可能である。すなわち、図１１の構成にお
いて、トランジスタ２０５ａ〜２０５ｄ，２１０ａ〜２
１０ｄ，２２０ａ〜２２０ｄ，２３０ａ〜２３０ｄに相
当するトランジスタ群は、制御信号の数に応じた個数ず
つ配置すればよい。
【０１５６】［実施の形態３］実施の形態３において
は、データ読出動作の非活性時（たとえばプリチャージ
動作時）において、実施の形態１で説明した主電圧比較
器７０のオフセット調整を自動的に実行する回路構成に
ついて説明する。
は、データ読出動作の非活性時（たとえばプリチャージ
動作時）において、実施の形態１で説明した主電圧比較
器７０のオフセット調整を自動的に実行する回路構成に
ついて説明する。
【０１５７】図１２は、実施の形態３に従うデータ読出
回路系の構成を示す回路図である。図１２を参照して、
実施の形態３に従う構成においては、図２に示した実施
の形態１に従うデータ読出回路系の構成に加えて、オフ
セット調整回路３００，３１０と、電流切換回路３２０
とがさらに備えられる。
回路系の構成を示す回路図である。図１２を参照して、
実施の形態３に従う構成においては、図２に示した実施
の形態１に従うデータ読出回路系の構成に加えて、オフ
セット調整回路３００，３１０と、電流切換回路３２０
とがさらに備えられる。
【０１５８】オフセット調整回路３００は、ノードＮｆ
ｂの電圧Ｖｆ１に応じた電流をノードＮｃから流出させ
るための調整電流生成トランジスタ３０５と、ノードＮ
ｆｂの電圧Ｖｆ１を保持するためのキャパシタ３０７と
を有する。調整電流生成トランジスタ３０５は、ノード
Ｎｃおよび接地電圧ＧＮＤの間に電気的に結合されたＮ
チャネルＭＯＳトランジスタで構成される。
ｂの電圧Ｖｆ１に応じた電流をノードＮｃから流出させ
るための調整電流生成トランジスタ３０５と、ノードＮ
ｆｂの電圧Ｖｆ１を保持するためのキャパシタ３０７と
を有する。調整電流生成トランジスタ３０５は、ノード
Ｎｃおよび接地電圧ＧＮＤの間に電気的に結合されたＮ
チャネルＭＯＳトランジスタで構成される。
【０１５９】同様に、オフセット調整回路３１０は、ノ
ードＮｇｂの電圧Ｖｆ２に応じた電流をノードＮｄから
流出させるための調整電流生成トランジスタ３１５と、
ノードＮｇｂの電圧Ｖｆ２を保持するためのキャパシタ
３１７とを有する。調整電流生成トランジスタ３１５
は、ノードＮｄおよび接地電圧ＧＮＤの間に電気的に結
合されたＮチャネルＭＯＳトランジスタで構成される。
ードＮｇｂの電圧Ｖｆ２に応じた電流をノードＮｄから
流出させるための調整電流生成トランジスタ３１５と、
ノードＮｇｂの電圧Ｖｆ２を保持するためのキャパシタ
３１７とを有する。調整電流生成トランジスタ３１５
は、ノードＮｄおよび接地電圧ＧＮＤの間に電気的に結
合されたＮチャネルＭＯＳトランジスタで構成される。
【０１６０】電流切換回路３２０は、ノードＮａと接地
電圧ＧＮＤとの間に直列に接続されたＮチャネルＭＯＳ
トランジスタ３２２および３２４を有する。トランジス
タ３２２のゲートにはイネーブル信号ＥＮ８が入力され
る。トランジスタ３２４のゲートは、ノードＮ２と接続
される。
電圧ＧＮＤとの間に直列に接続されたＮチャネルＭＯＳ
トランジスタ３２２および３２４を有する。トランジス
タ３２２のゲートにはイネーブル信号ＥＮ８が入力され
る。トランジスタ３２４のゲートは、ノードＮ２と接続
される。
【０１６１】図１３は、実施の形態３に従うデータ読出
回路系のデータ読出動作非活性時における状態を示す回
路図である。
回路系のデータ読出動作非活性時における状態を示す回
路図である。
【０１６２】図１３を参照して、イネーブル信号ＥＮ８
は、データ読出時においてはＬレベルに非活性化され、
プリチャージ動作時等のデータ読出動作の非活性時にＨ
レベルに活性化される。したがって、データ読出動作の
非活性時においては、電流切換回路３２０によって、ノ
ードＮｄに対しても基準電流Ｉｒが流される。この結
果、ノードＮｃおよびＮｄの各々に、同一の基準電流Ｉ
ｒが流される。
は、データ読出時においてはＬレベルに非活性化され、
プリチャージ動作時等のデータ読出動作の非活性時にＨ
レベルに活性化される。したがって、データ読出動作の
非活性時においては、電流切換回路３２０によって、ノ
ードＮｄに対しても基準電流Ｉｒが流される。この結
果、ノードＮｃおよびＮｄの各々に、同一の基準電流Ｉ
ｒが流される。
【０１６３】データ読出動作の非活性時においては、イ
ネーブル信号ＥＮ６およびＥＮ７に応じて、接続スイッ
チ８５および９５は、主電圧比較器７０が出力する読出
電圧ＶＲのフィードバックループが形成されるように、
電圧比較器８０および９０の出力ノードをノードＮｆｂ
およびＮｇｂとそれぞれ接続する。
ネーブル信号ＥＮ６およびＥＮ７に応じて、接続スイッ
チ８５および９５は、主電圧比較器７０が出力する読出
電圧ＶＲのフィードバックループが形成されるように、
電圧比較器８０および９０の出力ノードをノードＮｆｂ
およびＮｇｂとそれぞれ接続する。
【０１６４】このような構成とすることにより、実施の
形態３に従う構成では、データ読出動作の非活性時にお
いて、ノードＮｃおよびＮｄの各々に同電流が流された
状態で、主電圧比較器７０の出力する読出電圧ＶＲが基
準電圧ＶｒｅｆＡおよびＶｒｅｆＢの間に収まるよう
に、すなわち主電圧比較器７０のオフセットが所定レベ
ル内に収まるように、ノードＮｆｂおよびＮｇｂの電圧
Ｖｆ１およびＶｆ２を自動的に調整する、読出電圧ＶＲ
のフィードバック経路が形成される。
形態３に従う構成では、データ読出動作の非活性時にお
いて、ノードＮｃおよびＮｄの各々に同電流が流された
状態で、主電圧比較器７０の出力する読出電圧ＶＲが基
準電圧ＶｒｅｆＡおよびＶｒｅｆＢの間に収まるよう
に、すなわち主電圧比較器７０のオフセットが所定レベ
ル内に収まるように、ノードＮｆｂおよびＮｇｂの電圧
Ｖｆ１およびＶｆ２を自動的に調整する、読出電圧ＶＲ
のフィードバック経路が形成される。
【０１６５】たとえば、ノードＮｃ（アクセス電流Ｉａ
ｃ側）の電圧が、ノードＮｄ（基準電流Ｉｒ側）の電圧
に対して相対的に上昇するようなオフセットが存在して
いる場合には、主電圧比較器７０の出力は、Ｈレベル側
に変化して基準電圧ＶｒｅｆＡよりも上昇してしまう。
これに応じて、電圧比較器８０の出力がＨレベル側に変
化するので、ノードＮｆｂの電圧Ｖｆ１が上昇して、調
整電流生成トランジスタ３０５によるノードＮｃからの
流出電流が増加して、ノードＮｃの電圧を相対的に低下
させるようなフィードバックループが形成される。
ｃ側）の電圧が、ノードＮｄ（基準電流Ｉｒ側）の電圧
に対して相対的に上昇するようなオフセットが存在して
いる場合には、主電圧比較器７０の出力は、Ｈレベル側
に変化して基準電圧ＶｒｅｆＡよりも上昇してしまう。
これに応じて、電圧比較器８０の出力がＨレベル側に変
化するので、ノードＮｆｂの電圧Ｖｆ１が上昇して、調
整電流生成トランジスタ３０５によるノードＮｃからの
流出電流が増加して、ノードＮｃの電圧を相対的に低下
させるようなフィードバックループが形成される。
【０１６６】このように、調整電流生成トランジスタ３
０５および３１５によって、ノードＮｆｂおよびＮｇｂ
の電圧Ｖｆ１およびＶｆ２にそれぞれ応じた電流が、ノ
ードＮｃおよびＮｄのそれぞれから流出される。これに
より、主電圧比較器７０のオフセット、すなわち電流セ
ンスアンプ５０ｂのオフセットが所定範囲に収まるよう
に、ノードＮｃおよびＮｄの入力インピーダンスのバラ
ンスが調整される。
０５および３１５によって、ノードＮｆｂおよびＮｇｂ
の電圧Ｖｆ１およびＶｆ２にそれぞれ応じた電流が、ノ
ードＮｃおよびＮｄのそれぞれから流出される。これに
より、主電圧比較器７０のオフセット、すなわち電流セ
ンスアンプ５０ｂのオフセットが所定範囲に収まるよう
に、ノードＮｃおよびＮｄの入力インピーダンスのバラ
ンスが調整される。
【０１６７】なお、調整電流生成トランジスタ３０５お
よび３１５は、電源電圧ＶｃｃとノードＮｃ，Ｎｄの間
に接続されたＰチャネルＭＯＳトランジスタで形成する
こともできる。この場合には、フィードバックループを
形成する電圧比較器８０および９０の出力電圧の極性を
図１３に示す構成から逆転させる必要がある。このよう
な構成とした場合には、調整電流生成トランジスタ３０
５は、電圧Ｖｆ１に応じた電流をノードＮｃへ流入さ
せ、調整電流生成トランジスタ３２５は、電圧Ｖｆ２に
応じた電流をノードＮｄへ流入させる。
よび３１５は、電源電圧ＶｃｃとノードＮｃ，Ｎｄの間
に接続されたＰチャネルＭＯＳトランジスタで形成する
こともできる。この場合には、フィードバックループを
形成する電圧比較器８０および９０の出力電圧の極性を
図１３に示す構成から逆転させる必要がある。このよう
な構成とした場合には、調整電流生成トランジスタ３０
５は、電圧Ｖｆ１に応じた電流をノードＮｃへ流入さ
せ、調整電流生成トランジスタ３２５は、電圧Ｖｆ２に
応じた電流をノードＮｄへ流入させる。
【０１６８】データ読出動作の活性時には、イネーブル
信号ＥＮ６およびＥＮ７の設定が入換えられて、接続ス
イッチ８５および９５は、電圧比較器８０および９０の
出力ノードを、ノードＮｆおよびＮｇとそれぞれ接続す
る。これにより、読出電圧ＶＲのフィードバック経路は
遮断される。
信号ＥＮ６およびＥＮ７の設定が入換えられて、接続ス
イッチ８５および９５は、電圧比較器８０および９０の
出力ノードを、ノードＮｆおよびＮｇとそれぞれ接続す
る。これにより、読出電圧ＶＲのフィードバック経路は
遮断される。
【０１６９】しかし、データ読出動作の非活性時におけ
るノードＮｆｂおよびＮｇｂの最終的な電圧、すなわち
読出電圧ＶＲのフィードバックによって調整された電圧
Ｖｆ１およびＶｆ２は、キャパシタ３０７および３１７
によって保持される。
るノードＮｆｂおよびＮｇｂの最終的な電圧、すなわち
読出電圧ＶＲのフィードバックによって調整された電圧
Ｖｆ１およびＶｆ２は、キャパシタ３０７および３１７
によって保持される。
【０１７０】データ読出動作の活性時には、イネーブル
信号ＥＮ８がＬレベルに非活性化されて、ノードＮａは
基準電流発生回路６０とは切り離される。これにより、
ノードＮｄは選択メモリセルと電気的に結合されて、ノ
ードＮｃには、選択メモリセルの通過電流に応じたアク
セス電流Ｉａｃが流される。このようにして、実施の形
態１で説明したのと同様のデータ読出動作が開始され
る。このとき、オフセット調整回路３００および３１０
によって、キャパシタ３０７および３１７によって保持
された電圧Ｖｆ１およびＶｆ２に応じた電流が、ノード
ＮｃおよびＮｄからそれぞれ流出される。この結果、オ
フセットが自動調整された状態で、データ読出動作を実
行することが可能となる。
信号ＥＮ８がＬレベルに非活性化されて、ノードＮａは
基準電流発生回路６０とは切り離される。これにより、
ノードＮｄは選択メモリセルと電気的に結合されて、ノ
ードＮｃには、選択メモリセルの通過電流に応じたアク
セス電流Ｉａｃが流される。このようにして、実施の形
態１で説明したのと同様のデータ読出動作が開始され
る。このとき、オフセット調整回路３００および３１０
によって、キャパシタ３０７および３１７によって保持
された電圧Ｖｆ１およびＶｆ２に応じた電流が、ノード
ＮｃおよびＮｄからそれぞれ流出される。この結果、オ
フセットが自動調整された状態で、データ読出動作を実
行することが可能となる。
【０１７１】図１４は、実施の形態３に従うデータ読出
動作を示す動作波形図である。図１４を参照して、時刻
ｔ０以前においては、各ワード線ＷＬおよびダミーワー
ド線ＤＲＷＬが非活性化されて、データ読出動作は非活
性化されている。データ読出動作の非活性時には、接続
スイッチ８５，９５は、フィードバック側に制御され
て、ノードＮｆｂおよびＮｇｂが、電圧比較器８５およ
び９０の出力ノードと接続される。
動作を示す動作波形図である。図１４を参照して、時刻
ｔ０以前においては、各ワード線ＷＬおよびダミーワー
ド線ＤＲＷＬが非活性化されて、データ読出動作は非活
性化されている。データ読出動作の非活性時には、接続
スイッチ８５，９５は、フィードバック側に制御され
て、ノードＮｆｂおよびＮｇｂが、電圧比較器８５およ
び９０の出力ノードと接続される。
【０１７２】この状態で、既に説明したように、主電圧
比較器７０のオフセットが自動調整されて、その調整結
果は、ノードＮｆｂおよびＮｇｂの電圧Ｖｆ１およびＶ
ｆ２としてキャパシタ３０７および３１７によって保持
される。すなわち、データ読出動作の非活性時におい
て、ノードＮｄの電圧、すなわちオフセット電圧Ｖｏｓ
は、基準電圧ＶｒｅｆＡおよびＶｒｅｆＢの間に入るよ
うに自動的にフィードバック制御される。
比較器７０のオフセットが自動調整されて、その調整結
果は、ノードＮｆｂおよびＮｇｂの電圧Ｖｆ１およびＶ
ｆ２としてキャパシタ３０７および３１７によって保持
される。すなわち、データ読出動作の非活性時におい
て、ノードＮｄの電圧、すなわちオフセット電圧Ｖｏｓ
は、基準電圧ＶｒｅｆＡおよびＶｒｅｆＢの間に入るよ
うに自動的にフィードバック制御される。
【０１７３】このように、主電圧比較器７０のオフセッ
トが自動的に調整された状態から、時刻ｔ０より、図４
と同様のデータ読出動作が開始される。データ読出動作
時においては、接続スイッチ８５および９５の接続方向
は、電圧比較器８０および９０の出力ノードを、電圧比
較器９８の入力ノードであるノードＮｆおよびノードＮ
ｇとそれぞれ接続するように制御される。これにより、
図４で示したのと同様のデータ読出が実行される。
トが自動的に調整された状態から、時刻ｔ０より、図４
と同様のデータ読出動作が開始される。データ読出動作
時においては、接続スイッチ８５および９５の接続方向
は、電圧比較器８０および９０の出力ノードを、電圧比
較器９８の入力ノードであるノードＮｆおよびノードＮ
ｇとそれぞれ接続するように制御される。これにより、
図４で示したのと同様のデータ読出が実行される。
【０１７４】時刻ｔ１において、データ読出動作が一旦
終了されると、時刻ｔ０以前と同様の状態が再現され
て、主電圧比較器７０に対するオフセット自動調整が実
行される。
終了されると、時刻ｔ０以前と同様の状態が再現され
て、主電圧比較器７０に対するオフセット自動調整が実
行される。
【０１７５】さらに、時刻ｔ２において、データ読出動
作が実行されると、接続スイッチ８５，９５の接続方向
が再び切換えられて、図４に示したのと同様のデータ読
出動作が実行される。
作が実行されると、接続スイッチ８５，９５の接続方向
が再び切換えられて、図４に示したのと同様のデータ読
出動作が実行される。
【０１７６】このように、実施の形態３に従う構成によ
れば、プリチャージ動作時等の、データ読出の非活性時
を利用して、主電圧比較器７０、すなわち電流センスア
ンプ５０ｂのオフセット調整を自動的に実行することが
できる。すなわち、データ読出動作を、電流センスアン
プのオフセットが調整された状態の下で行なえるので、
高速かつ高精度なデータ読出動作が可能となる。
れば、プリチャージ動作時等の、データ読出の非活性時
を利用して、主電圧比較器７０、すなわち電流センスア
ンプ５０ｂのオフセット調整を自動的に実行することが
できる。すなわち、データ読出動作を、電流センスアン
プのオフセットが調整された状態の下で行なえるので、
高速かつ高精度なデータ読出動作が可能となる。
【０１７７】なお、実施の形態３においては、電流比較
に基いたデータ読出回路系においてオフセットを自動調
整するための構成について説明したが、同様の構成を、
電圧比較に基いたデータ読出回路系に適用することも可
能である。ずなわち、図１２の構成において、ノードＮ
ｃおよびＮｄに対して電圧データが伝達される場合にお
いても、これらの電圧データを比較するための主電圧比
較器７０のオフセットを同様に自動調整することができ
る。
に基いたデータ読出回路系においてオフセットを自動調
整するための構成について説明したが、同様の構成を、
電圧比較に基いたデータ読出回路系に適用することも可
能である。ずなわち、図１２の構成において、ノードＮ
ｃおよびＮｄに対して電圧データが伝達される場合にお
いても、これらの電圧データを比較するための主電圧比
較器７０のオフセットを同様に自動調整することができ
る。
【０１７８】［実施の形態４］本発明の実施の形態１か
ら実施の形態３においては、ＭＴＪメモリセルおよびＭ
ＴＪメモリセルと同様に作成されたダミーメモリセルの
電気抵抗の変動を抑制するために、電流伝達回路５０
ａ，６０ａを用いてアクセス電流Ｉａｃおよび基準電流
Ｉｒを生成する構成としている。
ら実施の形態３においては、ＭＴＪメモリセルおよびＭ
ＴＪメモリセルと同様に作成されたダミーメモリセルの
電気抵抗の変動を抑制するために、電流伝達回路５０
ａ，６０ａを用いてアクセス電流Ｉａｃおよび基準電流
Ｉｒを生成する構成としている。
【０１７９】実施の形態４においては、ＭＴＪメモリセ
ルおよびダミーメモリセルの製造ばらつきに追随して、
電流伝達回路５０ａおよび６０ａの伝達特性を一定に維
持することが可能な構成について説明する。
ルおよびダミーメモリセルの製造ばらつきに追随して、
電流伝達回路５０ａおよび６０ａの伝達特性を一定に維
持することが可能な構成について説明する。
【０１８０】図１５は、実施の形態４に従う、基準電圧
発生回路４００の構成を示す回路図である。
発生回路４００の構成を示す回路図である。
【０１８１】基準電圧発生回路４００は、電流伝達回路
５０ａを構成する電圧比較器５１および電流伝達回路６
０ａを構成する電圧比較器６２の各々に対して供給され
る基準電圧Ｖｒｅｆを生成する。
５０ａを構成する電圧比較器５１および電流伝達回路６
０ａを構成する電圧比較器６２の各々に対して供給され
る基準電圧Ｖｒｅｆを生成する。
【０１８２】基準電圧発生回路４００は、電圧発生回路
４０５と、ＭＴＪメモリセルと同様に作成されたダミー
メモリセル４１０と、ＭＴＪメモリセルの設計抵抗値を
示すための基準セル４１５と、ダミーメモリセル４１０
に対応して設けられる電流検出回路４２０と、基準セル
４１５に対応して設けられる電流検出回路４３０と、ダ
ミーメモリセル４１０および基準セル４１５の通過電流
の差を検出するための電流検出回路４４０，４５０と、
電圧発生回路４０５と同様の構成をする電圧発生回路４
６５と、電流検出回路４４０および４５０の検出結果に
応じて、電圧発生回路４０５の出力電圧を調整して基準
電圧Ｖｒｅｆを生成する基準電圧調整回路４６０とを含
む。
４０５と、ＭＴＪメモリセルと同様に作成されたダミー
メモリセル４１０と、ＭＴＪメモリセルの設計抵抗値を
示すための基準セル４１５と、ダミーメモリセル４１０
に対応して設けられる電流検出回路４２０と、基準セル
４１５に対応して設けられる電流検出回路４３０と、ダ
ミーメモリセル４１０および基準セル４１５の通過電流
の差を検出するための電流検出回路４４０，４５０と、
電圧発生回路４０５と同様の構成をする電圧発生回路４
６５と、電流検出回路４４０および４５０の検出結果に
応じて、電圧発生回路４０５の出力電圧を調整して基準
電圧Ｖｒｅｆを生成する基準電圧調整回路４６０とを含
む。
【０１８３】電圧発生回路４０５は、電源電圧Ｖｃｃと
ノードＮｒ０との間に接続された定電流発生回路４０６
と、ノードＮｒ０と接地電圧ＧＮＤとの間に直列に接続
される抵抗素子４０７および４０８を有する。これによ
り、ノードＮｒ０には、元基準電圧Ｖｒｒが生成され
る。
ノードＮｒ０との間に接続された定電流発生回路４０６
と、ノードＮｒ０と接地電圧ＧＮＤとの間に直列に接続
される抵抗素子４０７および４０８を有する。これによ
り、ノードＮｒ０には、元基準電圧Ｖｒｒが生成され
る。
【０１８４】ダミーメモリセル４１０は、ダミーメモリ
セル４１０は、ダミートンネル磁気抵抗素子ＴＭＲｄｒ
およびアクセストランジスタＡＴＲｄｒを有する。ダミ
ートンネル磁気抵抗素子ＴＭＲｄｒは、トンネル磁気抵
抗素子ＴＭＲと同様に設計および作製され、トンネル磁
気抵抗素子ＴＭＲと同様の構造を有する。ダミートンネ
ル磁気抵抗素子ＴＭＲｄｒには、電気抵抗Ｒｍｉｎに対
応する記憶データが予め書込まれている。
セル４１０は、ダミートンネル磁気抵抗素子ＴＭＲｄｒ
およびアクセストランジスタＡＴＲｄｒを有する。ダミ
ートンネル磁気抵抗素子ＴＭＲｄｒは、トンネル磁気抵
抗素子ＴＭＲと同様に設計および作製され、トンネル磁
気抵抗素子ＴＭＲと同様の構造を有する。ダミートンネ
ル磁気抵抗素子ＴＭＲｄｒには、電気抵抗Ｒｍｉｎに対
応する記憶データが予め書込まれている。
【０１８５】基準セル４１５は、トンネル磁気抵抗素子
ＴＭＲの設計抵抗値であるＲｍｉｎを有する固定抵抗４
１７と、アクセストランジスタＡＴＲｒとを有する。ア
クセストランジスタＡＴＲｒおよびＡＴＲｄｒの各々の
ゲートには、イネーブル信号ＥＮ１０が入力される。し
たがって、イネーブル信号ＥＮ１０の活性化（Ｈレベ
ル）に応答して、ダミートンネル磁気抵抗素子ＴＭＲｄ
ｒはノードＮ６および接地電圧ＧＮＤの間に電気的に結
合され、固定抵抗４１７は、ノードＮ７および接地電圧
ＧＮＤの間に電気的に結合される。
ＴＭＲの設計抵抗値であるＲｍｉｎを有する固定抵抗４
１７と、アクセストランジスタＡＴＲｒとを有する。ア
クセストランジスタＡＴＲｒおよびＡＴＲｄｒの各々の
ゲートには、イネーブル信号ＥＮ１０が入力される。し
たがって、イネーブル信号ＥＮ１０の活性化（Ｈレベ
ル）に応答して、ダミートンネル磁気抵抗素子ＴＭＲｄ
ｒはノードＮ６および接地電圧ＧＮＤの間に電気的に結
合され、固定抵抗４１７は、ノードＮ７および接地電圧
ＧＮＤの間に電気的に結合される。
【０１８６】このように、固定抵抗４１７の電気抵抗
は、ダミートンネル磁気抵抗素子ＴＭＲｄｒと同一の値
に設定されている。したがって、アクセス対象となるト
ンネル磁気抵抗素子ＴＭＲの電気抵抗値を反映するダミ
ートンネル磁気抵抗素子ＴＭＲｄｒが、設計段階の設定
値と同等に仕上っていれば、固定抵抗４１７およびダミ
ートンネル磁気抵抗素子ＴＭＲｄｒの通過電流は同一レ
ベルとなる。この場合には、基準電圧Ｖｒｅｆのレベル
は、当初の設計値である元基準電圧Ｖｒｒ（たとえば約
０．４Ｖ）に設定される。
は、ダミートンネル磁気抵抗素子ＴＭＲｄｒと同一の値
に設定されている。したがって、アクセス対象となるト
ンネル磁気抵抗素子ＴＭＲの電気抵抗値を反映するダミ
ートンネル磁気抵抗素子ＴＭＲｄｒが、設計段階の設定
値と同等に仕上っていれば、固定抵抗４１７およびダミ
ートンネル磁気抵抗素子ＴＭＲｄｒの通過電流は同一レ
ベルとなる。この場合には、基準電圧Ｖｒｅｆのレベル
は、当初の設計値である元基準電圧Ｖｒｒ（たとえば約
０．４Ｖ）に設定される。
【０１８７】これに対して、ダミートンネル磁気抵抗素
子ＴＭＲｄｒの電気抵抗が設計段階の設定値から変動し
て仕上っていれば、固定抵抗４１７およびダミートンネ
ル磁気抵抗素子ＴＭＲｄｒの通過電流には差が生じる。
電流検出回路４２０および４３０は、この通過電流差
を、ノードＮ８およびＮ９の間の電流差に伝達する。
子ＴＭＲｄｒの電気抵抗が設計段階の設定値から変動し
て仕上っていれば、固定抵抗４１７およびダミートンネ
ル磁気抵抗素子ＴＭＲｄｒの通過電流には差が生じる。
電流検出回路４２０および４３０は、この通過電流差
を、ノードＮ８およびＮ９の間の電流差に伝達する。
【０１８８】電流検出回路４２０は、ノードＮ６の電圧
と元基準電圧Ｖｒｒとの比較を実行する電圧比較器４２
１と、ノードＮ６およびＮ８の間に電気的に結合される
ＮチャネルＭＯＳトランジスタ４２３と、電源電圧Ｖｃ
ｃおよびノードＮ８の間に電気的に結合されるＰチャネ
ルＭＯＳトランジスタ４２５を有する。電圧比較器４２
１の出力はトランジスタ４２３のゲートに入力される。
電圧比較器４２１は、イネーブル信号ＥＮ１１に応答し
て動作する。
と元基準電圧Ｖｒｒとの比較を実行する電圧比較器４２
１と、ノードＮ６およびＮ８の間に電気的に結合される
ＮチャネルＭＯＳトランジスタ４２３と、電源電圧Ｖｃ
ｃおよびノードＮ８の間に電気的に結合されるＰチャネ
ルＭＯＳトランジスタ４２５を有する。電圧比較器４２
１の出力はトランジスタ４２３のゲートに入力される。
電圧比較器４２１は、イネーブル信号ＥＮ１１に応答し
て動作する。
【０１８９】同様に、電流検出回路４３０は、ノードＮ
７の電圧と元基準電圧Ｖｒｒとの比較を実行する電圧比
較器４３１と、ノードＮ７およびＮ９の間に電気的に結
合されるＮチャネルＭＯＳトランジスタ４３３と、電源
電圧ＶｃｃおよびノードＮ９の間に電気的に結合される
ＰチャネルＭＯＳトランジスタ４３５を有する。電圧比
較器４３１の出力はトランジスタ４３３のゲートに入力
される。電圧比較器４３１は、イネーブル信号ＥＮ１２
に応答して動作する。
７の電圧と元基準電圧Ｖｒｒとの比較を実行する電圧比
較器４３１と、ノードＮ７およびＮ９の間に電気的に結
合されるＮチャネルＭＯＳトランジスタ４３３と、電源
電圧ＶｃｃおよびノードＮ９の間に電気的に結合される
ＰチャネルＭＯＳトランジスタ４３５を有する。電圧比
較器４３１の出力はトランジスタ４３３のゲートに入力
される。電圧比較器４３１は、イネーブル信号ＥＮ１２
に応答して動作する。
【０１９０】これにより、電圧比較器４２１および伝達
トランジスタ４２３によって構成される電流伝達回路に
よって、ダミーメモリセル４１０の通過電流がノードＮ
８に伝達される。同様に、電圧比較器４３１および伝達
トランジスタ４３３によって構成される電流伝達回路に
よって、基準セル４１５の通過電流がノードＮ９に伝達
される。
トランジスタ４２３によって構成される電流伝達回路に
よって、ダミーメモリセル４１０の通過電流がノードＮ
８に伝達される。同様に、電圧比較器４３１および伝達
トランジスタ４３３によって構成される電流伝達回路に
よって、基準セル４１５の通過電流がノードＮ９に伝達
される。
【０１９１】電流検出回路４４０は、電源電圧Ｖｃｃお
よび接地電圧ＧＮＤの間に直列に接続されるＰチャネル
ＭＯＳトランジスタ４４２およびＮチャネルＭＯＳトラ
ンジスタ４４８と、電源電圧ＶｃｃおよびノードＮ１０
の間に並列に接続されるＰチャネルＭＯＳトランジスタ
４４４および４４６と、ノードＮ１０および接地電圧Ｇ
ＮＤの間に接続されるＮチャネルＭＯＳトランジスタ４
４９とを有する。トランジスタ４４２および４４８の接
続ノードは、トランジスタ４４８および４４９の各々の
ゲートと接続される。トランジスタ４４６のゲートは、
ノードＮ１０と接続される。また、トランジスタ４４２
のゲートはノードＮ９と接続され、トランジスタ４４４
のゲートはＮ８と接続される。
よび接地電圧ＧＮＤの間に直列に接続されるＰチャネル
ＭＯＳトランジスタ４４２およびＮチャネルＭＯＳトラ
ンジスタ４４８と、電源電圧ＶｃｃおよびノードＮ１０
の間に並列に接続されるＰチャネルＭＯＳトランジスタ
４４４および４４６と、ノードＮ１０および接地電圧Ｇ
ＮＤの間に接続されるＮチャネルＭＯＳトランジスタ４
４９とを有する。トランジスタ４４２および４４８の接
続ノードは、トランジスタ４４８および４４９の各々の
ゲートと接続される。トランジスタ４４６のゲートは、
ノードＮ１０と接続される。また、トランジスタ４４２
のゲートはノードＮ９と接続され、トランジスタ４４４
のゲートはＮ８と接続される。
【０１９２】電流検出回路４５０は、電源電圧Ｖｃｃお
よび接地電圧ＧＮＤの間に直列に接続されるＰチャネル
ＭＯＳトランジスタ４５２およびＮチャネルＭＯＳトラ
ンジスタ４５８と、電源電圧ＶｃｃおよびノードＮ１１
の間に接続されるＰチャネルＭＯＳトランジスタ４５４
と、ノードＮ１１および接地電圧ＧＮＤの間に並列に接
続されるＮチャネルＭＯＳトランジスタ４５６および４
５９とを有する。トランジスタ４５２および４５８の接
続ノードは、トランジスタ４５８および４５９の各々の
ゲートと接続される。トランジスタ４５６のゲートは、
ノードＮ１１と接続される。また、トランジスタ４５２
のゲートはノードＮ９と接続され、トランジスタ４５４
のゲートはＮ８と接続される。
よび接地電圧ＧＮＤの間に直列に接続されるＰチャネル
ＭＯＳトランジスタ４５２およびＮチャネルＭＯＳトラ
ンジスタ４５８と、電源電圧ＶｃｃおよびノードＮ１１
の間に接続されるＰチャネルＭＯＳトランジスタ４５４
と、ノードＮ１１および接地電圧ＧＮＤの間に並列に接
続されるＮチャネルＭＯＳトランジスタ４５６および４
５９とを有する。トランジスタ４５２および４５８の接
続ノードは、トランジスタ４５８および４５９の各々の
ゲートと接続される。トランジスタ４５６のゲートは、
ノードＮ１１と接続される。また、トランジスタ４５２
のゲートはノードＮ９と接続され、トランジスタ４５４
のゲートはＮ８と接続される。
【０１９３】電流検出回路４４０は、ノードＮ８の通過
電流がノードＮ９の通過電流よりも小さくなった場合、
すなわちダミートンネル磁気抵抗素子ＴＭＲｄｒの電気
抵抗が、固定抵抗４１７の抵抗値よりも大きい場合に
は、図１５中に矢印で示す、トランジスタ４４６および
４４９を含む経路に電流を流すことにより、ノードＮ１
０の電圧を低下させる。
電流がノードＮ９の通過電流よりも小さくなった場合、
すなわちダミートンネル磁気抵抗素子ＴＭＲｄｒの電気
抵抗が、固定抵抗４１７の抵抗値よりも大きい場合に
は、図１５中に矢印で示す、トランジスタ４４６および
４４９を含む経路に電流を流すことにより、ノードＮ１
０の電圧を低下させる。
【０１９４】反対に、電流検出回路４５０は、ノードＮ
８の通過電流がノードＮ９の通過電流よりも大きい場
合、すなわちダミートンネル磁気抵抗素子ＴＭＲｄｒの
電気抵抗が設計値Ｒｍｉｎよりも小さい場合に、図１５
中に矢印で示す、トランジスタ４５４を含む経路に電流
を流すことにより、ノードＮ１１の電圧を上昇させる。
８の通過電流がノードＮ９の通過電流よりも大きい場
合、すなわちダミートンネル磁気抵抗素子ＴＭＲｄｒの
電気抵抗が設計値Ｒｍｉｎよりも小さい場合に、図１５
中に矢印で示す、トランジスタ４５４を含む経路に電流
を流すことにより、ノードＮ１１の電圧を上昇させる。
【０１９５】電圧発生回路４６５は、電圧発生回路４０
５と同様に設計されて、定電流発生回路４６６および抵
抗素子４６７および４６８を有する。すなわち、定電流
発生回路４６６の供給電流量は、電圧発生回路４０５内
の定電流発生回路４０６と同様に設計される。同様に、
抵抗素子４６７および４６８の抵抗値も、電圧発生回路
４０５内の抵抗素子４０７および４０８と同様に設計さ
れる。これにより、電圧発生回路４６５は、ノードＮｒ
２に、ノードＮｒ０と同様の元基準電圧Ｖｒｒを生成し
ようとする。
５と同様に設計されて、定電流発生回路４６６および抵
抗素子４６７および４６８を有する。すなわち、定電流
発生回路４６６の供給電流量は、電圧発生回路４０５内
の定電流発生回路４０６と同様に設計される。同様に、
抵抗素子４６７および４６８の抵抗値も、電圧発生回路
４０５内の抵抗素子４０７および４０８と同様に設計さ
れる。これにより、電圧発生回路４６５は、ノードＮｒ
２に、ノードＮｒ０と同様の元基準電圧Ｖｒｒを生成し
ようとする。
【０１９６】基準電圧調整回路４６０は、基準電圧Ｖｒ
ｅｆが生成されるノードＮｒと電源電圧Ｖｃｃとの間に
電気的に結合されるＰチャネルＭＯＳトランジスタ４６
２と、ノードＮｒと接地電圧ＧＮＤとの間に電気的に結
合されるＮチャネルＭＯＳトランジスタ４６４とを有す
る。トランジスタ４６２のゲートはノードＮ１０と接続
され、トランジスタ４６４のゲートはノードＮ１１と接
続される。
ｅｆが生成されるノードＮｒと電源電圧Ｖｃｃとの間に
電気的に結合されるＰチャネルＭＯＳトランジスタ４６
２と、ノードＮｒと接地電圧ＧＮＤとの間に電気的に結
合されるＮチャネルＭＯＳトランジスタ４６４とを有す
る。トランジスタ４６２のゲートはノードＮ１０と接続
され、トランジスタ４６４のゲートはノードＮ１１と接
続される。
【０１９７】このような構成とすることにより、ダミー
メモリセル４１０の電気抵抗が、基準セル４１５の電気
抵抗よりも大きい場合には、電流検出回路４４０によっ
て、トランジスタ４６２のゲート電圧が低下させられ
て、基準電圧Ｖｒｅｆが上昇する。これに対して、ダミ
ーメモリセル４１０の電気抵抗が、基準セル４１５の電
気抵抗よりも小さい場合には、電流検出回路４４０によ
って、トランジスタ４６２のゲート電圧が上昇させられ
て、基準電圧Ｖｒｅｆが低下する。
メモリセル４１０の電気抵抗が、基準セル４１５の電気
抵抗よりも大きい場合には、電流検出回路４４０によっ
て、トランジスタ４６２のゲート電圧が低下させられ
て、基準電圧Ｖｒｅｆが上昇する。これに対して、ダミ
ーメモリセル４１０の電気抵抗が、基準セル４１５の電
気抵抗よりも小さい場合には、電流検出回路４４０によ
って、トランジスタ４６２のゲート電圧が上昇させられ
て、基準電圧Ｖｒｅｆが低下する。
【０１９８】したがって、ダミーメモリセルの抵抗値
が、設計値よりも大きくあるいは小さくなってしまった
場合には、この差に応じて、基準電圧Ｖｒｅｆのレベル
が当初の設計値（元基準電圧Ｖｒｒ）から自動的に調整
される。言換えれば、基準電圧発生回路４００は、ＭＴ
Ｊメモリセルの製造実績に応じて、基準電圧Ｖｒｅｆの
レベルを調整するる。
が、設計値よりも大きくあるいは小さくなってしまった
場合には、この差に応じて、基準電圧Ｖｒｅｆのレベル
が当初の設計値（元基準電圧Ｖｒｒ）から自動的に調整
される。言換えれば、基準電圧発生回路４００は、ＭＴ
Ｊメモリセルの製造実績に応じて、基準電圧Ｖｒｅｆの
レベルを調整するる。
【０１９９】これにより、ダミーメモリセルの製造ばら
つき、すなわちＭＴＪメモリセルの製造ばらつきに追随
させて、基準電圧Ｖｒｅｆのレベルを調整して、アクセ
ス電流Ｉａｃを生成するための電流伝達回路５０ａおよ
び基準電流発生回路６０内の電流伝達回路６０ａの伝達
特性を一定に保持することができる。これにより、ＭＴ
Ｊメモリセルのデータ書込後における電気抵抗の製造ば
らつきに追随させて、アクセス電流Ｉａｃおよび基準電
流Ｉｒを同様の応答速度で生成することができる。これ
により、データ読出速度を一定に保持して、読出動作マ
ージンを確保することができる。
つき、すなわちＭＴＪメモリセルの製造ばらつきに追随
させて、基準電圧Ｖｒｅｆのレベルを調整して、アクセ
ス電流Ｉａｃを生成するための電流伝達回路５０ａおよ
び基準電流発生回路６０内の電流伝達回路６０ａの伝達
特性を一定に保持することができる。これにより、ＭＴ
Ｊメモリセルのデータ書込後における電気抵抗の製造ば
らつきに追随させて、アクセス電流Ｉａｃおよび基準電
流Ｉｒを同様の応答速度で生成することができる。これ
により、データ読出速度を一定に保持して、読出動作マ
ージンを確保することができる。
【０２００】また、イネーブル信号ＥＮ１０〜ＥＮ１２
は、低消費電力動作を要求されるスリープモード等にお
いては、Ｌレベルに非活性化される。これにより、基準
電圧発生回路４００における貫通電流が抑制されて、消
費電力を低減することが可能である。
は、低消費電力動作を要求されるスリープモード等にお
いては、Ｌレベルに非活性化される。これにより、基準
電圧発生回路４００における貫通電流が抑制されて、消
費電力を低減することが可能である。
【０２０１】なお、本発明の実施の形態においては、記
憶データに応じた方向に磁化されるとともに、その磁化
方向に応じて電気抵抗が変化するＭＴＪメモリセルを備
えるＭＲＡＭデバイスの構成について代表的に説明した
が、本願発明の適用は、このような構成に限定されるも
のではない。すなわち、本願発明の構成は、記憶データ
に応じてアクセス時の通過電流が変化するメモリセルを
備える半導体記憶装置全般について適用可能である。
憶データに応じた方向に磁化されるとともに、その磁化
方向に応じて電気抵抗が変化するＭＴＪメモリセルを備
えるＭＲＡＭデバイスの構成について代表的に説明した
が、本願発明の適用は、このような構成に限定されるも
のではない。すなわち、本願発明の構成は、記憶データ
に応じてアクセス時の通過電流が変化するメモリセルを
備える半導体記憶装置全般について適用可能である。
【０２０２】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０２０３】
【発明の効果】請求項１から３に記載の半導体記憶装置
は、選択メモリセルの通過電流と基準電流との電流差を
抽出するための電流比較回路に対して、同一電流の比較
結果に基づくオフセットを評価するテストモードを備え
るので、電流比較回路のオフセットを精密に調整でき
る。この結果、微小な電流差を検出して正確なデータ読
出を実行することができる。
は、選択メモリセルの通過電流と基準電流との電流差を
抽出するための電流比較回路に対して、同一電流の比較
結果に基づくオフセットを評価するテストモードを備え
るので、電流比較回路のオフセットを精密に調整でき
る。この結果、微小な電流差を検出して正確なデータ読
出を実行することができる。
【０２０４】請求項４に記載の半導体記憶装置は、請求
項３に記載の半導体記憶装置が奏する効果に加えて、テ
ストモードでの調整結果に基づいて、通常動作時におけ
る電流比較回路のオフセットを抑制できる。
項３に記載の半導体記憶装置が奏する効果に加えて、テ
ストモードでの調整結果に基づいて、通常動作時におけ
る電流比較回路のオフセットを抑制できる。
【０２０５】請求項５から８に記載の半導体記憶装置
は、選択メモリセルの通過電流に応じたアクセス電流お
よび基準電流のそれぞれと，外部から調整可能なテスト
電流との大小関係を個別に検出するテストモードを備え
る。したがって、選択メモリセルの通過電流および基準
電流を測定することができる。
は、選択メモリセルの通過電流に応じたアクセス電流お
よび基準電流のそれぞれと，外部から調整可能なテスト
電流との大小関係を個別に検出するテストモードを備え
る。したがって、選択メモリセルの通過電流および基準
電流を測定することができる。
【０２０６】請求項９に記載の半導体記憶装置は、請求
項８に記載の半導体記憶装置が奏する効果に加えて、制
御信号に応じて基準電流を調整することができる。
項８に記載の半導体記憶装置が奏する効果に加えて、制
御信号に応じて基準電流を調整することができる。
【０２０７】請求項１０に記載の半導体記憶装置は、請
求項９に記載の半導体記憶装置が奏する効果に加えて、
テストモードでの調整結果に基づいて、通常動作時にお
ける基準電流を適正なレベルに設定できる。
求項９に記載の半導体記憶装置が奏する効果に加えて、
テストモードでの調整結果に基づいて、通常動作時にお
ける基準電流を適正なレベルに設定できる。
【０２０８】請求項１１および１２に記載の半導体記憶
装置は、電圧比較に応じたデータ読出を行なうデータ読
出回路のオフセット調整を、データ読出動作の非活性時
に自動的に実効できる。したがって、オフセットが調整
された状態の下で、データ読出動作を実行できるので、
高速かつ高精度なデータ読出動作が可能となる。
装置は、電圧比較に応じたデータ読出を行なうデータ読
出回路のオフセット調整を、データ読出動作の非活性時
に自動的に実効できる。したがって、オフセットが調整
された状態の下で、データ読出動作を実行できるので、
高速かつ高精度なデータ読出動作が可能となる。
【０２０９】請求項１３から１５に記載の半導体記憶装
置は、電流比較に応じたデータ読出を行なうデータ読出
回路のオフセット調整を、データ読出動作の非活性時に
自動的に実効できる。したがって、オフセットが調整さ
れた状態の下で、データ読出動作を実行できるので、高
速かつ高精度なデータ読出動作が可能となる。
置は、電流比較に応じたデータ読出を行なうデータ読出
回路のオフセット調整を、データ読出動作の非活性時に
自動的に実効できる。したがって、オフセットが調整さ
れた状態の下で、データ読出動作を実行できるので、高
速かつ高精度なデータ読出動作が可能となる。
【０２１０】請求項１６に記載の半導体記憶装置は、請
求項１、５および１１に記載の半導体記憶装置が奏する
効果に加えて、電流伝達回路によって、選択メモリセル
およびダミーメモリセルへの印加電圧を基準電圧に応じ
たレベルに維持した上で、アクセス電流および基準電流
を生成することができる。したがって、メモリセルの動
作信頼性を確保するとともに、選択メモリセルの通過電
流を高速に安定化してデータ読出の高速化を図ることが
できる。
求項１、５および１１に記載の半導体記憶装置が奏する
効果に加えて、電流伝達回路によって、選択メモリセル
およびダミーメモリセルへの印加電圧を基準電圧に応じ
たレベルに維持した上で、アクセス電流および基準電流
を生成することができる。したがって、メモリセルの動
作信頼性を確保するとともに、選択メモリセルの通過電
流を高速に安定化してデータ読出の高速化を図ることが
できる。
【０２１１】請求項１７および１８に記載の半導体記憶
装置は、メモリセルの実際の電気抵抗に応じて、電流伝
達回路で用いられる基準電圧のレベルを調整することが
できる。したがって、請求項１６に記載の半導体記憶装
置が奏する効果に加えて、メモリセルの製造ばらつきに
追随させて、電流伝達回路の特性を一定に保持すること
ができる。
装置は、メモリセルの実際の電気抵抗に応じて、電流伝
達回路で用いられる基準電圧のレベルを調整することが
できる。したがって、請求項１６に記載の半導体記憶装
置が奏する効果に加えて、メモリセルの製造ばらつきに
追随させて、電流伝達回路の特性を一定に保持すること
ができる。
【０２１２】請求項１９に記載の半導体記憶装置は、請
求項１から１８に記載の半導体記憶装置が奏する効果
を、ＭＲＡＭデバイスにおいて享受することができる。
求項１から１８に記載の半導体記憶装置が奏する効果
を、ＭＲＡＭデバイスにおいて享受することができる。
【０２１３】請求項２０および２１に記載の半導体記憶
装置は、メモリセルの製造実績に応じて、電流伝達回路
で用いられる基準電圧のレベルを調整することができ
る。したがって、メモリセルの製造ばらつきに追随させ
て、電流伝達回路の特性を一定に保持した上で、選択メ
モリセルの通過電流に応じたアクセス電流を検出するこ
とができる。
装置は、メモリセルの製造実績に応じて、電流伝達回路
で用いられる基準電圧のレベルを調整することができ
る。したがって、メモリセルの製造ばらつきに追随させ
て、電流伝達回路の特性を一定に保持した上で、選択メ
モリセルの通過電流に応じたアクセス電流を検出するこ
とができる。
【０２１４】請求項２２および２３に記載の半導体記憶
装置は、正規のメモリセルと同様の構造を有するダミー
メモリセルの通過電流に基づいて、選択メモリセルの通
過電流と比較するための基準電流を生成する。したがっ
て、メモリセルの製造ばらつきに追随させて、基準電流
のレベルを適正に設定できる。
装置は、正規のメモリセルと同様の構造を有するダミー
メモリセルの通過電流に基づいて、選択メモリセルの通
過電流と比較するための基準電流を生成する。したがっ
て、メモリセルの製造ばらつきに追随させて、基準電流
のレベルを適正に設定できる。
【図１】 本発明の実施の形態に従うＭＲＡＭデバイス
の全体構成を示す概略ブロック図である。
の全体構成を示す概略ブロック図である。
【図２】 選択列のビット線にデータ書込電流を流すた
めのライトドライバの構成を示す回路図である。
めのライトドライバの構成を示す回路図である。
【図３】 実施の形態１に従うデータ読出回路系の構成
を示す回路図である。
を示す回路図である。
【図４】 図３に示したデータ読出回路によるデータ読
出動作を説明する動作波形図である。
出動作を説明する動作波形図である。
【図５】 実施の形態１に従うテストモードの第１のテ
スト状態におけるデータ読出回路系の動作を説明する回
路図である。
スト状態におけるデータ読出回路系の動作を説明する回
路図である。
【図６】 実施の形態１に従うテストモードの第２のテ
スト状態におけるデータ読出回路系の動作を説明する回
路図である。
スト状態におけるデータ読出回路系の動作を説明する回
路図である。
【図７】 図３に示された電圧比較器の構成および電流
センスアンプのオフセットを調整するための構成を示す
回路図である。
センスアンプのオフセットを調整するための構成を示す
回路図である。
【図８】 実施の形態２に従うテストモードの第１のテ
スト状態を示す回路図である。
スト状態を示す回路図である。
【図９】 実施の形態２に従うテストモードにおける調
整方式を説明する概念図である。
整方式を説明する概念図である。
【図１０】 実施の形態２に従うテストモードの第２の
テスト状態を示す回路図である。
テスト状態を示す回路図である。
【図１１】 電圧比較器６２およびその内部インピーダ
ンスを調整するための構成を示す回路図である。
ンスを調整するための構成を示す回路図である。
【図１２】 実施の形態３に従うデータ読出回路系の構
成を示す回路図である。
成を示す回路図である。
【図１３】 実施の形態３に従うデータ読出回路系のデ
ータ読出動作非活性時における状態を示す回路図であ
る。
ータ読出動作非活性時における状態を示す回路図であ
る。
【図１４】 実施の形態３に従うデータ読出動作を示す
動作波形図である。
動作波形図である。
【図１５】 実施の形態４に従う、基準電圧発生回路の
構成を示す回路図である。
構成を示す回路図である。
【図１６】 ＭＴＪメモリセルの構成を示す概略図であ
る。
る。
【図１７】 ＭＴＪメモリセルに対するデータ書込動作
を説明する概念図である。
を説明する概念図である。
【図１８】 データ書込時におけるデータ書込電流とト
ンネル磁気抵抗素子の磁化方向との関係を説明する概念
図である。
ンネル磁気抵抗素子の磁化方向との関係を説明する概念
図である。
【図１９】 ＭＴＪメモリセルからのデータ読出を説明
する概念図である。
する概念図である。
１ ＭＲＡＭデバイス、１０ メモリアレイ、２０ 行
デコーダ、２５ 列デコーダ、３０，３５ 読出／書込
制御回路、３１ａ，３１ｂ ライトドライバ、５０ デ
ータ読出回路、５０ａ，６０ａ 電流伝達回路、５０ｂ
電流センスアンプ、５０ｃ 読出データ生成回路、５
１，６２，８０，９０，９８ 電圧比較器、６０ 基準
電流発生回路、６０ｂ 電流生成回路、６１ａ，６１ｂ
ダミーメモリセル、７０ 主電圧比較器、８５，９５
接続スイッチ、１００ テスト電流供給回路、１２
０，１３０，３２０ 電流切換回路、１５０，２５０
デコーダ、１６０，２６０ セレクタ回路、１７０，２
７０ プログラム回路、３００，３１０ オフセット調
整回路、３０５，３１５ 調整電流生成トランジスタ、
３０７，３１７ キャパシタ、４００ 基準電圧発生回
路、４１０ ダミーメモリセル、４１５ 基準セル、４
１７ 固定抵抗、４６０ 基準電圧調整回路、ＡＴＲ，
ＡＴＲｄ０，ＡＴＲｄ１，ＡＴＲｄｒ，ＡＴＲｒ アク
セストランジスタ、ＢＬ ビット線、ＣＡ コラムアド
レス、ＤＡＴ 読出データ、ＤＩＮ 書込データ、ＤＲ
ＷＬ ダミーワード線、ＧＮＤ 接地電圧、Ｉａｃ ア
クセス電流、Ｉｃｅｌｌ メモリセル電流、Ｉｒ 基準
電流、Ｉｔ テスト電流、ＭＣＭＴＪメモリセル、ＲＡ
ロウアドレス、Ｒｍａｘ，Ｒｍｉｎ 電気抵抗、ＳＬ
ソース線、ＴＡ テストアドレス、ＴＭＲ，ＴＭＲｄ
０，ＴＭＲｄ１ トンネル磁気抵抗素子、ＴＭＲｄｒ
ダミートンネル磁気抵抗素子、ＴＳ１ａ〜ＴＳ１ｄ，Ｔ
Ｓ２ａ〜ＴＳ２ｄ，ＴＳ３ａ〜ＴＳ３ｄ，ＴＳ４ａ〜Ｔ
Ｓ４ｄ 制御信号、ＶＲ 読出電圧、Ｖｃｃ 電源電
圧、Ｖｏｓ オフセット電圧、Ｖｒｅｆ 基準電圧、Ｖ
ｒｅｆＡ，ＶｒｅｆＢ オフセット基準電圧、ＷＤＬ
ライトディジット線、ＷＬ ワード線。
デコーダ、２５ 列デコーダ、３０，３５ 読出／書込
制御回路、３１ａ，３１ｂ ライトドライバ、５０ デ
ータ読出回路、５０ａ，６０ａ 電流伝達回路、５０ｂ
電流センスアンプ、５０ｃ 読出データ生成回路、５
１，６２，８０，９０，９８ 電圧比較器、６０ 基準
電流発生回路、６０ｂ 電流生成回路、６１ａ，６１ｂ
ダミーメモリセル、７０ 主電圧比較器、８５，９５
接続スイッチ、１００ テスト電流供給回路、１２
０，１３０，３２０ 電流切換回路、１５０，２５０
デコーダ、１６０，２６０ セレクタ回路、１７０，２
７０ プログラム回路、３００，３１０ オフセット調
整回路、３０５，３１５ 調整電流生成トランジスタ、
３０７，３１７ キャパシタ、４００ 基準電圧発生回
路、４１０ ダミーメモリセル、４１５ 基準セル、４
１７ 固定抵抗、４６０ 基準電圧調整回路、ＡＴＲ，
ＡＴＲｄ０，ＡＴＲｄ１，ＡＴＲｄｒ，ＡＴＲｒ アク
セストランジスタ、ＢＬ ビット線、ＣＡ コラムアド
レス、ＤＡＴ 読出データ、ＤＩＮ 書込データ、ＤＲ
ＷＬ ダミーワード線、ＧＮＤ 接地電圧、Ｉａｃ ア
クセス電流、Ｉｃｅｌｌ メモリセル電流、Ｉｒ 基準
電流、Ｉｔ テスト電流、ＭＣＭＴＪメモリセル、ＲＡ
ロウアドレス、Ｒｍａｘ，Ｒｍｉｎ 電気抵抗、ＳＬ
ソース線、ＴＡ テストアドレス、ＴＭＲ，ＴＭＲｄ
０，ＴＭＲｄ１ トンネル磁気抵抗素子、ＴＭＲｄｒ
ダミートンネル磁気抵抗素子、ＴＳ１ａ〜ＴＳ１ｄ，Ｔ
Ｓ２ａ〜ＴＳ２ｄ，ＴＳ３ａ〜ＴＳ３ｄ，ＴＳ４ａ〜Ｔ
Ｓ４ｄ 制御信号、ＶＲ 読出電圧、Ｖｃｃ 電源電
圧、Ｖｏｓ オフセット電圧、Ｖｒｅｆ 基準電圧、Ｖ
ｒｅｆＡ，ＶｒｅｆＢ オフセット基準電圧、ＷＤＬ
ライトディジット線、ＷＬ ワード線。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０１Ｒ 31/28 Ｖ
Claims (23)
- 【請求項１】 記憶データに応じてアクセス時の通過電
流が変化する複数のメモリセルと、 前記複数のメモリセルのうちのアクセス対象に選択され
た選択メモリセルの前記通過電流に応じたアクセス電流
を第１のノードに流すためのアクセス電流伝達回路と、 データ読出時に、基準電流を第２のノードに流すための
基準電流生成回路と、前記第１および第２のノードをそ
れぞれ流れる電流の差に応じた読出電圧を生成する電流
比較回路と、 テストモードにおいて、前記第１および第２のノードの
各々に対して、同一のテスト電流を供給するためのテス
ト電流供給回路と、 前記テストモードにおいて、前記読出電圧に基づいて、
前記電流比較回路に生じているオフセットを評価するた
めのオフセット検知回路とを備える、半導体記憶装置。 - 【請求項２】 前記オフセット検知回路は、前記動作テ
スト時において、前記読出電圧が所定範囲内に収まって
いるかどうかを検知する、請求項１に記載の半導体記憶
装置。 - 【請求項３】 前記電流比較回路は、 第１の制御信号に応じて前記第１のノードへの入力イン
ピーダンスを調整するための第１のインピーダンス調整
回路と、 第２の制御信号に応じて前記第２のノードへの入力イン
ピーダンスを調整するための第２のインピーダンス調整
回路とを含む、請求項１に記載の半導体記憶装置。 - 【請求項４】 前記半導体記憶装置は、さらに、 前記テストモードにおいて、外部からのテスト入力に応
じて前記第１および第２の制御信号を生成するためのデ
コード回路と、 通常動作時に用いられる前記第１および第２の制御信号
を記憶するためのメモリ部と、 前記デコード回路および前記メモリ部の一方からの前記
第１および第２の制御信号を、選択的に前記電流比較回
路に伝達するためのセレクタ回路とを備え、 前記メモリ部に記憶される前記第１および第２の制御信
号は、前記テストモードにおいて、前記オフセットが所
定量より小さい場合における前記テスト入力に対応して
設定される、請求項３に記載の半導体記憶装置。 - 【請求項５】 記憶データに応じてアクセス時の通過電
流が変化する複数のメモリセルと、 前記複数のメモリセルのうちのアクセス対象に選択され
た選択メモリセルの前記通過電流に応じたアクセス電流
を第１のノードに流すためのアクセス電流伝達回路と、 基準電流を第２のノードに流すための基準電流生成回路
と、 前記第１および第２のノードをそれぞれ流れる電流の差
に応じた読出電圧を生成する電流比較回路と、 テストモードにおいて、前記アクセス電流および前記基
準電流のそれぞれと外部から調整可能なテスト電流との
大小関係を個別に検出するための電流検出回路とを備え
る、半導体記憶装置。 - 【請求項６】 前記テストモードにおいて、前記テスト
電流は、段階的に変化するように設定される、請求項５
に記載の半導体記憶装置。 - 【請求項７】 前記電流検出回路は、前記所定のテスト
電流を供給するためのテスト電流供給回路と、 前記第２のノードおよび前記テスト電流供給回路の間に
設けられ、前記テストモードにおいて、前記基準電流に
代えて前記テスト電流を前記第２のノードへ供給するた
めの電流スイッチ回路とを含む、請求項５に記載の半導
体記憶装置。 - 【請求項８】 前記電流検出回路は、 前記テスト電流を供給するためのテスト電流供給回路
と、 前記第１のノードおよび前記テスト電流供給回路の間に
設けられ、前記テストモードにおいて、前記アクセス電
流に代えて前記テスト電流を前記第１のノードへ供給す
るための電流スイッチ回路とを含む、請求項５に記載の
半導体記憶装置。 - 【請求項９】 前記基準電流生成回路は、 各前記メモリセルにおける前記記憶データの２種類のレ
ベルにそれぞれ対応する２種類の通過電流の中間の電流
を流すためのダミーメモリセルと、 前記ダミーメモリセルを通過する電流を第３のノードに
伝達するための電流伝達回路と、 前記第３のノードを流れる電流に応じて前記基準電流を
生成する電流生成回路とを含み、 前記電流伝達回路の入力インピーダンスは、制御信号に
応じて調整される、請求項８に記載の半導体記憶装置。 - 【請求項１０】 前記半導体記憶装置は、 前記テストモードにおいて、外部からのテスト入力に応
じて前記複数の制御信号を生成するためのデコード回路
と、 通常動作時に用いられる前記複数の制御信号を記憶する
ためのメモリ部と、 前記デコード回路および前記メモリ部の一方からの前記
制御信号を、選択的に前記電流伝達回路へ伝達するため
のセレクタ回路とをさらに備え、 前記メモリ部に記憶された前記複数の制御信号は、前記
テストモードにおいて求められた前記２通りの通過電流
の分布を考慮して決定される、請求項９に記載の半導体
記憶装置。 - 【請求項１１】 データ読出動作において、第１および
第２のノードの電圧差に応じた読出電圧を出力するデー
タ読出回路と、 前記データ読出動作の非活性時において、前記読出電圧
が所定範囲内に収まるように、前記読出電圧のフィード
バックによって得られる第１および第２の制御電圧にそ
れぞれ応じて、前記第１および第２のノードの入力イン
ピーダンスを調整するためのオフセット調整回路と、 前記第１および第２の制御電圧を保持するための電圧保
持回路と、 前記データ読出動作時に、前記読出電圧のフィードバッ
ク経路を遮断するためのスイッチ回路とを備える、半導
体記憶装置。 - 【請求項１２】 前記データ読出動作以外の期間におい
て、前記第１および第２のノードに同一電圧を印加する
ためのオフセット調整回路をさらに備える、請求項１１
に記載の半導体記憶装置。 - 【請求項１３】 記憶データに応じてアクセス時の通過
電流が変化する複数のメモリセルと、 前記複数のメモリセルのうちのアクセス対象に選択され
た選択メモリセルの前記通過電流に応じたアクセス電流
を第１のノードに流すためのアクセス電流伝達回路と、 データ読出動作時に、基準電流を第２のノードに流すた
めの基準電流生成回路と、 前記第１および第２のノードをそれぞれ流れる電流の差
に応じた読出電圧を生成する電流比較回路と、 前記データ読出動作の非活性時において、前記第１のノ
ードに対して前記アクセス電流に代えて前記基準電流を
流すための電流切換回路と、 前記非活性時において、前記読出電圧が所定範囲内に収
まるように、前記読出電圧のフィードバックによって得
られる第１および第２の制御電圧にそれぞれ応じて、前
記第１および第２のノードの入力インピーダンスを調整
するためのオフセット調整回路とを備える、半導体記憶
装置。 - 【請求項１４】 前記第１および第２の制御電圧を保持
するための電圧保持回路と、 前記データ読出時において、前記読出電圧のフィードバ
ック経路を遮断するためのスイッチ回路とをさらに備え
る、請求項１３に記載の半導体記憶装置。 - 【請求項１５】 前記オフセット調整回路は、 前記第１のノードに対して、前記第１の制御電圧に応じ
た電流を流入あるいは流出させるための第１の調整電流
発生回路と、 前記第２のノードに対して、前記第２の制御電圧に応じ
た電流を流入あるいは流出させるための第２の調整電流
発生回路とを含む、請求項１３に記載の半導体記憶装
置。 - 【請求項１６】 各前記メモリセルは、前記記憶データ
のレベルに応じて、第１の電気抵抗および、前記第１の
電気抵抗よりも大きい第２の電気抵抗のいずれか一方を
有するように設計され、 前記アクセス電流伝達回路は、前記選択メモリセルと接
続されて前記通過電流が流される第３のノードの電圧と
基準電圧との比較に応じて、前記第１および第３のノー
ド間を電気的に結合する伝達スイッチ部を含む、請求項
１、請求項５および請求項１１のいずれか１項に記載の
半導体記憶装置。 - 【請求項１７】 前記薄膜磁性体記憶装置は、前記基準
電圧を生成するための基準電圧発生回路をさらに備え、 前記基準電圧発生回路は、 各前記メモリセルと同様に設計され、かつ、前記第１の
電気抵抗に対応する前記記憶データを書込まれたダミー
メモリセルと、 前記第１の電気抵抗を有する基準抵抗素子と、 前記ダミーメモリセルおよび前記基準抵抗素子の各々に
同様のバイアス電圧を印加するためのバイアス印加回路
と、 前記バイアス電圧によって前記ダミーメモリセルおよび
前記基準抵抗素子をそれぞれ流れる電流の差に応じて、
前記基準電圧を調整する基準電圧調整回路とを含む、請
求項１６に記載の半導体記憶装置。 - 【請求項１８】 前記基準電圧調整回路は、前記ダミー
メモリセルを流れる電流が相対的に大きい場合には、前
記基準電圧を低下させる、請求項１７に記載の半導体記
憶装置。 - 【請求項１９】 各前記メモリセルは、記憶データに応
じた方向に磁化される磁気抵抗素子を有し、前記磁気抵
抗素子の電気抵抗は、磁化方向に応じて変化する、請求
項１から請求項１８のいずれか１項に記載の半導体記憶
装置。 - 【請求項２０】 記憶データに応じてアクセス時の通過
電流が変化する複数のメモリセルと、 前記複数のメモリセルのうちのアクセス対象に選択され
た選択メモリセルと接続されて前記通過電流が流される
内部ノードの電圧および基準電圧の比較に応じて、前記
通過電流に応じたアクセス電流を第１のノードに流すた
めのアクセス電流伝達回路と、 データ読出時に、基準電流を第２のノードに流すための
基準電流生成回路と、前記第１および第２のノードをそ
れぞれ流れる電流の差に応じた読出電圧を生成する電流
比較回路と、 各前記メモリセルの製造実績に応じて、前記基準電圧の
レベルを調整するための基準電流調整回路とを備える、
半導体記憶装置。 - 【請求項２１】 前記基準電流調整回路は、 前記半導体記憶装置上に作製され、各前記メモリセルと
同様の構造を有するダミーメモリセルと、 前記ダミーメモリセルの通過電流に応じて、前記基準電
圧のレベルを調整する電圧調整回路とを含む、請求項２
０に記載の薄膜磁性体記憶装置。 - 【請求項２２】 記憶データに応じてアクセス時の通過
電流が変化する複数のメモリセルと、 前記複数のメモリセルのうちのアクセス対象に選択され
た選択メモリセルの前記通過電流に応じたアクセス電流
を第１のノードに流すためのアクセス電流伝達回路と、 データ読出時に、基準電流を第２のノードに流すための
基準電流生成回路と、 前記第１および第２のノードをそれぞれ流れる電流の差
に応じた読出電圧を生成する電流比較回路とを備え、 前記基準電流生成回路は、 前記半導体記憶装置上に作製され、各々が、各前記メモ
リセルと同様の構造を有する複数のダミーメモリセル
と、 前記複数のダミーメモリセルの通過電流に基づいて、前
記基準電流を生成する電流生成回路とを含み、 前記複数のメモリセルのうちの少なくとも１つずつは、
各前記メモリセルにおける前記記憶データの２種類のレ
ベルをそれぞれ記憶する、半導体記憶装置。 - 【請求項２３】 前記複数のダミーメモリセルは、前記
２種類のレベルの一方ずつをそれぞれ記憶する第１およ
び第２のダミーメモリセルを有し、 前記電流生成回路は、前記第１および第２のダミーメモ
リセルのそれぞれの通過電流の平均値に応じて前記基準
電流を生成する、請求項２２に記載の薄膜磁性体記憶装
置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001369041A JP2003173700A (ja) | 2001-12-03 | 2001-12-03 | 半導体記憶装置 |
| US10/160,256 US6791890B2 (en) | 2001-12-03 | 2002-06-04 | Semiconductor memory device reading data based on memory cell passing current during access |
| DE10238307A DE10238307A1 (de) | 2001-12-03 | 2002-08-21 | Halbleiterspeichervorrichtung zum Lesen von Daten basierend auf einer Speicherzelle, durch die während eines Zugriffs Strom fließt |
| TW091119238A TW567491B (en) | 2001-12-03 | 2002-08-26 | Semiconductor memory device |
| CNB02142120XA CN1258769C (zh) | 2001-12-03 | 2002-08-28 | 根据存取时的存储单元通过电流读出数据的半导体存储器 |
| KR10-2002-0051034A KR100492436B1 (ko) | 2001-12-03 | 2002-08-28 | 액세스시의 메모리 셀 통과 전류에 기초하여 데이터를판독하는 반도체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001369041A JP2003173700A (ja) | 2001-12-03 | 2001-12-03 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003173700A true JP2003173700A (ja) | 2003-06-20 |
| JP2003173700A5 JP2003173700A5 (ja) | 2005-07-07 |
Family
ID=19178514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001369041A Pending JP2003173700A (ja) | 2001-12-03 | 2001-12-03 | 半導体記憶装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6791890B2 (ja) |
| JP (1) | JP2003173700A (ja) |
| KR (1) | KR100492436B1 (ja) |
| CN (1) | CN1258769C (ja) |
| DE (1) | DE10238307A1 (ja) |
| TW (1) | TW567491B (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006156765A (ja) * | 2004-11-30 | 2006-06-15 | Renesas Technology Corp | 半導体記憶装置の設計方法及び製造方法並びに半導体記憶装置 |
| JP2009015949A (ja) * | 2007-07-03 | 2009-01-22 | Toshiba Corp | 磁気ランダムアクセスメモリ |
| KR100919819B1 (ko) * | 2007-08-21 | 2009-10-01 | 한국전자통신연구원 | 반도체 메모리 장치 및 그것의 테스트 방법 |
| JP2009289352A (ja) * | 2008-05-30 | 2009-12-10 | Elpida Memory Inc | 半導体装置 |
| US8159891B2 (en) | 2009-03-02 | 2012-04-17 | Hynix Semiconductor Inc. | Sensing characteristic evaluating apparatus for semiconductor device and method thereof |
| JP2014525110A (ja) * | 2011-07-11 | 2014-09-25 | クアルコム，インコーポレイテッド | 磁気的に焼きなまされた基準セルによるｍｒａｍ感知 |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU2001269828A1 (en) * | 2000-06-15 | 2001-12-24 | Estancia Limited | Non-volatile ferromagnetic memory having sensor circuitry shared with its state change circuitry |
| KR100496858B1 (ko) * | 2002-08-02 | 2005-06-22 | 삼성전자주식회사 | 비트라인 클램핑 전압에 상관없이 기준 셀로 일정 전류가흐르는 마그네틱 랜덤 억세스 메모리 |
| JP2005141827A (ja) * | 2003-11-06 | 2005-06-02 | Sanyo Electric Co Ltd | 半導体記憶装置およびその不揮発性メモリ検証方法、マイクロコンピュータおよびその不揮発性メモリ制御方法 |
| KR100528341B1 (ko) * | 2003-12-30 | 2005-11-15 | 삼성전자주식회사 | 자기 램 및 그 읽기방법 |
| JP4261432B2 (ja) * | 2004-07-09 | 2009-04-30 | 株式会社アドバンテスト | 半導体試験装置および半導体試験方法 |
| KR100660535B1 (ko) * | 2004-12-15 | 2006-12-26 | 삼성전자주식회사 | 시리얼 센싱 동작을 수행하는 노어 플래시 메모리 장치 |
| JP2006294144A (ja) * | 2005-04-12 | 2006-10-26 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP4433311B2 (ja) * | 2005-09-12 | 2010-03-17 | ソニー株式会社 | 半導体記憶装置、電子機器及びモード設定方法 |
| US7450449B2 (en) * | 2005-09-29 | 2008-11-11 | Yamaha Corporation | Semiconductor memory device and its test method |
| US7321507B2 (en) * | 2005-11-21 | 2008-01-22 | Magic Technologies, Inc. | Reference cell scheme for MRAM |
| JP4251576B2 (ja) * | 2006-07-28 | 2009-04-08 | シャープ株式会社 | 不揮発性半導体記憶装置 |
| US7423476B2 (en) * | 2006-09-25 | 2008-09-09 | Micron Technology, Inc. | Current mirror circuit having drain-source voltage clamp |
| JP2009087494A (ja) * | 2007-10-02 | 2009-04-23 | Toshiba Corp | 磁気ランダムアクセスメモリ |
| JP2010134994A (ja) * | 2008-12-04 | 2010-06-17 | Elpida Memory Inc | 半導体装置及びそのカリブレーション方法 |
| KR101053538B1 (ko) | 2009-11-27 | 2011-08-03 | 주식회사 하이닉스반도체 | 테스트 회로, 이를 이용한 비휘발성 반도체 메모리 장치 및 테스트 방법 |
| CN102426845B (zh) * | 2011-11-30 | 2013-12-04 | 中国科学院微电子研究所 | 一种电流模灵敏放大器 |
| US8693273B2 (en) * | 2012-01-06 | 2014-04-08 | Headway Technologies, Inc. | Reference averaging for MRAM sense amplifiers |
| CN103366791B (zh) * | 2012-03-30 | 2017-04-12 | 硅存储技术公司 | 即时可调整读出放大器 |
| US8806284B2 (en) * | 2012-05-02 | 2014-08-12 | Avalanche Technology Inc. | Method for bit-error rate testing of resistance-based RAM cells using a reflected signal |
| KR101964261B1 (ko) | 2012-05-17 | 2019-04-01 | 삼성전자주식회사 | 자기 메모리 장치 |
| US9070466B2 (en) | 2012-09-06 | 2015-06-30 | Infineon Technologies Ag | Mismatch error reduction method and system for STT MRAM |
| US9202543B2 (en) * | 2012-11-30 | 2015-12-01 | Intel Deutschland Gmbh | System and methods using a multiplexed reference for sense amplifiers |
| US9140747B2 (en) * | 2013-07-22 | 2015-09-22 | Qualcomm Incorporated | Sense amplifier offset voltage reduction |
| KR102169681B1 (ko) | 2013-12-16 | 2020-10-26 | 삼성전자주식회사 | 감지 증폭기, 그것을 포함하는 불휘발성 메모리 장치 및 그것의 센싱 방법 |
| US9281027B1 (en) * | 2014-10-10 | 2016-03-08 | Arm Limited | Test techniques in memory devices |
| KR20160057182A (ko) * | 2014-11-13 | 2016-05-23 | 에스케이하이닉스 주식회사 | 저항변화 메모리 장치, 이를 위한 읽기 회로부 및 동작 방법 |
| US9601165B1 (en) | 2015-09-24 | 2017-03-21 | Intel IP Corporation | Sense amplifier |
| US9672941B1 (en) | 2016-02-08 | 2017-06-06 | Infineon Technologies Ag | Memory element status detection |
| TWI615851B (zh) * | 2016-10-14 | 2018-02-21 | 旺宏電子股份有限公司 | 非揮發性記憶裝置的感測電路及方法 |
| JP2018156697A (ja) * | 2017-03-15 | 2018-10-04 | 東芝メモリ株式会社 | 半導体記憶装置 |
| US10446241B1 (en) * | 2018-08-13 | 2019-10-15 | Micron Technology, Inc. | Automatic calibration (autocal) error recovery for a memory sub-system |
| US11309005B2 (en) * | 2018-10-31 | 2022-04-19 | Taiwan Semiconductor Manufacturing Co., Ltd. | Current steering in reading magnetic tunnel junction |
| US10692575B1 (en) * | 2019-03-28 | 2020-06-23 | 2X Memory Technology Corp. | Method for self-terminated writing with quasi-constant voltage across resistive-type memory element and circuit thereof |
| CN114649018A (zh) * | 2020-12-18 | 2022-06-21 | 力旺电子股份有限公司 | 存储器装置及其操作方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2665792B1 (fr) * | 1990-08-08 | 1993-06-11 | Sgs Thomson Microelectronics | Memoire integree pourvue de moyens de test ameliores. |
| JPH0620473A (ja) | 1992-07-02 | 1994-01-28 | Nec Corp | 半導体メモリ |
-
2001
- 2001-12-03 JP JP2001369041A patent/JP2003173700A/ja active Pending
-
2002
- 2002-06-04 US US10/160,256 patent/US6791890B2/en not_active Expired - Lifetime
- 2002-08-21 DE DE10238307A patent/DE10238307A1/de not_active Withdrawn
- 2002-08-26 TW TW091119238A patent/TW567491B/zh not_active IP Right Cessation
- 2002-08-28 KR KR10-2002-0051034A patent/KR100492436B1/ko not_active IP Right Cessation
- 2002-08-28 CN CNB02142120XA patent/CN1258769C/zh not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006156765A (ja) * | 2004-11-30 | 2006-06-15 | Renesas Technology Corp | 半導体記憶装置の設計方法及び製造方法並びに半導体記憶装置 |
| JP4675092B2 (ja) * | 2004-11-30 | 2011-04-20 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置の設計方法及び製造方法 |
| JP2009015949A (ja) * | 2007-07-03 | 2009-01-22 | Toshiba Corp | 磁気ランダムアクセスメモリ |
| KR100919819B1 (ko) * | 2007-08-21 | 2009-10-01 | 한국전자통신연구원 | 반도체 메모리 장치 및 그것의 테스트 방법 |
| JP2009289352A (ja) * | 2008-05-30 | 2009-12-10 | Elpida Memory Inc | 半導体装置 |
| US8159891B2 (en) | 2009-03-02 | 2012-04-17 | Hynix Semiconductor Inc. | Sensing characteristic evaluating apparatus for semiconductor device and method thereof |
| JP2014525110A (ja) * | 2011-07-11 | 2014-09-25 | クアルコム，インコーポレイテッド | 磁気的に焼きなまされた基準セルによるｍｒａｍ感知 |
| US9324404B2 (en) | 2011-07-11 | 2016-04-26 | Qualcomm Incorporated | MRAM sensing with magnetically annealed reference cell |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1423279A (zh) | 2003-06-11 |
| KR20030047697A (ko) | 2003-06-18 |
| US6791890B2 (en) | 2004-09-14 |
| KR100492436B1 (ko) | 2005-05-31 |
| CN1258769C (zh) | 2006-06-07 |
| US20030103395A1 (en) | 2003-06-05 |
| TW567491B (en) | 2003-12-21 |
| DE10238307A1 (de) | 2003-06-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2003173700A (ja) | 半導体記憶装置 | |
| US7295465B2 (en) | Thin film magnetic memory device reducing a charging time of a data line in a data read operation | |
| US7233537B2 (en) | Thin film magnetic memory device provided with a dummy cell for data read reference | |
| US6809976B2 (en) | Non-volatile semiconductor memory device conducting read operation using a reference cell | |
| US7313017B2 (en) | Thin film magnetic memory device conducting read operation by a self-reference method | |
| US6738285B2 (en) | Thin film magnetic memory device with high-accuracy data read structure having a reduced number of circuit elements | |
| KR100501126B1 (ko) | 용장구제기능을 갖는 박막 자성체 기억 장치 | |
| JP2004103104A (ja) | 薄膜磁性体記憶装置 | |
| JP2011138598A (ja) | 非揮発性メモリ装置 | |
| JP2007012140A (ja) | 不揮発性記憶装置 | |
| JP2008084533A (ja) | 薄膜磁性体記憶装置 | |
| JP2004103202A (ja) | 薄膜磁性体記憶装置 | |
| JP4712779B2 (ja) | 薄膜磁性体記憶装置 | |
| JP4749454B2 (ja) | 薄膜磁性体記憶装置 | |
| JP2008112524A (ja) | 半導体記憶装置 | |
| JP2007207342A (ja) | 不揮発性記憶装置 | |
| JP2012150873A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041102 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041102 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070906 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080507 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080909 |