JP4712779B2 - 薄膜磁性体記憶装置 - Google Patents

Description

この発明は、薄膜磁性体装置に関し、より特定的には、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を有するメモリセルを備えた薄膜磁性体記憶装置に関する。

低消費電力で不揮発的なデータ記憶が可能な記憶装置として、ＭＲＡＭデバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて、不揮発的なデータ記憶を行ない薄膜磁性体の各々をメモリセルとして、ランダムアクセスが可能な記憶装置である。

特に、近年では磁気トンネル接合を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたＭＲＡＭデバイスについては、“A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Feb. 2000.、 “Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Feb. 2000. 、および“A 256kb 3.0V 1T1MTJ Nonvolatile Magnetoresistive RAM", ISSCC Digest of Technical Papers, TA7.6, Feb. 2001.等の技術文献に開示されている。

図３０は、磁気トンネル接合部を有するメモリセル（以下、単に「ＭＴＪメモリセル」とも称する）の構成を示す概略図である。

図３０を参照して、ＭＴＪメモリセルは、磁気的に書込まれた記憶データのデータレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、アクセストランジスタＡＴＲとを含む。アクセストランジスタＡＴＲは、ビット線ＢＬおよびソース電圧線ＳＲＬの間に、トンネル磁気抵抗素子ＴＭＲと直列に接続される。代表的には、アクセストランジスタＡＴＲとして、半導体基板上に形成された電界効果型トランジスタが適用される。

ＭＴＪメモリセルに対しては、データ書込時に異なった方向のデータ書込電流をそれぞれ流すためのビット線ＢＬおよびディジット線ＤＬと、データ読出を指示するためのリードワード線ＲＷＬと、データ読出時にトンネル磁気抵抗素子ＴＭＲを所定電圧Ｖｓｓ（たとえば、接地電圧）にプルダウンするためのソース電圧線ＳＲＬとが設けられる。データ読出時においては、アクセストランジスタＡＴＲのターンオンに応答して、トンネル磁気抵抗素子ＴＭＲは、ソース電圧線ＳＲＬおよびビット線ＢＬの間に電気的に結合される。

図３１は、ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
図３１を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部かの印加磁界に応じた方向に磁化される強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または固定磁化層ＦＬと反対方向に磁化される。これらの固定磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬによって、磁気トンネル接合が形成される。

トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬの磁化方向と自由磁化層ＶＬの磁化方向とが同じ（平行）である場合に最小値Ｒｍｉｎとなり、両者の磁化方向が反対（反平行）方向である場合に最大値Ｒｍａｘとなる。

データ書込時においては、リードワード線ＲＷＬが非活性化されて、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを磁化するためのデータ書込電流は、ビット線ＢＬおよびディジット線ＤＬのそれぞれにおいて、書込データのレベルに応じた方向に流される。

図３２は、データ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を説明する概念図である。

図３２を参照して、横軸Ｈ（ＥＡ）は、トンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸（ＥＡ：Easy Axis）方向に印加される磁界を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困難軸（ＨＡ：Hard Axis）方向に作用する磁界を示す。磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線ＢＬおよびディジット線ＤＬをそれぞれ流れる電流によって生じる２つの磁界の一方ずつにそれぞれ対応する。

ＭＴＪメモリセルにおいては、固定磁化層ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容易軸に沿っており、自由磁化層ＶＬは、記憶データのレベル（“１”および“０”）に応じて、磁化容易軸方向に沿って、固定磁化層ＦＬと平行あるいは反平行（反対）方向に磁化される。ＭＴＪメモリセルは、自由磁化層ＶＬの２通りの磁化方向と対応させて、１ビットのデータ（“１”および“０”）を記憶することができる。

自由磁化層ＶＬの磁化方向は、印加される磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図３２に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。

アステロイド特性線に示されるように、自由磁化層ＶＬに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値を下げることができる。

図３２に示した例のようにデータ書込時の動作点を設計した場合には、データ書込対象であるＭＴＪメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がＨ_WRとなるように設計される。すなわち、このデータ書込磁界Ｈ_WRが得られるように、ビット線ＢＬまたはディジット線ＤＬを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界Ｈ_WRは、磁化方向の切換えに必要なスイッチング磁界Ｈ_SWと、マージン分ΔＨとの和で示される。すなわち、Ｈ_WR＝Ｈ_SW＋ΔＨで示される。

ＭＴＪメモリセルの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えるためには、ディジット線ＤＬとビット線ＢＬとの両方に所定レベル以上のデータ書込電流を流す必要がある。これにより、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層ＶＬは、磁化容易軸（ＥＡ）に沿ったデータ書込磁界の向きに応じて、固定磁化層ＦＬと平行もしくは、反対（反平行）方向に磁化される。トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。

図３３は、ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
図３３を参照して、データ読出動作時においては、アクセストランジスタＡＴＲは、リードワード線ＲＷＬの活性化に応答してターンオンする。これにより、トンネル磁気抵抗素子ＴＭＲは、所定電圧Ｖｓｓへプルダウンされた状態でビット線ＢＬと電気的に結合される。

この状態で、ビット線ＢＬを所定電圧へプルアップすれば、ビット線ＢＬおよびトンネル磁気抵抗素子ＴＭＲを含む電流経路を、トンネル磁気抵抗素子ＴＭＲの電気抵抗に応じた、すなわちＭＴＪメモリセルの記憶データのレベルに応じたメモリセル電流Ｉｃｅｌｌが通過する。たとえば、このメモリセル電流Ｉｃｅｌｌを所定の基準電流と比較することにより、ＭＴＪメモリセルから記憶データを読出すことができる。

このようにトンネル磁気抵抗素子ＴＭＲは、印加されるデータ書込磁界によって書換可能な磁化方向に応じてその電気抵抗が変化するので、トンネル磁気抵抗素子ＴＭＲの電気抵抗ＲｍａｘおよびＲｍｉｎと、記憶データのレベル（“１”および“０”）とそれぞれ対応付けることによって、不揮発的なデータ記憶を実行することができる。
ロイ・ショイアーライン（Roy Scheuerlein)他６名、"各セルにＦＥＴスイッチおよび磁気トンネル接合を用いた、１０ｎｓ読出・書込の不揮発メモリアレイ(A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell)",（米国），２０００年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．２（2000 IEEE ISSCC Digest of Technical Papers, TA7.2），ｐ．１２８−１２９。 ダーラム(M.Durlam)他５名、"磁気トンネル接合素子に基づいた不揮発ランダムアクセスメモリ(Nonvolatile RAM based on Magnetic Tunnel Junction Elements)",（米国），２０００年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．３（2000 IEEE ISSCC Digest of Technical Papers, TA7.3），ｐ．１３０−１３１。

このように、ＭＲＡＭデバイスにおいては、記憶データレベルの違いに対応したトンネル磁気抵抗素子ＴＭＲでの接合抵抗差である電気抵抗差ΔＲ＝（Ｒｍａｘ−Ｒｍｉｎ）を利用してデータ記憶が実行される。すなわち、選択メモリセルの通過電流Ｉｃｅｌｌの検知に基づいてデータ読出が実行される。

一般的には、データ記憶を実行するための正規のＭＴＪメモリセルとは別に、メモリセル電流Ｉｃｅｌｌと比較される基準電流を生成するためのリファレンスセルが設けられる。このようなリファレンスセルによって生成される基準電流は、ＭＴＪメモリセルに２種類の電気抵抗ＲｍａｘおよびＲｍｉｎにそれぞれ対応する２種類のメモリセル電流Ｉｃｅｌｌの中間値となるように設計される。

すなわち、リファレンスセルは、電気抵抗ＲｍａｘおよびＲｍｉｎの中間レベルの電気抵抗を有するように作製する必要があるが、このような電気抵抗を実現するためには、特別な設計および作製を行なう必要がある。これにより、リファレンスセルの構造が複雑化して、チップ面積の増大やメモリセルアレイの加工マージン低下といった問題点が生じるおそれがある。

特に、このようなダミーセルを正規のメモリセルが配置されるメモリアレイと別領域に配置する構成においては、ダミーセルを含む電流経路と、アクセス対象に選択された正規のＭＴＪメモリセルを含む電流経路とが、離れた領域にそれぞれ形成されるため、データ読出時におけるノイズ等の影響が大きくなり、読出マージンを低下させるおそれもある。

この発明は、このような問題点を解決するためになされたものであって、正規のＭＴＪメモリセルと同様に設計および作製されるリファレンスセル（ダミーセル）を用いてデータ読出を実行可能な薄膜磁性体記憶装置の構成を提供することである。

この発明に従う薄膜磁性体記憶装置は、各々が、記憶データのレベルに応じた方向に磁化されて磁化方向に応じて第１および第２の電気抵抗のいずれかを有するように構成された磁気抵抗素子および、磁気抵抗素子と直列に接続されてデータ読出時に選択的にオンするアクセストランジスタを含む複数のメモリセルと、データ読出時に、複数のメモリセルのうちのアクセス対象に選択された選択メモリセルとの間で通過電流を比較するためのダミーセルと、データ読出時において、選択メモリセルおよびダミーセルをそれぞれ介して、固定電圧と電気的に結合される第１および第２のデータ線と、第１および第２のデータ線の通過電流差に応じたデータ読出を行なうためのデータ読出部とを備える。ダミーセルは、各磁気抵抗素子と同様の構成および形状を有し、第１および第２の電気抵抗のうちのより小さい一方を有するように予め磁化されたダミー磁気抵抗素子と、ダミー磁気抵抗素子と直列に接続されてデータ読出時に選択的にオンし、アクセストランジスタと同様に設計されたダミーアクセストランジスタと、ダミー磁気抵抗素子と直列に接続されて、第１および第２の電気抵抗の差よりも小さい電気抵抗を有するダミー抵抗付加部とを含む。ダミー抵抗付加部は、アクセストランジスタと同様に設計された少なくとも１個のトランジスタを有し、トランジスタの各ゲートへは調整可能な制御電圧が入力される。

上記薄膜磁性体記憶装置は、ダミー抵抗付加部を構成するトランジスタおよびダミーアクセス素子がアクセス素子と同様のサイズに設計されるので、ダミーセルをメモリセルの配置ピッチに合わせて効率的に配置できる。メモリセルとダミーセルとを連続的に配置して、メモリアレイの加工マージンの低下を避けることができる。

この発明の他の構成に従う薄膜磁性体記憶装置は、複数のメモリセルおよび、データ読出時に、複数のメモリセルのうちのアクセス対象に選択された選択メモリセルとの間で通過電流を比較するためのダミーセルが配置されたメモリアレイを備える。各メモリセルは、記憶データのレベルに応じた方向に磁化されて磁化方向に応じて第１および第２の電気抵抗のいずれかを有するように構成された磁気抵抗素子と、磁気抵抗素子と直列に接続されてデータ読出時に選択的にオンするアクセストランジスタとを含む。ダミーセルは、磁気抵抗素子と同様の構成および形状を有し、第１および第２の電気抵抗のうちのより小さい一方を有するように予め磁化されたダミー磁気抵抗素子と、ダミー磁気抵抗素子と直列に接続されてデータ読出時に選択的にオンし、アクセストランジスタと同様に設計されたダミーアクセストランジスタとを含む。薄膜磁性体記憶装置は、複数のメモリセルに対応して設けられ、固定電圧を伝達する第１の電圧配線と、ダミーセルに対応して設けられ、固定電圧を伝達する第２の電圧配線と、データ読出時において、選択メモリセルおよびダミーセルをそれぞれ介して、第１および第２の電圧配線とそれぞれ電気的に結合される第１および第２のデータ線と、第１および第２のデータ線の通過電流差に応じたデータ読出を行なうためのデータ読出部と、メモリアレイの外部において第２の電圧配線に対して直列に接続されて、第１および第２の電気抵抗の差よりも小さい電気抵抗を有するダミー抵抗付加部とをさらに備える。

上記薄膜磁性体記憶装置は、メモリアレイの外部に配置されたダミー抵抗付加部とダミーセルとの合成抵抗が、選択メモリセルの記憶データに応じた２種類の電気抵抗の中間値となるように構成される。したがって、選択メモリセルおよびダミーセルの通過電流間にオフセットを与えるための構成をデータ読出回路側に設けることなく、通常のＭＴＪメモリセルと同様の構成のダミーセルＤＭＣを用いてデータ読出を実行することが可能である。この結果、ダミーメモリセルを作製するために特別の設計、製造工程、磁化工程等を必要としないため、構造の複雑化によるチップ面積の増大およびメモリアレイの加工マージンの低下等といった問題を招くことなく、正規メモリセルおよびダミーメモリセルを同一メモリアレイ内に設けてデータ読出マージンを確保することができる。さらに、データ読出回路系の構成を簡易化できる。

好ましくは、ダミー抵抗付加部は、第２の電圧配線と固定電圧との間に電気的に結合され、ゲートへ調整可能な制御電圧を受ける電界効果型トランジスタを有する。

このように構成すると、ダミー抵抗付加部の電気抵抗を精密に調整することができる。
この発明のさらに別の１つの構成に従う薄膜磁性体記憶装置は、複数のメモリセルおよび、データ読出時に、複数のメモリセルのうちのアクセス対象に選択された選択メモリセルとの間で通過電流を比較するためのダミーセルが配置されたメモリアレイを備える。各メモリセルは、記憶データのレベルに応じた方向に磁化されて磁化方向に応じて第１および第２の電気抵抗のいずれかを有するように構成された磁気抵抗素子と、磁気抵抗素子と直列に接続されてデータ読出時に選択的にオンするアクセストランジスタとを含む。ダミーセルは、磁気抵抗素子と同様の構成および形状を有し、第１および第２の電気抵抗のいずれか一方を有するように予め磁化されたダミー磁気抵抗素子と、ダミー磁気抵抗素子と直列に接続されてデータ読出時に選択的にオンし、アクセストランジスタと同様に設計されたダミーアクセストランジスタとを含む。薄膜磁性体記憶装置は、データ読出時において、選択メモリセルおよびダミーセルの一方ずつをそれぞれ介して、固定電圧と電気的に結合される第１および第２のデータ線と、第１および第２のデータ線の通過電流差に応じたデータ読出を行なうためのデータ読出部と、メモリアレイ外部において、第１および第２のデータ線のうちの選択メモリセルと結合された一方のデータ線に対して、第３の電気抵抗を直列に接続するための第１の抵抗付加部と、メモリアレイ外部において、第１および第２のデータ線のうちのダミーセルと結合された他方のデータ線に対して、第４の電気抵抗を直列に接続するための第２の抵抗付加部とをさらに備える。第３および第４の電気抵抗は、ダミーセルの電気抵抗および第４の電気抵抗の和が、第１および第３の電気抵抗の和と、第２および第３の電気抵抗の和との中間レベルとなるように決定される。

上記薄膜磁性体記憶装置は、メモリアレイの外部に配置された第１および第２の抵抗付加部を、選択メモリセルおよびダミーセルと直列に接続することによって、ダミーセルの通過電流を選択メモリセルの２種類の通過電流の中間レベルに設定する。したがって、選択メモリセルおよびダミーセルの通過電流間にオフセットを与えるための構成をデータ読出回路側に設けることなく、通常のＭＴＪメモリセルと同様の構成のダミーセルＤＭＣを用いてデータ読出を実行することが可能である。この結果、ダミーメモリセルを作製するために特別の設計や製造工程を必要としないため、構造の複雑化によるチップ面積の増大およびメモリアレイの加工マージンの低下等といった問題を招くことなく、正規メモリセルおよびダミーメモリセルを同一メモリアレイ内に設けてデータ読出マージンを確保することができる。さらに、データ読出回路系の構成を簡易化できる。

好ましくは、ダミー磁気抵抗素子は、第１および第２の電気抵抗のより小さい一方を有するように予め磁化され、第４の電気抵抗は、第１および第２の電気抵抗の差に相当し、第３の電気抵抗は、第４の電気抵抗の半分である。

このように構成すると、ダミーセルを単独で磁化するための専用工程を設ける必要がないので、製造工程を簡略化できる。

さらに好ましくは、第１の抵抗付加部は、各ゲートへ調整可能な制御電圧を受ける並列に接続されたＬ個（Ｌ：２以上の偶数かつ正の整数）のトランジスタを含み、第２の抵抗付加部は、各ゲートへ制御電圧を受ける並列に接続された（Ｌ／２）個のトランジスタを含む。

このように構成すると、第１および第２の抵抗付加部の電気抵抗を正確に設定することができる。

また好ましくは、薄膜磁性体記憶装置は、複数のメモリセルに対応して設けられ、固定電圧を伝達するための第１の電圧配線と、ダミーセルに対応して設けられ、固定電圧を伝達するための第２の電圧配線とをさら備える。第１の抵抗付加部は、第１の電圧配線および固定電圧の間に直列に接続され、第２の抵抗付加部は、第２の電圧配線および固定電圧の間に直列に接続される。

このように構成すると、第１および第２のデータ線と選択メモリセルおよびダミーセルとの間の接続対応関係がアドレス選択結果に応じて入替わる、折返し型ビット線構成に基づくメモリアレイに対しても、接続切換回路を設けることなく、第１および第２の抵抗付加部を、選択メモリセルおよびダミーセルと直列に接続することができる。したがって、回路面積の増加を招くことなく、ノイズ耐性の高いデータ読出を実行できる。

あるいは好ましくは、複数のメモリセルおよびダミーセルは、相補にデータ読出対象となる第１および第２のメモリブロックに分割配置され、第１および第２のメモリブロックの各々は、ダミーセルを含み、第１のメモリブロックにおいて、各メモリセルおよびダミーセルは、第１および第２のデータ配線と固定電圧との間にそれぞれ電気的に結合され、第２のメモリブロックにおいて、ダミーセルおよび各メモリセルは、第１および第２のデータ配線と固定電圧との間にそれぞれ電気的に結合され、薄膜磁性体記憶装置は、第１および第２のメモリブロック間の選択結果に応じて、第１および第２のデータ線のそれぞれに対して、第１および第２の抵抗付加部の一方ずつを相補的に直列接続するための接続切換部をさらに備える。

このように構成すると、第１および第２のデータ線の負荷容量を均衡化させることができるので、データ読出を高速化できる。

この発明のさらに別の１つの構成に従う薄膜磁性体記憶装置は、複数のメモリセルおよび、データ読出時に、複数のメモリセルのうちのアクセス対象に選択された選択メモリセルとの間で通過電流を比較するためのダミーセルが配置されたメモリアレイを備え、各メモリセルは、記憶データのレベルに応じた方向に磁化されて磁化方向に応じて第１および第２の電気抵抗のいずれかを有するように構成された磁気抵抗素子と、磁気抵抗素子と直列に接続されてデータ読出時に選択的にオンするアクセストランジスタとを含む。ダミーセルは、磁気抵抗素子と同様の構成および形状を有し、第１および第２の電気抵抗のいずれか一方を有するように予め磁化されたダミー磁気抵抗素子と、ダミー磁気抵抗素子と直列に接続されてデータ読出時に選択的にオンし、アクセストランジスタと同様に設計されたダミーアクセストランジスタとを含む。薄膜磁性体記憶装置は、データ読出時において、選択メモリセルおよびダミーセルの一方ずつをそれぞれ介して、固定電圧と電気的に結合される第１および第２のデータ線と、第１および第２のデータ線の通過電流差に応じたデータ読出を行なうためのデータ読出部と、メモリアレイの外部において、第１および第２のデータ線の一方のデータ線に対して、第３の電気抵抗を並列に接続するための抵抗付加部とをさらに備える。第３の電気抵抗は、ダミーセルの電気抵抗が、並列接続された第１および第３の電気抵抗の合成抵抗および、並列接続された第２および第３の電気抵抗の合成抵抗の中間レベルとなるように決定される。

上記薄膜磁性体記憶装置は、メモリアレイの外部に配置された抵抗付加部を、選択メモリセルおよびダミーセルの所定の一方と並列接続することによって、ダミーセルの通過電流を選択メモリセルの２種類の通過電流の中間レベルに設定する。したがって、選択メモリセルおよびダミーセルの通過電流間にオフセットを与えるための構成をデータ読出回路側に設けることなく、通常のＭＴＪメモリセルと同様の構成のダミーセルＤＭＣを用いてデータ読出を実行することが可能である。この結果、ダミーメモリセルを作製するために特別の設計や製造工程を必要としないため、構造の複雑化によるチップ面積の増大およびメモリアレイの加工マージンの低下等といった問題を招くことなく、正規メモリセルおよびダミーメモリセルを同一メモリアレイ内に設けてデータ読出マージンを確保することができる。さらに、データ読出回路系の構成を簡易化できる。

好ましくは、ダミー磁気抵抗素子は、第１および第２の電気抵抗のより小さい一方を有するように予め磁化され、データ読出時において、抵抗付加部が並列に接続される一方のデータ線は、選択メモリセルを介して固定電圧と電気的に結合される。

このように構成すると、ダミーセルを単独で磁化するための専用工程を設ける必要がないので、製造工程を簡略化できる。

以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示すものとする。

［実施の形態１］
図１は、本発明の実施の形態に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。

図１を参照して、本発明の実施の形態に従うＭＲＡＭデバイス１は、外部からの制御信号ＣＭＤおよびアドレス信号ＡＤＤに応答してランダムアクセスを行ない、書込データＤＩＮの入力および読出データＤＯＵＴの出力を実行する。

ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１の全体動作を制御するコントロール回路５と、行列状に配置されたＭＴＪメモリセルＭＣを含むメモリアレイ１０とを備える。

メモリアレイ１０においては、ＭＴＪメモリセルの行にそれぞれ対応して、リードワード線ＲＷＬおよびディジット線ＤＬが配置され、ＭＴＪメモリセルの列にそれぞれ対応して、ビット線ＢＬが配置される。あるいは、折返し型ビット線構成とするために、各メモリセル列に対応して、ビット線ＢＬおよび／ＢＬから構成されるビット線対ＢＬＰを配置する構成としてもよい。図１においては、代表的に示される１個のＭＴＪメモリセルＭＣと、これに対応するリードワード線ＲＷＬ、ディジット線ＤＬ、およびビット線ＢＬ（またはビット線対ＢＬＰ）の配置が示される。

ＭＲＡＭデバイス１は、アドレス信号によって示されるロウアドレスＲＡをデコードして、メモリアレイ１０における行選択を実行するための行デコーダ２０と、アドレス信号ＡＤＤによって示されるコラムアドレスＣＡをデコードして、メモリアレイ１０における列選択を実行するための列デコーダ２５と、読出／書込制御回路３０および３５とをさらに備える。

読出／書込制御回路３０および３５は、メモリアレイ１０に対してデータ書込動作を行なうための回路群、およびメモリアレイ１０からデータ読出を行なうための回路群（以下、「データ読出回路系」とも称する）を総称したものである。

ディジット線ＤＬは、メモリアレイ１０を挟んで行デコーダ２０と反対側の領域において、所定電圧Ｖｓｓ（たとえば、接地電圧）と結合される。

図２は、メモリアレイに対してデータ読出を実行するためのデータ読出回路系の実施の形態１に従う構成を示す回路図である。

図２を参照して、メモリアレイ１０は、行列状に配置された、各々が１ビットのデータ記憶を行なう複数の正規のＭＴＪメモリセルＭＣ（以下、単に「正規メモリセルＭＣ」とも称する）を有する。各正規メモリセルＭＣは、図３０に示したのと同様の構成を有し、直列に接続された、トンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタ（アクセス素子）ＡＴＲとを含む。アクセストランジスタＡＴＲのゲートは、対応するリードワード線ＲＷＬと接続される。トンネル磁気抵抗素子ＴＭＲは、記憶データ（“１”もしくは“０”）に応じた方向に磁化されて、電気抵抗ＲｍａｘおよびＲｍｉｎのいずれかを有する。

各正規メモリセルの電気抵抗は、厳密には、トンネル磁気抵抗素子ＴＭＲ、アクセストランジスタＡＴＲのオン抵抗、およびその他の寄生抵抗の和であるが、トンネル磁気抵抗素子ＴＭＲ以外の抵抗分は記憶データによらず一定であるので、以下においては、記憶データに応じた２種類の正規メモリセルの電気抵抗についても、ＲｍａｘおよびＲｍｉｎで示し、両者の差をΔＲ（すなわち、ΔＲ＝Ｒｍａｘ−Ｒｍｉｎ）と示すものとする。

メモリアレイ１０は、さらに、複数のダミーセルＤＭＣを含む。各ダミーセルＤＭＣは、アクセス対象に選択された正規メモリセル（以下、「選択メモリセル」とも称する）との間で通過電流を比較するために設けられる。各ダミーセルＤＭＣは、正規メモリセルＭＣと同様の構成および形状を有し、ダミー磁気抵抗素子ＴＭＲｄおよびダミーアクセス素子ＡＴＲｄから構成される。

ダミー磁気抵抗素子ＴＭＲｄは、正規メモリセルＭＣ中のトンネル磁気抵抗素子ＴＭＲと同様に設計および作製されて、記憶データ“１”もしくは“０”を予め書込まれる。ダミーアクセス素子ＡＴＲｄは、正規メモリセルＭＣ中のアクセストランジスタＡＴＲと同様に作製および設計される。すなわち、ダミーアクセス素子ＡＴＲｄとアクセストランジスタＡＴＲとのオン抵抗は同レベルであり、そのトランジスタサイズも同様に設計されている。したがって、ダミーセルＤＭＣの電気抵抗は、正規メモリセルの２種類の電気抵抗ＲｍａｘおよびＲｍｉｎの所定の一方と同様である。

ダミーセルＤＭＣは、正規メモリセルＭＣと同様の構成および形状を有するので、メモリアレイ１０内において正規メモリセルＭＣと連続的に行列配置することができる。実施の形態１に従う構成においては、ダミーセルＤＭＣは、ダミーセル列を構成して、正規メモリセルＭＣとの間でメモリセル行を共有するように配置される。

正規メモリセルＭＣおよびダミーセルＤＭＣによって共有されたメモリセル行ごとに、リードワード線ＲＷＬおよびディジット線ＤＬが配置される。一方、正規メモリセルＭＣの列（「正規メモリセル列」とも称する）およびダミーセル列はそれぞれ独立であり、正規メモリセル列ごとにビット線ＢＬが配置され、ダミーセル列に対してダミービット線ＢＬｄが設けられる。

図２においては、第ｉ番目（ｉ：自然数）のメモリセル行および先頭、第ｊ番目（ｊ：自然数）および最終のメモリセル列に対応する、リードワード線ＲＷＬｉ、ディジット線ＤＬｉ、ビット線ＢＬ０，ＢＬｊ，ＢＬｎおよびダミービット線ＢＬｄ、ならびに、対応する正規メモリセルＭＣおよびダミーセルＤＭＣが代表的に示される。

また、以下においては、信号、信号線およびデータ等の２値的な高電圧状態（たとえば、電源電圧Ｖｃｃ）および低電圧状態（たとえば、所定電圧Ｖｓｓ）を、それぞれ「Ｈレベル」および「Ｌレベル」とも称する。

さらに、メモリアレイ１０に隣接して、データ線ＬＩＯおよびＬＩＯｒが配置される。各メモリセル列において、各ビット線ＢＬとデータ線ＬＩＯとの間にコラム選択ゲートＣＳＧが設けられ、ダミービット線ＢＬｄとデータ線ＬＩＯｒとの間にダミーコラム選択ゲートＣＳＧｄが設けられる。コラム選択ゲートＣＳＧは、対応するコラム選択線ＣＳＬの活性化（Ｈレベル）に応答してオンする。また、ダミーコラム選択ゲートＣＳＧｄは、ダミーコラム選択線ＣＳＬｄの活性化（Ｈレベル）に応答してオンする。

図２には、ビット線ＢＬ０，ＢＬｊ、ＢＬｎおよびダミービット線ＢＬｄに対応して設けられる、コラム選択線ＣＳＬ０，ＣＳＬｊ，ＣＳＬｎ、ダミーコラム選択線ＣＳＬｄ、コラム選択ゲートＣＳＧ０，ＣＳＧｊ，ＣＳＧｎ、およびダミーコラム選択ゲートＣＳＧｄが代表的に示される。

行デコーダ２０は、ロウアドレスＲＡに応じて、データ読出時にリードワード線ＲＷＬを選択的に活性化（Ｈレベル）し、データ書込時にディジット線ＤＬを選択的に活性化（Ｈレベル）する。活性化されたディジット線ＤＬｉは、その一端を行デコーダ２０によって電源電圧Ｖｃｃと接続され、他端を図１に示したように所定電圧Ｖｓｓと接続されるので、選択行のディジット線にデータ書込電流Ｉｐを流すことができる。データ書込動作についての詳細な説明は省略するが、さらに、選択列のビット線に書込データレベルに応じた方向のデータ書込電流を流すことにより、対応するディジット線およびビット線の両方にデータ書込電流が供給されたメモリセルに対してデータ書込を実行できる。

列デコーダ２５は、データ読出時において、列選択結果に応じて、コラム選択線ＣＳＬおよびダミーコラム選択線ＣＳＬｄを選択的に活性化（Ｈレベル）する。

さらに、データ線ＬＩＯ，ＬＩＯｒをプリチャージ・イコライズするためのデータ線イコライズ回路５０と、選択メモリセルおよびダミーセル間の電気抵抗差に基づいてデータ読出を実行するための差動増幅器６０とが設けられる。

データ線イコライズ回路５０は、データ線ＬＩＯおよびＬＩＯｒの間に接続されるトランジスタスイッチ５１と、データ線ＬＩＯｒおよび所定電圧Ｖｓｓの間に接続されるトランジスタスイッチ５２と、データ線ＬＩＯおよび所定電圧Ｖｓｓの間に接続されるトランジスタスイッチ５３とを有する。トランジスタスイッチ５１、５２および５３の各々は、たとえばＮ型ＭＯＳトランジスタで構成される。

トランジスタスイッチ５１〜５３の各々のゲートには、行デコーダ２０によって生成されるデータ線イコライズ信号ＬＩＯＥＱが入力される。データ線イコライズ信号ＬＩＯＥＱは、少なくともデータ読出動作前の所定期間において、Ｈレベルへ活性化される。これに応答したプリチャージ・イコライズ動作によって、データ線ＬＩＯおよびＬＩＯｒの各々は、所定電圧Ｖｓｓへ設定される。

差動増幅器６０は、センスノードＮｓおよびデータ線ＬＩＯの間に接続されたＮ型ＭＯＳトランジスタ６１と、センスノード／Ｎｓとデータ線ＬＩＯｒとの間に接続されたＮ型ＭＯＳトランジスタ６２と、ノードＮｓｐおよびセンスノードＮｓの間に接続されるＰ型ＭＯＳトランジスタ６３と、ノードＮｓｐおよびセンスノード／Ｎｓの間に接続されるＰ型ＭＯＳトランジスタ６４と、動作電圧として供給される電源電圧ＶｃｃおよびノードＮｓｐの間に接続されるＰ型ＭＯＳトランジスタ６５とを有する。

トランジスタ６３および６４の各々のゲートは、センスノードＮｓおよび／Ｎｓの一方と接続される。図２には、一例として、トランジスタ６３および６４の各々のゲートがセンスノード／Ｎｓと接続される構成が示される。トランジスタ６３および６４は、カレントミラー回路を構成し、センスノードＮｓおよび／Ｎｓの各々に対して、同一電流を供給しようとする。

トランジスタ６１および６２のゲートには、オフセット調整回路を構成する電圧発生回路５５および５６によってそれぞれ生成されるオフセット制御電圧ＶｏｆｄおよびＶｏｆｒがそれぞれ入力される。トランジスタ６１および６２は、データ線ＬＩＯおよびＬＩＯｒをオフセット制御電圧ＶｏｆｄおよびＶｏｆｒ以下にそれぞれ維持するとともに、データ線ＬＩＯおよびＬＩＯｒの通過電流差を増幅して、センスノードＮｓおよび／Ｎｓ間の電圧差に変換する。

トランジスタ６５のゲートへは、行デコーダ２０によってデータ読出動作時にＬレベルに活性化されるセンスイネーブル信号／ＳＥが入力される。たとえば、図２に示されるデータ読出回路系が複数配置される構成において、行デコーダ２０は、これらの複数のデータ読出回路系の選択結果を反映して、センスイネーブル信号／ＳＥを選択的に活性化する。トランジスタ６５は、センスイネーブル信号／ＳＥの活性化（Ｌレベル）に応答して動作電流を供給して、差動増幅器６０を動作させる。

次に、図３を用いて、実施の形態１に従うＭＲＡＭデバイスにおけるデータ読出動作を説明する。図３においては、第ｉ行・第ｊ列がデータ読出対象に選択された場合の動作について代表的に説明する。

図３を参照して、データ読出実行前の時刻ｔ１以前において、データ線イコライズ信号ＬＩＯＥＱは、Ｈレベルに活性化されている。これにより、データ線ＬＩＯ，ＬＩＯｒは、所定電圧Ｖｓｓにプリチャージされる。

時刻ｔ１においてデータ読出動作が開始されると、まず、データ線イコライズ信号ＬＩＯＥＱがＬレベルへ非活性化されて、データ線ＬＩＯ，ＬＩＯｒは、所定電圧Ｖｓｓから切離される。これにより、データ読出を開始する準備が整う。

さらに、時刻ｔ２において、センスイネーブル信号／ＳＥがＬレベルに活性化されて、差動増幅器６０の動作が開始される。これにより、データ線ＬＩＯおよびＬＩＯｒの各々に対する電流供給が開始される。また、同様のタイミングで、選択行のリードワード線ＲＷＬｉおよび選択列のコラム選択線ＣＳＬｊが各々Ｈレベルに活性化される。

選択行のワード線ＷＬｉおよび選択列のコラム選択線ＣＳＬｊの活性化に応答して、データ線ＬＩＯは、ビット線ＢＬｊおよび選択メモリセルを介して所定電圧Ｖｓｓと電気的に結合され、データ線ＬＩＯｒは、ダミービット線ＢＬｄおよびダミーセルＤＭＣを介して所定電圧Ｖｓｓと電気的に結合される。実施の形態１に従う構成においては、データ線ＬＩＯ，ＬＩＯｒと選択メモリセルおよびダミーセルとの間の接続対応関係は固定されている。すなわち、データ読出時に、アドレス選択結果にかかわらず、データ線ＬＩＯおよびＬＩＯｒは、選択メモリセルおよびダミーセルとそれぞれ電気的に結合される。

既に説明したように、選択メモリセルの電気抵抗は、記憶データに応じて電気抵抗がＲｍａｘおよびＲｍｉｎのいずれかであるので、選択メモリセルと電気的に結合されたデータ線ＬＩＯの通過電流Ｉｄａｔは、記憶データに応じて、Ｉｄａｔ（Ｒｍａｘ）およびＩｄａｔ（Ｒｍｉｎ）のいずれかとなる。以下においては、選択メモリセルと電気的に結合されたデータ線の通過電流Ｉｄａｔを、データ読出電流Ｉｄａｔとも称し、２種類のデータ読出電流Ｉｄａｔ（Ｒｍａｘ）およびＩｄａｔ（Ｒｍｉｎ）の差をΔＩと表記する。すなわち、ΔＩ＝Ｉｄａｔ（Ｒｍｉｎ）−Ｉｄａｔ（Ｒｍａｘ）で示される。

一方、データ線ＬＩＯｒの通過電流Ｉｒｅｆは、Ｉｄａｔ（Ｒｍａｘ）およびＩｄａｔ（Ｒｍｉｎ）の中間レベルに、好ましくは、下記（１）式を満たす様に設定される。以下においては、ダミーセルと電気的に結合されたデータ線の通過電流Ｉｒｅｆを基準電流Ｉｒｅｆとも称する。言換えれば、差動増幅器６０は、データ線ＬＩＯおよびＬＩＯｒの通過電流に対して、下記（１）式を満足するようなオフセットを与える必要がある。

Ｉｄａｔ（Ｒｍａｘ）＋ΔＩ／２＝Ｉｒｅｆ＝Ｉｄａｔ（Ｒｍｉｎ）−ΔＩ／２ …（１）
たとえば、このようなオフセットを与えるために、電圧発生回路５５および５６によって生成されるオフセット制御電圧ＶｏｆｄおよびＶｏｆｒが、それぞれ異なるレベルへ設定される。

より具体的には、ダミーセルの電気抵抗がＲｍｉｎに予め設定されているときには、データ線ＬＩＯｒの通過電流である基準電流ＩｒｅｆをΔＩ／２だけ減少させるオフセットを与えるために、オフセット制御電圧Ｖｏｆｒ＝Ｖｏｆｄ−Ｖαに設定する。これにより、ダミーセルと電気的に結合されるトランジスタ６２のゲート電圧が選択メモリセルと電気的に結合されるトランジスタ６１のゲート電圧よりも低くなるので、上述したオフセットを与えることができる。オフセット制御電圧ＶｏｆｒおよびＶｏｆｄの差Ｖαは、上記ΔＩ／２に対応して調整される。

反対に、ダミーセルの電気抵抗がＲｍａｘに予め設定されているときには、データ線ＬＩＯｒの通過電流（基準電流Ｉｒｅｆ）をΔＩ／２だけ増加させるオフセットを与えるために、オフセット制御電圧Ｖｏｆｒ＝Ｖｏｆｄ＋Ｖαに設定する。これにより、ダミーセルと電気的に結合されるトランジスタ６２のゲート電圧が選択メモリセルと電気的に結合されるトランジスタ６１のゲート電圧よりも高くなるので、上述したオフセットを与えることができる。同様に、オフセット制御電圧ＶｏｆｒおよびＶｏｆｄの差Ｖαは、上記ΔＩ／２に対応して調整される。

あるいは、差動増幅器６０における上述したオフセットを与えるための他の構成として、カレントミラーを成すトランジスタ６３および６４がそれぞれ異なる電流駆動能力（トランジスタサイズ）を有する構成としてもよい。このような構成とする場合には、オフセット制御電圧ＶｏｆｄおよびＶｏｆｒは、共通レベルに設定される。

具体的には、ダミーセルの電気抵抗がＲｍｉｎに予め設定されているときには、データ線ＬＩＯｒの通過電流（基準電流Ｉｒｅｆ）をΔＩ／２だけ減少させるオフセットを与えるために、トランジスタ６４の電流駆動能力（トランジスタサイズ）は、トランジスタ６３の電流駆動能力（トランジスタサイズ）よりも小さく設計される。反対に、ダミーセルの電気抵抗がＲｍａｘに予め設定されているときには、データ線ＬＩＯｒの通過電流（基準電流Ｉｒｅｆ）をΔＩ／２だけ増加させるオフセットを与えるために、トランジスタ６４の電流駆動能力（トランジスタサイズ）は、トランジスタ６３の電流駆動能力（トランジスタサイズ）よりも大きく設計される。

時刻ｔ３からｔ４の間において、差動増幅器６０は、選択メモリセルおよびダミーセルの電気抵抗に基づいて上述したオフセットによって生じたデータ読出電流Ｉｄａｔおよび基準電流Ｉｒｅｆの電流差ΔＩ／２を増幅して、センスノードＮｓおよび／Ｎｓの電圧差ΔＶ／２に変換する。この電圧差ΔＶ／２は、選択メモリセルの記憶データに応じた極性を有するので、センスノードＮｓおよび／Ｎｓの電圧から選択メモリセルの記憶データを検知することができる。

データ読出終了時には、時刻ｔ４において、センスイネーブル信号／ＳＥ、選択行のリードワード線ＲＷＬｉおよび選択列のコラム選択線ＣＳＬｊが非活性化される。さらに、時刻ｔ５において、データ線イコライズ信号ＬＩＯＥＱがＨレベルへ活性化されて、データ線ＬＩＯ，ＬＩＯｒが再びプリシャージされて、データ読出前の回路状態が再現される。

以上説明したように、実施の形態１に従う構成においては、基準電流を発生させるためのダミーセルを、正規メモリセルと同様の構成および形状とすることができるので、同一のメモリアレイ内に連続的に作製されたＭＴＪメモリセルの一部を用いて、ダミーセルを構成できる。すなわち、ダミーセルを作製するために特別の設計や製造工程を必要としないため、構造の複雑化によるチップ面積の増大およびメモリアレイの加工マージンの低下等といった問題を招くことなく、正規メモリセルおよびダミーセルを同一メモリアレイ内に設けてデータ読出マージンを確保することができる。

さらに、差動増幅器６０の動作電流を選択メモリセルおよびダミーセルの通過電流として用いているのでデータ読出回路系の回路素子数を削減できる。また、同様の特性を有する選択メモリセルおよびダミーセルの間に、記憶データレベルに応じた極性の通過電流差を生じさせるためのオフセットを、回路構成の複雑化を招くことなく与えることができる。

［実施の形態１の変形例１］
図４は、実施の形態１の変形例１に従うデータ読出回路系の構成を示す回路図である。

図４を参照して、実施の形態１の変形例１に従う構成においては、メモリアレイ１０が、いわゆる「折返し型ビット線構成」を有する点と、新たに接続切換回路７０が配置される点とが、図２に示した実施の形態１に従う構成と異なる。

メモリアレイ１０において、各メモリセル列に対応して、相補のビット線ＢＬおよび／ＢＬから構成されるビット線対ＢＬＰが配置される。正規メモリセルＭＣは、奇数行においてビット線ＢＬと接続され、偶数行においてビット線／ＢＬと接続されるように、１行おきに交互配置される。

ダミーセルＤＭＣは、メモリアレイ１０内において正規メモリセルＭＣと連続的に行列配置され、奇数行および偶数行にそれぞれ対応する２個のダミーセル行を構成して、正規メモリセルＭＣとの間でメモリセル列を共有するように配置される。

したがって、各メモリセル列に配置された相補のビット線ＢＬおよび／ＢＬは、正規メモリセルＭＣおよびダミーセルＤＭＣによって共有される。一方、正規メモリセルＭＣの行（「正規メモリセル行」とも称する）およびダミーセル行はそれぞれ独立であり、正規メモリセル行ごとにリードワード線ＲＷＬおよびディジット線ＤＬが配置される。また、２個のダミーセル行にそれぞれ対応して、ダミーリードワード線ＤＲＷＬｅ，ＤＲＷＬｏと、ダミーディジット線ＤＤＬｅ，ＤＤＬｏが配置される。

図４においては、代表的に示される正規メモリセルの１個ずつの偶数行および奇数行と、２個のダミーセル行と、先頭および最終のメモリセル列に対応する、リードワード線ＲＷＬｅ，ＲＷＬｏ、ディジット線ＤＬｅ，ＤＬｏ、ダミーリードワード線ＤＲＷＬｅ，ＤＲＷＬｏ、ダミーディジット線ＤＤＬｅ，ＤＤＬｏ、ビット線対ＢＬＰ０，ＢＬＰｎならびに、対応する正規メモリセルＭＣおよびダミーセルＤＭＣが代表的に示される。

ダミーリードワード線ＤＲＷＬｅに対するダミーセル群は、ビット線ＢＬと所定電圧Ｖｓｓとの間にそれぞれ接続される。一方、ダミーリードワード線ＤＲＷＬｏに対応するダミーセル群は、ビット線／ＢＬと所定電圧Ｖｓｓとの間にそれぞれ接続される。

メモリアレイ１０に隣接してデータ線対ＬＩＯＰを構成する相補のデータ線ＬＩＯおよび／ＬＩＯが配置される。各メモリセル列にそれぞれ対応して配置されるコラム選択ゲートＣＳＧ０〜ＣＳＧｎは、データ線対ＬＩＯＰおよびビット線対ＢＬＰ０〜ＢＬＰｎの間にそれぞれ設けられる。したがって、データ読出時において、選択列に対応する相補のビット線ＢＬおよび／ＢＬが、データ線ＬＩＯおよび／ＬＩＯとそれぞれ電気的に結合される。すなわち、折返し型ビット線構成のメモリアレイを有する場合には、データ線ＬＩＯおよび／ＬＩＯと、選択メモリセルおよびダミーセルとの間の結合関係は固定されず、奇数行および偶数行のいずれが選択されるかに応じて、データ線ＬＩＯ，／ＬＩＯと、ダミーセルＤＭＣおよび選択メモリセルとの間の接続対応関係が入替わる。具体的には、奇数行の選択時には、データ線ＬＩＯおよび／ＬＩＯが、ビット線ＢＬおよび／ＢＬを介して、選択メモリセルおよびダミーセルとそれぞれ電気的に結合される。これに対して、偶数行の選択時には、データ線ＬＩＯおよび／ＬＩＯが、ビット線ＢＬおよび／ＢＬを介して、ダミーセルおよび選択メモリセルとそれぞれ電気的に結合される。

これに対応して、接続切換回路７０は、差動増幅器６０とデータ線ＬＩＯ，／ＬＩＯとの間の接続対応関係を、アドレス選択結果、すなわち偶数行および奇数行のいずれが選択されるかに応じて切換える。接続切換回路７０は、データ読出電流Ｉｄａｔが供給されるノードＮｄ（トランジスタ６１のソース側）および基準電流Ｉｒｅｆが供給されるノードＮｒ（トランジスタ６２のソース側）とデータ線ＬＩＯおよび／ＬＩＯの間に設けられる。

図５は、接続切換回路７０の構成を説明する回路図である。
図５を参照して、接続切換回路７０は、ノードＮｄおよびデータ線ＬＩＯの間に電気的に結合されるＮ型ＭＯＳトランジスタ７１と、ノードＮｄおよびデータ線／ＬＩＯの間に電気的に結合されるＮ型ＭＯＳトランジスタ７２と、ノードＮｒおよびデータ線／ＬＩＯの間に電気的に結合されるＮ型ＭＯＳトランジスタ７３と、ノードＮｒとデータ線ＬＩＯとの間に電気的に結合されるＮ型ＭＯＳトランジスタ７４とを有する。トランジスタ７１および７３のゲートには、奇数行の選択時にＨレベル（“１”）に設定され、偶数行の選択時にＬレベル（“０”）に設定されるアドレス信号ＲＡ０が入力され、トランジスタ７２および７４の各ゲートには、その反転信号であるアドレス信号／ＲＡ０が入力される。

このような構成とすることにより、奇数行および偶数行のいずれの選択時においても、選択メモリセルおよびダミーセルを、データ読出電流Ｉｄａｔおよび基準電流Ｉｒｅｆをそれぞれ供給するノードＮｄおよびＮｒと電気的にそれぞれ結合することができる。

図６は、実施の形態１の変形例１に従うデータ読出回路系によるデータ読出動作を説明する動作波形図である。

図６を参照して、奇数行が選択される時刻ｔ１からｔ２の間のデータ読出動作においては、アドレス信号ＲＡ０および／ＲＡ０は、ＨレベルおよびＬレベルにそれぞれ設定され、さらに、選択行のリードワード線ＲＷＬｏおよびダミーリードワード線ＤＲＷＬｏと、選択列に対応するコラム選択線ＣＳＬ０とがＨレベルに活性化される。

電圧発生回路５５，５６および差動増幅器６０は、実施の形態１と同様に、データ読出電流Ｉｄａｔおよび基準電流Ｉｒｅｆの間に所望のオフセットを与えるように設計されている。

この結果、奇数行の選択時においては、選択メモリセルと結合されたデータ線ＬＩＯをデータ読出電流Ｉｄａｔが通過し、ダミーセルＤＭＣと結合されたデータ線／ＬＩＯを基準電流Ｉｒｅｆが通過する。したがって、実施の形態１に従うデータ読出動作と同様に、差動増幅器６０によって、データ読出電流Ｉｄａｔおよび基準電流Ｉｒｅｆの差を増幅して、センスノードＮｓおよび／Ｎｓの電圧差に変換し、センスノードＮｓおよび／Ｎｓの電圧から選択メモリセルの記憶データを検知することができる。

一方、偶数行が選択される時刻ｔ３からｔ４の間のデータ読出動作においては、アドレス信号ＲＡ０および／ＲＡ０は、ＬレベルおよびＨレベルにそれぞれ設定され、さらに、選択行のリードワード線ＲＷＬｅおよびダミーリードワード線ＤＲＷＬｅと、選択列に対応するコラム選択線ＣＳＬ０とがＨレベルに活性化される。

この結果、偶数行の選択時においても、選択メモリセルと結合されたデータ線（／ＬＩＯ）をデータ読出電流Ｉｄａｔが通過し、ダミーセルＤＭＣと結合されたデータ線（ＬＩＯ）を基準電流Ｉｒｅｆが通過する。

したがって、奇数行および偶数行のいずれの選択時においても、実施の形態１に従うデータ読出動作と同様に、差動増幅器６０によって、データ読出電流Ｉｄａｔおよび基準電流Ｉｒｅｆの電流差ΔＩ／２を増幅して、センスノードＮｓおよび／Ｎｓの電圧差ΔＶ／２に変換できるので、センスノードＮｓおよび／Ｎｓの電圧から選択メモリセルの記憶データを検知することができる。

すなわち、実施の形態１の変形例１に従う構成によれば、相補のデータ線と選択メモリセルおよびダミーセルの間の接続対応関係がアドレス選択結果に応じて入替わる折返しビット線構成のメモリアレイに対しても、実施の形態１と同様の効果を享受することができる。このような、折返しビット線構成のメモリアレイでは、隣接するビット線、データ線間での比較動作に基づいてデータ読出動作により、よりノイズ耐性の高い正確なデータ読出を実行できる。

［実施の形態１の変形例２］
実施の形態１の変形例２においては、実施の形態１の変形例１で示したデータ線ＬＩＯ，／ＬＩＯと選択メモリセルおよびダミーセルとの間の接続対応関係がアドレス選択結果に応じて入替わる構成に対応可能な差動増幅器の構成について説明する。

図７は、実施の形態１の変形例２に従う差動増幅器の構成を示す回路図である。
図７を参照して、実施の形態１の変形例２に従う差動増幅器６０♯は、図２に示した差動増幅器６０と比較して、トランジスタ６１および６２に代えて、トランジスタ６１Ａ，６１Ｂ，６２Ａ，６２Ｂを有する点で異なる。トランジスタ６１Ａおよび６１Ｂは、センスノードＮｓおよびデータ線ＬＩＯの間に並列に接続される。同様に、トランジスタ６２Ａおよび６２Ｂは、センスノード／Ｎｓおよびデータ線／ＬＩＯの間に並列に接続される。

さらに、オフセット調整回路を構成する電圧発生回路５５および５６に代えて、電圧発生回路５５′および５６′がそれぞれ設けられる。トランジスタ６１Ａおよび６２Ｂの各ゲートには、電圧発生回路５５′からのオフセット制御電圧Ｖｏｆ１が入力され、トランジスタ６１Ｂおよび６２Ａの各ゲートには、電圧発生回路５６′からのオフセット制御電圧Ｖｏｆ２が入力される。電圧発生回路５５′は、奇数行の選択時にＨレベルに設定されるアドレス信号ＲＡ０に応じて動作し、電圧発生回路５６′は、偶数行の選択時にＨレベルに設定されるアドレス信号／ＲＡ０に応じて動作する。

詳細は後程説明するが、アドレス選択結果、具体的には奇数行および偶数行のいずれが選択されるかに応じて、オフセット制御電圧Ｖｏｆ１およびＶｏｆ２のいずれか一方は、トランジスタ６１Ａ，６２Ｂの組およびトランジスタ６１Ｂ，６２Ａの組の一方の組をターンオフさせるように設定される。さらに、トランジスタ６１Ａおよび６２Ａの各々の電流駆動能力（トランジスタサイズ）は、トランジスタ６１Ｂおよび６２Ｂの各々の電流駆動能力（トランジスタサイズ）とは異なるレベルに設定される。なお、差動増幅器６０♯のその他の部分の構成は、図２に示した差動増幅器６０と同様であるので詳細な説明は繰返さない。

図８は、差動増幅器６０♯の動作を説明するための動作波形図である。
図８を参照して、奇数行が選択される時刻ｔ１からｔ２の間のデータ読出動作においては、アドレス信号ＲＡ０および／ＲＡ０は、ＨレベルおよびＬレベルにそれぞれ設定され、さらに、選択行のリードワード線ＲＷＬｏおよび対応するダミーリードワード線ＤＲＷＬｏと、選択列に対応するコラム選択線ＣＳＬ０とがＨレベルに活性化される。

電圧発生回路５５′からのオフセット制御電圧Ｖｏｆ１は、トランジスタ６１Ａおよび６２Ｂをターンオン可能なレベルＶｏｆに設定され、電圧発生回路５６′からのオフセット制御電圧Ｖｏｆ２は、トランジスタ６１Ｂおよび６２Ａをターンオフさせるために、たとえば接地電圧レベルに設定される。

これに対して、偶数行が選択される時刻ｔ３からｔ４の間のデータ読出動作においては、アドレス信号ＲＡ０および／ＲＡ０は、ＬレベルおよびＨレベルにそれぞれ設定され、さらに、選択行のリードワード線ＲＷＬｅおよび対応するダミーリードワード線ＤＲＷＬｅと、選択列に対応するコラム選択線ＣＳＬ０とがＨレベルに活性化される。

電圧発生回路５５′からのオフセット制御電圧Ｖｏｆ１は、トランジスタ６１Ａおよび６２Ｂをターンオフさせるレベル（たとえば接地電圧）に設定され、電圧発生回路５６′からのオフセット制御電圧Ｖｏｆ２は、トランジスタ６１Ｂおよび６２Ａをターンオン可能なレベルＶｏｆに設定される。

したがって、奇数行および偶数行のいずれが選択された場合においても、データ線ＬＩＯおよび／ＬＩＯのうちの、選択メモリセルと電気的に結合された一方に対してトランジスタ６１Ａまたは６２Ａが直列に接続され、ダミーセルと電気的に結合された他方に対してトランジスタ６１Ｂまたは６２Ｂが直列に接続される。

これらのトランジスタ６１Ａ，６２Ａの各々と、トランジスタ６１Ｂ，６２Ｂの各々との、ターンオン時の電流駆動能力の大小関係は、データ読出電流Ｉｄａｔおよび基準電流Ｉｒｅｆの間に、実施の形態１と同様のオフセットを与えるように、図２で説明した、オフセットを与えるためのトランジスタ６３および６４の電流駆動能力（トランジスタサイズ）の大小関係と同様に設定される。

具体的には、ダミーセルの電気抵抗がＲｍｉｎに予め設定されているときには、基準電流ＩｒｅｆをΔＩ／２だけ減少させるオフセットを与えるように、トランジスタ６１Ｂ，６２Ｂの電流駆動能力（トランジスタサイズ）は、トランジスタ６１Ａ，６２Ａの電流駆動能力（トランジスタサイズ）よりも小さく設計される。反対に、ダミーセルの電気抵抗がＲｍａｘに予め設定されているときには、データ線ＬＩＯｒの通過電流（基準電流Ｉｒｅｆ）をΔＩ／２だけ増加させるオフセットを与えるように、トランジスタ６１Ｂ，６２Ｂの電流駆動能力（トランジスタサイズ）は、トランジスタ６１Ａ，６１Ａの電流駆動能力（トランジスタサイズ）よりも大きく設計される。

この結果、奇数行および偶数行のいずれの選択時においても、選択メモリセルと結合されたデータ線を流れるデータ読出電流Ｉｄａｔと、ダミーセルＤＭＣと結合されたデータ線を流れる基準電流Ｉｒｅｆとの間に、上記（１）式と同様の関係を成立させることができる。

したがって、奇数行および偶数行のいずれの選択時においても、実施の形態１に従うデータ読出動作と同様に、差動増幅器６０によって、データ読出電流Ｉｄａｔおよび基準電流Ｉｒｅｆの差を増幅して、センスノードＮｓおよび／Ｎｓの電圧差に変換し、センスノードＮｓおよび／Ｎｓの電圧から選択メモリセルの記憶データを検知することができる。

以上説明したように、実施の形態１の変形例２に従う構成によれば、図２に示された差動増幅器６０へ２個のトランジスタを追加して構成された差動増幅器６０＃を用いて、図４および図５に示された接続切換回路７０の配置を省略して、実施の形態１の変形例１と同様のデータ読出を実行できる。したがって、実施の形態１の変形例１に従う構成による効果に加えて、さらに、回路面積を削減することができる。

［実施の形態２］
実施の形態２においては、差動増幅器を２段階に設けた場合において、実施の形態１と同様のオフセットを与えるための構成について説明する。

図９は、実施の形態２に従うデータ読出回路系の構成を示す回路図である。
図９を参照して、実施の形態２に従う構成においては、差動増幅器６０の後段にグローバル差動増幅器８０がさらに備えられる。グローバル差動増幅器８０は、センスノードＮｓおよび／Ｎｓの電圧差を相補のグローバルデータ線ＧＩＯおよび／ＧＩＯの通過電流差に変換し、この電流差を増幅してグローバルセンスノードＮｇｓおよび／Ｎｇｓの間に電圧差を生じさせる。

差動増幅器６０は、図２に示した構成のメモリアレイ１０に対して設けられている。したがって、図示しないが、データ読出時において、センスノードＮｓと電気的に結合されるデータ線ＬＩＯは、選択メモリセルと直列に接続され、センスノード／Ｎｓと電気的に結合されるデータ線ＬＩＯｒはダミーセルＤＭＣと直列に接続されている。

グローバル差動増幅器８０は、センスノードＮｓと接続されたゲートを有するＮ型ＭＯＳトランジスタ８１と、センスノード／Ｎｓと接続されたゲートを有するＮ型ＭＯＳトランジスタ８２と、電圧発生回路９０からのオフセット制御電圧Ｖｏｆｄをゲートに受けるＮ型ＭＯＳトランジスタ８３と、電圧発生回路９１からのオフセット制御電圧Ｖｏｆｒをゲートに受けるＮ型ＭＯＳトランジスタ８４とを含む。トランジスタ８１は、グローバルデータ線ＧＩＯおよび所定電圧Ｖｓｓの間に電気的に結合され、トランジスタ８２は、グローバルデータ線／ＧＩＯおよび所定電圧Ｖｓｓの間に電気的に結合される。トランジスタ８３はグローバルデータ線ＧＩＯに直列に接続され、トランジスタ８４はグローバルデータ線／ＧＩＯに直列に接続される。

グローバル差動増幅器８０は、さらに、電源電圧ＶｃｃとノードＮｓｐｇの間に電気的に結合されるＰ型ＭＯＳトランジスタ８５と、ノードＮｓｐｇとグローバルセンスノードＮｇｓおよび／Ｎｇｓの間にそれぞれ電気的に結合されるＰ型ＭＯＳトランジスタ８６および８７とを含む。トランジスタ８５のゲートへは、グローバル差動増幅器８０のイネーブル信号に相当する制御信号／ＡＳＥが行デコーダ２０から入力される。トランジスタ８５は、制御信号／ＡＳＥの活性化（Ｌレベル）に応答して動作電流を供給して、グローバル差動増幅器８０を動作させる。トランジスタ８６および８７の各ゲートは、グローバルセンスノードＮｇｓおよび／Ｎｇｓの所定の一方、たとえばグローバルセンスノード／Ｎｇｓと接続される。

電圧発生回路９０および９１がそれぞれ生成するオフセット制御電圧ＶｏｆｄおよびＶｏｆｒは、後程詳細に説明するように、相補のグローバルデータ線ＧＩＯおよび／ＧＩＯの通過電流間に所望のオフセットを与えるために、それぞれ異なるレベルへ設定される。このように、グローバル差動増幅器８０は、トランジスタ８１、８２、８６および８７で構成される、センスノードＮｓおよび／Ｎｓの電圧差を増幅する差動アンプに加えて、トランジスタ８３および８４のゲートへそれぞれ入力されるオフセット制御電圧ＶｏｆｄおよびＶｏｆｒによって、グローバルデータ線ＧＩＯおよび／ＧＩＯの通過電流間に、所望のオフセットを与えることが可能な構成となっている。

一方、差動増幅器６０内のトランジスタ６１および６２の各ゲートには、共通のオフセット制御電圧Ｖｏｆが入力される。すなわち、前段の差動増幅器６０においては、データ線ＬＩＯおよびＬＩＯｒの通過電流間に意図的なオフセットは与えられない。この結果、データ線ＬＩＯおよびＬＩＯｒの通過電流は、選択メモリセルおよびダミーセルの電気抵抗に依存する。

次に、図１０を用いて、実施の形態２に従うデータ読出動作を説明する。図１０においては、ダミーセルの電気抵抗がＲｍｉｎに予め設定されている場合について、第ｉ行・第ｊ列がデータ読出対象に選択されたときの動作を代表的に説明する。

時刻ｔ１においてデータ読出動作が開始されると、まず、データ線イコライズ信号ＬＩＯＥＱがＬレベルへ非活性化されて、データ線ＬＩＯ，ＬＩＯｒは、所定電圧Ｖｓｓから切離される。これにより、データ読出を開始する準備が整う。

さらに、時刻ｔ２において、センスイネーブル信号／ＳＥおよび制御信号／ＡＳＥがＬレベルに活性化されて、差動増幅器６０およびグローバル差動増幅器８０の動作が開始される。これにより、データ線ＬＩＯ、ＬＩＯｒおよびグローバルデータ線ＧＩＯ，／ＧＩＯの各々に対する電流供給が開始される。また、同様のタイミングで、選択行のリードワード線ＲＷＬｉおよび選択列のコラム選択線ＣＳＬｊが各々Ｈレベルに活性化される。

選択行のリードワード線ＲＷＬｉおよび選択列のコラム選択線ＣＳＬｊの活性化に応答して、データ線ＬＩＯおよびＬＩＯｒは、選択メモリセルおよびダミーセルとそれぞれ電気的に結合される。これにより、時刻ｔ３よりデータ線ＬＩＯおよびＬＩＯｒへ電流が流れ始める。また、データ線ＬＩＯおよびＬＩＯｒの通過電流によってそれぞれ決まるセンスノードＮｓおよび／Ｎｓの電圧に応じて、時刻ｔ４よりグローバルデータ線ＧＩＯおよび／ＧＩＯへ電流が流れ始める。

選択メモリセルと電気的に結合されたデータ線ＬＩＯの通過電流Ｉｌｄは、記憶データに応じて、Ｉｄａｔ（Ｒｍａｘ）およびＩｄａｔ（Ｒｍｉｎ）のいずれかとなる。電流Ｉｄａｔ（Ｒｍｉｎ）およびＩｄａｔ（Ｒｍａｘ）の差をΔＩ´と表記する。

一方、ダミーセルの電気抵抗がＲｍｉｎに予め設定されているので、データ線ＬＩＯｒの通過電流Ｉｌｒは、Ｉｄａｔ（Ｒｍｉｎ）と同レベルである。したがって、選択メモリセルの記憶データが電気抵抗Ｒｍｉｎに相当する場合には、センスノードＮｓおよび／Ｎｓの間に電圧差は生じない。この結果、トランジスタ８３および８４のゲートへそれぞれ入力されるオフセット制御電圧ＶｏｆｄおよびＶｏｆｒが同レベルであるときには、グローバルデータ線ＧＩＯおよび／ＧＩＯの通過電流ＩｇｄおよびＩｇｒの間にもオフセットが生じない。

これに対して、選択メモリセルの記憶データが電気抵抗Ｒｍａｘに相当する場合には、データ線ＬＩＯの通過電流Ｉｄａｔ（Ｒｍａｘ）は、データ線ＬＩＯｒの通過電流Ｉｌｒよりも小さくなるので、センスノードＮｓの電圧がセンスノード／Ｎｓの電圧よりΔＶ´高くなる。したがって、トランジスタ８１のゲート電圧がトランジスタ８２のゲート電圧よりも高いので、オフセット制御電圧ＶｏｆｄおよびＶｏｆｒが同レベルであるときにも、グローバルデータ線ＧＩＯの通過電流Ｉｇｄは、グローバルデータ線／ＧＩＯのデータ通過電流Ｉｇｒよりも大きくなる。

このように、ダミーセルＤＭＣの電気抵抗がＲｍｉｎに相当する場合には、選択メモリセルに対応するグローバルデータ線ＧＩＯの通過電流Ｉｇｄは、ダミーセルに対応するグローバルデータ線／ＧＩＯの通過電流Ｉｇｒと同等であるか、あるいはそれよりも大きいかのいずれかとなる。

したがって、グローバル差動増幅器８０は、グローバルデータ線／ＧＩＯの通過電流Ｉｇｒが、グローバルデータ線ＧＩＯの選択メモリセルの記憶データに応じた２種類の通過電流Ｉｇｄ（Ｒｍｉｎ）およびＩｇｄ（Ｒｍａｘ）の中間レベルとなるように、上記（２）を満足するようなオフセットを与える必要がある。

Ｉｇｄ（Ｒｍａｘ）＋ΔＩｏｆ＝Ｉｇｒ＝Ｉｇｄ（Ｒｍｉｎ）−ΔＩｏｆ …（２）
すなわち、ダミーセルの電気抵抗がＲｍｉｎに予め設定されているときには、グローバルデータ線／ＧＩＯの通過電流である基準電流ＩｇｒをΔＩｏｆだけ減少させるオフセットを与えるために、オフセット制御電圧Ｖｏｆｒ＝Ｖｏｆｄ−Ｖαに設定する。オフセット制御電圧ＶｏｆｒおよびＶｏｆｄの差Ｖαは、上記ΔＩｏｆに対応して調整される。

あるいは、オフセット制御電圧ＶｏｆｒおよびＶｏｆｄを共通レベルに設定して、データ線ＬＩＯｒの通過電流（基準電流Ｉｒｅｆ）をΔＩｏｆだけ減少させるオフセットを与えるように、グローバルデータ線／ＧＩＯと接続されるトランジスタ８７の電流駆動能力（トランジスタサイズ）を、グローバルデータ線ＧＩＯと接続されるトランジスタ８６の電流駆動能力（トランジスタサイズ）よりも小さく設計してもよい。

また、ダミーセルＤＭＣの電気抵抗Ｒｍａｘに設定されているケースには、グローバルデータ線／ＧＩＯの通過電流である基準電流ＩｇｒをΔＩｏｆだけ増加させるオフセットを与えるために、オフセット制御電圧Ｖｏｆｒ＝Ｖｏｆｄ＋Ｖαに設定すればよい。

あるいは、オフセット制御電圧ＶｏｆｒおよびＶｏｆｄを共通レベルに設定して、データ線ＬＩＯｒの通過電流（基準電流Ｉｒｅｆ）をΔＩｏｆだけ増加させるオフセットを与えるように、グローバルデータ線ＧＩＯｒと接続されるトランジスタ８７の電流駆動能力（トランジスタサイズ）を、グローバルデータ線ＧＩＯと接続されるトランジスタ８６の電流駆動能力（トランジスタサイズ）よりも大きく設計してもよい。

時刻ｔ４からｔ５の間において、このように与えられたオフセットによって、選択メモリセルおよびダミーセルの電気抵抗に基づいて生じたグローバルデータ線ＧＩＯおよび／ＧＩＯの通過電流差ΔＩｏｆは、グローバル差動増幅器８０によって、グローバルセンスノードＮｇｓおよび／Ｎｇｓの電圧差ΔＶｏｆに変換される。この電圧差ΔＶｏｆは、選択メモリセルの記憶データに応じた極性を有するので、グローバルセンスノードＮｇｓおよび／Ｎｇｓの電圧から選択メモリセルの記憶データを検知することができる。

時刻ｔ５以降のデータ読出終了時における動作は、図３における時刻ｔ４以降の動作と同様であるので、詳細な説明は繰り返さない。

実施の形態２に従う構成においては、実施の形態１と同様のデータ読出動作を、差動増幅器を２段構成とした場合にも実行することができる。２段階の差動増幅動作によってデータ読出を実行することにより、それほど大型なＭＯＳトランジスタを設けることなく、十分な増幅率を得てデータ読出を実行することが可能となるので、データ読出回路系の回路面積を小型化できる。

［実施の形態２の変形例１］
実施の形態２の変形例１に従う構成においては、図４に示したデータ線ＬＩＯ，／ＬＩＯと選択メモリセルおよびダミーセルとの間の接続対応関係がアドレス選択結果に応じて入替わる構成において、２段階の差動増幅を実行するための構成について説明する。

図１１は、実施の形態２の変形例１に従うデータ読出回路系の構成を示す回路図である。

図１１を参照して、実施の形態２の変形例１に従う構成においては、図９に示した実施の形態２に従う構成に加えて、差動増幅器６０とデータ線ＬＩＯおよび／ＬＩＯの間に接続切換回路７０が配置される点で異なる。差動増幅器６０は、図４に示した構成のメモリアレイ１０に対して設けられている。したがって、図示しないが、データ読出時において、センスノードＮｓおよび／Ｎｓとそれぞれ電気的に結合されるデータ線ＬＩＯおよび／ＬＩＯは，アドレス選択結果に応じて、選択メモリセルおよびダミーセルＤＭＣの一方ずつと直列に接続されている。

接続切換回路７０の構成は、図５に示したのと同様であり、アドレス選択結果に応じて、データ線ＬＩＯおよび／ＬＩＯのうちの、選択メモリセルと接続された一方を固定的にノードＮｄ（トランジスタ６１側）と接続し、ダミーセルと接続された他方をノードＮｒ（トランジスタ６２側）と固定的に接続する。

これにより、差動増幅器６０、グローバル差動増幅器８０および電圧発生回路９０，９１を、実施の形態２で説明したのと同様に動作させて、相補のデータ線と選択メモリセルおよびダミーセルの間の接続対応関係がアドレス選択結果に応じて入替わる折返しビット線構成のメモリアレイに対しても、実施の形態２と同様の効果を得ることができる。さらに、メモリアレイを折返し型ビット線構成とすることにより、よりノイズ耐性の高い正確なデータ読出を実行できる。

［実施の形態２の変形例２］
図１２は、実施の形態２の変形例２に従うデータ読出回路系の構成を示す回路図である。

図１２を参照して、実施の形態２の変形例２に従う構成においては、接続切換回路７０が、グローバル差動増幅器８０の内部に対応して設けられる。すなわち、接続切換回路７０は、グローバルデータ線ＧＩＯおよび／ＧＩＯを分割するように設けられ、トランジスタ８１および８２と、トランジスタ８３および８４との間の接続対応関係をアドレス選択結果に応じて制御する。

すなわち、奇数行が選択されて、アドレス信号ＲＡ０がＨレベルに設定されると、接続切換回路７０は、データ線ＬＩＯを介して選択メモリセルと電気的に結合されたセンスノードＮｓの電圧に応じて通過電流が制御されるトランジスタ８１と、オフセット制御電圧Ｖｏｆｄをゲートに受けるトランジスタ８３と直列に接続し、データ線／ＬＩＯを介してダミーセルと電気的に結合されたセンスノード／Ｎｓの電圧に応じて通過電流が制御されるトランジスタ８２を、オフセット制御電圧Ｖｏｆｒをゲートに受けるトランジスタ８４と直列に接続する。

これに対して、アドレス信号／ＲＡ０がＨレベルに設定される偶数行の選択時には、データ線ＬＩＯを介してダミーセルと電気的に結合されたセンスノードＮｓの電圧に応じて通過電流が制御されるトランジスタ８１と、オフセット制御電圧Ｖｏｆｒをゲートに受けるトランジスタ８４と直列に接続し、データ線／ＬＩＯを介して選択メモリセルと電気的に結合されたセンスノード／Ｎｓの電圧に応じて通過電流が制御されるトランジスタ８２を、オフセット制御電圧Ｖｏｆｄをゲートに受けるトランジスタ８３と直列に接続する。

このように、接続切換回路７０を、差動増幅器６０の後段、すなわちグローバル差動増幅器８０に対応して設けても、差動増幅器６０、グローバル差動増幅器８０および電圧発生回路９０，９１を、実施の形態２で説明したのと同様に動作させて、相補のデータ線と選択メモリセルおよびダミーセルの間の接続対応関係がアドレス選択結果に応じて入替わる折返しビット線構成のメモリアレイに対しても、実施の形態２と同様の効果を得ることができる。さらに、メモリアレイを折返し型ビット線構成とすることにより、よりノイズ耐性の高い正確なデータ読出を実行できる。

このような構成とすれば、たとえば複数のメモリブロックに分割されたメモリアレイ構成において、各メモリブロックごとに差動増幅器６０に相当する初段の増幅回路を設置し、かつこれらの複数のブロックに共通にグローバル差動増幅器８０を設ける構成とした場合に、接続切換回路７０の配置個数を削減して、回路面積の縮小を図ることができる。

なお、実施の形態１および２に示した差動増幅器６０，６０＃およびグローバル差動増幅器８０においては、トランジスタ６１，６１Ａ，６１Ｂ，６２，６２Ａ，６２Ｂ、８１〜８４をＮ型ＭＯＳトランジスタで構成し、トランジスタ６３〜６５，８５〜８７をＰ型ＭＯＳトランジスタで構成しているが、それぞれの差動増幅器の動作電圧、あるいはそれぞれのトランジスタのゲート電圧（たとえばオフセット制御電圧の設定）の極性を考慮すれば、これらのトランジスタの極性（Ｎ型／Ｐ型）は適宜変更可能である。

［実施の形態３］
実施の形態３においては、ダミーセルを正規メモリセルと同様の構成としてデータ読出を実行するための、他の構成例について説明する。

図１３は、実施の形態３に従うデータ読出回路系の構成を示す回路図である。 図１３を参照して、メモリアレイ１０は、図４に示した構成と同様の構成を有するので詳細な説明は繰り返さない。図１３においては、代表的に示される１つの偶数行における先頭メモリセル列に対応する、リードワード線ＲＷＬｅ、ディジット線ＤＬｅ、ビット線ＢＬ０，／ＢＬ０と正規メモリセル、ならびに、対応するダミーセルＤＭＣ、ダミーリードワード線ＤＲＷＬｅおよびダミーディジット線ＤＤＬｅが代表的に示されている。

データ線ＬＩＯおよび／ＬＩＯから構成されるデータ線対ＬＩＯＰと、メモリアレイ１０の間の接続関係は、図４と同様であるので詳細な説明は繰返さない。また、図４の構成と比較して、接続切換回路７０の配置が省略され、差動増幅器６０に代えてデータ読出回路１６０が配置される。データ読出回路１６０は、差動増幅器６０のようにデータ線ＬＩＯおよび／ＬＩＯの通過電流間にオフセットを与える機能を備えておらず、選択メモリセルおよびダミーセルの通過電流差がそのまま反映されたデータ線ＬＩＯおよび／ＬＩＯの通過電流差を、センスノードＮｓおよび／Ｎｓ間の電圧差に変換することにより、選択メモリセルからのデータ読出を実行する。

たとえば、差動増幅器６０において、トランジスタ６１および６２の間、ならびにトランジスタ６３および６４の間のそれぞれにおいて、電流駆動能力（トランジスタサイズ）を均衡させ、さらに、トランジスタ６１および６２のゲートに共通の制御電圧Ｖｒｅｆを与えることにより、このようなデータ読出回路１６０を実現できる。

実施の形態３に従う構成においては、正規メモリセルＭＣにおいて、アクセストランジスタＡＴＲのソース電圧が、所定電圧Ｖｓｓに設定される一方で、ダミーセルＤＭＣにおいては、ダミーアクセストランジスタＡＴＲｄのソース電圧は、ダミーソース電圧線ＤＳＬによって供給されるソース電圧Ｖｓｌ（Ｖｓｌ≠Ｖｓｓ）に設定される。

データ読出時には、データ線ＬＩＯおよび／ＬＩＯの各々は、制御電圧Ｖｒｅｆに応じた共通の電圧に設定される。これにより、アクセストランジスタＡＴＲおよびダミーアクセストランジスタＡＴＲｄがそれぞれオンした選択メモリセルおよびダミーセルにおいて、その両端印加電圧に差が生じる。この結果、選択メモリセル中のトンネル磁気抵抗素子ＴＭＲおよび対応するダミーセル中のダミー磁気抵抗素子ＴＭＲｄの両端印加電圧は、それぞれ異なってくる。

たとえば、ダミーセルＤＭＣが電気抵抗Ｒｍｉｎに予め設定されるときには、ソース電圧Ｖｓｌが所定電圧Ｖｓｓよりも高くなるように（Ｖｓｌ＞Ｖｓｓ）設定して、ダミー磁気抵抗素子ＴＭＲｄの両端印加電圧がトンネル磁気抵抗素子ＴＭＲの両端印加電圧よりも小さくなるようにすれば、ダミーセルを通過する基準電流Ｉｒｅｆを、選択メモリセルを通過する２種類のデータ読出電流Ｉｄａｔの中間レベルにできる。なお、ダミー磁気抵抗素子ＴＭＲｄの両端印加電圧の抑制によって、アクセス頻度が正規メモリセルよりも高いダミーセルＤＭＣの動作信頼性を向上させることができる。

反対に、ダミーセルＤＭＣの電気抵抗がＲｍａｘに予め設定されるときには、ソース電圧Ｖｓｌを所定電圧Ｖｓｓよりも低く設定して（Ｖｓｌ＜Ｖｓｓ）、ダミー磁気抵抗素子ＴＭＲｄの両端印加電圧をトンネル磁気抵抗素子ＴＭＲの両端印加電圧よりも大きくすることによって、基準電流Ｉｒｅｆを、選択メモリセルの２種類の通過電流の中間レベルとすることができる。

このように、実施の形態３に従う構成によれば、差動増幅器６０側、すなわちデータ線ＬＩＯおよび／ＬＩＯの通過電流にオフセットを与えるための特別な構成が設けることなく、ダミーセルＤＭＣに供給されるソース電圧を調整することによって、すなわち、より簡易なデータ読出回路系によって、正規メモリセルと同様の構成のダミーセルＤＭＣを用いてデータ読出を実行することが可能である。

［実施の形態３の変形例１］
図１４は、実施の形態３の変形例１に従うデータ読出回路系の構成を示す回路図である。

図１４を参照して、実施の形態３の変形例に従う構成においては、図１３に示した実施の形態３に従う構成と比較して、データ読出時において、ビット線ＢＬまたは／ＢＬとダミーソース電圧線ＤＳＬの間に、複数のダミーセルＤＭＣが並列に接続される点が異なる。

すなわち、実施の形態３に従う構成と比較して、Ｎ倍（Ｎ：２以上の整数）のダミーセル行がメモリアレイ１０内に配置される。一例として、図１４には、Ｎ＝２である場合、すなわち、データ読出時にビット線ＢＬまたは／ＢＬとダミーソース電圧線ＤＳＬの間に、２個のダミーセルＤＭＣが並列に接続される構成が示される。図１４には、偶数行に対応して配置された２行のダミーセル行にそれぞれ対応するダミーリードワード線ＤＲＷＬｅ０およびＤＲＷＬｅ１と、これに対応する先頭メモリセル列の２個のダミーセルが代表的に示される。

ダミーリードワード線ＤＲＷＬｅ０およびＤＲＷＬｅ１は、共通に活性化および非活性化される。したがって、偶数行が選択されたデータ読出時には、各ビット線ＢＬおよびダミーソース電圧線ＤＳＬの間に、２個ずつのダミーセルＤＭＣが並列に接続される。図示しないが、奇数行に対応してするダミーセルも、同様に２行に渡って配置される。

このような構成とすることにより、複数のダミー磁気抵抗素子の通過電流によって基準電流Ｉｒｅｆを生成するため、ダミーセル１個あたりの通過電流を抑制できる。たとえば、各ダミーセルＤＭＣの電気抵抗がＲｍｉｎに設定されている場合には、ダミーソース電圧線ＤＳＬによって供給されるソース電圧Ｖｓｌを図１３に示した構成の場合よりもさらに上昇させて、各ダミー磁気抵抗素子ＴＭＲｄの両端印加電圧を低減しても、所望の基準電流Ｉｒｅｆを生成することができる。

これにより、アクセス頻度が正規メモリセルよりも高いダミーセルＤＭＣの動作信頼性を確保して、実施の形態３と同様のデータ読出を実行できる。

［実施の形態３の変形例２］
図１５は、実施の形態３の変形例２に従うデータ読出回路系の構成を示す回路図である。

図１５を参照して、実施の形態３の変形例２に従う構成においては、図１３に示した実施の形態３に従う構成と比較して、ダミーソース電圧線ＤＳＬの電圧を制御するための電流伝達回路１００がさらに設けられる点が異なる。

電流伝達回路１００は、所定電圧Ｖｓｓを供給するノード１０３およびダミーソース電圧線ＤＳＬの間に電気的に結合されたトランジスタ１０１と、ダミーソース電圧線ＤＳＬの電圧およびその基準値に相当するソース電圧Ｖｓｌの電圧差を増幅してトランジスタ１０１のゲートに増幅するセンスアンプ１０２とを含む。これにより、トランジスタ１０１の通過電流は、ダミーソース電圧線ＤＳＬがソース電圧Ｖｓｌに維持されるように制御される。

このような構成とすることにより、実施の形態３に従う構成において、ダミーソース電圧線ＤＳＬを安定的にソース電圧Ｖｓｌに設定できるので、安定的なデータ読出を実行できる。

［実施の形態３の変形例３］
図１６は、実施の形態３の変形例３に従うデータ読出回路系の構成を示す回路図である。

図１６を参照して、実施の形態３の変形例３に従う構成においては、図１５に示した実施の形態３の変形例２に従う構成と比較して、正規メモリセルに対して所定電圧Ｖｓｓを供給するためのソース電圧線ＳＬに対して、電流伝達回路１０５がさらに設けられる点が異なる。

電流伝達回路１０５は、ソース電圧線ＳＬおよび接地ノード１０４の間に電気的に結合されるトランジスタ１０６と、ソース電圧線ＳＬの電圧およびその基準値に相当する所定電圧Ｖｓｓの電圧差を増幅してトランジスタ１０６のゲートに出力するセンスアンプ１０７とを含む。これにより、トランジスタ１０６の通過電流は、ソース電圧線ＳＬが所定電圧Ｖｓｓに維持されるように制御される。さらに、電流伝達回路１００においても、トランジスタ１０１は、ダミーソース電圧線および接地ノード１０４の間に設けられる。

このように、実施の形態３の変形例３に従う構成においては、正規メモリセルのアクセストランジスタＡＴＲのソース電圧として与えられる所定電圧Ｖｓｓが、接地電圧ＧＮＤとは異なる電圧に設定される。

図１７に示すように、同一の分圧経路を用いて、ダミーセル用のソース電圧Ｖｓｌおよび正規メモリセル用のソース電圧（Ｖｓｓ）の一方を他方に基づいて発生させる。一般に、基準電圧として生成されるこれらのソース電圧ＶｓｌおよびＶｓｓのそれぞれの絶対レベルを厳密に維持することは困難であるが、上述した構成とすることにより、ソース電圧ＶｓｌおよびＶｓｓの間の相対的なレベル差は安定的に維持できる。

実施の形態３に従うデータ読出動作においては、選択メモリセルの両端印加電圧と、ダミーセルの両端印加電圧との間に所望の差を生じさせることによって基準電流Ｉｒｅｆを生成するので、実施の形態３の変形例３に従う構成によれば、基準電流Ｉｒｅｆについてその変動を抑制して、より正確に設定することができる。

［実施の形態４］
実施の形態４においては、ＭＴＪメモリセルが複数のメモリブロックに分割配置された構成において、データ読出回路系を複数のメモリブロック間で共有するための構成について説明する。

図１８は、実施の形態４に従うデータ読出回路系の構成を示す回路図である。
図１８を参照して、複数のＭＴＪメモリセルは、選択的にデータ読出対象に選択されるメモリブロックＭＢａおよびＭＢｂに分割配置される。

メモリブロックＭＢａおよびＭＢｂの間では、メモリセル列が共有される。したがって、メモリセル列にそれぞれ対応して設けられるコラム選択線ＣＳＬ０〜ＣＳＬｎは、メモリブロックＭＢａおよびＭＢｂの間で共有される。列デコーダ２５は、コラム選択線ＣＳＬ０〜ＣＳＬｎをコラムアドレスＣＡに応じて選択的に活性化する。

一方、メモリセル行にそれぞれ対応するリードワード線ＲＷＬは、メモリブロックごとに独立に配置される。さらに、ダミーセルＤＭＣは、メモリブロックＭＢａおよびＭＢｂにおいて、ダミーセル行１１０ａおよび１１０ｂをそれぞれ形成するように配置される。たとえば、メモリブロックＭＢａには、（ｍ＋１）個（ｍ：自然数）の正規メモリセル行にそれぞれ対応して、リードワード線ＲＷＬ０ａ〜ＲＷＬｍａが配置され、ダミーセル行１１０ａに対応してダミーリードワード線ＤＲＷＬａが配置される。同様に、メモリブロックＭＢｂにおいては、（ｍ＋１）個の正規メモリセル行にそれぞれ対応して、リードワード線ＲＷＬ０ｂ〜ＲＷＬｍｂが配置され、ダミーセル行１１０ｂに対応してダミーリードワード線ＤＲＷＬｂが配置される。

メモリブロックＭＢａおよびＭＢｂにそれぞれ対応して、行デコーダ２０ａおよび２０ｂがそれぞれ設けられる。行デコーダ２０ａおよび２０ｂは、メモリブロックＭＢａおよびＭＢｂの選択結果をそれぞれ示すブロック選択信号ＢＳａおよびＢＳｂを受けて、ロウアドレスＲＡに応じた行選択を実行する。

具体的には、メモリブロックＭＢａがデータ読出対象に選択されてブロック選択信号ＢＳａが活性化（Ｈレベル）されたときには、行デコーダ２０ａは、ロウアドレスＲＡに基づいて、リードワード線ＲＷＬ０ａ〜ＲＷＬｍａのうちの１個を選択的に活性化する。一方、行デコーダ２０ｂは、ダミーセル行１１０ｂを選択すべく、ダミーリードワード線ＤＲＷＬｂを活性化する。

これに対して、メモリブロックＭＢｂがデータ読出対象に選択されてブロック選択信号ＢＳｂが活性化（Ｈレベル）されたときには、行デコーダ２０ｂは、ロウアドレスＲＡに基づいて、リードワード線ＲＷＬ０ｂ〜ＲＷＬｍｂのうちの１個を選択的に活性化する。一方、行デコーダ２０ａは、ダミーセル行１１０ａを選択すべく、ダミーリードワード線ＤＲＷＬａを活性化する。

（ｎ＋１）個（ｎ：自然数）のメモリセル列にそれぞれ対応して、ビット線ＢＬ０ａ〜ＢＬｎａおよびＢＬ０ｂ〜ＢＬｎｂが、メモリブロックＭＢａおよびＭＢｂのそれぞれに独立に配置される。相補のデータ線ＬＩＯおよび／ＬＩＯは、リードワード線ＲＷＬ方向に沿って配置され、メモリブロックＭＢａおよびＭＢｂの間で共有される。さらに、メモリセル列にそれぞれ対応してコラム選択ゲートＣＳＧ０〜ＣＳＧｎが配置される。コラム選択ゲートＣＳＧ０〜ＣＳＧｎの各々は、コラム選択線ＣＳＬ０〜ＳＣＬｎのうちの対応する１つの活性化（Ｈレベル）に応答して、ビット線ＢＬ０ａ〜ＢＬｎａのうちの対応する１つをデータ線ＬＩＯと接続し、ビット線ＢＬ０ｂ〜ＢＬｎｂのうちの対応する１つをデータ線／ＬＩＯと接続する。

データ読出回路１６１は、図７に示された差動増幅器６０＃と同様の構成および機能を有する。データ読出回路１６１は、図７におけるアドレス信号ＲＡ０，／ＲＡ０に代えて、ブロック選択信号ＢＳａ，ＢＳｂに応じて動作する。論理ゲート６９は、ブロック選択信号ＢＳａおよびＢＳｂのＮＯＲ論理演算結果をセンスイネーブル信号／ＳＥとしてデータ読出回路１６１に入力する。このように生成されたセンスイネーブル信号／ＳＥは、図２に示されたトランジスタ６５のゲートに入力されるので、メモリブロックＭＢａおよびＭＢｂの一方がデータ読出対象に選択されて、ブロック選択信号ＢＳａおよびＢＳｂのいずれか一方がＨレベルに活性化されたときに、データ読出回路１６１における差動増幅動作を実行するための動作電流の供給が開始される。

メモリブロックＭＢａがデータ読出対象に選択された場合には、データ線ＬＩＯに対してメモリブロックＭＢａ中の選択メモリセルが接続され、データ線／ＬＩＯに対してメモリブロックＭＢｂ中のダミーセルが接続される。反対に、メモリブロックＭＢｂがデータ読出対象に選択された場合には、メモリブロックＭＢｂ中の選択メモリセルがデータ線／ＬＩＯと接続され、データ線ＬＩＯがメモリブロックＭＢａ内のダミーセルと接続される。

このように、選択メモリセルおよびダミーセルの１個ずつがそれぞれ接続されたデータ線ＬＩＯおよび／ＬＩＯの間の通過電流差に応じて、実施の形態１の変形例２に従うデータ読出を実行して、選択メモリセルからの記憶データを読出すことができる。

このような構成とすることにより、２つのメモリブロック間で、相補のデータ線ＬＩＯ，／ＬＩＯおよび差動増幅器に相当するデータ読出回路を共有することができるので、データ読出系回路の回路規模を小さくできる。

［実施の形態４の変形例］
図１９は、実施の形態４の変形例に従うデータ読出回路系の構成を示す回路図である。

図１９を参照して、実施の形態４の変形例に従う構成においては、図１８に示した実施の形態４に従う構成と比較して、メモリブロックＭＢａおよびＭＢｂのそれぞれにおいて、ダミーセルはダミーセル列１１５ａおよび１１５ｂをそれぞれ形成するように配置される点が異なる。

したがって、メモリブロックＭＢａおよびＭＢｂにそれぞれ配置されるリードワード線ＲＷＬ０ａ〜ＲＷＬｍａ，ＲＷＬ０ｂ〜ＲＷＬｍｂの各々は、正規メモリセルＭＣとダミーセルＤＭＣとの間で共有される。一方、ビット線ＢＬ０ａ〜ＢＬｎａは、メモリブロックＭＢａにおいて、正規メモリセル列にそれぞれ対応して配置され、メモリブロックＭＢｂにおいては、ビット線ＢＬ０ｂ〜ＢＬｎｂが、正規メモリセル列にそれぞれ対応して配置される。さらに、メモリブロックＭＢａおよびＭＢｂのそれぞれにおいて、ダミーセル列１１５ａおよび１１５ｂにそれぞれ対応して、ダミービット線ＢＬｄａおよびＢＬｄｂがそれぞれ配置される。

コラム選択ゲートＣＳＧ０〜ＣＳＧｎは、（ｎ＋１）個の正規メモリセル列にそれぞれ対応して設けられ、ダミーコラム選択ゲートＣＳＧｄは、ダミーセル列１１５ａおよび１１５ｂに対応して設けられる。コラム選択ゲートＣＳＧ０〜ＣＳＧｎの各々は、コラム選択線ＣＳＬ０〜ＣＳＬｎのうちの対応する１つの活性化（Ｈレベル）に応答して、ビット線ＢＬ０ａ〜ＢＬｎａのうちの対応する１つをデータ線ＬＩＯと接続するとともに、ビット線ＢＬ０ｂ〜ＢＬｎｄのうちの対応する１つをデータ線／ＬＩＯと接続する。これに対してダミーコラム選択ゲートＣＳＧｄは、ダミーコラム選択線ＣＳＬｄの活性化に応答して、ダミービット線ＢＬｄａをデータ線／ＬＩＯと接続し、ビット線ＢＬｄｂをデータ線ＬＩＯと接続する。

列デコーダ２５は、データ読出時において、コラム選択線ＣＳＬ０〜ＣＳＬｎのうちの１つをコラムアドレスＣＡに応じて選択的に活性化し、その一方でアドレス選択結果にかかわらずダミーコラム選択線ＣＳＬｄをＨレベルに活性化する。一方、行デコーダ２０ａは、メモリブロックＭＢａが選択メモリセルを含む場合に、ロウアドレスＲＡに応じて、リードワード線ＲＷＬ０ａ〜ＲＷＬｍａのうちの１つを選択的に活性化する。行デコーダ２０ｂは、メモリブロックＭＢｂが選択メモリセルを含む場合に、ロウアドレスＲＡに応じて、リードワード線ＲＷＬ０ｂ〜ＲＷＬｍｂのうちの１つを選択的に活性化する。その他の部分の構成および動作については、図１８に示した実施の形態４に従う構成と同様であるので詳細な説明は繰返さない。

このような構成とすることにより、選択メモリセルがメモリブロックＭＢａに含まれるデータ読出時においては、選択メモリセルがデータ線ＬＩＯに接続されるとともに、メモリブロックＭＢａ中の選択メモリセルと同一のメモリセル行に属するダミーセルがデータ線／ＬＩＯに接続される。一方、選択メモリセルがメモリブロックＭＢｂに含まれるデータ読出時においては、選択メモリセルがデータ線／ＬＩＯに接続されるとともに、メモリブロックＭＢｂ中の選択メモリセルと同一のメモリセル行に属するダミーセルがデータ線ＬＩＯに接続される。

したがって、各メモリブロックにおいてダミーセルのメモリセル列を構成するように配置する場合においても、実施の形態４と同様に、２つのメモリブロック間で相補のデータ線ＬＩＯ，／ＬＩＯおよびデータ読出回路１６１を共有して、回路規模を縮小したデータ読出構成を実現することができる。

なお、実施の形態４およびその変形例において、実施の形態１の変形例１と同様に、差動増幅器６０および接続切換回路７０の組合せによって、２つのメモリブロック間で共有されるデータ読出回路１６１を構成してもよい。この場合には、接続切換回路７０は、ブロック選択信号ＢＳａ，ＢＳｂに応じて、データ線ＬＩＯ，／ＬＩＯと図２に示されたトランジスタ６１，６２との間の接続対応関係を切換える必要がある。

あるいは、メモリブロックＭＢａおよびＭＢｂにおいて、実施の形態３と同様に、正規メモリセルおよびダミーセルに供給されるソース電圧をそれぞれ独立化させることもできる。この場合には、データ読出回路１６１に代えて図１３に示したデータ読出回路１６０が配置される。このように、実施の形態３に従う構成を、実施の形態４およびその変形例と組合せた構成としても、データ読出回路１６０、データ線ＬＩＯ，／ＬＩＯおよび、正規メモリセルおよびダミーセルにそれぞれ対応するソース電圧線は、２個のメモリブロック間で共有することができる。

［実施の形態５］
実施の形態５においては、自身が中間的な電気抵抗を有し、かつ、正規メモリセルのピッチに合わせて効率的に配置可能なダミーセルの構成について説明する。

図２０は、実施の形態５に従うダミーセルの構成および配置を説明する回路図である。
図２０を参照して、実施の形態５に従う構成では、メモリアレイ１０において、正規メモリセルＭＣおよび実施の形態５に従うダミーセル２００は、図４に示した構成と同様に、折返し型ビット線構成に基づいて１行ごとに交互配置される。すなわち、ダミーセル２００は、図４に示されたダミーセルＤＭＣと同様に、正規メモリセルの奇数行および偶数行にそれぞれ対応する２個のダミーセル行を形成するように配置される。すなわち、奇数行に対応するダミーセル行に対応してダミーリードワード線ＤＲＷＬｏおよびダミーディジット線ＤＤＬｏが配置され、偶数行に対応するダミーセル行に対応してダミーリードワード線ＤＲＷＬｅおよびダミーディジット線ＤＤＬｅが配置される。

図２０においては、代表的に、先頭のメモリセル行およびその次のメモリセル行と、第ｊ番目のメモリセル列とに対応する、リードワード線ＲＷＬ０，ＲＷＬ１、ディジット線ＤＬ０，ＤＬ１，ビット線対ＢＬＰおよびに対応する正規メモリセルと、これらの正規メモリセルに対応するダミーセルが代表的に示される。ビット線対ＢＬＰｊは、相補のビット線ＢＬｊ，／ＢＬｊから構成される。

各メモリセル列において、相補のビット線ＢＬおよび／ＢＬは、対応するコラム選択ゲートＣＳＧを介して、データバス対ＤＢＰを構成するデータバスＤＢおよび／ＤＢとそれぞれ接続される。たとえば、第ｊ番目のメモリセル列に対応するビット線ＢＬｊおよび／ＢＬｊは、対応するコラム選択線ＣＳＬｊの活性化に応答して、データバスＤＢおよび／ＤＢとそれぞれ接続される。

データ読出回路１６０は、実施の形態３で説明したのと同様に構成され、選択メモリセルおよびダミーセルの通過電流差がそのまま反映されたデータバスＤＢおよび／ＤＢの通過電流差を検知・増幅して、選択メモリセルからのデータ読出を実行する。

ダミーセル２００は、所定電圧Ｖｓｓおよび対応するビット線ＢＬもしくは／ＢＬの間に直列に接続された、ダミーアクセス素子ＡＴＲｄ、ダミー磁気抵抗素子ＴＭＲｄおよびダミー抵抗付加部２０５とを含む。ダミー磁気抵抗素子ＴＭＲｄは、各ダミーセルＤＭＣの電気抵抗がＲｍｉｎとなるように予め磁化される。ダミーアクセス素子ＡＴＲｄのゲートは、それぞれのダミーセル行において、ダミーリードワード線ＤＲＷＬｏおよびＤＲＷＬｅの一方と接続される。

ダミー抵抗付加部２０５の電気抵抗Ｒｄは、少なくともΔＲよりも小さく設定する必要があり、好ましくはΔＲ／２に設定される。これにより、ダミーセル２００の電気抵抗は、Ｒｍｉｎ＋ΔＲ／２となり、選択メモリセルの２種類の電気抵抗ＲｍａｘおよびＲｍｉｎの中間レベルとなる。

ダミー抵抗付加部２０５は、並列に接続された少なくとも１個のトランジスタを有する。図２０には、２個の電界効果型トランジスタ２０６および２０７でダミー抵抗付加部２０５が構成される例が示される。ダミー抵抗付加部２０５を構成するこれらの電界効果型トランジスタ２０６，２０７は、正規メモリセルＭＣ中のアクセストランジスタＡＴＲと同様に作製および設計され、同一のサイズを有する。

したがって、ダミーセル２００を半導体基板上に作製する場合に、ダミーアクセス素子ＡＴＲｄおよび電界効果型トランジスタ２０６および２０７を、並列に配置するレイアウトとすれば、行方向における正規メモリセルの配置ピッチ（すなわち、ビット線ピッチ）に合致させて、各ダミーセル２００を効率的に配置できる。

さらに、電界効果型トランジスタ２０６および２０７の各ゲートは、それぞれのダミーセル行において、調整可能な制御電圧Ｖｒｄを伝達する制御電圧線ＤＣＬｏおよびＤＣＬｅの一方と接続される。これにより、制御電圧Ｖｒｄの調整によって、ダミー抵抗付加部２０５のダミー抵抗Ｒｄをチューニングすることができる。言換えれば、好ましいダミー抵抗値（ΔＲ／２）となるように、制御電圧Ｖｒｄが調整される。

このような構成とすることにより、データ読出回路１６０にデータバスＤＢおよび／ＤＢの通過電流間にオフセットを与えるための特別な構成を必要とすることなく、正規メモリセルと同一のピッチ内に配置可能な、中間的な電気抵抗を有するダミーセルを形成することができる。

なお、実施の形態５に従うダミーセル２００は、図２１に示すように、ダミーセル列を形成するようにメモリアレイ１０内に配置することもできる。

図２１を参照して、ダミーセル列を構成するように配置されたダミーセル２００に対して、ビット線ＢＬｄおよび制御電圧線ＤＣＬが設けられる。これらのダミーセル２００は、正規メモリセルＭＣと、メモリセル行を共有するように配置される。すなわち、行選択結果に応じて、選択行のリードワード線ＲＷＬがＨレベルに活性化されると、対応するダミーセル内のダミーアクセス素子ＡＴＲｄがターンオンする。

ダミーセル列に対応してダミーコラム選択ゲートＣＳＧｄが配置され、データバス／ＤＢと、ビット線ＢＬｄの間を、ダミーコラム選択線ＣＳＬｄの活性化に応答して制御する。データ読出時においては、ダミーコラム選択線ＣＳＬｄはアドレス選択結果にかかわらずＨレベルに活性化され、データバス／ＤＢはダミーセルと接続されたビット線ＢＬｄと接続される。一方、選択メモリセルに対応するビット線（たとえばビット線ＢＬｊ）は、データバスＤＢと接続される。すなわち、データ読出時においては、列選択結果に応じて、正規メモリセルに対応する複数のビット線ＢＬのうちの選択列に対応する１本が、データバスＤＢと接続される。

したがって、データ読出回路１６０によって、選択メモリセルおよびダミーセルとそれぞれ直列に接続されたデータバスＤＢおよび／ＤＢ間の通過電流差を検知・増幅して、選択メモリセルからのデータ読出を実行することが可能である。

なお、図２１に従う構成においては、それぞれが同一サイズを有する、ダミーアクセストランジスタＡＴＲｄ、電界効果型トランジスタ２０６および２０７を行方向に連続的に配置することにより、ダミーセル２００は、列方向における正規メモリセルの配置ピッチ（すなわち、リードワード線ピッチ）に合わせて配置できる。これにより、メモリアレイ１０の面積増大を防止して、ダミーセル２００を効率的に配置することが可能となる。

［実施の形態６］
実施の形態６においては、正規メモリセルと同様の構成および形状を有するダミーセルを用いてデータ読出を実行するための、さらに他の構成例について説明する。

図２２は、実施の形態６に従うデータ読出回路系の構成を示す回路図である。 図２２を参照して、実施の形態６に従う構成においては、メモリアレイ１０において、正規メモリセルＭＣおよびダミーセルＤＭＣは、図４に示した構成と同様に、折返し型ビット線構成に基づいて１行ごとに交互配置される。既に説明した様に、ダミーセルＤＭＣは、正規メモリセルＭＣと同様の構成および形状を有するので、メモリアレイ１０内において正規メモリセルＭＣと連続的に行列配置することができる。各ダミーセルＤＭＣ中のダミー磁気抵抗素子ＴＭＲｄは、電気抵抗がＲｍｉｎとなるような方向に予め磁化される。

正規メモリセル行に対応して設けられるリードワード線ＲＷＬ，ディジット線ＤＬ、ダミーセル行に対応して設けられるダミーリードワード線ＤＲＷＬｅ，ＤＲＷＬｏ，ダミーディジット線ＤＤＬｅ，ＤＤＬｏ、および正規メモリセルとダミーセルとで共有されるメモリセル列に対応して設けられる相補ビット線ＢＬ，／ＢＬについても、図４と同様に配置されるので、詳細な説明は繰り返さない。

さらに、正規メモリセル行にそれぞれ対応して、アクセストランジスタＡＴＲのソースを所定電圧Ｖｓｓに設定するためのソース電圧線ＳＬ０，ＳＬ１，…が配置される。これに対して、ダミーセルＤＭＣに対しては、２つのダミーセル行にそれぞれ対応して配置されるダミーソース電圧線ＤＳＬｅ，ＤＳＬｏをそれぞれ介して、所定電圧ＶｓｓがダミーアクセストランジスタＡＴＲｄのソースに供給される。

メモリアレイ１０の外部において、ダミー抵抗付加部２０５は、ダミーソース電圧線ＤＳＬｅ，ＤＳＬｏの各々と、所定電圧Ｖｓｓとの間に接続される。このような構成とすることにより、対応するダミーリードワード線ＤＲＷＬｅ，ＤＲＷＬｏが活性化されたダミーセル行に属するダミーセルＤＭＣの各々に対して、ダミー抵抗付加部２０５の電気抵抗Ｒｄを直列に付加できる。すなわち、同一のダミーセル行に属するダミーセルＤＭＣ間でダミー抵抗付加部２０５を共有できる。

このような構成とすることにより、実施の形態１と同様に、同一のメモリアイ内に連続的に作製されたＭＴＪメモリセルの一部を用いて、ダミーセルを構成できる。すなわち、ダミーセルを作製するために特別の設計や製造工程を必要としないため、構造の複雑化によるチップ面積の増大およびメモリアレイの加工マージンの低下等といった問題を招くことなく、正規メモリセルおよびダミーセルを同一メモリアレイ内に設けてデータ読出マージンを確保することができる。

さらに、実施の形態３と同様に、データ読出回路１６０にデータバスＤＢ，／ＤＢの通過電流にオフセットを与えるための特別な構成が設けることなく、すなわち、より簡易なデータ読出回路系によって、データ読出を実行することが可能である。

［実施の形態６の変形例１］
図２３は、実施の形態６の変形例１に従うデータ読出回路系の構成を示す回路図である。

図２３を参照して、実施の形態６の変形例１に従う構成においては、図２２に示した実施の形態６に従う構成と比較して、ダミー抵抗付加部２０５に加えてダミー抵抗付加部２０８がさらに設けられる点が異なる。ダミー抵抗付加部２０５および２０８は、メモリアレイ１０の外部において、データバスＤＢ，／ＤＢとデータ読出回路１６０との間に配置される。ダミー抵抗付加部２０５は、一方のセンス入力ノードＮｓｉと直列に接続され、ダミー抵抗付加部２０８は、他方のセンス入力ノード／Ｎｓｉと直列に接続される。

メモリアレイ１０の構成は、図２２と同様であるので、詳細な説明は繰り返さない。すなわち、メモリアレイ１０においては、折返し型ビット線構成に基づいて、正規メモリセルおよびダミーセルＤＭＣが配置されているので、データバスＤＢおよび／ＤＢと、選択メモリセルおよびダミーセルとの間の接続対応関係が、アドレス選択結果、すなわち奇数および偶数行のいずれが選択されるかによって入れ換わる。

これに対応して、実施の形態６の変形例１に従う構成においては、データバスＤＢ，／ＤＢと、ダミー抵抗付加部２０５，２０８との間の接続対応関係を、アドレス選択結果に応じて切換えるための接続切換回路２１０がさらに設けられる。

接続切換回路２１０は、データバス／ＤＢとダミー抵抗付加部２０５および２０８との間に電気的にそれぞれ結合されるトランジスタスイッチ２１１および２１２と、データバスＤＢとダミー抵抗付加部２０５および２０８との間に電気的にそれぞれ結合されるトランジスタスイッチ２１３および２１４とを有する。トランジスタスイッチ２１２および２１３の各ゲートには、奇数行の選択時にＨレベルに設定されるアドレス信号ＲＡ０が入力され、トランジスタスイッチ２１１および２１４の各ゲートには、偶数行の選択時にＨレベルに設定されるアドレス信号／ＲＡ０が入力される。

この結果、奇数行の選択時には、選択メモリセルと電気的に結合されるデータバスＤＢはダミー抵抗付加部２０５と直列に接続され、ダミーセルと電気的に結合されるデータバス／ＤＢはダミー抵抗付加部２０８と直列に接続される。これに対して、偶数行の選択時には、ダミーセルと電気的に結合されるデータバスＤＢはダミー抵抗付加部２０８と直列に接続され、選択メモリセルと電気的に結合されるデータバスＤＢはダミー抵抗付加部２０５と直列に接続される。

すなわち、接続切換回路２１０によって、アドレス選択結果にかかわらず、ダミー抵抗付加部２０５は選択メモリセルと直列に接続され、ダミー抵抗付加部２０８はダミーセルと直列に接続される。

ダミー抵抗付加部２０５，２０８の電気抵抗は、ダミーセルの電気抵抗とダミー抵抗付加部２０８との和で示される電気抵抗が、選択メモリセルの２種類の電気抵抗（Ｒｍａｘ，Ｒｍｉｎ）とダミー抵抗付加部２０５との和で示される２つの電気抵抗の中間レベルとなるように設定される。たとえば、ダミーセルの電気抵抗がＲｍｉｎに設定されているときには、ダミー抵抗付加部２０５の電気抵抗をΔＲ／２とし、ダミー抵抗付加部２０８の電気抵抗をΔＲとすれば、下記（３）式のようにして、上記の条件を満足できる。

Ｒｍｉｎ＋ΔＲ／２＜Ｒｍｉｎ＋ΔＲ＜Ｒｍａｘ＋ΔＲ／２ …（３）
図２３には、このように設計されたダミー抵抗付加部２０５および２０８の構成例が示される。ダミー抵抗付加部２０５は、並列接続された電界効果型トランジスタ２０６，２０７を有し、ダミー抵抗付加部２０８は、ダミー抵抗付加部２０５の半分の個数、すなわち１個の電界効果型トランジスタによって構成される。トランジスタ２０６〜２０８の各ゲートには、共通の制御電圧Ｖｒｄが入力される。これにより、ダミー抵抗付加部２０５の電気抵抗をダミー抵抗付加部２０５の電気抵抗の１／２に設定される。すなわち、ダミー抵抗付加部２０８の電気抵抗がΔＲとなるように制御電圧Ｖｒｄを調整すれば、これに追随して、ダミー抵抗付加部２０５の電気抵抗をΔＲ／２に設定できる。

このような構成とすることにより、データ読出回路１６０のセンス入力ノードＮｓｉおよび／Ｎｓｉの間に、選択メモリセルの記憶データに応じた極性の通過電流差を生じさせることができる。したがって、当該通過電流差の検知・増幅によって、選択メモリセルからのデータ読出を実行できる。

このように、実施の形態６の変形例１に従う構成によっても、同一のメモリアレイ１０内に連続的に作製されたＭＴＪメモリセルの一部を用いて、ダミーセルを構成できるので、実施の形態６と同様の効果を享受することができる。

また、図２４に示されるように、メモリアレイ１０内において、ダミーセルＤＭＣを、図２１と同様に、ダミービット線ＢＬｄと対応付けられるダミーセル列として配置することもできる。

この場合には、図２１でも説明したように、データバスＤＢおよび／ＤＢと、選択メモリセルおよびダミーセルとの間の接続対応関係は、アドレス選択結果にかかわらず固定される。すなわち、データ読出時において、データバスＤＢおよび／ＤＢは、選択メモリセルおよびダミーセルＤＭＣとそれぞれ電気的に結合される、図２３に示すような接続切換回路２１０を配置することなく、データバスＤＢおよび／ＤＢと、センス入力ノードＮｓｉおよび／Ｎｓｉとの間に、ダミー抵抗付加部２０５および２０８をそれぞれ配置することができる。

［実施の形態６の変形例２］
図２４に示す構成においては、データバスＤＢおよび／ＤＢの負荷容量がアンバランスになるので、実施の形態６の変形例２では、この点を解消するための構成を示す。

図２５は、実施の形態６の変形例２に従うデータ読出回路系の第２の構成を示す回路図である。

図２５を参照して、実施の形態６の変形例２に従う構成においては、図２４に示した構成と比較して、メモリアレイ１０が、２つの領域１０ａおよび１０ｂに分割される点で異なる。たとえば、領域１０ａおよび１０ｂの間の選択は、アドレス信号ＲＡｎに応じて実行されるものとする。たとえば、アドレス信号ＲＡｎがＨレベルのときには、選択メモリセルが領域１０ａに含まれ、アドレス信号ＲＡｎ＝Ｌレベルのときには、選択メモリセルが領域１０ｂに含まれるものとする。

領域１０ａにおいては、各ビット線は、コラム選択ゲートを介してデータバス／ＤＢと接続される。一方、領域１０ｂにおいては、各ビット線は、コラム選択ゲートを介してデータバスＤＢと接続される。図２５には、領域１０ａおよび１０ｂのそれぞれにおいて、第ｊ番目のメモリセル列に対応するビット線ＢＬＡｊおよびＢＬＢｊが代表的に示される。

ダミーセルＤＭＣによって形成されるダミーセル列は、領域１０ａおよび１０ｂの各々に設けられる。領域１０ａ内のダミーセル列に対応して設けられるダミービット線ＢＬＡｄは、ダミーコラム選択ゲートＣＳＧＡｄを介してデータバスＤＢと接続され、領域１０ｂ内のダミーセル列に対応するダミービット線ＢＬＢｄｂは、ダミーコラム選択ゲートＣＳＧＢｄを介してデータバス／ＤＢと接続される。さらに、データバスＤＢおよび／ＤＢは、領域１０ａおよび１０ｂの中間点に相当する領域２２０において、その配置関係が入換えられる。このような構成とすることにより、データバスＤＢおよび／ＤＢの間における負荷容量をバランスさせることができる。

データバスＤＢおよび／ＤＢと、データ読出回路１６０との間には、図２３に説明したのと同様に、接続切換回路２１０およびダミー抵抗付加部２０５，２０８が配置される。

接続切換回路２１０は、アドレス信号ＲＡｎおよび／ＲＡｎに応じて動作し、データバスＤＢおよび／ＤＢのうちの、選択メモリセルと電気的に結合された一方をダミー抵抗付加部２０５と接続するとともに、ダミーセルと電気的に結合された一方をダミー抵抗付加部２０８と接続する。

したがって、実施の形態６の変形例２に従う構成においては、実施の形態６の変形例１に従うのと同様の効果を、データバスＤＢおよび／ＤＢの負荷容量を均衡化させた上で実行することができる。これにより、データ読出の高速化を図ることが可能となる。

［実施の形態６の変形例３］
図２６は、実施の形態６の変形例３に従うデータ読出回路系の構成を示す回路図である。

図２６を参照して、実施の形態６の変形例３に従う構成においては、実施の形態６の変形例１および２と同様に、ダミーセルＤＭＣに対してダミー抵抗付加部２０８（電気抵抗ΔＲ）を直列接続し、選択メモリセルに対してダミー抵抗付加部２０５（電気抵抗ΔＲ／２）を直列接続する点は同様であるが、これらのダミー抵抗付加部２０５および２０８が、データ読出回路１６０およびデータバスＤＢ，／ＤＢ間ではなく、図２２と同様に設けられたソース電圧線ＳＬ０，ＳＬ１，…およびダミーソース電圧線ＤＳＬｏ，ＤＳＬｅにそれぞれ対応して配置される点が異なる。

具体的には、正規メモリセルにソース電圧線ＳＬ０，ＳＬ１，…の各々と所定電圧Ｖｓｓとの間に、ダミー抵抗付加部２０５（電気抵抗ΔＲ／２）が設けられ、ダミーソース電圧線ＤＳＬｏおよびＤＳＬｅの各々と所定電圧Ｖｓｓとの間に、ダミー抵抗付加部２０８が設けられる。

このような構成としても、実施の形態６の変形例１および変形例２と同様のデータ読出を実行することができる。また、このような構成とすることにより、折返し型ビット線構成を用いたメモリアレイ１０に対しても、図２５等に示した接続切換回路２１０を設けることなくデータ読出を実行することができる。すなわちデータ読出系の回路構成を簡素化することが可能となる。

［実施の形態６の変形例４］
図２７は、実施の形態６の変形例４に従うデータ読出回路系の構成を示す回路図である。

図２７を参照して、実施の形態６の変形例４に従う構成においては、図２３に示した構成と比較して、ダミー抵抗付加部２０８のみがセンス入力ノードＮｓｉに対して並列に接続される点が異なる。既に説明したように、センス入力ノードＮｓｉは、接続切換回路２１０によって、アドレス選択結果（奇数行／偶数行の選択）にかかわらず選択メモリセル（電気抵抗ＲｍａｘまたはＲｍｉｎ）と電気的に結合される。一方、センス入力ノード／Ｎｓｉは、ダミーセル（電気抵抗Ｒｍｉｎ）と直列に接続される。

したがって、ダミー抵抗付加部２０８の電気抵抗Ｒｄｄは、ダミーセルの電気抵抗が、選択メモリセルの２種類の電気抵抗Ｒｍａｘ，Ｒｍｉｎと電気抵抗Ｒｄｄとの並列接続による合成抵抗である、（Ｒｍｉｎ／／Ｒｄｄ）および（Ｒｍａｘ／／Ｒｄｄ）の中間レベルとなるように設定される。ダミー抵抗付加部２０８の電気抵抗Ｒｄｄは、制御電圧Ｖｒｄによって調整可能である。

このような構成とすることにより、実施の形態６の変形例１と同様の効果を享受したデータ読出を実行することができる。

このように実施の形態６およびその変形例１〜４（図２０〜図２７）においては、ダミーセル中のダミー磁気抵抗素子ＴＭＲｄの電気抵抗がＲｍｉｎに予め設定される場合について説明してきた。これは、ＭＲＡＭデバイスの製造工程において、メモリアレイ１０の作製後に実行される、図３１に示した固定磁化層ＦＬの磁化工程を終了時において、固定磁化層ＦＬおよび自由磁化層ＶＬの磁化方向が揃っており、ダミーセルの電気抵抗がＲｍｉｎになるからである。したがって、ダミーセルＤＭＣ中の電気抵抗をＲｍａｘに設定するためには、ダミー磁気抵抗素子ＴＭＲｄの磁化工程が新たに必要となってしまう。言換えれば、ダミー磁気抵抗素子ＴＭＲｄの電気抵抗をＲｍｉｎとすることによって、ダミーセルのための新たな磁化工程が不要となる。

しかしながら、ダミーセルＤＭＣの電気抵抗をＲｍａｘに予め設定する場合においても、図２３から図２７に示した実施の形態６の変形例１〜４に示す構成を適用することが可能である。このような場合には、実施の形態６の変形例１〜３に従う構成（図２３〜図２６）においては、ダミー抵抗付加部２０５および２０８を配置を入替えればよく、実施の形態６の変形例４に従う構成（図２７）においては、ダミー抵抗付加部２０８を、ダミーセルと常に接続されるセンス入力ノード／Ｎｓｉに対して並列に接続する構成とすれば、同様のデータ読出を実行することが可能である。

［実施の形態７］
実施の形態７においては、実施の形態６およびその変形例で示した、ダミー抵抗付加部を新たに設けることなく、同様に作製された選択メモリセルおよびダミーセルの間の通過電流差に基づいてデータ読出が実行可能な構成について説明する。

図２８は、実施の形態７に従うデータ読出構成を示す回路図である。
図２８を参照して、実施の形態７に従う構成においては、実施の形態６およびその変形例で示された、ダミーセルおよび選択メモリセルの少なくとも一方に対して直列あるいは並列に接続されるダミー抵抗付加部は配置されない。すなわち、メモリアレイ１０において、正規メモリセルＭＣおよびダミーセルＤＭＣは、図４に示した構成と同様に、メモリセル列を共有するように連続的に配置される。

また、ビット線ＢＬおよび／ＢＬは、その通過電流によって、トンネル磁気抵抗素子ＴＭＲおよびダミー磁気抵抗素子ＴＭＲｄの磁化容易軸に沿った磁界が発生する方向に設けられる。一方、ディジット線ＤＬおよびダミーディジット線ＤＤＬｅ，ＤＤＬｏは、その通過電流によって、トンネル磁気抵抗素子ＴＭＲおよびダミー磁気抵抗素子ＴＭＲｄの磁化困難軸に沿った磁界が発生する方向に設けられる。一般的には、ビット線ＢＬ，／ＢＬは、トンネル磁気抵抗素子ＴＭＲおよびダミー磁気抵抗素子ＴＭＲｄの磁化困難軸に沿って配置され、ディジット線ＤＬおよびダミーディジット線ＤＤＬｅ，ＤＤＬｏは、トンネル磁気抵抗素子ＴＭＲおよびダミー磁気抵抗素子ＴＭＲｄの磁化容易軸に沿って配置される。

すでに説明したように、データ書込対象に選択された正規メモリセルに対して、対応するビット線ＢＬおよびディジット線ＤＬの双方にデータ書込電流が流される。これにより、選択されたメモリセルのトンネル磁気抵抗素子ＴＭＲを、ビット線ＢＬを流れるデータ書込電流の方向に応じて、磁化容易軸に沿って磁化することによりデータ書込が実行される。

ダミーセルＤＭＣの電気抵抗、すなわちダミー磁気抵抗素子ＴＭＲｄの磁化方向は、一定に維持される必要がある。したがって、データ書込選択を実行するためのダミーディジット線ＤＤＬｅおよびＤＤＬｏの配置は必ずしも必要ではない。しかしながら、実施の形態７に従う構成においては、データ読出時においても、ダミー磁気抵抗素子ＴＭＲｄに対して、磁化困難軸方向に沿ったバイアス磁界を印加するためのバイアス電流Ｉｂが、ダミーディジット線ＤＤＬｅまたはＤＤＬｏに流される。

図２９は、ダミーディジット線を流れる電流とダミー磁気抵抗素子の電気抵抗との関係を説明する概念図である。

図２９（ａ）には、ダミーディジット線ＤＤＬｅ（ＤＤＬｏ）に電流が流されていない場合、すなわちＩ（ＤＬ）＝０の場合のダミー磁気抵抗素子ＴＭＲｄの磁化方向が示される。すなわち、ダミー磁気抵抗素子ＴＭＲｄの電気抵抗がＲｍｉｎであるときには、磁化容易軸方向（ＥＡ）に沿って、自由磁化層の磁化方向２３５は、固定磁化層の磁化方向２３０と同一である。

この状態から、図２９（ｂ）に示すように、ダミーディジット線ＤＤＬｅ（ＤＤＬｏ）にバイアス電流Ｉｂを流すと、すなわちＩ（ＤＬ）＝Ｉｂとすると、自由磁化層の磁化方向２３５は、バイアス電流Ｉｂによって生じた磁化困難軸方向のバイアス磁界によって回転される。

これにより、固定磁化層の磁化方向２３０および自由磁化層の磁化方向２３５が一致しなくなるので、ダミー磁気抵抗素子ＴＭＲｄの電気抵抗は、ＲｍｉｎおよびＲｍａｘの中間レベルに変化する。この中間レベルの電気抵抗は、バイアス電流Ｉｂの電流量によってチューニングすることができる。

また、図２９（ａ），（ｂ）中に点線で示すように、ダミー磁気抵抗素子ＴＭＲｄにおいて、固定磁化層および自由磁化層のそれぞれの磁化方向２３０および２３５が反平行方向に設定されて、その電気抵抗がＲｍａｘに予め設定された場合においても同様に、バイアス電流Ｉｂによって生じるバイアス磁界の影響によって、ダミー磁気抵抗素子ＴＭＲｄの電気抵抗を、電気抵抗ＲｍｉｎおよびＲｍａｘの中間レベルに設定することができる。

再び図２８を参照して、選択列に対応するダミーセルＤＭＣに対しては、対応するビット線ＢＬまたは／ＢＬについてデータ読出電流が流れるが、通常このデータ読出電流は、データ書込時に磁化容易軸方向の磁化方向を反転するのに必要なデータ書込電流に比較すると非常に小さいレベルに留まる。したがって、上述したように、データ読出時にダミーディジット線ＤＤＬｅ，ＤＤＬｏへバイアス電流Ｉｂを流しても、ダミーセルに対するデータ誤書込が実行されることはない。

以上説明したように、ダミーセルを含む電流経路および選択メモリセルを含む電流経路に対して、ダミー抵抗を直列あるいは並列に接続したり、あるいはデータバスＤＢ，／ＤＢに対する接続関係をアドレス選択結果に応じて切換えるような接続切換回路を用いることなく、さらに、ダミーセルおよび選択メモリセルの通過電流間にオフセットを与えるための構成を備えることなく、正規メモリセルと同様に作製および設計されたダミーセルと、選択メモリセルとの通過電流差に応じて、データ読出を実行することが可能である。

このため、データ読出回路系の複雑化を招くことなく、すなわち回路面積の大型化を招くことなく、さらにはメモリアレイ１０の加工が複雑化して製造工程を困難化することなく、データ読出回路系を構成することができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明の実施の形態に従うＭＲＡＭデバイスの全体構成を示す概略ブロック図である。 メモリアレイに対してデータ読出を実行するためのデータ読出回路系の実施の形態１に従う構成を示す回路図である。 実施の形態１に従うデータ読出回路系によるデータ読出動作を説明する動作波形図である。 実施の形態１の変形例１に従うデータ読出回路系の構成を示す回路図である。 図４に示した接続切換回路の構成を説明する回路図である。 実施の形態１の変形例１に従うデータ読出回路系によるデータ読出動作を説明する動作波形図である。 実施の形態１の変形例２に従う差動増幅器の構成を示す回路図である。 図７に示される差動増幅器の動作を説明するための動作波形図である。 実施の形態２に従うデータ読出回路系の構成を示す回路図である。 実施の形態２に従うデータ読出回路系によるデータ読出動作を説明する動作波形図である。 実施の形態２の変形例１に従うデータ読出回路系の構成を示す回路図である。 実施の形態２の変形例２に従うデータ読出回路系の構成を示す回路図である。 実施の形態３に従うデータ読出回路系の構成を示す回路図である。 実施の形態３の変形例１に従うデータ読出回路系の構成を示す回路図である。 実施の形態３の変形例２に従うデータ読出回路系の構成を示す回路図である。 実施の形態３の変形例３に従うデータ読出回路系の構成を示す回路図である。 図１６に示されるソース電圧線の基準電圧を生成する構成を示す概念図である。 実施の形態４に従うデータ読出回路系の構成を示す回路図である。 実施の形態４の変形例に従うデータ読出回路系の構成を示す回路図である。 実施の形態５に従うダミーセルの構成および第１の配置例を説明する回路図である。 実施の形態５に従うダミーセルの構成および第２の配置例を説明する回路図である。 実施の形態６に従うデータ読出回路系の構成を示す回路図である。 実施の形態６の変形例１に従うデータ読出回路系の第１の構成例を示す回路図である。 実施の形態６の変形例１に従うデータ読出回路系の第２の構成例を示す回路図である。 実施の形態６の変形例２に従うデータ読出回路系の構成を示す回路図である。 実施の形態６の変形例３に従うデータ読出回路系の構成を示す回路図である。 実施の形態６の変形例４に従うデータ読出回路系の構成を示す回路図である。 実施の形態７に従うデータ読出回路系の構成を示す回路図である。 ダミーディジット線を流れる電流とダミー磁気抵抗素子の電気抵抗との関係を説明する概念図である。 ＭＴＪメモリセルの構成を示す概略図である。 ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。 データ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を説明する概念図である。 ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。

符号の説明

１ ＭＲＡＭデバイス、１０ メモリアレイ、１０ａ，１０ｂ 領域、２０，２０ａ，２０ｂ 行デコーダ、５５，５６，５７，９０，９１ 電圧発生回路、６０，６０＃ 差動増幅器、６１〜６５，６１Ａ，６１Ｂ，６２Ａ，６２Ｂ，８１〜８７ トランジス、７０，２１０ 接続切換回路、８０ グローバル差動増幅器、１００，１０５ 電流伝達回路、１６０，１６１ データ読出回路、２００，ＤＭＣ ダミーセル、２０５，２０８ ダミー抵抗付加部、２３０，２３５ 磁化方向、ＡＴＲ アクセストランジスタ、ＡＴＲｄ ダミーアクセストランジスタ、ＢＬ，／ＢＬ ビット線、ＢＬｄ ダミービット線、ＢＳａ，ＢＳｂ ブロック選択信号、ＤＢ，／ＤＢ データバス、ＤＤＬｅ，ＤＤＬｏ ダミーディジット線、ＤＬ，ＤＬｅ，ＤＬｏ ディジット線、ＤＬｉ ディジット線、ＤＲＷＬａ，ＤＲＷＬｂ，ＤＲＷＬｅ，ＤＲＷＬｏ ダミーリードワード線、ＤＳＬ，ＤＳＬｅ，ＤＳＬｏ ダミーソース電圧線、ＧＩＯ，／ＧＩＯ グローバルデータ線、ＧＮＤ 接地電圧、Ｉｂ バイアス電流、Ｉｄａｔ データ読出電流、Ｉｒｅｆ 基準電流、ＬＩＯ，ＬＩＯｒ，／ＬＩＯ データ線、ＭＢａ，ＭＢｂ メモリブロック、ＭＣ 正規メモリセル、Ｎｇｓ，／Ｎｇｓ グローバルセンスノード、Ｎｓ，／Ｎｓ センスノード、Ｎｓｉ，／Ｎｓｉ センス入力ノード、ＲＡ０，／ＲＡ０，ＲＡｎ，／ＲＡｎ アドレス信号、ＲＷＬ，ＲＷＬｉ，ＲＷＬｏ，ＲＷＬｅ リードワード線、ＳＬ ソース電圧線、ＴＭＲ トンネル磁気抵抗素子、ＴＭＲｄ ダミー磁気抵抗素子、Ｖｃｃ 電源電圧、Ｖｏｆ，Ｖｏｆ１，Ｖｏｆ２ オフセット制御電圧、Ｖｓｌ ソース電圧（ダミーセル）、Ｖｓｓ 固定電圧。

Claims (6)

1. 薄膜磁性体記憶装置であって、
   複数のメモリセルおよび、データ読出時に前記複数のメモリセルのうちのアクセス対象
   に選択された選択メモリセルとの間で通過電流を比較するためのダミーセルが配置されたメモリアレイを備え、
   各前記メモリセルは、
   記憶データのレベルに応じた方向に磁化されて磁化方向に応じて第１および第２の電気抵抗のいずれかを有するように構成された磁気抵抗素子と、
   前記磁気抵抗素子と直列に接続されてデータ読出時に選択的にオンするアクセストランジスタとを含み、
   前記ダミーセルは、
   前記磁気抵抗素子と同様の構成および形状を有し、前記第１および第２の電気抵抗のより小さい一方を有するように予め磁化されたダミー磁気抵抗素子と、
   前記ダミー磁気抵抗素子と直列に接続されてデータ読出時に選択的にオンし、前記アクセストランジスタと同様に設計されたダミーアクセストランジスタとを含み、
   前記薄膜磁性体記憶装置は、
   データ読出時において、前記選択メモリセルおよび前記ダミーセルの一方ずつをそれぞれ介して、固定電圧と電気的に結合される第１および第２のデータ線と、
   前記第１および第２のデータ線の通過電流差に応じたデータ読出を行なうためのデータ読出部と、
   前記メモリアレイ外部において、前記第１および第２のデータ線のうちの前記選択メモリセルと結合された一方のデータ線に対して、第３の電気抵抗を直列に接続するための第１の抵抗付加部と、
   前記メモリアレイ外部において、前記第１および第２のデータ線のうちの前記ダミーセルと結合された他方のデータ線に対して、第４の電気抵抗を直列に接続するための第２の抵抗付加部とをさらに備え、
   前記第３および第４の電気抵抗は、前記ダミーセルの電気抵抗および前記第４の電気抵抗の和が、前記第１および第３の電気抵抗の和と、前記第２および第３の電気抵抗の和との中間レベルとなるように決定され、
   前記第４の電気抵抗は、前記第１および第２の電気抵抗の差に相当し、
   前記第３の電気抵抗は、前記第４の電気抵抗の半分である、薄膜磁性体記憶装置。
2. 前記第１の抵抗付加部は、各ゲートへ調整可能な制御電圧を受ける並列に接続されたＬ個（Ｌ：２以上の偶数かつ正の整数）のトランジスタを含み、
   前記第２の抵抗付加部は、各ゲートへ前記制御電圧を受ける並列に接続された（Ｌ／２）個の前記トランジスタを含む、請求項１に記載の薄膜磁性体記憶装置。
3. 薄膜磁性体記憶装置であって、
   複数のメモリセルおよび、データ読出時に前記複数のメモリセルのうちのアクセス対象に選択された選択メモリセルとの間で通過電流を比較するためのダミーセルが配置されたメモリアレイを備え、
   各前記メモリセルは、
   記憶データのレベルに応じた方向に磁化されて磁化方向に応じて第１および第２の電気抵抗のいずれかを有するように構成された磁気抵抗素子と、
   前記磁気抵抗素子と直列に接続されてデータ読出時に選択的にオンするアクセストランジスタとを含み、
   前記ダミーセルは、
   前記磁気抵抗素子と同様の構成および形状を有し、前記第１および第２の電気抵抗のいずれか一方を有するように予め磁化されたダミー磁気抵抗素子と、
   前記ダミー磁気抵抗素子と直列に接続されてデータ読出時に選択的にオンし、前記アクセストランジスタと同様に設計されたダミーアクセストランジスタとを含み、
   前記薄膜磁性体記憶装置は、
   データ読出時において、前記選択メモリセルおよび前記ダミーセルの一方ずつをそれぞれ介して、固定電圧と電気的に結合される第１および第２のデータ線と、
   前記第１および第２のデータ線の通過電流差に応じたデータ読出を行なうためのデータ読出部と、
   前記メモリアレイ外部において、前記第１および第２のデータ線のうちの前記選択メモリセルと結合された一方のデータ線に対して、第３の電気抵抗を直列に接続するための第１の抵抗付加部と、
   前記メモリアレイ外部において、前記第１および第２のデータ線のうちの前記ダミーセルと結合された他方のデータ線に対して、第４の電気抵抗を直列に接続するための第２の抵抗付加部とをさらに備え、
   前記第３および第４の電気抵抗は、前記ダミーセルの電気抵抗および前記第４の電気抵抗の和が、前記第１および第３の電気抵抗の和と、前記第２および第３の電気抵抗の和との中間レベルとなるように決定され、
   前記薄膜磁性体記憶装置は、
   前記複数のメモリセルに対応して設けられ、前記固定電圧を伝達するための第１の電圧配線と、
   前記ダミーセルに対応して設けられ、前記固定電圧を伝達するための第２の電圧配線とをさらに備え、
   前記第１の抵抗付加部は、前記第１の電圧配線および前記固定電圧の間に直列に接続され、
   前記第２の抵抗付加部は、前記第２の電圧配線および前記固定電圧の間に直列に接続される、薄膜磁性体記憶装置。
4. 薄膜磁性体記憶装置であって、
   複数のメモリセルおよび、データ読出時に前記複数のメモリセルのうちのアクセス対象に選択された選択メモリセルとの間で通過電流を比較するためのダミーセルが配置されたメモリアレイを備え、
   各前記メモリセルは、
   記憶データのレベルに応じた方向に磁化されて磁化方向に応じて第１および第２の電気抵抗のいずれかを有するように構成された磁気抵抗素子と、
   前記磁気抵抗素子と直列に接続されてデータ読出時に選択的にオンするアクセストランジスタとを含み、
   前記ダミーセルは、
   前記磁気抵抗素子と同様の構成および形状を有し、前記第１および第２の電気抵抗のいずれか一方を有するように予め磁化されたダミー磁気抵抗素子と、
   前記ダミー磁気抵抗素子と直列に接続されてデータ読出時に選択的にオンし、前記アクセストランジスタと同様に設計されたダミーアクセストランジスタとを含み、
   前記薄膜磁性体記憶装置は、
   データ読出時において、前記選択メモリセルおよび前記ダミーセルの一方ずつをそれぞれ介して、固定電圧と電気的に結合される第１および第２のデータ線と、
   前記第１および第２のデータ線の通過電流差に応じたデータ読出を行なうためのデータ読出部と、
   前記メモリアレイ外部において、前記第１および第２のデータ線のうちの前記選択メモリセルと結合された一方のデータ線に対して、第３の電気抵抗を直列に接続するための第１の抵抗付加部と、
   前記メモリアレイ外部において、前記第１および第２のデータ線のうちの前記ダミーセルと結合された他方のデータ線に対して、第４の電気抵抗を直列に接続するための第２の抵抗付加部とをさらに備え、
   前記第３および第４の電気抵抗は、前記ダミーセルの電気抵抗および前記第４の電気抵抗の
   和が、前記第１および第３の電気抵抗の和と、前記第２および第３の電気抵抗の和との中間レベルとなるように決定され、
   前記複数のメモリセルおよび前記ダミーセルは、相補にデータ読出対象となる第１および第２のメモリブロックに分割配置され、
   前記第１および第２のメモリブロックの各々は、前記ダミーセルを含み、
   前記第１のメモリブロックにおいて、各前記メモリセルおよび前記ダミーセルは、前記第１および第２のデータ線と前記固定電圧との間にそれぞれ電気的に結合され、
   前記第２のメモリブロックにおいて、前記ダミーセルおよび各前記メモリセルは、前記第１および第２のデータ線と前記固定電圧との間にそれぞれ電気的に結合され、
   前記薄膜磁性体記憶装置は、前記第１および第２のメモリブロック間の選択結果に応じて、前記第１および第２のデータ線のそれぞれに対して、前記第１および第２の抵抗付加部の一方ずつを相補的に直列接続するための接続切換部をさらに備える、薄膜磁性体記憶装置。
5. 薄膜磁性体記憶装置であって、
   複数のメモリセルおよび、データ読出時に前記複数のメモリセルのうちのアクセス対象に選択された選択メモリセルとの間で通過電流を比較するためのダミーセルが配置されたメモリアレイを備え、
   各前記メモリセルは、
   記憶データのレベルに応じた方向に磁化されて磁化方向に応じて第１および第２の電気抵抗のいずれかを有するように構成された磁気抵抗素子と、
   前記磁気抵抗素子と直列に接続されてデータ読出時に選択的にオンするアクセストランジスタとを含み、
   前記ダミーセルは、
   前記磁気抵抗素子と同様の構成および形状を有し、前記第１および第２の電気抵抗のいずれか一方を有するように予め磁化されたダミー磁気抵抗素子と、
   前記ダミー磁気抵抗素子と直列に接続されてデータ読出時に選択的にオンし、前記アクセストランジスタと同様に設計されたダミーアクセストランジスタとを含み、
   前記薄膜磁性体記憶装置は、
   データ読出時において、前記選択メモリセルおよび前記ダミーセルの一方ずつをそれぞれ介して、固定電圧と電気的に結合される第１および第２のデータ線と、
   前記第１および第２のデータ線の通過電流差に応じたデータ読出を行なうためのデータ読出部と、
   前記メモリアレイの外部において、前記第１および第２のデータ線の一方のデータ線に対して、第３の電気抵抗を並列に接続するための抵抗付加部とをさらに備え、
   前記第３の電気抵抗は、前記ダミーセルの電気抵抗が、並列接続された前記第１および第３の電気抵抗の合成抵抗および、並列接続された前記第２および第３の電気抵抗の合成抵抗の中間レベルとなるように決定される、薄膜磁性体記憶装置。
6. 前記ダミー磁気抵抗素子は、前記第１および第２の電気抵抗のより小さい一方を有するように予め磁化され、
   前記データ読出時において、前記抵抗付加部が並列に接続される前記一方のデータ線は、前記選択メモリセルを介して前記固定電圧と電気的に結合される、請求項５に記載の薄膜磁性体記憶装置。

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