JP4884446B2 - 薄膜磁性体記憶装置 - Google Patents
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Description
図22を参照して、トンネル磁気抵抗素子TMRは、固定された一定の磁化方向を有する強磁性体層(以下、単に「固定磁化層」とも称する)FLと、外部かの印加磁界に応じた方向に磁化される強磁性体層(以下、単に「自由磁化層」とも称する)VLとを有する。固定磁化層FLおよび自由磁化層VLの間には、絶縁体膜で形成されるトンネルバリア(トンネル膜)TBが設けられる。自由磁化層VLは、書込まれる記憶データのレベルに応じて、固定磁化層FLと同一方向または固定磁化層FLと反対方向に磁化される。固定磁化層FL、トンネルバリアTBおよび自由磁化層VLによって、磁気トンネル接合が形成される。
図23を参照して、データ書込時においては、リードワード線RWLが非活性化され、アクセストランジスタATRはターンオフされる。この状態で、自由磁化層VLを書込データに応じた方向に磁化するためのデータ書込電流が、ライトワード線WWLおよびビット線BLにそれぞれ流される。自由磁化層VLの磁化方向は、ライトワード線WWLおよびビット線BLをそれぞれ流れるデータ書込電流によって決定される。
ロイ・ショイアーライン(Roy Scheuerline)他6名、"各セルにFETスイッチおよび磁気トンネル接合を用いた、10ns読出・書込の不揮発メモリアレイ(A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell)",(米国),2000年米国電気電子学会国際固体回路会議・技術論文集TA7.2(2000 IEEE ISSCC Digest of Technical Papers, TA7.2),p.128−129。 ダーラム(M.Durlam)他5名、"磁気トンネル接合素子に基づいた不揮発ランダムアクセスメモリ(Nonvolatile RAM based on Magnetic Tunnel Junction Elements)",(米国),2000年米国電気電子学会国際固体回路会議・技術論文集TA7.3(2000 IEEE ISSCC Digest of Technical Papers, TA7.3),p.130−131。 ナジ(Peter K. Naji)他4名、"256kb、3.0ボルトおよび1トランジスタ1磁気トンネル接合型の不揮発性磁気抵抗性ランダムアクセスメモリ(A 256kb 3.0V 1T1MTJ Nonvolatile Magnetoresistive RAM)"(米国),2001年米国電気電子学会国際固体回路会議・技術論文集TA7.6(2001 IEEE ISSCC Digest of Technical Papers, TA7.6),p.122−123。
図1は、本発明の実施の形態に従うMRAMデバイス1の全体構成を示す概略ブロック図である。
図3を参照して、実施の形態1に従う構成において、MTJメモリセルは、半導体基板上に配置される。半導体主基板SUB上のp型領域PARにアクセストランジスタATRが形成される。アクセストランジスタATRは、n型領域であるソース/ドレイン領域110,120とゲート130とを有する。ソース/ドレイン領域110は、第1の金属配線層M1に形成された金属配線を介して接地電圧GNDと結合される。ライトワード線WWLには、第2の金属配線層M2に形成された金属配線が用いられる。また、ビット線BLは、トンネル磁気抵抗素子TMRよりも上層側の第3の金属配線層M3に設けられる。
図4を参照して、データ書込回路51は、データ書込電流供給部52と、スイッチ回路53とを有する。
再び図2を参照して、各列ブロックCBごとに、コラム選択線CSLおよびライトコラム選択線WCSLが設けられる。各コラム選択線CSLは、データ読出時およびデータ書込時の両方において、対応する列ブロックCB内のメモリセル列が選択された場合にHレベルに活性化される。一方、各ライトコラム選択線WCSLは、データ書込時において、対応する列ブロックCB内のメモリセル列が選択された場合にHレベルに活性化される。
図5は、実施の形態1の変形例に従うメモリアレイの構成を説明する回路図である。
図6は、実施の形態2に従うメモリアレイの構成を示す回路図である。
図7は、実施の形態3に従うビット線の配置を示す概念図である。
実施の形態3の変形例においては、実施の形態2および3に従う構成を組合せたビット線配置が示される。
図8を参照して、実施の形態3の変形例に従う構成においては、実施の形態3に従う構成と比較して、データバス対DBPに代えて、データバスDBlおよびDBrと逆相データバス/WDBとが配置される点と、ライトコラム選択ゲートWCSGjに代えて、ライトコラム選択ゲートWCSGl−jおよびWCSGr−jが配置される点とが異なる。
図9は、実施の形態4に従うメモリアレイの構成を示す回路図である。
図10は、実施の形態4の変形例1に従うメモリアレイ10の構成を示す回路図である。
図11は、実施の形態4の変形例2に従うメモリアレイ10の構成を示す回路図である。
図12は、実施の形態5に従うライトワード線へのデータ書込電流の供給を説明する回路図である。
図13を参照して、電流供給回路31aは、電源電圧Vccおよび電流供給配線SPLaの間に電気的に結合されたPチャネルMOSトランジスタ33aと、電源電圧VccおよびノードNp1の間に電気的に結合されたPチャネルMOSトランジスタ33bと、ノードNp1および接地電圧GNDの間に電気的に結合されるNチャネルMOSトランジスタ34とを有する。
制御信号RRdは、データ読出時に、対応するメモリセル行が選択された場合にHレベルへ活性化される。各リードワード線RWLの電圧は、対応する制御信号RRdに応じて制御される。たとえば、リードワード線RWL1は、制御信号RRd1の活性化に応答して、Hレベルへ活性化される。
図14は、実施の形態5の変形例1に従うメモリアレイの構成を示す回路図である。
実施の形態5の変形例2においては、ワード線ドライバを構成する駆動スイッチの効率的な配置について説明する。
実施の形態6においては、図11に示したビット線ドライバの効率的な配置について説明する。
図16を参照して、実施の形態6に従う構成においては、ビット線BLは、X本(X:2以上の整数)ずつの複数のグループに分割され、各グループにおいて、X本のビット線の他端側は、短絡ノードNsを介して電気的に結合される。図16には、一例として、X=2の場合の構成が示される。
図17および図18は、実施の形態6の変形例に従うメモリアレイの周辺構成を示す回路図である。
実施の形態7においては、ビット線ドライバの配置個数を削減した上で、ビット線BL上の選択メモリセルに対応する部分にのみデータ書込電流を供給可能な構成について説明する。
図19を参照して、実施の形態7に従う構成においては、ビット線BLは、2本ずつの複数のグループに分割され、各グループにおいて、対応する2本のビット線の中間点(すなわち中間ノードNm)同士は電気的に結合される。図19では、隣接する2本ずつのビット線によって、各グループが構成されている。
図20は、実施の形態7の変形例に従うメモリアレイの周辺構成を示す回路図である。
Claims (12)
- 行列状に配置され、各々が第1および第2のデータ書込磁界の印加に応答して書込まれたデータを記憶する複数のメモリセルと、
複数のメモリセル行にそれぞれ対応して設けられ、選択行において、前記第1のデータ書込磁界を生じさせる第1のデータ書込電流を所定方向に流すための複数のライトワード線と、
複数のメモリセル列にそれぞれ対応して設けられる複数の第1のビット線と、
選択列において、対応する第1のビット線のうちの選択メモリセルに対応する部分において、前記第2のデータ書込磁界を生じさせる第2のデータ書込電流を書込データに応じた方向に流すためのデータ書込回路とを備え、
前記データ書込回路は、前記複数のメモリセル列の各々において、対応する第1のビット線上の、一端側に相当する第1のノード、他端側に相当する第2のノードおよび少なくとも1つの中間ノードにそれぞれ対応して設けられる複数のビット線駆動部を含み、
前記選択列において、前記複数のビット線駆動部のうち、前記対応する第1のビット線の選択メモリセルに対応する部分の両端に位置する2つのビット線駆動部を活性化するとともに、他のビット線駆動部を非活性化して、前記対応する第1のビット線のうちの前記選択メモリセルに対応する部分に前記第2のデータ書込電流を流す、薄膜磁性体記憶装置。 - 各前記第1のビット線の前記一端側および前記他端側にそれぞれ対応して配置される第1および第2のデータ線と、
データ書込時において、前記第1および第2のデータ線と相補のデータを伝達するための逆相データ線とをさらに備え、
前記データ書込回路は、前記データ書込時に前記書込データに応じて、前記第1および第2のデータ線の一方を、第1および第2の電圧の一方に設定するとともに、前記逆相データ線を前記第1および第2の電圧の他方に設定し、
前記複数のビット線駆動部の各々は、
前記対応する第1のビット線上の前記第1および第2のノードと、前記第1および第2のデータ線との間にそれぞれ設けられる第1および第2の駆動スイッチと、
前記対応する第1のビット線上の1つの前記中間ノードと前記逆相データ線との間に設けられる第3の駆動スイッチとを有し、
前記データ書込時に、前記選択列において、前記第1および第2の駆動スイッチの一方と、前記第3の駆動スイッチとがオンされる、請求項1に記載の薄膜磁性体記憶装置。 - 複数のメモリセル列にそれぞれ対応して設けられ、各々が対応する前記第1のビット線と相補ビット線対を形成する複数の第2のビット線と、
各前記第1のビット線の両端にそれぞれ対応して配置される第1および第2のデータ線対とを備え、
前記第1および第2のデータ線対の各々は、データ書込時において、互いに相補のデータを伝達するための2本のデータ線を含み、
前記データ書込回路は、前記データ書込時に前記書込データに応じて、前記第1および第2のデータ線対の一方を構成する前記2本のデータ線を、第1および第2の電圧の一方および他方にそれぞれ設定し、
前記複数のビット線駆動部の各々は、
前記対応する第1および第2のビット線上の前記第1のノードと前記第1のデータ線対との間に設けられる第1の駆動スイッチと、
前記対応する第1および第2のビット線上の前記第2のノードと前記第2のデータ線対との間に設けられる第2の駆動スイッチと、
前記対応する第1のビット線上の1つの前記中間ノードおよび前記対応する第2のビット線上の1つの中間ノードの間に設けられる第3の駆動スイッチとを有し、
前記データ書込時に、前記選択列において、前記第1および第2の駆動スイッチの一方
と、前記第3の駆動スイッチとがオンされる、請求項1に記載の薄膜磁性体記憶装置。 - 前記データ書込時に、前記選択列において、前記第1および第2の駆動スイッチは、前記選択メモリセルと前記中間ノードとの位置関係に応じて選択的にオンされる、請求項2または請求項3に記載の薄膜磁性体記憶装置。
- 各前記メモリセルは、
前記書込まれたデータに応じて電気抵抗が変化する磁気抵抗素子と、
所定電圧および対応する前記第1のビット線の間に、前記磁気抵抗素子と直列に接続されるアクセス素子とを含み、
データ読出時に、前記アクセス素子は、少なくとも選択メモリセルにおいてターンオンし、
前記薄膜磁性体記憶装置は、
前記複数の第1のビット線と交差する方向に沿って、前記少なくとも1つの中間ノードのうちの1つの中間ノードに対応して配置される読出データ線と、
前記複数の第1のビット線にそれぞれ対応して設けられ、各々が、データ読出時に、対応する前記第1のビット線上の前記1つの中間ノードと前記読出データ線との間を、選択的に接続するための読出選択ゲートとをさらに備える、請求項1に記載の薄膜磁性体記憶装置。 - 前記1つの中間ノードは、前記複数の第1のビット線の各々のほぼ中央部に位置する、請求項5に記載の薄膜磁性体記憶装置。
- 前記複数のビット線駆動部の各々は、
前記第1のビット線上の対応するノードと第1の電圧の間に設けられ、前記データ書込回路によってオンおよびオフが制御される第1のドライバトランジスタと、
前記第1のビット線上の前記対応するノードと第2の電圧の間に設けられ、前記データ書込回路によってオンおよびオフが制御される第2のドライバトランジスタとを含む、請求項1に記載の薄膜磁性体記憶装置。 - 行列状に配置され、各々が第1および第2のデータ書込磁界の印加に応答して書込まれたデータを記憶する複数のメモリセルと、
複数のメモリセル行にそれぞれ対応して設けられ、選択行において、前記第1のデータ書込磁界を生じさせる第1のデータ書込電流を所定方向に流すための複数のライトワード線と、
複数のメモリセル列にそれぞれ対応して設けられ、選択列において、前記第2のデータ書込磁界を生じさせる第2のデータ書込電流を書込データに応じた方向に流すための複数のビット線と、
前記選択行において、対応する前記ライトワード線の少なくとも一部分において、前記第1のデータ書込電流を流すためのライトワード線駆動回路とを備え、
前記ライトワード線駆動回路は、前記選択行において、前記対応するライトワード線上の、一端側に相当する第1ノード、他端側に相当する第2ノードおよび少なくとも1つの中間ノードのうちの、選択メモリセルに対応する部分の両端に位置する2つのノードを、第1および第2の電圧の一方ずつに設定し、
前記ライトワード線駆動回路は、
前記メモリセル行ごとに設けられ、対応する前記ライトワード線上の、前記第1ノード、前記少なくとも1つの中間ノードおよび前記第2ノードにそれぞれ対応して、前記一端側から前記他端側へ向かう方向に順に配置される第1番目から第M番目(M:3以上の整数)までのM個の駆動スイッチを含み、
各前記メモリセル行において、奇数番目の駆動スイッチの各々は、前記第1および第2
の電圧の一方と対応するノードとの間に設けられ、偶数番目の駆動スイッチの各々は、前記第1および第2の電圧の他方と対応するノードとの間に設けられ、
前記M個の駆動スイッチのうちの前記選択メモリセルに対応する前記部分の両端に位置する2つの駆動スイッチはターンオンする、薄膜磁性体記憶装置。 - 奇数行において、前記奇数番目の駆動スイッチの各々は、前記第1および第2の電圧の一方と前記対応するノードとの間に設けられ、
偶数行において、前記奇数番目の駆動スイッチの各々は、前記第1および第2の電圧の他方と前記対応するノードとの間に設けられる、請求項8に記載の薄膜磁性体記憶装置。 - 行列状に配置され、各々が第1および第2のデータ書込磁界の印加に応答して書込まれたデータを記憶する複数のメモリセルと、
複数のメモリセル行にそれぞれ対応して設けられ、選択行において、前記第1のデータ書込磁界を生じさせる第1のデータ書込電流を流すための複数のライトワード線と、
複数のメモリセル列にそれぞれ対応して設けられ、選択列において、前記第2のデータ書込磁界を生じさせる第2のデータ書込電流を書込データに応じた方向に流すための複数のビット線と、
前記選択行において、対応する前記ライトワード線の少なくとも一部分において、前記第1のデータ書込電流を流すためのライトワード線駆動回路とを備え、
各前記ライトワード線は、中間ノードにおいて第1の電圧と接続され、
前記ライトワード線駆動回路は、前記複数のメモリセル行の各々において、対応する前記ライトワード線上の、一端側に相当する第1ノードおよび前記一端と対応のメモリセル行を挟んで対向する他端側に相当する第2ノードにそれぞれ対応して設けられる第1および第2の駆動スイッチを含み、
前記選択行において、前記第1および第2の駆動スイッチのうちの、選択メモリセルと前記中間ノードとの位置関係に応じて選択された一方は、対応するノードを第2の電圧と接続し、
前記ライトワード線に流れる前記第1のデータ書込電流の向きは、前記選択メモリセルおよび前記中間ノードの位置関係に応じて、前記第1の駆動スイッチの選択時と前記第2の選択スイッチの選択時とでは相対する向きとなる、薄膜磁性体記憶装置。 - 各々が、印加されたデータ書込磁界に応じた方向に磁化されてデータを記憶する複数のメモリセルと、
前記複数のメモリセルの所定区分にそれぞれ対応して設けられる複数のビット線と、
前記複数のビット線のうちの少なくとも1本に対して、前記データ書込磁界を生じさせるデータ書込電流を書込データに応じた方向に供給するデータ書込回路とを備え、
前記複数のビット線は、複数のグループに分割され、
前記複数のグループの各々は、中間点同士が電気的に結合された2本の前記ビット線を有し、
前記データ書込回路は、
前記複数のビット線にそれぞれ対応して設けられた、各々が、対応するビット線の一端側の電圧を駆動するための複数の第1のドライバ回路と、
前記複数のビット線にそれぞれ対応して設けられた、各々が、対応するビット線の他端側の電圧を駆動するための複数の第2のドライバ回路とを含み、
前記複数のグループのうちの選択メモリセルを含む少なくとも1つにおいて、対応する2個の前記第1のドライバ回路および対応する2個の前記第2のドライバ回路の一方は、対応する2本のビット線の前記一端側および前記他端側の一方を、前記書込データに応じて、第1および第2の電圧の一方ずつへそれぞれ駆動する、薄膜磁性体記憶装置。 - 各前記メモリセルは、
磁化方向に応じて電気抵抗が変化する磁気抵抗素子と、
所定電圧および対応するビット線の間に前記磁気抵抗素子と直列に接続されるアクセス素子とを含み、
データ読出時に、前記アクセス素子は、少なくとも前記選択メモリセルにおいてターンオンし、
前記薄膜磁性体記憶装置は、
前記複数のビット線と交差する方向に沿って、前記複数のビット線の各々の前記中間点に対応して配置される読出データ線と、
前記複数のグループにそれぞれ対応して設けられ、各々が、前記データ読出時に、対応する前記中間点と前記読出データ線との間を、選択的に接続するための読出選択ゲートとをさらに備える、請求項11に記載の薄膜磁性体記憶装置。
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