JP4780878B2 - 薄膜磁性体記憶装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、薄膜磁性体記憶装置に関し、より特定的には、磁気トンネル接合（ＭＴＪ：Magnetic Tunneling Junction）を有するメモリセルを備えたランダムアクセスメモリに関する。
【０００２】
【従来の技術】
低消費電力で不揮発的なデータの記憶が可能な記憶装置として、ＭＲＡＭ（Magnetic Random Memory）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置である。
【０００３】
特に、近年では磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたＭＲＡＭデバイスについては、“A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Feb. 2000.および“Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Feb. 2000.等の技術文献に開示されている。
【０００４】
図４８は、磁気トンネル接合を有するメモリセル（以下単に「ＭＴＪメモリセル」とも称する）の構成およびデータ読出動作を示す概念図である。
【０００５】
図４８を参照して、ＭＴＪメモリセルは、記憶データのデータレベルに応じて電気抵抗値が変化するトンネル磁気抵抗素子ＴＭＲと、データ読出時にトンネル磁気抵抗素子ＴＭＲを通過するセンス電流の経路を形成するためのアクセストランジスタＡＴＲとを備える。アクセストランジスタＡＴＲは、たとえば電界効果型トランジスタで形成され、トンネル磁気抵抗素子ＴＭＲと接地電圧ＶＳＳとの間に結合される。
【０００６】
トンネル磁気抵抗素子ＴＭＲは、一定方向の固定磁界を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部から印加される磁界によって変化する方向に磁化される強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬとの間には、絶縁体膜で形成されるトンネルバリアＴＢが配置される。自由磁化層ＶＬは、記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または、固定磁化層ＦＬと異なる方向に磁化される。
【０００７】
ＭＴＪメモリセルに対しては、データ書込を指示するためのライトワード線ＷＷＬと、データ読出を指示するためのリードワード線ＲＷＬと、データ読出時およびデータ書込時において、記憶データのレベルに対応した電気信号を伝達するためのデータ線であるビット線ＢＬとが配置される。
【０００８】
データ読出時においては、アクセストランジスタＡＴＲがリードワード線ＲＷＬの活性化に応じてターンオンされる。これにより、ビット線ＢＬ〜トンネル磁気抵抗素子ＴＭＲ〜アクセストランジスタＡＴＲ〜接地電圧ＶＳＳの電流経路に、センス電流Ｉｓを流すことができる。
【０００９】
トンネル磁気抵抗素子ＴＭＲの電気抵抗値は、固定磁化層ＦＬおよび自由磁化層ＶＬの磁化方向の相対関係に応じて変化する。具体的には、固定磁化層ＦＬの磁化方向と自由磁化層ＶＬに書込まれた磁化方向とが揃っている場合には、両者の磁化方向が異なる場合に比べてトンネル磁気抵抗素子ＴＭＲの電気抵抗値は小さくなる。以下、本明細書においては、記憶データの“１”および“０”にそれぞれ対応するトンネル磁気抵抗素子の電気抵抗値をＲ１およびＲ０でそれぞれ示すこととする。ただし、Ｒ１＞Ｒ０であるものとする。
【００１０】
このように、トンネル磁気抵抗素子ＴＭＲは、磁化方向に応じてその電気抵抗値が変化する。したがって、トンネル磁気抵抗素子ＴＭＲ中の自由磁気層ＶＬの２通りの磁化方向と記憶データのレベル（“１”および "０”）とをそれぞれ対応付けることによって、データ記憶を実行することができる。すなわち、自由磁化層ＶＬは、ＭＴＪメモリセルのストレージノードに相当する。
【００１１】
センス電流Ｉｓによってトンネル磁気抵抗素子ＴＭＲで生じる電圧変化は、自由磁化層ＶＬの磁化方向、すなわち記憶データレベルに応じて異なる。これにより、ビット線ＢＬを一定電圧にプリチャージした状態とした後に、トンネル磁気抵抗素子ＴＭＲにセンス電流Ｉｓを流せば、ビット線ＢＬの電圧レベル変化の監視によって、ＭＴＪメモリセルの記憶データを読出すことができる。
【００１２】
図４９は、ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【００１３】
図４９を参照して、データ書込時においては、リードワード線ＲＷＬは非活性化され、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを書込データに応じた方向に磁化するためのデータ書込電流がライトワード線ＷＷＬおよびビット線ＢＬにそれぞれ流される。自由磁化層ＶＬの磁化方向は、ライトワード線ＷＷＬおよびビット線ＢＬをそれぞれ流れるデータ書込電流の向きの組合せによって決定される。
【００１４】
図５０は、データ書込時におけるデータ書込電流の方向と磁化方向との関係を説明する概念図である。
【００１５】
図５０を参照して、横軸Ｈｘは、ビット線ＢＬを流れるデータ書込電流によって生じるデータ書込磁界Ｈ（ＢＬ）の方向を示すものとする。一方、縦軸Ｈｙは、ライトワード線ＷＷＬを流れるデータ書込電流によって生じるデータ書込磁界Ｈ（ＷＷＬ）の方向を示すものとする。
【００１６】
自由磁化層ＶＬの磁化方向は、データ書込磁界Ｈ（ＢＬ）とＨ（ＷＷＬ）との和が図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ、新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。
【００１７】
したがって、トンネル磁気抵抗素子ＴＭＲの記憶内容をデータ書込動作によって更新するためには、ライトワード線ＷＷＬとビット線ＢＬとの両方に所定レベル以上の電流を流す必要がある。トンネル磁気抵抗素子ＴＭＲに一旦記憶された磁化方向すなわち記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００１８】
データ読出動作時においても、ビット線ＢＬにはセンス電流Ｉｓが流れる。しかし、センス電流Ｉｓは一般的に、上述したデータ書込電流よりは１〜２桁程度小さくなるように設定されるので、センス電流Ｉｓの影響によりデータ読出時においてＭＴＪメモリセルの記憶データが誤って書換えられる可能性は小さい。
【００１９】
【発明が解決しようとする課題】
しかしながら、このようなトンネル磁気抵抗素子ＴＭＲを用いたＭＲＡＭデバイスにおいては、メモリセルサイズの縮小に伴って、以下に述べるような問題点が発生してしまう。
【００２０】
ＭＴＪメモリセルにおいては、記憶データを自由磁化層ＶＬの磁化方向によって蓄積されるが、自由磁化層の磁化方向を書換えるために印加することが必要な磁界強度（以下、「反転磁界強度」とも称する）は、磁性体層の厚さをＴとし、磁性体層の磁化方向の長さをＬとすると、Ｔ／Ｌに比例する。したがって、メモリセルサイズを縮小すると、平面方向サイズのスケーリングに従って、反転磁界強度は増大していく。
【００２１】
また、メモリセルサイズの縮小に伴い、ＭＴＪメモリセルの外部および内部において、固定磁化層と自由磁化層との間に生じる磁界干渉が大きくなる。これにより、データ書込に必要なデータ書込磁界のしきい値（図５０におけるアスロイド特性線に相当）が、書込データのパターンに依存して変化したり、データ書込磁界の方向に依存して非対称形になってしまったりする。
【００２２】
このような現象により、ＭＴＪメモリセルのスケーリングは困難となり、メモリセルサイズの縮小に伴って、消費電流が増大するなどの問題が生じてしまう。
【００２３】
このような問題点を解決するために、米国特許公報（ＵＳＰ）６，１６６，９４８には、ＭＴＪメモリセルの自由磁化層を、それぞれが異なる磁気モーメントを有する２層の強磁性体層によって形成する技術が開示されている。以下においては、このような、２層の磁性体層によって自由磁化層を形成する構造を「２層ストレージノード構造」とも称する。これに対して、図４８および図４９に示される、単層の磁性体層によって自由磁化層を形成する構造を「単層ストレージノード構造」とも称する。
【００２４】
図５１は、２層ストレージノード構造を有する従来のトンネル磁気抵抗素子の構成を示す断面図である。
【００２５】
図５１を参照して、従来のトンネル磁気抵抗素子は、反強磁性体層ＡＦＬと、固定磁化層ＦＬと、自由磁化層ＶＬ１，ＶＬ２と、固定磁化層ＦＬと自由磁化層ＶＬ１との間に形成されるトンネルバリアＴＢと、自由磁化層ＶＬ１，ＶＬ２の間に形成される中間層ＩＭＬとを含む。中間層ＩＭＬは、非磁性体で形成される。図５１に示すトンネル磁気抵抗素子を有するＭＴＪメモリセルにおいては、固定磁化層ＦＬおよび自由磁化層ＶＬ１の磁化方向の相対関係に応じて、記憶データが蓄積される。
【００２６】
自由磁化層ＶＬ１とＶＬ２とは、中間層ＩＭＬを挟んで配置される。自由磁化層ＶＬ１の磁気モーメントは、自由磁化層ＶＬ２よりも大きい。したがって、磁化方向を変化させるための磁化しきい値は、自由磁化層ＶＬ１の方が自由磁化層ＶＬ２よりも大きい。
【００２７】
また、磁気モーメントに強弱を付けているので、自由磁化層ＶＬ１の磁化方向が変化した場合には、自由磁化層ＶＬ１との間で磁化ループを形成するように、自由磁化層ＶＬ２の磁化方向も追随して変化する。
【００２８】
図５２は、図５１に示すトンネル磁気抵抗素子における磁化を説明するためのヒステリシス図である。図５２においては、データ書込磁界Ｈによる自由磁化層ＶＬ１，ＶＬ２の磁化容易軸方向における磁化の挙動が示される。
【００２９】
図５２を参照して、まず、データ書込磁界が負方向に増大される場合の磁化方向の変化について説明する。
【００３０】
まず、Ｈ＞Ｈ₀₁の領域（状態１Ａ）においては、自由磁化層ＶＬ１およびＶＬ２とも、正方向（右方向）に磁化されている。次に、Ｈ＜Ｈ₀₁に変化すると（状態２Ａ）、磁気モーメントの小さい自由磁化層ＶＬ２における磁化方向のみが反転される。
【００３１】
さらに、磁界を負方向に変化させて、しきい値−Ｈ₀₂を超える領域（状態３Ａ）に入ると、磁気モーメントの大きい自由磁化層ＶＬ１における磁化方向が正方向（右側）から負方向（左側）へ変化する。これに追随して、自由磁化層ＶＬ２における磁化方向も、状態２Ａから反転する。
【００３２】
さらに、データ書込磁界Ｈが負方向に増大して、Ｈ＜−Ｈ₀₃の領域（状態４Ａ）に入ると、自由磁化層ＶＬ１およびＶＬ２の両方において、磁化方向が負方向（左側）に変化する。
【００３３】
次に、データ書込磁界Ｈが正方向に増大される場合における磁化方向の変化について説明する。
【００３４】
Ｈ＜−Ｈ₀₁の領域（状態４Ｂ）においては、自由磁化層ＶＬ１およびＶＬ２とも、負方向（左方向）に磁化されている。次に、Ｈ＞−Ｈ₀₁に変化すると（状態３Ｂ）、磁気モーメントの小さい自由磁化層ＶＬ２における磁化方向のみが反転される。
【００３５】
さらに、磁界を正方向に変化させて、しきい値Ｈ₀₂を超える領域（状態２Ｂ）に入ると、磁気モーメントの大きい自由磁化層ＶＬ１における磁化方向が負方向（左側）から正方向（右側）へ変化する。これに追随して、自由磁化層ＶＬ２における磁化方向も、状態３Ｂから反転する。
【００３６】
さらに、データ書込磁界Ｈが正方向に増大して、Ｈ＞Ｈ₀₃の領域（状態１Ｂ）に入ると、自由磁化層ＶＬ１およびＶＬ２の両方において、磁化方向が正方向（右側）に変化する。
【００３７】
このように、自由磁化層を、それぞれが異なる磁化しきい値（磁気モーメント）を有する強磁性体層で形成し、この間に非磁化層である中間層を挟んで構成し、自由磁化層の磁場が上／下層で互いに反転するような状態をデータ記憶状態として用いることによって、自由磁化層の反転磁界強度を軽減することができる。また、データ記憶状態において、２層の自由磁化層はループ状に磁化されるので、ＭＴＪメモリセル外に磁束が拡がらないようにして、磁界干渉による悪影響を抑制することもできる。
【００３８】
しかしながら、図５１に示した２層ストレージノード構造のＭＴＪメモリセルにおいては、自由磁化層ＶＬ１およびＶＬ２のそれぞれが異なる磁化しきい値（磁気モーメント）を持つ必要があるので、材質や厚さ等が異なる２つの磁性体層を堆積させる必要があり、製造装置および製造工程が複雑化してしまう。
【００３９】
特に、図５２に示したように、自由磁化層ＶＬ１およびＶＬ２の間における磁気モーメントの差がデータ記憶状態に及ぼす影響が大きいので、磁気モーメントの製造時のばらつきによって、ＭＴＪメモリセルのデータ記憶特性が大きく変化してしまうおそれがある。
【００４０】
また、図４８、４９および５２に示したように、ＭＴＪメモリセルにおいては、記憶データに応じた方向に磁化される自由磁化層ＶＬ，ＶＬ１，ＶＬ２と、固定された磁化方向を有する固定磁化層ＦＬおよび反強磁性体層ＡＦＬとが近接して配置されるため、自由磁化層における磁化特性が、記憶データのレベルに応じて不均一となってしまう問題がある。
【００４１】
図５３は、単層ストレージノード構造のＭＴＪメモリセルにおける磁化特性の不均一性を説明する概念図である。
【００４２】
図５３を参照して、固定磁化層ＦＬおよび反強磁性体層ＡＦＬは、同一の固定された磁化方向を有する。反強磁性体層ＡＦＬは、固定磁化層ＦＬの磁化方向をより強力に固定するために配置されている。
【００４３】
ストレージノードとして機能する自由磁化層ＶＬは、記憶データのレベルに応じて、正方向（＋方向）および負方向（−方向）のいずれかに磁化される。図５３においては、固定磁化層ＦＬと同一方向の磁化方向を正方向とし、固定磁化層ＦＬと反対方向の磁化方向を負方向と定義する。
【００４４】
このように複数の磁性体層が近接して設けられていることから、反強磁性体層ＡＦＬおよび固定磁化層ＦＬからの磁界が静磁性結合して、自由磁化層ＶＬにおいて、磁化容易軸方向に一様な磁界ΔＨｐが印加される。一様磁界ΔＨｐは、固定磁化層ＦＬの磁化方向と反対方向、すなわち負方向に作用する。このような一様磁界ΔＨｐの存在によって、自由磁化層ＶＬにおける磁化特性が、磁界方向に依存して非対称となってしまう。
【００４５】
図５４は、図５３に示した自由磁化層ＶＬにおける磁化特性を説明するためのヒステリシス図である。図５４においては、磁化容易軸方向のデータ書込磁界Ｈｅｘによる自由磁化層ＶＬの磁化挙動が示される。
【００４６】
図５４を参照して、負方向に磁化された自由磁化層ＶＬを正方向に磁化するためには、＋Ｈｓｐを超えて正方向の磁界Ｈｅｘを印加する必要がある。反対に、正方向に磁化された自由磁化層ＶＬを負方向に磁化するためには、−Ｈｓｎを超えて負正方向の磁界Ｈｅｘを印加する必要がある。
【００４７】
ここで、固定磁化層ＦＬとの間の静磁性結合による一様磁界ΔＨｐの影響で、正方向への磁化しきい値Ｈｓｐは、負方向の磁化しきい値ＨｓｎよりもΔＨｐだけ大きくなる。このように、印加磁界の方向に応じて、自由磁化層ＶＬにおける磁化特性が非対称となるため、ＭＴＪメモリセルへの書込データのレベルに依存して、自由磁化層ＶＬに印加が必要な磁界強度が異なってしまう。このようなトンネル磁気抵抗素子をメモリセルとして用いるためには、いずれのデータレベルを書込む場合においても、大きい方の磁化しきい値を超える磁界を印加する必要がある。すなわち、磁化しきい値Ｈｓｐを超える磁界を発生させるためのデータ書込電流を、自由磁化層ＶＬを負方向に磁化する場合においても印加する必要がある。したがって、このような場合において、データ書込電流が不必要に大きくなっていることになる。これにより消費電力の増大や、配線の電流密度の増加による配線信頼性の低下といった問題点が生じるおそれがある。
【００４８】
このような現象は、２層ストレージノード構造のトンネル磁気抵抗素子においても同様に生じる。
【００４９】
図５５は、２層ストレージノード構造のＭＴＪメモリセルにおける磁化特性の不均一性を説明する概念図である。
【００５０】
図５５を参照して、２層ストレージノード構造のトンネル磁気抵抗素子においても、単層ストレージノード構造と同様に、自由磁化層ＶＬ１において、反強磁性体層ＡＦＬおよび固定磁化層ＦＬとの間の静磁性結合によって、磁化容易軸方向に一様磁界ΔＨｐが印加される。これにより、自由磁化層ＶＬ１およびＶＬ２における磁化容易軸方向の磁化の挙動が非対称となってしまう。
【００５１】
図５６は、図５５に示した自由磁化層ＶＬにおける磁化特性を説明するためのヒステリシス図である。
【００５２】
図５６を参照して、固定磁化層ＦＬとの間の静磁性結合によって生じる一様磁界ΔＨｐの影響によって、磁化容易軸方向のデータ書込磁界Ｈｅｘによる自由磁化層ＶＬ１，ＶＬ２の磁化挙動挙動は、図５２に示した理論的な特性と比較して、ΔＨｐだけシフトした特性となってしまう。すなわち、図５２に示した正方向の印加磁界に対するしきい値＋Ｈ₀₁，＋Ｈ₀₂，＋Ｈ₀₃に対して、負方向の磁界に対するしきい値−Ｈ₀₁′，−Ｈ₀₂′，−Ｈ₀₃′は、それぞれΔＨｐだけずれており正方向の磁界と負方向の磁界とのそれぞれに対して磁化特性が非対称となってしまう。すなわち、Ｈ₀₁−｜−Ｈ₀₁′｜＝Ｈ₀₂−｜−Ｈ₀₂′｜＝Ｈ₀₃−｜−Ｈ₀₃′｜＝ΔＨｐである。
【００５３】
このように、単層ストレージノード構造および２層ストレージノード構造のいずれのトンネル磁気抵抗素子においても、磁界特性の非対称性に起因して、データ書込電流のレベルを不必要に大きくする必要が生じていた。
【００５４】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、製造工程の複雑化を招くことなく、磁化特性が単純で、かつ動作マージンを十分確保可能なＭＴＪメモリセルを有する薄膜磁性体記憶装置を提供することである。
【００５５】
この発明の他の目的は、書込まれる記憶データのレベルに依存せず磁化特性が対称なＭＴＪメモリセルを有する薄膜磁性体記憶装置を提供することである。
【００５６】
【課題を解決するための手段】
この発明に従う薄膜磁性体記憶装置は、複数のメモリセルを備える。複数のメモリセル各々は、データ記憶を実行し、記憶データに応じて電気抵抗値が変化する磁気記憶部と、導通時において、磁気記憶部にデータ読出電流を通過させるための読出アクセス素子とを含む。磁気記憶部は、固定された磁化方向を有する第１の磁性体層と、印加されるデータ書込磁界に応じて、互いに逆方向に磁化される第２および第３の磁性体層と、第２および第３の磁性体層の間に形成される非磁性かつ導電性の中間層と、第２および第３の磁性体層の一方と、第１の磁性体層との間に形成される絶縁層とを有する。データ書込時において、データ書込磁界の少なくとも一部は、中間層を流れる第１のデータ書込電流によって発生される。
【００５７】
好ましくは、中間層は、複数メモリセルの一部によって共有される。
さらに好ましくは、複数のメモリセルは行列状に配置され、中間層は、メモリセル行およびメモリセル列のいずれかに対応して、帯状の平面形状を有するように形成される。
【００５８】
あるいは、好ましくは、複数のメモリセルは、行列状に配置される。薄膜磁性体記憶装置は、中間層を用いて形成され、メモリセル行およびメモリセル列の一方にそれぞれ対応して設けられる、各々が、第１のデータ書込電流を流すための複数の第１のデータ書込線と、メモリセル行およびメモリセル列の他方にそれぞれ対応して設けられ、データ書込時において、データ書込磁界を発生するための第２のデータ書込電流が流される複数の第２のデータ書込線とをさらに備える。対応する第１および第２のデータ書込線の両方に対して、第１および第２のデータ書込電流がそれぞれ流されるメモリセルにおいて、第２および第３の磁性体層の磁化方向は書換可能である。
【００５９】
特に、磁気記憶部は、読出アクセス素子の上層に形成され、データ書込配線は、磁気記憶部よりも上層に形成される。
【００６０】
あるいは、好ましくは、アクセス素子は、データ読出時において、磁気記憶部を固定電圧と電気的に結合し、データ読出電流は、中間層を介して磁気記憶部に流される。
【００６１】
あるいは、好ましくは、薄膜磁性体記憶装置は、データ読出時において、データ読出電流を流すための読出データ線をさらに備える。データ読出時において、読出アクセス素子は、磁気記憶部を読出データ線と電気的に結合し、中間層は、データ読出時において、固定電圧に設定される。
【００６２】
また、好ましくは、複数のメモリセルは、行列状に配置され、中間層は、メモリセル列にそれぞれ対応する複数のデータ線として、メモリセル列方向に延在して形成される。薄膜磁性体記憶装置は、データ書込時において、対をなす２本のデータ線の一端のそれぞれを、書込データのレベルに応じて第１および第２の電圧の一方ずつに設定するためのデータ書込回路と、対をなす２本のデータ線ごとに設けられ、データ書込時において、対応する２本のデータ線の他端同士を電気的に結合するための電流スイッチとをさらに備える。
【００６３】
この発明の他の構成に従う薄膜磁性体記憶装置は、各々がデータ記憶を実行する複数のメモリセルと、データ書込配線とを備える。各メモリセルは、記憶データに応じて電気抵抗値が変化する磁気記憶部と、導通時において、磁気記憶部にデータ読出電流を通過させるためのアクセス素子とを含む。磁気記憶部は、固定された磁化方向を有する第１の磁性体層と、印加されるデータ書込磁界に応じて互いに逆方向に磁化される、それぞれが異なる磁気モーメントを有する第２および第３の磁性体層と、第２および第３の磁性体層の間に形成される非磁性体の中間層と、第２および第３の磁性体層の一方と、第１の磁性体層との間に形成される絶縁層とを有する。データ書込配線は、データ書込時において、データ書込磁界を発生するためのデータ書込電流を流す。
【００６４】
好ましくは、中間層は、複数のメモリセルの少なくとも一部によって共有されるように、平面状に形成される。
【００６５】
この発明のさらに他の構成に従う薄膜磁性体記憶装置は、複数のメモリセルと、グローバルデータ線と、ローカルデータ線とを備える。各メモリセルは、データ記憶を実行し、印加される磁界に応答して書換えられる磁化方向に応じて、電気抵抗値が変化する磁気記憶部と、導通時において、磁気記憶部にデータ読出電流を通過させるためのアクセス素子とを含む。グローバルデータ線およびローカルデータ線は、データ書込時において、磁気記憶部を書込データに応じた方向に磁化するためのデータ書込電流を流すために、階層的に設けられる。
【００６６】
好ましくは、データ書込時において、グローバルデータ線およびローカルデータ線を流れるデータ書込電流によってそれぞれ生じる磁界が、磁気記憶部において互いに強め合う。
【００６７】
また、好ましくは、複数のメモリセルは行列状に配置され、グローバルデータ線は、メモリセル行およびメモリセル列の一方に対応して配置され、ローカルデータ線は、同一のグローバルデータ書込線に対応するメモリセル群の所定区分ごとに配置される。薄膜磁性体記憶装置は、データ書込時において、対をなす２本のグローバルデータ線の一端のそれぞれを、書込データのレベルに応じて第１および第２の電圧の一方ずつに設定するデータ書込回路と、対をなす２本のローカルデータ線ごとに設けられ、データ書込時において、対応する２本のローカルデータ線の一端同士を電気的に結合するための第１の電流スイッチ部と、対をなす２本のローカルデータ線ごとに設けられ、対応する２本のローカルデータ線の他端のそれぞれを、対応する２本のグローバル書込データ線とそれぞれ接続するための第２の電流スイッチ部とをさらに備える。
【００６８】
あるいは、好ましくは、薄膜磁性体記憶装置は、データ読出時において、対をなす２本のグローバルデータ線の各々にデータ読出電流を流すとともに、対をなす２本のグローバルデータ線の電圧比較に応じて読出データを生成するデータ読出回路と、グローバルデータ線ごとに設けられ、データ読出電流の通過に応答して参照電圧を発生するための参照電圧発生部とをさらに備える。データ読出対象に選択されたメモリセルは、対応するローカルデータ線を介して対応するグローバルデータ線と接続された状態で、データ読出電流を流される。データ読出時において、選択されたメモリセルに対応するグローバルデータ線と対をなすグローバルデータ線は、参照電圧発生部と接続される。
【００６９】
あるいは、好ましくは、複数のメモリセルは行列状に配置され、グローバルデータ線は、メモリセル行およびメモリセル列の一方に対応して配置され、ローカルデータ線は、同一のグローバルデータ書込線に対応するメモリセル群の所定区分ごとに配置される。薄膜磁性体記憶装置は、データ書込時において、対をなす２本のグローバルデータ線の一端のそれぞれを、書込データのレベルに応じて第１および第２の電圧の一方ずつに設定するデータ書込回路と、対をなす２本のローカルデータ線ごとに設けられ、対をなす２本のローカルデータ線の一方を、対応する２本のグローバルデータ線の間に接続するための電流スイッチ部とをさらに備える。
【００７０】
さらに好ましくは、薄膜磁性体記憶装置は、データ読出時において、対をなす２本のグローバルデータ線の各々にデータ読出電流を流すとともに、対をなす２本のグローバルデータ線の電圧比較に応じて読出データを生成するためのデータ読出回路と、グローバルデータ線ごとに設けられ、データ読出電流の通過に応答して参照電圧を発生するための参照電圧発生部とをさらに備える。電流スイッチ部は、対をなす２本のローカルデータ線のうちのデータ読出対象に選択されたメモリセルに対応する一方を、対応するグローバルデータ線と接続する。データ読出時において、対応するグローバルデータ線と対をなすグローバルデータ線は、参照電圧発生部と接続される。
【００７１】
また、好ましくは、複数のメモリセルは行列状に配置され、グローバルデータ線は、複数のメモリセル列ごとに配置され、ローカルデータ線は、各メモリセル列において所定区分ごとに配置される。
【００７２】
あるいは好ましくは、各メモリセルは、複数のメモリセルのうちのデータ書込対象に選択されたメモリセルに対応する中間層に対して、第１のデータ書込電流を選択的に流すための書込アクセス素子をさらに含む。
【００７３】
さらに好ましくは、複数のメモリセルは行列状に配置され、薄膜磁性体記憶装置は、各メモリセル列毎に設けられる第１および第２のデータ線をさらに備える。データ書込時において、選択されたメモリセルを含むメモリセル列に対応する第１および第２のデータ線は、書込データのレベルに応じて、第１および第２の電圧の一方ずつにそれぞれ設定され、各書込アクセス素子は、対応する第１および第２のデータ線の間に、中間層と直列に接続されて、選択されたメモリセルを含むメモリセル行においてオンする。
【００７４】
特に、読出アクセス素子は、データ読出時において、データ読出対象に選択されたメモリセルの磁気記憶部を、第１および第２のデータ線のうちのデータ読出電流が供給される一方と所定電圧との間に電気的に結合するためのトランジスタを有する。
【００７５】
あるいは、特に、記薄膜磁性体記憶装置は、各メモリセル行毎に設けられ、データ読出対象に選択されたメモリセルを含むメモリセル行において、所定電圧よりも高い電圧に設定されるリードワード線をさらに備える。中間層は、データ読出時において、第１および第２のデータ線の一方を介して所定電圧と結合される。読出アクセス素子は、対応するリードワード線から磁気記憶部に向かう方向を順方向として、対応するリードワード線および磁気記憶部の間に設けられるダイオード素子を有する。
【００７６】
この発明のさらに他の構成に従う薄膜磁性体記憶装置は、各々がデータ記憶を実行する複数のメモリセルを備える。各メモリセルは、記憶データに応じて電気抵抗値が変化する磁気記憶部を含む。磁気記憶部は、固定された磁化方向を有する第１の磁性体層と、記憶データのレベルに応じた方向に磁化される第２の磁性体層と、第１および第２の磁性体層の間に形成される絶縁層とを有する。薄膜磁性体記憶装置は、複数のメモリセルのうちのデータ書込対象に選択された少なくとも１つの選択メモリセルに対して、第２の磁性体層を磁化するための第１のデータ書込磁界を発生させる第１のデータ書込電流線をさらに備える。第１のデータ書込磁界は、記憶データのレベルにかかわらず、第２の磁性体層において第１の磁性体層から第２の磁性体層へ作用する結合磁界を打ち消す方向の成分を有する。
【００７７】
好ましくは、薄膜磁性体記憶装置は、選択メモリセルに対して、第２の磁性体層を磁化するための第２のデータ書込磁界を発生させる第２のデータ書込電流線をさらに備える。第１のデータ書込磁界は、第２の磁性体層の磁化困難軸方向に沿った方向の成分を主に含み、第２のデータ書込磁界は、第２の磁性体層の磁化容易軸方向に沿った方向の成分を主に含み、第１のデータ書込電流線は、磁化容易軸方向と所定角度を成すように配置される。
【００７８】
さらに好ましくは、各磁気記憶部は、長方形形状を有し、第１のデータ書込電流線は、各磁気記憶部の長辺方向と所定角度を成すように配置される。
【００７９】
あるいは、さらに好ましくは、第２のデータ書込電流線は、磁化容易軸方向と直交するように設けられる。第２のデータ書込磁界は、記憶データのレベルに応じた方向を有する。
【００８０】
また、さらに好ましくは、第１および第２のデータ書込電流線は、互いに直交する方向に設けられる。
【００８１】
特にこのような構成においては、少なくとも１つの選択メモリセルに記憶データを書込むために第１のデータ書込電流線に流される電流の和は、第２のデータ書込電流線に流される電流の和よりも小さい。
【００８２】
あるいは、さらに好ましくは、第１のデータ書込磁界は、記憶データのレベルにかかわらず同一方向に印加され、第２のデータ書込磁界は、記憶データのレベルに応じた方向に印加される。
【００８３】
また、好ましくは、磁気記憶部は、絶縁層とは反対側に形成されて、第２の磁性体層と逆方向に磁化される第３の磁性体層と、第２および第３の磁性体層の間に形成される非磁性体の中間層とをさらに有する。
【００８４】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳細に説明する。なお、図中における同一符号は、同一または相当部分を示すものとする。
【００８５】
［実施の形態１］
図１は、本発明の実施の形態１に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【００８６】
図１を参照して、ＭＲＡＭデバイス１は、外部からの制御信号ＣＭＤおよびアドレス信号ＡＤＤに応答してランダムアクセスを実行し、書込データＤＩＮの入力および読出データＤＯＵＴの出力を実行する。
【００８７】
ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１の全体動作を制御するコントロール回路５と、行列状に配置された複数のＭＴＪメモリセルを有するメモリアレイ１０とを備える。メモリアレイ１０の構成については後ほど詳細に説明するが、ＭＴＪメモリセルの行（以下、単に「メモリセル行」とも称する）にそれぞれ対応して複数のライトワード線ＷＷＬおよびリードワード線ＲＷＬが配置される。また、ＭＴＪメモリセルの列（以下、単に「メモリセル列」とも称する）に対応してビット線ＢＬおよびソース線ＳＬが配置される。
【００８８】
ＭＲＡＭデバイス１は、さらに、行デコーダ２０と、列デコーダ２５と、ワード線ドライバ３０と、ワード線電流制御回路４０と、読出／書込制御回路５０，６０とを備える。
【００８９】
行デコーダ２０は、アドレス信号ＡＤＤによって示されるロウアドレスＲＡに応じて、メモリアレイ１０における行選択を実行する。列デコーダ２５は、アドレス信号ＡＤＤによって示されるコラムアドレスＣＡに応じて、メモリアレイ１０における列選択を実行する。ワード線ドライバ３０は、行デコーダ２０の行選択結果に基づいて、リードワード線ＲＷＬもしくはライトワード線ＷＷＬを選択的に活性化する。ロウアドレスＲＡおよびコラムアドレスＣＡによって、データ読出もしくはデータ書込対象に指定されたメモリセル（以下、「選択メモリセル」とも称する）が示される。
【００９０】
ワード線電流制御回路４０は、データ書込時において、ライトワード線ＷＷＬにデータ書込電流を流すために設けられる。読出／書込制御回路５０，６０は、データ読出およびデータ書込時において、ビット線ＢＬにデータ書込電流およびセンス電流（データ読出電流）を流すために、メモリアレイ１０に隣接する領域に配置される回路群を総称したものである。
【００９１】
図２は、メモリアレイ１０の構成を示す概念図である。
図２を参照して、メモリアレイ１０は、ｎ行×ｍ列（ｎ，ｍ：自然数）に配列される、２層ストレージノード構造のＭＴＪメモリセルＭＣａを含む。メモリセルＭＣａは、アクセストランジスタＡＴＲおよびトンネル磁気抵抗素子１００ａを含む。
【００９２】
メモリセル行に対応して、リードワード線ＲＷＬ１〜ＲＷＬｎおよびライトワード線ＷＷＬ１〜ＷＷＬｎがそれぞれ設けられる。メモリセル列にそれぞれ対応して、ビット線ＢＬ１〜ＢＬｍおよびソース線ＳＬ１〜ＳＬｍがそれぞれ設けられる。ソース線ＳＬ１〜ＳＬｍの各々は、対応するメモリセル行においてアクセストランジスタＡＴＲのソース側と結合されるとともに、接地電圧ＶＳＳを供給する。
【００９３】
ワード線電流制御回路４０は、メモリアレイ１０を挟んでワード線ドライバ３０と反対側の領域において、各ライトワード線ＷＷＬを接地電圧ＶＳＳと結合する。これにより、ワード線ドライバ３０によって選択的に電源電圧ＶＤＤと結合されたライトワード線に対して、一定方向のデータ書込電流Ｉｐを流すことができる。
【００９４】
図２には、第１、２行および第ｎ行と、第１および第ｍ列とに対応する、リードワード線ＲＷＬ１，ＲＷＬ２，ＲＷＬｎ、ライトワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬｎ、ビット線ＢＬ１，ＢＬｍおよびソース線ＳＬ１，ＳＬｍおよびこれらに対応する一部のメモリセルが代表的に示される。
【００９５】
図３は、図２に示されるＭＴＪメモリセルＭＣａの構成例を示す概念図である。
【００９６】
図３を参照して、トンネル磁気抵抗素子１００ａは、反強磁性体層１０１と、固定磁化層１０２と、自由磁化層１０３および１０４と、トンネルバリア１０５と、中間層１０７とを含む。
【００９７】
固定磁化層１０２は、固定された磁化方向を有し、反強磁性体層１０１の上に形成される。反強磁性体層１０１は、固定磁化層１０２の磁化方向をより強力に固定するために配置されている。トンネルバリア１０５は、固定磁化層１０２と自由磁化層１０３との間に形成される。自由磁化層１０３および１０４は、磁性的に中性な特性を有する中間層１０７を挟むように配置される。中間層１０７は、非磁性の導電体で形成される。
【００９８】
中間層１０７の形状および電気特性は自由に定めることができる。実施の形態１に従う構成においては、中間層１０７を用いて、ビット線ＢＬを形成する。すなわち、同一のメモリセル列に属するＭＴＪメモリセルの間で中間層１０７同士が電気的に結合されるように、列方向に延在してストライプ状に形成された金属配線として中間層１０７を配置することによって、ビット線ＢＬが形成される。
【００９９】
データ書込時において、中間層１０７（ビット線ＢＬ）には、書込データのレベルに応じてその方向が変化するデータ書込電流±Ｉｗが流される。一方、行方向に沿って配置されるライトワード線ＷＷＬには、書込データのレベルにかかわらず一定方向のデータ書込電流Ｉｐが流される。
【０１００】
自由磁化層１０３および１０４に対して、中間層１０７（ビット線ＢＬ）を流れる書込電流±Ｉｗによって発生するデータ書込磁界により、磁化容易軸（ＥＡ：Easy Axis）方向の磁場が印加される。これに対して、ライトワード線ＷＷＬを流れるデータ書込電流Ｉｐによって生じるデータ書込磁界によって、磁化困難軸（ＨＡ：Hard Axis）の磁場が印加される。
【０１０１】
図４は、データ書込時における自由磁化層の磁化方向を説明する概念図である。図４は、図３におけるＰ−Ｑ断面図に相当する。
【０１０２】
図４（ａ），（ｂ）を参照して、中間層１０７（ビット線ＢＬ）を流れるデータ書込電流±Ｉｗの方向は、書込データのレベルによって異なる。
【０１０３】
図４（ａ）には、中間層１０７（ビット線ＢＬ）に正方向のデータ書込電流＋Ｉｗを流す場合が示される。対応するライトワード線ＷＷＬにもデータ書込電流Ｉｐが流されると、自由磁化層１０３および１０４の磁化方向は、データ書込電流＋Ｉｗによって生じるデータ書込磁界に応答して書換えられる。
【０１０４】
この際に、自由磁化層１０３および１０４を非磁性体の中間層１０７を挟んで層状に形成することにより、中間層１０７を流れるデータ書込電流によって生じる磁界によって、両者をループ状に効率的に磁化することができる。また、一方の自由磁化層の磁化によって生じた磁束は、もう一方の自由磁化層を磁化するための磁束として、互いに作用する。
【０１０５】
これにより、自由磁化層１０３および１０４の反転磁界強度の発生に必要なデータ書込電流を小さくすることができる。また、磁束が外部に拡がらないので、他のメモリセルに悪影響を及ぼすことも抑制できる。
【０１０６】
一方、固定磁化層１０２の磁化方向は、一定方向に固定されている。したがって、データ書込電流＋Ｉｗによってデータ書込が行なわれた結果、固定磁化層１０２と自由磁化層１０３との磁化方向は逆方向となるので、トンネル磁気抵抗素子１００ａの電気抵抗値は大きくなる。
【０１０７】
一方、図４（ｂ）には、中間層１０７（ビット線ＢＬ）に負方向のデータ書込電流−Ｉｗを流す場合が示される。この場合には、図４（ａ）のケースとは反対方向に、自由磁化層１０３および１０４が磁化される。なお、ライトワード線ＷＷＬを流れるデータ書込電流Ｉｐは、既に説明したように、書込データのレベルにかかわらず一定方向に保たれる。
【０１０８】
したがって、データ書込電流−Ｉｗによってデータ書込が実行されたメモリセルにおいては、固定磁化層１０２と自由磁化層１０３の磁化方向は揃うことになる。この結果、トンネル磁気抵抗素子１００ａの電気抵抗値は小さくなる。
【０１０９】
このように、対応するライトワード線ＷＷＬと中間層１０７（ビット線ＢＬ）との両方にデータ書込電流が流されたＭＴＪメモリセルのみにおいて、自由磁化層１０３および１０４の磁化方向が変化可能なるように、すなわちデータ書込が実行されるように、自由磁化層１０３および１０４の材質や厚さは決定される。
【０１１０】
また、実施の形態１に従うＭＴＪメモリセル中のトンネル磁気抵抗素子においては、図５１に示した従来のトンネル磁気抵抗素子とは異なり、自由磁化層１０３および１０４の磁気モーメントに強弱をつける必要がない。したがって、自由磁化層１０３および１０４の各々を、等材質・等厚で形成することも可能である。これにより、製造工程の複雑化を回避することができる。
【０１１１】
再び図３を参照して、アクセストランジスタＡＴＲは、Ｐ型基板１１０上に形成されたｎ型領域であるソース／ドレイン領域１１１および１１２と、ゲート電極１１３とを含む。ソース／ドレイン領域１１１は、接地電圧ＶＳＳと電気的に結合される。
【０１１２】
同一のメモリセル行に属するＭＴＪメモリセルの間でゲート電極１１３が互いに電気的に結合されるように、ゲート電極１１３を行方向に延在して配置することによって、リードワード線ＲＷＬが配置される。すなわち、リードワード線ＲＷＬの活性化（Ｈレベル）に応答して、アクセストランジスタＡＴＲはターンオンする。
【０１１３】
トンネル磁気抵抗素子１００ａと、アクセストランジスタＡＴＲのソース／ドレイン領域１１２とは、バリアメタル１０８およびビアホール１１５を介して電気的に結合される。バリアメタル１０８は、反強磁性体１０１との間で電気的なコンタクトを得るための緩衝材である。
【０１１４】
データ読出時においては、リードワード線ＲＷＬを活性化（Ｈレベル）することによって、ビット線ＢＬを、トンネル磁気抵抗素子１００ａの電気抵抗を介して接地電圧ＶＳＳにプルダウンすることができる。既に説明したように、自由磁化層１０３と固定磁化層１０２との磁化方向の相対関係に応じてトンネル磁気抵抗素子１００ａの電気抵抗値は変化するので、ＭＴＪメモリセルの記憶データに応じて、ビット線ＢＬの電圧変化挙動は異なってくる。
【０１１５】
したがって、ビット線ＢＬには、ＭＴＪメモリセルＭＣａの記憶データレベルに応じた電圧変化が生じるので、センス電流が流れたときのビット線ＢＬの電圧を検知することによって、ＭＴＪメモリセルＭＣａの記憶データを読出すことができる。
【０１１６】
このように、自由磁化層１０４は、データ書込時において、自由磁化層１０３とループ状に磁化されるために設けられるが、データ書込時およびデータ読出時において、電気的には何ら作用しない。したがって、自由磁化層１０４は、図３に示すようにＭＴＪメモリセルごとの孤立エレメントとして配置してもよいし、ビット線ＢＬと同様のパターンでストライプ状に配置してもよい。
【０１１７】
このような構成とすることにより、図２に示されるメモリアレイにおいて、選択メモリセルに対応するライトワード線ＷＷＬおよびビット線ＢＬのそれぞれにデータ書込電流を流し、かつデータ読出時においては、選択メモリセルに対応するライトワード線ＲＷＬを活性化するとともにビット線ＢＬの電圧を検知することによって、データ書込およびデータ読出を実行することが可能である。
【０１１８】
図５は、２層ストレージノード構造を有するＭＴＪメモリセルの他の構成例を示す概念図である。
【０１１９】
図５を参照して、２層ストレージノード構造を有するＭＴＪメモリセルＭＣｂは、図３に示したＭＴＪメモリセルＭＣａと比較して、ライトワード線ＷＷＬが、トンネル磁気抵抗素子１００ａおよびビット線ＢＬよりも上層に配置される点で異なる。その他の部分の構成については図３と同様であるので詳細な説明は繰返さない。したがって、メモリセルＭＣｂに対するデータ書込およびデータ読出は、メモリセルＭＣａと同様に実行できる。
【０１２０】
このような構成とすることにより、トンネル磁気抵抗素子１００ａとアクセストランジスタＡＴＲとの間に配線層を設ける必要がなくなるので、両者の距離を短縮できる。この結果、ビアホール１１５のアスペクト比（縦／横寸法比）を小さくすることができるので、ビアホール１１５の形成が容易になり、製造工程の簡易化を図ることができる。
【０１２１】
図６は、メモリアレイ１０の他の構成例を示すブロック図である。図６の構成には、図２および図５にそれぞれ示したＭＴＪメモリセルＭＣａおよびＭＣｂのいずれを適用することもできる。
【０１２２】
図６を参照して、各メモリセル列に対応して、ビット線対が配置される。ビット線対ＢＬＰは、２本の相補ビット線から構成される。図６においては、第１列および第ｍ列のビット線対ＢＬＰ１およびＢＬＰｍが代表的に示される。ビット線対ＢＬＰ１はビット線ＢＬ１および／ＢＬ１を含み、ビット線対ＢＬＰｍは、ビット線ＢＬｍおよび／ＢＬｍを含む。以下においては、ビット線対ＢＬＰ１〜ＢＬＰｍをビット線対ＢＬＰとも総称する。同様に、ビット線／ＢＬ１〜／ＢＬｍをビット線／ＢＬとも総称する。ビット線ＢＬおよび／ＢＬは、中間層１０７を用いて形成される。
【０１２３】
ＭＴＪメモリセルは、１行おきに、ビット線ＢＬおよび／ＢＬのいずれか一方ずつと結合される。たとえば、第１列に属するメモリセルについて説明すれば、第１行のメモリセルは、ビット線ＢＬ１と結合され、第２行目のメモリセルはビット線／ＢＬ１と結合される。以下同様に、メモリセルの各々は、奇数行において、ビット線対の一方ずつＢＬ１〜ＢＬｍと接続され、偶数行においてビット線対の他方ずつの／ＢＬ１〜／ＢＬｍと接続される。この結果、リードワード線ＲＷＬが行選択結果に応じて選択的に活性化されると、ビット線対の一方ずつＢＬ１〜ＢＬｍおよびビット線対の他方ずつ／ＢＬ１〜／ＢＬｍのいずれかがメモリセルと結合される。
【０１２４】
列デコーダ２５は、コラムアドレスＣＡのデコード結果に応じて、メモリセル列にそれぞれ対応する列選択信号ＹＳ１〜ＹＳｍのうちのいずれか１つを選択状態（Ｈレベル）に活性化する。読出データおよび書込データを伝達するためのデータバス対ＤＢＰは、相補のデータバスＤＢおよび／ＤＢを有する。
【０１２５】
読出／書込制御回路５０は、コラム選択ゲートＣＳＧ１〜ＣＳＧｍと、データ書込回路５１Ｗと、データ読出回路５１Ｒとを含む。
【０１２６】
コラム選択ゲートＣＳＧ１〜ＣＳＧｍは、ビット線対ＢＬＰ１〜ＢＬＰｍとデータバス対ＤＢＰとの間にそれぞれ配置される。コラム選択ゲートＣＳＧ１〜ＣＳＧｍの各々は、データバスＤＢと対応するビット線ＢＬとの間に電気的に結合されるトランジスタスイッチと、データバス／ＤＢと対応するビット線／ＢＬとの間に電気的に結合されるトランジスタスイッチとを含む。これらのトランジスタスイッチは、対応する列選択信号の活性化に応答してオンする。
【０１２７】
たとえば、コラム選択ゲートＣＳＧ１は、データバスＤＢとビット線ＢＬ１との間に電気的に結合され、列選択信号ＹＳ１の活性化に応答してオンするトランジスタスイッチと、データバス／ＤＢとビット線／ＢＬ１との間に電気的に結合されて、列選択信号ＹＳ１の活性化に応答してターンオンするトランジスタスイッチとを含む。
【０１２８】
ビット線対ＢＬＰ１〜ＢＬＰｍにそれぞれ対応して、対応する相補ビット線同士を電気的に結合するための短絡トランジスタＥＱＴ１〜ＥＱＴｍおよび制御信号ＥＱＳ１〜ＥＱＳｍがそれぞれ設けられる。制御信号ＥＱＳ１〜ＥＱＳｍは、データ書込時に、対応するメモリセル列がデータ書込対象に選択された場合に、Ｈレベルに活性化される。以下においては、短絡トランジスタＥＱＴ１〜ＥＱＴｍを総称して、短絡トランジスタＥＱＴとも称する。
【０１２９】
各短絡トランジスタＥＱＴは、制御信号ＥＱＳ１〜ＥＱＳｍの対応する１つがＨレベルに活性化されると、対応するビット線ＢＬおよび／ＢＬを電気的に結合する。あるいは、制御信号ＥＱＳ１〜ＥＱＳｍの各々に代えて、データ書込時に活性化（Ｈレベル）される制御信号ＷＥを用いることもできる。
【０１３０】
データ書込回路５１Ｗは、データ書込時において、書込データＤＩＮに応じて、データバスＤＢおよび／ＤＢを、電源電圧ＶＤＤおよび接地電圧ＶＳＳの一方ずつに設定する。さらに、データ書込時においては、少なくとも選択メモリセル列において、短絡トランジスタＥＱＴがターンオンするので、データ書込回路５１Ｗによって設定されたデータバスＤＢおよび／ＤＢの電圧差に応じて、選択されたメモリセル列のビット線ＢＬおよび／ＢＬを、データ書込電流が往復電流として流れる。一方、選択されたメモリセル行に対応するライトワード線ＷＷＬには書込データのレベルに依存しない一定方向のデータ書込電流Ｉｐが供給される。
【０１３１】
このような構成とすることによって、データ書込時において、データバスＤＢおよび／ＤＢの電圧設定を書込データＤＩＮのレベルに応じて入れ替えるだけで、ビット線ＢＬ（／ＢＬ）を流れるデータ書込電流±Ｉｗの方向を容易に制御することができる。すなわち、データ書込回路５１Ｗの構成を簡易化することが可能となる。
【０１３２】
次に、データ読出動作について説明する。
データ読出時においては、データバスＤＢおよび／ＤＢの一方を、対応するビット線ＢＬもしくは／ＢＬと、選択メモリセル中のトンネル磁気抵抗素子１００ａとを介して，接地電圧ＶＳＳにプルダウンすることができる。この結果、選択メモリセルと接続されたデータバスＤＢまたは／ＤＢには、選択メモリセルの記憶データレベルに応じた電圧変化が生じる。データ読出回路５１Ｒは、データバスＤＢおよび／ＤＢの電圧に応じて、読出データＤＯＵＴを生成する。
【０１３３】
あるいは、メモリアレイ１０に、ＭＴＪメモリセルの電気抵抗値Ｒ０およびＲ１の中間値を有するダミーメモリセル（図示せず）を配置して、データ読出時において、データバスＤＢおよび／ＤＢに、選択メモリセルおよびダミーメモリセルの一方ずつが接続される構成とすることもできる。この場合には、データ読出回路５１Ｒは、データバスＤＢおよび／ＤＢの電圧比較に基づいて、相補型のデータ読出を実行できるので、動作マージンが向上する。
【０１３４】
図７は、メモリアレイ１０のさらに他の構成例を示す回路図である。
図７に示される構成においては、２層ストレージノード構造を有するメモリセルＭＣｃがｎ行×ｍ列に配置される。さらに、データ書込用のライトビット線ＷＢＬと、データ読出用のリードビット線ＲＢＬとが分割して配置される。一方、ソース線ＳＬの配置は省略されている。
【０１３５】
ライトビット線ＷＢＬおよびリードビット線ＲＢＬは、メモリセル列にそれぞれ対応して配置される。図７においては、代表的に第１列および第ｍ列に対応する、ライトビット線ＷＢＬ１，ＷＢＬｍと、リードビット線ＲＢＬ１，ＲＢＬｍとが示されている。なお、リードビット線ＲＢＬ１〜ＲＢＬｍを総称する場合、およびライトビット線ＷＢＬ１〜ＷＢＬｍを総称する場合には、符号ＲＢＬおよびＷＢＬをそれぞれ用いることとする。
【０１３６】
図８は、図７に示されるメモリセルの構成を示す構造図である。
図８を参照して、２層ストレージノード構造を有するＭＴＪメモリセルＭＣｃは、図５に示されたＭＴＪメモリセルＭＣａと比較して、列方向に延在して設けられるリードビット線ＲＢＬがさらに配置される点で異なる。
【０１３７】
中間層１０７を用いてライトビット線ＷＢＬが形成される。ライトビット線ＷＢＬには、データ書込時において、データ書込電流±Ｉｗが流される。一方、データ読出時には、読出／書込制御回路５０，６０によって、各ライトビット線ＷＢＬは接地電圧ＶＳＳに設定される。
【０１３８】
リードビット線ＲＢＬは、ビアホール１１６を介して、アクセストランジスタＡＴＲのソース／ドレイン領域１１１と電気的に結合される。データ読出時においては、ソース／ドレイン領域１１２が、アクセストランジスタＡＴＲのソースとして作用する。
【０１３９】
この結果、アクセストランジスタＡＴＲのターンオンに応答して、リードビット線ＲＢＬ〜アクセストランジスタＡＴＲ〜トンネル磁気抵抗素子１００ａ〜ライトビット線ＷＢＬ（接地電圧ＶＳＳ）にセンス電流の経路を形成することができる。
【０１４０】
再び図７を参照して、選択メモリセルに対応するライトワード線ＷＷＬおよびライトビット線ＷＢＬに、データ書込電流Ｉｐおよび±Ｉｗをそれぞれ流すことによって、データ書込が実行される。
【０１４１】
データ読出時には、選択メモリセルに対応するリードワード線ＲＷＬの活性化に応答して、選択メモリセルに対応するリードビット線ＲＢＬを、選択メモリセル中のトンネル磁気抵抗素子１００ａを介して接地電圧ＶＳＳにプルダウンすることができる。この結果、リードビット線ＲＢＬには、選択メモリセルの記憶データレベルに応じた電圧変化が生じるので、選択メモリセルの記憶データを読出すことができる。
【０１４２】
図９は、２層ストレージノード構造を有するＭＴＪメモリセルのさらに他の構成を示す構造図である。
【０１４３】
図９を参照して、ＭＴＪメモリセルＭＣｄは、図５に示したＭＴＪメモリセルＭＣｂと比較して、中間層１０７にビット線ＢＬを形成せず、ビット線ＢＬを独立した金属配線層に設ける点が異なる。
【０１４４】
すなわち、図９の構成においては、中間層１０７は、固定電圧、たとえば接地電圧ＶＳＳに固定される。この結果、ＭＴＪメモリセル間における電気的な干渉を考慮する必要がなくなるため、中間層１０７をプレーン状やストライプ状のいずれの形状とすることも可能となる。すなわち、中間層１０７の形状の自由度が高まるため、製造プロセスが容易になり歩留まりが向上するという効果が得られる。
【０１４５】
ビット線ＢＬは、列方向に延在して配置され、アクセストランジスタＡＴＲのソース／ドレイン領域１１１と、ビアホール１１６を介して電気的に結合される。一方、アクセストランジスタＡＴＲのソース／ドレイン領域１１２は、ビアホール１１５およびバリアメタル１０８を介して、トンネル磁気抵抗素子１００ａと電気的に結合される。
【０１４６】
データ書込時においては、ビット線ＢＬおよびライトワード線ＷＷＬにデータ書込電流±ＩｗおよびＩｐをそれぞれ流すことによって、自由磁化層１０３および１０４を書込データＤＩＮに応じた方向に磁化することができる。なお、ＭＴＪメモリセルＭＣｄにおいては、自由磁化層１０３および１０４の磁気モーメント（磁化しきい値）に強弱をつけるように、それぞれの材質や厚さが作り分けられる。
【０１４７】
データ読出時においては、リードワード線ＲＷＬを活性化することによって、ビット線ＢＬを、トンネル磁気抵抗素子１００ａの電気抵抗を介して接地電圧ＶＳＳにプルダウンすることができる。この結果、ビット線ＢＬには、トンネル磁気抵抗素子の電気抵抗値、すなわちＭＴＪメモリセルの記憶データレベルに応じた電圧変化が生じるので、選択メモリセルの記憶データを読出すことができる。
【０１４８】
このように実施の形態１に従う２層ストレージノード構造のＭＴＪメモリセルによれば、メモリセルサイズを縮小した場合でも、反転磁界強度を生じさせるためのデータ書込電流量の増大を抑制できるので、メモリセルのスケーリングが容易となる。
【０１４９】
また、同一サイズのメモリセルに対しては、反転磁界強度を生じさせるためのデータ書込電流量を抑制できるので、消費電力を低減することができる。特に、２層の自由磁化層に挟まれた中間層にデータ書込電流を流すため、反転磁界強度を効率的に得ることができるので、より小さいデータ書込電流でデータ書込が可能となり、消費電流をさらに削減できる。
【０１５０】
また、トンネル磁気抵抗素子内の中間層を用いてビット線を形成するため、必要とされる金属配線層の数が削減される。このため、特に、ＭＲＡＭデバイスとロジック等に混載してシステムオンチップデバイスを構成する場合において、ＭＲＡＭアレイ上部の領域で使用可能な金属配線層の数が増えるので、ロジック側の設計の自由度が増し、チップサイズを低減することができる。
【０１５１】
［実施の形態２］
実施の形態１においては、トンネル磁気抵抗素子内の中間層を用いてビット線を形成する構成について説明した。しかし、中間層の膜厚はある程度薄く設計せざるを得ないので、中間層を列方向に延在してビット線ＢＬを配置すると、その電気抵抗値が比較的大きくなってしまうおそれがある。これにより、データ読出速度が低下したり、十分なデータ書込電流の供給が困難になるおそれがある。
【０１５２】
したがって、実施の形態２においては、実施の形態１で説明した２層ストレージノード構造のＭＴＪメモリセルが配置されたメモリアレイに対して、階層ビット線構成を適用する。
【０１５３】
図１０は、実施の形態２に従うメモリアレイ１０の構成を示す概略図である。
図１０を参照して、実施の形態２に従う構成においては、メモリセル列にそれぞれ対応して、メインビット線ＭＢＬとサブビット線ＳＢＬとが階層的に配置される。さらに、メモリセル列にそれぞれ対応して、メインビット線ＭＢＬと相補のメインビット線／ＭＢＬおよびサブビット線ＳＢＬと相補のサブビット線／ＳＢＬがさらに配置される。サブビット線ＳＢＬおよび／ＳＢＬは、図３および図５に示したビット線ＢＬと同様に、トンネル磁気抵抗素子１００ａの中間層１０７を用いて形成される。一方、メインビット線ＭＢＬおよび／ＭＢＬは、電気抵抗の小さい金属配線を用いて形成される。メインビット線ＭＢＬおよび／ＭＢＬは、メインビット線対ＭＢＬＰを構成し、サブビット線ＳＢＬおよび／ＳＢＬは、サブビット線対ＳＢＬＰを構成する。
【０１５４】
図１０においては、第１列および第ｍ列におけるメインビット線ＭＢＬ１，／ＭＢＬ１およびＭＢＬｍ，／ＭＢＬｍが代表的に示される。メインビット線ＭＢＬ１および／ＭＢＬ１は、メインビット線対ＭＢＬＰ１を構成し、メインビット線ＭＢＬｍおよび／ＭＢＬｍは、メインビット線対ＭＢＬＰｍを構成する。以下においては、メインビット線ＭＢＬ１〜ＭＢＬｍおよび／ＭＢＬ１〜／ＭＢＬｍのそれぞれを総称する場合には、単にメインビット線ＭＢＬおよび／ＭＢＬとも称する。また、メインビット線対ＭＢＬＰ１〜ＭＢＬＰｍを総称する場合には、単にメインビット線対ＭＢＬＰとも称する。
【０１５５】
読出／書込制御回路５０は、選択されたメモリセル列に対応するメインビット線ＭＢＬおよび／ＭＢＬに対する、データ書込電流±Ｉｗの供給源として機能する。たとえば、読出／書込制御回路５０は、図６と同様の構成を有し、選択されたメモリセル列に対応するメインビット線ＭＢＬおよび／ＭＢＬのそれぞれを、書込データＤＩＮのデータレベルに応じて、電源電圧ＶＤＤおよび接地電圧ＶＳＳの一方ずつと結合する。
【０１５６】
各メモリセル列は、行方向に沿って、ｋ個のメモリブロックに分割される。たとえば、第１列に属するＭＴＪメモリセル群は、メモリブロックＭＢａ１１〜ＭＢａｋ１に分割され、同様に、第ｍ列に属するメモリセル群は、メモリブロックＭＢａ１ｍ〜ＭＢａｋｍに分割されている。メモリアレイ１０全体においては、メモリブロックＭＢａ１１〜ＭＢａｋｍが、ｋ行×ｍ列に行列状に配置される。以下においては、メモリブロックＭＢａ１１〜ＭＢａｋｍを総称する場合には、単にメモリブロックＭＢａとも称する。
【０１５７】
各メモリセル列において、サブビット線ＳＢＬは、メモリブロックＭＢａごとに配置される。さらに、メモリブロックＭＢａの各々において、サブビット線ＳＢＬと相補のサブビット線／ＳＢＬが配置される。互いに相補なサブビット線ＳＢＬおよび／ＳＢＬは、サブビット線対ＳＢＬＰを構成する。たとえば、メモリブロックＭＢａ１１においては、サブビット線対ＳＢＬＰ１１を構成するサブビット線ＳＢＬ１１および／ＳＢＬ１１が配置される。
【０１５８】
以下においては、サブビット線ＳＢＬ１１〜ＳＢＬｋｍおよび／ＳＢＬ１１〜／ＳＢＬｋｍのそれぞれを総称する場合には、単にサブビット線ＳＢＬおよび／ＳＢＬとも称する。
【０１５９】
ブロック選択信号ＢＳ１〜ＢＳｋは、メモリブロックの行にそれぞれ対応して設けられる。以下、ブロック選択信号ＢＳ１〜ＢＳｋを総称して、単にブロック選択信号ＢＳとも称する。ブロック選択信号ＢＳは、選択メモリセルが含まれるメモリブロックの行において活性化される。
【０１６０】
すなわち、ブロック選択信号ＢＳおよびメモリセル列（メインビット線対ＭＢＬＰ）の選択によって、選択メモリセルを含む特定のメモリブロックを選択することができる。
【０１６１】
図１１は、メモリブロックＭＢａの構成を示す回路図である。各メモリブロックＭＢａの構成は同様であるので、図１１には、メモリブロックＭＢａ１１の構成が代表的に示される。メモリブロックＭＢａ１１には、サブビット線ＳＢＬ１１および／ＳＢＬ１１が配置される。
【０１６２】
図１１を参照して、メモリブロックＭＢａ１１には、複数行（たとえば３行）×１列のメモリセル群が配置される。
【０１６３】
以下、実施の形態２およびその変形例においては、各メモリブロックに含まれるメモリセル行の数を３個とした構成例を示すが、本願発明の適用はこのような構成に限定されず、各メモリブロックに対応するメモリセル行の数は、任意の複数個とすることができる。
【０１６４】
図６に示した構成と同様に、各メモリセル列において、ＭＴＪメモリセルＭＣａは、１行ごとに、サブビット線ＳＢＬ１１および／ＳＢＬ１１の一方ずつと接続される。たとえば、奇数行に対応するＭＴＪメモリセルＭＣａは、サブビット線ＳＢＬ１１と結合され、偶数行に対応するＭＴＪメモリセルＭＣａは、サブビット線／ＳＢＬ１１と結合される。
【０１６５】
以下、実施の形態２およびその変形例においては、各メモリブロックにＭＴＪメモリセルＭＣａが配置される構成を例示するが、ＭＴＪメモリセルＭＣａに代えて、図５および図９にそれぞれ示したＭＴＪメモリセルＭＣｂおよびＭＣｄを適用することもできる。
【０１６６】
ＭＴＪメモリセルＭＣａは、アクセストランジスタＡＴＲとトンネル磁気抵抗素子１００ａとを含む。アクセストランジスタＡＴＲは、トンネル磁気抵抗素子１００ａと接地電圧ＶＳＳとの間に電気的に結合される。アクセストランジスタＡＴＲのゲートは、対応するメモリセル行のリードワード線ＲＷＬと結合される。
【０１６７】
サブビット線ＳＢＬ１１および／ＳＢＬ１１の各々は、メモリブロックＭＢａごとに分割されるので、短配線化される。この結果、トンネル磁気抵抗素子１００ａの中間層１０７を用いて形成される各サブビット線ＳＢＬの電気抵抗値を抑制することができる。
【０１６８】
メモリブロックＭＢａ１１は、電流スイッチトランジスタＳＷＴａおよびＳＷＴｂと、短絡トランジスタＥＱＴ１１とをさらに含む。
【０１６９】
電流スイッチトランジスタＳＷＴａは、メインビット線ＭＢＬ１と、サブビット線ＳＢＬ１１の一端（読出／書込制御回路５０に近い側）との間に電気的に結合される。同様に、電流スイッチトランジスタＳＷＴｂは、メインビット線／ＭＢＬ１と、サブビット線／ＳＢＬ１１の一端（読出／書込制御回路５０に近い側）との間を電気的に結合する。電流スイッチトランジスタＳＷＴａ１１およびＳＷＴｂ１１の各々のゲートには、ブロック選択信号ＢＳ１が入力される。
【０１７０】
短絡トランジスタＥＱＴ１１は、サブビット線ＳＢＬ１１および／ＳＢＬ１１の他端（読出／書込制御回路５０から遠い側）同士を、書込選択信号ＷＭＢ１１に応答して電気的に結合する。
【０１７１】
書込選択信号ＷＭＢ１１は、少なくとも、データ書込時においてブロック選択信号ＢＳ１が活性化された場合にＨレベルに活性化される。あるいは、さらに列選択結果を加えて、データ書込時において、ブロック選択信号ＢＳ１が活性化され、かつメインビット線対ＭＢＬＰ１に対応するメモリセル列が選択された場合にＨレベルに活性化される。
【０１７２】
メモリブロックＭＢａ１１がデータ書込対象となった場合には、短絡トランジスタＥＱＴ１１および電流スイッチトランジスタＳＷＴａ，ＳＷＴｂの各々がターンオンする。この結果、読出／書込制御回路５０によって、メインビット線ＭＢＬ１および／ＭＢＬ１の電圧極性（電源電圧ＶＤＤおよび接地電圧ＶＳＳ）を切換えることによって、書込データＤＩＮのレベルに応じた方向のデータ書込電流±Ｉｗを、サブビット線ＳＢＬ１１および／ＳＢＬ１１において、短絡トランジスタＥＱＴ１１によって折り返される往復電流として流することができる。したがって、データ書込電流±Ｉｗの供給源である読出／書込制御回路５０の構成を簡易化できる。
【０１７３】
さらに、選択メモリセルに対応するライトワード線ＷＷＬが選択的に活性化されて、データ書込電流Ｉｐの供給を受ける。これにより、選択メモリセルに対して、書込データＤＩＮを書込むことができる。
【０１７４】
一方、メモリブロックＭＢａ１１がデータ読出対象に選択された場合には、電流スイッチトランジスタＳＷＴａおよびＳＷＴｂがオンされる一方で、短絡トランジスタＥＱＴ１１はターンオフされる。これにより、サブビット線ＳＢＬ１１および／ＳＢＬ１１は、メインビット線ＭＢＬ１および／ＭＢＬ１とそれぞれ電気的に結合される。
【０１７５】
実施の形態２に従う構成においては、ダミーメモリセルＤＭＣを用いた、いわゆる相補型のデータ読出が実行される。相補型のデータ読出を実行するためのダミーメモリセルＤＭＣは、メインビット線ＭＢＬ，／ＭＢＬの各々に対応して配置される。図１１には、メインビット線ＭＢＬ１に対応して設けられるダミーメモリセルと、メインビット線／ＭＢＬ１に対応して設けられるダミーメモリセルとが代表的に示される。
【０１７６】
ダミーメモリセルＤＭＣの各々は、アクセストランジスタＡＴＲと、ダミー抵抗Ｒｄとを有する。ダミー抵抗Ｒｄの電気抵抗値は、記憶データのレベル“１”および“０”にそれぞれ対応するＭＴＪメモリセルの電気抵抗値Ｒ１およびＲ０の中間値に、すなわちＲ１＜Ｒｄ＜Ｒ０に設定される。
【０１７７】
メインビット線ＭＢＬ１に対応するダミーメモリセルは、ダミーワード線ＤＷＬ０の活性化に応答して、接地電圧ＶＳＳとメインビット線ＭＢＬ１との間に電気的に結合される。一方、メインビット線／ＭＢＬ１に対応して配置されるダミーメモリセルは、ダミーワード線ＤＷＬ１の活性化に応答して、メインビット線／ＭＢＬ１と接地電圧ＶＳＳとの間に電気的に結合される。
【０１７８】
ダミーワード線ＤＷＬ０およびＤＷＬ１は、選択メモリセルが奇数行／偶数行のいずれに属するかに応じて、選択的に活性化される。すなわち、選択メモリセルが奇数行に属する場合、すなわち選択メモリセルがメインビット線ＭＢＬ１と電気的に結合される場合には、ダミーメモリセルＤＭＣをメインビット線／ＭＢＬ１と電気的に結合するために、ダミーワード線ＤＷＬ１が活性化される。反対に、選択メモリセルが偶数行に属する場合には、ダミーメモリセルＤＭＣをメインビット線ＭＢＬと電気的に結合するために、ダミーワード線ＤＷＬ０が活性化される。
【０１７９】
これにより、データ読出時においては、相補のメインビット線ＭＢＬ１および／ＭＢＬ１に、選択メモリセルおよびダミーメモリセルＤＭＣの一方ずつが電気的に結合される。したがって、メインビット線ＭＢＬ１および／ＭＢＬ１の電圧差を検知することによって、選択メモリセルの記憶データを読出すことができる。
【０１８０】
各サブビット線ＳＢＬ，／ＳＢＬは短配線化されており、その電気抵抗値は小さいので、実施の形態１に従う２層ストレージノード構造のＭＴＪメモリセルを用いて、データ書込時における消費電力の削減を図る構成としても、データ読出速度の低下を招くことがない。
【０１８１】
［実施の形態２の変形例１］
実施の形態２の変形例１に対しては、さらに、効率的なデータ書込電流の供給を実行できる階層サブビット線構成について説明する。
【０１８２】
図１２は、実施の形態２の変形例１に従うメモリブロックの構成を示す回路図である。
【０１８３】
実施の形態２の変形例１に従う構成においては、図１０に示したメモリアレイ１０の構成において、メモリブロックＭＢａ１１〜ＭＢａｋｍに代えて、メモリブロックＭＢｂ１１〜ＭＢｂｋｍが配置される。メモリブロックＭＢｂ１１〜ＭＢｂｋｍの各々は同様の構成を有するので、図１２にはメモリブロックＭＢｂ１１の構成が代表的に示される。
【０１８４】
図１２を参照して、メモリブロックＭＢｂ１１は、図１１に示されたメモリブロックＭＢａ１１と比較して、短絡トランジスタＥＱＴ１１および電流スイッチトランジスタＳＷＴａ，ＳＷＴｂの配置位置が入れ換えられている点で異なる。
【０１８５】
メモリブロックＭＢｂ１１においては、短絡トランジスタＥＱＴ１１は、サブビット線ＳＢＬ１１および／ＳＢＬ１１の読出／書込制御回路５０に近い側の一端同士を接続する。同様に、電流スイッチトランジスタＳＷＴａは、サブビット線ＳＢＬ１１の読出／書込制御回路５０から遠い側の他端と、メインビット線ＭＢＬ１との間に電気的に結合され、電流スイッチトランジスタＳＷＴｂは、サブビット線／ＳＢＬ１１の他端（読出／書込制御回路５０から遠い側）と、メインビット線／ＭＢＬ１との間に電気的に結合される。
【０１８６】
このような構成とすることにより、データ書込時において、データ書込電流±Ｉｗは、メインビット線ＭＢＬ１およびサブビット線ＳＢＬ１１のそれぞれにおいて、互いに逆方向に流される。同様に、メインビット線／ＭＢＬ１とサブビット線／ＳＢＬ１１との間においても、データ書込電流±Ｉｗは、それぞれ逆方向に流される。
【０１８７】
図１３は、実施の形態２の変形例１に従うメモリブロックにおけるデータ書込磁界の発生の様子を説明する概念図である。
【０１８８】
図１３（ａ）には、サブビット線ＳＢＬ（／ＳＢＬ）に、正方向のデータ書込電流＋Ｉｗが流される場合のデータ書込磁界の様子が示される。この場合に、メインビット線ＭＢＬ（／ＭＢＬ）には、反対方向にデータ書込電流が流されるので、サブビット線ＳＢＬ（／ＳＢＬ）およびメインビット線ＭＢＬ（／ＭＢＬ）をそれぞれ流れるデータ書込電流によってそれそれ生じるデータ書込磁界は、自由磁化層１０４において互いに強め合う。自由磁化層１０４の磁化によって生じた磁束は、もう一方の自由磁化層１０３を磁化するための磁束として作用するので、より小さいデータ書込電流によって反転磁界強度を発生することができる。
【０１８９】
図１３（ｂ）には、サブビット線ＳＢＬ（／ＳＢＬ）に対して、負方向のデータ書込電流−Ｉｗが流される場合のデータ書込磁界の様子が示されている。この場合においても、図１３（ａ）のケースと同様に、自由磁化層１０４に作用するデータ書込磁界は、互いに強め合うので、より小さなデータ書込電流によって、ＭＴＪメモリセルに対するデータ書込を実行できる。
【０１９０】
再び図１２を参照して、メモリブロックＭＢｂ１１のその他の部分の構成は、図１１に示されたメモリブロックＭＢａ１１と同様であるのでその詳細は繰返さない。すなわち、実施の形態２の変形例１に従う構成におけるデータ読出動作は、実施の形態２に従うメモリブロックＭＢａと同様に実行できる。
【０１９１】
［実施の形態２の変形例２］
実施の形態２の変形例２においては、メインビット線を複数のメモリセル列ごとに配置する構成について説明する。
【０１９２】
図１４は、実施の形態２の変形例２に従うメモリアレイの構成を示す概略図である。
【０１９３】
図１４を参照して、行列状に配されたメモリブロックＭＢｂ１１〜ＭＢｂｋｍのそれぞれにおいて、サブビット線対ＳＢＬＰを構成する、サブビット線ＳＢＬおよび／ＳＢＬが独立して設けられる。各メインビット線対ＭＢＬＰは、複数のメモリセル列ごとに配置される。図１２においては、一例として、２個のメモリセル列ごとにメインビット線対ＭＢＬＰが配置される構成が示される。したがって、メモリアレイ１０全体においては、ｈ個（ｈ：ｈ＝ｍ／２の整数）のメインビット線対ＭＢＬＰ１〜ＭＢＬＰｈが配置される。各メインビット線ＭＢＬに対するダミーメモリセルＤＭＣの配置は、図１１と同様であるので詳細な説明は繰り返さない。
【０１９４】
メインビット線対ＭＢＬＰ１はメモリブロックＭＢｂ１１〜ＭＢｂｋ１およびメモリブロックＭＢｂ１２〜ＭＢｂｋ２によって共有される。
【０１９５】
図１２において、電流スイッチトランジスタＳＷＴａおよびＳＷＴｂのゲートに入力されたブロック選択信号ＢＳ１は、同一のメインビット線対に対応する複数のメモリセル間の選択をおこなうために、細分化される。
【０１９６】
図１４の構成においては、ブロック選択信号ＢＳ１は、ブロック選択信号ＢＳ１ＡとＢＳ１Ｂとに分割される。ブロック選択信号ＢＳ１Ａは、第１行目のメモリブロックが選択され、かつ選択メモリセルが奇数列に属する場合に活性化される。一方、ブロック選択信号ＢＳ１Ｂは、第１行目のメモリブロックが選択され、かつ選択メモリセルが偶数列に属する場合に活性化される。すなわち、同一のメモリブロックの行に対応するブロック選択信号ＢＳ１ＡおよびＢＳ１Ｂは、選択メモリセルが偶数列／奇数列のいずれに属するかに応じて、いずれか一方が活性化される。
【０１９７】
メモリブロックＭＢａ１１〜ＭＢａｋ１に対しては、ブロック選択信号ＢＳ１Ａ〜ＢＳｋＡがそれぞれ伝達され、メモリブロックＭＢａ１２〜ＭＢａｋ２に対しては、ブロック選択信号ＢＳ１Ｂ〜ＢＳｋＢがそれぞれ伝達される。メインビット線対ＭＢＰの選択と、ブロック選択信号ＢＳ１Ａ，ＢＳ１Ｂ〜ＢＳｋＡ，ＢＳｋＢとの組合せによって、選択メモリセルを含むメモリブロックを指定できる。
【０１９８】
このような構成とすることにより、メモリアレイ１０全体において、メインビット線の配置本数を削減することができる。この結果、メインビット線の配線ピッチを確保できる。
【０１９９】
これにより、データ書込時において比較的大きな電流が流れるメインビット線の配線幅、すなわち断面積を十分に確保して、電流密度を低下できる。したがって、メインビット線におけるエレクトロマイグレーション等の発生を抑制して、ＭＲＡＭデバイスの動作信頼性を向上することができる。
【０２００】
さらに、メインビット線の配置本数が削減されることに伴って、ダミーメモリセルの配置個数も削減することができるので、チップ面積の削減を図ることも可能である。
【０２０１】
［実施の形態２の変形例３］
実施の形態２の以降の変形例においては、各メモリブロックが開放型ビット線構成を有する場合について説明する。
【０２０２】
図１５は、実施の形態２の変形例３に従うメモリアレイの構成を示す概略図である。
【０２０３】
図１５を参照して、実施の形態２の変形例３に従うメモリアレイ１０においては、メモリブロックＭＢｃ１１〜ＭＢｃｋｈが、ｋ行×ｈ列に行列状に配される。メモリブロックＭＢｃ１１〜ＭＢｃｋｈの各々は、２個のメモリセル列を含んでいる。したがって、メモリセル行およびメモリセル列の数を実施の形態２と同様とすれば、メモリブロックの個数は実施の形態２の場合の半分となる。なお、以下においては、メモリブロックＭＢｃ１１〜ＭＢｃｈｋを総称して、単にメモリブロックＭＢｃとも称する。
【０２０４】
メインビット線ＭＢＬ１〜ＭＢＬｍは、メモリセル列にそれぞれ対応して設けられる。すなわち、各メモリブロックＭＢｃには、対をなす２本ずつのメインビット線ＭＢＬが対応付けられる。
【０２０５】
図１０と同様のブロック選択信号ＢＳ１〜ＢＳｋに加えて、書込選択信号ＷＭＢ１Ａ，ＷＭＢ１Ｂ〜ＷＭＢｋＡ，ＷＭＢｋＢが設けられる。書込選択信号ＷＭＢ１Ａ，ＷＭＢ１Ｂ〜ＷＭＢｋＡ，ＷＭＢｋＢは、選択メモリセルが属するメモリブロックの行および選択メモリセルが奇数列／偶数列のいずれに属するに応じて、選択的に活性化される。たとえば、書込選択信号ＷＭＢ１Ａは、選択メモリセルが１番目のメモリブロックの行に属し、かつ奇数列に属する場合に活性化される。同様に、書込選択信号ＷＭＢ１Ｂは、選択メモリセルが１番目のメモリブロックの行に属し、かつ偶数列に属する場合に活性化される。
【０２０６】
図１６は、図１５に示されるメモリブロックＭＢｂの構成を説明する回路図である。メモリブロックＭＢｃ１１〜ＭＢｃｋｈの構成は同様であるので、図１６においては、メモリブロックＭＢｃ１１の構成が代表的に示される。
【０２０７】
図１６を参照して、メモリブロックＭＢｃ１１は、３行×２列のメモリセルを有する。メモリブロックＭＢｃ１１には、サブビット線ＳＢＬ１１および／ＳＢＬ１１が配置される。ＭＴＪメモリセルＭＴａは、各メモリセル行において、サブビット線ＳＢＬ１１および／ＳＢＬ１１の両方にそれぞれ対応して配置される。
【０２０８】
メモリブロックＭＢｃ１１は、さらに、電流スイッチトランジスタＳＷＴａ，ＳＷＴｂ，ＳＷＴｃ，ＳＷＴｄを有する。
【０２０９】
電流スイッチトランジスタＳＷＴａは、メインビット線ＭＢＬ１と、サブビット線ＳＢＬ１１の読出／書込制御回路５０に近い側の一端との間に電気的に結合される。電流スイッチトランジスタＳＷＴｂは、メインビット線／ＭＢＬ１と、サブビット線／ＳＢＬ１１の一端（読出／書込制御回路５０に近い側）との間に電気的に結合される。電流スイッチトランジスタＳＷＴａおよびＳＷＴｂの各々のゲートには、ブロック選択信号ＢＳ１が入力される。
【０２１０】
電流スイッチトランジスタＳＷＴｃは、メインビット線／ＭＢＬ１と、サブビット線ＳＢＬ１１の他端（読出／書込制御回路５０から遠い側）との間に電気的に結合される。電流スイッチトランジスタＳＷＴｄは、メインビット線ＭＢＬ１と、サブビット線／ＳＢＬ１１の他端（読出／書込制御回路５０から遠い側）との間に電気的に結合される。電流スイッチトランジスタＳＷＴｃおよびＳＷＴｄのそれぞれのゲートには、書込選択信号ＷＭＢ１ＡおよびＷＭＢ１Ｂがそれぞれ入力される。
【０２１１】
次に、メモリブロックＭＢｃ１１におけるデータ書込動作について説明する。
サブビット線ＳＢＬ１１に接続されたメモリセルがデータ書込対象に選択された場合には、ブロック選択信号ＢＳ１および書込選択信号ＷＭＢ１ＡがＨレベルに活性化されて、電流スイッチトランジスタＳＷＴａ，ＳＷＴｂ，ＳＷＴｃがオンする。一方、電流スイッチトランジスタＳＷＴｄはオフされる。これにより、メインビット線ＭＢＬ１〜電流スイッチトランジスタＳＷＴａ〜サブビット線ＳＢＬ１１〜電流スイッチトランジスタＳＷＴｃ〜メインビット線ＭＢＬ２（／ＭＢＬ１）の電流経路が形成される。
【０２１２】
同様に、サブビット線／ＳＢＬ１１に接続されたメモリセルがデータ書込対象に選択された場合には、ブロック選択信号ＢＳ１および書込選択信号ＷＭＢ１ＢがＨレベルに活性化されて、電流スイッチトランジスタＳＷＴａ，ＳＷＴｂ，ＳＷＴｄがオンする。一方、電流スイッチトランジスタＳＷＴｃはオフされる。これにより、メインビット線ＭＢＬ１〜電流スイッチトランジスタＳＷＴｄ〜サブビット線／ＳＢＬ１１〜電流スイッチトランジスタＳＷＴｂ〜メインビット線ＭＢＬ２（／ＭＢＬ１）の電流経路が形成される。
【０２１３】
さらに、メモリブロックＭＢｃ１１に対応する、対をなす２本のメインビット線ＭＢＬ１およびＭＢＬ２の電圧を、読出／書込制御回路５０によって、図１１等における相補のメインビット線ＭＢＬ１および／ＭＢＬ１と同様に設定することによって、書込データＤＩＮのデータレベルに応じた方向のデータ書込電流±Ｉｗをサブビット線ＳＢＬ１１または／ＳＢＬ１１に流すことができる。
【０２１４】
一方、データ読出時においては、電流スイッチトランジスタＳＷＴｃおよびＳＷＴｄの両方がターンオフされる一方で、電流スイッチトランジスタＳＷＴａおよびＳＷＴｂはターンオンされる。したがって、メインビット線ＭＢＬ１およびＭＢＬ２の各々に、選択されたメモリセル行に対応するメモリセルが電気的に結合される。この結果、選択されたメモリセル列に対応するメインビット線ＭＢＬの電圧を検知することによって、選択メモリセルの記憶データを読出すことができる。
【０２１５】
このような構成とすることにより、各メモリブロックにおいて開放型ビット線構成に基づいて、サブビット線およびＭＴＪメモリセルを配置した構成においても、実施の形態２と同様の効果を享受したデータ書込およびデータ読出を実行できる。
【０２１６】
［実施の形態２の変形例４］
図１７は、実施の形態２の変形例４に従うメモリアレイ１０の構成を示すブロック図である。
【０２１７】
図１７を参照して、実施の形態２の変形例４に従う構成においては、メモリブロックＭＢｃ１１〜ＭＢｃｋｈに代えて、メモリブロックＭＢｄ１１〜ＭＢｄｋｈが配置される点が、図１５に示した実施の形態２の変形例３に従う構成と異なる。なお、メモリブロックＭＢｄ１１〜ＭＢｄｋｈを総称して、メモリブロックＭＢｄとも称する。
【０２１８】
さらに、ブロック選択信号ＢＳ１〜ＢＳｋは、列選択結果を反映したブロック選択信号ＢＳ１Ａ，ＢＳ１Ｂ〜ＢＳｋＡ〜ＢＳｋＢに細分化される。ブロック選択信号ＢＳ１Ａ，ＢＳ１Ｂ〜ＢＳｋＡ〜ＢＳｋＢの設定については、既に説明したとおりであるので詳細な説明は繰り返さない。
【０２１９】
図１８は、図１７に示されるメモリブロックＭＢｄの構成を説明する回路図である。メモリブロックＭＢｄ１１〜ＭＢｄｋｈの構成は同様であるので、図１８においても、メモリブロックＭＢｄ１１の構成が示される。
【０２２０】
図１８を参照して、メモリブロックＭＢｄ１１は、図１６に示されたメモリブロックＭＢｃ１１と比較して、電流スイッチトランジスタＳＷＴｃ，ＳＷＴｄ，ＳＷＴｅ，ＳＷＴｆを有する点で異なる。
【０２２１】
電流スイッチトランジスタＳＷＴｃは、メインビット線ＭＢＬ２と、サブビット線ＳＢＬ１の一端（読出／書込制御回路５０に近い側）との間に電気的に結合される。電流スイッチトランジスタＳＷＴｄは、メインビット線ＭＢＬ１と、サブビット線／ＳＢＬ１の一端（読出／書込制御回路５０から近い側）との間に電気的に結合される。電流スイッチトランジスタＳＷＴｃおよびＳＷＴｄのそれぞれのゲートには、書込選択信号ＷＭＢ１ＡおよびＷＢＭ１Ｂがそれぞれ与えられる。
【０２２２】
電流スイッチトランジスタＳＷＴｅは、メインビット線ＭＢＬ１と、サブビット線ＳＢＬ１の他端（読出／書込制御回路５０から遠い側）との間に電気的に結合される。電流スイッチトランジスタＳＷＴｆは、メインビット線ＭＢＬ２と、サブビット線／ＳＢＬ１の他端（読出／書込制御回路５０から遠い側）との間に電気的に結合される。電流スイッチトランジスタＳＷＴｅおよびＳＷＴｆのそれぞれのゲートには、ブロック選択信号ＢＳ１ＡおよびＢＳ１Ｂがそれぞれ与えられる。
【０２２３】
次に、メモリブロックＭＢｄ１１におけるデータ書込動作について説明する。
サブビット線ＳＢＬ１１に接続されるメモリセルがデータ書込対象に選択された場合には、ブロック選択信号ＢＳ１ＡおよびＷＭＢ１Ａが活性化されるので、電流スイッチトランジスタＳＷＴｃおよびＳＷＴｅがターンオンされる。一方で、電流スイッチトランジスタＳＷＴｄおよびＳＷＴｆがターンオフされる。この結果、メインビット線ＭＢＬ１〜電流スイッチトランジスタＳＷＴｅ〜サブビット線ＳＢＬ１１〜電流スイッチトランジスタＳＷＴｃ〜メインビット線ＭＢＬ２（／ＭＢＬ１）の電流経路にデータ書込電流±Ｉｗを流すことができる。
【０２２４】
したがって、実施の形態２の変形例４に従う構成においては、メインビット線ＭＢＬ１およびサブビット線ＳＢＬ１１のそれぞれを反対方向に流れるデータ書込電流±Ｉｗによって生じるデータ書込磁界が選択メモリセルに印加される。
【０２２５】
この場合には、メインビット線ＭＢＬ２（／ＭＢＬ１）およびサブビット線／ＳＢＬ１１のそれぞれを反対方向に流れるデータ書込電流±Ｉｗによって生じるデータ書込磁界が選択メモリセルに印加される。
【０２２６】
メモリブロックＭＢｄ１１に対応する２本のメインビット線ＭＢＬ１およびＭＢＬ２の電圧設定は、図１６に示したメモリブロックＭＢｃ１１と同様であるので、詳細な説明は繰り返さない。
【０２２７】
この結果、実施の形態２の変形例４に従うデータ書込時には、図１３に示したのと同様に、トンネル磁気抵抗素子１００ａ中の自由磁化層１０４において互いに強め合う方向に作用するデータ書込磁界が印加されることになる。
【０２２８】
したがって、実施の形態２の変形例３に従う構成によって享受される効果に加えて、より少ないデータ書込電流によってトンネル磁気抵抗素子中の自由磁化層に反転磁界強度を得ることができるので、データ書込電流の抑制による消費電力低減を図ることが可能となる。
【０２２９】
一方、データ読出時においては、選択メモリセルがサブビット線ＳＢＬ１１および／ＳＢＬ１１のいずれに対応するかに応じて、ブロック選択信号ＢＳ１ＡおよびＢＳ１Ｂのいずれか一方が選択的に活性化される。また、書込選択信号ＷＭＢ１ＡおよびＷＭＢ１Ｂの各々は、非活性化される。
【０２３０】
したがって、データ読出時において、電流スイッチトランジスタＳＷＴｃおよびＳＷＴｄの両方はターンオフされる。一方、電流スイッチトランジスタＳＷＴｅおよびＳＷＴｆは、選択メモリセルが奇数列／偶数列のいずれに属するかに応じて、選択的にターンオンされる。
【０２３１】
このような構成とすることにより、選択メモリセルが含まれるメモリブロックに対応する２本のメインビット線のうちの、選択メモリセルに対応する一方に対して、サブビット線ＳＢＬまたは／ＳＢＬを介して、選択メモリセルが電気的に結合される。
【０２３２】
一方、当該２本のメインビット線のうちの他方に対しては、ＭＴＪメモリセルは結合されないので、実施の形態２で説明したのと同様に、ダミーメモリセルＤＭＣを結合することによって、相補型のデータ読出を実行して、データ読出時の動作マージンを向上することができる。すなわち、図１７に示されるように、隣接する２本のメインビット線のそれぞれに対応して、ダミーワード線ＤＷＬ０によって選択されるダミーメモリセルと、ダミーワード線ＤＷＬ１によって選択されるダミーメモリセルとをそれぞれ配置することによって、相補型のデータ読出を実行できる。
【０２３３】
［実施の形態２の変形例５］
実施の形態２の変形例５においては、１本のメインビット線ＭＢＬを、複数個のメモリブロックの列によって共有する構成が示される。
【０２３４】
図１９は、実施の形態２の変形例５に従うメモリアレイ１０の構成を示すブロック図である。
【０２３５】
図１９には、２列分のメモリブロックによって、対をなす２本のメインビット線ＭＢＬを共有する構成が示される。したがって、４個のメモリセル列に対応して、２本のメインビット線ＭＢＬが配置されることになる。
【０２３６】
これに対応して、図１５に示したブロック選択信号ＢＳ１〜ＢＳｋは、対をなす２本のメインビット線に対応付けられる４個のメモリセル列に関する４：１の列選択結果を含んだ、ブロック選択信号ＢＳ１Ａ，ＢＳ１Ｂ，ＢＳ１Ｃ，ＢＳ１Ｄ〜ＢＳｋＡ，ＢＳｋＢ，ＢＳｋＣ，ＢＳｋＤに細分化される。
【０２３７】
同様に、データ書込時に活性化される書込選択信号についても、ＷＭＢ１Ａ，ＷＭＢ１Ｂ，ＷＭＢ１Ｃ，ＷＭＢ１Ｄ〜ＷＭＢｋＡ，ＷＭＢｋＢ，ＷＭＢｋＣ，ＷＭＢｋＤに細分化される。
【０２３８】
たとえば、メモリブロックＭＢｄ１２において、サブビット線ＳＢＬ１２に対応するメモリセルがデータ書込対象に選択された場合には、ブロック選択信号ＢＳ１Ｃおよび書込選択信号ＷＭＢ１Ｃが活性化される。これに対して、サブビット線／ＳＢＬ１１に対応するメモリセルがデータ読出対象に選択された場合には、ブロック選択信号ＢＳ１Ｄのみが活性化される。
【０２３９】
メモリブロックＭＢｄ１１〜ＭＢｄｋｍの構成については、図１８と同様であるので詳細な説明は繰返さない。ただし、電流スイッチトランジスタＳＷＴｃ，ＳＷＴｄ，ＳＷＴｅ，ＳＷＴｆのそれぞれのゲートに入力されるブロック選択信号および書込選択信号が、４：１の列選択結果を反映した、図１９に示されるブロック選択信号および書込選択信号に置換される点のみが異なる。
【０２４０】
このような構成とすることにより、メモリアレイ１０全体におけるメインビット線ＭＢＬの配置本数を、ｌ本（ｌ：ｌ＝ｈ／２＝ｍ／４で示される整数）にさらに抑制することができる。すなわち、メインビット線の配置本数は、メモリセル列の数の半分でよいことになる。この結果、メインビット線の配線ピッチおよび配線幅（すなわち断面積）を確保することができるので、電流密度を抑制して、エレクトロマイグレーション等の発生を回避してＭＲＡＭデバイスの動作安定性を向上することができる。
【０２４１】
［実施の形態３］
実施の形態３においては、実施の形態２で説明した階層ビット線構成を、実施の形態１で説明した２層ストレージノード構造以外のＭＴＪメモリセルに対しても適用する技術について説明する。
【０２４２】
図２０には、単層ストレージノード構造のＭＴＪメモリセルの構成が示される。
【０２４３】
図２０を参照して、単層ストレージノード構造のＭＴＪメモリセルＭＣｅは、トンネル磁気抵抗素子１００ｂと、アクセストランジスタＡＴＲとを含む。トンネル磁気抵抗素子１００ｂは、反強磁性体層１０１と、固定磁化層１０２と、自由磁化層１０３と、トンネルバリア１０５とを含む。すなわち、トンネル磁気抵抗素子１００ｂは図４８および図４９に示した従来の構成のトンネル磁気抵抗素子ＴＭＲと同様の構成を有し、ストレージノードに相当する自由磁化層は、単層で構成される。
【０２４４】
アクセストランジスタＡＴＲの構造は、図３に示したＭＴＪメモリセルＭＣａと同様であるので、詳細な説明は繰り返さない。アクセストランジスタＡＴＲは、バリアメタル１０８およびビアホール１１５を介して、トンネル磁気抵抗素子１００ｂと電気的に結合される。
【０２４５】
自由磁化層１０３は、列方向に延在して金属配線層に形成されるビット線ＢＬと電気的に結合される。さらに、別の金属配線層に行方向に延在して、ライトワード線ＷＷＬが配置される。ライトワード線ＷＷＬを流れるデータ書込電流Ｉｐと、ビット線ＢＬを流れるデータ書込電流±Ｉｗによってそれぞれ生じるデータ書込磁界の組合せに応じて、自由磁化層１０３の磁化方向を変化させるためのデータ書込磁界が発生される。
【０２４６】
図２１は、２層ストレージノード構造を有する従来のＭＴＪメモリセルの構成を示す構造図である。
【０２４７】
図２１を参照して、メモリセルＭＣｆは、トンネル磁気抵抗素子１００ｃと、アクセストランジスタＡＴＲとを含む。
【０２４８】
トンネル磁気抵抗素子１００ｃは、反強磁性体層１０１と、固定磁化層１０２と、自由磁化層１０３および１０４と、自由磁化層１０３および１０４の間に形成される非磁性の中間層１０７と、トンネルバリア１０５とを含む。
【０２４９】
すなわち、トンネル磁気抵抗素子１００ｃは、図５１に示した従来の技術に従うトンネル磁気抵抗素子と同様の構成を有している。
【０２５０】
アクセストランジスタＡＴＲの構造は、図３に示したＭＴＪメモリセルＭＣａと同様であるので、詳細な説明は繰り返さない。アクセストランジスタＡＴＲは、バリアメタル１０８およびビアホール１１５を介して、トンネル磁気抵抗素子１００ｃと電気的に結合される。
【０２５１】
メモリセルＭＣｆに対するデータ書込は、従来の技術の項において、図５２を用いて説明したのと同様に行なわれる。
【０２５２】
実施の形態３においては、図２０および図２１にそれぞれ示されるＭＴＪメモリセルＭＣｅまたはＭＣｆが配置されたメモリアレイにおいて、階層ビット線構成を適用する。以下、実施の形態３およびその変形例においては、各メモリブロックにＭＴＪメモリセルＭＣｅが配置される構成を例示するが、ＭＴＪメモリセルＭＣｅに代えて、ＭＴＪメモリセルＭＣｆを適用することも可能である。
【０２５３】
図２２は、実施の形態３に従うメモリブロックの構成を示す回路図である。
実施の形態３に従う構成においては、図１０に示したメモリアレイ１０の構成において、メモリブロックＭＢａ１１〜ＭＢａｋｍに代えて、メモリブロックＭＢｅ１１〜ＭＢｅｋｍが配置される。メモリブロックＭＢｅ１１〜ＭＢｅｋｍの各々は同様の構成を有するので、図２２にはメモリブロックＭＢｅ１１の構成が代表的に示される。以下においては、メモリブロックＭＢｅ１１〜ＭＢｅｋｍを総称して、単にメモリブロックＭＢｅとも称する。
【０２５４】
図２２を図１１と比較して、メモリブロックＭＢｅ１１においては、図１１に示されたメモリブロックＭＢａ１１の構成において、ＭＴＪメモリセルＭＣａが、ＭＴＪメモリセルＭＣｅによって置換されている。これらのＭＴＪメモリセルＭＣｆに対するデータ読出およびデータ書込は、図１１で説明したのと同様に実行される。
【０２５５】
なお、実施の形態３およびその変形例においても、各メモリブロック含まれるメモリセル行の数を３個とした構成例を示すが、本願発明の適用はこのような構成に限定されず、各メモリブロックに対応するメモリセル行の数は、任意の複数個とすることができる。
【０２５６】
このような構成とすることにより、従来の構成のＭＴＪメモリセルが配置されたメモリアレイに対しても、階層ビット線構成を適用して、実施の形態２と同様の効果を得ることができる。
【０２５７】
［実施の形態３の変形例１］
図２３は、実施の形態３の変形例１に従うメモリブロックの構成を示す回路図である。
【０２５８】
実施の形態３の変形例１に従う構成においては、図１０に示したメモリアレイ１０の構成において、メモリブロックＭＢａ１１〜ＭＢａｋｍに代えて、メモリブロックＭＢｆ１１〜ＭＢｆｋｍが配置される。メモリブロックＭＢｆ１１〜ＭＢｆｋｍの各々は同様の構成を有するので、図２３にはメモリブロックＭＢｆ１１の構成が代表的に示される。以下においては、メモリブロックＭＢｆ１１〜ＭＢｆｋｍを総称して、単にメモリブロックＭＢｆとも称する。
【０２５９】
図２３を参照して、実施の形態３の変形例１に従うメモリブロックＭＢｆ１１は、図１２に示したメモリブロックＭＢｂ１１と比較して、電流スイッチトランジスタＳＷＴａが、メインビット線ＭＢＬ１と、サブビット線／ＳＢＬ１１の読出／書込制御回路５０より遠い側の一端との間に電気的に結合される点と、電流スイッチトランジスタＳＷＴｂが、メインビット線／ＭＢＬ１と、サブビット線ＳＢＬ１１の一端（読出／書込制御回路５０より遠い側）側との間に電気的に結合される点とが異なる。さらに、メモリセルＭＣａに代えて、メモリセルＭＣｅが配置されている。
【０２６０】
このような構成とすることにより、データ書込時におけるデータ書込電流±Ｉｗは、短絡トランジスタＥＱＴ１１で折り返されて、メインビット線ＭＢＬ１とサブビット線ＳＢＬ１１とを同一方向を流れる。同様に、メインビット線／ＭＢＬ１とサブビット線／ＳＢＬ１１との間でも、データ書込電流±Ｉｗは、同一方向を流れる。
【０２６１】
図２４は、図２３に示されるメモリブロックにおけるデータ書込磁界の発生の様子を説明する概念図である。
【０２６２】
図２４（ａ）には、サブビット線ＳＢＬ（／ＳＢＬ）に正方向のデータ書込電流＋Ｉｗが流される場合が示される。この場合において、対応するメインビット線ＭＢＬ（／ＭＢＬ）においても、同方向のデータ書込電流が流される。したがって、これらのデータ書込電流によってそれぞれ生じるデータ書込磁界は、自由磁化層１０３において互いに強め合う。
【０２６３】
図２４（ｂ）においては、サブビット線ＳＢＬ（／ＳＢＬ）に負方向のデータ書込電流−Ｉｗが流される場合が示される。この場合にも、サブビット線ＳＢＬ（／ＳＢＬ）およびメインビット線ＭＢＬ（／ＭＢＬ）を流れるデータ書込電流によってそれぞれ生じるデータ書込磁界は、自由磁化層１０３において互いに強め合う。
【０２６４】
この結果、より小さいデータ書込電流によって、自由磁化層１０３における反転磁化強度を得ることができる。この結果、ＭＲＡＭデバイスの低消費電力化を図ることができる。また、データ書込時に選択メモリセル以外に対して発生する磁気ノイズも低減することができる。
【０２６５】
このような構成とすることにより、従来の構成のＭＴＪメモリセルに対しても、階層ビット線構成を適用して、データ読出の高速化および低消費電力化を図ることができる。
【０２６６】
また、図２１に示される従来の２層ストレージノード構造を有するＭＴＪメモリセルＭＣｆを適用する場合には、同一のデータ書込電流±Ｉｗによって生じるデータ書込磁界は、自由磁化層１０３において自由磁化層１０４よりも大きい。したがって、自由磁化層１０３および１０４の磁気モーメント（磁化しきい値）を同様に設計しても、自由磁化層１０３の磁化に追随させて、自由磁化層１０４を磁気することができる。ただし、図５１で説明したのと同様に、自由磁化層１０３の磁気モーメント（磁化しきい値）を自由磁化層１０４より大きく設計すれば、自由磁化層１０３および１０４の磁化、すなわちデータ書込動作をより確実に実行できる。
【０２６７】
［実施の形態３の変形例２］
図２５は、実施の形態３の変形例２に従うメモリブロックの構成を示す回路図である。
【０２６８】
実施の形態３の変形例２に従う構成においては、図１５に示したメモリアレイ１０の構成において、メモリブロックＭＢｃ１１〜ＭＢｃｋｍに代えて、メモリブロックＭＢｇ１１〜ＭＢｇｋｍが配置される。メモリブロックＭＢｇ１１〜ＭＢｇｋｍの各々は同様の構成を有するので、図１２にはメモリブロックＭＢｇ１１の構成が代表的に示される。以下においては、メモリブロックＭＢｇ１１〜ＭＢｇｋｍを総称して、単にメモリブロックＭＢｇとも称する。
【０２６９】
図２５を参照して、実施の形態３の変形例２に従うメモリブロックＭＢｇ１１は、図１６に示したメモリブロックＭＢｃ１１と同様の構成を有し、メモリセルＭＣａがメモリセルＭＣｆに置換されている。すなわち、サブビット線ＳＢＬ１１および／ＳＢＬ１１は、開放型ビット線構成に従って配置され、各メモリセル列において、各メモリセル行ごとにＭＴＪメモリセルＭＣｅが配置される。
【０２７０】
電流制御スイッチＳＷＴａ，ＳＷＴｂ，ＳＷＴｃ，ＳＷＴｄの接続関係およびオン・オフ条件は、図１６で説明したのと同様であるので詳細な説明は繰返さない。
【０２７１】
このような構成とすることにより、従来の構成のＭＴＪメモリセルを開放型ビット線構成に従って配置したメモリアレイにおいても、実施の形態２の変形例３と同様の効果を享受して、データ読出およびデータ書込を実行することができる。
【０２７２】
［実施の形態３の変形例３］
図２６は、実施の形態３の変形例３に従うメモリブロックの構成を示す回路図である。
【０２７３】
実施の形態３の変形例３に従う構成においては、図１５に示したメモリアレイ１０の構成において、メモリブロックＭＢｃ１１〜ＭＢｃｋｍに代えて、メモリブロックＭＢｈ１１〜ＭＢｈｋｍが配置される。メモリブロックＭＢｈ１１〜ＭＢｈｋｍの各々は同様の構成を有するので、図２６にはメモリブロックＭＢｈ１１の構成が代表的に示される。以下においては、メモリブロックＭＢｈ１１〜ＭＢｈｋｍを総称して、単にメモリブロックＭＢｈとも称する。
【０２７４】
図２６を参照して、実施の形態３の変形例３に従うメモリブロックＭＢｈ１１は、図２５に示したメモリブロックＭＢｇ１１と比較して、電流スイッチトランジスタＳＷＴａ，ＳＷＴｂに代えて、電流スイッチトランジスタＳＷＴｅ，ＳＷＴｆが配置される点で異なる。
【０２７５】
電流スイッチトランジスタＳＷＴｅは、メインビット線ＭＢＬ１と、サブビット線ＳＢＬ１１の読出／書込制御回路５０から近い側の一端との間に電気的に結合される。電流スイッチトランジスタＳＷＴｆは、メインビット線／ＭＢＬ１と、サブビット線／ＳＢＬ１１の一端（読出／書込制御回路５０から近い側）との間に電気的に結合される。電流スイッチトランジスタＳＷＴｅおよびＳＷＴｆのそれぞれのゲートには、ブロック選択信号ＢＳ１ＡおよびＢＳ１Ｂがそれぞれ入力される。
【０２７６】
このような構成とすることにより、電流スイッチトランジスタＳＷＴｃおよびＳＷＴｅをターンオンして、サブビット線ＳＢＬ１１に、メインビット線ＭＢＬ１と同方向のデータ書込電流±Ｉｗを流すことができる。反対に、電流スイッチトランジスタＳＷＴｄおよびＳＷＴｆとをターンオンすることによって、サブビット線／ＳＢＬ１１に、メインビット線ＭＢＬ２（／ＭＢＬ１）と同一方向のデータ書込電流±Ｉｗを流すことができる。
【０２７７】
一方、データ読出時においては、電流スイッチトランジスタＳＷＴｃおよびＳＷＴｄの両方ターンオフするとともに、電流スイッチトランジスタＳＷＴｅおよびＳＷＴｆのうちの選択メモリセルに対応する一方のみをターンオンさせる。これにより、図１８に示したメモリブロックＭＢｄ１１と同様に、対をなす２本のメインビット線のうちの選択メモリセルと電気的に結合されない一方をダミーメモリセルと結合させて、相補型のデータ読出を実行することができる。
【０２７８】
このように、実施の形態３に従う構成によれば、従来の構造のＭＴＪメモリセルが配置されたメモリアレイにおいても、階層ビット線構成を適用してデータ書込およびデータ読出を実行できる。特に、メインビット線およびサブビット線をそれぞれ流れるデータ書込電流によってそれぞれ生じるデータ書込磁界を、自由磁化層において互いに強め合うように発生させることができる。これにより、データ書込電流を低減することができるので、磁気ノイズの抑制および低消費電力化が図られる。
【０２７９】
［実施の形態４］
実施の形態４においては、実施の形態１に説明した２層ストレージノード構造のＭＴＪメモリセルの他の構成例について説明する。
【０２８０】
図２７は、実施の形態４に従う２層ストレージノード構成を有するＭＴＪメモリセルの構成を示す概念図である。
【０２８１】
図２７を参照して、実施の形態４に従うＭＴＪメモリセルＭＣｇは、トンネル磁気抵抗素子１００ｄとアクセストランジスタＡＴＲとを含む。トンネル磁気抵抗素子１００ｄは、反強磁性体層１０１、固定磁化層１０２、自由磁化層１０３，１０４、トンネルバリア１０５および中間層１０７を有する。
【０２８２】
実施の形態４に従う構成においては、中間層１０７は、行方向に延在するように配置されて、ライトワード線ＷＷＬを形成する。一方、ビット線ＢＬは、列方向に延在して、トンネル磁気抵抗素子１００ｄの上層または下層に位置する金属配線層に配置される。図２７においては、ビット線ＢＬは、トンネル磁気抵抗素子１００ｄの上層に配置される構造例が示される。
【０２８３】
アクセストランジスタＡＴＲは、トンネル磁気抵抗素子１００ｄとビット線ＢＬとの間に電気的に結合される。アクセストランジスタＡＴＲのゲートには、行方向に延在して配置されるライトワード線ＲＷＬが形成される。
【０２８４】
図２８は、ＭＴＪメモリセルＭＣｇにおけるデータ書込磁界の発生の様子を示す概念図である。図２８（ａ），（ｂ）は、図２７におけるＲ−Ｓ断面図に相当する。
【０２８５】
図２８（ａ）においては、ビット線ＢＬに正方向のデータ書込電流＋Ｉｗが流される場合が示され、図２８（ｂ）においては、ビット線ＢＬに負方向のデータ化個電流−Ｉｗが流される場合が示される。図２８（ａ）および（ｂ）の場合の両方において、中間層１０７（ライトワード線ＷＷＬ）を流れるデータ書込電流Ｉｐの向きは一定である。
【０２８６】
自由磁化層１０３および１０４における、磁化困難軸（ＨＡ）方向の磁化は、中間層１０７を流れるデータ書込電流Ｉｐによって実行される。このような構成とすることにより、自由磁化層１０３および１０４にて、磁化困難軸（ＨＡ）のデータ書込磁界の発生に必要なデータ書込電流量を抑制することができる。この結果、ＭＲＡＭデバイスの低消費電力および磁気ノイズの低減が実現される。
【０２８７】
自由磁化層１０３および１０４における磁化容易軸（ＥＡ）方向の磁界は、ビット線ＢＬを流れるデータ書込電流±Ｉｗによって行なわれる。
【０２８８】
トンネル磁気抵抗素子１００ｄにおいては、ビット線ＢＬを流れるデータ書込電流によって生じる磁化容易軸（ＥＡ）方向の磁界と中間層１０７（ライトワード線ＷＷＬ）を流れるデータ書込電流によって生じる磁化困難軸（ＨＡ）方向の磁界とが重畳されて、データ書込が実行される。すなわち、両者の磁界が重畳して印加されるメモリセルのみで磁化方向の反転を伴うデータ書込が実行されるように、自由磁化層１０３および１０４の材質や厚さを作り分けて、それぞれの磁気モーメント（磁化しきい値）に強弱をつける必要がある。
【０２８９】
図２９は、ＭＴＪメモリセルＭＣｇを行列状に配置したメモリアレイの構成を示すブロック図である。
【０２９０】
図２９を参照して、メモリアレイ１０は、ｎ行×ｍ列（ｎ，ｍ：自然数）に配列される、２層ストレージノード構造のＭＴＪメモリセルＭＣｇを含む。メモリセルＭＣｇは、アクセストランジスタＡＴＲおよびトンネル磁気抵抗素子１００ｄを含む。
【０２９１】
メモリセル行に対応して、リードワード線ＲＷＬ１〜ＲＷＬｎおよびライトワード線ＷＷＬ１〜ＷＷＬｎがそれぞれ設けられる。メモリセル列にそれぞれ対応して、ビット線ＢＬ１〜ＢＬｍがそれぞれ設けられる。
【０２９２】
ワード線電流制御回路４０は、メモリアレイ１０を挟んでワード線ドライバ３０と反対側の領域において、各ライトワード線ＷＷＬを接地電圧ＶＳＳと結合する。これにより、ワード線ドライバ３０によって選択的に電源電圧ＶＤＤと結合されたライトワード線に対して、一定方向のデータ書込電流Ｉｐを流すことができる。
【０２９３】
図２９には、第１行および第ｎ行と、第１、第（ｍ−１）列、および第ｍ列とに対応する、リードワード線ＲＷＬ１，ＲＷＬｎ、ライトワード線ＷＷＬ１，ＷＷＬｎ、ビット線ＢＬ１，ＢＬｍ−１，ＢＬｍおよびこれらに対応する一部のメモリセルが代表的に示される。
【０２９４】
データ読出時においては、中間層１０７、すなわちライトワード線ＷＷＬは、接地電圧ＶＳＳに固定される。さらに、選択メモリセルに対応するリードワード線ＲＷＬを選択的に活性化することによって、対応するビット線ＢＬと接地電圧ＶＳＳとの間に、トンネル磁気抵抗素子１００ｄを電気的に結合することができる。これにより、選択メモリセルと結合されたビット線ＢＬの電圧変化を検知することによって、選択メモリセルの記憶データを読出すことができる。
【０２９５】
中間層１０７は、自由磁化層１０３および１０４の間に、非磁性の導電体で形成される。中間層１０７の形状および電気特性は自由に定めることができる。実施の形態４に従う構成においては、中間層１０７を用いて、ライトワード線ＷＷＬが形成されるので、同一のメモリセル列に属するＭＴＪメモリセルの間で中間層１０７同士が電気的に結合されるように、中間層１０７は、列方向に延在してストライプ状に配置される。
【０２９６】
［実施の形態４の変形例１］
図３０は、実施の形態４の変形例１に従うメモリアレイ１０の構成を示す回路図である。
【０２９７】
図３０を参照して、実施の形態４の変形例１に従う構成においては、ライトワード線ＷＷＬは階層的に配置される。すなわち、メモリセル行のそれぞれに対応して、メインライトワード線ＭＷＷＬ１〜ＭＷＷＬｎがさらに配置される。以下においては、メインライトワード線ＭＷＷＬ１〜ＭＷＷＬｎを総称して、メインライトワード線ＭＷＷＬとも称する。
【０２９８】
実施の形態４に従うメモリセルＭＣｇにおいては、ライトワード線ＷＷＬはトンネル磁気抵抗素子１００ｄの中間層１０７を用いて形成されるので、その電気抵抗値は比較的高くなってしまう。メインライトワード線ＭＷＷＬ１〜ＭＷＷＬｎは、トンネル磁気抵抗素子１００ｄより上層の金属配線層を用いて形成される。
【０２９９】
各メモリセル行において、メインライトワード線とライトワード線の一端同士は、ワード線ドライバ３０と反対側の領域（ワード線電流制御回路４０）において、電気的に結合される。一方、各ライトワード線ＷＷＬ、すなわち中間層１０７は、ワード線ドライバ３０側の一端において、接地電圧ＶＳＳと電気的に結合されている。ワード線ドライバ３０は、行選択結果に応じて、データ書込時において選択メモリセルに対応するメインライトワード線ＭＷＷＬを電源電圧ＶＤＤと結合する。
【０３００】
このような構成とすることにより、選択メモリセルに対応するメモリセル行において、メインライトワード線ＭＷＷＬおよびライトワード線ＷＷＬに対して、互いに逆方向にデータ書込電流Ｉｐを流すことができる。この結果、メインライトワード線ＭＷＷＬを流れるデータ書込電流およびライトワード線ＷＷＬを流れるデータ書込電流によって、選択メモリセルの自由磁化層に発生する、磁化困難軸（ＨＡ）方向の磁界は互いに強め合う。したがって、データ書込電流Ｉｐをさらに抑制することが可能である。
【０３０１】
さらに、選択メモリセルに対応するメモリセル列において、対応するビット線ＢＬに書込データＤＩＮのデータレベルに応じた方向のデータ書込電流±Ｉｗを流すことによって、選択メモリセルに対するデータ書込を実行することができる。
【０３０２】
一方、データ読出時においては、メインライトワード線ＭＷＷＬおよびライトワード線ＷＷＬの各々を接地電圧ＶＳＳに設定し、かつ、選択メモリセルに対応するリードワード線ＲＷＬを活性化することによって、選択メモリセルのトンネル磁気抵抗素子１００ｄを、対応するビット線ＢＬと接地電圧ＶＳＳとの間に電気的に結合することができる。
【０３０３】
［実施の形態４の変形例２］
図３１は、実施の形態４の変形例２に従う階層ワード線構成を説明する概念図である。
【０３０４】
図３１を参照して、各メモリセル行にそれぞれ対して配置されるライトワード線ＷＷＬは、一定領域ごとに、サブライトワード線に分割される。たとえば、第１行に対応するライトワード線ＷＷＬ１は、ｋ本（ｋ：自然数）のサブライトワード線ＳＷＷＬ１１〜ＳＷＷＬ１ｋに分割して配置される。同様に、第ｎ行のメモリセル行においては、サブライトワード線ＳＷＷＬｎ１〜ＳＷＷＬｎｋが配置される。以下においては、サブライトワード線ＳＷＷＬ１１〜ＳＷＷＬｎｋを総称して、単にサブライトワード線ＳＷＷＬとも称する。サブワード選択信号ＳＷ１〜ＳＷｋは、サブライトワード線ＳＷＷＬが分割配置される領域に対応してそれぞれ定義される。
【０３０５】
このように、各メモリセル行において、メインライトワード線ＭＷＷＬおよびサブライトワード線ＳＷＷＬの階層ワード線構成が適用される。実施の形態４の変形例１と同様に、各サブライトワード線ＳＷＷＬは、トンネル磁気抵抗素子１００ｄの中間層１０７を用いて配置される。
【０３０６】
したがって、厚さが薄く、単位抵抗当たりの電気抵抗値が比較的高い中間層に形成されるサブライトワード線ＳＷＷＬを短配線化して、その電気抵抗値を低減できる。
【０３０７】
メインライトワード線ＭＷＷＬ１〜ＭＷＷＬｎのそれぞれは、ワード線ドライバ３０に配置されるメインワードドライバＭＷＤ１〜ＭＷＤｎによって、選択的に電源電圧ＶＤＤと結合することによって活性化される。また、サブライトワード線ＳＷＷＬ１１〜ＳＷＷＬｎｋにそれぞれ対応して、サブワードドライバＳＷＤ１１〜ＳＷＤｎｋが配置される。以下においては、サブワードドライバＳＷＤ１１〜ＳＷＤｎｋを総称して、サブワードドライバＳＷＤとも称する。
【０３０８】
サブワードドライバＳＷＤ１１〜ＳＷＤｎｋの各々は、対応するメインライトワード線ＭＷＷＬおよびサブワード選択信号ＳＷｉ（ｉ：１〜ｋの整数）に基づいて、両者が活性化された場合に、対応するサブライトワード線ＳＷＷＬの一端を電源電圧ＶＤＤと結合して、活性化する。
【０３０９】
たとえば、サブワードドライバＳＷＤは、対応するメインライトワード線ＭＷＷＬおよびサブライトワード線ＳＷＷＬの一端との間に接続されて、対応するサブワード選択信号ＳＷｉに応答してオン・オフするスイッチ素子によって構成できる。各サブライトワード線ＳＷＷＬのサブワードドライバＳＷＤと反対側の他端は、接地電圧ＶＳＳと結合される。
【０３１０】
サブワードドライバＳＷＤは、メインライトワード線ＭＷＷＬを流れるデータ書込電流Ｉｐと、サブライトワード線ＳＷＷＬを流れるデータ書込電流Ｉｐとによってそれぞれ生じるデータ書込磁界が、選択メモリセルの自由磁化層においてが互いに強め合うように考慮して配置される。
【０３１１】
すなわち、図３１に示す構成においては、サブワードドライバＳＷＤは、サブライトワード線ＳＷＷＬのメインワードドライバＭＷＤよりも遠い側の一端に対応して配置され、サブライトワード線ＳＷＷＬの他端（メインワードドライバＭＷＤに近い側）が接地電圧ＶＳＳと電気的に結合される。
【０３１２】
このような構成とすることにより、実施の形態４に従うＭＴＪメモリセルにおいて、磁化困難軸（ＨＡ）方向の必要磁界を発生するためのデータ書込電流Ｉｐを抑制することができる。また、メモリアレイ１０全体において行方向に延在させた中間層を用いてライトワード線を構成する場合と比較して、ライトワード線の電気抵抗値を低減することができるので、高速動作が可能である。
【０３１３】
［実施の形態４の変形例３］
図３２は、実施の形態４の変形例３に従う階層ワード線構成を説明する概念図である。
【０３１４】
図３２を参照して、実施の形態４の変形例３においては、ライトワード線ＷＷＬは、実施の形態４の変形例２と同様に、メインライトワード線ＭＷＷＬおよびサブライトワード線ＳＷＷＬで階層的に配置される。さらに、リードワード線ＲＷＬについても、ライトワード線と同様に、分割配置される。たとえば、第１行のメモリセル行に対応するリードワード線ＲＷＬ１は、サブライトワード線ＳＷＷＬ１１〜ＳＷＷＬ１ｋにそれぞれ対応するサブリードワード線ＳＲＷＬ１１〜ＳＲＷＬ１ｋに分割される。
【０３１５】
既に説明したように、リードワード線ＲＷＬは、アクセストランジスタＡＴＲのゲート電極層を用いて、ポリシリコン等の比較的高抵抗の材料によって形成される。したがって、各メモリセル行において、短配線化されたサブリードワード線ＳＲＷＬに分割配置することによって、各サブリードワード線ＳＲＷＬの電気抵抗値を低減することができる。
【０３１６】
さらに、サブリードワード線ＳＲＷＬ１１〜ＳＲＷＬ１ｋにそれぞれ対応するサブリードドライバＳＲＤ１１〜ＳＲＤ１ｋが配置される。以下においては、サブリードドライバＳＲＤ１１〜ＳＲＤ１ｋを総称して、サブリードドライバＳＲＤとも称する。サブリードドライバＳＲＤは、データ読出時において、対応するメインライトワード線ＭＷＷＬおよびサブリードワード線ＳＲＷＬの一端との間に接続されて、対応するサブワード選択信号ＳＷｉの活性化に応答してオンするスイッチ素子によって構成できる。
【０３１７】
メインワードドライバＭＷＤ１〜ＭＷＤｎの各々は、データ読出時およびデータ書込時の両方において、選択メモリセルに対応するメインライトワード線ＭＷＷＬを選択的に活性化する。
【０３１８】
このような構成とすることにより、データ書込時においては、図３１に示した構成と同様に、メインライトワード線ＭＷＷＬおよびサブライトワード線ＳＷＷＬの両方を用いてデータ書込電流Ｉｐを流して、データ書込磁界を発生することができる。したがって、データ書込時においては、図３１に示した実施の形態３の変形例に従う構成と同様の効果を強調することができる。
【０３１９】
さらに、データ読出時においては、対応するメインライトワード線ＭＷＷＬの活性化およびサブリードドライバＳＲＤのオンに応答して、選択メモリセルに対応するサブリードワード線ＳＲＷＬを活性化することができる。これにより、選択メモリセルに対するデータ読出を実行することができる。
【０３２０】
このように、サブリードワード線ＳＲＷＬを、金属配線であり電気抵抗値の小さいメインライトワード線ＭＷＷＬを介して活性化することにより、選択メモリセルに対応するサブリードワード線ＳＲＷＬを、高速に活性化することができる。すなわち、データ読出時におけるサブリードワード線ＳＲＷＬの信号伝搬時間を短縮して、データ読出動作を高速化することができる。
【０３２１】
［実施の形態５］
実施の形態１から４においては、２層の自由磁化層の間に設けられる中間層を行方向または列方向に延在して配置して、ライトワード線ＷＷＬまたはビット線ＢＬを形成する構成について説明した。実施の形態５においては、各メモリセルごとに中間層を独立に設けることにより、選択メモリセルに対応する中間層に対してのみデータ書込電流を供給可能な構成について説明する。
【０３２２】
図３３は、実施の形態５に従うメモリアレイの構成を示すブロック図である。
図３３を参照して、実施の形態５に従うＭＴＪメモリセルＭＣｐは、メモリアレイ１０全体において、ｎ行×ｍ列にわたって行列状に配置される。各ＭＴＪメモリセルＭＣｐは、トンネル磁気抵抗素子１００ａと、アクセス素子であるアクセストランジスタＡＴＲｒおよびＡＴＲｗとを有する。
【０３２３】
メモリセル行に対応して、リードワード線ＲＷＬ１〜ＲＷＬｎおよびライトワード線ＷＷＬ１〜ＷＷＬｎに加えて、ライトロウ選択線ＷＲＳＬ１〜ＷＲＳＬｎが配置される。以下においては、ライトロウ選択線ＷＲＳＬ１〜ＷＲＳＬｎを総称してライトロウ選択線ＷＲＳＬとも称する。
【０３２４】
また、各メモリセル列に対応して、ビット線ＢＬおよび／ＢＬが設けられる。したがって、メモリアレイ全体においては、リードワード線ＲＷＬ１〜ＲＷＬｎ、ライトワード線ＷＷＬ１〜ＷＷＬｎ、ライトロウ選択線ＷＲＳＬ１〜ＷＲＳＬｎおよびビット線ＢＬ１〜ＢＬｍ，／ＢＬ１〜／ＢＬｍが配置される。
【０３２５】
ライトロウ選択線ＷＲＳＬは、データ書込時において、選択行に対応してＨレベルに活性化される。したがって、ワード線ドライバ３０は、各ライトロウ選択線ＷＲＳＬを、対応するライトワード線ＷＷＬと同様のデコード結果に応じて駆動できる。ただし、選択行に対応するライトワード線ＷＷＬに対してデータ書込電流Ｉｐが流される一方で、ライトロウ選択線ＷＲＳＬは、対応するアクセストランジスタＡＴＲｗのゲート電圧を制御するために設けられるので、積極的に電流が流されることはない。
【０３２６】
各ＭＴＪメモリセルＭＣｐにおいて、トンネル磁気抵抗素子１００ａはビット線／ＢＬと電気的に結合される。また、アクセストランジスタＡＴＲｒおよびＡＴＲｗは、ビット線ＢＬおよびトンネル磁気抵抗素子１００ａの間に電気的に結合される。アクセストランジスタＡＴＲｒのゲート電圧は、対応するリードワード線ＲＷＬによって制御され、アクセストランジスタＡＴＲｗのゲート電圧は、対応するライトロウ選択線ＷＲＳＬによって制御される。
【０３２７】
図３４は、実施の形態５に従うＭＴＪメモリセルの構造を説明する概念図である。
【０３２８】
図３４を参照して、実施の形態５に従う構成においては、非磁性の導電体で形成される中間層１０７は、各ＭＴＪメモリセルＭＣｐごとに独立に設けられる。中間層１０７の一端は、ビット線／ＢＬと電気的に結合される。さらに、中間層１０７の他端は、アクセストランジスタＡＴＲｗを介してビット線ＢＬと電気的に結合される。すなわち、アクセストランジスタＡＴＲｗは、対応するビット線ＢＬおよび／ＢＬの間に中間層１０７と直列に接続されて、中間層１０７に対してデータ書込電流を選択的に流す機能を有する。
【０３２９】
トンネル磁気抵抗素子１００ａに対するデータ書込は、図４（ａ），（ｂ）で説明したのと同様に実行される。すなわち、中間層１０７の一端および他端の電圧を制御して、中間層１０７を流れるデータ書込電流の方向を、書込データに応じて＋Ｉｗまたは−Ｉｗとすることによって、自由磁化層１０３，１０４を書込データのレベルに応じて磁化することができる。
【０３３０】
反強磁性体層１０１とビット線ＢＬとの間には、アクセストランジスタＡＴＲｒが設けられる。アクセストランジスタＡＴＲｗおよびＡＴＲｒのゲートには、ライトロウ選択線ＷＲＳＬおよびリードワード線ＲＷＬがそれぞれ接続される。
【０３３１】
図３５は、実施の形態５に従うＭＴＪメモリセルＭＣｐに対するデータ読出およびデータ書込動作を説明する動作波形図である。
【０３３２】
図３５を参照して、データ読出時においては、ワード線ドライバ３０は、選択行に対応するリードワード線ＲＷＬを、ＬレベルからＨレベルへ活性化する。これにより、選択行に対応するアクセストランジスタＡＴＲｒは、ターンオンする。一方、各ライトロウ選択線ＷＲＳＬおよび各ライトワード線ＷＷＬの電圧はＬレベル（接地電圧ＶＳＳ）に維持されるので、アクセストランジスタＡＴＲｗの各々はターンオフされる。
【０３３３】
読出／書込制御回路５０および６０は、ビット線／ＢＬを接地電圧ＶＳＳと結合するとともに、ビット線ＢＬに対してセンス電流（データ読出電流）Ｉｓを供給する。したがって、ターンオンしたアクセストランジスタＡＴＲｒによって、センス電流Ｉｓの供給を受けるビット線ＢＬと接地電圧ＶＳＳとの間に、選択メモリセルのトンネル磁気抵抗素子１００ａを電気的に結合することができる。これにより、ビット線ＢＬには、選択されたＭＴＪメモリセルの記憶データに応じた電圧変化が生じる。したがって、ビット線ＢＬの電圧を検知することによって選択されたＭＴＪメモリセルからのデータ読出が可能である。
【０３３４】
データ書込時においては、選択行に対応するライトロウ選択線ＷＲＳＬおよびライトワード線ＷＷＬがワード線ドライバ３０によって、Ｈレベル（電源電圧ＶＣＣ）と結合される。これにより、選択行に対応するライトワード線ＷＷＬにはデータ書込電流Ｉｐが流される。また、選択行において、アクセストランジスタＡＴＲｗがオンする。
【０３３５】
一方、選択列に対応するビット線ＢＬおよび／ＢＬは、読出／書込制御回路５０，６０によって、電源電圧ＶＣＣおよび接地電圧ＶＳＳの一方ずつにそれぞれ設定される。たとえば、“１”の記憶データを書込むために、＋Ｉｗのデータ書込電流を流すためには、ビット線ＢＬが電源電圧ＶＣＣに設定される一方で、ビット線／ＢＬは接地電圧ＶＳＳに設定される。反対に、“０”の記憶データを書込むために中間層１０７に−Ｉｗの電流を流す場合には、ビット線／ＢＬが電源電圧ＶＣＣに設定され、ビット線ＢＬは接地電圧ＶＳＳに設定される。一方、非選択列に対応するビット線ＢＬおよび／ＢＬは、接地電圧ＶＳＳに設定される。
【０３３６】
これにより、選択メモリセルに対応する中間層１０７に対してのみデータ書込電流が流して、データ書込を実行することができる。すなわち、非選択メモリセルにおいては、選択メモリセルと同一のメモリセル列あるいは同一のメモリセル行に属する場合であっても、中間層１０７にデータ書込電流±Ｉｗは流されない。ビット線ＢＬおよび／ＢＬは、トンネル磁気抵抗素子からは離れて配置されているので、実施の形態６に従う構成においては、非選択メモリセルにおけるデータ誤書込の発生を防止することが可能となる。
【０３３７】
［実施の形態５の変形例１］
図３６は、実施の形態５の変形例１に従うメモリアレイの構成を示すブロック図である。
【０３３８】
図３６を参照して、実施の形態５の変形例１に従うＭＴＪメモリセルＭＣｑは、メモリアレイ１０全体において、ｎ行×ｍ列にわたって行列状に配置される。各ＭＴＪメモリセルＭＣｑは、ビット線ＢＬと結合されたトンネル磁気抵抗素子１００ａと、ビット線／ＢＬおよびトンネル磁気抵抗素子１００ａの間に設けられたアクセストランジスタＡＴＲｗと、トンネル磁気抵抗素子１００ａと接地電圧ＶＳＳの間に設けられたアクセストランジスタＡＴＲｒとを有する。アクセストランジスタＡＴＲｒのゲート電圧は対応するリードワード線ＲＷＬによって制御され、アクセストランジスタＡＴＲｗのゲート電圧は対応するライトロウ選択線ＷＲＳＬによって制御される。
【０３３９】
リードワード線ＲＷＬ、ライトワード線ＷＷＬ、ライトロウ選択線ＷＲＳＬおよびビット線ＢＬ，／ＢＬの配置は実施の形態６と同様であるので詳細な説明は繰返さない。
【０３４０】
図３７は、実施の形態５の変形例１に従うＭＴＪメモリセルの構造を説明する概念図である。
【０３４１】
図３７を参照して、実施の形態５の変形例１に従うＭＴＪメモリセルＭＣｑにおいては、ＭＴＪメモリセルごとに独立に設けられる中間層１０７の一端はビット線ＢＬと結合され、中間層１０７の他端は、アクセストランジスタＡＴＲｗを介してビット線／ＢＬと結合される。したがって、アクセストランジスタＡＴＲｗは、実施の形態５と同様に、対応するビット線ＢＬおよび／ＢＬの間に中間層１０７と直列に接続されて、中間層１０７に対してデータ書込電流を選択的に流す機能を有する。アクセストランジスタＡＴＲｒは、反強磁性体層１０１と接地電圧ＶＳＳとの間に設けられる。
【０３４２】
アクセストランジスタＡＴＲｗは、対応するライトロウ選択線ＷＲＳＬがＨレベル（電源電圧ＶＣＣ）に設定された場合にターンオンし、Ｌレベル（接地電圧ＶＳＳ）に設定された場合にターンオンする。同様に、アクセストランジスタＡＴＲｒは、対応するリードワード線ＲＷＬがＨレベル（電源電圧ＶＣＣ）に設定された場合にターンオンし、Ｌレベル（接地電圧ＶＳＳ）に設定された場合にターンオフする。
【０３４３】
実施の形態５の変形例１に従う構成における、データ読出時およびデータ書込時における、リードワード線ＲＷＬ、ライトワード線ＷＷＬ、ライトロウ選択線ＷＲＳＬおよびビット線ＢＬ，／ＢＬの動作波形は、図３５に示したのと同様である。すなわち、実施の形態５の変形例１に従う構成においても、リードワード線ＲＷＬ、ライトワード線ＷＷＬ、ライトロウ選択線ＷＲＳＬおよびビット線ＢＬ，／ＢＬの電圧および電流を実施の形態５と同様に制御して、データ読出およびデータ書込動作を実行することができる。これにより、実施の形態５と同様に、データ書込時において、選択メモリセルに対応する中間層１０７のみにデータ書込電流±Ｉｗが流されるので、非選択メモリセルにおいてデータ誤書込が発生することを防止できる。
【０３４４】
［実施の形態５の変形例２］
図３８は、実施の形態５の変形例２に従うメモリアレイの構成を示すブロック図である。
【０３４５】
図３８を参照して、実施の形態５の変形例２に従うＭＴＪメモリセルＭＣｒは、メモリアレイ１０全体においてｎ行×ｍ列に行列状に配置される。ＭＴＪメモリセルＭＣｒは、ビット線／ＢＬと結合されるトンネル磁気抵抗素子１００ａと、ビット線ＢＬとトンネル磁気抵抗素子１００ａとの間に電気的に結合されるアクセストランジスタＡＴＲｗと、リードワード線ＲＷＬからトンネル磁気抵抗素子１００ａに向かう方向を順方向として両者の間にアクセス素子として結合されるアクセスダイオードＡＤｒとを含む。
【０３４６】
リードワード線ＲＷＬ、ライトワード線ＷＷＬ、ライトロウ選択線ＷＲＳＬおよびビット線ＢＬ，／ＢＬの配置は実施の形態５と同様であるので詳細な説明は繰返さない。
【０３４７】
図３９は、実施の形態５の変形例２に従うＭＴＪメモリセルＭＣｒの構造を説明する概念図である。
【０３４８】
図３９を参照して、実施の形態５の変形例２に従うＭＴＪメモリセルＭＣｒは、図３４に示した実施の形態５に従うＭＴＪメモリセルＭＣｐと比較して、アクセストランジスタＡＴＲｒに代えて、アクセスダイオードＡＤｒを含む点で異なる。アクセスダイオードＡＤｒは、リードワード線ＲＷＬから反強磁性体層１０１に向かう方向を順方向として、両者の間に電気的に結合される。その他の部分の構成は、実施の形態５に従うＭＴＪメモリセルＭＣｐと同様であるので、詳細な説明は繰り返さない。
【０３４９】
図４０は、実施の形態５の変形例２に従うＭＴＪメモリセルＭＣｒに対するデータ読出およびデータ書込動作を説明する動作波形図である。
【０３５０】
図４０を参照して、データ読出時においては、ワード線ドライバ３０は、選択行に対応するリードワード線ＲＷＬを、ＬレベルからＨレベル（電源電圧ＶＣＣ）へ活性化する。また、読出／書込制御回路５０および６０は、ビット線／ＢＬを接地電圧ＶＳＳと接続して、負方向のセンス電流（データ読出電流）−Ｉｓを供給する。これにより、選択行に対応するアクセスダイオードＡＤｒは、順バイアスされてオンする。
【０３５１】
一方、各ライトロウ選択線ＷＲＳＬおよび各ライトワード線ＷＷＬの電圧はＬレベル（接地電圧ＶＳＳ）に維持されるので、アクセストランジスタＡＴＲｗの各々はターンオフされる。また、読出／書込制御回路５０および６０は、ビット線ＢＬを接地電圧ＶＳＳに設定する。
【０３５２】
したがって、ターンオンしたアクセスダイオードＡＤｒによって、選択メモリセルのトンネル磁気抵抗素子１００ａにセンス電流を流すことができる。これにより、ビット線ＢＬの電圧を検知することによって選択されたＭＴＪメモリセルからのデータ読出が可能である。
【０３５３】
これに対して、非選択行に対応するリードワード線ＲＷＬは、Ｌレベル（接地電圧ＶＳＳ）に維持されるので、対応するアクセスダイオードＡＤｒは、順バイアスされることなくオフ状態を維持する。
【０３５４】
データ書込時における動作波形は、図３５に示したのと同様であるので、詳細な説明は繰り返さない。すなわち、実施の形態５の変形例２に従う構成においても、データ書込時において、選択メモリセルに対応する中間層に対してのみデータ書込電流が流される。したがって、実施の形態５およびその変形例１と同様に、非選択メモリセルにおけるデータ誤書込の発生を防止できる。さらに、アクセストランジスタに代えて、ダイオードをアクセス素子として用いているので、ＭＴＪメモリセルを小型化することが可能となる。
【０３５５】
［実施の形態５の変形例３］
図４１は、実施の形態５の変形例３に従うメモリアレイの構成を示すブロック図である。
【０３５６】
図４１を参照して、実施の形態５の変形例３に従うＭＴＪメモリセルＭＣｓは、メモリアレイ１０全体においてｎ行×ｍ列に行列状に配置される。ＭＴＪメモリセルＭＣｓは、ビット線ＢＬと結合されるトンネル磁気抵抗素子１００ａと、ビット線／ＢＬとトンネル磁気抵抗素子１００ａとの間に電気的に結合されるアクセストランジスタＡＴＲｗと、リードワード線ＲＷＬからトンネル磁気抵抗素子１００ａに向かう方向を順方向として両者の間にアクセス素子として結合されるアクセスダイオードＡＤｒとを含む。リードワード線ＲＷＬ、ライトワード線ＷＷＬ、ライトロウ選択線ＷＲＳＬおよびビット線ＢＬ，／ＢＬの配置は実施の形態６と同様であるので詳細な説明は繰返さない。
【０３５７】
図４２は、実施の形態５の変形例３に従うＭＴＪメモリセルの構造を説明する概念図である。
【０３５８】
図４２を参照して、実施の形態５の変形例３に従うＭＴＪメモリセルＭＣｓは、図３９に示した実施の形態５に従うＭＴＪメモリセルＭＣｒと比較して、アクセストランジスタＡＴＲｗが中間層１０７とビット線／ＢＬとの間に設けられる点で異なる。中間層１０７は、ビット線ＢＬと電気的に結合される。その他の部分の構成は、実施の形態５の変形例２に従うＭＴＪメモリセルＭＣｒと同様であるので、詳細な説明は繰り返さない。
【０３５９】
図４３は、実施の形態５の変形例３に従うＭＴＪメモリセルに対するデータ読出およびデータ書込動作を説明する動作波形図である。
【０３６０】
図４３を参照して、実施の形態５の変形例３に従うデータ書込およびデータ読出動作においては、図４０に示した実施の形態５の変形例２に従うデータ書込動作およびデータ読出動作の場合と比較して、ビット線ＢＬおよび／ＢＬの電圧設定が入れ換えられ点で異なる。その他の点については、実施の形態５の変形例２と同様であるので詳細な説明は繰返さない。
【０３６１】
このように、実施の形態５の変形例３に従う構成においても、実施の形態５の変形例２に従う構成と同様に、ダイオードをアクセス素子として用いているので、ＭＴＪメモリセルを小型化することが可能となる。
【０３６２】
［実施の形態６］
実施の形態６においては、書込まれる記憶データのレベルに依存することなく、各ＭＴＪメモリセルにおける磁化特性を対称とすることが可能な構成例について説明する。
【０３６３】
以下の説明で明らかとなるように、実施の形態６に従う構成は、実施の形態１から５で説明したトンネル磁気抵抗素子１００ａ、１００ｂおよび１００ｃのいずれに対しても適用することができる。したがって、実施の形態６においては、これらのトンネル磁気抵抗素子を総称して、単にトンネル磁気抵抗素子１００と表記することとする。また、それぞれのタイプのトンネル磁気抵抗素子中の自由磁化層についても、自由磁化層ＶＬと総称する。
【０３６４】
図４４は、実施の形態６に従うデータ書込磁界の方向を示す概念図である。
図４４を参照して、データ書込時においては、トンネル磁気抵抗素子１００に対して、ビット線ＢＬを流れるデータ書込電流±Ｉｗによって生じるデータ書込磁界Ｈ（ＢＬ）と、ライトワード線ＷＷＬを流れるデータ書込電流Ｉｐによって生じるデータ書込磁界Ｈ（ＷＷＬ）とが印加される。また、トンネル磁気抵抗素子１００中の自由磁化層ＶＬにおいては、静磁性結合に起因する固定磁化層との間の結合磁界ΔＨｐが、磁界容易軸（ＥＡ）に沿った方向に作用している。
【０３６５】
データ書込磁界Ｈ（ＢＬ）は、自由磁化層ＶＬの磁化容易軸（ＥＡ）方向に沿った成分を主に含み、データ書込磁界Ｈ（ＷＷＬ）は、自由磁化層ＶＬの磁化困難軸（ＨＡ）方向に沿った成分を主に含む。すなわち、データ書込磁界Ｈ（ＢＬ）は、自由磁化層ＶＬを磁化容易軸（ＥＡ）方向に磁化するために印加され、データ書込磁界Ｈ（ＷＷＬ）は、自由磁化層ＶＬを磁化困難軸（ＨＡ）方向に磁化するために印加される。
【０３６６】
実施の形態６に従う構成においては、データ書込磁界Ｈ（ＷＷＬ）は、自由磁化層ＶＬの磁化困難軸（ＨＡ）と完全に平行に印加されるのではではなく、磁化困難軸ＨＡとの間に所定角度αを成すように印加される。これにより、データ書込磁界Ｈ（ＷＷＬ）は、磁化容易軸方向の成分ＨＷＷＬ（ｅ）と、磁化困難軸方向の成分ＨＷＷＬ（ｈ）とに分解される。
【０３６７】
ここで、それぞれの成分は下式（１），（２）のように示される。
ＨＷＷＬ（ｅ）＝Ｈ（ＷＷＬ）・ｓｉｎα…（１）
ＨＷＷＬ（ｈ）＝Ｈ（ＷＷＬ）・ｃｏｓα…（２）
さらに、所定角度αは、下式（３）を満たすように設定される。
【０３６８】
Ｈ（ＷＷＬ）・ｓｉｎα＋ΔＨｐ＝０…（３）
これにより、Ｈ（ＷＷＬ）の磁化容易軸（ＥＡ）方向に沿った成分によって、一様な結合磁界ΔＨｐが相殺される。言い換えれば、データ書込磁界Ｈ（ＷＷＬ）は、結合磁界ΔＨｐを打ち消す方向の成分を有している。
【０３６９】
一方、実施の形態６に従う構成においては、データ書込磁界Ｈ（ＢＬ）は、磁化容易軸（ＥＡ）に沿って、書込データのレベルに応じた方向に印加される。
この結果、データ書込磁界Ｈ（ＢＬ）のみが作用する形で、磁化容易軸方向に沿った磁化を行なうことができる。
【０３７０】
このような構成とすることにより、磁化容易軸（ＥＡ）に沿った方向の磁化特性を、書込データのレベル、すなわちデータ書込電流±Ｉｗの方向に依存せず対称なものとすることができる。この結果、データ書込に必要なデータ書込電流±Ｉｗを抑制することが可能となる。この結果、ＭＲＡＭデバイスにおける消費電力の削減およびビット線ＢＬの電流密度低下による動作信頼性の向上といった効果が得られる。
【０３７１】
なお、上述した所定角度αについては、さらに磁化困難軸ＨＡ方向に沿った磁化を行なうために、下式（４）を満足する必要がある。
【０３７２】
Ｈ（ＷＷＬ）・ｃｏｓα＞ＨＳＷｈ…（４）
ここでＨＳＷｈは、磁化困難軸ＨＡ方向に沿った磁化特性における磁化しきい値を示し、ＨＳＷｈは、図５１に示したアステロイド特性線の縦軸の値に相当する。
【０３７３】
図４５は、実施の形態６に従うトンネル磁気抵抗素子の配置を示す概念図である。
【０３７４】
図４５を参照して、図４４に示した各磁界の関係を実現するために、ビット線ＢＬは、自由磁化層ＶＬの磁化容易軸（ＥＡ）と直交する方向に延在して配置される。トンネル磁気抵抗素子１００（自由磁化層ＶＬ）が長方形形状を有する場合には、磁化容易軸（ＥＡ）は、長辺方向に相当する。
【０３７５】
これに対して、ライトワード線ＷＷＬは、磁化容易軸（ＥＡ）と所定角度αを成す方向に延在して配置される。すなわち、ライトワード線ＷＬＬおよびビット線ＢＬは互いに直交して設けられるのではなく、（９０−α）度の角度を成すように配置される。
【０３７６】
トンネル磁気抵抗素子１００のうちの少なくとも自由磁化層ＶＬ、ならびに、ライトワード線ＷＷＬおよびビット線ＢＬの金属配線層について、その形成パターンやＣＭＰ（化学的機械的研磨）等による研磨パターンを適切に設計することによって、図４６に示した配置を実現できる。このような配置とすることにより、図４５に示した実施の形態６に従うデータ書込磁界を、ＭＴＪメモリセルに印加することが可能である。
【０３７７】
［実施の形態６の変形例］
実施の形態６の変形例においては、ビット線ＢＬとライトワード線ＷＷＬとを互いに直交する方向に配置する構成の下で、実施の形態６と同様の効果を得ることが可能な構成について説明する。
【０３７８】
図４６は、実施の形態６の変形例に従うデータ書込磁界の方向を示す概念図である
図４６を参照して、実施の形態６の変形例に従う構成においては、データ書込磁界Ｈ（ＢＬ）は、自由磁化層ＶＬの磁化容易軸（ＥＡ）方向と所定角度αを成すように、トンネル磁気抵抗素子１００は配置される。また、データ書込磁界Ｈ（ＷＷＬ）と、Ｈ（ＢＬ）とは互いに直交する方向に印加される。すなわち、ビット線ＢＬおよびライトワード線ＷＷＬは直交に配置されている。したがって、データ書込磁界Ｈ（ＷＷＬ）は、実施の形態６に従う構成と同様に、自由磁化層ＶＬの磁化困難軸（ＨＡ）との間で所定角度αを成している。同様に、データ書込磁界Ｈ（ＢＬ）は、書込データのレベルに応じて互いに反対方向に設定される。
【０３７９】
したがって、トンネル磁気抵抗素子１００（自由磁化層）において磁化容易軸（ＥＡ）方向に印加される磁界Ｈ（ｅ）は、下式（５）で示される。
【０３８０】
Ｈ（ｅ）＝Ｈ（ＷＷＬ）・ｓｉｎα±Ｈ（ＢＬ）・ｃｏｓα＋ΔＨｐ…（５）
さらに、実施の形態６に従う構成と同様に、（３）式を満たすように所定角度αを設定すれば、実施の形態６と同様の効果を得ることができる。
【０３８１】
同様に、トンネル磁気抵抗素子１００（自由磁化層）における磁化困難軸ＨＡ方向の磁界Ｈ（ｈ）は、下式（６）で示される。
【０３８２】
Ｈ（ｈ）＝Ｈ（ＷＷＬ）・ｃｏｓα±Ｈ（ＢＬ）・ｓｉｎα…（６）
この際に、書込対象となるＭＴＪメモリセル中の自由磁化層ＶＬの磁化方向を更新するために、下式（７）および（８）を満足する必要がある。
【０３８３】
｜±Ｈ（ＢＬ）・ｃｏｓα｜＞ＨＳＷｅ…（７）
｜Ｈ（ＷＷＬ）・ｃｏｓα±Ｈ（ＢＬ）・ｓｉｎα｜＞ＨＳＷｈ…（８）
なお、ＨＳＷｈおよびＨＳＷｅは、磁化困難軸および磁化容易軸方向にそれぞれ沿った磁化を行なうためのしきい値であり、図５１に示したアステロイド特性線の縦軸および横軸の値にそれぞれ相当する。
【０３８４】
このような関係式が満たされるように、所定角度αおよびデータ書込磁界Ｈ（ＷＷＬ），Ｈ（ＢＬ）をそれぞれ設定すればよい。なお、実施の形態６の変形例に従う構成においては、（８）式から理解されるように、所定角度αが０度である通常の構成と比較して、磁化容易軸（ＥＡ）方向に沿った磁化特性を対称にするために、Ｈ（ＷＷＬ）をより大きく設定する必要が生じる。すなわち、ライトワード線ＷＷＬを流れるデータ書込電流Ｉｐを大きく設定する必要がある。
【０３８５】
したがって、このような構成は、選択メモリセルに対して記憶データを書込むために必要なデータ書込電流Ｉｐおよび±Ｉｗについて、Ｉｐ＜｜±Ｉｗ｜となるケースに電流消費を抑制することができる。たとえば、１回のデータ書込動作時において、１つの選択行に対応して、複数のメモリセル列に対応してデータ書込を並列に実行する構成が、このようなケースに該当する。
【０３８６】
代表的には、高速かつ低消費電力でデータを処理するために、プロセッサなどのロジックと同一の半導体チップに集積されたシステムＬＳＩ（大規模集積回路）に適用されて、他の回路との間で多ビットかつ並列にデータ授受を行なうことが要求されるＭＲＡＭデバイスに対して、上述した構成に従うデータ書込が効果的である。
【０３８７】
図４７は、実施の形態６の変形例に従うトンネル磁気抵抗素子の配置を示す概念図である。
【０３８８】
図４７を参照して、図４６に示した各磁界の関係を実現するために、ライトワード線ＷＷＬは、トンネル磁気抵抗素子１００（自由磁化層）の磁化容易軸（ＥＡ）と所定角度αを成す方向に延在して配置される。トンネル磁気抵抗素子１００が長方形形状を有する場合には、ライトワード線ＷＷＬは、トンネル磁気抵抗素子１００の長辺方向と所定角度αを成すように配置される。さらに、ビット線ＢＬおよびライトワード線ＷＷＬは、互いに直交する方向に延在して配置される。
【０３８９】
このような配置についても、磁性体層や金属配線層の形成パターンや研磨パターンを適切に設計することによって実現できる。このような配置とすることにより、図４６に示した実施の形態６の変形例に従うデータ書込磁界を、ＭＴＪメモリセルに印加することが可能である。
【０３９０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０３９１】
【発明の効果】
請求項１記載の薄膜磁性体記憶装置は、自由磁化層である第２および第３の磁化層に挟まれた中間層を流れるデータ書込電流によって、２つの自由磁化層をループ状に効率的に磁化することができる。また、一方の自由磁化層の磁化によって生じた磁束は、もう一方の自由磁化層を磁化するための磁束として、互いに作用する。この結果、自由磁化層の磁化方向の書換えに必要なデータ書込電流を小さくすることができるので、メモリセルサイズの縮小と、消費電力削減および磁気ノイズの抑制とを両立することができる。さらに、中間層を用いて、データ書込電流およびデータ読出電流を効率的に供給できる。
【０３９５】
請求項２記載の薄膜磁性体記憶装置は、請求項１記載の薄膜磁性体記憶装置が奏する効果に加えて、中間層を用いて、データ読出電流の供給線を形成できる。
【０３９６】
請求項３記載の薄膜磁性体記憶装置は、請求項１記載の薄膜磁性体記憶装置が奏する効果に加えて、リードビット線に相当する読出データ線の電圧を検知してデータ読出を実行できる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【図２】 図１に示されるメモリアレイの構成例を示す概念図である。
【図３】 図２に示される２層ストレージノード構造を有するＭＴＪメモリセルの構成例を示す概念図である。
【図４】 データ書込時における自由磁化層の磁化方向を説明する概念図である。
【図５】 ２層ストレージノード構造を有するＭＴＪメモリセルの他の構成例を示す概念図である。
【図６】 メモリアレイ１０の他の構成例を示すブロック図である。
【図７】 メモリアレイ１０のさらに他の構成例を示すブロック図である。
【図８】 図７に示されるメモリセルの構成を示す構造図である。
【図９】 ２層ストレージノード構造を有するＭＴＪメモリセルのさらに他の構成を示す構造図である。
【図１０】 実施の形態２に従うメモリアレイの構成を示す概略図である。
【図１１】 図１０に示されたメモリブロックＭＢａの構成を示す回路図である。
【図１２】 実施の形態２の変形例１に従うメモリブロックＭＢｂの構成を示す回路図である。
【図１３】 実施の形態２の変形例１に従うメモリブロックにおけるデータ書込磁界の発生の様子を説明する概念図である。
【図１４】 実施の形態２の変形例２に従うメモリアレイの構成を示す概略図である。
【図１５】 実施の形態２の変形例３に従うメモリアレイの構成を示す概略図である。
【図１６】 図１５に示されるメモリブロックＭＢｂの構成を説明する回路図である。
【図１７】 実施の形態２の変形例４に従うメモリアレイの構成を示すブロック図である。
【図１８】 図１７に示されるメモリブロックＭＢｄの構成を説明する回路図である。
【図１９】 実施の形態２の変形例５に従うメモリアレイ１０の構成を示すブロック図である。
【図２０】 単層ストレージノード構造のＭＴＪメモリセルの構成が示される。
【図２１】 ２層ストレージノード構造を有する従来のＭＴＪメモリセルの構成を示す構造図である。
【図２２】 実施の形態３に従うメモリブロックＭＢｅの構成を示す回路図である。
【図２３】 実施の形態３の変形例１に従うメモリブロックＭＢｆの構成を示す回路図である。
【図２４】 実施の形態３の変形例１に従うメモリブロックにおけるデータ書込磁界の発生の様子を説明する概念図である。
【図２５】 実施の形態３の変形例２に従うメモリブロックＭＢｇの構成を示す回路図である。
【図２６】 実施の形態３の変形例３に従うメモリブロックＭＢｈの構成を示す回路図である。
【図２７】 実施の形態４に従う２層ストレージ構成を有するＭＴＪメモリセルの構成を示す概念図である。
【図２８】 図２７に示すＭＴＪメモリセルにおけるデータ書込磁界の発生の様子を示す概念図である。
【図２９】 図２７に示されるＭＴＪメモリセルを行列状に配置したメモリアレイの構成を示すブロック図である。
【図３０】 実施の形態４の変形例１に従うメモリアレイの構成を示す回路図である。
【図３１】 実施の形態４の変形例２に従う階層ワード線構成を説明する概念図である。
【図３２】 実施の形態４の変形例３に従う階層ワード線構成を説明する概念図である。
【図３３】 実施の形態５に従うメモリアレイの構成を示すブロック図である。
【図３４】 実施の形態５に従うＭＴＪメモリセルの構造を説明する概念図である。
【図３５】 実施の形態５に従うＭＴＪメモリセルに対するデータ読出およびデータ書込動作を説明する動作波形図である。
【図３６】 実施の形態５の変形例１に従うメモリアレイの構成を示すブロック図である。
【図３７】 実施の形態５の変形例１に従うＭＴＪメモリセルの構造を説明する概念図である。
【図３８】 実施の形態５の変形例２に従うメモリアレイの構成を示すブロック図である。
【図３９】 実施の形態５の変形例２に従うＭＴＪメモリセルの構造を説明する概念図である。
【図４０】 実施の形態５の変形例２に従うＭＴＪメモリセルに対するデータ読出およびデータ書込動作を説明する動作波形図である。
【図４１】 実施の形態５の変形例３に従うメモリアレイの構成を示すブロック図である。
【図４２】 実施の形態５の変形例３に従うＭＴＪメモリセルの構造を説明する概念図である。
【図４３】 実施の形態５の変形例３に従うＭＴＪメモリセルに対するデータ読出およびデータ書込動作を説明する動作波形図である。
【図４４】 実施の形態６に従うデータ書込磁界の方向を示す概念図である。
【図４５】 実施の形態６に従うトンネル磁気抵抗素子の配置を示す概念図である。
【図４６】 実施の形態６の変形例に従うデータ書込磁界の方向を示す概念図である。
【図４７】 実施の形態６の変形例に従うトンネル磁気抵抗素子の配置を示す概念図である。
【図４８】 ＭＴＪメモリセルの構成およびデータ読出動作を示す概念図である。
【図４９】 ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【図５０】 ＭＴＪメモリセルに対するデータ書込時におけるデータ書込電流の方向と磁化方向との関係を説明する概念図である。
【図５１】 ２層の自由磁化層で構成される従来のトンネル磁気抵抗素子の構成を示す断面図である。
【図５２】 図５１に示すトンネル磁気抵抗素子における磁化を説明するためのヒステリシス図である。
【図５３】 単層ストレージノード構造のＭＴＪメモリセルにおける磁化特性の不均一性を説明する概念図である。
【図５４】 図５３に示した自由磁化層における磁化特性を説明するためのヒステリシス図である。
【図５５】 ２層ストレージノード構造のＭＴＪメモリセルにおける磁化特性の不均一性を説明する概念図である。
【図５６】 図５５に示した自由磁化層における磁化特性を説明するためのヒステリシス図である。
【符号の説明】
１０ メモリアレイ、２０ 行デコーダ、２５ 列デコーダ、３０ ワード線ドライバ、４０ ワード線電流制御回路、５０，６０ 読出／書込制御回路、５１Ｗ データ書込回路、５１Ｒ データ読出回路、１００ａ，１００ｂ，１００ｃ，１００ｄ トンネル磁気抵抗素子、１０１ 反強磁性体層、１０２ 固定磁化層、１０３，１０４ 自由磁気層、１０５ トンネルバリア、１０７ 中間層、１０８ バリアメタル、ＡＤｒ アクセスダイオード、ＡＴＲ，ＡＴＲｗ，ＡＴＲｒ アクセストランジスタ、ＢＬ，／ＢＬ ビット線、ＤＢ，／ＤＢ データバス、ＤＭＣ ダミーメモリセル、ＥＱＴ 短絡トランジスタ、Ｉｓ センス電流、±Ｉｗ，Ｉｐ データ書込電流、ＭＢａ，ＭＢｂ，ＭＢｃ，ＭＢｄ，ＭＢｅ，ＭＢｆ，ＭＢｇ メモリブロック、ＭＣａ，ＭＣｂ，ＭＣｄ，ＭＣｅ，ＭＣｆ，ＭＣｇ，ＭＣｐ，ＭＣｑ，ＭＣｒ，ＭＣｓ ＭＴＪメモリセル、ＭＢＬ，／ＭＢＬ メインビット線、ＭＷＤ メインワードドライバ、ＭＷＷＬ メインライトワード線、ＲＢＬ リードビット線、ＳＢＬ，／ＳＢＬ サブビット線、ＳＲＤ サブリードドライバ、ＳＲＷＬ サブリードワード線、ＳＷＤ サブワードドライバ、ＳＷＴａ，ＳＷＴｂ，ＳＷＴｃ，ＳＷＴｄ，ＳＷＴｅ，ＳＷＴｆ 電流スイッチトランジスタ、ＳＷＷＬ サブライトワード線、ＷＲＳＬ ライトロウ選択線。

Claims (3)

1. 行列状に配置され、各々がデータ記憶を実行する複数のメモリセルを備え、
   各前記メモリセルは、
   記憶データに応じて電気抵抗値が変化する磁気記憶部と、
   導通時において、前記磁気記憶部にデータ読出電流を通過させるための読出アクセス素子とを含み、
   前記磁気記憶部は、
   固定された磁化方向を有する第１の磁性体層と、
   印加されるデータ書込磁界に応じて、互いに逆方向に磁化される第２および第３の磁性体層と、
   前記第２および第３の磁性体層の間に形成される非磁性かつ導電性の中間層と、
   前記第２および第３の磁性体層の一方と、前記第１の磁性体層との間に形成される絶縁層とを有し、
   前記中間層は、前記複数のメモリセルのメモリセル列に対応して、前記メモリセル列に沿った帯状の平面形状を有するように形成され、
   データ書込時において、前記データ書込磁界の少なくとも一部は、前記中間層を前記帯状の延在方向に流れる第１のデータ書込電流によって発生され、
   データ読出時において、帯状に延在した前記中間層を前記データ読出電流の電流経路に含むように前記磁気記憶部に前記データ読出電流を通過させる、薄膜磁性体記憶装置。
2. 前記データ読出時において、読出対象に選択されたメモリセルの前記読出アクセス素子は、前記磁気記憶部を固定電圧と電気的に結合し、
   前記データ読出電流は、前記中間層を介して前記磁気記憶部に流される、請求項１記載の薄膜磁性体記憶装置。
3. 前記データ読出時において前記データ読出電流を流すための、前記中間層とは異なる層に形成される読出データ線をさらに備え、
   前記データ読出時において、読出対象に選択されたメモリセルの前記読出アクセス素子は、前記磁気記憶部を前記読出データ線と電気的に結合し、
   前記中間層は、前記データ読出時において、固定電圧に設定される、請求項１記載の薄膜磁性体記憶装置。

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