JP3194368B2 - 半導体記憶装置及びその駆動方法 - Google Patents

半導体記憶装置及びその駆動方法

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    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4065—Low level details of refresh operations

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に半導体記憶装置に於けるメモリセルの再書き込
み処理操作、および、メモリセルの不良救済処理操作に
関するものである。
【０００２】
【従来の技術】半導体記憶装置に於て、欠陥を有するメ
モリセルが検出された場合に、当該メモリセルの代わり
に適宜の冗長メモリセルを効率的に選択して、当該メモ
リセルに記憶させるべき情報を冗長メモリセルに記憶さ
せる事によって、上記の欠陥を回避し、半導体記憶装置
の歩留りを向上させる技術に関しては、多くの提案がこ
れまでになされて来ている。
【０００３】例えば、特開平３−１０４０９６号公報に
は、複数出力ビットが同時にフェイルする事を回避し、
冗長時のビット救済効果を高め、半導体記憶装置の信頼
性を向上させる目的で、複数のセルアレイ列と複数のセ
ンスアンプ列、複数のセルアレイ列に対応して設けられ
た行選択回路、複数のセンスアンプ列に共用される列選
択回路からなるｍビット入出力構成の半導体記憶装置に
於て、該センスアンプ列及びセルアレイ列をそれぞれｍ
個のグループに分割してそれぞれのグループに冗長用の
センスアンプ及び冗長用のセルアレイを配置すると同時
に該列選択回路もｍ個のグループに分割して各グループ
毎に冗長用の列選択部を設けた半導体記憶装置が示され
ている。
【０００４】又、特開平５−２５８５９１号公報には、
各メモリアレイブロックに冗長ワード線、アドレス比較
回路／冗長デコーダ回路を配備し、欠陥メモリセルを含
むメモリアレイブロック以外の任意のメモリアレイブロ
ックに配備されているアドレス比較回路に欠陥メモリセ
ルが接続されているワード線のアドレスをプログラム
し、欠陥ワード線をプログラムしたアドレス比較回路を
含むメモリアレイブロックの冗長ワード線により置き換
えて欠陥救済を行う方法が開示されている。
【０００５】然しながら、上記した従来の技術を含め
て、これまでに開発されている多くの当該分野に於ける
技術に於いては、リード／ライト等のアクティブな操作
を実行させる場合でも、又リフレッシュと称される再書
き込み操作が必要な半導体記憶装置における当該操作を
実行させる場合でも、一つのワード線が選択される事が
基本となっているので、効率的な冗長回路の選択が出来
ず、更にメモリセルアレイの増大に伴い、列選択線に接
続されるワード線の数も増大することから、当該列選択
線の負荷容量が大きくなり、消費電流の増加を来すと共
に、処理速度が低下すると言う問題が発生している。
【０００６】その為、短時間で、効率的に、冗長回路へ
の変換処理が出来る半導体記憶装置の出現が望まれてい
た。その一つ具体例として、図４及び図５に示す様な構
成を持ったシンクロナスＤＲＡＭ半導体記憶装置が提案
されている。即ち、図４及び図５の回路構成から理解さ
れる様に、当該半導体記憶装置は、複数個のメモリセル
アレイ群（例えば、ＭＡＲ０〜ＭＡＲ３）から構成され
ており、それぞれのメモリセルアレイは、主ワード線と
それに付属した２本の副ワード線で構成されると共に、
各副ワード線に接続された複数個のメモリセルのそれぞ
れは、当該副ワード線の組内では同一のセンスアンプの
同一のビットラインに接続されており、又隣接する他の
副ワード線の組間では交互に同一のセンスアンプの別の
ビットラインに接続された構成となっている。
【０００７】以下に上記半導体記憶装置のより詳細な構
成を図４から図７を参照しながら説明する。即ち、図４
は、上記した従来のシンクロナスＤＲＡＭの一例を示す
ブロック図であり、図５は図４中、メモリセルアレイＭ
ＡＲ０〜３の構成の一例を示すブロック図である。
【０００８】又図６は図５中の副ワード線ドライバ回路
ＳＷＤの一構成例を示す回路図であり、図７は図４図中
の置換行アドレス比較回路ＲＥＤの一構成例を示す回路
図である。なお、本具体例の説明に於いては、便宜上、
当該シンクロナスＤＲＡＭ半導体記憶装置に於ける当該
メモリセルアレイは４個で構成されており、又リフレッ
シュコマンド入力時に活性化される当該メモリセル数
は、アクティブコマンド入力時に活性化されるメモリセ
ル数の４倍として説明する。
【０００９】また、リフレッシュコマンド入力時には、
全てのメモリセルアレイＭＡＲ０〜３内の主ワード線Ｍ
００〜Ｍ１７が、１本づつ個別に活性化されるとして説
明する。図４中、メモリセルアレイＭＡＲ０〜３は、各
々が複数のメモリセルを含むメモリセルアレイであり、
メモリセルアレイＭＡＲ０〜３は、各々独立して動作す
る。図５にメモリセルアレイＭＡＲ０〜３の構成を示
す。
【００１０】以下に、各メモリセルアレイの構成をより
具体的に説明する。つまり、図４中、ＸＤ００〜ＸＤ１
７は主ワード線デコーダであり、内部行アドレス信号Ｘ
Ｉの一部により選択され、それぞれ主ワード線Ｍ００〜
Ｍ１７を駆動する。又、ＲＡＤ００〜１１は電源線駆動
回路であり、内部行アドレス信号の一部により選択さ
れ、電源供給線ＲＡＩ００〜１１に電源を供給する。
【００１１】一方、ＳＷＤは副ワード線駆動回路であ
り、接続される主ワード線Ｍ００〜Ｍ１７および電源供
給線ＲＡＩ００〜１１の双方が選択されている場合に
は、それぞれ副ワード線Ｓ００００〜Ｓ１００７を駆動
し、少なくともどちらか一方が選択されていない場合に
は非活性化する。更に、ＲＸＤ０〜７は冗長主ワード線
ドライバであり、置換行アドレス比較回路から出力され
る置換判定信号ＲＥＢＬにより選択され、それぞれ冗長
主ワード線ＲＭ０〜ＲＭ７を駆動する。
【００１２】ＲＳＷＤは冗長副ワード線駆動回路であ
り、接続される冗長主ワード線ＲＸＤ０〜７および電源
供給線ＲＡＩ００〜１１の双方が選択されている場合に
は、それぞれ冗長副ワード線ＲＳ００〜ＲＳ１７を駆動
し、少なくともどちらか一方が選択されていない場合に
は非活性化する。図６に副ワード線駆動回路ＳＷＤの回
路の一例を示す。主ワード線Ｍ００は複数のトランジス
タのソース電極に接続され、又これらのトランジスタの
ゲート電極には、各々異なる電源供給線ＲＡＩ００〜１
１がそれぞれ接続される。
【００１３】各副ワード線駆動回路ＳＷＤは同一の電源
供給線を共用する。このため、主ワード線は副ワード線
駆動回路ＳＷＤ列数だけのＳＷＤに接続されるのに対
し、ＲＡＩ配線は副ワード線駆動回路ＳＷＤ列内のすべ
ての副ワード線駆動回路ＳＷＤに接続されることにな
る。なお、ＲＡＩＢ配線は電源供給線ＲＡＩ配線の相補
信号であり、ＲＡＤ回路により生成されるが、図５にお
いては省略してある。
【００１４】冗長副ワード線駆動回路ＲＳＷＤも、主ワ
ード線Ｍ００〜Ｍ１７に代わりＲＸＤ０〜７長主ワード
線が、副ワード線Ｓ００００〜Ｓ１００７の代わりに冗
長副ワード線ＲＳ００〜ＲＳ１７が接続されることを除
き副ワード線駆動回路ＳＷＤと同一の回路であり、電源
供給線ＲＡＩは副ワード線駆動回路ＳＷＤと共用する。
【００１５】副ワード線および冗長副ワード線は各々メ
モリセルに接続され、これらが活性化された場合には、
メモリセルとビット線が接続され、センスアンプＳＡと
のデータ入出力できるようになる。図４中、コマンドデ
コーダＣＤＥＣは、外部から入力されるコマンド信号Ｒ
ＡＳ、ＣＡＳ、ＣＳ、ＷＥ信号の組み合わせにより、内
部動作を決定する内部コマンド信号を生成する。
【００１６】ここでは、本発明に関係するアクティブコ
マンド信号ＡＣＴ、およびリフレッシュコマンド信号Ｒ
ＦＳＨのみを図示している。アクティブコマンドは、メ
モリセルのデータをチップ外部に入出力するために、副
ワード線を選択、活性化するためのコマンドであり、リ
フレッシュコマンドはメモリセルのデータの再書き込み
を行うコマンドである。
【００１７】外部アドレスラッチ回路ＡＬＡＴは、アク
ティブコマンドが入力されると、外部から入力されるア
ドレス信号Ａ０−Ａｎを内部に取り込む。リフレッシュ
アドレスカウンタＲＣＮＴは、次にリフレッシュ動作を
行うべき行アドレスを保持するカウンタで、リフレッシ
ュコマンドが入力されると、保持する値を更新する。
【００１８】内部行アドレス生成回路ＸＡＤは、アクテ
ィブコマンドが入力された場合には、外部アドレスラッ
チ回路の出力を基にして、リフレッシュコマンドが入力
された場合には、リフレッシュアドレスカウンタを基に
内部行アドレス信号ＸＩを生成する。ＸＩは複数のバイ
ナリビットで構成され、任意の桁数づつに分割すること
が可能である。図４中では各バイナリビット毎に分離す
るときには、それぞれＸＩ０、ＸＩ１、ＸＩｎ等の表記
をする。
【００１９】本具体例の様に４個のメモリセルアレイが
使用されている場合には、アクティブコマンドとリフレ
ッシュコマンドによる活性化セル数の比が４となり、こ
の場合、リフレッシュコマンド入力時に有効となる内部
行アドレスのビット数は、アクティブコマンド入力時に
有効となる内部行アドレスのビット数より、２ビット少
ない。
【００２０】この２ビットはアクティブコマンド入力時
には、メモリセルアレイＭＡＲ０から３のうち、活性化
されるメモリセルアレイを区別するために使用される。
置換行アドレス比較回路ＲＥＤ０−３は、冗長副ワード
線に置換されるべき副ワード線の行アドレスを保持し、
この行アドレスと内部行アドレス信号を比較する回路で
ある。
【００２１】図７に置換行アドレス比較回路ＲＥＤ回路
の一例を示す。Ｆ０〜Ｆｎはフューズ素子であり、レー
ザ光線等により溶断可能となっている。置換行アドレス
を記憶するには、例えばＦ０とＦ１のどちらかを溶断す
る。Ｆ０が溶断された場合には内部行アドレス信号の一
部ＸＩ０がハイレベルであっても、接点ＮＯＤＥの電位
は変化しないが、逆にＸＩ０がロウレベルであった場合
には、ＸＩ０の相補信号／ＸＩ０によってトランジスタ
Ｔ１がオンすることによって、接点ＮＯＤＥの電位は引
き下げられる。これは入力されるＸＩ全ての桁について
行われる。
【００２２】このような手順で、比較した結果が一致し
ない場合には置換判定信号ＲＥＢＬが非活性になり、こ
の結果ＭＡＲ０−３は内部行アドレス信号ＸＩの一部に
基づいて主ワード線の活性化が行われる。また、ＲＡＩ
信号も内部行アドレス信号ＸＩの一部に基づいて選択さ
れる。一方、比較した結果が一致した場合、置換判定信
号ＲＥＢＬが有効になり、冗長な主ワード線、を活性化
することにより置換が行われる。また、ＲＡＩ信号は置
換判定信号によって行われ、必ずしも置換が行われなか
った場合の内部行アドレスによる選択と一致するとは限
らない。
【００２３】これらは、各ＭＡＲ０−３について、独立
に動作する。したがって、各々が並列に動作することも
可能である。以下に、動作の説明を行う。アクティブコ
マンドが入力された場合、内部アクティブ信号ＡＣＴが
生成され、外部から指定される任意のアドレスＡ０〜Ａ
ｎに基づき、内部行アドレス信号ＸＩが生成される。
【００２４】続いて、ＭＡＲ０−３の内、内部行アドレ
ス信号ＸＩの一部で指定されるメモリセルアレイ、例え
ばＭＡＲ０が選択される。内部行アドレス信号はＲＥＤ
０等に入力され、記憶されている置換行アドレスの比較
が行われる。一方、どの置換行アドレス比較回路の比較
の結果も一致しなかった場合には、内部行アドレス信号
の一部で指定される主ワード線デコーダ、例えばＸＤ０
０が選択され、主ワード線Ｍ００が駆動される。
【００２５】また、同時に、内部行アドレス信号の一部
で指定される電源供給線駆動回路、例えばＲＡＤ００お
よびＲＡＤ０１が選択され、電源供給線ＲＡＩ００およ
びＲＡＩ０１が駆動される。結果として、副ワード線駆
動回路ＳＷＤ０００およびＳＷＤ０１０が選択され、副
ワード線Ｓ０００およびＳ０１０が活性化される。
【００２６】但し、上記した様に、当該電源線駆動回路
ＲＡＤ１００とＲＡＤ１１０は互いに相補信号であるか
ら、上記の内の一方の副ワード線のみが選択される事に
なる。又、いずれかの置換行アドレス比較回路ＲＥＤの
比較結果が一致した場合には、一致した置換行アドレス
比較回路ＲＥＤで指定される冗長主ワード線デコーダ、
例えばＲＸＤ０が選択され、冗長主ワード線ＲＭ０が駆
動される。
【００２７】また、同時に、一致した置換行アドレス比
較回路ＲＥＤで指定される電源供給線駆動回路、例えば
ＲＡＤ１０或いはＲＡＤ１１が選択され、電源供給線Ｒ
ＡＩ１０或いはＲＡＩ１１が駆動される。その結果とし
て、冗長副ワード線駆動回路ＲＳＷＤ１０或いはＲＳＷ
Ｄ１１が選択され、冗長副ワード線ＲＳ０００或いはＲ
Ｓ１００が活性化される。
【００２８】一方、リフレッシュコマンドＲＦＳＨ入力
時には、全てのメモリセルアレイが選択され、個々のメ
モリセルアレイ内で、アクティブコマンド入力時と実質
的に同一な手順によって副ワード線もしくは冗長副ワー
ド線が活性化される。各メモリセルアレイＭＡＲ０−３
は、独立に動作する置換回路ＲＥＤ０−３を有すること
により、不良置換を独立に行う。このため、アクティブ
コマンド入力時と同じ置換効率を有する。
【００２９】以上のような動作から、リフレッシュコマ
ンド入力時には、各メモリセルアレイが独立に並行して
動作するため、副ワード線の充放電電流、電源供給線の
充放電電流、および主ワード線の充放電電流の総計は、
各々アクティブコマンド入力時の４倍となる。この内、
副ワード線に関しては、アクティブコマンド時に比較し
て４倍活性化することを目的とする場合には好ましい態
様であるが、一方、主ワード線と電源供給線を比較して
みると、電源供給線には主ワード線に比較して多くの副
ワード線駆動回路のソース電極が接続されているため、
配線容量や、寄生容量が非常に大きくなるので、リフレ
ッシュコマンド入力時の消費電流を増加させる大きな原
因となる。
【００３０】以上、各メモリセルアレイＭＡＲ０−３中
で、１本の主ワード線のみが活性化される場合について
説明したが、置換効率を更に向上させる為に、一つのメ
モリセルアレイのなかで複数の主ワード線を活性化する
ことも可能である。この場合、活性化される電源供給線
は増加しないので、電源供給線自体の充放電電流の増加
は抑制される。さらに、活性化される全ての主ワード線
が同一メモリセルアレイ内に含まれる場合には、電源供
給線自体の充放電電流の増加は無いので好ましい態様と
考えられる。
【００３１】しかしながらこの場合、１本の電源供給線
に接続される副ワード線の内、複数の副ワード線が活性
化される。したがって、不良が存在した場合、活性化さ
れる複数の副ワード線の内、一部のみを他の電源供給線
に接続される冗長副ワード線で置換することは不可能に
なってしまう。このため、置換効率が低下し、歩留まり
が低下する。
【００３２】つまり、上記した従来の具体例に於いて、
即ち４個のメモリセルアレイが使用されている場合を考
慮した場合でかつ、当該副ワード線の１本のみを１回の
読出時に於いて選択活性する場合に、当該副ワード線の
１本が欠陥と判断された場合には、冗長回路を８か所任
の内の一つを任意に選定する事が可能であるが、当該副
ワード線を２本を１度に選択活性させて読出す様な具体
例に於いて、当該副ワード線の１本が欠陥と判断された
場合には以上説明したように、３か所の冗長回路一つが
任意に選択しえるのみであるから、アクティブコマンド
入力時と、リフレッシュコマンド入力時に活性化される
副ワード線の、電源供給線に対する割り当て数は、消費
電流と歩留まりのトレードオフになっている。
【００３３】
【発明が解決しようとする課題】一般にシンクロナスＤ
ＲＡＭでは、アクティブコマンドによりデータを入出力
するために活性化されるセンスアンプ数と、リフレッシ
ュコマンドによりメモリセルのリフレッシュ動作を行う
ために活性化されるセンスアンプ数は異なる。例えば、
８Ｋリフレッシュサイクルでバンク数４の２５６Ｍビッ
トシンクロナスＤＲＡＭでは、アクティブコマンドＡＣ
Ｔでは４Ｋ台のセンスアンプが活性化されるのに対し、
リフレッシュコマンドでは、１６Ｋ台のセンスアンプが
活性化されることになる。
【００３４】したがって、アクティブコマンドＡＣＴ入
力時とリフレッシュコマンドＲＥＳＨ入力時では、活性
化される副ワード線（メモリセルトランジスタのゲート
電極）の本数が異なる。上記２５６Ｍビットビットシン
クロナスＤＲＡＭの例では、リフレッシュコマンド入力
時には、アクティブコマンド入力時の４倍の副ワード線
が活性化されることになる。
【００３５】一方、副ワード線Ｓ０００〜Ｓ１００７へ
の電源供給は、電源線駆動回路ＲＡＩ配線により行われ
るため、１本のＲＡＩ配線により活性化される副ワード
線の本数が同じであるならば、ＲＡＩ配線の充放電電流
も大きくなり、チップ全体の消費電流を増加させる原因
となる。特に、ＤＲＡＭでは副ワード線Ｓ０００〜Ｓ１
００７の活性化電位を外部電源電位以上にする内部昇圧
方式を用いることが一般的なため影響が大きい。また、
内部昇圧回路を最大消費電流にあわせて配置する必要が
あるため、チップ面積の増大も招いてしまう。
【００３６】そこで、同一のＲＡＩ配線に接続される副
ワード線の内、アクティブコマンド入力時とリフレッシ
ュコマンド入力時に活性化される本数を変化させる方式
が考えられる。これは、ＲＡＩ配線に交差する主ワード
線の活性化本数を変化させることにより、行うことが可
能である。しかしながら、この方式をとった場合、同一
のメモリアレイに含まれ、リフレッシュコマンド入力時
に同時に活性化される副ワード線は、全て同一のＲＡＩ
配線に接続される必要がある。
【００３７】したがって、これらの副ワード線の内、１
本に不良が含まれており、これを、メモリアレイ内にあ
らかじめ用意された、冗長な副ワード線と置換する場合
にも、同一なＲＡＩ配線に接続された副ワード線と置換
する必要が生じる。このため、冗長な副ワード線が置換
できる不良副ワード線の本数に制限が加わることとな
り、これはチップの歩留まりを低下させる原因となる。
【００３８】本発明の目的は、上記した従来技術の欠点
を改良し、リフレッシュ動作時の消費電流が少なく、小
面積であると同時に、不良置換効率が高く高歩留まりが
可能な半導体記憶装置及び当該半導体記憶装置の駆動方
法を提供するものである。
【００３９】
【課題を解決するための手段】本発明は上記した目的を
達成するため、以下に記載されたような技術構成を採用
するものである。即ち、複数のメモリセルを含むメモリ
セルアレイから構成されており、各メモリセルアレイ
は、それぞれが、複数個のメモリセルを含んでいる一対
の副ワード線を有する複数の主ワード線、当該主ワード
線を駆動する駆動手段、及び当該副ワード線が接続され
ている電源線駆動手段とから構成されている半導体記憶
装置に於て、不良メモリセルを含む特定の副ワード線の
置換操作の為に使用される冗長ワード線の活性化を実行
するに際し、当該活性化される副ワード線の個数が、デ
ータ入出力時とリフレッシュ動作時とで異なる様に構成
されていると共に、当該データ入出力時には、外部から
入力されるアドレスと内部に記憶されている置換行アド
レスとの比較に基づいて副ワード線の置換操作が実行さ
れ、当該リフレッシュ動作時には、副ワード線の置換操
作が実行されずに、内部リフレッシュアドレスカウンタ
の出力に基づいて、通常のリフレッシュ動作と同時に冗
長副ワード線のリフレッシュ動作が実行される様に構成
されている事を特徴とする半導体記憶装置である。
【００４０】
【発明の実施の形態】本発明に係る当該半導体記憶装置
及びその駆動方法は、上記した様な技術構成を採用して
いるので、基本的には、当該半導体記憶装置に於て、デ
ータ入出力時には、外部から入力される外部行アドレス
信号と内部に記憶されている置換行アドレス信号との比
較に基づいて判定信号を出力し、これを基に冗長なワー
ド線の駆動を行うものであり、又、リフレッシュ動作時
には、内部のリフレッシュ行アドレスカウンタ信号の出
力に基づいて冗長なワード線の駆動を行う様に構成され
ているものである。
【００４１】
【実施例】以下に、本発明に係る半導体記憶装置及び当
該半導体記憶装置の駆動方法の一具体例の構成を図面を
参照しながら詳細に説明する。即ち、図１（Ａ）は、本
発明に係る半導体記憶装置の一具体例の構成を示すブロ
ックダイアグラムであり、図中、図５に示す様な複数の
メモリセルを含むメモリセルアレイＭＡＲ０〜ＭＡＲ３
から構成されており、各メモリセルアレイＭＡＲ０〜Ｍ
ＡＲ３は、それぞれが、複数個のメモリセルを含んでい
る一対の副ワード線Ｓ００００及びＳ１０００（Ｓ００
１０及びＳ１０１０、Ｓ０００１及びＳ１００１、Ｓ０
０１１及びＳ１０１１・・・・・）を有する複数の主ワ
ード線ＭＯＯ、Ｍ１０、Ｍ０１、Ｍ１１、ＭＯ２、Ｍ１
２、・・・・Ｍ０７、Ｍ１７、当該主ワード線を駆動す
る駆動手段ＸＤｎ、及び当該副ワード線が接続されてい
る電源線駆動手段ＲＡＤ００及びＲＡＤ１０とから構成
されている半導体記憶装置１００に於て、不良センスア
ンプを含む特定の副ワード線の置換の為に使用される冗
長ワード線の活性化を実行するに際し、当該活性化され
る副ワード線の個数が、データ入出力時とリフレッシュ
動作時とで異なる様に構成されていると共に、当該デー
タ入出力時には、外部から入力されるアドレスと内部に
記憶されている置換行アドレスとの比較に基づいて副ワ
ード線の置換操作が実行され、当該リフレッシュ動作時
には、副ワード線の置換操作が実行されずに、内部リフ
レッシュアドレスカウンタの出力に基づいて、通常のリ
フレッシュ動作と同時に冗長副ワード線のリフレッシュ
動作が実行される様に構成されている事を特徴とする半
導体記憶装置１００が示されている。
【００４２】本発明に係る当該半導体記憶装置１００
は、上記した様に従来技術の欠点を改良し、リフレッシ
ュ動作時の消費電流が少なく、小面積であると同時に、
不良置換効率が高く、高歩留まりを得る事が可能な半導
体記憶装置を実現する為に、特に、例えば、前記電源供
給線に接続されている前記複数の副ワード線の内、デー
タ入出力時に活性化される副ワード線の個数と、リフレ
ッシュ動作時に活性化される副ワード線の個数とが異な
る様に構成すると共に、当該半導体記憶装置に於て、デ
ータ入出力時には、外部から入力される外部行アドレス
信号と内部に記憶されている置換行アドレス信号との比
較に基づいて判定信号を出力し、これを基に冗長なワー
ド線の駆動を行うものであり、又、リフレッシュ動作時
には、内部のリフレッシュ行アドレスカウンタ信号の出
力に基づいて冗長なワード線の駆動を行う様に構成され
ているものである。
【００４３】より具体的には、図１及び図５に示された
本発明に係る半導体記憶装置１００に於いては、例えば
４個のメモリセルアレイが並列されており、係る具体例
では、データ入出力時には、活性化される副ワード線は
常に１本であるのに対し、リフレッシュ動作時には、活
性化される副ワード線は２本若しくは２本以上の複数本
とする事が可能な様に構成されているものである。
【００４４】従って、本発明に係る当該半導体記憶装置
１００は、シンクロナスＤＲＡＭである事が望ましく、
又、当該半導体記憶装置１００に於て、当該リフレッシ
ュ動作は、外部行アドレス信号は使用される事がなく、
当該半導体記憶装置の設計者によって予め定められた内
部アドレス信号により設定されているリフレッシュ操作
順序に従って当該副ワード線のリフレッシュ動作時が実
行される様に構成されている事が望ましい。
【００４５】つまり、本発明に於いては、外部行アドレ
ス信号は、データ入出力時のみに於て使用され、当然不
良センスアンプを含む特定の副ワード線（以下単に不良
副ワード線と言う）の置換操作は、当該外部行アドレス
信号と、予め設定されている不良副ワード線アドレスと
を比較する不良アドレス比較手段して、一致した場合に
は、その都度当該不良副ワード線のデータのリード操作
及び／又はライト操作は、所定の置換用の副ワード線に
対して実行される事になる。
【００４６】一方、リフレッシュ動作時に於いては、当
該不良副ワード線のアドレスと置換行アドレスとの比較
操作は実行されず、上記した様に、予め定められた所定
の順番が来たらリフレッシュ操作を実行するものであ
る。従って、本発明に於いては、当該半導体記憶装置１
００の各メモリセルアレイＭＡＲ０乃至３に於ける各主
ワード線ＭＯＯ、Ｍ１０、Ｍ０１、Ｍ１１、ＭＯ２、Ｍ
１２、・・・・Ｍ０７、Ｍ１７に接続された置換行アド
レス比較手段ＲＥＤｎは、当該データ入出力時に出力さ
れる内部アクティブコマンド信号ＡＣＴとリフレッシュ
コマンド信号ＲＦＳＨ及び内部行アドレス信号Ｘ１とに
基づいて置換判別信号ＲＥＢＬを出力する様に構成され
ている事が望ましい。
【００４７】更に、本発明に係る当該置換行アドレス比
較手段ＲＥＤｎは、副ワード線に関する不良アドレスを
記憶する不良アドレス記憶手段と当該記憶された不良ア
ドレスと内部行アドレスとを比較する比較手段とを含ん
でいる事が望ましい。更に、本発明に於いては、当該置
換行アドレス比較手段は、更に不良センスアンプを含む
特定の副ワード線が選択された場合には、当該副ワード
線に対するリフレッシュ動作を行う様に構成されていて
も良く、又当該リフレッシュ動作を中止させるリフレッ
シュ動作中止信号を出力する様に構成されていても良
い。
【００４８】つまり、本発明に於いては、当該置換行ア
ドレス比較手段ＲＥＤｎは、当該リフレッシュ動作時に
は、置換行アドレスの比較判定操作は実行しないように
構成されている事が好ましい。一方、本発明に於ける当
該置換行アドレス比較手段ＲＥＤｎは、当該リフレッシ
ュ動作時には、当該置換操作を行う副ワード線に関する
予め定められた置換アドレス、つまり何番目のカウント
で当該所定の不良副ワード線をリフレッシュするかと言
う情報、と当該内部アドレスとを比較する比較手段が設
けられている事が望ましく、それによって、所定のカウ
ント値に到達した際に、所定のリフレッシュ動作を実行
させるか、当該リフレッシュ動作を実行させない様にす
る事が可能となる。
【００４９】上記した本発明に係る当該半導体記憶装置
１００に於いては、リフレッシュ動作に関する規格は、
ＣＢＲリフレッシュ時のリフレッシュ周期とリフレッシ
ュ回数のみが定義されており、規定のリフレッシュ周期
の間に、規定のリフレッシュ回数だけリフレッシュコマ
ンドが入力されれば良い。したがって、リフレッシュコ
マンド入力時に、どれだけの副ワード線を活性化し、こ
れに接続されるメモリセルをリフレッシュするかは、実
質的に内部で任意に設定可能である。
【００５０】このため、不良副ワード線の置換操作に使
用された冗長な副ワード線に関しても、規定回数内の任
意のリフレッシュコマンド時入力時にリフレッシュ動作
が行われれば良く、内部で発生された行アドレス信号に
基づいてリフレッシュが行われる必要性はない。一方、
アクティブコマンド入力時、つまりデータ入出力時に
は、不良副ワード線を置換した冗長な副ワード線も含め
て、外部から入力される行アドレスに基づいて任意に選
ぶ必要がある。
【００５１】従って、本発明では、冗長副ワード線の活
性化を、リフレッシュコマンド入力時には置換回路を介
さずに行うことにより、活性化される全ての副ワード線
が既定のＲＡＩ配線に接続されていることを保証する。
また、アクティブコマンド入力時には、置換回路を介す
ることによって、冗長副ワード線を含む所望の副ワード
線を活性化するものである。
【００５２】以下に、本発明に係る半導体記憶装置１０
０の構成及びその作動に付いて、図面を参照しながら詳
細に説明する。尚、以下に説明する具体例に於いては、
４個のメモリセルアレイが、並列に配置された例に付い
て説明するが、本発明は係る具体例に限定されるもので
はなく、多数のメモリセルアレイを包含する半導体記憶
装置で有っても使用しえるものである事は言うまでもな
い。
【００５３】即ち、図１（Ａ）は本発明に係る半導体記
憶装置１００の第１の具体例を示すブロック図であり、
図１（Ｂ）は図１（Ａ）中の置換行アドレス比較手段Ｒ
ＥＤｎの一例を示すブロック図である。なお、ここでは
従来例と同じく、リフレッシュコマンド入力時に活性化
されるメモリセル数は、アクティブコマンド入力時に活
性化されるメモリセル数の４倍として説明する。ただ
し、双方のコマンドにより活性化されるメモリセル数の
比は、１を越える限り本発明に含まれるものであること
は明らかである。
【００５４】又、本具体例に於て使用されているメモリ
セルアレイＭＡＲ０〜３は、各々複数のメモリセルを含
むメモリセルアレイであって、図５と同一である。本具
体例に於て、アクティブコマンドＡＣＴとリフレッシュ
コマンドＲＦＳＨによる活性化セル数の比が４の場合、
従来例と同じくリフレッシュコマンド入力時に有効とな
る内部行アドレスのビット数は、アクティブコマンド入
力時に有効となる内部行アドレスのビット数より、２ビ
ット少ない。
【００５５】この２ビットは、メモリセルアレイ内でリ
フレッシュコマンド時には活性化される複数の主ワード
線の内１／４を、アクティブコマンド入力時選択的に活
性化するために使用される。図１（Ａ）中、コマンドデ
コーダＣＤＥＣは、外部から入力されるコマンド信号Ｒ
ＡＳ、ＣＡＳ、ＣＳ、ＷＥ信号の組み合わせにより、内
部動作を決定する内部コマンド信号を生成する。ここで
は、本発明に関係するアクティブコマンド信号ＡＣＴと
リフレッシュコマンド信号ＲＦＳＨのみを図示してい
る。
【００５６】アクティブコマンド信号ＡＣＴは、メモリ
セルのデータをチップ外部に入出力するために、副ワー
ド線Ｓ０００、Ｓ００２、Ｓ００４、Ｓ００６等を選
択、活性化するためのコマンドであり、リフレッシュコ
マンドＲＦＳＨはメモリセルのデータの再書き込みを行
うコマンドである。外部アドレスラッチ回路ＡＬＡＴ
は、アクティブコマンドＡＣＴが入力されると、外部か
ら入力されるアドレス信号Ａ０〜Ａｎを内部に取り込
む。
【００５７】一方、リフレッシュアドレスカウンタＲＣ
ＮＴは、次にリフレッシュ動作を行うべき行アドレスを
保持するカウンタで、リフレッシュコマンドＲＦＳＨが
入力されると、保持する値を更新する。更に、本具体例
に於ける内部行アドレス生成回路ＸＡＤは、アクティブ
コマンドＡＣＴが入力された場合には、外部アドレスラ
ッチ回路の出力を基にして、内部行アドレス信号を生成
するものであり、又リフレッシュコマンドＲＦＳＨが入
力された場合には、リフレッシュアドレスカウンタＲＣ
ＮＴを基に内部行アドレス信号を生成するものである。
【００５８】当該アクティブコマンドＡＣＴとリフレッ
シュコマンドＲＦＳＨによる活性化セル数の比が４の場
合、従来例と同じく、リフレッシュコマンドＲＦＳＨ入
力時に有効となる内部行アドレスのビット数は、アクテ
ィブコマンドＡＣＴ入力時に有効となる内部行アドレス
のビット数より、２ビット少ない。図１（Ｂ）に本具体
例で使用される置換行アドレス比較回路ＲＥＤ０〜３の
構成例を示す。
【００５９】図１（Ｂ）中の不良アドレス記憶／比較回
路２００は実質的に従来例で説明した図６と同一であ
る。又、本発明では、外部アドレスと記憶された置換行
アドレスの比較判定はアクティブコマンドＡＣＴ入力時
にのみ行われる。この場合の動作は従来例と同じであ
る。つまり、本発明に係る置換行アドレス比較手段ＲＥ
Ｄｎは、冗長副ワード線ＲＳ０００、ＲＳ１００、ＲＳ
００１、ＲＳ１０１、ＲＳ００２、ＲＳ１０２、・・・
・ＲＳ００７、ＲＳ１０７の少なくとも一部に、置換さ
れるべき行アドレスを記憶させておき、この行アドレス
と内部行アドレスを比較する様に構成された回路であ
る。
【００６０】そして、当該比較した結果が一致しない場
合には置換判定信号ＲＥＢＬが非活性になり、この結果
ＭＡＲ０〜３は内部行アドレス信号に基づいて主ワード
線の活性化が行われる。また、電源線駆動回路を選択す
るＲＡＩ信号は内部行アドレス信号Ｘ１の一部に基づい
て選択される。
【００６１】本発明に於いては、当該電源線駆動回路を
選択するＲＡＩ信号は、例えば当該内部行アドレス信号
Ｘ１の最下位ビットで構成する事が可能である。一方、
上記の操作によって比較した結果、両者が一致した場
合、置換信号が有効になり、冗長な主ワード線ＲＭ０、
ＲＭ１、ＲＭ２、・・・・ＲＭ７の何れかを活性化する
ことにより置換操作が行われる。
【００６２】また、電源線駆動信号ＲＡＩは置換判定信
号ＲＥＢＬによって行われ、必ずしも置換操作が行われ
なかった場合の内部行アドレスによる選択と一致すると
は限らない。したがって、アクティブコマンドＡＣＴ入
力時には、不良メモリセルの置換操作も含めて、従来例
と同じく正常に動作する。一方、本具体例に於いては、
リフレッシュコマンドＲＦＳＨ入力時には、上記した置
換行アドレスの比較判定は行われない。
【００６３】その代わりに、図１（Ｂ）に示す様に、当
該リフレッシュ動作を実行させる順番をカウント値とし
て記憶した記憶手段からの情報と内部行アドレスとをＡ
ＮＤゲート回路３００で比較し、一致した場合にリフレ
ッシュ動作を実行させる置換判定信号ＲＥＢＬを出力す
る様に構成されているものである。このとき、アクティ
ブコマンドＡＣＴ入力時の４倍の主ワード線、例えばＭ
００、Ｍ０２、Ｍ０４、Ｍ０６を活性化する。ただし、
第４図中にＭ０４，Ｍ０６は図示されていない。
【００６４】又、上記で説明した様に、リフレッシュア
ドレスカウンタＲＣＮＴによる内部行アドレスに依って
電源供給線、例えばＲＡＩ００、ＲＡＩ０１が駆動され
る。これらの操作により、ＳＷＤ０００、ＳＷＤ００
２、ＳＷＤ００４，ＳＷＤ００６が同時に選択され、各
々がＲＡＩ００から電源の供給を受け、副ワード線Ｓ０
００、Ｓ００２、Ｓ００４，Ｓ００６を活性化する。こ
の後、活性化された副ワード線に接続される各メモリセ
ルがセンスアンプＳＡによって再書き込みされる。
【００６５】尚、図１中では、ＳＷＤ００４，ＳＷＤ０
０６は示されていない。次のリフレッシュコマンドＲＦ
ＳＨが入力されたときには、異なる内部行アドレスが生
成されるので、例えば、Ｓ１００、Ｓ１０２、Ｓ１０
４、Ｓ１０６が活性化される。このような手順を経るこ
とにより、既定のリフレッシュ回数だけリフレッシュコ
マンドＲＦＳＨが入力されると、全ての副ワード線に接
続されたメモリセルが再書き込みされる。なお、この時
の回数をリフレッシュサイクルという。
【００６６】一方、各冗長主ワード線ＲＭ０、ＲＭ１、
ＲＭ２、・・・・ＲＭ７は固有な内部行アドレス信号Ｘ
１に対応し、リフレッシュアドレスカウンタＲＣＮＴが
該当行アドレスＸＡＤを発生したときに活性化される。
例えば、図５中、冗長な主ワード線ＲＭ１は上記のＭ０
０、Ｍ０２、Ｍ０４、Ｍ０６と同時に活性化される。結
果として、例えば冗長なＲＳ００１は副ワード線Ｓ００
００、Ｓ０００２、Ｓ０００４，Ｓ０００６と同時に活
性化され、これらに接続されるメモリセルは同時に再書
き込みが行われる。
【００６７】この時、電源供給線駆動回路ＲＡＤ００の
負荷が増加するが、電源供給線ＲＡＩ００と副ワード線
Ｓ００００、Ｓ０００２、Ｓ０００４，Ｓ０００６の容
量の合計に比較して、ＲＳ００ｎの容量負荷は小さいの
で問題にならない。また、通常、独立に動作する冗長な
副ワード線の個数は、リフレッシュサイクルに比較して
少数であるので、全てのリフレッシュコマンド信号ＲＦ
ＳＨに対して冗長副ワード線の活性化が行われるわけで
はなく、リフレッシュ動作時の平均で見れば、さらに消
費電流は低下する。
【００６８】本発明によれば、リフレッシュコマンド信
号ＲＦＳＨの入力時に駆動される電源線駆動回路配線Ｒ
ＡＩはアクティブコマンド信号ＡＣＴの入力時と同数で
ある。したがって、ＲＡＩ配線自体の充放電電流の増加
は無い。また、リフレッシュコマンド信号ＲＦＳＨの入
力時には、置換行アドレスの比較を行わず、置換効率は
アクティブコマンド信号ＡＣＴの入力時の副ワード線置
換操作によってのみ決定されるため、従来例に比較して
低下しない。
【００６９】以上のように、アクティブコマンド信号Ａ
ＣＴの入力時には、従来例と同様の動作を行い、消費電
流、不良の置換効率とも悪化を招くことなく、リフレッ
シュコマンド信号ＲＦＳＨの入力時には、当該電源線駆
動回路配線ＲＡＩの動作をアクティブコマンド信号ＡＣ
Ｔの入力時と同様にすることにより、消費電流を削減す
ることが出来る。
【００７０】以上、本具体例では、リフレッシュコマン
ド信号ＲＦＳＨの入力時には、活性化される全ての副ワ
ード線が、単一のメモリセルアレイに含まれるとして説
明してきたが、これが複数のメモリセルアレイにまたが
っても、従来例に比較して、メモリセルアレイあたりの
活性化副ワード線数が増加する構成ならば、本発明によ
る効果はある。
【００７１】次に、本発明に係る当該半導体記憶装置１
００の他の具体例に付いて図２（Ａ）及び図２（Ｂ）を
参照しながら説明する。図２（Ａ）は、本発明の第２の
具体例を示すブロック図であり、図２（Ｂ）は、図２
（Ａ）中の置換行アドレス比較手段ＲＥＤの一例を示す
ブロック図である。
【００７２】図３は図２（Ａ）中のメモリセルアレイＭ
ＡＲ０〜ＭＡＲ３の構成の一例を示すブロック図であ
る。特に断らない限り、前記具体例と同じ記号で示され
る回路、信号は、前記具体例と同様の働きをする。前記
具体例では、不良メモリセルが含まれる副ワード線もリ
フレッシュ動作時には、活性化される。このため、ワー
ド線間の短絡による不良等が存在している場合には、活
性化により不要な電流が流れてしまい、電流不良となる
可能性がある。
【００７３】そのため、本具体例では、リフレッシュコ
マンド信号ＲＦＳＨの入力時に於ける冗長主ワード線Ｒ
Ｍｎの選択は、前記具体例と同様の手順で行われる。し
かし、当該置換行アドレス比較回路ＲＥＤｎは、リフレ
ッシュコマンド信号ＲＦＳＨの入力時にも、内部に記憶
された置換行アドレスと内部行アドレス信号ＸＩとの比
較を行う。
【００７４】この比較結果が一致した場合、リフレッシ
ュ動作を実行させない様にするＮＤＢＬ信号が活性化さ
れる。当該リフレッシュ動作を実行させない信号である
ＮＤＢＬ信号は各メモリセルアレイＭＡＲ０〜３に入力
される。つまり、本具体例に於ける当該置換行アドレス
比較手段ＲＥＤｎの構成は、図１（Ｂ）の置換行アドレ
ス比較手段と近似しており、不良アドレス記憶／比較回
路２００の構成は、略同一であり、又リフレッシュ動作
のカウンター値を内部行アドレスと比較する構成も略同
一であるが、本具体例に於いては、当該リフレッシュ動
作時に於て、内部行アドレス信号とリフレッシュ動作順
序を定めたカウンタ値とが一致した場合には、置換判定
信号ＲＥＢＬを出力すると同時に、その時はリフレッシ
ュ動作を実行しない様にするＮＤＢＬ信号を出力する様
に構成されているものである。
【００７５】本具体例のメモリセルアレイＭＡＲ０〜３
の構成を図３に示す。当該リフレッシュ動作を実行させ
ない信号であるＮＤＢＬ信号は主ワード線デコーダＸＤ
００〜ＸＤ１７に接続され、内部行アドレス信号ＸＩに
よって選択される主ワード線もＮＤＢＬ信号によって、
強制的に不活性化される。したがって、これらの主ワー
ド線に接続される副ワード線も活性化されない。
【００７６】本具体例によれば、電源線駆動回路ＲＡＩ
の充放電による消費電流の増加、置換効率の低下による
歩留まり低下は、前記具体例と同様に回避することが出
来、なおかつ、電流不良の減少によって、さらに歩留ま
りを向上させることが出来る。本発明に係る半導体記憶
装置１００の他の態様に付いて説明するならば、上記し
た説明より明らかな様に、本発明に係る半導体記憶装置
１００は、以下に示す様な構成を有するものであっても
良い。
【００７７】即ち、当該半導体記憶装置外部から入力さ
れる第１の外部行アドレス信号、例えば主として主ワー
ド線を駆動させる為に使用されるＡＬＡＴ信号、もしく
は当該半導体記憶装置内部で生成される第１の内部行ア
ドレス信号、例えばＸＡＤに基づいて選択され、活性化
される複数の主ワード線と、当該半導体記憶装置外部か
ら入力され、主として、電源線駆動回路を選択駆動させ
る為に使用される第２の外部行アドレス信号ＲＡ、ＲＡ
１信号、もしくは装置内部で生成される第２の内部行ア
ドレス信号に基づいて選択され、活性化される複数の電
源供給線と、複数のメモリセルのゲート電極に接続さ
れ、前記主ワード線および前記電源供給線により選択さ
れ、活性化される複数の副ワード線と、当該第１の外部
からの指示、例えば内部アクティブコマンド信号によ
り、メモリセルデータの読み出しもしくは書き込みに備
えて、前記副ワード線を活性化する手段と、当該第２の
外部からの指示、例えばリフレッシュ動作信号、により
データの再書き込みに備えて、前記副ワード線を活性化
する手段と、を備え、前記電源供給線に接続されている
前記複数の副ワード線の内、前記第１の外部行アドレス
信号からの指示に基づき活性化される個数と、前記第２
の外部行アドレス信号からの指示に基づき活性化される
個数とが異なる様に構成されているものである。
【００７８】本態様に於て、当該第２の外部行アドレス
とは、当該副ワード線を選択する為に該電源線駆動回路
ＲＡＤを選択するのに使用されるアドレスであり、例え
ば当該内部行アドレスに於ける最下位ビットがそれに対
応させる事も可能である。従って、上記した第１の外部
行アドレス信号は、当該内部行アドレスに於ける当該最
下位ビットを除いたアドレスである。
【００７９】又、本発明に於ける上記構成を持つ半導体
記憶装置１００に於いては、冗長な主ワード線と、前記
冗長な主ワード線に接続される冗長な副ワード線を備え
ることが望ましく、更には、図７に例示される様な、不
良メモリセルの行アドレスを記憶する手段と、前記不良
メモリセルの行アドレスと、前記内部行アドレス信号を
比較判定し、第１の判定信号、例えば置換判定信号ＲＥ
ＢＬを出力する第１の判定手段ＲＥＤｎとを備えること
も望ましい。
【００８０】更に、本発明に係る半導体記憶装置１００
に於いては、前記第１の判定信号に基づき、前記冗長な
主ワード線を活性化する手段ＲＸＤｎを有することが望
ましく、更には、前記第１の判定信号ＲＥＢＬに基づ
き、前記電源供給線ＲＡを選択、活性化する手段ＲＡＤ
を有することも望ましい。更に、本発明に於ける当該半
導体記憶装置１００に於いては、各々に固有な行アドレ
スと、前記内部行アドレス信号を比較判定し、第２の判
定信号を出力する第２の判定手段３００を備えることが
好ましい。
【００８１】係る第２の判定手段３００構成は、上記し
た様に、リフレッシュ動作時に於けるリフレッシュ動作
の順序を決定しているカウント値と内部行アドレスとを
比較して、一致した場合に置換判定信号ＲＥＢＬを出力
する回路であり、その時点で当該冗長副ワード線をリフ
レッシュ操作する事になる。一方、当該第１の外部から
の指示が入力された場合には、前記内部行アドレス信
号、および、前記第１の判定信号に基づき、前記主ワー
ド線または前記冗長な主ワード線を選択、活性化すると
ともに、前記内部行アドレス信号、および、前記第１の
判定信号に基づき、前記電源供給線を選択、活性化し、
前記第２の外部からの指示が入力された場合には、前記
内部行アドレス信号に基づき、前記主ワード線および前
記電源供給線を選択、活性化し、前記第２の判定信号に
基づき、前記冗長な主ワード線を選択、活性化する様に
構成されている事も望ましい。
【００８２】係る構成に於いては、前記リフレッシュ動
作を示す第２の外部からの指示が入力された場合には、
前記内部行アドレス信号、および、前記第１の判定信号
に基づき、前記主ワード線を不活性化する手段を有する
ものであり、無駄なリフレッシュ操作は実行せず、置換
された副ワード線のみをリフレッシュする様に構成した
ものである。
【００８３】
【発明の効果】以上説明したように、本発明に係る当該
半導体記憶装置及び当該半導体記憶装置の駆動方法は、
リフレッシュ動作時の消費電流が少なく、小面積である
と同時に、不良置換効率が高く高歩留まりが可能な半導
体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】図１は、本発明に係る半導体記憶装置の一具体
例の構成を示すブロックダイアグラムであり、図１
（Ａ）は本発明に係る当該半導体記憶装置の全体の構成
を示すブロックダイアグラムであり、図１（Ｂ）は、本
発明に於て使用される置換行アドレス比較手段の一構成
例を示すブロックダイアグラムである。
【図２】図２は、本発明に係る半導体記憶装置の一具体
例の構成を示すブロックダイアグラムであり、図２
（Ａ）は本発明に係る当該半導体記憶装置の全体の構成
を示すブロックダイアグラムであり、図２（Ｂ）は、本
発明に於て使用される置換行アドレス比較手段の一構成
例を示すブロックダイアグラムである。
【図３】図３は、本発明に係る他の具体例に於て使用さ
れるメモリセルアレイの構成例を示すブロックダイアグ
ラムである。
【図４】図４は、従来に於ける半導体記憶装置の構成の
例を示すブロックダイアグラムである。
【図５】図５は、従来に於ける半導体記憶装置に於て使
用されるメモリセルアレイの構成例を示すブロックダイ
アグラムである。
【図６】図６は、従来の半導体記憶装置に於て使用され
ている置換行アドレス比較手段の構成例を示すブロック
ダイアグラムである。
【図７】図７は、本発明に於て使用される不良アドレス
記憶／比較回路の構成例を示すブロックダイアグラムで
ある。
【符号の説明】
１００…半導体記憶装置 ２００…不良アドレス記憶／比較回路 ３００…ＡＮＤゲート回路 ＣＤＥＣ…コマンドデコーダ ＡＬＡＴ…外部アドレス信号ラッチ回路 ＲＣＮＴ…リフレッシュアドレスカウンタ ＸＡＤ…内部行アドレス生成回路 ＲＥＤ０〜ＲＥＤ３…置換行アドレス比較回路 Ｓ０００〜Ｓ１１７…副ワード線 ＲＳ００〜ＲＳ１７…冗長副ワード線 Ｍ００〜Ｍ１７…主ワード線 ＲＭ０〜ＲＭ７…冗長主ワード線 ＳＡ…センスアンプ ＳＷＤ…副ワード線駆動回路 ＲＳＷＤ…副ワード線駆動回路 ＸＤ００〜ＸＤ１７…主ワード線デコーダ ＲＸＤ０〜ＲＸＤ７…冗長主ワード線デコーダ ＲＡＩ００〜ＲＡＩ１１…電源供給線 ＲＡＤ００〜ＲＡＤ１１…電源供給線駆動回路 ＲＡＳ、ＣＡＳ、ＷＥ、ＣＳ…外部コマンド信号 Ａ０〜Ａｎ…外部アドレス信号 ＲＦＳＨ…内部リフレッシュコマンドＲＦＳＨ信号 ＡＣＴ…内部アクティブコマンドＡＣＴ信号 ＸＩ…内部行アドレス信号 ＲＥＢＬ、ＮＤＢＬ…置換判定信号 Ｆ０〜Ｆｎ…フューズ素子 Ｔ０〜Ｔｎ…トランジスタ

Claims (16)

    (57)【特許請求の範囲】
  1. 【請求項１】 複数のメモリセルを含むメモリセルアレ
    イから構成されており、各メモリセルアレイは、それぞ
    れが、複数個のメモリセルを含んでいる一対の副ワード
    線を有する複数の主ワード線、当該主ワード線を駆動す
    る駆動手段、及び当該副ワード線が接続されている電源
    線駆動手段とから構成されている半導体記憶装置に於
    て、不良メモリセルを含む特定の副ワード線の置換操作
    の為に使用される冗長ワード線の活性化を実行するに際
    し、当該活性化される副ワード線の個数が、データ入出
    力時とリフレッシュ動作時とで異なる様に構成されてい
    ると共に、当該データ入出力時には、外部から入力され
    るアドレスと内部に記憶されている置換行アドレスとの
    比較に基づいて副ワード線の置換操作が実行され、当該
    リフレッシュ動作時には、副ワード線の置換操作が実行
    されずに、内部リフレッシュアドレスカウンタの出力に
    基づいて、通常のリフレッシュ動作と同時に冗長副ワー
    ド線のリフレッシュ動作が実行される様に構成されてい
    る事を特徴とする半導体記憶装置。
  2. 【請求項２】 当該半導体記憶装置は、シンクロナスＤ
    ＲＡＭである事を特徴とする請求項１記載の半導体記憶
    装置。
  3. 【請求項３】 当該半導体記憶装置に於て、リフレッシ
    ュ動作は、内部アドレスのみによって実行されるもので
    ある事を特徴とする請求項２記載の半導体記憶装置。
  4. 【請求項４】 当該メモリセルアレイのそれぞれに設け
    られた置換行アドレス比較手段は、当該データ入出力時
    に出力される内部アクティブコマンド信号とリフレッシ
    ュコマンド信号及び内部行アドレス信号とに基づいて置
    換判別信号を出力する様に構成されている事を特徴とす
    る請求項１乃至３の何れかに記載の半導体記憶装置。
  5. 【請求項５】 当該置換行アドレス比較手段は、副ワー
    ド線に関する不良アドレスを記憶する不良アドレス記憶
    手段と当該記憶された不良アドレスと内部行アドレスと
    を比較する比較手段とを含んでいる事を特徴とする請求
    項４記載の半導体記憶装置。
  6. 【請求項６】 当該置換行アドレス比較手段は、更に不
    良センスアンプを含む特定の副ワード線が選択された場
    合には、当該副ワード線に対するリフレッシュ動作を中
    止するリフレッシュ動作中止信号を出力する様に構成さ
    れている事を特徴とする請求項４又は５記載の半導体記
    憶装置。
  7. 【請求項７】 当該置換行アドレス比較手段は、当該リ
    フレッシュ動作時には、置換行アドレスの比較判定操作
    は実行しないように構成されている事を特徴とする請求
    項４又は５に記載の半導体記憶装置。
  8. 【請求項８】 当該置換行アドレス比較手段は、当該リ
    フレッシュ動作時には、当該置換操作を行う副ワード線
    に関する予め定められた置換アドレスと当該内部アドレ
    スとを比較する比較手段が設けられている事を特徴とす
    る請求項１乃至６のいずれかに記載の半導体記憶装置。
  9. 【請求項９】 複数のメモリセルを含むメモリセルアレ
    イから構成されており、各メモリセルアレイは、それぞ
    れが、複数個のメモリセルを含んでいる一対の副ワード
    線を有する複数の主ワード線、当該主ワード線を駆動す
    る駆動手段、及び当該副ワード線が接続されている電源
    線駆動手段とから構成されている半導体記憶装置に於
    て、不良メモリセルを含む特定の副ワード線の置換操作
    の為に使用される冗長ワード線の活性化を実行するに際
    し、当該活性化される副ワード線の個数が、データ入出
    力時とリフレッシュ動作時とで異なる様に操作すると共
    に、当該データ入出力時には、外部から入力されるアド
    レスと内部に記憶されている置換行アドレスとの比較に
    基づいて副ワード線の置換操作を実行し、当該リフレッ
    シュ動作時には、副ワード線の置換操作を実行すること
    なく、内部リフレッシュアドレスカウンタの出力に基づ
    いて、通常のリフレッシュ動作と同時に冗長副ワード線
    のリフレッシュ動作を実行する様に構成されている事を
    特徴とする半導体記憶装置の駆動方法。
  10. 【請求項１０】 当該半導体記憶装置は、シンクロナス
    ＤＲＡＭである事を特徴とする請求項９記載の半導体記
    憶装置の駆動方法。
  11. 【請求項１１】 当該半導体記憶装置に於て、リフレッ
    シュ動作は、内部アドレスのみによって実行するもので
    ある事を特徴とする請求項１０記載の半導体記憶装置の
    駆動方法。
  12. 【請求項１２】 当該メモリセルアレイのそれぞれに設
    けられた置換行アドレス比較手段は、当該データ入出力
    時に出力される内部アクティブコマンド信号と内部リフ
    レッシュコマンド信号及び内部行アドレス信号とに基づ
    いて置換判別信号を出力する事を特徴とする請求項９乃
    至１２の何れかに記載の半導体記憶装置の駆動方法。
  13. 【請求項１３】 当該置換行アドレス比較手段は、副ワ
    ード線に関する不良アドレスを記憶する不良アドレスの
    記憶工程と当該記憶された不良アドレスと内部行アドレ
    スとを比較する比較工程とを含んでいる事を特徴とする
    請求項１２記載の半導体記憶装置の駆動方法。
  14. 【請求項１４】 当該置換行アドレス比較手段は、更に
    不良センスアンプを含む特定の副ワード線が選択された
    場合には、当該副ワード線に対する置換操作を中止する
    置換操作中止信号を出力する様に構成されている事を特
    徴とする請求項１２又は１３記載の半導体記憶装置の駆
    動方法。
  15. 【請求項１５】 当該置換行アドレス比較手段は、当該
    リフレッシュ動作時には、置換行アドレスの比較判定操
    作は実行しないように構成されている事を特徴とする請
    求項１２又は１３に記載の半導体記憶装置の駆動方法。
  16. 【請求項１６】 当該置換行アドレス比較手段は、当該
    リフレッシュ動作時には、当該置換操作を行う副ワード
    線に関する予め定められた置換アドレスと当該内部アド
    レスとを比較する工程を実行する事を特徴とする請求項
    ９乃至１５のいずれかに記載の半導体記憶装置の駆動方
    法。
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