KR20020062127A - 반도체 메모리 - Google Patents

반도체 메모리 Download PDF

Info

Publication number
KR20020062127A
KR20020062127A KR1020010064195A KR20010064195A KR20020062127A KR 20020062127 A KR20020062127 A KR 20020062127A KR 1020010064195 A KR1020010064195 A KR 1020010064195A KR 20010064195 A KR20010064195 A KR 20010064195A KR 20020062127 A KR20020062127 A KR 20020062127A
Authority
KR
South Korea
Prior art keywords
redundant
memory cell
memory
area
memory cells
Prior art date
Application number
KR1020010064195A
Other languages
English (en)
Other versions
KR100719277B1 (ko
Inventor
오노치카이
야마자키히로카주
스즈키히데아키
Original Assignee
후지쯔 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2001012041A external-priority patent/JP2002216491A/ja
Priority claimed from JP2001012042A external-priority patent/JP2002216470A/ja
Application filed by 후지쯔 가부시끼가이샤 filed Critical 후지쯔 가부시끼가이샤
Publication of KR20020062127A publication Critical patent/KR20020062127A/ko
Application granted granted Critical
Publication of KR100719277B1 publication Critical patent/KR100719277B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G11C29/789—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using non-volatile cells or latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
    • G11C29/846—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by choosing redundant lines at an output stage

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

불량 메모리 셀들의 위치를 나타내는 치유 정보를 보유하기 위한 메모리 셀들을 가지는 용장(冗長) 정보 영역이, 메모리 셀 영역 및 용장 메모리 셀 영역보다, 워드 구동기 또는 플레이트 구동기의 적어도 하나에 가깝도록 배치된다. 용장 정보 영역의 메모리 셀들이 보다 일찍 작동을 개시하기 때문에, 치유/비치유의 판정이 더 일찍 이루어질 수 있으며, 이는 액세스 시간의 감소를 가져온다. 한 편으로, 메모리 셀의 작동 중, 불량 메모리 셀들은 용장 주소 영역에 보유된 주소 정보에 따라 선택 배제된다. 불량 메모리 셀들의 치유를 위한 용장 메모리 셀들은 용장 플래그 영역에 보유된 치유 정보에 따라 선택된다. 용장 메모리 셀들이 주소 정보의 사용 없이 선택되기 때문에, 워드 라인들의 선택 후 용장 메모리 셀들이 선택되기 전까지 경과되는 시간을 줄이는 것이 가능하다.

Description

반도체 메모리{SEMICONDUCTOR MEMORY}
본 발명은 메모리 셀 영역의 불량을 치유하기 위한 용장(冗長) 회로(redundancy circuit)를 가지는 반도체 메모리에 관한 것이다. 보다 상세하게는, 본 발명은 용장 회로를 가지는 비휘발성 반도체 메모리에 관한 것이다.
일반적으로, 반도체 메모리는 데이터를 유지하기 위해서 전력을 필요로 하는 DRAM(Dynamic Random Access Memory)과 같은 휘발성 반도체 메모리와, 데이터를 유지하기 위하여 전력을 필요로 하지 않는 플래시 메모리/EEPROM(Electrical Erasable Programmable Read Only Memory)과 같은 비휘발성 반도체 메모리로 크게 나누어진다. 반도체 메모리의 성능은 흔히 메모리 용량, 액세스 시간(access time), 및 전력 소모로 나타내어진다.
DRAM은 주로 대용량, 고속의 반도체 메모리로서 컴퓨터의 주기억장치에 사용된다. 그러나 DRAM은 휘발성을 갖기 때문에 데이터 유지를 위한 리프레시(refresh) 작동을 필요로 하며, 그에 따라 전력소모가 크다.
플래시 메모리/EEPROM은 대용량 저 전력소모의 비휘발성 메모리로서, 주로 파일 시스템, 메모리 카드, 휴대용 장치, 및 기타 등등에 사용된다. 그러나 플래시 메모리/EEPROM은 데이터 기록에 상당히 긴 시간을 필요로 한다.
한편, 강유전성 축전기(ferroelectric capacitor)로 구성된 메모리 셀들을 가지는 강유전성 메모리(ferroelectric memory)는 DRAM 및 플래시 메모리/EEPROM의 장점을 결합한 반도체 메모리로서 근래에 개발되어 왔다. 강유전성 메모리는 강유전성 축전기에 인가되는 전압이 제거된 후에도 남아있는 잔류 분극(residual polarization)을 이용하여 전원의 공급이 없이도 데이터의 유지가 가능하다.
강유전성 메모리는 그 메모리 용량에 있어서 매년 증가하고 있으며, 이로써 플래시 메모리를 대체하는 것이 고려되고 있다. 메모리 용량의 증가로 칩 크기는 증가하는 추세이다. 그에 따라 강유전성 메모리를 위한 불량 치유 기술(용장 회로 기술, redundancy circuit technology)이 최근 연구되어 왔다. 강유전성 메모리를 위한 알려진 용장 회로 기술 중의 하나로서는 일본 특허 공개 공보 제2000-215687호에 개시된 것을 예로 들 수 있다.
위의 공보에 공개된 강유전성 메모리는 보통의 메모리 셀들, 용장 메모리 셀들, 및 치유된 메모리 셀들의 열 주소(column address)들을 대체 정보로서 보유하는 용장 파일(redundancy file)들을 위한 메모리 셀들을 가진다. 이러한 메모리 셀들, 용장 메모리 셀들, 및 용장 파일용 메모리 셀들은 공통 워드 라인(common word line)들에 연결된다. 즉, 판독 및 기록 작동에서, 메모리 셀들, 용장 파일용 메모리 셀들은 워드 라인들의 활성화에 따라 동시에 선택된다. 각각의 단일 용장 메모리 셀은, 예를 들어, 여덟 개의 보통 메모리 셀들을 위해 설치된다.
강유전성 메모리는, 각각의 열 주소에 대응하는 디코딩 신호를 생성하기 위하여 용장 파일용 메모리 셀들로부터 읽어들인 대체 정보(불량의 주소)를 디코딩 하기 위한 논리 회로, 및 이러한 디코딩 신호들의 OR 논리를 생성하기 위한 논리 회로를 가진다. 메모리 셀들을 위한 열 스위치들은 임의의 디코딩 신호에 반응하여 선택 배제(deselect)된다. 용장 메모리 셀들을 위한 열 스위치들은 디코딩 신호들의 OR 논리에 반응하여 선택된다. 즉, 불량 메모리 셀을 치유하기 위하여, 위의 대체 정보에 따라 불량 메모리 셀으로의 액세스(access)는 차단되며 용장 메모리 셀로의 액세스가 가능하여 진다.
도 1은 이러한 형태의 용장 회로를 가지는 강유전성 메모리의 개략도를 나타낸다.
이 도면에서, 강유전성 메모리는 다수의 메모리 블록(MB)들을 가진다. 메모리 블록(MB)들은 각각 워드 구동기(word driver)(10), 플레이트 구동기(plate driver)(12), 열 제어 회로(14), 메모리 셀 영역(MCR), 용장 메모리 셀 영역(RCR), 및 용장 정보 영역(DCR)을 가진다.
워드 구동기(10)는 행 주소(row address)에 따라 미리 정하여진 워드 라인(WL)으로 전압을 공급한다. 플레이트 구동기(12)는 위의 행 주소에 따라 미리 정하여진 플레이트 라인(PL)으로 전압을 공급한다. 열 제어 회로(14)는, 열 주소 및 용장 정보 영역(DCR)으로부터 출력된 치유 정보(치유 주소 정보 등)에 따라서, 열 선택 신호(CL)와 용장 열 선택 신호(RL)를 메모리 셀 영역(MCR) 및 용장 메모리 셀 영역(RCR)으로 각각 출력한다. 열 선택 신호(CL)의 활성화는 메모리 셀 영역(MCR)에서 열 스위치(도시되지 않음)들을 턴온 시킨다. 용장 열 선택 신호(RCL)의 활성화는 메모리 셀 영역(MCR)에서 용장 열 스위치(도시되지 않음)들을 턴온 시킨다.
메모리 셀 영역(MCR)은 정상 작동시 사용되는 메모리 셀(MC)들로 이루어진다. 용장 메모리 셀 영역(RCR)은 불량 메모리 셀들의 치유를 위한 메모리 셀(MC)들로 이루어진다. 용장 정보 영역(DCR)은 불량 메모리 셀들의 위치를 나타내기 위한 메모리 셀(MC)들로 이루어진다. 메모리 셀 영역(MCR), 용장 메모리 셀 영역(RCR), 및 용장 정보 영역(DCR)의 메모리 셀(MC)들은 공통 워드 라인(WL)들 및 플레이트 라인(PL)들에 연결된다. 판독 작동 및 기록 작동에서, 메모리 셀 영역(MCR) , 용장 메모리 셀 영역(RCR), 및 용장 정보 영역(DCR)의 메모리 셀들은 워드 라인(WL)과 플레이트 라인(PL)의 활성화에 따라 동시에 선택된다. 달리 표현하면, 워드 라인(WL)과 플레이트 라인(PL)의 사이에 있는 활성화된 메모리 셀들(MC)이 액세스 가능하게 된다.
예를 들어, 워드 라인(WL) 및 플레이트 라인(PL)이 활성화되어 용장 정보 영역(DCR)에 있는 메모리 셀(MC)로부터 "치유(relief)"를 나타내는 치유 정보를 읽으면, 열 선택 신호(CL)들은 비 활성화되며, 용장 선택 신호(RCL)가 활성화된다. 열 선택 신호(CL)들의 비 활성화는 열 스위치들을 턴오프 시켜, 메모리 셀 영역(MCR)의 불량 메모리 셀들(MC)(도면에서 X로 표시됨)로 액세스되지 않도록 한다. 용장 열 선택 신호(RCL)의 활성화는 용장 열 스위치들을 턴온 시켜 용장 메모리 셀 영역(RCR)의 메모리 셀들(MC)(도면에서 O로 표시됨)로 액세스가 가능하도록 한다. 즉, 불량 메모리 셀들(MC)은 정상 메모리 셀들(MC)로 대체되어 치유되게 된다.
상술된 문헌에 개시된 강유전성 메모리 셀에서, 메모리 셀들, 용장 메모리 셀들, 및 용장 파일용 메모리 셀들은 동시에 선택된다. 따라서, 대체 정보(열 주소)에 반응하여 얼마나 신속하게 열 스위치들을 작동시키는가가 판독/기록 작동의 고속 수행에 있어서 중요하게 된다. 하지만, 위에서 기술된 강유전성 메모리에서,용장 메모리 셀들을 위한 열 스위치들은 정상 메모리 셀들용 열 스위치들을 선택하는 디코딩 신호들의 OR 논리에 따라 선택된다. 따라서, 용장 메모리 셀들용 열 스위치들의 작동 시 지연이 문제되어 왔으며, 용장 회로의 작동 중에 특히 느린 액세스 시간을 갖게 된다. 반도체 메모리의 액세스 시간은 가장 느린 메모리 셀의 액세스 시간에 의하여 결정된다. 결과적으로, 용장 메모리 셀들의 액세스 시간은 칩의 실질적인 액세스 시간이 된다. 게다가, 용장 회로의 회로 스케일(scale)의 상승은 칩 크기를 증가시키게 되는 문제가 있다.
도 1에 나타낸 강유전성 메모리의 각각의 메모리 블록(MB)에서, 메모리 셀 영역(MCR), 용장 메모리 셀 영역(RCR), 및 용장 정보 영역(DCR)은 워드 구동기(10) 및 플레이트 구동기(12)의 다음에 연속적으로 배열된다. 즉, 용장 정보 영역(DCR)은 워드 구동기(10) 및 플레이트 구동기(12)로부터 멀리 위치된다.
워드 라인(WL)들 및 플레이트 라인(PL)들은 통상 기생 저항(parasitic resistance) 및 기생 용량(parasitic capacitance)을 가진다. 따라서, 메모리 셀(MC)들이 워드 구동기(10)와 플레이트 구동기(12)로부터 멀수록, 신호(전압)들이 도달하는데 오랜 시간이 걸린다. 워드 구동기(10)와 플레이트 구동기(12)로부터 가장 먼 용장 정보 영역(DCR)의 메모리 셀(MC)들은 다른 메모리 셀(MC)들보다 늦게 선택된다.
용장 정보 영역(DCR)의 메모리 셀(MC)들의 늦은 선택 때문에, 치유 정보는 지연되어 용장 정보 영역(DCR)으로부터 출력된다. 결과적으로, 메모리 셀 영역(MCR) 및 용장 메모리 셀 영역(RCR)의 메모리 셀(MC)들은, 심지어는 이들 메모리 셀(MC)들이 이미 선택되었다고 하더라도, 신속하게 판독/기록 작동을 수행할 수 없게 되는 문제가 있다. 즉, 액세스 시간이 더욱 느려지게 되는 문제가 있어 왔다.
메모리 셀 영역(MCR), 용장 메모리 셀 영역(RCR), 및 용장 정보 영역(DCR)의 메모리 셀(MC)들이 워드 라인(WL)들 및 플레이트 라인(PL)들에 의하여 동시에 선택되기 때문에, 치유 정보(열 주소)에 반응하여 얼마나 신속하게 열 제어 회로(14)를 작동시키는가가 판독/기록 작동의 고속 수행에 있어서 중요하게 된다.
본 발명은 반도체 메모리의 액세스 시간을 감소시키는 것을 목적으로 한다. 보다 상세하게는, 본 발명은 반도체 메모리의 용장 회로가 작동하는 동안의 액세스 시간 지연을 방지하는 것을 목적으로 한다.
본 발명의 다른 목적은 반도체 회로의 액세스 시간뿐만 아니라 칩 크기를 감소시키는 것이다.
본 발명의 또 다른 목적은 용장 회로의 회로 스케일을 감소시켜 반도체 메모리의 칩 크기를 줄이는 것이다.
본 발명의 한 측면에 의하면, 반도체 메모리는 메모리 셀 영역, 용장 메모리 셀 영역, 용장 정보 영역, 및 워드 라인 선택 신호를 워드 라인들에 제공하기 위한 워드 구동기를 포함한다. 위의 용장 정보 영역은 메모리 셀 영역과 용장 메모리 셀 영역에 대한 것보다는 워드 구동기에 더 가깝도록 배열된다. 위의 메모리 셀 영역은 정상 작동에 사용되는 메모리 셀들을 갖는다. 위의 용장 메모리 셀 영역은 메모리 셀 영역의 불량 메모리 셀들을 치유하기 위한 메모리 셀들을 갖는다. 위의 용장정보 영역은 불량 셀들의 위치를 나타내는 치유 정보를 보유하기 위한 메모리 셀들을 갖는다. 메모리 셀 영역, 용장 메모리 셀 영역, 및 용장 정보 영역의 메모리 셀들은 공통 워드 라인들에 연결된다. 이러한 반도체 메모리에서, 주소 등의 제공에 의하여, 미리 정하여진 워드 라인 선택 신호가 활성화되며, 그에 의하여 메모리 셀 영역의 미리 정하여진 메모리 셀이 선택된다. 여기서, 동일한 워드 라인에 연결된, 용장 메모리 셀 영역 및 용장 정보 영역의 미리 정하여진 메모리 셀들이 또한 선택된다. 워드 라인들은 배선 저항 및 부하 용량을 가진다. 따라서, 메모리 셀들이 워드 구동기에 가까울수록 워드 라인 선택 신호가 일찍 전달된다. 용장 정보 영역이 워드 구동기에 인접하도록 배열되어 있기 때문에, 용장 정보 영역의 메모리 셀들은 메모리 셀 영역 및 용장 메모리 셀 영역의 메모리 셀들보다 일찍 작동하게 된다.
메모리 셀 영역이 작동 중에 있을 때, 불량 메모리 셀들은, 그러한 메모리 셀들에 대응하는 용장 정보 영역에 보유된 치유 정보에 따라 선택 배제된다. 불량 메모리 셀들을 치유하기 위한 용장 메모리 셀 영역의 메모리 셀들은 불량 메모리 셀들에 대응되는 용장 정보 영역에 보유된 치유 정보에 따라 선택된다. 치유 정보를 보유한 용장 정보 영역의 메모리 셀들이 먼저 작동을 개시하기 때문에, 치유/비치유의 판정이 보다 일찍 이루어질 수 있다. 결과적으로, 메모리 셀들의 치유 또는 비치유의 어느 경우에도 액세스 시간을 줄일 수 있다.
본 발명의 다른 한 측면에 의하면, 반도체 메모리는 메모리 셀 영역, 용장 메모리 셀 영역, 용장 정보 영역, 및 플레이트 전압을 플레이트 라인에 제공하기 위한 플레이트 구동기를 포함한다. 용장 정보 영역은 메모리 셀 영역 및 용장 메모리 셀 영역에 대한 것보다는 플레이트 구동기에 더 가깝도록 배열된다. 위의 메모리 셀 영역은 정상 작동에 사용되는 메모리 셀들을 갖는다. 위의 용장 메모리 셀 영역은 메모리 셀 영역의 불량 메모리 셀들을 치유하기 위한 메모리 셀들을 갖는다. 위의 용장 정보 영역은 불량 메모리 셀들의 위치를 나타내는 치유 정보를 보유하기 위한 메모리 셀들을 갖는다. 메모리 셀 영역, 용장 메모리 셀 영역, 및 용장 정보 영역의 메모리 셀들은 공통 플레이트 라인들에 연결된다. 이러한 반도체 메모리에서, 주소 등의 제공에 따라서, 미리 정하여진 플레이트 라인이 활성화되며, 그에 의하여 메모리 셀 영역의 미리 정하여진 메모리 셀들이 선택된다. 여기서, 동일한 플레이트 라인에 연결된, 용장 메모리 셀 영역 및 용장 정보 영역의 미리 정하여진 메모리 셀들이 또한 선택된다. 플레이트 라인들은 배선 저항 및 부하 용량을 가진다. 따라서, 메모리 셀들이 플레이트 구동기에 가까울수록 플레이트 라인들에 제공되는 플레이트 전압들이 일찍 전달된다. 용장 정보 영역이 플레이트 구동기에 인접하도록 배열되어 있기 때문에, 용장 정보 영역의 메모리 셀들은 메모리 셀 영역 및 용장 메모리 셀 영역의 메모리 셀들보다 일찍 작동하게 된다.
결과적으로, 청구항 1에 기술된 바와 같이, 치유 정보를 보유하고 있는 용장 정보 영역의 메모리 셀들은 보다 일찍 작동을 개시하며, 그에 의하여 보다 이른 치유/비치유의 판정이 가능하다. 이는 메모리 셀의 치유 또는 비치유의 어느 경우에도 액세스 시간을 감소시킨다.
본 발명의 다른 한 측면에 의하면, 반도체 메모리는 메모리 셀 영역, 용장 메모리 셀 영역, 및 용장 정보 영역을 포함한다. 위의 반도체 메모리는 적어도 워드 라인 선택 신호를 워드 라인들에 제공하기 위한 워드 구동기 또는 플레이트 전압을 플레이트 라인들에 제공하기 위한 플레이트 구동기를 포함한다.
이러한 요소들의 각각은 위에 기술된 반도체 메모리들에서와 같이 구성된다. 따라서, 청구항 1 및 청구항 2에 기술된 바와 같이, 액세스 시간은 메모리 셀의 치유 또는 비치유의 어느 경우에도 경감될 수 있다.
본 발명의 다른 한 측면에 의하면, 메모리 셀 영역 및 용장 메모리 셀 영역은, 이들 영역의 메모리 셀들로부터 데이터 판독 및/또는 메모리 셀들로 데이터 기록을 위한 입력 및 출력용의 열 스위치 및 용장 열 스위치를 각각 가진다. 용장 정보 영역의 메모리 셀들로부터 읽은 치유 정보가 "비치유"를 나타내면, 위의 열 스위치는 메모리 셀 영역의 메모리 셀들로부터 데이터 판독 및/또는 메모리 셀들로 데이터 기록을 위해 활성화된다. 만일 위의 치유 정보가 "치유"를 나타내면, 위의 용장 열 스위치가 용장 메모리 셀 영역의 메모리 셀들로부터 데이터 판독 및/또는 메모리 셀들로 데이터 기록을 위해 활성화된다. 열 스위치 및 용장 열 스위치의 작동이 보다 일찍 개시되기 때문에, 액세스 시간이 경감된다.
본 발명의 다른 한 측면에 의하면, 용장 정보 영역의 메모리 셀들은 비휘발성 메모리 셀들로 이루어진다. 따라서, 불량 메모리 셀들의 위치를 나타내는 치유 정보는 전력 공급이 없는 경우에도 유지된다. 비휘발성 메모리 셀들은, 예를 들어, 기록된 데이터의 보유를 위한 강유전성 축전기들을 포함한다.
메모리 셀 영역 및 용장 메모리 셀 영역은 용장 정보 영역을 이루는 메모리 셀들과 동일한 형태를 가지는 비휘발성 메모리 셀들로 이루어진다. 따라서, 이러한메모리 셀들이 동일한 레이아웃(layout) 규칙에 의하여 설계되고 동일한 반도체 공정에 의하여 제조되는 것이 가능하여 진다. 결과적으로, 칩 크기가 경감될 수 있다. 경감된 칩 크기는 제조 비용의 경감을 달성하기 위해 조성된 제조 공정들과 결합된다.
본 발명의 다른 한 측면에 의하면, 반도체 메모리는 메모리 셀 영역, 용장 메모리 셀 영역, 및 용장 정보 영역으로 각각 이루어진 다수의 메모리 영역들, 및 위의 메모리 영역들에 인접하여 개별적으로 배열된 다수의 플레이트 구동기들을 포함한다. 일반적으로, 워드 라인들은 메모리 셀들 내의 전달 트랜지스터들의 게이트들을 통하여 강유전성 축전기들과 연결된다. 플레이트 라인들은 강유전성 축전기들과 직접 연결된다. 플레이트 라인들에 연결된 부하들은 메모리 셀들의 강유전성의 용량들 및 기타 등등을 포함하고 있기 때문에, 이들은 워드 라인들에 연결된 부하들보다 크다. 다수의 메모리 영역들에 대응되는 다수의 플레이트 구동기들을 형성하는 것은 플레이트 라인들의 길이를 줄일 수 있도록 하기 때문에, 플레이트 라인들의 부하를 경감시킨다. 결과적으로, 액세스 시간에 미치는 플레이트 라인들의 부하들에 의한 효과는 최소화될 수 있으며, 액세스 시간은 감소된다.
본 발명의 다른 한 측면에 의하면, 반도체 메모리는 다수의 메모리 영역들과 함께, 위의 메모리 영역들에 각각 대응되는 다수의 용장 메모리 영역들, 다수의 용장 주소 영역들, 및 다수의 용장 플래그 영역들을 포함한다. 위의 메모리 영역들은 각각 다수의 메모리 셀들을 포함한다. 위의 용장 메모리 영역들은, 메모리 영역들의 메모리 셀들 중 어느 것에서의 불량을 치유하기 위한 용장 메모리 셀들을 가진다. 즉, 각각의 단일한 용장 메모리 셀은 다수의 메모리 셀들에 대하여 형성된다. 위의 용장 주소 영역들은 불량 메모리 셀들을 지정하는 제2 주소들을 주소 정보로서 보유한다. 위의 용장 플래그 영역들은 용장 메모리 영역들을 사용함을 나타내는 치유 정보를 보유한다.
이러한 반도체 메모리에서, 제1 주소 및 제2 주소가 위의 반도체 메모리로 제공된다. 다수의 메모리 영역 중 어느 것이 위의 제1 주소에 따라서 선택된다. 이때, 각각의 메모리 영역에 배열된 다수의 메모리 셀들 중 어느 것이 위의 제2 주소에 따라서 선택된다. 동일한 제1 주소에 대응되는 메모리 영역, 용장 메모리 영역, 용장 주소 영역, 및 용장 플래그 영역이 동시에 활성화된다.
메모리 영역이 작동중일 때, 불량 메모리 셀은 이 메모리 셀에 대응되는 용장 주소 영역에 보유된 주소 정보에 따라 선택 배제된다. 특히, 불량 메모리 셀을 포함하는 영역은 주소 정보로서 읽힌 신호의 디코딩에 의하여 식별된다. 불량 메모리 셀을 치유하기 위한 용장 메모리 셀은 불량 메모리 셀에 대응되는 용장 플래그 영역에 보유된 치유 정보에 따라 선택된다. 즉, 용장 메모리 셀들은 주소 정보를 사용하지 않고 치유 정보에 따라 직접 선택된다. 워드 라인의 선택으로부터 용장 메모리 셀의 선택까지에 관여하는 회로들의 게이트 수를 감소시킬 수 있기 때문에, 워드 라인이 선택된 이후 용장 메모리 셀의 선택되기 이전까지 경과하는 시간을 줄이는 것이 가능하다. 이것은 메모리 셀의 치유 시 액세스 시간의 지연을 피할 수 있도록 한다.
본 발명의 다른 한 측면에 의하면, 용장 주소 영역들 및 용장 플래그 영역들은 비휘발성 메모리 셀들로 구성된다. 따라서, 주소 정보 및 치유 정보는 전력 공급이 없이도 유지될 수 있다. 메모리 셀들은, 예를 들어, 기록된 데이터를 유지하기 위한 강유전성 축전기들을 포함한다.
본 발명의 다른 한 측면에 의하면, 용장 플래그 영역들의 메모리 셀들은 치유 정보의 전송을 위한 상보성 비트 라인들(참 비트 라인(true bit line)과 바아 비트 라인(bar bit line))의 하나에 각각 연결된다.
예를 들어, 메모리 셀들에 논리값 1을 기록할 경우, 하이 값이 참 비트 라인으로 전송되며 로우 값이 바아 비트 라인으로 전송된다. 하이 값의 치유 정보는 참 비트 라인에 연결된 메모리 셀(참 메모리 셀)들에 기록된다. 로우 값의 치유 정보는 바아 비트 라인에 연결된 메모리 셀(바아 메모리 셀)들에 기록된다. 마찬가지로, 논리값 0을 메모리 셀들에 기록할 경우, 로우 값의 치유 정보는 참 메모리 셀들에 기록되며, 하이 값의 치유 정보는 바아 메모리 셀들에 기록된다.
이하에서, 메모리 셀들이 논리값 1로 쓰여진 경우를 설명한다. 참 메모리 셀들에 보유된 치유 정보(하이 값)를 참 비트 라인으로 읽어들이기 위해, 기준 전압이 바아 비트 라인으로 공급된다. 참 비트 라인(하이 값)과 바아 비트 라인 사이의 전위차는 센스 앰프(sense amplifier) 등에 의하여 증폭되며, 참 비트 라인은 하이 값을 가지도록 되고 바아 비트 라인은 로우 값을 가지도록 된다. 이와 비슷하게, 바아 메모리 셀에 보유된 치유 정보(로우 값)를 바아 비트 라인으로 읽어들이기 위해, 참 비트 라인에 기준 전압이 공급된다. 참 비트 라인과 바아 비트 라인(로우 값) 사이의 전위차는 센스 앰프(sense amplifier) 등에 의하여 증폭되며, 참 비트라인은 하이 값을 가지도록 되며, 바아 비트 라인은 로우 값을 가지도록 된다. 즉, 정보가 참 메모리 셀들 또는 바아 메모리 셀들의 어느 쪽으로부터 읽혀지는가에 상관없이 상보성 비트 라인들로는 동일한 값들을 읽어내게 된다. 참 메모리 셀들 및 바아 메모리 셀들에 보유된 치유 정보는 참 비트 라인이나 바아 비트 라인 어느 한 쪽 만을 사용하여도 읽어 낼 수가 있다. 결과적으로, 용장 회로를 단순한 형태로 형성할 수가 있으며, 이것은 반도체 메모리의 칩 크기를 감소시킨다.
본 발명의 다른 한 측면에 의하면, 메모리 셀들 및 용장 메모리 셀들은 용장 메모리 영역들 및 용장 플래그 영역들을 이루는 메모리 셀들과 동일한 형태를 갖는 비휘발성 메모리 셀들로 이루어진다. 이 때문에, 메모리 영역들, 용장 메모리 영역들, 용장 주소 영역들, 및 용장 플래그 영역들의 메모리 셀들은 동일한 레이아웃 규칙에 따라 디자인되어 동일한 반도체 공정에 의하여 제조될 수 있다. 이는 칩 크기의 감소를 가능하게 한다. 감소된 칩 크기는 제조 비용의 경감을 달성하기 위해 조성된 제조 공정들과 결합된다.
본 발명의 다른 한 측면에 의하면, 메모리 영역들, 용장 메모리 영역들, 용장 주소 영역들, 및 용장 플래그 영역들의 비휘발성 메모리 셀들은 제1 주소에 따라 활성화되는 공통 워드 라인들에 의해 선택된다. 공통 워드 라인들을 사용함으로써 전 영역들에 걸쳐 배치된 워드 라인들의 총 수를 감소시키는 것이 가능하게 된다. 즉, 개개의 영역은 레이아웃 크기에 있어서 최소화 될 수 있으며, 칩 크기는 감소한다.
본 발명의 다른 한 측면에 의하면, 용장 주소 영역들은 주소 정보로서 제2주소의 이진 데이터를 보유한다. 따라서, 용장 주소 영역들은 보다 작은 크기로 배치될 수 있다.
도 1은 통상의 용장 회로(redundancy circuit)를 가지는 반도체 메모리의 개괄을 나타내는 블록도 이다.
도 2는 본 발명의 반도체 메모리의 제1 실시 형태를 나타내는 블록도 이다.
도 3은 도 2의 용장 정보 영역을 상세히 나타낸다.
도 4는 도 2의 주요 부분의 등가 회로를 나타낸다.
도 5는 제1 실시 형태에 따른 판독 작동에서의 워드 라인(WL)과 플레이트 라인(PL) 상의 전압 변화, 용장 정보 영역, 메모리 셀 영역, 및 용장 메모리 셀 영역의 작동들을 나타내는 설명도이다.
도 6은 본 발명의 반도체 메모리의 제2 실시 형태를 나타내는 블록도 이다.
도 7은 본 발명의 반도체 메모리의 한 실시 형태를 나타내는 블록도 이다.
도 8은 도 7의 메모리 블록을 상세히 나타내는 회로도이다.
도 9는 주소 정보 및 치유 정보의 기록(write) 이후의 메모리 블록을 개략적으로 나타내는 설명도이다.
도 10은 본 발명이 얻어지기 전에 연구되어온 메모리 블록을 상세히 나타내는 회로도이다.
본 발명의 본질, 원리, 이용은 첨부된 도면들과 관련된 이하의 상세한 설명에 의하여 보다 명확하여 질 것이며, 첨부된 도면들에서는 유사한 부분이 동일한 참조 번호로 표시되어 있다.
이하에서는 도면을 참조하여 본 발명의 실시 형태들을 설명한다.
도 2는 본 발명의 반도체 메모리의 제 1 실시 형태를 나타낸다. 종래 기술에서 기술된 것들과 동일한 회로들 및 신호들은 동일한 참조 번호로 나타내도록 한다. 이들의 상세한 설명은 생략한다. 이 반도체 메모리는 실리콘 기판 상에 CMOS 공정을 사용하여 강유전성 메모리(FeRAM; Ferroelectric RAM)로서 형성된다.
위의 강유전성 메모리는 다수의 메모리 블록(MB)들을 가진다. 위의 메모리 블록들(MB)은 각각 워드 구동기(10), 플레이트 구동기(12), 열 제어 회로(14), 용장 정보 영역(DCR)(도면에서 두꺼운 선으로 표시됨), 메모리 셀 영역(MCR), 및 용장 메모리 셀 영역(RCR)을 가진다. 이 강유전성 메모리는, 용장 정보 영역(DCR)이 메모리 셀 영역(MCR) 및 용장 메모리 셀 영역(RCR)에 대한 것보다 워드 구동기(10) 및 플레이트 구동기(12)에 더욱 가깝게 배열되어 있음을 특징으로 한다.
즉, 워드 구동기(10)는, 행 주소에 따라 미리 정하여진 워드 라인(WL)에 전압을 공급한다. 플레이트 구동기(12)는, 행 주소에 따라 미리 정하여진 플레이트 라인(PL)에 전압을 공급한다. 열 제어 회로(14)는, 열 주소 및 용장 정보영역(DCR)으로부터 출력된 치유 정보(치유 주소 정보 등)에 따라, 메모리 셀 영역(MCR) 및 용장 메모리 셀 영역(RCR)으로 열 선택 신호(CL) 및 용장 열 선택 신호(RL)를 각각 출력한다. 메모리 셀 영역(MCR), 용장 메모리 셀 영역(RCR), 및 용장 정보 영역(DCR)의 메모리 셀(MC)들은 강유전성 축전기들과 전달 트랜지스터들로 구성되며, 공통 워드 라인(WL)들 및 플레이트 라인(PL)들에 연결된다. 용장 정보 영역(DCR)의 메모리 셀(MC)들이 강유전성 축전기들로 이루어졌기 때문에, 치유 정보는 전원 공급 없이도 유지된다. 워드 라인(WL) 및 플레이트 라인(PL) 사이의 활성화된 메모리 셀(MC)들로는 액세스가 가능하다. 치유 정보는 용장 기록 신호(RDCL)의 활성화에 반응하여 용장 정보 영역(DCR)의 열 스위치들(CLS)(후술함)이 턴온 함에 의해 용장 정보 영역(DCR)에 기록된다.
도 3은 용장 정보 영역(DCR)을 상세히 기술한다.
위의 용장 정보 영역(DCR)은 용장 주소 영역(RAR) 및 용장 플래그 영역(RFR)으로 구성된다. 위의 용장 주소 영역(RAR) 및 용장 플래그 영역(RFR)은 치유 정보를 보유하기 위한 다수의 메모리 셀(MC)들, 하나 또는 그 이상의 열 스위치(CLS), 및 하나 또는 그 이상의 센스 앰프(S/A)를 가진다. 이러한 접속에서, 메모리 셀 영역(MCR) 및 용장 메모리 셀 영역(RCR)은 용장 정보 영역(DCR)의 것과 동일한 기본적 레이아웃을 가진다. 즉, 이러한 영역들(DCR, MCR, 및 RCR)의 기본 블록들의 레이아웃 데이터는 영역 외부로부터의 배선(예를 들어, 상부 층(layer)들의 알루미늄 배선)을 제외하고는 동일하다. 위의 영역들(DCR, MCR, 및 RCR)에서는, 메모리 셀(MC)들 및 이들의 주변 회로들은 동일한 레이아웃 규칙에 의하여 디자인되며, 동일한 반도체 제조공정에 의하여 제조된다. 이는 결과적으로 칩 크기의 감소를 가능하게 한다. 감소된 칩 크기는 제조 비용을 낮추기 위해 조성된 제조 공정들과 결합된다.
메모리 셀(MC)들의 선택 트랜지스터들의 게이트들은 각각 워드라인들(WL0-WL511) 중의 하나에 연결된다. 메모리 셀(MC)들의 강유전성 축전기들은 한쪽 단이 선택 트랜지스터들에 연결되며, 다른 한쪽 단이 각각 플레이트 라인들(PL0-PL255) 중 하나에 연결된다. 메모리 셀(MC)들은 상보성 비트 라인들(BL 및 /BL)의 하나에 각각 연결된다. 달리 말하면, 짝수 번째 워드 라인(WL0, WL2,...)들에 연결된 메모리 셀(MC)들은 참 비트 라인(BL)들에 연결된다. 홀수 번째 워드 라인(WL1, WL3,...)들에 연결된 메모리 셀(MC)들은 바아 비트 라인(/BL)들에 연결된다. 비트 라인(BL)들은 데이터 라인들(DB0-DB7) 중의 하나에 각각 연결된다. 바아 비트 라인(/BL)들은 데이터 라인들(/DB0-/DB7) 중의 하나에 각각 연결된다.
용장 주소 영역(RAR)은 워드 라인 당 512개의 3비트 주소 정보(열 주소의 저 차의 세 개 비트들)를 보유하는 1536개의 메모리 셀(MC)들을 가진다. 용장 정보 영역(RAR)의 열 스위치(CLS)들은 용장 기록 신호(RDCL)가 활성화될 때 턴온 된다. 용장 기록 신호 REDSEL 및 블록 선택 신호(IBS)가 활성화될 때, 용장 기록 신호 RDCL가 활성화된다. 각각의 워드 라인에 연결된 세 개의 메모리 셀(MC)들은 메모리 셀 영역(MCR)의 블록들(BLK0-BLK7)(후술함) 중 하나를 지정하는 불량 주소(이진 데이터)를 주소 정보로서 보유한다. 주소 정보는 용장 기록 신호가 하이 값을 가지면, 데이터 라인들(DB0-DB2 및 /DB0-/DB2)을 통하여 기록된다.
용장 플래그 영역(RFR)은 512개의 1비트 치유 정보를 보유하기 위한 512개의 메모리 셀들을 가진다. 용장 플래그 영역(RFR)의 열 스위치(CLS)는 용장 기록 신호(RDCL)가 활성화될 때 턴온 된다. 용장 기록 신호(REDSEL) 및 블록 선택 신호(IBS)가 하이 값을 가질 때, 치유 정보가 데이터 라인들(DB3 및 /DB3)을 통하여 기록된다.
용장 주소 영역(RAR) 및 용장 플래그 영역(RFR)에 보유된 데이터는 비트 라인들(BL 및 /BL)을 통하여 열 제어 회로(14)로 직접 출력된다. 용장 주소 영역(RAR)은 용장 플래그 영역(RFR)에 논리값 1이 쓰여지면 작동하며(enable), 용장 플래그 영역(RFR)에 논리값 0이 쓰여지면 작동이 억제된다(disable).
메모리 셀 영역(MCR)은 8개의 블록(BLK0-BLK7)들로 이루어진다. 각각의 블록들은 512개의 8비트 입력/출력 데이터를 보유하기 위한 4096개의 메모리 셀(MC)들을 가진다. 즉, 각각의 단일 블록은 4k비트의 메모리 용량을 가진다. 블록들(BLK0-BLK7)은 열 주소의 저 차 세 개 비트들에 의하여 식별된다.
용장 메모리 셀 영역(RCR)은 메모리 셀 영역(MCR)의 단일 블록에 대응되는 4096개의 메모리 셀(MC)들을 보유한다. 용장 메모리 셀 영역(RCR)은 단일 용장 열 선택 신호(RCL)에 의하여 제어되는 16개의 열 스위치(CLS)(도시하지 않음)들을 가진다.
도 4는 워드 라인(WL)들의 방향에 따른 메모리 셀 영역(MCR), 용장 메모리 셀 영역(RCR), 및 용장 정보 영역(DCR)의 등가 회로를 나타낸다.
도2에 나타낸 바와 같이, 워드 라인(WL)들 및 플레이트 라인(RL)들은 용장정보 영역(DCR), 메모리 셀 영역(MCR), 및 용장 메모리 셀 영역(RCR)들에 대하여 공통으로 배치되며, 길이가 더욱 길어지게 된다. 그 때문에, 워드 라인(WL)들 및 플레이트 라인(PL)들은 기생 저항(R)과 기생 커패시턴스(C)를 가진다. 워드 구동기(10)로부터 워드 라인(WL)들로 공급되는 워드 라인 선택 신호들은 워드 구동기(10)에 가까운 메모리 셀(MC)로 더 일찍 공급된다. 즉, 워드 라인 선택 신호들은 단자들의 순서대로(WN1, WN2, 및 WN3) 전달된다. 이와 비슷하게, 플레이트 구동기(12)로부터 플레이트 라인(PL)들로 공급되는 플레이트 전압들은 플레이트 구동기(12)에 인접한 메모리 셀(MC)들로 먼저 도달한다. 즉, 플레이트 전압들은 단자들의 순서에 따라(PN1, PN2, 및 PN3) 전달된다.
용장 정보 영역(DCR)은 워드 구동기(10) 및 플레이트 구동기(12)에 인접하여 배열된다. 따라서, 미리 정하여진 워드 라인(WL)과 플레이트 라인(PL)이 활성화되면, 용장 정보 영역(DCR)의 메모리 셀(MC)들은 메모리 셀 영역(MCR) 및 용장 메모리 셀 영역(RCR)의 메모리 셀(MC)들보다 일찍 작동한다.
도 5는 판독 작동 시, 워드 라인(WL)과 플레이트 라인(PL)의 전압 변화, 및 용장 정보 영역(DCR), 메모리 셀 영역(MCR), 및 용장 메모리 셀 영역(RCR)의 작동을 나타낸다.
워드 라인(WL)의 단자들(WN1, WN2, 및 WN3) 및 플레이트 라인(PL)의 단자들(PN1, PN2, 및 PN3)은 워드 구동기(10) 및 플레이트 구동기(12)에 인접한 순서대로 하이 값으로 변화한다(활성화된다). 워드 구동기(10) 및 플레이트 구동기(12)로부터 먼 단자들일수록 더 큰 CR 시정수들을 가지며, 그에 따라서 더욱완만하게 상승하는 파형들을 가진다.
본 발명의 강유전 메모리에서, 용장 정보 영역(DCR)은 단자들(WN1 및 PN1)이 하이 값으로 변화함에 반응하여 작동하며, 치유 정보를 내보낸다. 이 치유 정보에 따라서, 열 제어 회로(14)는 "치유" 또는 "비치유" 인지의 여부를 판단한다(치유 판정). 다음으로, 메모리 셀 영역(MCR) 및 용장 메모리 셀 영역(RCR)은 단자 WN2, PN2들 및 단자 WN3, PN3들이 하이 값으로 변화하는 것에 반응하여 작동한다. 메모리 셀(MC)로부터 비트 라인 BL(또는 /BL)들로 읽어내진 데이터는 센스 앰프(S/A)에 의하여 증폭된다. 치유 판정 결과 및 열 주소에 따라, 열 제어 회로(14)는 열 선택 신호(CL) 또는 용장 열 선택 신호(RCL)를 활성화시킨다. 이때, 판독 데이터가 출력된다. 도 5는 시간 축을 과장하여 나타내고 있음에 주의해야 한다. 실제로는, 치유판정 및 메모리 셀 영역(MCR)의 작동은 중첩되어 수행되며, 메모리 셀 영역(MCR)과 용장 메모리 셀 영역(RCR)의 작동은 거의 동시에 수행된다.
(비교 예) 종래 기술의 강유전 메모리에서는, 메모리 셀 영역(MCR) 및 용장 메모리 셀 영역(RCR)은, 단자들(WN1 및 PN1)의 하이 값으로의 변화에 반응하여, 먼저 작동한다. 그 이후에, 용장 정보 영역(DCR)이 단자들(WN3 및 PN3)의 하이 값으로의 변화에 반응하여 작동한다. 이는 치유판정이 늦어지는 결과를 가져오며, 판독 데이터의 출력은 지연되게 된다. 본 발명에 따르면, 치유 판정이 보다 일찍 이루어질 수 있다. 따라서, 메모리 셀들의 치유나 또는 비치유의 경우, 액세스 시간이 이제까지에 비하여 시간 T 만큼 감소되도록 할 수 있다.
도 5에서는, 워드 라인(WL) 및 플레이트 라인(PL)의 변화의 타이밍은 판독작동인지 또는 기록 작동인지에 관계없이 동일하다. 한편, 치유 판정의 타이밍은 열 스위치들과 용장 열 스위치들의 작동 타이밍을 나타낸다. 따라서, 데이터가 열 스위치들 및 용장 열 스위치들을 통하여 메모리 셀(MC)에 기록되는 기록 작동 동안에도, 액세스 시간은 판독 작동에서와 마찬가지로 감소될 수 있다.
위에서 설명된 바와 같이, 이 실시 형태에서는, 용장 정보 영역(DCR)은 워드 구동기(10) 및 플레이트 구동기(12)에 보다 인접하게 배열된다. 판독 및 기록 작동을 하는 동안에, 치유 정보를 보유하는 용장 정보 영역(DCR)의 메모리 셀(MC)들은 메모리 셀 영역(MCR) 및 용장 메모리 셀 영역(RCR)의 메모리 셀들보다 더 일찍 작동을 개시하기 때문에, 치유 또는 비치유의 여부에 대한 판정이 보다 일찍 이루어질 수 있다. 더욱 상세하게는, 치유 정보에 반응하여, 열 스위치들 및 용장 열 스위치들의 작동이 보다 일찍 개시된다. 이로 인하여 메모리 셀의 치유 또는 비치유의 경우에 액세스 시간의 감소가 가능하게 된다.
용장 정보 영역(DCR)의 메모리 셀(MC)들은 강유전성 축전기들을 가지는 비휘발성의 메모리 셀(MC)들로 이루어진다. 따라서, 치유 정보는 전원 공급 없이도 보존될 수 있다.
메모리 셀 영역(MCR)과 용장 메모리 셀 영역(RCR)은 용장 정보 영역(DCR)을 구성하는 것들과 동일한 형태를 가지는 비휘발성 메모리 셀들로 이루어진다. 따라서, 용장 정보 영역(DCR), 메모리 셀 영역(MCR), 및 용장 메모리 셀 영역(RCR)의 메모리 셀들, 및 이들의 주변회로들은 동일한 레이아웃 규칙들에 따라 설계되어 동일한 반도체 공정 기술들을 사용하여 제조될 수 있다. 이는 칩 크기의 감소를 가져오며, 제조 비용의 감소를 위해 조성된 제조 공정들과 결합될 수 있도록 한다.
도 6은 본 발명의 반도체 메모리의 제2 실시 형태를 나타낸다. 종래 기술 및 제1 실시 형태에서 설명된 것과 동일한 회로들 및 신호들은 동일한 참조 번호들로 나타내어진다. 이의 상세한 설명은 생략하기로 한다.
이 실시 형태에서, 각각의 메모리 블록(MB)은 워드 구동기(10), 두 개의 플레이트 구동기(12)들, 및 네 개의 메모리 영역들(MR)을 가진다. 각각의 메모리 영역(MR)은 메모리 셀 영역(MCR), 용장 메모리 셀 영역(RCR), 및 용장 정보 영역(DCR)을 가진다. 워드 구동기(10)는 위의 도면에서 메모리 블록(MB)의 왼쪽 끝에 배열된다. 각 플레이트 구동기(12)는 두 개의 메모리 영역(MR)들 사이에 배열된다. 용장 정보 영역(DCR)(도면에서 굵은 사각틀(frame)로 표시)들은 각각의 메모리 셀 영역(MCR) 및 용장 메모리 셀 영역(RCR)보다 플레이트 구동기(12)에 더욱 가깝도록 배치된다. 워드 라인(WL)들은 네 개의 메모리 영역에 공통으로 배열된다. 플레이트 라인(PL)들은 메모리 영역(MR)들에 독립적으로 배선된다. 다른 배치나 신호 연결들은 이제까지 설명된 바와 같다.
일반적으로, 워드 라인(WL)들은 메모리 셀들의(MC) 전달 트랜지스터들의 게이트들을 통하여 강유전성 축전기들에 연결된다. 플레이트 라인(PL)들은 강유전성 축전기들에 직접 연결된다. 따라서, 플레이트 라인(PL)들에 연결된 부하들은 메모리 셀(MC)들 내의 강유전성 용량들 등을 포함하며, 워드 라인(WL)들에 연결된 부하들에 비하여 크게 된다.
이 실시 형태에서는, 다수의 메모리 영역(MR)들에 주어진, 다수의 플레이트구동기(12)들이 형성되어 있으며, 고 부하 플레이트 라인(PL)들을 구동하는 플레이트 구동기(12)들의 근처에 용장 정보 영역(DCR)들이 배열된다. 이는 액세스 시간이 감소될 수 있도록 하며, 제1 실시 형태의 경우와 비교할 때 유리하다.
이 실시 형태는 상술된 제1 실시 형태에서 얻어지는 것과 동일한 효과를 제공할 수 있다. 한편, 이 실시 형태에서는, 다수의 메모리 영역(MR)들이 제공되는 경우조차도, 이러한 메모리 영역(MR)들에 대응하는 다수의 플레이트 구동기(12)들을 형성하여 플레이트 라인(PL)들의 부하가 액세스 시간에 미치는 영향을 최소화하도록 할 수 있다. 즉, 액세스 시간이 감소되도록 할 수 있다.
도 7은 본 발명의 반도체 메모리의 제3 실시 형태를 나타낸다. 본 반도체 메모리는 실리콘 기판 상에 CMOS 공정을 사용하여 강유전성 메모리로서 형성된다. 이 도면에서, 두꺼운 선들은 각각 다수의 라인들로 구성된 신호 라인들을 표시한다.
강유전성 메모리는 다수의 메모리 블록(MB)들과 이러한 메모리 블록(MB)들을 제어하기 위한 제어 회로(도시하지 않음)를 가진다. 메모리 블록(MB)들은 각각 워드 구동기(10), 플레이트 구동기(12), 열 제어 회로(14), 다수의 메모리 영역(MR)들, 다수의 용장 메모리 영역(RMR)들, 다수의 용장 주소 영역(RAR)들, 및 다수의 용장 플래그 영역(RFR)들을 가진다.
워드 구동기(10)는 행 주소(제1 주소에 대응하는)에 따라 미리 정하여진 워드 라인(후술함)으로 전압을 공급한다. 플레이트 구동기(12)는 행 주소에 따라 미리 정하여진 플레이트 라인(후술함)으로 전압을 공급한다. 열 제어 회로(14)는 블록 선택 신호(IBS), 열 주소(제2 주소에 대응), 용장 주소 영역(RAR)들로부터의 주소 정보(RAD), 및 용장 플래그 영역(RFR)들로부터의 플래그 신호(FLAG0)에 따라, 열 선택 신호(CL0-CL7)들과 용장 열 선택 신호(RCL)를 메모리 영역(MR)들 및 용장 메모리 영역(RMR)들로 각각 출력한다. 메모리 영역(MR)들 및 용장 메모리 영역(RMR)들로부터/으로의 데이터 판독/기록은 입력/출력 데이터로서 입출력된다.
도 8은 메모리 블록(MB)을 상세히 나타낸다.
메모리 영역(MR)들, 용장 메모리 영역(RMR)들, 용장 주소 영역(RAR)들, 및 용장 플래그 영역(RFR)들은 다수의 메모리 셀(MC)들을 가진다. 메모리 영역(MR)들, 용장 메모리 영역(RMR)들, 용장 주소 영역(RAR)들, 및 용장 플래그 영역(RFR)들은 열 선택 스위치(CLS)들과 센스 앰프(S/A)들을 가지는 메모리 셀 영역을 각각 구성하며, 기본적 레이아웃에서 동일하다. 즉, 이러한 영역들(MR, RMR, RAR, 및 RFR)의 기본 블록들에 대한 레이아웃 데이터는 영역 외부로부터의 배선(예를 들어, 상부 층의 알루미늄 배선)을 제외하고는 동일하다. 덧붙여, 도면에서, 위 영역들(MR, RMR, RAR, 및 RFR)에 대응되는 메모리 셀 영역들은 MR, RMR, RAR, 및 RFR의 참조 번호가 각각 지정된다.
이 영역들(MR, RMR, RAR, 및 RFR)의 어느 것에서, 메모리 셀(MC)들의 선택 트랜지스터들의 게이트들은 각각 워드 라인들(WL0-WL511)의 하나에 연결된다. 즉, 행 주소의 공급에 따라 미리 정하여진 워드 라인이 선택되며, 이 워드 라인에 연결된 메모리 영역(MR), 용장 메모리 영역(RMR), 용장 주소 영역(RAR), 및 용장 플래그 영역(RFR)이 동시에 활성화된다. 메모리 셀(MC)들의 강유전성 축전기들은 한쪽 끝이 선택 트랜지스터들에 연결되며, 다른 한쪽 끝이 플레이트 라인(PL0-PL255)들에 각각 연결된다. 메모리 셀(MC)들은 상보성 비트 라인들(BL 및 /BL)의 어느 한쪽에 각각 연결된다. 달리 말하면, 짝수 번째의 워드 라인들(WL0, WL2,...)과 연결된 메모리 셀들은 참 비트 라인(BL)들에 연결된다. 홀수 번째의 워드 라인들(WL1, WL3,...)과 연결된 메모리 셀(MC)들은 바아 비트 라인(/BL)들에 연결된다. 이하에서, 참 비트 라인(BL)들 및 바아 비트 라인(/BL)들을 간단히 비트 라인들(BL 및 /BL)로 기술하기로 한다. 비트 라인들 BL은 각각 데이터 라인들 DB0-DB7 중의 하나에 연결된다. 또한, 비트 라인들 /BL은 각각 데이터 라인들 /DB0-/DB7 중의 하나에 연결된다.
메모리 영역(MR)들로 구성되는 메모리 셀 영역은 여덟 개의 블록들(BLK0-BLK7)을 포함한다. 각각의 블록들은 512개의 8비트 입력/출력 데이터를 보유하기 위한 4096개의 메모리 셀들을 가진다. 즉, 각 단일 블록은 4K비트의 메모리 용량을 가진다. 위의 블록들(BLK0-BLK7)은 열 주소의 저차의 세 개 비트들에 의하여 식별된다. 특히, 각 단일 블록의 16개의 열 선택 스위치들(CLS)이 동일한 열 선택 신호 CL0(또는 CL1-CL7)에 의해 제어된다.
용장 메모리 영역(RMR)들로 구성되는 메모리 셀 영역은 메모리 영역(MR)의 단일 블록에 대응하는 4096 개의 메모리 셀들을 포함한다. 용장 메모리 영역(RMR)의 16 개의 열 선택 스위치들(CLS)은 동일한 열 선택 신호(RCL0)에 의하여 제어된다. 용장 메모리 영역(RMR)들은, 후술될 바와 같이, 워드 라인 당의 여덟 개 블록들 중 어느 것이든 치유할 수 있다.
용장 주소 영역(RAR)들로 구성되는 메모리 셀 영역은 512 개의 워드 라인마다의 3 비트 주소 정보(열 주소의 저차의 세 개 비트들)를 보유하는 1536 개의 메모리 셀(MC)들을 가진다. 용장 주소 영역(RAR)의 열 스위치(CLS)들은 용장 기록 신호(REDSEL)에 의해 제어된다. 각 워드 라인에 연결된 세 개의 메모리 셀(MC)들은 블록들(BLK0-BLK7)중의 하나를 지정하는 불량 주소(이진 데이터)를 주소 정보로서 보유한다. 주소 정보는, 용장 기록 신호(REDSEL)가 하이 값일 때, 데이터 라인들(DB0-DB2 및 /DB0-/DB2)을 통하여 기록된다.
용장 플래그 영역(RFR)들로 구성되는 메모리 셀 영역은 512 개의 1비트 치유 정보를 보유하는 512 개의 메모리 셀들을 가진다. 용장 플래그 영역(RFR)들의 열 스위치들(CLS)은 용장 기록 신호(REDSEL)에 의해 제어된다. 치유 정보는 용장 기록 신호(REDSEL)가 하이 값일 때, 데이터 라인들(DB3 및 /DB3)을 통하여 쓰여진다.
용장 주소 영역들(RAR)은 논리값 1(치유 정보)이 용장 플래그 영역(RFR)에 기록될 때 작동하며, 논리값 0이 용장 플래그 영역(RFR)에 기록될 때 작동이 억제된다.
열 제어 회로(14)는 메모리 영역들(MR)의 열 선택 스위치(CLS)들을 선택하기 위한 여덟 개의 열 디코더들(14a), 용장 메모리 영역들(RMR)의 열 선택 스위치(CLS)들을 선택하기 위한 디코더(14b), 용장 주소 영역(RAR)에 보유된 주소 정보(RAD)들을 용장 버스 라인들(RED0-RED2 및 /RED0-/RED2)로 출력하기 위한 버퍼(14c), 및 용장 플래그 영역(RFR)에 보유된 치유 정보(FLAG0)를 플래그 신호(FLAG)로서 출력하기 위한 버퍼(14d)를 가진다.
다음으로, 메모리 영역(MR)들이 A와 B의 기호로 지정된 메모리 셀들(MC)에불량들을 가진 상황에서의 강유전성 메모리의 작동을 설명한다.
도 8에서, A와 B의 기호로 나타내어진 불량 메모리 셀(MC)들이 각각 연결된 워드 라인들(WL0 및 WL1)에 함께 연결된 메모리 셀들(MC)에 주소 정보 "000" 및 "001"이 각각 기록된다. 치유 정보 "1"이 용장 플래그 영역들(RFR)의 메모리 셀(MC)들에 기록된다. 강유전성 메모리는 그의 시험(test) 과정 중 주소 정보와 치유 정보를 기록하기 위하여 테스트 모드로 초기 설정된다. 다음으로, 용장 기록 명령(redundancy write command) 등이 입력된다. 이것은 용장 기록 신호(REDSEL)를 하이 값으로 변화시켜, 용장 주소 영역(RAR)들 및 용장 플래그 영역(RFR)들을 위한 열 선택 스위치들을 턴온 시킨다. 이때, 주소 정보 및 치유 정보가 메모리 셀(MC)들에 기록된다.
도 9는 주소 정보 및 치유 정보의 기록 이후의 메모리 블록을 개략적으로 나타낸다.
메모리 영역(MR)의 블록(BLK0) 상의 위치 A에서 메모리 셀(MC)에 불량이 있는 경우, 블록(BLK0)의 열 주소를 나타내는 "000"이, 같은 워드 라인(WL0)에 대응하는 용장 주소 영역(RAR)으로 기록된다. 동일한 워드 라인(WL0)에 대응하는 용장 플래그 영역(RFR)에 치유 정보 "1"이 기록된다.
메모리 영역(MR)의 블록(BLK1) 상의 위치 B에서 메모리 셀(MC)에 다른 불량이 있는 경우, 블록(BLK1)의 열 주소를 나타내는 "001"이 같은 워드 라인(WL1)에 대응하는 용장 주소 영역(RAR)에 기록된다. 치유 정보 "1"이, 동일한 워드 라인(WL1)에 대응하는 용장 플래그 영역(RFR)에 기록된다. 여기서, 용장 주소영역(RAR)들에서는, 도면의 좌측에 있는 메모리 셀(MC)이 최하위 비트(least significant bit)에 해당한다. 따라서, 실제로 쓰여진 주소 정보는 도면에 나타낸 바와 같이 "100"이 된다.
치유 정보 "0"이 불량 없는 메모리 셀들에 대응하는 워드 라인들(WL2-WL511)에 연결된 용장 플래그 영역들(RFR)의 메모리 셀들에 기록된다. 불량 없는 메모리 셀들에 대응되는 워드 라인들(WL2-WL511)과 연결된 용장 주소 영역들(RAR)의 메모리 셀들로는 어떤 주소 정보가 기록되어도 무방하며 기록되지 않을 수도 있다.
전기적으로 반전된 논리 데이터가 바아 비트 라인(/BL)들에 연결된 메모리 셀(MC)들에 기록된다. 즉, 비트 라인들 BL 및 /BL에 각각 연결된 메모리 셀(MC)들에 논리 1의 데이터가 기록되면, 이러한 메모리 셀(MC)들에 보유된 데이터들은 전기적으로 반전된 성질을 갖는다.
만일 판독 작동 중에 A위치에 있는 메모리 셀(MC)를 포함하는 영역에 액세스하기 위하여 워드 라인(WL0)이 활성화되면, 이 워드 라인(WL0)에 연결된 용장 메모리 영역(RMR), 용장 주소 영역(RAR), 및 용장 플래그 영역(RFR)들의 메모리 셀(MC)들도 함께 액세스된다. 여기서, 열 주소의 디코딩 신호(CAD0) 및 블록 선택 신호(IBS)는 하이 값으로 변화한다.
워드 라인(WL0)이 활성화되면, 메모리 영역(MR), 용장 메모리 영역(RMR), 용장 주소 영역(RAR), 및 용장 플래그 영역(RFR)의 메모리 셀(MC)들에 보유된 수 개의 데이터들은 참 비트 라인(BL)으로 읽어 내어져 센스 앰프(S/A)에 의하여 증폭된다. 더욱 상세하게는, 데이터가 비트 라인 BL으로 읽어 내어지기 전에, 비트 라인들 BL 및 /BL에는 기준 전압이 공급된다(precharge). 이때, 판독 작동을 수행함에 따라 변화된 비트 라인들 BL의 전압과 비트 라인들 /BL의 전압간의 전위차가 센스 앰프(S/A)들에 의하여 증폭된다.
용장 주소 영역(RAR)들로부터 읽혀진 데이터(주소 정보)에 따라, 용장 버스 라인들(RED0-RED2)은 하이 값으로 변화하며, 용장 버스 라인들(/RED0-/RED2)은 로우 값으로 변화한다. 용장 플래그 영역(RFR)으로부터 읽혀진 데이터(치유 정보)에 따라, 플래그 신호(FLAG)는 하이 값으로 변화한다. 열 제어 회로(14)에서, 블록(BLK0)에 대응하는 디코더(14a)는 로우 값의 용장 버스 라인들(/RED0-/RED2)에 의하여 비활성화 되며, 그에 의하여 열 선택 신호(CL0)는 로우 값으로 변화한다. 블록(BLK0) 내의 열 선택 스위치(CLS)들은 로우 값의 열 선택 신호(CL0)에 반응하여 턴오프 된다. 즉, 불량 메모리 셀(MC)을 포함하는 블록(BLK0)은 주소 정보에 따라 선택 배제된다.
그 동안, 열 제어 회로(14)의 디코더(14b)는 하이 값의 플래그 신호(FLAG) 및 블록 선택 신호(IBS)에 의하여 활성화되며, 그에 의하여 용장 열 선택 신호(RCL)를 하이 값으로 변화시킨다. 용장 메모리 영역(RMR)들을 위한 열 선택 스위치(CLS)들은 하이 값의 용장 열 선택 신호(RCL)에 반응하여 턴온 된다. 즉, 용장 메모리 영역(RMR)은 치유 정보에 따라 선택된다. 이때, 도 9의 두꺼운 사각틀(frame)로 표시된 블록(BLK0)의 메모리 셀(MC)들은 용장 메모리 영역(RMR)의 메모리 셀들로 대체되며, 이에 의하여 불량 메모리 셀이 치유된다.
이와 비슷하게, 판독 작동 중에, B위치에 있는 메모리 셀(MC)을 포함하는 영역에 액세스하기 위하여 워드 라인(WL1)이 활성화된다. 여기서, 메모리 영역(MR), 용장 메모리 영역(RMR), 용장 주소 영역(RAR), 및 용장 플래그 영역(RFR)의 메모리 셀(MC)들에 보유된 수 개의 데이터는 바아 비트 라인(/BL)들로 읽어 내어져 센스 앰프(S/A)들에 의하여 증폭된다.
용장 주소 영역(RAR)으로부터 읽혀진 데이터(주소 정보)에 따라, 용장 버스 라인들(/RED0, RED1, 및 RED2)은 하이 값으로 변화하며, 용장 버스 라인들(RED0, /RED1, 및 /RED2)은 로우 값으로 변화한다. 열 제어 회로(14)에서, 블록(BLK1)에 대응하는 디코더(14a)는 로우 값의 용장 버스 라인들(RED0, /RED1, 및 /RED2)에 의하여 비활성화 되며, 불량 메모리 셀(MC)을 포함하는 블록(BLK1)은 주소 정보에 따라 비활성화 된다.
그 동안, 열 제어 회로(14)의 디코더(14b)는 하이 값의 플래그 신호(FLAG) 및 블록 선택 신호(IBS)에 의하여 활성화되며, 그에 의하여 용장 열 선택 신호(RCL)를 하이 값으로 변화시킨다. 용장 메모리 영역(RMR)들을 위한 열 선택 스위치(CLS)들은 하이 값의 용장 열 선택 신호(RCL)에 반응하여 턴온 된다. 즉, 용장 메모리 영역(RMR)은 치유 정보에 따라 선택된다. 이때, 도 9의 두꺼운 사각틀(frame)로 표시된 블록(BLK1)의 메모리 셀(MC)들은 용장 메모리 영역(RMR)의 메모리 셀들로 대체되며, 이에 의하여 불량 메모리 셀이 치유된다.
이러한 방법으로, 용장 메모리 영역(RMR)들의 용장 메모리 셀(MC)들은 주소 정보의 사용 없이도 치유 정보에 따라 직접 선택된다. 이것은 워드 라인(WL0)의 선택으로부터 용장 메모리 셀(MC)들의 선택에 이르는 과정에 개입된 회로들의 게이트수를 줄일 수 있도록 한다. 따라서, 메모리 셀(MC)들을 치유할 때, 액세스 시간의 지연을 피할 수 있도록 한다.
상술된 것과 동일한 작동이 기록 작동 시에 또한 이루어진다. 판독 작동과 기록 작동의 차이는 단지 데이터가 열 선택 스위치(CLS)를 통하여 메모리 셀(MC)들로부터 데이터 라인(DB0-DB7 및 /DB0-/DB7)들로 전송되느냐, 아니면 데이터가 열 선택 스위치(CLS)를 통하여 데이터 라인(DB0-DB7 및 /DB0-/DB7)들로부터 메모리 셀(MC)들로 전송되느냐에 있다.
도 10은 본 발명자들이 본 발명을 얻기 이전에 연구하여 온 메모리 블록을 상세히 나타낸다.
메모리 블록(MB)은 본 발명의 열 제어 회로(14)와 다른 열 제어 회로를 가진다. 보다 상세히는, 도 10의 메모리 블록(MB)에서, 용장 메모리 영역(RMR)들의 열 선택 스위치(CLS)들의 선택을 위한 디코더들은 주소 정보(용장 버스 라인들 RED0-RED2 및 /RED0-/RED2의 데이터)의 논리를 처리한다. 이것은 워드 라인(WL0)의 선택으로부터 용장 메모리 셀(MC)들의 선택에 이르는 과정에 개입된 회로들의 게이트 수를 증가시킨다. 결과적으로, 워드 라인이 선택되면, 용장 메모리 셀(MC)들이 선택되기까지 더 많은 시간이 걸린다. 이는 메모리 셀(MC)들의 치유 시 느린 액세스 시간을 가짐을 의미한다. 부가적으로, 용장 플래그 영역(RFR)들로부터 치유 정보를 출력하기 위해 상보성 비트 라인들(BL 및 /BL)이 사용되기 때문에, 플래그 신호(FLAG)를 발생시키기 위한 논리 회로는 도 8의 경우에 비하여 스케일이 커진다.
기술된 바와 같이, 본 발명의 반도체 메모리에서, 용장 메모리 영역(RMR)의 용장 메모리 셀(MC)들은 주소 정보의 사용 없이 치유 정보에 기반을 두어 직접 선택된다. 이로써 워드 라인(WL0)의 선택으로부터 용장 메모리 셀(MC)의 선택에 이르는 과정에 개입된 회로들의 게이트 수 저감이 가능하다. 따라서, 워드 라인(WL0)이 선택된 후 용장 메모리 셀(MC)이 선택되기 전까지 경과하는 시간을 감소시키는 것이 가능하다. 이로 인하여 메모리 셀(MC)들의 치유 시 액세스 시간의 지연을 피할 수 있다.
메모리 셀(MC)들은 강유전성 축전기들을 가지는 비휘발성 메모리 셀들로 이루어진다. 따라서, 전원 공급이 없이도 치유 정보가 유지될 수 있다.
용장 플래그 영역(RFR)의 메모리 셀(MC)들은 상보성 비트 라인들(BL 및 /BL)의 어느 한 쪽에 연결된다. 이들 중에서 단지 참 비트 라인(BL)으로 전송되는 치유 정보만을 플래그 신호(FLAG)를 발생시키기 위해 사용한다. 따라서, 열 제어 회로(14)(용장 회로)가 단순한 형태로 형성될 수 있어, 강유전성 메모리의 칩 크기의 감소를 가져온다.
메모리 영역(MR)들, 용장 메모리 영역(RMR)들, 용장 주소 영역(RAR)들, 및 용장 플래그 영역(RFR)들은 모두 동일한 형태의 메모리 셀(MC)들로 구성된다. 따라서, 이러한 영역들은 동일한 레이아웃 규칙에 따라서 설계되고 동일한 반도체 공정에 의하여 제조될 수 있다. 이는 칩 크기의 감소를 가능하게 한다. 메모리 셀들은 반도체 메모리에서 칩 안에 배열되어야 하는 가장 많은 수의 요소들이다. 따라서, 메모리 셀들이 차지하는 면적을 감소시키는 것은 칩 크기를 줄이는 데 큰 효과를제공하게 된다. 감소된 칩 크기는 조성된 제조 공정들과 결합하여 제조 비용의 저감을 달성하도록 한다.
메모리 영역(MR)들, 용장 메모리 영역(RMR)들, 용장 주소 영역(RAR)들, 및 용장 플래그 영역(RFR)들의 메모리 셀(MC)들은 공통 워드 라인들(WL0-WL511)에 연결된다. 이로써 이러한 영역들에 배치되는 워드 라인들의 총 수를 감소시키는 것이 가능하다. 즉, 개개 영역들은 레이아웃 크기에서 최소화 될 수 있으며, 칩 크기의 감소를 가져온다.
주소 정보를 위해, 용장 주소 영역(RAR)들은 열 주소의 이진 데이터를 보유한다. 따라서, 용장 주소 영역들은 보다 작은 크기로 배치될 수 있다.
위에서 기술된 제1 및 제2 실시 형태에서는 반도체 메모리가 강유전성 축전기를 가지는 메모리 셀(MC)들로 이루어진 경우에 대해 다루어왔다. 그러나, 본 발명은 이러한 실시 형태들에 한정되지 않는다. 예를 들면, 반도체 메모리는 유동 게이트(floating gate) 및 제어 게이트를 가지는 비휘발성 메모리 셀들로 이루어질 수 있다.
위에서 기술된 제1 및 제2 실시 형태에서는 메모리 셀 영역(MCR), 용장 메모리 셀 영역(RCR), 및 용장 정보 영역(DCR)이 강유전성 축전기를 가지는 메모리 셀(MC)들로 이루어진 경우를 다루어왔다. 그러나, 본 발명은 위의 실시 형태들에 한정되지 않는다. 예를 들어, 메모리 셀 영역(MCR) 및 용장 메모리 셀 영역(RCR)은 용장 정보 영역(DCR)이 비휘발성 메모리 셀들로 이루어진 경우라도 휘발성의 메모리 셀들로 이루어질 수도 있다.
위에서 기술된 제3 실시 형태에서는 반도체 메모리가 강유전성 축전기를 갖는 메모리 셀(MC)들로 이루어진 경우를 다루어왔다. 그러나, 본 발명은 이러한 실시 형태에 한정되지 않는다. 예를 들어, 반도체 메모리는 유동 게이트 및 제어 게이트를 가지는 비휘발성 메모리 셀들로 이루어질 수도 있다.
위에서 기술된 제3 실시 형태에서는 메모리 영역(MR), 용장 메모리 영역(RMR), 용장 주소 영역(RAR) 및 용장 플래그 영역(RFR)이 강유전성 축전기를 가지는 메모리 셀(MC)들로 이루어진 경우를 다루어왔다. 그러나, 본 발명은 이러한 실시 형태에 한정되지 않는다. 예를 들어, 메모리 영역(MR) 및 용장 메모리 영역(RMR)은 용장 주소 영역(DCR) 및 용장 플래그 영역(RFR)이 비휘발성 메모리 셀들로 이루어진 경우라도 휘발성의 메모리 셀들로 이루어질 수도 있다.
본 발명은 위에서 기술된 실시 형태들에 한정되지 않으며, 본 발명의 기술적 사상과 범위를 벗어남 없이 다양한 변형이 가능하다. 본 발명의 구성요소들의 일부 또는 전부에 대해 어떠한 개량도 가능하다.
본 발명에 의하여 반도체 메모리의 액세스 시간을 감소시킬 수 있으며, 특히 반도체 회로의 용장 회로가 작동하는 동안의 액세스 시간 지연을 방지할 수 있다.
또한, 본 발명에 의하여, 반도체 회로의 액세스 시간뿐만 아니라 칩 크기를 감소시키는 것이 가능하다.
또한, 본 발명에 의하여, 용장 회로의 회로 스케일을 감소시켜 반도체 메모리의 칩 크기를 줄이는 것이 가능하다.

Claims (26)

  1. 반도체 메모리에 있어서,
    정상 작동에 사용되는 메모리 셀들을 갖는 메모리 셀 영역;
    상기 메모리 셀 영역의 불량 메모리 셀을 치유하기 위한 메모리 셀을 갖는 용장 메모리 셀 영역;
    상기 불량 메모리 셀의 위치를 나타내는 치유 정보를 보유하기 위한 메모리 셀을 갖는 용장 정보 영역;
    상기 메모리 셀 영역, 용장 메모리 셀 영역, 및 용장 정보 영역의 상기 메모리 셀들과 연결되는 공통 워드 라인; 및
    워드 라인 선택 신호를 상기 워드 라인에 제공하기 위한 워드 구동기를 포함하며,
    상기 용장 정보 영역은 상기 메모리 셀 영역 및 용장 메모리 셀 영역보다 상기 워드 구동기에 더 가깝도록 배열되는 반도체 메모리.
  2. 제1항에 있어서,
    상기 메모리 셀 영역 및 용장 메모리 셀 영역은, 상기 메모리 셀들로부터의 판독 및 메모리 셀들로의 기록을 위한 데이터 입력 및 출력용의 열 스위치 및 용장 열 스위치를 각각 가지며,
    상기 열 스위치 및 용장 열 스위치 중의 하나가 상기 용장 정보 영역의 상기메모리 셀로부터 읽힌 상기 치유 정보에 따라 활성화되는 반도체 메모리.
  3. 제1항에 있어서,
    상기 용장 정보 영역의 상기 메모리 셀은 비휘발성 메모리 셀로 이루어진 반도체 메모리.
  4. 제3항에 있어서,
    상기 비휘발성 메모리 셀은 기록된 데이터의 보유를 위한 강유전성 축전기를 가지는 반도체 메모리.
  5. 제3항에 있어서,
    상기 메모리 셀 영역 및 용장 메모리 셀 영역은 상기 용장 정보 영역을 이루는 것과 동일한 형태를 갖는 비휘발성 메모리 셀들로 이루어진 반도체 메모리.
  6. 제5항에 있어서,
    상기 비휘발성 메모리 셀은 기록된 데이터의 보유를 위한 강유전성 축전기를 갖는 반도체 메모리.
  7. 반도체 메모리에 있어서,
    정상 작동에 사용되는 메모리 셀들을 갖는 메모리 셀 영역;
    상기 메모리 셀 영역의 불량 메모리 셀을 치유하기 위한 메모리 셀을 갖는 용장 메모리 셀 영역;
    상기 불량 메모리 셀의 위치를 나타내는 치유 정보를 보유하기 위한 메모리 셀을 갖는 용장 정보 영역;
    상기 메모리 셀 영역, 용장 메모리 셀 영역, 및 용장 정보 영역의 상기 메모리 셀들과 연결되는 공통 플레이트 라인; 및
    플레이트 전압을 상기 플레이트 라인에 제공하기 위한 플레이트 구동기를 포함하며,
    상기 용장 정보 영역은 상기 메모리 셀 영역 및 용장 메모리 셀 영역보다 상기 플레이트 구동기에 더 가깝도록 배열되는 반도체 메모리.
  8. 제7항에 있어서,
    상기 메모리 셀 영역 및 용장 메모리 셀 영역은, 상기 메모리 셀들로부터의 판독 및 메모리 셀들로의 기록을 위한 데이터 입력 및 출력용의 열 스위치 및 용장 열 스위치를 각각 가지며,
    상기 열 스위치 및 용장 열 스위치 중의 하나가 상기 용장 정보 영역의 상기 메모리 셀로부터 읽힌 상기 치유 정보에 따라 활성화되는 반도체 메모리.
  9. 제7항에 있어서,
    상기 용장 정보 영역의 상기 메모리 셀은 비휘발성 메모리 셀로 이루어진 반도체 메모리.
  10. 제9항에 있어서,
    상기 비휘발성 메모리 셀은 기록된 데이터의 보유를 위한 강유전성 축전기를 갖는 반도체 메모리.
  11. 제9항에 있어서,
    상기 메모리 셀 영역 및 용장 메모리 셀 영역은 상기 용장 정보 영역을 이루는 것과 동일한 형태를 갖는 비휘발성 메모리 셀들로 이루어진 반도체 메모리.
  12. 제11항에 있어서,
    상기 비휘발성 메모리 셀은 기록된 데이터의 보유를 위한 강유전성 축전기를 갖는 반도체 메모리.
  13. 제7항에 있어서,
    상기 메모리 셀 영역, 용장 메모리 셀 영역, 및 용장 정보 영역을 각각 포함하는 다수의 메모리 영역; 및
    각각 상기 메모리 영역들에 인접하게 배열된 다수의 상기 플레이트 구동기를 포함하는 반도체 메모리.
  14. 반도체 메모리에 있어서,
    정상 작동에 사용되는 메모리 셀들을 갖는 메모리 셀 영역;
    상기 메모리 셀 영역의 불량 메모리 셀을 치유하기 위한 메모리 셀을 갖는 용장 메모리 셀 영역;
    상기 불량 메모리 셀의 위치를 나타내는 치유 정보를 보유하기 위한 메모리 셀들을 갖는 용장 정보 영역;
    상기 메모리 셀 영역, 용장 메모리 셀 영역, 및 용장 정보 영역의 상기 메모리 셀들과 연결되는 공통 워드 라인;
    상기 메모리 셀 영역, 용장 메모리 셀 영역, 및 용장 정보 영역의 상기 메모리 셀들과 연결되는 공통 플레이트 라인;
    워드 라인 선택 신호를 상기 워드 라인에 제공하는 워드 구동기; 및
    플레이트 전압을 상기 플레이트 라인에 제공하는 플레이트 구동기를 포함하며,
    상기 용장 정보 영역이 상기 메모리 셀 영역 및 용장 메모리 셀 영역보다 상기 워드 구동기 및 플레이트 구동기 중의 적어도 하나에 더 가깝도록 배열되는 반도체 메모리.
  15. 제14항에 있어서,
    상기 메모리 셀 영역 및 용장 메모리 셀 영역은, 상기 메모리 셀들로부터의 판독 및 메모리 셀들로의 기록을 위한 데이터 입력 및 출력용의 열 스위치 및 용장열 스위치를 각각 가지며,
    상기 열 스위치 및 용장 열 스위치 중의 하나가 상기 용장 정보 영역의 상기 메모리 셀로부터 읽힌 상기 치유 정보에 따라 활성화되는 반도체 메모리.
  16. 제14항에 있어서,
    상기 용장 정보 영역의 상기 메모리 셀은 비휘발성 메모리 셀로 이루어진 반도체 메모리.
  17. 제16항에 있어서,
    상기 비휘발성 메모리 셀은 기록된 데이터의 보유를 위한 강유전성 축전기를 가지는 반도체 메모리.
  18. 제16항에 있어서,
    상기 메모리 셀 영역 및 용장 메모리 셀 영역은 상기 용장 정보 영역을 이루는 것과 동일한 형태를 갖는 비휘발성 메모리 셀들로 이루어진 반도체 메모리.
  19. 제18항에 있어서,
    상기 비휘발성 메모리 셀은 기록된 데이터의 보유를 위한 강유전성 축전기를 가지는 반도체 메모리.
  20. 반도체 메모리에 있어서,
    제1 주소에 따라 선택되는 다수의 메모리 영역;
    상기 메모리 영역들의 각각에 배열되며, 제2 주소에 따라 선택되는 다수의 메모리 셀;
    상기 메모리 영역들에 대응하여 형성되며, 상기 메모리 영역들의 상기 메모리 셀들 중 어느 것에서의 불량을 치유하기 위한 용장 메모리 셀들을 갖는 다수의 용장 메모리 영역;
    상기 메모리 영역들에 대응하여 형성되며, 상기 불량 메모리 셀의 위치를 나타내는 상기 제2 주소를 주소 정보로서 보유하기 위한 다수의 용장 주소 영역; 및
    상기 메모리 영역들에 대응하여 형성되며, 상기 용장 메모리 영역들의 사용을 표시하는 치유 정보를 보유하기 위한 다수의 용장 플래그 영역을 포함하며,
    여기서, 동일한 제1 주소에 대응하는 상기 메모리 영역, 용장 메모리 영역, 용장 주소 영역, 및 용장 플래그 영역은 동시에 활성화되며,
    상기 메모리 영역이 작동 시, 상기 불량 메모리 셀에 대응되는 상기 용장 주소 영역에 보유된 상기 주소 정보에 따라, 상기 불량 메모리 셀이 선택 배제되며,
    상기 불량 메모리 셀에 대응되는 상기 용장 플래그 영역에 보유된 상기 치유 정보에 따라, 상기 불량 메모리 셀의 치유를 위한 상기 용장 메모리 셀이 선택되는 반도체 메모리.
  21. 제20항에 있어서,
    상기 용장 주소 영역들 및 용장 플래그 영역들은 비휘발성 메모리 셀들로 이루어진 반도체 메모리.
  22. 제21항에 있어서,
    상기 비휘발성 메모리 셀은 기록된 데이터의 보유를 위한 강유전성 축전기를 가지는 반도체 메모리.
  23. 제21항에 있어서,
    상기 용장 플래그 영역들의 상기 메모리 셀들은 상기 치유 정보를 전송하기 위한 상보성 비트 라인들의 하나에 연결되며,
    상기 치유 정보를 상기 비트 라인들 중 하나를 통하여 읽는 반도체 메모리.
  24. 제21항에 있어서,
    상기 메모리 셀들 및 용장 메모리 셀들은, 상기 용장 주소 영역들 및 용장 플래그 영역들을 이루는 것들과 동일한 형태를 갖는 비휘발성 메모리 셀들로 이루어지는 반도체 메모리.
  25. 제24항에 있어서,
    상기 메모리 영역들, 용장 메모리 영역들, 용장 주소 영역들, 및 용장 플래그 영역들의 상기 비휘발성 메모리 셀들은 상기 제1 주소에 따라 활성화되는 공통워드 라인들에 연결되는 반도체 메모리.
  26. 제20항에 있어서,
    상기 용장 주소 영역들은 상기 주소 정보로서 상기 제2 주소의 이진 데이터를 보유하는 반도체 메모리.
KR1020010064195A 2001-01-19 2001-10-18 반도체 메모리 KR100719277B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2001012041A JP2002216491A (ja) 2001-01-19 2001-01-19 半導体メモリ
JPJP-P-2001-00012041 2001-01-19
JPJP-P-2001-00012042 2001-01-19
JP2001012042A JP2002216470A (ja) 2001-01-19 2001-01-19 半導体メモリ

Publications (2)

Publication Number Publication Date
KR20020062127A true KR20020062127A (ko) 2002-07-25
KR100719277B1 KR100719277B1 (ko) 2007-05-18

Family

ID=26607998

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010064195A KR100719277B1 (ko) 2001-01-19 2001-10-18 반도체 메모리

Country Status (3)

Country Link
US (1) US6496428B2 (ko)
KR (1) KR100719277B1 (ko)
TW (1) TW512520B (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6856560B2 (en) * 2002-04-26 2005-02-15 Infineon Technologies Aktiengesellschaft Redundancy in series grouped memory architecture
US6657881B1 (en) * 2002-05-17 2003-12-02 Agilent Technologies, Inc. Reconfiguring storage modes in a memory
JP3878566B2 (ja) * 2003-03-14 2007-02-07 株式会社東芝 強誘電体メモリ及びそのテスト方法
JP3984209B2 (ja) * 2003-07-31 2007-10-03 株式会社東芝 半導体記憶装置
EP1624463A1 (en) * 2004-07-14 2006-02-08 STMicroelectronics S.r.l. A Programmable memory device with an improved redundancy structure
JP4638193B2 (ja) * 2004-09-24 2011-02-23 パトレネラ キャピタル リミテッド， エルエルシー メモリ
JP5131348B2 (ja) * 2008-03-19 2013-01-30 富士通セミコンダクター株式会社 半導体メモリ、システム、半導体メモリの動作方法および半導体メモリの製造方法
US10872678B1 (en) * 2019-06-19 2020-12-22 Micron Technology, Inc. Speculative section selection within a memory device

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2914171B2 (ja) 1994-04-25 1999-06-28 松下電器産業株式会社 半導体メモリ装置およびその駆動方法
JPH07334999A (ja) * 1994-06-07 1995-12-22 Hitachi Ltd 不揮発性半導体記憶装置及びデータプロセッサ
JPH0883497A (ja) 1994-09-12 1996-03-26 Hitachi Ltd 半導体集積回路装置
JPH11219598A (ja) * 1998-02-03 1999-08-10 Mitsubishi Electric Corp 半導体記憶装置
JP2000215687A (ja) * 1999-01-21 2000-08-04 Fujitsu Ltd 冗長セルを有するメモリデバイス
US6141267A (en) * 1999-02-03 2000-10-31 International Business Machines Corporation Defect management engine for semiconductor memories and memory systems
US6243306B1 (en) * 2000-07-19 2001-06-05 International Business Machines Corporation Defect management engine for generating a unified address to access memory cells in a primary and a redundancy memory array

Also Published As

Publication number Publication date
US20020097618A1 (en) 2002-07-25
KR100719277B1 (ko) 2007-05-18
TW512520B (en) 2002-12-01
US6496428B2 (en) 2002-12-17

Similar Documents

Publication Publication Date Title
US8837242B2 (en) Semiconductor device and method including redundant bit line provided to replace defective bit line
KR100538883B1 (ko) 반도체 메모리 장치
US5491664A (en) Flexibilitiy for column redundancy in a divided array architecture
US7079432B2 (en) Semiconductor storage device formed to optimize test technique and redundancy technology
US9741425B2 (en) Memory device and memory system including the memory device
US20090268537A1 (en) Semiconductor memory device
US5446692A (en) Semiconductor memory device having redundancy memory cells shared among memory blocks
US11557538B2 (en) Semiconductor storage device
GB2307076A (en) Semiconductor memory device with split word lines
US9251918B2 (en) Semiconductor memory device
US20100070676A1 (en) Memory Data Bus Placement and Control
KR100719277B1 (ko) 반도체 메모리
US7187615B2 (en) Methods of selectively activating word line segments enabled by row addresses and semiconductor memory devices having partial activation commands of word line
JP3913451B2 (ja) 半導体記憶装置
US8159898B2 (en) Architecture of highly integrated semiconductor memory device
KR100996187B1 (ko) 고집적 반도체 메모리 장치의 내부 구조
US6331963B1 (en) Semiconductor memory device and layout method thereof
JP2005018839A (ja) 半導体記憶装置
US6665228B2 (en) Integrated memory having a memory cell array with a plurality of segments and method for operating the integrated memory
JP2002216470A (ja) 半導体メモリ
US20230410884A1 (en) Memory device having merged banks on substrate, and method for operating memory device
JP2002216491A (ja) 半導体メモリ
US20230221871A1 (en) Memory device and operating method thereof
KR100463198B1 (ko) 데이터 라인 리던던시 스킴을 구비한 반도체 메모리 장치
US7551472B2 (en) Ferroelectric semiconductor memory device

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee