KR100463198B1 - 데이터 라인 리던던시 스킴을 구비한 반도체 메모리 장치 - Google Patents

데이터 라인 리던던시 스킴을 구비한 반도체 메모리 장치 Download PDF

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Abstract

여기에 게시되는 반도체 메모리 장치는 복수 개의 메모리 뱅크들과, 상기 메모리 뱅크들에 각각 대응하며 대응하는 메모리 뱅크의 결함 열들을 대체하기 위한 리던던트 메모리 블록들을 포함한다. 상기 반도체 메모리 장치는 상기 각 메모리 뱅크의 결함 열에 대한 어드레스 정보를 저장하는 퓨즈 박스를 더 포함한다. 상기 각 메모리 뱅크에서 생긴 결함 열이 동일한 열 어드레스에 의해서 지정될 때, 상기 리던던트 메모리 블록들이 메모리 뱅크에 따라 선택적으로 활성화되도록 상기 각 메모리 뱅크의 결함 열에 대한 열 어드레스가 뱅크 어드레스 정보와 함께 상기 퓨즈 박스에 저장된다.

Description

데이터 라인 리던던시 스킴을 구비한 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE WITH A DATA LINE REDUNDANCY SCHEME}
본 발명은 반도체 집적 회로 장치들에 관한 것으로, 좀 더 구체적으로는 데이터 라인 리던던시 스킴을 채용하는 반도체 메모리 장치들에 관한 것이다.
다이나믹 랜덤 액세스 메모리(dynamic random access memory: DRAM) 장치를 포함하는 반도체 메모리 장치는 리던던시 기술을 채용하며, 이는 결함 메모리 셀(들)이 여분의 메모리 셀들로 대체되게 함으로써 수율의 향상을 기대하기 위함이다. 리던던시 기술은 크게 행 리던던시와 열 리던던시로 구분될 수 있으며, 반도체 메모리 장치에는 행 및 열 리던던시 모두 또는 그 중 어느 하나만이 적용될 수 있다.
리던던시 기술은 이 분야에 잘 알려져 있으며, 대한민국 특허 공개번호 1999-061991에 "Semiconductor Device Having A Plurality Of Redundancy Input/Output Lines", 대한민국 특허 공개번호 1998-040822에 "Semiconductor Memory Device Having Row Defect Repairing Circuit", 대한민국 특허 공개번호 1999-073672에 "Column Redundancy Circuit For Use In Semiconductor Memory Devices", U.S. Patent No. 5892,719에 "Redundancy Circuit Technique Applied DRAM Of Multi-bit I/O having Overlaid-DQ Bus", U.S. Patent No. 5,812,466에 "Column Redundancy Circuit For A Semiconductor Memory Device", 그리고 U.S. Patent No. 5,761,138에 "Memory Devices Having A Flexible Redundant BlockArchitecture"라는 제목으로 각각 게재되어 있으며, 레퍼런스로 포함된다.
도 1은 하나의 열 선택 라인이 활성화될 때 하나의 메모리 블록에서 8-비트 데이터가 읽혀지는 입출력 라인 구조를 보여주는 도면이다. 도 1을 참조하면, 메모리 블록 (BLK)에는 행들 (또는 워드 라인들)과 열들 (또는 비트 라인들)의 매트릭스 형태로 배열된 메모리 셀들 (메모리 블록에서 "●"로 표기됨)이 제공될 것이다. 메모리 블록의 열들 중 일부는, 메모리 블록의 상측에 배치된, 감지 증폭 및 입출력 블록 (12)을 통해 입출력 라인들 (IO0-IO3)에 선택적으로 연결되고 나머지 열들은, 메모리 블록 (BLK)의 하측에 배치된, 감지 증폭 및 입출력 블록 (13)을 통해 입출력 라인들 (IO4-IO5)에 선택적으로 연결된다. 비록 도면에는 도시되지 않았지만, 감지 증폭 및 입출력 블록 (12/13)에는 이 분야에 잘 알려진 래치형 감지 증폭 회로와 입출력 게이트 회로가 제공될 것이다.
도 1에 도시된 입출력 라인 구조에 있어서, 감지 증폭 및 입출력 블록들 (12, 13)의 입출력 게이트 회로들은 하나의 열 선택 신호 (CSLj)에 의해서 공통으로 제어된다. 즉, 열 어드레스 정보에 따라 하나의 열 선택 신호 (CSLj)가 활성화될 때, 감지 증폭 및 입출력 블록들 (12, 13)을 통해 8개의 열들이 입출력 라인들 (IO0-IO7)에 각각 연결된다. 결과적으로, 하나의 열 선택 신호가 활성화될 때, 8-비트 데이터가 메모리 블록 (BLK)으로부터 읽혀지거나 메모리 블록 (BLK)에 쓰여질 것이다. 열 어드레스가 입력될 때, 하나의 열 선택 라인 (CSLj)이 활성화된다.
하지만, 도 1에 도시된 입출력 라인 구조는 메모리 블록이 증가됨에 따라 입출력 라인들을 레이아웃하는 데 많은 부담을 갖는다. 즉, 각 메모리 블록에 대응하는 입출력 라인들이 배치되고 입출력 라인들이 메탈을 이용하여 구현되기 때문에, 인접한 메모리 블록들 사이의 공간에 많은 입출력 라인들을 배치하는 것은 상당히 어렵다.
앞서 설명된 문제를 해결하기 위해서, 도 2에 도시된 바와 같은 입출력 라인 구조가 제안되어 왔다. 도 2를 참조하면, 메모리 블록 (BLK)의 상측에는 4개의 입출력 라인들 (IO0, IO2, IO4, IO6)이 배치되고, 메모리 블록 (BLK)의 하측에는 4개의 입출력 라인들 (IO1, IO3, IO5, IO7)이 배치된다. 상측에 배치된 입출력 라인들 (IO0, IO2, IO4, IO6) 중 2개의 입출력 라인들 (IO0, IO2)은 다른 입출력 라인들 (IO4, IO6)과 동일한 층에 형성되고, 하측에 배치된 입출력 라인들 (IO1, IO3, IO5, IO7) 중 2개의 입출력 라인들 (IO1, IO3)은 다른 입출력 라인들 (IO5, IO7)과 동일한 층에 형성된다. 이러한 입출력 라인 구조에서, 상측 및 하측에 각각 배치된 감지 증폭 및 입출력 블록들 (12, 13)은 대응하는 열 선택 신호들 (CSLjR, CSLjL)에 의해서 각각 제어된다. 예를 들면, 열 선택 신호 (CSLjL)가 활성화될 때 입출력 라인들 (IO0-IO3)이 대응하는 열들에 각각 연결되고, 열 선택 신호 (CSLjR)가 활성화될 때 입출력 라인들 (IO4-IO7)이 대응하는 열들에 각각 연결된다. 여기서, 열 선택 신호들 (CSLjR, CSLjL)은 동일한 열 어드레스 정보에 의해서 활성화된다. 즉, 열 어드레스가 입력될 때, 두 개의 열 선택 라인들 (CSLjR, CSLjL)이 동시에 활성화된다. 하지만 도 2에 도시된 입출력 라인 구조를 적용한 반도체 메모리 장치에서 결함 열을 대체할 때 한가지 문제점이 생긴다. 이는 이하 상세히 설명될 것이다.
도 3은 종래 기술에 따른 반도체 메모리 장치를 보여주는 블록도이다. 도 3에 도시된 바와 같이, 도 3의 입출력 라인 구조는 도 2의 그것과 동일하며, 그것에 대한 설명은 그러므로 생략된다. 반도체 메모리 장치는 리던던트 메모리 블록 (RBLK)과 리던던트 감지 증폭 및 입출력 블록들 (14, 15)을 포함한다. 메모리 블록 (RBLK)의 상측에 배치된 리던던트 감지 증폭 및 입출력 블록 (14)은 리던던시 열 선택 신호 (RCSLj)에 응답하여 리던던트 메모리 블록의 리던던트 열들 중 일부를 리던던트 입출력 라인들 (RIO0, RIO1)에 선택적으로 연결한다. 마찬가지로, 메모리 블록 (RBLK)의 하측에 배치된 리던던트 감지 증폭 및 입출력 블록 (15)은 리던던시 열 선택 신호 (RCSLj)에 응답하여 나머지 리던던트 열들을 리던던트 입출력 라인들 (RIO2, RIO3)에 선택적으로 연결한다. 즉, 현재 입력된 열 어드레스 정보에 결함 정보가 포함될 때, 하나의 리던던트 열 선택 신호 (RCSLj)가 활성화된다. 결과적으로, 4개의 열들이 한번에 대체된다.
임의의 행이 선택될 때, 메모리 블록 (BLK)의 입출력 라인들 (IO0-IO7)은 선택기들 (SEL0-SEL7)에 각각 연결된다. 이때, 리던던트 입출력 라인들 (RIO0-RIO3)은 제 1 그룹의 선택기들 (SEL0-SEL3)에 각각 제공됨과 동시에 제 2 그룹의 선택기들 (SEL5-SEL8)에 각각 제공된다. 열 어드레스 정보에 결함 정보가 포함되는 경우, 제 1 그룹 또는 제 2 그룹의 선택기들은 메모리 블록의 입출력 라인들 대신에 리던던트 입출력 라인들을 선택하게 된다. 예를 들면, 열 선택 신호 (CSLjL)에 관련된 입출력 라인들 (IO0-IO3)에 결함 셀(들)이 연결되는 경우, 제 1 그룹의 선택기들 (SEL0-SEL3)은 입출력 라인들 (IO0-IO3) 대신에 리던던트 입출력 라인들 (RIO0-RIO3)을 선택한다. 또는, 열 선택 신호 (CSLjR)에 관련된 입출력 라인들 (IO4-IO7)에 결함 셀(들)이 연결되는 경우, 제 2 그룹의 선택기들 (SEL4-SEL7)은 입출력 라인들 (IO4-IO7) 대신에 리던던트 입출력 라인들 (RIO0-RIO3)을 선택한다. 앞서 설명된 결함 구제 방식은 "데이터 라인 리던던시 방식"이라 불린다.
앞서 설명된 데이터 라인 리던던시 구조를 갖는 반도체 메모리 장치는 각 열 선택 신호 (CSLjR, CSLjL)의 활성화에 따라 읽혀지는 데이터 비트들에 결함 데이터 비트가 포함될 때 리페어 동작을 수행할 수 없다는 문제점을 갖는다. 즉, 리던던시 입출력 라인들 (RIO0-RIO3)이 각 그룹의 선택기들에 의해서 공유되기 때문에, 동시에 활성화되는 열 선택 신호들 (CSLjR, CSLjL) 중 어느 하나에 의해서 선택되는 입출력 라인들 (IO0-IO3 또는 IO4-IO7)만이 제 1 그룹 또는 제 2 그룹의 선택기들 (SEL0-SEL3 또는 SEL4-SEL7)을 통해 리던던트 입출력 라인들 (RIO0-RIO3)로 대체될 수 있다. 그러므로, 각 열 선택 신호 (CSLjR, CSLjL)의 활성화에 따라 읽혀지는 데이터 비트들에 결함 데이터 비트가 동시에 발생되었을 때 리페어 동작이 수행될 수 없다.
본 발명의 목적은 동일한 열 어드레스의 열 선택 라인들에서 생기는 결함을 구제할 수 있는 반도체 메모리 장치를 제공하는 것이다.
도 1 및 도 2는 일반적인 입출력 라인 구조를 보여주는 도면;
도 3은 종래 기술에 따른 반도체 메모리 장치를 보여주는 블록도;
도 4는 본 발명에 따른 반도체 메모리 장치를 보여주는 블록도;
도 5는 도 4에 도시된 어드레스 변경 회로의 바람직한 실시예;
도 6은 도 4에 도시된 메모리 셀 어레이의 입출력 라인 구조를 보여주는 블록도;
도 7은 램버스 디램 장치의 어레이 구조를 보여주는 도면;
도 8은 도 7의 하나의 뱅크에 속하는 메모리 블록들 및 그것에 관련된 입출력 라인 구조를 보여주는 도면; 그리고
도 9는 본 발명의 제 2 실시예에 따른 반도체 메모리 장치를 보여주는 블록도이다.
* 도면의 주요 부분에 대한 부호 설명 *
110 : 메인 셀 어레이 120 : 리던던트 셀 어레이
130, 220 : 행 선택 회로 140, 230 : 감지 증폭 및 입출력 블록
150, 240 : 열 선택 회로 160, 260 : 퓨즈박스
170, 250 : 열 디코더 180 : 어드레스 변경 회로
상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 반도체 메모리 장치는 복수의 그룹들로 나눠지는 제 1 열들을 포함하되, 상기 각 열에는 복수의 메모리 셀들이 연결되는 제 1 어레이 블록과; 복수의 그룹들로 나눠지는 제 2 열들을 포함하되, 상기 각 열에는 복수의 메모리 셀들이 연결되는 제 2 어레이 블록과; 각각에 복수의 리던던트 셀들이 연결되는 복수의 리던던트 열들을 포함하는 리던던트 어레이 블록과; 어드레스 변경 회로를 통해 전달되는 열 어드레스를 디코딩하는 열 디코더 회로와; 상기 디코딩 열 어드레스에 응답하여 상기 제 1 열들의 그룹들 중 어느 하나를 선택하기 위한 제 1 열 선택 신호와 그리고 상기 제 2 열들의 그룹들 중 어느 하나를 선택하기 위한 제 2 열 선택 신호를 활성화시키는 열 선택 회로와; 그리고 결함 열을 지정하기 위한 열 어드레스 정보를 저장하며, 외부로부터 인가되는 열 어드레스가 결함 열을 지정하기 위한 어드레스일 때 리던던시 인에이블 신호를 발생하는 퓨즈 박스를 포함한다. 동일한 열 어드레스에 의해서 활성화되는 제 1 및 제 2 열 선택 신호들의 열 그룹들에 결함 열이 포함될 때, 상기 어드레스 변경 회로는 제 1 열 선택 신호들과 제 2 열 선택 신호들이 상이한 열 어드레스에 의해서 활성화되도록 상기 열 어드레스를 변경한다.
이 실시예에 있어서, 상기 열 선택 회로는 상기 리던던시 인에이블 신호가 활성화될 때 결함 열에 관련된 열 선택 신호를 비활성화시키고, 상기 리던던트 열들 중 일부를 선택하기 위한 리던던트 열 선택 신호를 활성화시킨다.
이 실시예에 있어서, 상기 반도체 메모리 장치는 상기 제 1 열 선택 신호에 의해서 선택된 제 1 열들을 통해 입/출력되는 데이터신호들을 전달하기 위한 제 1 입출력 라인들과; 상기 제 2 열 선택 신호에 의해서 선택된 제 2 열들을 통해 입/출력되는 데이터 신호들을 전달하기 위한 제 2 입출력 라인들과; 상기 리던던트 열 선택 신호에 의해서 선택된 리던던트 열들을 통해 입/출력되는 데이터 신호들을 전달하기 위한 리던던트 입출력 라인들과; 리던던시 정보에 따라, 상기 제 1 입출력라인들을 통해 전달되는 데이터 신호들과 상기 리던던트 입출력 라인들을 통해 전달되는 데이터 신호들 중 어느 하나를 선택하는 제 1 선택기와; 그리고 상기 리던던시 정보에 따라, 상기 제 2 입출력 라인들을 통해 전달되는 데이터 신호들과 상기 리던던트 입출력 라인들을 통해 전달되는 데이터 신호들 중 어느 하나를 선택하는 제 2 선택기를 더 포함한다.
이 실시예에 있어서, 상기 열 어드레스가 결함 열 어드레스일 때, 상기 제 1 선택기와 상기 제 2 선택기 중 어느 하나가 상기 리던던트 입출력 라인들을 통해 전달되는 데이터 신호들을 선택한다.
이 실시예에 있어서, 상기 어드레스 변경 회로는 상기 동일한 열 어드레스에 의해서 활성화되는 제 1 및 제 2 열 선택 신호들의 열 그룹들에 결함 열이 포함될 때 상기 열 어드레스 중 일부 또는 모두를 변경한다.
본 발명의 다른 특징에 따르면, 반도체 메모리 장치는 복수 개의 메모리 뱅크들과; 상기 메모리 뱅크들에 각각 대응하며, 대응하는 메모리 뱅크의 결함 열들을 대체하기 위한 리던던트 메모리 블록들과; 그리고 상기 각 메모리 뱅크의 결함 열에 대한 어드레스 정보를 저장하는 퓨즈 박스를 포함하며, 상기 각 메모리 뱅크에서 생긴 결함 열이 동일한 열 어드레스에 의해서 지정될 때, 상기 리던던트 메모리 블록들이 메모리 뱅크에 따라 선택적으로 활성화되도록 상기 각 메모리 뱅크의 결함 열에 대한 열 어드레스가 뱅크 어드레스 정보와 함께 상기 퓨즈 박스에 저장된다.
본 발명의 바람직한 실시예들이 이하 참조도면들에 의거하여 상세히 설명될것이다.
도 4는 본 발명에 따른 반도체 메모리 장치를 보여주는 블록도이다. 도 4를 참조하면, 반도체 메모리 장치 (100)는 메모리 셀 어레이를 포함하며, 어레이는 메인 셀 어레이 (main cell array) (110)와 리던던트 셀 어레이 (redundant cell array) (120)로 구성된다. 비록 도면에는 도시되지 않았지만, 각 어레이 (110, 120)에는 행들 (또는 워드 라인들)과 열들 (또는 비트 라인들)의 매트릭스 형태로 복수의 메모리 셀들이 제공될 것이다. 행 선택 회로 (130)는 행 어드레스 (RA)에 응답하여 메모리 셀 어레이의 행들 또는 워드 라인들을 선택적으로 활성화시킨다. 메모리 장치에는 감지 증폭 및 입출력 블록 (140)이 제공되며, 상기 블록 (140)에는 메인 셀 어레이 (110)의 열들 (이후, "메인 열"이라 칭함)에 대응하는 감지 증폭 및 열 게이트 회로들과 리던던트 셀 어레이 (120)의 열들 (이후, "리던던트 열"이라 칭함)에 대응하는 감지 증폭 및 열 게이트 회로들이 제공될 것이다. 각 감지 증폭 및 열 게이트 회로는 대응하는 열 선택 신호에 응답하여 대응하는 열을 통해 메모리 셀의 데이터를 감지하고, 감지된 데이터를 대응하는 입출력 라인으로 전달한다. 감지 증폭 및 열 게이트 회로의 예가 U.S. Patent No. 6,278,650에 "Semiconductor Memory Device Capable Of Keeping Sensing Efficiency Of Data Line Sense Amplifier Uniform"라는 제목으로 게재되어 있다.
계속해서 도 4를 참조하면, 열 선택 회로 (150)는 열 디코더 회로 (170)로부터의 디코딩 열 어드레스에 응답하여 열 선택 신호들 (CSLjR, CSLjL)을 선택적으로 활성화시킨다. 퓨즈 박스 (160)는 결함 열을 지정하기 위한 열 어드레스 정보를 저장하며, 열 어드레스 (CA)가 결함 열을 지정하기 위한 어드레스일 때 리던던시 인에이블 신호 (REDen)를 열 선택 회로 (150)로 출력한다. 열 선택 회로 (150)는 리던던시 인에이블 신호가 활성화될 때 리던던트 열들을 선택하기 위한 리던던트 열 선택 신호 (RCSLj)를 활성화시킨다. 이때, 결함 열에 관련된 열 선택 신호는 활성화되지 않는다.
본 발명에 있어서, 메인 셀 어레이 (110)는 제 1 및 제 2 메모리 영역들 (110A, 110B)로 구분되어 있다. 하지만, 메인 셀 어레이 (110)가 그 보다 많은 메모리 영역들로 구분될 수 있음은 자명하다. 제 1 메모리 영역 (110A)의 메인 열들이 열 선택 신호 (CSLjL)에 의해서 선택되고 제 2 메모리 영역 (110B)의 메인 열들이 열 선택 신호 (CSLjR)에 의해서 선택된다. 앞서 설명된 바와 같이, 열 어드레스가 입력될 때 2개의 열 선택 신호들 (CSLjR, CSLjL)이 동시에 활성화된다. 활성화된 열 선택 신호들 (CSLjR, CSLjL) 각각에 의해서 메인 열들이 선택될 것이다. 예를 들면, 하나의 열 선택 신호가 활성화될 때, 4개의 메인 열들이 선택될 것이다. 즉, 8개의 메인 열들이 선택될 것이다. 앞서 설명된 바와 같이, 각 열 선택 신호에 의해서 선택된 메인 열들에 결함 열이 포함되는 경우, 리페어 동작이 불가능하다.
하지만, 각 열 선택 신호에 의해서 선택된 메인 열들에 결함 열이 포함되더라도, 본 발명의 반도체 메모리 장치는 리페어 동작을 수행할 수 있다. 이는 어드레스 변경 회로 (180)를 통해 열 어드레스를 제어함으로써 이루어진다. 예를 들면, 열 어드레스 비트 신호들 중 일부를 변경함으로써 제 1 메모리 영역 (110A)의 열 선택 신호들 (CSLjL)이 제 2 메모리 영역 (110B)의 열 선택 신호들 (CSLjR)과 상이한 순서로 선택될 것이다. 도 4에 도시된 어드레스 변경 회로 (180)는 열 어드레스를 받아들이고, 퓨즈 박스 (160)로부터 리던던시 인에이블 신호 (REDen)에 응답하여 상기 열 어드레스 (CA)를 제어한다.
예를 들면, 퓨즈 박스 (160)로부터 리던던시 인에이블 신호가 비활성화될 때, 어드레스 변경 회로 (180)는 입력된 열 어드레스의 변경없이 그대로 출력한다. 퓨즈 박스 (160)로부터 리던던시 인에이블 신호가 활성화될 때, 어드레스 변경 회로 (180)는 입력된 열 어드레스는 변경될 것이다. 어드레스 변경 회로 (180)의 바람직한 실시예를 보여주는 도 5를 참조하면, 열 어드레스 비트 신호들 (CA0-CA4)은 변경없이 그대로 출력되는 반면에, 열 어드레스 비트 신호 (CA5)는 리던던시 인에이블 신호 (REDen)에 따라 변경되거나 그대로 출력될 것이다. 예를 들면, 리던던시 인에이블 신호 (REDen)가 하이 레벨일 때 열 어드레스 비트 신호 (CA5)는 반전되고, 리던던시 인에이블 신호 (REDen)가 로우 레벨일 때 열 어드레스 비트 신호 (CA5)는 반전되지 않는다.
각 메모리 영역 (110A, 110B)이 256개의 메인 열들을 포함하고 하나의 열 선택 신호에 의해서 4개의 메인 열들이 선택되는 경우, 각 메모리 영역의 메인 열들을 선택하기 위해서는 6-비트 열 어드레스가 필요할 것이다. 예를 들면, 제 1 및 제 2 메모리 영역들 (110A, 110B) 각각은 "CA5" 영역과 "CA5B" 영역으로 구분될 수 있다. 만약 열 선택 신호 (CSLjL)에 대응하는 제 1 메모리 영역 (110A)의 메인 열들 중 하나가 결함 열이고 열 선택 신호 (CSLjR)에 대응하는 제 2 메모리 영역 (110B)의 메인 열들 중 하나가 결함 열이면, 도 4에 도시된 바와 같이, 제 1 메모리 영역 (110A)의 "CA5" 영역과 "CA5B" 영역이 교체되도록 어드레스 변경 회로 (180)를 통해 열 어드레스 (CA)가 변경될 것이다. 동일한 열 어드레스에 의해서 선택되는 제 1 메모리 영역 (110A)의 결함 열 (도면에서 "×"로 표기됨)과 제 2 메모리 영역 (110B)의 결함 열 (도면에서 "×"로 표기됨)이 동시에 선택되는 경우, 제 1 메모리 영역 (110A) 또는 제 2 메모리 영역 (110B)의 열 어드레스가 어드레스 변경 회로 (180)를 통해 변경될 것이다. 따라서, 도 4에 도시된 바와 같이, 열 어드레스가 입력될 때, 제 1 메모리 영역 (110A)의 결함 열 대신에 다른 메인 열이 선택되는 반면에, 제 2 메모리 영역 (110B)의 결함 열은 리던던트 열로 대체될 것이다.
도 6은 도 4에 도시된 메모리 셀 어레이의 입출력 라인 구조를 보여주는 블록도이다. 도 6을 참조하면, 메인 셀 어레이 (110)의 상측에는 4개의 입출력 라인들 (IO0, IO2, IO4, IO6)이 배치되고, 메인 셀 어레이 (110)의 하측에는 4개의 입출력 라인들 (IO1, IO3, IO5, IO7)이 배치된다. 상측에 배치된 입출력 라인들 중 2개의 입출력 라인들 (IO0, IO2)은 제 1 메모리 영역 (110A)의 상측에 배치되고 나머지 입출력 라인들 (IO4, IO6)은 제 2 메모리 영역 (110B)의 상측에 배치된다. 마찬가지로, 하측에 배치된 입출력 라인들 중 2개의 입출력 라인들 (IO1, IO3)은 제 1 메모리 영역 (110A)의 하측에 배치되고 나머지 입출력 라인들 (IO5, IO7)은 제 2 메모리 영역 (110B)의 하측에 배치된다. 이러한 입출력 라인 구조에서, 입출력 라인들 (IO0-IO3)은 열 선택 신호 (CSLjL)에 따라 감지 증폭 및 입출력 블록들 (140MT, 140MB)을 통해 제 1 메모리 영역 (110A)의 메인 열들에 선택적으로 연결된다. 입출력 라인들 (IO4-IO7)은 열 선택 신호 (CSLjR)에 따라 감지 증폭 및 입출력 블록들 (140MT, 140MB)을 통해 제 2 메모리 영역 (110B)의 메인 열들에 선택적으로 연결된다. 여기서, 열 선택 신호들 (CSLjR, CSLjL)은 동일한 열 어드레스 정보에 의해서 활성화되거나 상이한 열 어드레스 정보에 의해서 활성화될 것이다.
계속해서 도 6을 참조하면, 리던던트 셀 어레이 (120)의 상측에 배치된 리던던트 감지 증폭 및 입출력 블록 (140RT)은 리던던시 열 선택 신호 (RCSLj)에 응답하여 리던던트 셀 어레이 (120)의 리던던트 열들 중 일부를 리던던트 입출력 라인들 (RIO0, RIO1)에 선택적으로 연결한다. 마찬가지로, 리던던트 셀 어레이 (120)의 하측에 배치된 리던던트 감지 증폭 및 입출력 블록 (140RB)은 리던던시 열 선택 신호 (RCSLj)에 응답하여 나머지 리던던트 열들을 리던던트 입출력 라인들 (RIO2, RIO3)에 선택적으로 연결한다. 즉, 현재 입력된 열 어드레스 정보에 결함 정보가 포함될 때, 하나의 리던던트 열 선택 신호 (RCSLj)가 활성화된다.
메인 셀 어레이의 제 1 메모리 영역 (110A)에서 선택되는 메인 열들 중 어느 하나가 결함 열이고 메모리 셀 어레이의 제 2 메모리 영역 (110B)에서 선택되는 메인 열들 중 어느 하나가 결함 열인 경우, 앞서 설명된 바와 같이, 제 2 메모리 영역 (110B)의 메인 열들을 선택하기 위한 열 어드레스가 도 4의 어드레스 변경 회로 (180)를 통해 변경된다. 즉, 도 6에 도시된 바와 같이, 제 2 메모리 영역 (110B)의 열 어드레스를 변경함으로써 결함 열을 포함하는 메인 열들 대신에 다른 메인 열들이 선택된다. 그 다음에, 메인 셀 어레이 (110)의 입출력 라인들 (IO0-IO7)은 선택기들 (SEL0-SEL7)에 각각 연결된다. 이때, 리던던트 입출력 라인들 (RIO0-RIO3)은 제 1 그룹의 선택기들 (SEL0-SEL3)에 그리고 제 2 그룹의 선택기들 (SEL5-SEL8)에 공통으로 제공된다. 이와 반대로, 제 1 메모리 영역 (110A)의 메인 열들을 선택하기 위한 열 어드레스가 도 4의 어드레스 변경 회로 (180)를 통해 변경될 수 있다. 즉, 제 1 메모리 영역 (110A)의 열 어드레스를 변경함으로써 결함 열을 포함하는 메인 열들 대신에 다른 메인 열들이 선택될 수 있다.
현재 입력된 열 어드레스에 결함 정보가 포함되기 때문에, 제 1 그룹의 선택기들 (SEL0-SEL3)은 메모리 영역 (110A)의 입출력 라인들 (IO0-IO3) 대신에 리던던트 입출력 라인들 (RIO0-RIO3)을 선택하게 된다. 제 2 그룹의 선택기들 (SEL4-SEL7)은 메모리 영역 (110B)의 입출력 라인들 (IO4-IO7)을 선택한다. 결과적으로, 제 1 메모리 영역 (110A)의 결함 열과 제 2 메모리 영역 (110B)의 결함 열이 동시에 선택되지 않기 때문에, 정상적으로 읽기 동작이 완료된다.
반도체 메모리 장치, 예를 들면, 램버스 디램 장치는 복수의 뱅크들 (BANKi) (여기서, i=0-31)로 구성되는 메모리 셀 어레이를 포함한다. 각 뱅크는, 도 7에 도시된 바와 같이, 다시 입출력 핀들에 각각 대응하는 메모리 블록들 (DQj) (여기서, j=0-15)로 구분된다. 각 메모리 블록은 도 6에 도시된 것과 동일한 어레이 구조 및 입출력 라인 구조를 가지며, 동일한 리던던시 방식이 각 메모리 블록에 적용될 것이다. 램버스 디램 장치의 경우, 하나의 뱅크가 선택되면, 선택된 뱅크의 각 메모리 블록으로부터, 예를 들면, 8-비트 데이터가 각각 출력될 것이다. 메모리 블록의 결함 셀을 대체하기 위한 리던던트 메모리 블록은 2개 또는 그 보다 많은 메모리 블록들에 대한 결함을 책임지도록 설계될 것이다.
예를 들면, 리던던트 메모리 블록이 2개의 메모리 블록들에 대한 결함을 담당하고 2개의 메모리 블록들 각각에서 선택되는 열들에 결함 열이 포함되는 경우, 앞서 설명된 리던던시 방식을 통해 리페어 동작이 수행될 수 있다. 좀 더 구체적으로 설명하면 다음과 같다. 도 8에 있어서, 도 6에 도시된 것과 동일한 구성 요소들은 동일한 참조 번호들로 표기된다. 도 8에는 단지 2개의 메모리 블록들 (DQ0, DQ1)이 도시되어 있다. 리던던트 메모리 블록 (120)은 2개의 메모리 블록들 (DQ0, DQ1)에서 생기는 결함 열들을 대체할 수 있는 용량을 가지며, 리던던트 입출력 라인들 (RIO0-RIO3)은 2개의 메모리 블록들에 의해서 공유된다. 하나의 뱅크가 선택될 때, 앞서 설명된 바와 같이, 선택된 뱅크에 속하는 메모리 블록들로부터 8-비트 데이터가 각각 읽혀진다. 이는 각 메모리 블록에서 2개의 열 선택 신호들이 동시에 활성화됨을 의미한다. 이때, 각 메모리 블록에서 결함 열이 선택되는 경우, 리던던트 입출력 라인들의 제한 요인 때문에 리페어 동작이 수행될 수 없다. 하지만, 앞서 설명된 바와 같이, 어느 하나의 메모리 블록에 대한 열 어드레스를 변경함으로써 리페어 동작이 수행될 수 있다. 예컨대, 메모리 블록 (DQ0)의 결함 열은 리던던트 열로 대체되는 반면에, 메모리 블록 (DQ1)의 제 2 메모리 영역 (110B)의 열 어드레스가 변경될 것이다.
메모리 블록 (DQ0)의 입출력 라인들 (IO0-IO7)은 선택기들 (SEL00-SEL07)에 에 각각 연결되고, 메모리 블록 (DQ1)의 입출력 라인들 (IO0-IO7)은 대응하는 선택기들 (SEL10-SEL17)에 각각 연결된다. 마찬가지로, 리던던트 입출력 라인들 (RIO0-RIO3)은 각 그룹의 선택기들 (SEL00-SEL03, SEL04-SEL07, SEL10-SEL13, SEL14-SEL17)에 공통으로 제공된다. 현재 입력된 열 어드레스에 결함 정보가 포함되기 때문에, 제 4 그룹의 선택기들 (SEL14-SEL17)은 메모리 블록 (DQ1)의 입출력 라인들 (IO0-IO3) 대신에 리던던트 입출력 라인들 (RIO0-RIO3)을 선택하게 된다. 너머지 그룹들의 선택기들은 리던던트 입출력 라인들 대신에 대응하는 입출력 라인들을 선택하게 된다. 결과적으로, 메모리 블록 (DQ0)의 결함 열과 메모리 블록 (DQ1)의 결함 열이 동시에 선택되지 않기 때문에, 정상적으로 읽기 동작이 수행될 수 있다.
도 9는 본 발명의 제 2 실시예에 따른 반도체 메모리 장치를 보여주는 블록도이다. 본 발명의 제 2 실시예에 따른 반도체 메모리 장치 (200)는 메모리 셀 어레이 (210)를 포함하며, 상기 어레이 (210)는 복수의 뱅크들 (BANKi) (여기서, i=0-3)로 구성된다. 각 뱅크 (BANK0-BANK3)는 입출력 핀들에 각각 대응하는 메모리 블록들로 이루어진다. 편의상, 도 9에는 단지 2개의 입출력 핀들에 대응하는 메모리 블록들 (BLK0, BLK1)을 갖는 뱅크들이 도시되어 있다. 메모리 셀 어레이 (210)는 각 뱅크의 메모리 블록들에서 생기는 결함 열을 대체하도록 리던던트 메모리 블록들 (220)을 포함한다.
임의의 뱅크가 선택될 때, 각 메모리 블록 (BLK0, BLK1)에서 8-비트 데이터가 읽혀진다. 각 메모리 블록 (BLK0, BLK1)의 입출력 라인 구조는 도 6에 도시된 것과 동일하다. 이는 하나의 메모리 블록에서 2개의 열 선택 신호들 (CSLjR, CSLjL)이 활성화됨을 의미한다. 각 뱅크의 메모리 블록들의 열 선택 신호들 (CSLjR, CSLjL)은 동일한 열 어드레스를 이용하여 활성화된다. 그러한 이유때문에, 상이한 뱅크의 메모리 블록들에서 동일한 열 어드레스에 의해서 선택되는 메인 열들에 결함 열이 포함되는 경우 리페어 동작이 수행될 수 없다. 즉, 도 9에서, "×"로 표시된 결함 셀들이 상이한 뱅크들에서 각각 생기더라도, 결함 셀들에 대응하는 결함 열들이 동일한 열 어드레스 (또는 동일한 열 어드레스에 의해서 활성화되는 열 선택 신호들 (CSLjR, CSLjL))에 의해서 지정되기 때문에 리페어 동작을 수행하는 것이 불가능하다.
하지만, 도 9에 도시된 바와 같이, 리던던트 메모리 블록의 리던던트 열 선택 신호들 (RCSLi) (여기서, i=0-3)은 선택적으로 각 뱅크의 결함 열을 담당하도록 제어된다. 예를 들면, 리던던트 열 선택 신호들 (RCSL0, RCSL3)은 모든 뱅크들 (BANK0-BANK3)의 결함 열을 담당하고, 리던던트 열 선택 신호 (RCSL1)는 제 1 뱅크 (BANK0)와 제 2 내지 제 4 뱅크들 (BANK1-BANK3)을 선택적으로 담당한다. 리던던트 열 선택 신호 (RCSL2)는 제 1 및 제 2 뱅크들 (BANK0, BANK1), 제 3 뱅크 (BANK2), 그리고 제 4 뱅크 (BANK3)을 선택적으로 담당한다.
이러한 리던던시 방식에 따르면, 상이한 뱅크의 메모리 블록들에서 동일한 열 어드레스에 의해서 선택되는 메인 열들에 결함 열이 포함되더라도, 리페어 동작이 수행될 수 있다. 예를 들면, 제 1 뱅크 (BANK0)가 선택되는 경우, 열 어드레스에 의해서 각 메모리 블록 (BLK0, BLK1)의 열 선택 신호들 (CSLjL, CSLjR)이 선택된다고 가장하자. 제 1 뱅크 (BANK0)의 메모리 블록 (BLK0)의 경우, 열 선택 신호 (CSLjR)에 대응하는 메인 열들 중 어느 하나에 결함 열이 포함된다. 게다가, 제 3 뱅크 (BANK2)의 메모리 블록 (BLK1)의 경우, 열 선택 신호 (CSLjL)에 대응하는 메인 열들 중 어느 하나에 결함 열이 포함된다. 전자의 경우, 상기 결함 열을 포함하는 메인 열들은 리던던트 열 선택 신호 (예를 들면, RCSL1)에 의해서 선택되는 리던던트 열들로 대체될 것이다. 후자의 경우, 상기 결함 열을 포함하는 메인 열들은 리던던트 열 선택 신호 (예를 들면, RCSL2)에 의해서 선택되는 리던던트 열들로 대체될 것이다. 이는 리던던트 열 선택 신호들 (RCSL0-RCSL3)이 뱅크 정보에 따라 담당하는 뱅크가 선택될 때만 활성화되기 때문이다.
계속해서 도 9를 참조하면, 반도체 메모리 장치 (200)는 행 선택 회로 (220), 감지 증폭 및 입출력 회로 (230), 열 선택 회로 (240), 열 디코더 (250), 그리고 퓨즈 박스 (260)를 더 포함한다. 행 선택 회로 (220), 감지 증폭 및 입출력 회로 (230), 열 선택 회로 (240), 열 디코더 (250), 그리고 퓨즈 박스 (260)는 앞서 설명된 것과 동일하기 때문에, 그것에 대한 설명은 그러므로 생략된다. 여기서 주의해야 할 점은 퓨즈 박스 (260)에 열 어드레스 (CA)와 함께 뱅크 어드레스 (BA)가 제공된다는 것이다. 퓨즈 박스 (260)에 뱅크 어드레스가 제공됨에 따라, 앞서 설명된 바와 같이, 각 리던던트 열 선택 신호는 담당하는 뱅크가 선택될 때만 활성화된다. 결과적으로, 동일한 열 어드레스에 대한 페일 확률이 감소될 것이다. 도 9에 있어서, 각 뱅크 영역에 하나의 뱅크 대신에 다수의 뱅크들이 할당될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 리던던시 데이터 라인 구조를 갖는 반도체 메모리 장치에서 동일한 열 어드레스의 열 선택 신호들 각각에 의해서 선택되는 메인 열들에 결함 열이 포함되더라도, 열 어드레스를 변경함으로써 리페어 동작이 수행될 수 있다. 게다가, 상이한 메모리 뱅크들의 동일한 열들에 결함이 생기더라도, 리던던트 메모리 블록을 메모리 뱅크에 따라 선택적으로 활성화시킴으로써 동일 열 어드레스에 대한 페일 확률을 줄일 수 있다.

Claims (6)

  1. 복수의 그룹들로 나눠지는 제 1 열들을 포함하되, 상기 각 열에는 복수의 메모리 셀들이 연결되는 제 1 어레이 블록과;
    복수의 그룹들로 나눠지는 제 2 열들을 포함하되, 상기 각 열에는 복수의 메모리 셀들이 연결되는 제 2 어레이 블록과;
    각각에 복수의 리던던트 셀들이 연결되는 복수의 리던던트 열들을 포함하는 리던던트 어레이 블록과;
    어드레스 변경 회로를 통해 전달되는 열 어드레스를 디코딩하는 열 디코더 회로와;
    상기 디코딩 열 어드레스에 응답하여 상기 제 1 열들의 그룹들 중 어느 하나를 선택하기 위한 제 1 열 선택 신호와 그리고 상기 제 2 열들의 그룹들 중 어느 하나를 선택하기 위한 제 2 열 선택 신호를 활성화시키는 열 선택 회로와; 그리고
    결함 열을 지정하기 위한 열 어드레스 정보를 저장하며, 외부로부터 인가되는 열 어드레스가 결함 열을 지정하기 위한 어드레스일 때 리던던시 인에이블 신호를 발생하는 퓨즈 박스를 포함하며,
    상기 어드레스 변경 회로는, 동일한 열 어드레스에 의해서 활성화되는 제 1 및 제 2 열 선택 신호들의 열 그룹들에 결함 열이 모두 포함될 때, 상기 제 1 열 선택 신호들과 상기 제 2 열 선택 신호들이 상이한 열 어드레스에 의해서 활성화되도록 상기 열 어드레스를 변경하고,
    상기 열 선택 회로는, 상기 리던던시 인에이블 신호가 활성화될 때 결함 열에 관련된 열 선택 신호를 비활성화시키고, 상기 변경된 열 어드레스의 디코딩 결과에 응답하여 상기 리던던트 열들 중 일부를 선택하기 위한 리던던트 열 선택 신호를 활성화시키는 반도체 메모리 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제 1 열 선택 신호에 의해서 선택된 제 1 열들을 통해 입/출력되는 데이터신호들을 전달하기 위한 제 1 입출력 라인들과;
    상기 제 2 열 선택 신호에 의해서 선택된 제 2 열들을 통해 입/출력되는 데이터 신호들을 전달하기 위한 제 2 입출력 라인들과;
    상기 리던던트 열 선택 신호에 의해서 선택된 리던던트 열들을 통해 입/출력되는 데이터 신호들을 전달하기 위한 리던던트 입출력 라인들과;
    리던던시 정보에 따라, 상기 제 1 입출력 라인들을 통해 전달되는 데이터 신호들과 상기 리던던트 입출력 라인들을 통해 전달되는 데이터 신호들 중 어느 하나를 선택하는 제 1 선택기와; 그리고
    상기 리던던시 정보에 따라, 상기 제 2 입출력 라인들을 통해 전달되는 데이터 신호들과 상기 리던던트 입출력 라인들을 통해 전달되는 데이터 신호들 중 어느 하나를 선택하는 제 2 선택기를 더 포함하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 열 어드레스가 결함 열 어드레스일 때, 상기 제 1 선택기와 상기 제 2 선택기 중 어느 하나가 상기 리던던트 입출력 라인들을 통해 전달되는 데이터 신호들을 선택하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 어드레스 변경 회로는 상기 동일한 열 어드레스에 의해서 활성화되는 제 1 및 제 2 열 선택 신호들의 열 그룹들에 결함 열이 포함될 때 상기 열 어드레스 중 일부 또는 모두를 변경하는 반도체 메모리 장치.
  6. 삭제
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