JP2007538352A - メモリセルの修復 - Google Patents

Abstract

メモリデバイスは、データ列を有するメモリセルからなる少なくとも１つのサブアレイ（２０６、２０８、２１０、２１２）と、予備の列を有する少なくとも１つの予備のサブアレイ（２０２、２０４）とを含む。１つの実施の形態では、メモリセルのサブアレイと予備の列を有するサブアレイは同一のサブアレイである。メモリセルのサブアレイ内にある個々のエレメントを、予備のサブアレイからの個々のエレメントを用いて修復することができる。

Description

本願は、２００４年５月２０日出願の米国特許仮出願番号６０／５７３，０９３の優先権を主張する。

メモリ製造者は、冗長メモリ構造をメモリモジュールに供給することができる。製造後、出荷する前にメモリをテストする際に、冗長構造を用いてメモリセルアレイを修復し、欠陥のあった部分を補正してこの部分を使用することができる。これによって製造の歩留まりが高くなり、コストが下がる。

上記メモリセルアレイの修復の実施では、データバイト（８ビット）又はワード（１６ビット）全体を、物理的に隣接するビットセルからなる単一の列から読み出していた。単一の列は、アクセスされるとｎ個のデータビットを生成するｎ個のビットライン対で構成されていた。一般に、このタイプのアレイにおける欠陥の修復は、欠陥のある列を、欠陥のある列と同一数のビットライン対を有する予備の列で置換することを含む。欠陥を含む列のデータビットは全てこのスキームで置換された。２つの１６ビットの予備の列エレメントに分けられた３２個の予備ビットラインからなるグループを用いて最大２列の欠陥を修復することができた。

より新しいメモリの実施では、ｎ個のビットラインからなる各グループは、列マルチプレクサ比に応じて単一のデータビット出力を生じる。例えば、物理的に隣接する８個のビットライン対からなるグループは、列マルチプレクサ比が８：１であると仮定すると１つのデータビットを生じる。物理的に隣接する８個のビットライン対の次のセットは次のデータビットを生じる。メモリアレイの欠陥は非常にランダムな性質をもつため、先のスキームに相当する２つの使用可能な修復エレメントを各データビットに提供することが望ましい。しかし、これを行うには２５６個の予備のビットライン対（８×１６×２）が必要である。これにより、アレイオーバーヘッドが冗長性のために８倍の大きさになってしまう。

１つの実施の形態は、データ列を有するメモリセルからなる少なくとも１つのサブアレイと、予備の列を有する少なくとも１つの予備のサブアレイとを含むメモリデバイスである。メモリセルのサブアレイ内にある個々のエレメントを、予備のサブアレイからの個々のエレメントを用いて修復することができる。

１つの実施の形態では、メモリセルのサブアレイと予備の列を有するサブアレイは同一のサブアレイである。

１つの実施の形態では、システムはメモリデバイスにアクセスするためのプロセッサを含み、メモリデバイスは、データ列を有する少なくとも１つのサブアレイと、予備の列を有する少なくとも１つの予備のサブアレイとを含む。

図面を参照しながら本開示物を読んでいくことで、本発明の実施の形態を最も良く理解することができる。

図１は、修復なしの６つのサブアレイを有するメモリアレイ１０の実施の形態を示している。このメモリセルアレイ１０は、マスタワードライン１００と、６つのサブアレイ１０２、１０４、１０６、１０８、１１０及び１１２を有する。サブアレイは、ローカルワードライン１１４、１１６及び１１８によってアドレス指定される。欠陥のある列の修復を可能にする予備のサブアレイがないため、「修復なし」という。

一方、図２は、４つのサブアレイ２０６、２０８、２１０及び２１２と、予備の列２０２及び２０４を有する２つのサブアレイとを含むメモリアレイ２０の実施の形態を示している。これは、図１の実施の形態と同一の論理サイズのメモリであるが、修復されている。本明細書では、予備の列２０２及び２０４を有するサブアレイを予備のサブアレイと呼ぶ。このメモリセルアレイは、図１と同様に、マスタワードライン２００とローカルワードライン２１４、２１６及び２１８を有する。

メモリサブアレイ又は予備のサブアレイの数は一定でなくてもよく、図２の例は１つの例として意図されたものにすぎない。また、メモリサブアレイは、ダイナミックＲＡＭ（ＤＲＡＭ）又はスタティックＲＡＭ（ＳＲＡＭ）を含むいずれのタイプのランダムアクセスメモリ（ＲＡＭ）でもよい。更に、予備のサブアレイ対の位置は本明細書に挙げる特定の例に限定されない。

図３は、修復なしのメモリアレイ３０の半分のためのデータマッピングの実施の形態を示している。本明細書に説明するように、このサブアレイは一対の１６ビットのサブアレイ３０２及び３０４に配列されている。図の上部には、特定のデータ(data)列０乃至７をアドレス指定するためにアドレスビットＡ８、Ａ９及びＡ１０の値が設けられている。ビット(bit)０乃至７と、逆数であるビットバー、即ちｂｉｔｂに関しては、テーブル３０６の値はデータ列０のためのものである。ビット１２０乃至１２７及びこれらの逆数の値に関しては、テーブル３０８の値はデータ列１５のためのものである。例えば、データ列０は、０００であるアドレスビットＡ８乃至Ａ１０によってアドレス指定され、ｄａｔａ０の状態はｂｉｔ０及びｂｉｔｂ０によって決定される。これは、対の両半分において同様である。

前述のように、本明細書に示す例はアレイ又はサブアレイの特定の幅やサイズに限定されない。例えば、図３のデータマッピングの実施の形態を、４列、８列、３２列などを用いるように構成し、データ列及びアドレス指定ビットを必要に応じて調節することができる。

一方、修復に利用可能な冗長性のあるサブアレイのためのデータマッピングを図４に示す。メモリアレイ４０は、ここでも２つの１６ビット対４０２及び４０４に分けられている。４０６のような各データ列はテーブル４０８に示すマッピングを有し、データ列１５のマッピングはテーブル４１２に示される。第２の半分を形成するアレイ４０２に関しては、データ列０ ４１４はテーブル４１６に示すマッピングを有し、データ列１５ ４１８はテーブル４２０に示すマッピングを有する。

個々の「通常」データ列のマッピングは従来のものと同じであるが、第１の半分４０２における予備の列４２２及び４２４と第２の半分４０２における予備の列４２６及び４２８のように、予備０（ＳＰ０）及び予備１（ＳＰ１）といった２つのデータ列が各半分に加えられている。これらのデータ列は、欠陥のある列の代わりとして使用される。予備のレジスタの位置は中央に示されているが、これらの位置はどこでもよいことに注意されたい。

各データビット列の出力はセンス増幅器によって生じ、センス増幅器は読取操作の際に内部データ出力バス、即ちｉｄｏ＜ｎ＞４３０に信号を出力する。書込み回路は、書込み操作の際に内部データ入力バス、即ちｉｄｉ＜ｎ＞４３２からデータを取り込み、選択されたセル位置に書込みを行う。予備の列エレメントに関連するセンス増幅器からの入力信号及び出力信号を、本明細書ではそれぞれｓｐ＿ｉｄｉ＜０：３＞及びｓｐ＿ｉｄｏ＜０：３＞と示す。内部データ入力バスは同様に作動するため、説明を簡単にするべく説明の範囲を内部データ出力バスに限定する。

図５を参照すると、従来の列置換スキームの実施がメモリ構造５０内に示されている。列転送回路５０２及び５０４に入力された列信号ｃｏｌ＜０：７＞ ５００は、出力先となる所望のデータ列を選択する。列転送回路５０２及び５０４からセンス増幅器アレイ５０６及び５０８への出力は、ローカル双方向データバス（即ちｄｉｏ及びｄｉｏｂ）５１０及び５１２によってなされる。予備の列転送回路５１４の出力もこのバスを使用するが、ｓｐｃｏｌ信号５１６が予備の列の出力を可能にした場合のみである。

データ列のうちの１つに欠陥があると判断されると、信号ｓｐｃｏｌ５１６は、欠陥のある列全体と置換するために予備の列転送回路５１４内の列のうちの１つを起動する。この起動は、一般に、予備の列エレメント毎の多数の修復ヒューズと１つ以上のヒューズをとばして欠陥のある列を使用できない状態にすることを含む。図５に示すような従来の列置換スキームでは、ヒューズは欠点のある列のアドレスを定義するだけであり、列全体を予備の列エレメントに置換することを可能にする。

本発明の実施の形態では、更なるヒューズをとばして、置換のために予備のエレメントが割り当てられているデータビットを選択する。図６の回路６０は、信号ｓｐｃｏｌ＜０：１＞６０２を提供してエレメントを選択する予備の列制御回路６００を含む。別個のセンス増幅器イネーブル信号、即ちｓｐ＿ｅｎを使用して予備のセンス増幅器を起動する。これにより、予備のセンス増幅器が使用されていない際は節電となる。

予備のエレメントと欠陥のあるエレメントとの置換は、列選択信号６０４に関係なくデータ出力バッファ内で生じる。これは、欠陥のある列を使用できない状態にし、予備のエレメントからのｄｉｏ及びｄｉｏｂ出力を通常のセンス増幅器に通してｄｏｕｔ経路に入れる、という現行の解決法とは異なる。

ｉｄｉバス及びｉｄｏバスのデータの制御回路を図７に示す。前述の例では、実際には１６のデータビットと４セットの選択信号がある。２−４デコーダが４つある。図面を簡略化するために、これらのうちの半分のみをデコーダ７０２及び７０４として本明細書に示す。ヒューズラッチ７０６及び７０８は、修復によって選択されたとばされたヒューズからのデータを提供する。このデータは、ｓｐｂｉｔｎ＜０：１＞及びｓｐ＿ｃｏｌ＿ｅｎ＜０＞として２−４デコーダ７０２に提供され、これによって生じた選択信号がデータ出力(data out)バッファ７１０ａ乃至７１０ｄに送られる。同様の信号が第２のデコーダ７０４に提供され、これにより２４ビットの選択信号が生成されてデータ出力バッファ７１２ａ乃至７１２ｄに提供される。データ列０のようなデータ列はデータビットを提供し、予備の列は起動された予備の列のデータビットを提供する。選択信号、予備の列及びデータ列信号は全てデータバッファに提供され、データバッファは次に出力データを提供する。

この特定の例では、１６ビット幅のデータワードがあり、４つの予備の列エレメントが利用可能である。各予備の列エレメントは４つのデータビットのうちの１つを修復することができ、４つの選択候補から１つを選択するのに２ビット選択ヒューズが必要である。

メモリアレイの欠陥は、その全体が単一のデータビット列内に含まれる場合や、第１のグループの最後のビットライン対と次のグループの最初のビットライン対との間の金属ショートのように２列を含む場合がある。各予備の列エレメントをデータビットのブロックに簡単にマッピングした場合は、この２つ目のタイプの欠陥を修復することができない。例えば、予備のエレメント０をデータビット０乃至データビット３にマッピングし、予備のエレメント１をデータビット４乃至データビット７にマッピングしたりすると、データビット２及びデータビット３の列間のショートを修復することができない。これは、２つの列を修復するには２つの予備のエレメントが必要であり、これらのビットには１つのエレメントしかマッピングされていないためである。

単一ビットの欠陥及びマルチビットの欠陥の双方を最大限にカバーするために、各予備の列エレメントが修復可能なデータビットへの各予備の列エレメントのマッピングは、物理的に隣接する列が同一の予備の列エレメントにマッピングされないように選択される。このタイプのマッピングスキームを「分散」マッピングと呼ぶ。このタイプに割り当てられる１つの例は、エレメントｎを使用してデータビットｎ、ｎ＋ｍ、ｎ＋２ｍなどを修復することであり、式中ｍは利用可能な予備のエレメントの数である。この例では、マッピングは下記のように行われる。
予備の列エレメント０はデータビット０、４、８及び１２を修復することができる。
予備の列エレメント１はデータビット１、５、９及び１３を修復することができる。
予備の列エレメント２は修復データビット２、６、１０及び１４を修復することができる。
予備の列エレメント３は修復データビット３、７、１１及び１５を修復することができる。

場合によっては４列の欠陥を修復することができ、これは従来のスキームを改良している。２つの隣接するデータビット間に生じる欠陥では、異なる欠陥を２つも修復することができる。２つの独立した予備のエレメントの使用には制限がある。例えば、データ０とデータ１との間のショートと、データ１０とデータ１１との間のショートを、４つの予備のエレメントを全て用いて修復することができる。データ０とデータ１との間のショートと、データ９とデータ１０との間のショートの双方は、予備のエレメント、即ちデータ１又はデータ９用の予備のエレメントを２回用いることが必要となるため修復することができない。

場合によっては、１つの欠陥のみが修復可能である。例えば、データ０の欠陥を修復することができるが、データ０及びデータ１２の欠陥の場合は、予備のエレメント０を１度しか使用することができないため修復することができない。同様に、２つの異なるサブアレイにおけるデータ０の欠陥を修復することができない。もちろん、これらの例は、４つの予備のエレメントを有する１６ビット幅のワードに関するものである。ビット幅及び予備のエレメントの他の組み合わせが可能であり、これらは例として意図されたものにすぎない。予備のサブアレイは、ワード全体ではなく、１６ビットのデータワードのうち２ビットを修復するなど、データワードのビットサブセットを選択的に修復することに注意されたい。ビットサブセットはデータワードよりも小さい。

図８は、出力バッファＤＡＴＡ ＯＵＴ１２の例を示している。図７の予備の列０ ７１４からの予備の内部データ出力ビット０ ７１６と、内部データ出力ビット１２ ８０４がマルチプレクサ８０６に提供される。図７の２−４デコーダ７０２、ならびにヒューズ７０６及び７０８から生成された選択信号は、予備のデータ出力ビット７１６及び内部データ出力ビット８０４のうちのどちらをバッファ８０８に送るかを判断し、最終的にデータ出力８１０として出力する。このように、データ出力ビット１２ ８０２を提供する欠点のあるエレメントからの「悪い」データを、予備のデータ出力ビット０ ７１６を提供する置換エレメントからの「良い」データに置換することができる。これにより、列全体の置換が避けられると同時により多くの予備のエレメントが修復に利用できるようになる。

上に示したように、予備のエレメントは独自のサブアレイ内に示され、メモリセルは独自のサブアレイ内にあることに注意されたい。これは、説明を簡単にするためにすぎない。再び図２を参照すると、メモリセルからなるデータ列と予備のセルからなる予備の列の双方を有する２０２のような１つのサブアレイでメモリ全体を構成することができる。これをメモリセルのサブアレイ及び予備の列のサブアレイと呼ぶことができ、これらのサブアレイは同一のサブアレイである。いずれの実施の形態においても、予備の列からの予備のセルを用いて、データ列内のメモリセルを個々のセルレベルで修復する。

予備のサブアレイを用いてメモリを個々のエレメントレベルで修復できる態様を示したので、ここでは修復されたメモリがシステムで使用される態様であると理解することができる。図９は、修復されたメモリと、メモリにアクセスするプロセッサの実施の形態を示している。メモリアレイ９００は概して、少なくとも２つのサブアレイ９０２及び９０４と予備のサブアレイ９０６を含む。メモリの製造後にメモリをテストし、欠陥のあるセルを識別する。

例えば図７に示すような必要なヒューズをとばして、サブアレイ９０２及び９０４の欠陥のある列の個々のエレメントを、予備のサブアレイ９０６のエレメントの代用によって修復することができる。プロセッサの観点から、プロセッサ９０８は読取用又は書込み用のメモリ要求を送り、メモリアレイ９００の制御回路は補正を行って修復セルを使用する。メモリの修復はプロセッサ９０８に対して透過的である。メモリは、修復を表示せずに、要求されたデータ又は書込み確認応答をプロセッサに送る。

これまでメモリ修復の方法及び装置に関する特定の実施の形態を説明してきたが、このような特定の参照は本発明の範囲を限定するものとみなされない。

冗長性のない標準のメモリセルアレイを示す図である。 冗長性のあるメモリセルアレイを示す図である。 メモリセルサブアレイのためのデータマッピングを示す図である。 予備のメモリセルサブアレイのためのデータマッピングを示す図である。 冗長性のあるメモリセルアレイの従来の実施の形態を示す図である。 冗長性のあるメモリセルアレイの実施の形態を示す図である。 冗長性のあるメモリセルアレイの制御部の実施の形態を示す図である。 データ出力バッファの実施の形態を示す図である。 修復されたメモリアレイを用いたホストシステムの実施の形態を示す図である。

Claims (16)

1. データ列を有するメモリセルからなる少なくとも１つのサブアレイと、
   予備の列を有する少なくとも１つの予備のサブアレイであって、前記メモリセルのサブアレイ内にある個々のエレメントを、前記予備のサブアレイからの個々のエレメントを用いて修復することができる、予備のサブアレイと、
   を含むメモリデバイス。
2. 前記メモリセルからなる前記少なくとも１つのサブアレイと前記予備の列からなる前記少なくとも１つのサブアレイが同一のサブアレイである、請求項１に記載のメモリデバイス。
3. 前記１つの予備のサブアレイが予備のサブアレイを更に含み、これにより、該予備のサブアレイからの個々のエレメントがデータワード内のビットのサブセットを選択的に修復し、該ビットのサブセットが完全なワードよりも小さい、請求項１に記載のメモリデバイス。
4. 前記メモリセルのサブアレイ内の前記データ列に対応する列転送回路を更に含む、請求項１に記載のメモリデバイス。
5. 前記予備のサブアレイ内の前記予備の列に対応する予備の列転送回路を更に含む、請求項１に記載のメモリデバイス。
6. 前記メモリセルのサブアレイに対応するセンス増幅器アレイを更に含む、請求項１に記載のメモリデバイス。
7. 前記予備のサブアレイに対応する予備のセンス増幅器アレイを更に含む、請求項１に記載のメモリデバイス。
8. 前記メモリデバイス内の内部バスのデータを制御する制御回路を更に含む、請求項１に記載のメモリデバイス。
9. 前記制御回路が、前記予備のサブアレイ内でとばされたヒューズに関するデータを記憶する少なくとも１つのヒューズラッチを更に含む、請求項８に記載のメモリデバイス。
10. 前記制御回路が、前記データ列と前記予備の列との間で選択するための選択信号を提供する少なくとも１つのデコーダを更に含む、請求項８に記載のメモリデバイス。
11. 前記選択信号が分散マッピングを用いて予備の列を選択する、請求項１０に記載のメモリデバイス。
12. 前記予備のサブアレイがｍ個の予備のエレメントを有し、予備のエレメントｎがビットを位置ｎで修復することができ、ｍの倍数がｎに加えられる、請求項１に記載のメモリデバイス。
13. プロセッサと、
    データ列を有するメモリセルからなる少なくとも１つのサブアレイと、予備の列を有する少なくとも１つの予備のサブアレイとを含むメモリアレイであって、前記予備のサブアレイの個々のエレメントを用いて前記サブアレイ内の欠陥のあるセルを修復することのできる、メモリアレイと、
    を含むシステム。
14. 前記メモリアレイが、データ列及び予備の列の双方を有する１つのサブアレイを更に含む、請求項１３に記載のシステム。
15. 前記予備のサブアレイがデータワードのビットのサブセットを選択的に修復し、前記ビットのサブセットが前記データワードよりも小さい、請求項１３に記載のシステム。
16. 前記メモリアレイが４つのサブアレイ及び２つの予備のサブアレイを更に含む、請求項１３に記載のシステム。

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