JP4111762B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、より特定的には、スペアメモリセルによる置換が可能なメモリセルアレイを含む半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、半導体記憶装置は、高集積化がますます進んでいる。集積度の高い半導体記憶装置は、スペアメモリセルを備え、製造段階にて一部のメモリセルに欠陥が生じた場合でもその欠陥が生じた不良メモリセルをスペアメモリセルに置換えて救済するのが一般的である。このような冗長置換を行なうことで、歩留りを向上させる方法が一般に使用されている。
【０００３】
【発明が解決しようとする課題】
しかし、半導体記憶装置の大規模化により、第１に、歩留りを上げるために必要となるスペアメモリセルを含むエレメント数が増大し、これに従って、スペアメモリセルを置換すべき不良メモリセルのアドレスを記憶させるためのプログラム素子数も増加する。これらの要素の増大によって、チップ面積が増大するという問題が発生する。
【０００４】
置換を行なうためには、不良メモリセルのアドレスを不揮発的に記憶させておく必要がある。この手段としては、ヒューズ素子等のプログラム素子が用いられる場合が多い。このヒューズ素子は、レーザビームなどを使用して切断される。確実に切断を行ない、かつ周囲の素子を傷つけないためには、ヒューズ素子にある程度の大きさが必要であり、またその周辺に他の素子が存在していてはならない。したがって、多くのプログラム素子を備えるほど、チップ面積が大きくなる。
【０００５】
また、第２に、プログラム素子数の増加に従って、不良チップを救済するためのプログラム時間も無視できないものとなり、製造コストが増大するという問題も発生している。
【０００６】
この発明の目的は、不良メモリセルに起因する不良チップの救済率が向上した半導体記憶装置を提供することである。
【０００７】
【課題を解決するための手段】
請求項１に記載の半導体記憶装置は、各々が複数の正規メモリセルを含む第１〜第４の正規メモリセル群と、複数の正規メモリセルのうちの欠陥メモリセルに置換するための第１、第２の予備メモリセルと、アドレス割り当て情報を不揮発的に保持し、アドレス割り当て情報に基づいて決定される第１〜第４の正規メモリセル群のうちのいずれか２つの正規メモリセル群を入力アドレスとして与えられる第１のアドレス値に応答して第１の予備メモリセルとともに選択し、アドレス割り当て情報に基づいて決定される第１〜第４の正規メモリセル群のうちの他の２つの正規メモリセル群を入力アドレスとして与えられる第２のアドレス値に応答して第２の予備メモリセルとともに選択する第１の選択回路と、置換情報を不揮発的に保持し、第１のアドレス値に応じて選択される正規メモリセルのうちの第１の欠陥メモリセルに代えて第１の予備メモリセルを置換情報に基づき選択し、第２のアドレス値に応じて選択される正規メモリセルのうちの第２の欠陥メモリセルに代えて第２の予備メモリセルを置換情報に基づき選択する第２の選択回路とを備える。
【０００８】
さらに、請求項１に記載の半導体記憶装置では、入力アドレスは、外部から与えられるロウアドレスであり、第２の選択回路は、置換情報と外部から与えられるコラムアドレスとを比較して選択動作を行なう。
【０００９】
さらに、請求項１に記載の半導体記憶装置は、メインワード線と、第１の正規メモリセル群に接続され、メインワード線の活性化に応じて活性化される第１のサブワード線と、第２の正規メモリセル群および第１の予備メモリセルに接続され、メインワード線の活性化に応じて活性化される第２のサブワード線と、第３の正規メモリセル群に接続され、メインワード線の活性化に応じて活性化される第３のサブワード線と、第４の正規メモリセル群および第２の予備メモリセルに接続され、メインワード線の活性化に応じて活性化される第４のサブワード線とをさらに備え、第１の選択回路は、第１のアドレス値に応じて第１、第２のサブワード線を一括して選択する第１の動作、第１のアドレス値に応じて第１、第４のサブワード線を一括して選択する第２の動作のいずれの動作を行なうかの設定を不揮発的に記憶する切換設定部と、メインワード線の活性化時に第１〜第４のサブワード線の駆動を切換設定部の出力に応じて選択的に行なう駆動部とを含む。
【００１０】
請求項２に記載の半導体記憶装置は、各々が複数の正規メモリセルを含む第１〜第４の正規メモリセル群と、複数の正規メモリセルのうちの欠陥メモリセルに置換するための第１、第２の予備メモリセルと、アドレス割り当て情報を不揮発的に保持し、アドレス割り当て情報に基づいて決定される第１〜第４の正規メモリセル群のうちのいずれか２つの正規メモリセル群を入力アドレスとして与えられる第１のアドレス値に応答して第１の予備メモリセルとともに選択し、アドレス割り当て情報に基づいて決定される第１〜第４の正規メモリセル群のうちの他の２つの正規メモリセル群を入力アドレスとして与えられる第２のアドレス値に応答して第２の予備メモリセルとともに選択する第１の選択回路と、置換情報を不揮発的に保持し、第１のアドレス値に応じて選択される正規メモリセルのうちの第１の欠陥メモリセルに代えて第１の予備メモリセルを置換情報に基づき選択し、第２のアドレス値に応じて選択される正規メモリセルのうちの第２の欠陥メモリセルに代えて第２の予備メモリセルを置換情報に基づき選択する第２の選択回路と、第１〜第４の正規メモリセル群に対してそれぞれデータ授受を行なうための第１〜第４の正規データ線群と、第１、第２の予備メモリセルに対してそれぞれデータ授受を行なうための第１、第２の予備データ線とを備え、第１の選択回路は、第１のアドレス値に応じて第１、第３の正規データ線群および第１の予備データ線を一括して選択する第１の動作、第１のアドレス値に応じて第２、第３の正規データ線群および第１の予備データ線を一括して選択する第２の動作のいずれか一方をアドレス割り当て情報に応じて行ない、第２の選択回路は、置換情報と入力アドレスとを比較し、第１の選択回路によって一括して選択された複数の正規データ線のいずれか１つに代えて第１の予備データ線を選択する。
【００１１】
請求項３に記載の半導体記憶装置は、請求項２に記載の半導体記憶装置の構成に加えて、第１の選択回路は、第１のアドレス値に応じて第１、第３の正規データ線群を一括して選択し、かつ、第２のアドレス値に応じて第２、第４の正規データ線群を一括して選択する第１の動作、第１のアドレス値に応じて第２、第３の正規データ線群を一括して選択し、かつ、第２のアドレス値に応じて第１、第４の正規データ線群を一括して選択する第２の動作のいずれの動作を行なうかの設定を不揮発的に記憶する切換設定部と、切換設定部の出力に応じて、第１、第２の正規データ線群のうちいずれか一方を選択し、第３、第４の正規データ線群のうちいずれか一方を選択し、第１、第２の予備データ線のいずれか一方を選択するデータ線選択部とを含む。
【００１２】
請求項４に記載の半導体記憶装置は、請求項２に記載の半導体記憶装置の構成に加えて、第１の選択回路によって一括して選択された複数の正規データ線にそれぞれ対応して設けられる複数の外部データ線をさらに備え、第２の選択回路は、置換情報を不揮発的に記憶するアドレスプログラム回路と、入力アドレスとアドレスプログラム回路の出力とを比較するアドレスコンパレータと、第１の選択回路によって一括して選択された複数の正規データ線のうちのアドレスコンパレータの出力によって指定されるいずれか１つに代えて、第１の選択回路によって選択された予備データ線を対応する外部データ線に接続するデータ線置換回路とを含む。
【００１３】
請求項５に記載の半導体記憶装置は、請求項２に記載の半導体記憶装置の構成に加えて、第１の選択回路によって一括して選択された複数の正規データ線にそれぞれ対応して設けられる複数の外部データ線をさらに備え、第２の選択回路は、置換情報を不揮発的に記憶するアドレスプログラム回路と、入力アドレスとアドレスプログラム回路の出力とを比較するアドレスコンパレータと、第１の選択回路によって一括して選択された複数の正規データ線のうちからアドレスコンパレータの出力によって指定される正規データ線を除外するように、第１の選択回路によって一括して選択された複数の正規データ線および予備データ線と外部データ線との接続をシフトさせるデータ線シフト回路とを含む。
【００１４】
請求項６に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置の構成に加えて、外部から与えられる入力データを受けて誤り訂正のための単位データを発生し、入力アドレスに応じて一括選択される、第１〜第４の正規メモリセル群および第１、第２の予備メモリセルのうちの一部分に対して単位データを出力し、一部分から読出された単位データを受けて誤り訂正を行ない、訂正されたデータを外部に出力する誤り訂正回路をさらに備える。
【００１５】
請求項７に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置の構成に加えて、半導体記憶装置は、動作モードとして通常モードとテストモードとを有し、第１の選択回路は、アドレス割り当て情報を不揮発的に記憶し、通常モードでは記憶されたアドレス割り当て情報を出力し、テストモードでは、アドレス割り当て情報が記憶される前の初期情報を出力する記憶部を含む。
【００１６】
請求項８に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置の構成に加えて、半導体記憶装置は、動作モードとして通常モードとテストモードとを有し、テストモードにおいて、第１の選択回路からアドレス割り当て情報を受けて外部に出力する出力回路をさらに備える。
【００１７】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００１８】
［実施の形態１］
図１は、本発明の実施の形態１の半導体記憶装置１の構成を示す概略ブロック図である。
【００１９】
図１を参照して、半導体記憶装置１は、ロウアドレス信号ＲＡ０〜ＲＡｋを受けてメモリセルの行の選択を行なうためのロウデコーダ２と、ロウデコーダ２の出力に応じてメインワード線を駆動するメインワードドライバＭＷＤと、ロウアドレス信号ＲＡ０〜ＲＡｋを受けて信号ＳＤ１０〜ＳＤ２１を出力するＳＤ発生回路４とを含む。
【００２０】
半導体記憶装置１は、さらに、不良メモリセルに対応する置換すべきアドレスを不揮発的に記憶するアドレスプログラム回路６と、アドレスプログラム回路６の出力とコラムアドレス信号ＣＡ０〜ＣＡｎとを比較するアドレスコンパレータ８と、アドレスコンパレータ８の出力に応じて活性状態が決定されコラムアドレス信号ＣＡ０〜ＣＡｎに応じてメモリセルの列選択を行なうためのコラムデコーダ１０と、アドレスコンパレータ８の出力に応じてスペアメモリセルの列を選択するためのスペアコラムデコーダ１２と、メモリセルアレイ１４とを含む。
【００２１】
メモリセルアレイ１４は、ロウデコーダ２およびコラムデコーダ１０およびスペアコラムデコーダ１２の出力に応じて行と列とが選択され、外部とデータの授受を行なう。メモリセルアレイ１４は、サブワードドライバＳＷＤとセンスアンプ帯ＳＡＢとを含み、サブワードドライバＳＷＤとセンスアンプ帯ＳＡＢにより格子状に区切られた複数のメモリブロックに分割されている。
【００２２】
半導体記憶装置１は、ロウデコーダ２、サブワードドライバＳＷＤ、およびＳＤ発生回路４によって第１段階としてメモリセルの行の選択を行ない、アドレスプログラム回路６、アドレスコンパレータ８、コラムデコーダ１０、およびスペアコラムデコーダ１２によって第２段階としてメモリセルの列の選択を行なう。この第２段階の列選択時に、スペアメモリセルの正規メモリセルへの置換が行なわれる。
【００２３】
図２は、メモリセルアレイ１４の構成を概略的に示す回路図である。なお、説明のためにロウデコーダ２およびメインワードドライバＭＷＤも図中に示されている。
【００２４】
図２を参照して、メモリセルアレイ１４は、サブワードドライバ帯ＳＷＤと、センスアンプ帯ＳＡＢと、メモリブロックＢＬＫ１１，ＢＬＫ１２、ＢＬＫ２１，ＢＬＫ２２とを含む。
【００２５】
サブワードドライバ帯ＳＷＤは、メインワードドライバＭＷＤの出力に応じてサブワード線ＳＷＬ１０を駆動するサブワードドライバＳＷＤ１０と、メインワードドライバＭＷＤの出力に応じてサブワード線ＳＷＬ１１を駆動するサブワードドライバＳＷＤ１１とを含む。サブワードドライバＳＷＤ１０，ＳＷＤ１１は、メモリブロックＢＬＫ１１に対応して設けられる。サブワードドライバＳＷＤ１０，ＳＷＤ１１は、それぞれ、信号ＳＤ１０，信号ＳＤ１１に応じて活性化される。
【００２６】
メモリセルアレイ１４は、さらに、メインワードドライバＭＷＤの出力に応じてサブワード線ＳＷＬ２０を駆動するサブワードドライバＳＷＤ２０と、メインワードドライバＭＷＤの出力に応じてサブワード線ＳＷＬ２１を駆動するサブワードドライバＳＷＤ２１とを含む。サブワードドライバＳＷＤ２０，ＳＷＤ２１は、メモリブロックＢＬＫ１２に対応して設けられる。サブワードドライバＳＷＤ２０，ＳＷＤ２１は、それぞれ、信号ＳＤ２０，信号ＳＤ２１に応じて活性化される。
【００２７】
このように、メインワード線ＭＷＬに対してメモリブロックごとに複数のサブワード線が設けられる構成を階層ワード線構成という。
【００２８】
一般に、メモリセルＭＣは、セルプレートとストレージノードとの間に接続される電荷蓄積用のキャパシタＭＱと、ストレージノードとビット線との間に接続されゲートがサブワード線に接続されるアクセストランジスタＭＴとを含んでいる。サブワード線は、多数の一行に並んだアクセストランジスタのゲートに接続される。このため、サブワード線は通常はゲートと同じ材質であるポリシリコン等で形成されるので、抵抗が高い配線である。
【００２９】
このような抵抗の高いサブワード線を長くするとメモリセルの行の全体が活性化するのに時間がかかってしまう。サブワード線を分割し、抵抗の低いメインワード線によって高速に駆動可能とするのが階層ワード線の特徴である。
【００３０】
メモリセルアレイ１４は、さらに、メモリブロックＢＬＫ１２に隣接して配置されサブワード線ＳＷＬ２０，ＳＷＬ２１を共有するスペアメモリブロックＳＢＬＫ１と、メモリブロックＢＬＫ２２に隣接して配置されメモリブロックＢＬＫ２２とサブワード線を共有するスペアメモリブロックＳＢＬＫ２とを含む。
【００３１】
メモリブロックＢＬＫ１１，ＢＬＫ１２には各々に複数のビット線対が配置されているが、代表としてビット線ＢＬｊ１，／ＢＬｊ１，ＢＬｊ２，／ＢＬｊ２が図示されている。スペアメモリブロックＳＢＬＫ１にはスペアメモリセルが接続されるビット線ＳＢＬｊ，／ＳＢＬｊが配置されている。
【００３２】
センスアンプ帯ＳＡＢは、信号ＢＬＩ１の活性化に応じて、ビット線ＢＬｊ１とビット線ＢＬ１とを接続するＮチャネルＭＯＳトランジスタ２２と、ビット線／ＢＬｊ１とビット線／ＢＬ１とを接続するＮチャネルＭＯＳトランジスタ２４とを含む。
【００３３】
センスアンプ帯ＳＡＢは、さらに、信号ＢＬＩ２に応じてビット線ＢＬ１をメモリブロックＢＬＫ２１の対応するビット線に接続するＮチャネルＭＯＳトランジスタ２６と、ビット線／ＢＬ１をメモリブロックＢＬＫ２１の対応するビット線に接続するＮチャネルＭＯＳトランジスタ２８とを含む。
【００３４】
センスアンプ帯ＳＡＢは、さらに、ビット線ＢＬ１，／ＢＬ１の間に生じた電位差を増幅するセンスアンプ３０と、コラム選択線ＣＳＬｊ１の活性化に応じて導通してビット線ＢＬ１とデータ線ＤＢ２とを接続するＮチャネルＭＯＳトランジスタ３２と、コラム選択線ＣＳＬｊ１の活性化に応じてビット線／ＢＬ１とデータ線／ＤＢ２とを接続するＮチャネルＭＯＳトランジスタ３４とを含む。
【００３５】
センスアンプ帯ＳＡＢは、さらに、信号ＢＬＩ１の活性化に応じて、ビット線ＢＬｊ２とビット線ＢＬ２とを接続するＮチャネルＭＯＳトランジスタ４２と、ビット線／ＢＬｊ２とビット線／ＢＬ２とを接続するＮチャネルＭＯＳトランジスタ４４とを含む。
【００３６】
センスアンプ帯ＳＡＢは、さらに、信号ＢＬＩ２に応じてビット線ＢＬ２をメモリブロックＢＬＫ２２の対応するビット線に接続するＮチャネルＭＯＳトランジスタ４６と、ビット線／ＢＬ２をメモリブロックＢＬＫ２２の対応するビット線に接続するＮチャネルＭＯＳトランジスタ４８とを含む。
【００３７】
センスアンプ帯ＳＡＢは、さらに、ビット線ＢＬ２，／ＢＬ２の間に生じた電位差を増幅するセンスアンプ５０と、コラム選択線ＣＳＬｊ２の活性化に応じて導通してビット線ＢＬ２とデータ線ＤＢ１とを接続するＮチャネルＭＯＳトランジスタ５２と、コラム選択線ＣＳＬｊ２の活性化に応じてビット線／ＢＬ２とデータ線／ＤＢ１とを接続するＮチャネルＭＯＳトランジスタ５４とを含む。
【００３８】
センスアンプ帯ＳＡＢは、さらに、信号ＢＬＩ１の活性化に応じて、ビット線ＳＢＬｊとビット線ＳＢＬとを接続するＮチャネルＭＯＳトランジスタ６２と、ビット線／ＳＢＬｊとビット線／ＳＢＬとを接続するＮチャネルＭＯＳトランジスタ６４とを含む。
【００３９】
センスアンプ帯ＳＡＢは、さらに、信号ＢＬＩ２に応じてビット線ＳＢＬをメモリブロックＳＢＬＫ２の対応するビット線に接続するＮチャネルＭＯＳトランジスタ６６と、ビット線／ＳＢＬをメモリブロックＳＢＬＫ２の対応するビット線に接続するＮチャネルＭＯＳトランジスタ６８とを含む。
【００４０】
センスアンプ帯ＳＡＢは、さらに、ビット線ＳＢＬ，／ＳＢＬの間に生じた電位差を増幅するセンスアンプ７０と、コラム選択線ＳＣＳＬ２の活性化に応じて導通してビット線ＳＢＬとデータ線ＤＢ１とを接続するＮチャネルＭＯＳトランジスタ７６と、コラム選択線ＳＣＳＬ２の活性化に応じてビット線／ＳＢＬとデータ線／ＤＢ１とを接続するＮチャネルＭＯＳトランジスタ７８と、コラム選択線ＳＣＳＬ１の活性化に応じて導通してビット線ＳＢＬとデータ線ＤＢ２とを接続するＮチャネルＭＯＳトランジスタ７２と、コラム選択線ＳＣＳＬ１の活性化に応じてビット線／ＳＢＬとデータ線／ＤＢ２とを接続するＮチャネルＭＯＳトランジスタ７４とを含む。
【００４１】
図３は、図１におけるＳＤ発生回路４の構成を示した回路図である。
図３を参照して、ＳＤ発生回路４は、ロウアドレス信号ＲＡ０とその反転信号である信号／ＲＡ０のいずれか一方を選択するスイッチ回路９２と、スイッチ回路９２の出力とブロック選択信号ＢＬＫ１とを受けて信号ＳＤ１０を出力するＡＮＤ回路９４と、スイッチ回路９６とスイッチ回路９６の出力とブロック選択信号ＢＬＫ１とを受けて信号ＳＤ１１を出力するＡＮＤ回路９８とを含む。
【００４２】
ＳＤ発生回路４は、さらに、スイッチ回路１００と、スイッチ回路１００の出力とブロック選択信号ＢＬＫ１とを受けて信号ＳＤ２０を出力するＡＮＤ回路１０２と、スイッチ回路１０４と、スイッチ回路１０４の出力とブロック選択信号ＢＬＫ１とを受けて信号ＳＤ２１を出力するＡＮＤ回路１０６とを含む。
【００４３】
なお、ブロック選択信号ＢＬＫ１は、図１に示したメモリセルアレイ１４においてセンスアンプ帯ＳＡＢで区切られた分割単位を活性化する信号である。このブロック選択信号ＢＬＫ１はロウアドレス信号をデコードしてロウデコーダ２から供給される。図示しないが、ＳＤ発生回路４は、センスアンプ帯ＳＡＢによる分割単位の数だけ同様な回路を含んでいる。そして、ＳＤ発生回路４には、対応するブロック選択信号が入力されている。
【００４４】
ＳＤ発生回路４は、ロウアドレス信号のアドレスビットＲＡ０＝１の場合において、図２のサブワード線ＳＷＬ１０，ＳＷＬ２０を一括して選択する第１の動作、図２のサブワード線ＳＷＬ１１，ＳＷＬ２０を一括して選択する第２の動作のいずれの動作を行なうかを切換えることができる。いずれの動作を行なうかは、各スイッチ回路９２，９６，１００，１０４に含まれているヒューズ素子によってプログラムすることができる。
【００４５】
さらに、各スイッチ回路９２，９６，１００，１０４に含まれているヒューズ素子のプログラム内容を変更することで、ロウアドレス信号のアドレスビットＲＡ０＝０の場合において、上記第１、第２の動作のいずれかの動作が行われるように変更することもできる。スイッチ回路各スイッチ回路９２，９６，１００，１０４に含まれているヒューズ素子のプログラム内容の変更によって、入力されるロウアドレスをメモリセルにどのように割り当てるかを示すアドレス割り当て情報を変更することができる。
【００４６】
そして、図２のメインワード線ＭＷＬの活性化時にサブワードドライバＳＷＤ１０，ＳＷＤ１１，ＳＷＤ２０，ＳＷＤ２１は、サブワード線の駆動をＳＤ発生回路４が出力する信号ＳＤ１０，ＳＤ１１，ＳＤ２０，ＳＤ２１に応じて選択的に行なう。
【００４７】
図４は、図３におけるスイッチ回路９２の構成を示した回路図である。
図４を参照して、スイッチ回路９２は、電源ノードとノードＮ１との間に接続されるヒューズ素子１１２と、ノードＮ１と接地ノードとの間に接続される抵抗１１４と、ノードＮ１に入力が接続されるインバータ１１６と、入力ノードＩＮ１と出力ノードＯＵＴとの間に接続されゲートがノードＮ１に接続されるＮチャネルＭＯＳトランジスタ１１８と、入力ノードＩＮ２と出力ノードＯＵＴとの間に接続されゲートにインバータ１１６の出力を受けるＮチャネルＭＯＳトランジスタ１２０とを含む。
【００４８】
なお、図３のスイッチ回路９６，１００，１０４は、スイッチ回路９２と同様な構成を有するので、説明は繰返さない。
【００４９】
次に、実施の形態１の半導体記憶装置の動作について説明する。
図５は、従来は置換できなかったが、本発明によって置換可能となる不良メモリセルの配置を説明するための図である。
【００５０】
図５を参照して、通常のメモリ領域に対してスペアメモリセルが配置されるスペアコラムＳ−ＣＯＬが設けられている。ここで、この図は、メモリセルアレイの論理アドレス空間を示している。
【００５１】
ここで、ロウアドレスＲＯＷ−ｉで指定される領域上においてコラムアドレスＣＯＬａ，ＣＯＬｂの２箇所に不良メモリセルが存在した場合を考える。この場合においてロウアドレスＲＯＷ−ｊで指定される領域には、不良メモリセルが存在していないとする。そして、スペアコラムＳ−ＣＯＬにスペアメモリセルが１つしか配置されていないとする。
【００５２】
従来は、図５に示すように１行のメモリセル行に２つの不良メモリセルが存在する場合には、置換による救済を行なうことができなかった。ロウアドレスＲＯＷ−ｉで指定される領域は、メモリセル行の活性化により一括して選択される。この選択単位１つあたりに１つのスペアメモリセルしか割り当てられていなかったからである。
【００５３】
図６は、本発明の実施の形態１において行なわれるメモリセルの置換を説明するための図である。
【００５４】
図６を参照して、ロウアドレスＲＯＷ−ｉによって同時選択されるメモリセルの配置をメモリセルアレイの右半分と左半分で割付の変更を行なえば、図５に示したような不良をも救済することができる。すなわち、図３に示したＳＤ発生回路のスイッチ回路９２，９６，１００，１０４の設定を変更することによりアドレスの割り当てを変更することが可能である。
【００５５】
具体的には、通常の場合は、あるロウアドレスＲＯＷ−ｉに対応してメモリ領域ＲＯＷ−ｉ（Ｌ），ＲＯＷ−ｉ（Ｒ）およびスペアメモリセルＳＭＣｉが一括して活性化される。また、他の別のロウアドレスＲＯＷ−ｊに対してメモリ領域ＲＯＷ−ｊ（Ｌ），ＲＯＷ−ｊ（Ｒ）およびスペアメモリセルＳＭＣｊが一括して活性化される。
【００５６】
これに対して、メモリセルアレイの同一行の右半分と左半分とにおいて１つずつ合計２つの不良メモリセルが存在する場合には、アドレスの割り当てを変更することによってこのような不良を救済可能とすることができる。
【００５７】
具体的には、あるロウアドレスＲＯＷ−ｉに対してメモリ領域ＲＯＷ−ｉ（Ｌ），ＲＯＷ−ｊ（Ｒ）およびスペアメモリセルＳＭＣｊを一括して活性化するよう図１のＳＤ発生回路の内部設定を変更する。そして、メモリ領域ＲＯＷ−ｉ（Ｌ）のコラムアドレスＣＯＬａに存在する不良メモリセルをスペアメモリセルＳＭＣｊに置換するように図１のアドレスプログラム回路６に置換アドレスを設定すればよい。
【００５８】
また、別のロウアドレスＲＯＷ−ｊに対して領域ＲＯＷ−ｊ（Ｌ），ＲＯＷ−ｉ（Ｒ）およびスペアメモリセルＳＭＣｉを一括して活性化するように図１のＳＤ発生回路の内部設定を変更する。この場合には、領域ＲＯＷ−ｉ（Ｒ）におけるコラムＣＯＬｂに存在する不良メモリセルをスペアメモリセルＳＭＣｉに置換するように図１のアドレスプログラム回路６に置換アドレスを設定すればよい。
【００５９】
そして、このようなアドレスの置換は、図３に示したＳＤ発生回路におけるスイッチ回路９２，９６，１００，１０４の設定を変更することによって実現することができる。たとえば、スイッチ回路１００をロウアドレス信号／ＲＡ０を出力するように設定変更し、スイッチ回路１０４をロウアドレス信号ＲＡ０を出力するように設定変更することによって置換が実現できる。
【００６０】
以上説明したように、実施の形態１に示した半導体記憶装置では、複数の正規メモリセルに対する外部から入力されるアドレスの割り付けを変更することができる。その後、不良メモリセルをスペアメモリセルに置換することで、従来は不良メモリセルの存在位置が特定部分に集中し救済することができなかったチップを救済することができる。これにより従来よりも歩留りの向上を図ることができる。
【００６１】
［実施の形態１の変形例］
図７は、実施の形態１の変形例の説明をするための回路図である。
【００６２】
図７を参照して、実施の形態１の変形例では、図４に示したスイッチ回路９２に代えてスイッチ回路９２Ａを用いる。スイッチ回路９２Ａは、図４に示したスイッチ回路９２からヒューズ素子１１２および抵抗１１４を取除いた構成である。そして、スイッチ回路９２ＡのノードＮ１には、アドレス切換制御回路１２２から制御信号が与えられる。
【００６３】
アドレス切換制御回路１２２は、ロウアドレスＲＯＷ−ｉ，ＲＯＷ−ｊがプログラムされるアドレスプログラム回路１２６と、アドレスプログラム回路１２６の出力とロウアドレス信号ＲＡ０〜ＲＡｋとを比較するアドレスコンパレータ１２４とを含む。
【００６４】
ロウアドレスＲＯＷ−ｉは、図６における複数の不良が存在し、そのままでは置換不可能な行に対応するアドレスである。ロウアドレスＲＯＷ−ｊは、その行と右半分の入換えを行なう行に対応するアドレスである。
【００６５】
アドレスコンパレータ１２４は、アドレスプログラム回路１２６にプログラムされているアドレスが外部から入力されるロウアドレス信号と一致した場合にのみアドレス置換を行なう。
【００６６】
なお、ロウアドレスＲＯＷ−ｉに対応する領域の右半分をアドレス置換しようとする場合には、入換え可能な領域が限定される場合が多い。このような場合には、アドレスプログラム回路には、ロウアドレスＲＯＷ−ｊはプログラムする必要はない。具体的には、たとえばロウアドレスＲＯＷ−ｉの最下位１ビットを無視してアドレスコンパレータ１２４が置換の有無を検出するようにすればよい。
【００６７】
［実施の形態２］
実施の形態１は、メモリセルアレイにスペアコラムが設けられている場合にさらに不良救済率にを向上させる発明に関するものであった。実施の形態２は、メモリセルアレイにスペアＩ／Ｏが設けられている場合に不良救済率を向上することができる。
【００６８】
図８は、実施の形態２の半導体記憶装置２０１の構成を示したブロック図である。
【００６９】
図８を参照して、半導体記憶装置２０１は、スペアメモリセルによる置換を行なう不良メモリセルのアドレスを記憶させるアドレスプログラム回路２０６と、外部から入力されるロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡをアドレスプログラム回路２０６の出力と比較するアドレスコンパレータ２０８と、ロウアドレス信号ＲＡ，コラムアドレスＣＡから信号ＳＤ１０〜ＳＤ２１を発生させるＳＤ発生回路２０４と、ロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡを受けてデコードするロウデコーダ＋コラムデコーダ２０２とを含む。
【００７０】
ＳＤ発生回路２０４は、図３で説明したＳＤ発生回路４と同様な構成を有するので、説明は繰り返さない。
【００７１】
半導体記憶装置２０１は、さらに、ロウデコーダ＋コラムデコーダ２０２の出力に応じてメインワード線を駆動するメインワードドライバＭＷＤと、信号ＳＤ１０〜ＳＤ２１およびロウデコーダ＋コラムデコーダ２０２の出力に応じて選択動作が行なわれるメモリセルアレイ２１４とを含む。
【００７２】
メモリセルアレイ２１４は、複数のセンスアンプ帯ＳＡＢおよびサブワードドライバ帯ＳＷＤを含んでおり、これらによって複数のメモリブロックに分割されている。
【００７３】
半導体記憶装置２０１は、さらに、メモリセルアレイ２１４に含まれる正規のメモリセル群とデータ授受を行なうためのローカルＩＯ線ＬＩＯ，／ＬＩＯと、メモリセルアレイ２１４に含まれるスペアメモリセルとデータ授受を行なうためのスペアローカルＩＯ線ＳＬＩＯ，／ＳＬＩＯとを含む。
【００７４】
半導体記憶装置２０１は、さらに、ローカルＩＯ線ＬＩＯ，／ＬＩＯおよびスペアローカルＩＯ線ＳＬＩＯ，／ＳＬＩＯと外部端子との間でデータ授受を行なうＩＯ置換回路２１０を含む。
【００７５】
ＩＯ置換回路２１０は、ローカルＩＯ線ＬＩＯ，／ＬＩＯの電位差を検出してＩＯ線ＩＯ−１〜ＩＯ−ｎに出力し、スペアローカルＩＯ線ＳＬＩＯ，／ＳＬＩＯの電位差を増幅してスペアＩＯ線ＳＩＯに出力するリードアンプ２１２と、アドレスコンパレータ２０８の出力に応じてＩＯ線ＩＯ−１〜ＩＯ−ｎのうちのいずれか１つをスペアＩＯ線ＳＩＯと置換するスイッチＳＷ１〜ＳＷｎとを含む。
【００７６】
半導体記憶装置２０１は、ロウデコーダ＋コラムデコーダ２０２、サブワードドライバＳＷＤ、およびＳＤ発生回路２０４によって第１段階としてメモリセルの行および列の選択を行なう。また、半導体記憶装置２０１は、アドレスプログラム回路２０６、アドレスコンパレータ２０８、およびＩＯ置換回路２１０によって第２段階としてＩＯ線の選択を行なう。この第２段階のＩＯ線選択時に、スペアメモリセルの正規メモリセルへの置換が行なわれる。
【００７７】
図９は、図８におけるロウデコーダ＋コラムデコーダ２０２の構成およびメモリセルアレイ２１４の構成を説明するための図である。
【００７８】
図９を参照して、ロウデコーダ＋コラムデコーダ２０２にはセンスアンプ帯ごとに設けられるコラムデコーダ２０２．２と、センスアンプ帯で区切られた領域ごとに設けられるロウデコーダ２０２．１とを含む。
【００７９】
メモリセルアレイ２１４は、図２で説明したメモリセルアレイ１４の構成においてセンスアンプ帯ＳＡＢにはデータ線ＤＢ１，／ＤＢ１，ＤＢ２，／ＤＢ２に代えてコラム選択線ＣＳＬ１〜ＣＳＬ４が設けられている。コラム選択線ＣＳＬ１〜ＣＳＬ４は、センスアンプ帯ＳＡＢごとに設けられているコラムデコーダ２０２．２によって選択が行なわれる。
【００８０】
また、図２では、コラム選択線がビット線と平行に設けられていたが、メモリセルアレイ２１４では、ビット線に平行してローカルＩＯ線ＬＩＯｊ１，／ＬＩＯｊ１，ＬＩＯｊ２，／ＬＩＯｊ２が設けられ、スペアローカルＩＯ線ＳＬＩＯ１，／ＳＬＩＯ１がスペアビット線ＳＢＬｊ，／ＳＢＬｊに平行に設けられている。
【００８１】
また、これらの違いに対応して、センスアンプ帯ＳＡＢにはＮチャネルＭＯＳトランジスタ３２，３４，５２，２４，７６，７８，７２，７４に代えてＮチャネルＭＯＳトランジスタ２３２，２３４，２５２，２５４，２７２，２７４が設けられる。
【００８２】
ＮチャネルＭＯＳトランジスタ２３２は、ビット線ＢＬ１とローカルＩＯ線ＬＩＯｊ１との間に接続されゲートにコラム選択線ＣＳＬ１が接続される。ＮチャネルＭＯＳトランジスタ２３４は、ビット線／ＢＬ１とローカルＩＯ線／ＬＩＯｊ１との間に接続されゲートにコラム選択線ＣＳＬ１が接続される。
【００８３】
ＮチャネルＭＯＳトランジスタ２５２は、ビット線ＢＬ２とローカルＩＯ線ＬＩＯｊ２との間に接続されゲートにコラム選択線ＣＳＬ１が接続される。ＮチャネルＭＯＳトランジスタ２５４は、ビット線／ＢＬ２とローカルＩＯ線／ＬＩＯｊ２との間に接続されゲートにコラム選択線ＣＳＬ１が接続される。
【００８４】
ＮチャネルＭＯＳトランジスタ２７２は、ビット線ＳＢＬとローカルＩＯ線ＳＬＩＯ１との間に接続されゲートにコラム選択線ＣＳＬ１が接続される。ＮチャネルＭＯＳトランジスタ２７４は、ビット線／ＳＢＬとローカルＩＯ線／ＳＬＩＯ１との間に接続されゲートにコラム選択線ＣＳＬ１が接続される。
【００８５】
なお、メモリセルアレイ２１４の他の部分の構成は、図２に示したメモリセルアレイ１４と同様であるので説明は繰返さない。
【００８６】
次に実施の形態２において従来よりも救済率が向上する場合について説明する。
【００８７】
図１０は、不良箇所を説明するための論理アドレスマップである。
図１０を参照して、ロウアドレスＲＯＷ−ｉに対応する行の２箇所に不良メモリセルが存在している。１箇所目はＩＯ線ＩＯ−ａ上であり、２箇所目はＩＯ線ＩＯ−ｂ上である。このような場合、従来のＩＯ置換構成では、スペアＩＯ線ＳＩＯが１本しかない場合には、ＩＯ置換による不良チップの救済は不可能であった。
【００８８】
しかし、実施の形態２では、図９に示すように、メモリセルアレイの右半分と左半分を異なるサブワード線で駆動しており、このサブワード線を一括駆動する単位を図８のＳＤ発生回路２０４によって変更することができる。なお、ＳＤ発生回路２０４の構成については、図３、図４で説明したＳＤ発生回路４と同様な構成を有しており、説明は繰返さない。
【００８９】
図１１は、実施の形態２におけるメモリセルの置換を説明するための図である。
【００９０】
図１１を参照して、ロウアドレスＲＯＷ−ｉによって同時選択されるメモリセルの配置をメモリセルアレイの右半分と左半分で割付の変更を行なえば、図１０に示したような不良をも救済することができる。すなわち、図３に示したＳＤ発生回路のスイッチ回路９２，９６，１００，１０４の設定を変更することによりアドレスの割り当てを変更することが可能である。
【００９１】
具体的には、通常の場合は、あるロウアドレスＲＯＷ−ｉに対応してメモリ領域ＲＯＷ−ｉ（Ｌ），ＲＯＷ−ｉ（Ｒ）およびスペアメモリセルＳＭＣｉが一括して活性化される。また、他の別のロウアドレスＲＯＷ−ｊに対してメモリ領域ＲＯＷ−ｊ（Ｌ），ＲＯＷ−ｊ（Ｒ）およびスペアメモリセルＳＭＣｊが一括して活性化される。
【００９２】
これに対して、メモリセルアレイの同一行の右半分と左半分とにおいて１つずつ合計２つの不良メモリセルが存在する場合には、アドレスの割り当てを変更することによってこのような不良を救済可能とすることができる。
【００９３】
具体的には、あるロウアドレスＲＯＷ−ｉに対してメモリ領域ＲＯＷ−ｉ（Ｌ），ＲＯＷ−ｊ（Ｒ）およびスペアメモリセルＳＭＣｊを一括して活性化するよう図８のＳＤ発生回路２０４の内部設定を変更する。そして、メモリ領域ＲＯＷ−ｉ（Ｌ）のＩＯ線ＩＯ−ａに相当する位置に存在する不良メモリセルをスペアメモリセルＳＭＣｊに置換するように図８のアドレスプログラム回路２０６に置換アドレスを設定すればよい。
【００９４】
また、別のロウアドレスＲＯＷ−ｊに対して領域ＲＯＷ−ｊ（Ｌ），ＲＯＷ−ｉ（Ｒ）およびスペアメモリセルＳＭＣｉを一括して活性化するように図８のＳＤ発生回路２０４の内部設定を変更する。この場合には、領域ＲＯＷ−ｉ（Ｒ）におけるＩＯ線ＩＯ−ｂに相当する位置に存在する不良メモリセルをスペアメモリセルＳＭＣｉに置換するように図８のアドレスプログラム回路２０６に置換アドレスを設定すればよい。
【００９５】
そして、このようなアドレスの置換は、図３に示したＳＤ発生回路におけるスイッチ回路９２，９６，１００，１０４の設定を変更することによって実現することができる。たとえば、スイッチ回路１００をロウアドレス信号／ＲＡ０を出力するように設定変更し、スイッチ回路１０４をロウアドレス信号ＲＡ０を出力するように設定変更することによって置換が実現できる。
【００９６】
以上説明したように、実施の形態２においても、従来置換による救済が不可能であった１つのメモリセル行の複数箇所に不良メモリセルが存在する不良チップを救済可能とすることができる。
【００９７】
すなわち正規のメモリセルのアドレス割り当てを変更することによって正規メモリセル上に発生した不良メモリセルの活性化単位を変更し、不良を分散させることによりスペアメモリセルによる置換が可能となる。これによって歩留りを向上させることができる。
【００９８】
［実施の形態３］
実施の形態３においては、実施の形態２と同様スペアＩＯ線を置換する構成に関するが、メモリセルアレイからデータ入出力端子までの経路の回路構成が異なる場合について説明する。
【００９９】
図１２は、実施の形態３の半導体記憶装置３０１の構成を示したブロック図である。
【０１００】
図１２を参照して、半導体記憶装置３０１は、スペアメモリセルによる置換を行なう不良メモリセルのアドレスを記憶させるアドレスプログラム回路３０６と、外部から入力されるロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡをアドレスプログラム回路３０６の出力と比較するアドレスコンパレータ３０８と、アドレスコンパレータ３０８の出力を受けて信号ＩＯＳ１〜ＩＯＳ４を発生させるＩＯＳ発生回路３０４と、ロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡを受けてデコードするロウデコーダ＋コラムデコーダ３０２とを含む。
【０１０１】
半導体記憶装置３０１は、さらに、ロウデコーダ＋コラムデコーダ３０２の出力に応じてメインワード線を駆動するメインワードドライバＭＷＤと、ロウデコーダ＋コラムデコーダ３０２の出力に応じて選択動作が行なわれるメモリセルアレイ３１４とを含む。
【０１０２】
メモリセルアレイ３１４は、複数のセンスアンプ帯ＳＡＢおよびサブワードドライバ帯ＳＷＤを含んでおり、これらによって複数のメモリブロックに分割されている。
【０１０３】
半導体記憶装置３０１は、さらに、メモリセルアレイからデータが出力されるローカルＩＯ線ＬＩＯ，／ＬＩＯおよびスペアローカルＩＯ線ＳＬＩＯ，／ＳＬＩＯのうちから半分を選択して、データ線ＩＤＱ１〜ＩＤＱｎおよびＩＤＱｓと接続する２対１デコーダと、データ線ＩＤＱ１〜ＩＤＱｎうちのいずれかに代えてデータ線ＩＤＱｓを選択して端子に接続するデータ線置換回路３１０とを含む。
【０１０４】
データ線置換回路３１０は、データ線ＩＤＱ１〜ＩＤＱｎをスペアデータ線ＩＤＱｓに置換するためのスイッチＳＷ１〜ＳＷｎを含む。
【０１０５】
メモリセルアレイ３１４およびロウデコーダ＋コラムデコーダ３０２の構成については、図９で説明したメモリセルアレイ２１４およびロウデコーダ＋コラムデコーダ２０２と同様であるので、説明は繰返さない。
【０１０６】
半導体記憶装置３０１は、ロウデコーダ＋コラムデコーダ３０２、サブワードドライバＳＷＤ、ＩＯＳ発生回路３０４および２対１デコーダ３０９によって第１段階としてメモリセルの行、列およびローカルＩＯ線の選択を行なう。また、半導体記憶装置３０１は、アドレスプログラム回路３０６、アドレスコンパレータ３０８、およびデータ線置換回路３１０によって第２段階としてデータ線の選択を行なう。この第２段階のデータ線選択時に、スペアメモリセルの正規メモリセルへの置換が行なわれる。
【０１０７】
図１３は、図１２における２対１デコーダ３０９の構成を示す回路図である。図１３を参照して、２対１デコーダ３０９は、メモリセルアレイ３１４とデータを授受するローカルＩＯ線ＬＩＯ１，／ＬＩＯ１の間に生ずる電位差を増幅してＩＯ線ＩＯ−１に出力するリードアンプ３３１と、ローカルＩＯ線ＬＩＯ２，／ＬＩＯ２の間に生ずる電位差を増幅してＩＯ線ＩＯ−２に出力するリードアンプ３３２と、ローカルＩＯ線ＬＩＯ３，／ＬＩＯ３の間に生ずる電位差を増幅してＩＯ線ＩＯ−３に出力するリードアンプ３３３と、ローカルＩＯ線ＬＩＯ４，／ＬＩＯ４の間に生ずる電位差を増幅してＩＯ線ＩＯ−４に出力するリードアンプ３３４とを含む。
【０１０８】
２対１デコーダ３０９は、さらに、ローカルＩＯ線ＬＩＯ２ｎ−１，／ＬＩＯ２ｎ−１の間に生ずる電位差を増幅してＩＯ線ＩＯ−（２ｎ−１）に出力するリードアンプ３３５と、ローカルＩＯ線ＬＩＯ２ｎ，／ＬＩＯ２ｎの間に生ずる電位差を増幅してＩＯ線ＩＯ−２ｎに出力するリードアンプ３３６と、スペアローカルＩＯ線ＳＬＩＯ１，／ＳＬＩＯ１の間に生ずる電位差を増幅してＩＯ線ＳＩＯ１に出力するリードアンプ３３７と、スペアローカルＩＯ線ＳＬＩＯ２，／ＳＬＩＯ２の間に生ずる電位差を増幅してＩＯ線ＳＩＯ２に出力するリードアンプ３３８とを含む。
【０１０９】
２対１デコーダ３０９は、さらに、信号ＩＯＳ１，ＩＯＳ２，ＩＯＳ３，ＩＯＳ４をそれぞれ受けるバッファ回路３２０，３２２，３４０，３４２とを含む。
【０１１０】
２対１デコーダ３０９は、さらに、ＩＯ線ＩＯ−１とデータ線ＩＤＱ１との間に接続されゲートにバッファ回路３２０の出力を受けるＮチャネルＭＯＳトランジスタ３２４と、ＩＯ線ＩＯ−２とデータ線ＩＤＱ１との間に接続されゲートにバッファ回路３２２の出力を受けるＮチャネルＭＯＳトランジスタ３２６と、ＩＯ線ＩＯ−３とデータ線ＩＤＱ２との間に接続されゲートにバッファ回路３２０の出力を受けるＮチャネルＭＯＳトランジスタ３２８と、ＩＯ線ＩＯ−４とデータ線ＩＤＱ２との間に接続されゲートにバッファ回路３２２の出力を受けるＮチャネルＭＯＳトランジスタ３３０とを含む。
【０１１１】
２対１デコーダ３０９は、さらに、ＩＯ線ＩＯ−（２ｎ−１）とデータ線ＩＤＱｎとの間に接続されゲートにバッファ回路３４０の出力を受けるＮチャネルＭＯＳトランジスタ３４４と、ＩＯ線ＩＯ−２ｎとデータ線ＩＤＱｎとの間に接続されゲートにバッファ回路３４２の出力を受けるＮチャネルＭＯＳトランジスタ３４６と、スペアＩＯ線ＳＩＯ１とデータ線ＩＤＱｓとの間に接続されゲートにバッファ回路３４０の出力を受けるＮチャネルＭＯＳトランジスタ３４８と、スペアＩＯ線ＳＩＯ２とデータ線ＩＤＱｓとの間に接続されゲートにバッファ回路３４２の出力を受けるＮチャネルＭＯＳトランジスタ３５０とを含む。
【０１１２】
図１４は、図１２におけるＩＯＳ発生回路３０４の構成を示した回路図である。
【０１１３】
図１４を参照して、ＩＯＳ発生回路３０４は、ロウアドレス信号ＲＡｘとその反転信号である信号／ＲＡｘのいずれか一方を選択するスイッチ回路３５２と、スイッチ回路３５２の出力とブロック選択信号ＢＬＫ１とを受けて信号ＩＯＳ１を出力するＡＮＤ回路３５４と、スイッチ回路３５６とスイッチ回路３５６の出力とブロック選択信号ＢＬＫ１とを受けて信号ＩＯＳ２を出力するＡＮＤ回路３５８とを含む。
【０１１４】
ＩＯＳ発生回路３０４は、さらに、スイッチ回路３６０と、スイッチ回路３６０の出力とブロック選択信号ＢＬＫ１とを受けて信号ＩＯＳ３を出力するＡＮＤ回路３６２と、スイッチ回路３６４と、スイッチ回路３６４の出力とブロック選択信号ＢＬＫ１とを受けて信号ＩＯＳ４を出力するＡＮＤ回路３６６とを含む。
【０１１５】
なお、ブロック選択信号ＢＬＫ１は、図１２に示したメモリセルアレイ３１４においてセンスアンプ帯ＳＡＢで区切られた分割単位を活性化する信号である。このブロック選択信号ＢＬＫ１はロウアドレス信号をデコードしてロウデコーダ＋コラムデコーダ３０２から供給される。図示しないが、ＩＯＳ発生回路３０４は、センスアンプ帯ＳＡＢによる分割単位の数だけ同様な回路を含んでいる。そして、ＩＯＳ発生回路３０４には、対応するブロック選択信号が入力されている。
【０１１６】
また、スイッチ回路３５２，３５６，３６０，３６４の構成は、図４で説明したスイッチ回路９２と同様であるので説明は繰返さない。なお、図７で説明したように、スイッチ回路９２Ａと同様な構成を用い、対応するアドレスが入力された場合にのみアドレス置換を行なってもよい。
【０１１７】
ＩＯＳ発生回路３０４は、以下の第１、第２の動作のいずれか一方を行う。
第１の動作では、ＩＯＳ発生回路３０４は、ある入力アドレスビットＲＡｘに応じて図１３のＩＯ線ＩＯ−１，ＩＯ−３とＩＯ線ＩＯ−（２ｎ−１）とスペアＩＯ線ＳＩＯ１とを一括して選択し、かつ、入力アドレスビットＲＡｘが反転した場合に図１３のＩＯ線ＩＯ−２，ＩＯ−４とＩＯ線ＩＯ−２ｎとスペアＩＯ線ＳＩＯ２とを一括して選択する。
【０１１８】
第２の動作では、ＩＯＳ発生回路３０４は、ある入力アドレスビットＲＡｘに応じて図１３のＩＯ線ＩＯ−１，ＩＯ−３とＩＯ線ＩＯ−２ｎとスペアＩＯ線ＳＩＯ２とを一括して選択し、かつ、入力アドレスビットＲＡｘが反転した場合に図１３のＩＯ線ＩＯ−２，ＩＯ−４とＩＯ線ＩＯ−（２ｎ−１）とスペアＩＯ線ＳＩＯ１とを一括して選択する。
【０１１９】
第１、第２の動作のいずれを行うかは、スイッチ回路３５２，３５６，３６０，３６４に含まれているヒューズの設定によって定まる。
【０１２０】
図１３の２対１デコーダ３０９は、ＩＯＳ発生回路３０４が出力する信号ＩＯＳ１〜ＩＯＳ４に応じて、データ線の選択動作を行なう。
【０１２１】
図１５は、メモリセルアレイの１つのメモリセル行に複数の不良メモリセルが存在する場合を説明するための図である。
【０１２２】
図１５には、ロウアドレスＲＯＷ−ｉに対応するメモリセル行上の２箇所に不良メモリセルが存在する場合が示されている。図１３で説明した２対１デコーダ３０９によって偶数番目のＩＯ線と奇数番目のＩＯ線とのいずれか一方がデータ線と接続され外部にデータが読出される。このような構成の場合に、不良メモリセルが存在するＩＯ線ＩＯ−ａとＩＯ線ＩＯ−ｂとがともに偶数あるいは奇数の場合には、対応するスペアＩＯ線がＳＩＯ１，ＳＩＯ２の２本あっても救済をすることは従来は不可能であった。
【０１２３】
しかしながら、図１３で説明したように、２対１デコーダ３０９をメモリアレイの右半分と左半分に分けて選択の切換えが可能なように構成しておけばこのような不良チップの救済が可能となる。救済を行なう際に、メモリアレイの右半分については、通常どおり不良メモリセルとスペアメモリセルの置換を行なう。一方、メモリアレイの左半分については、図１４に示すスイッチ回路３５２，３５６の接続を切換えることによってスペア置換を行なうことができる。
【０１２４】
図１６は、ロウアドレスの信号ビットＲＡｘが０のときの不良メモリセルの置換を説明するための図である。
【０１２５】
図１６を参照して、ＩＯ線ＩＯ−ａ，ＩＯ−ｂがともに偶数番目のＩＯ線であった場合について説明する。ＩＯ線ＩＯ−ａを含むアレイの右半分については、ロウアドレスの信号ビットＲＡｘが０のときに奇数番目のＩＯ線を選択するようにスイッチが設定される。
【０１２６】
一方、ＩＯ線ＩＯ−ｂおよびスペアＩＯ線を含むアレイの右半分については、ロウアドレスの信号ビットＲＡｘが０のときには偶数番目のＩＯ線を選択するようにスイッチを設定する。このようにすることにより同時に２つの不良メモリセルの指定がなされることはない。
【０１２７】
したがって、アドレスビットＲＡｘが０のときには、ＩＯ線ＩＯ−ｂ上の不良メモリセルに代えてスペアメモリセルＳＭＣＲを置換して用いることができる。
【０１２８】
図１７は、ロウアドレスの信号ビットＲＡｘが１のときの不良メモリセルの置換を説明するための図である。
【０１２９】
図１７を参照して、ロウアドレスの信号ビットＲＡｘが１のときにはアレイの左半分は偶数番目のＩＯ線を選択するようにスイッチが選択される。一方アレイの右半分についてはアドレスビットＲＡｘが１のときには奇数番目のＩＯ線を選択するようにスイッチが設定される。このように設定することによりＩＯ線ＩＯ−ａ上の不良メモリセルをスペアメモリセルＳＭＣＬに置換して用いることができる。
【０１３０】
図１６、図１７に説明したような置換を行なうことで、従来救済することができなかった不良チップを良品チップにすることができる。したがって、実施の形態３の半導体記憶装置においても従来よりも歩留りの向上が期待できる。
【０１３１】
［実施の形態４］
実施の形態１〜実施の形態３においては、メモリセルアレイの右半分と左半分とのアドレス割り当てを変更することによってスペアメモリセルによる救済率を向上させる場合について説明した。
【０１３２】
しかし、１つのメモリセルアレイを分割する場合に限らず、離れた位置にあるメモリセルが１つのロウアドレスの入力に対応して一括して活性化される場合もある。このような場合にも本発明は適用が可能である。
【０１３３】
図１８は、実施の形態４の半導体記憶装置４０１の構成を示した概略ブロック図である。
【０１３４】
図１８を参照して、半導体記憶装置４０１は、複数のメモリバンクＢＡＮＫ♯１〜ＢＡＮＫ♯ｕと、ロウアドレス信号ＲＡ，コラムアドレス信号ＣＡのアドレスの各バンクへの対応の入換えを行なうアドレス入替回路４０４と、不良メモリセルのアドレスを記憶するアドレスプログラム回路４０６と、入力されるロウアドレスＲＡ，コラムアドレスＣＡとアドレスプログラム回路４０６の出力とを比較して制御信号ＳＥＬＡを出力するアドレスコンパレータ４０８とアドレス入替回路４０４から出力される制御信号ＳＥＬＢおよびアドレスコンパレータ４０８から出力される制御信号ＳＥＬＡに応じてバンクＢＡＮＫ♯１〜ＢＡＮＫ♯ｕの出力を選択してデータ端子に出力するＩＯセレクタ４１０とを含む。
【０１３５】
メモリバンクＢＡＮＫ♯１は、アドレス入替回路４０４によってアドレス入換え処理をされた後のロウアドレスおよびコラムアドレスを受けるロウデコーダ＋コラムデコーダ４０２♯１と、メインワードドライバＭＷＤ♯１と、メモリセルアレイ４１４♯１と、メモリセルアレイ４１４♯１とデータ線ＩＤＱ１♯１〜ＩＤＱｎ♯１およびＩＤＱｓとの間のデータ授受を行なう２対１デコーダ４０９♯１とを含む。
【０１３６】
メモリバンクＢＡＮＫ♯２は、アドレス入替回路４０４によってアドレス入換え処理をされた後のロウアドレスおよびコラムアドレスを受けるロウデコーダ＋コラムデコーダ４０２♯２と、メインワードドライバＭＷＤ♯２と、メモリセルアレイ４１４♯２と、メモリセルアレイ４１４♯２とデータ線ＩＤＱ１♯２〜ＩＤＱｎ♯２との間のデータ授受を行なう２対１デコーダ４０９♯２とを含む。
【０１３７】
メモリバンクＢＡＮＫ♯ｕは、アドレス入替回路４０４によってアドレス入換え処理をされた後のロウアドレスおよびコラムアドレスを受けるロウデコーダ＋コラムデコーダ４０２♯ｕと、メインワードドライバＭＷＤ♯ｕと、メモリセルアレイ４１４♯ｕと、メモリセルアレイ４１４♯ｕとデータ線ＩＤＱ１♯ｕ〜ＩＤＱｎ♯ｕとの間のデータ授受を行なう２対１デコーダ４０９♯ｕとを含む。
【０１３８】
ここで、メモリバンクＢＡＮＫ♯１には図９で説明したようにスペアＩＯ線およびスペアメモリセルが設けられている。一方メモリバンクＢＡＮＫ♯２〜ＢＡＮＫ♯ｕにはスペアメモリセルが設けられていない。このような場合においても、半導体記憶装置４０１は、メモリバンクＢＡＮＫ♯２〜ＢＡＮＫ♯ｕのいずれかに不良メモリセルが存在した場合にメモリバンクＢＡＮＫ♯１に含まれているスペアメモリセルを用いて置換を行なうことができる。
【０１３９】
図１９は、図１８におけるＩＯセレクタ４１０の構成を示した回路図である。
図１９を参照して、ＩＯセレクタ４１０は、ＩＯ置換回路４１２と、２ｎＤＱ選択回路４１４と、パラレル・シリアル変換回路４１６とを含む。
【０１４０】
ＩＯ置換回路４１２は、複数のスイッチ４１８を含む。不良アドレスと入力アドレスとが一致した場合には、アドレスコンパレータ４０８から出力される信号ＳＥＬＡに応じてメモリセルの置換が行なわれる。スイッチ４１８は、信号ＳＥＬＡに応じて、スペアデータ線ＩＤＱｓと他のデータ線ＩＤＱ１♯１〜ＩＤＱｎ♯１，ＩＤＱ１♯２〜ＩＤＱｎ♯２，…，ＩＤＱ１♯ｕ〜ＩＤＱｎ♯ｕのいずれか１本とを置換する。
【０１４１】
２ｎＤＱ選択回路４１４は、アドレス入替回路４０４から出力される制御信号ＳＥＬＢに応じて、ＩＯ置換回路４１２の出力であるｕ×ｎビットのデータ線のうち２×ｎビットを選択して出力する。
【０１４２】
パラレル・シリアル変換回路４１６は、２×ｎビットのデータをパラレル／シリアル変換してｎビットにして信号ＤＱ１〜ＤＱｎを出力する。
【０１４３】
図１９では、複数バンクのうちの２つのバンクが１つのアドレスによって同時に選択され２ビットプリフェッチが行なわれメモリバンクからの読出周波数の２倍の周波数でデータを出力する場合について説明した。
【０１４４】
このような場合において不良メモリセルが含まれているメモリバンクをスペアメモリセルを含んでいるバンクと同時に活性化するように図１８のアドレス入替回路４０４によってアドレスの割り当てを変更する。アドレス入替回路４０４は、図３や図１４に示した構成と同様な構成を用いて実現することができる。
【０１４５】
なお、２つのバンクが同時に活性化される場合に限らずより多くのバンクが同時に活性化される場合においても同様にアドレス入換えによってスペアメモリセルによる救済率を向上させることは可能である。
【０１４６】
以上説明したように、実施の形態４においても、正規のメモリセルのアドレスの割り当てを変更することによってスペアメモリセルによる置換救済率を向上させ、歩留りを向上させることができる。
【０１４７】
［実施の形態５］
図２０は、実施の形態５の半導体記憶装置５０１の構成を示したブロック図である。
【０１４８】
図２０を参照して、半導体記憶装置５０１は、スペアメモリセルによる置換を行なう不良メモリセルのアドレスを記憶させるアドレスプログラム回路５０６と、外部から入力されるロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡをアドレスプログラム回路５０６の出力と比較するアドレスコンパレータ５０８と、アドレスコンパレータ５０８の出力を受けて信号ＩＯＳ１〜ＩＯＳ４を発生させるＩＯＳ発生回路５０４と、ロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡを受けてデコードするロウデコーダ＋コラムデコーダ５０２とを含む。
【０１４９】
半導体記憶装置５０１は、さらに、ロウデコーダ＋コラムデコーダ５０２の出力に応じてメインワード線を駆動するメインワードドライバＭＷＤと、ロウデコーダ＋コラムデコーダ５０２の出力に応じて選択動作が行なわれるメモリセルアレイ５１４とを含む。
【０１５０】
メモリセルアレイ５１４は、複数のセンスアンプ帯ＳＡＢおよびサブワードドライバ帯ＳＷＤを含んでおり、これらによって複数のメモリブロックに分割されている。
【０１５１】
半導体記憶装置５０１は、さらに、メモリセルアレイからデータが出力されるローカルＩＯ線ＬＩＯ，／ＬＩＯおよびスペアローカルＩＯ線ＳＬＩＯ，／ＳＬＩＯのうちから半分を選択して、データ線ＩＤＱ１〜ＩＤＱｎおよびＩＤＱｓと接続する２対１デコーダ５０９とを含む。
【０１５２】
メモリセルアレイ５１４およびロウデコーダ＋コラムデコーダ５０２の構成については、図９で説明したメモリセルアレイ２１４およびロウデコーダ＋コラムデコーダ２０２と同様であるので、説明は繰返さない。ＩＯＳ発生回路５０４の構成は、図１４で説明したＩＯＳ発生回路３０４と同様であるので説明は繰返さない。また、２対１デコーダ５０９も、図１３で説明した２対１デコーダ３０９と同様な構成を有するため、説明は繰り返さない。
【０１５３】
半導体記憶装置５０１は、さらに、アドレスコンパレータ５０８の出力に応じてデータ線ＩＤＱ１〜ＩＤＱｎおよびスペアデータ線ＩＤＱｓと端子との接続をシフトするＩＯシフト回路５１０を含む。
【０１５４】
ＩＯシフト回路５１０は、アドレスコンパレータ５０８の出力がプログラムされている不良メモリセルのアドレスと入力アドレスとが一致したことを示す場合に、スペアデータ線ＩＤＱｓを使用する。
【０１５５】
図２１は、図２０におけるＩＯシフト回路５１０の構成を示した回路図である。
【０１５６】
図２１を参照して、ＩＯシフト回路５１０は、データ信号ＤＱ１〜ＤＱｎにそれぞれ対応して設けられるスイッチ回路５１０．１〜５１０．ｎを含む。スイッチ回路５１０．１〜５１０．ｎの接続は、アドレスコンパレータ５０８の出力に応じて接続切換が行なわれる。
【０１５７】
スイッチ回路５１０．１は、データ線ＩＤＱ１，ＩＤＱ２のいずれか一方とデータ信号ＤＱ１を出力する端子とを接続する。スイッチ回路５１０．１は、「シフトなし」の場合には、データ線ＩＤＱ１とデータ信号ＤＱ１を出力する端子とを接続し、「シフトあり」の場合にはデータ線ＩＤＱ２とデータ信号ＤＱ１を出力する端子とを接続する。
【０１５８】
同様に他のスイッチ回路は、「シフトなし」の場合には、対応する番号のデータ線と対応する番号の端子とを接続し、「シフトあり」の場合には対応する番号よりも１つ大きい番号のデータ線と対応する番号の端子とを接続する。ただし、スイッチ回路５１０．ｎは、シフトありの場合にはスペアデータ線ＩＤＱｓとデータ信号ＤＱｎを出力する端子とを接続する。
【０１５９】
今ここで、データ線ＩＤＱ５に欠陥が生じた場合について説明する。このような場合には、データ信号ＤＱ１〜ＤＱ４を出力する端子と対応するスイッチ回路５１０．１〜５１０．４は「シフトなし」の状態とし、データ信号ＤＱ５〜ＤＱｎに対応するスイッチ回路５１０．５〜５１０．ｎについては「シフトあり」の状態とする。するとデータ線ＩＤＱ５はどの端子とも接続されなくなり使用しなくてもよい。
【０１６０】
このようなシフト方式による置換の利点は、高速アクセスが可能であることである。つまり、図８のＩＯ置換回路２１０のような複雑なスペアＩＯ線の置換回路を介すると、離れたＩＯ線と置換する際には、スペアＩＯ線からデータを読出す経路が長くなる。また、スペアＩＯ線に付加される寄生容量が他のＩＯ線よりも大きくなってしまう。シフト方式による置換は、これらの弱点を克服することができ、置換によるデータアクセスの遅延が少なくてすむ。
【０１６１】
図２２は、実施の形態５において救済が可能となる不良メモリセルの発生位置を説明するための図である。
【０１６２】
図２２を参照して、ロウアドレスＲＯＷ−ｉによって指定される同一のメモリセル行に２つの不良メモリセルが存在する場合について説明する。この不良メモリセルが存在するＩＯ線ＩＯ−ａ，ＩＯ−ｂがともに偶数あるいは奇数番目のＩＯ線である場合には、従来は不良救済が不可能であった。
【０１６３】
しかし、２対１デコーダ５０９が選択するＩＯ線のアドレスとの対応関係を図２０のＩＯＳ発生回路５０４によって変更することにより、図１６、図１７で説明した場合と同様な置換を行なうことが可能となる。
【０１６４】
したがって、実施の形態５においても、正規のメモリセルのアドレスの割り当てを変更することによって、スペアメモリセルを用いた不良救済率を向上させることができ、歩留りの向上を図ることができる。
【０１６５】
［実施の形態６］
実施の形態６では、正規のメモリセル相互のアドレス置換とスペアメモリセルによる不良メモリセルの置換との組合せに対して、さらに誤り訂正処理を組合せる。
【０１６６】
たとえば、オンチップの誤り訂正機能を有する半導体記憶装置については、特開昭６３−３０２４９７号公報およびそれに対応する米国特許４９１８６９２号公報に開示されている。オンチップ誤り訂正機能を有する半導体記憶装置では、データ群および冗長ビットがメモリセルアレイに対して一括して入出力される。このデータ群および冗長ビット群の中に発生する１ビットあるいは複数ビットの誤りデータについて自動で救済ができるというものである。この誤りデータは、メモリセルの不良に起因するものでも良いし、α線の入射によるソフトエラーに起因するものでもよい。
【０１６７】
このようなオンチップ誤り訂正機能を有する半導体記憶装置は、冗長ビット分だけメモリセルを余分に設けなくてはならないので、一括して記憶するデータのビット数が少ない場合にはあまり経済的ではない。
【０１６８】
しかし、近年のシステムＬＳＩのように、ＤＲＡＭを内蔵する場合には、内部データバス幅を１２８ビット以上にする場合も多い。このように、一括して記憶するデータのビット数が多い場合には、情報ビットに対する冗長ビットの比率が少なくて済む。したがって、このようなオンチップ誤り訂正機能を有する半導体記憶装置が好適に用いられる。
【０１６９】
図２３は、実施の形態６の半導体記憶装置６０１の構成を示したブロック図である。
【０１７０】
図２３を参照して、半導体記憶装置６０１は、スペアメモリセルによる置換を行なう不良メモリセルのアドレスを記憶させるアドレスプログラム回路６０６と、外部から入力されるロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡをアドレスプログラム回路６０６の出力と比較するアドレスコンパレータ６０８と、アドレスコンパレータ６０８の出力を受けて信号ＩＯＳ１〜ＩＯＳ４を発生させるＩＯＳ発生回路６０４と、ロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡを受けてデコードするロウデコーダ＋コラムデコーダ６０２とを含む。
【０１７１】
半導体記憶装置６０１は、さらに、ロウデコーダ＋コラムデコーダ６０２の出力に応じてメインワード線を駆動するメインワードドライバＭＷＤと、ロウデコーダ＋コラムデコーダ６０２の出力に応じて選択動作が行なわれるメモリセルアレイ６１４とを含む。
【０１７２】
メモリセルアレイ６１４は、複数のセンスアンプ帯ＳＡＢおよびサブワードドライバ帯ＳＷＤを含んでおり、これらによって複数のメモリブロックに分割されている。
【０１７３】
半導体記憶装置６０１は、さらに、メモリセルアレイからデータが出力されるローカルＩＯ線ＬＩＯ，／ＬＩＯおよびスペアローカルＩＯ線ＳＬＩＯ，／ＳＬＩＯのうちから半分を選択して、データ線ＩＤＱ１〜ＩＤＱｎおよびＩＤＱｓと接続する２対１デコーダ６０９と、データ線置換回路６１０とを含む。
【０１７４】
データ線置換回路６１０は、データ線ＰＤＱ１〜ＰＤＱｎ＋ｍのいずれかをスペアデータ線ＩＤＱｓに置換するための複数のスイッチを含む。
【０１７５】
データ線置換回路６１０は、アドレスコンパレータ６０８の出力がプログラムされている不良メモリセルのアドレスと入力アドレスとが一致したことを示す場合に、スペアデータ線ＩＤＱｓを使用する。
【０１７６】
メモリセルアレイ６１４およびロウデコーダ＋コラムデコーダ６０２の構成については、図９で説明したメモリセルアレイ２１４およびロウデコーダ＋コラムデコーダ２０２と同様であるので、説明は繰返さない。また、２対１デコーダ６０９も、図１３で説明した２対１デコーダ３０９と同様な構成を有するため、説明は繰り返さない。
【０１７７】
半導体記憶装置６０１は、さらに、ＥＣＣ回路６１２を含む。ＥＣＣ回路６１２は、データ線置換回路６１０からデータ群ＩＤＱ１〜ＩＤＱｎと冗長ビット群ＣＤＱ１〜ＣＤＱｍとが出力された場合には、これらに基づいて誤り訂正を行なってデータ信号ＤＱ１〜ＤＱｎを出力する。一方、データ信号ＤＱ１〜ＤＱｎが外部から与えられた場合には、データ群ＩＤＱ１〜ＩＤＱｎと冗長ビット群ＣＤＱ１〜ＣＤＱｍとを生成し、メモリセルアレイ６１４に書きこむために出力する。データ群ＩＤＱ１〜ＩＤＱｎと冗長ビット群ＣＤＱ１〜ＣＤＱｍの合計ビット数は誤り訂正のための単位ビット数である。
【０１７８】
図２４は、アドレス置換前の不良の位置を説明するための図である。
図２４を参照して、アドレスＡＤ１で選択されるアドレスマップにおいては、データビットＩＤＱ３およびＩＤＱ７に不良が存在する。このような場合において図２３のＥＣＣ回路６１２が１ビットの誤り訂正しかできない場合には不良チップの救済が不可能である。またＥＣＣ回路６１２が２ビットの誤り訂正が可能な場合であれば、誤り訂正機能により不良チップを良品とすることは可能であるが、たとえばα線によるソフトエラーが生じた場合にＥＣＣ回路６１２により誤り訂正は期待できない。
【０１７９】
このような場合において、１つのアドレスによって選択される部分に複数の不良が存在しないように分散させることができれば、不良チップの救済をした上でかつソフトエラーをＥＣＣ回路６１２によって誤り訂正することが可能となる。
【０１８０】
図２５は、アドレス割り当て変更後の誤り訂正が可能となる不良の存在箇所を示した図である。
【０１８１】
図２５を参照して、アドレスＡＤ１のデータビットＩＤＱ１〜ＩＤＱ６をアドレスＡＤ２のデータビットＩＤＱ１〜ＩＤＱ６と入換えるようなアドレス割り当てを図２３のＩＯＳ発生回路６０４で行なう。このようにすることによりＥＣＣ回路６１２が１ビット誤り訂正が可能な場合であれば不良チップを救済可能にするとができる。またＥＣＣ回路６１２が２ビット誤り訂正可能な場合であれば、１ビットまでのソフトエラーを誤り訂正することが可能となる。さらに不良が多いときは、メモリセルアレイ中のスペアメモリセルを置換するようにアドレスプログラム回路６０６のプログラムを行なっておけばよい。
【０１８２】
以上のように、従来救済することができなかった不良チップを良品チップにすることができる。また、不良アドレスのプログラムに要する時間も少なくて済む。したがって、実施の形態３の半導体記憶装置においても従来よりも歩留りの向上が期待できるとともに、アドレスプログラムに要する時間短縮による製造コストの低下を期待できる。
【０１８３】
［実施の形態７］
図２６は、実施の形態７の半導体記憶装置７０１の構成を示した回路図である。
【０１８４】
図２６を参照して、半導体記憶装置７０１は、スペアメモリセルによる置換を行なう不良メモリセルのアドレスを記憶させるアドレスプログラム回路７０６と、外部から入力されるロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡをアドレスプログラム回路７０６の出力と比較するアドレスコンパレータ７０８と、アドレスコンパレータ７０８の出力を受けて信号ＩＯＳ１〜ＩＯＳ４を発生させるＩＯＳ発生回路７０４と、ロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡを受けてデコードするロウデコーダ＋コラムデコーダ７０２とを含む。
【０１８５】
半導体記憶装置７０１は、さらに、ロウデコーダ＋コラムデコーダ７０２の出力に応じてメインワード線を駆動するメインワードドライバＭＷＤと、ロウデコーダ＋コラムデコーダ７０２の出力に応じて選択動作が行なわれるメモリセルアレイ７１４とを含む。
【０１８６】
メモリセルアレイ７１４は、複数のセンスアンプ帯ＳＡＢおよびサブワードドライバ帯ＳＷＤを含んでおり、これらによって複数のメモリブロックに分割されている。
【０１８７】
半導体記憶装置７０１は、さらに、メモリセルアレイからデータが出力されるローカルＩＯ線ＬＩＯ，／ＬＩＯおよびスペアローカルＩＯ線ＳＬＩＯ，／ＳＬＩＯのうちから半分を選択して、データ線ＩＤＱ１〜ＩＤＱｎおよびＩＤＱｓと接続する２対１デコーダ７０９とを含む。
【０１８８】
メモリセルアレイ７１４およびロウデコーダ＋コラムデコーダ７０２の構成については、図９で説明したメモリセルアレイ２１４およびロウデコーダ＋コラムデコーダ２０２と同様であるので、説明は繰返さない。ＩＯＳ発生回路７０４の構成は、図１４で説明したＩＯＳ発生回路３０４と同様であるので説明は繰返さない。また、２対１デコーダ７０９も、図１３で説明した２対１デコーダ３０９と同様な構成を有するため、説明は繰り返さない。
【０１８９】
半導体記憶装置７０１は、さらに、アドレスコンパレータ７０８の出力に応じてデータ線ＩＤＱ１〜ＩＤＱｎおよびスペアデータ線ＩＤＱｓと端子との接続をシフトするＩＯシフト回路７１０を含む。
【０１９０】
ＩＯシフト回路７１０は、アドレスコンパレータ７０８の出力がプログラムされている不良メモリセルのアドレスと入力アドレスとが一致したことを示す場合に、スペアデータ線ＩＤＱｓを使用する。
【０１９１】
半導体記憶装置７０１は、さらに、ＥＣＣ回路７１２を含む。ＥＣＣ回路７１２は、ＩＯシフト回路７１０からデータ群ＩＤＱ１〜ＩＤＱｎと冗長ビット群ＣＤＱ１〜ＣＤＱｍとが出力された場合には、これらに基づいて誤り訂正を行なってデータ信号ＤＱ１〜ＤＱｎを出力する。一方、データ信号ＤＱ１〜ＤＱｎが外部から与えられた場合には、データ群ＩＤＱ１〜ＩＤＱｎと冗長ビット群ＣＤＱ１〜ＣＤＱｍとを生成し、メモリセルアレイ６１４に書きこむために出力する。
【０１９２】
図２６に示すように、ＩＯシフト回路７１０とＥＣＣ回路７１２とを組合せることによって、実施の形態６の場合よりも、さらにアクセススピードの改善が図られる。
【０１９３】
［実施の形態８］
実施の形態１〜実施の形態７では、メモリセルアレイ中の不良メモリセルの存在状況によって、外部から与えられるアドレスと内部のメモリセルアレイの物理的な位置との関係が変更される。このようにアドレス変更が行なわれる場合、テスト時などにアドレスとメモリセルとの対応関係を把握していないと正確なテストができないという問題点がある。実施の形態８の発明はこのような問題点を解決するものである。
【０１９４】
図２７は、実施の形態８の半導体記憶装置において、図４で示したスイッチ回路９２に代えて用いられるスイッチ回路８０２の構成を示した回路図である。
【０１９５】
図２７を参照して、スイッチ回路８０２は、電源ノードとノードＮ１との間に接続されるヒューズ素子８１２と、ノードＮ１と接地ノードとの間に接続される抵抗８１４と、ノードＮ１に入力が接続されるインバータ８１６と、入力ノードＩＮ１と出力ノードＯＵＴとの間に接続されゲートがノードＮ１に接続されるＮチャネルＭＯＳトランジスタ８１８と、入力ノードＩＮ２と出力ノードＯＵＴとの間に接続されゲートにインバータ８１６の出力を受けるＮチャネルＭＯＳトランジスタ８２０とを含む。
【０１９６】
スイッチ回路８０２は、さらに、電源ノードとノードＮ１との間に接続されゲートにテスト信号／ＴＥＳＴ１を受けるＰチャネルＭＯＳトランジスタ８２２を含む。
【０１９７】
次に、スイッチ回路８０２の動作を説明する。
通常時においては、ヒューズ素子８１２を切断することによって正規メモリセル相互のアドレス置換が行なわれる。このときテスト信号／ＴＥＳＴ１はＨレベルに設定されており、ヒューズ素子８１２が切断されるとノードＮ１はＬレベルに設定されアドレスの置換が行なわれる。
【０１９８】
一方、テストモードでは、テスト信号／ＴＥＳＴ１がＬレベルに設定され、ＰチャネルＭＯＳトランジスタ８２２が導通し、ノードＮ１はヒューズ素子８１２が切断されている場合においてもデフォルト状態のＨレベルに設定される。
【０１９９】
以上説明したように、スイッチ回路８０２を設けることにより、アドレス置換を行なった後においてもテストモードにおいて初期のデフォルト状態に戻すことができるので、テスト時において正確なテストを行なうことができ、不良チップの解析を行なう場合に不良メモリセルの正確な位置を特定することも可能となる。
【０２００】
図２８は、第２のテストモードについて説明するための図である。
図２８を参照して、図４で説明したスイッチ回路９２のノードＮ１の電位を外部に出力するためにトライステートインバータ８３２および端子８４２を設ける。トライステートインバータ８３２は、電源ノードと接地ノードとの間に直列に接続されるＰチャネルＭＯＳトランジスタ８３４，８３６およびＮチャネルＭＯＳトランジスタ８３８，８４０を含む。
【０２０１】
ＰチャネルＭＯＳトランジスタ８３４は、ゲートにテスト信号／ＴＥＳＴ２を受ける。ＰチャネルＭＯＳトランジスタ８３６，ＮチャネルＭＯＳトランジスタ３８３のゲートは、ともにノードＮ１に接続される。ＮチャネルＭＯＳトランジスタ８４０は、ゲートにテスト信号ＴＥＳＴ２を受ける。ＰチャネルＭＯＳトランジスタ８３６のドレインは、端子８４２に接続される。
【０２０２】
テストモードにおいてテスト信号ＴＥＳＴ２がＨレベルに設定され、テスト信号／ＴＥＳＴ２がＬレベルに設定されると、ノードＮ１の電位の反転信号が端子８４２から信号ＥＸＯＵＴとして出力される。信号ＥＸＯＵＴを観測することによってスイッチ回路９２においてアドレス置換が設定されているか否かを観測することができる。これによってアドレスプログラム状態を後から外部において把握することが可能となる。
【０２０３】
図２９は、図２７、図２８を組合せた変形例を説明するための図である。
図２９を参照して、テストモードにおいてデフォルト状態に設定を戻すことができるスイッチ回路８０２と、スイッチ回路８０２の選択情報をテストモードにおいて外部に出力できるトライステートインバータ８３２とが組合された状態が示されている。このようにすれば、テスト信号／ＴＥＳＴ１をＬレベルに設定する第１のテストモードにおいてはアドレスプログラム部分を初期状態に戻すことができ、かつ、第２のテストモードにおいてスイッチ回路８０２の選択状態を外部端子８４２においてモニタすることができる。
【０２０４】
以上のようなテストモードを設けることにより、正規メモリセル相互のアドレス置換を行なったプログラム状態を外部よりもとに戻すことが可能となる。あるいは、アドレス置換の設定状態を外部からモニタすることができる。したがって、外部入力アドレスと内部メモリセルアレイの物理位置を対応付けたテストが可能となる。
【０２０５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２０６】
【発明の効果】
請求項１に記載の半導体記憶装置は、予備メモリセル数の増加を抑えつつ、予備メモリセルによる不良チップの救済率を向上させることができる。
【０２０７】
請求項２に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置の奏する効果に加えて、特に記憶データのビット数が大きい場合に、予備メモリセルによる不良チップの救済率を向上させることができる。
【０２０８】
請求項５に記載の半導体記憶装置は、請求項２に記載の半導体記憶装置の奏する効果に加えて、予備メモリセルによる置換によって生ずるデータ読出速度の低下を少なくすることができる。
【０２０９】
請求項６に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置の奏する効果に加えて、誤り訂正機能を内蔵する場合に、予備メモリセルによる不良チップの救済率を向上させるとともに、ソフトエラー訂正率を向上させることができる。
【０２１０】
請求項７，８に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置の奏する効果に加えて、アドレス割り当て変更後においてテストや解析を容易に行なうことができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の半導体記憶装置１の構成を示す概略ブロック図である。
【図２】 メモリセルアレイ１４の構成を概略的に示す回路図である。
【図３】 図１におけるＳＤ発生回路４の構成を示した回路図である。
【図４】 図３におけるスイッチ回路９２の構成を示した回路図である。
【図５】 従来は置換できなかったが、本発明によって置換可能となる不良メモリセルの配置を説明するための図である。
【図６】 本発明の実施の形態１において行なわれるメモリセルの置換を説明するための図である。
【図７】 実施の形態１の変形例の説明をするための回路図である。
【図８】 実施の形態２の半導体記憶装置２０１の構成を示したブロック図である。
【図９】 図８におけるロウデコーダ＋コラムデコーダ２０２の構成およびメモリセルアレイ２１４の構成を説明するための図である。
【図１０】 不良箇所を説明するための論理アドレスマップである。
【図１１】 実施の形態２におけるメモリセルの置換を説明するための図である。
【図１２】 実施の形態３の半導体記憶装置３０１の構成を示したブロック図である。
【図１３】 図１２における２対１デコーダ３０９の構成を示す回路図である。
【図１４】 図１２におけるＩＯＳ発生回路３０４の構成を示した回路図である。
【図１５】 メモリセルアレイの１つのメモリセル行に複数の不良メモリセルが存在する場合を説明するための図である。
【図１６】 ロウアドレスの信号ビットＲＡｘが０のときの不良メモリセルの置換を説明するための図である。
【図１７】 ロウアドレスの信号ビットＲＡｘが１のときの不良メモリセルの置換を説明するための図である。
【図１８】 実施の形態４の半導体記憶装置４０１の構成を示した概略ブロック図である。
【図１９】 図１８におけるＩＯセレクタ４１０の構成を示した回路図である。
【図２０】 実施の形態５の半導体記憶装置５０１の構成を示したブロック図である。
【図２１】 図２０におけるＩＯシフト回路５１０の構成を示した回路図である。
【図２２】 実施の形態５において救済が可能となる不良メモリセルの発生位置を説明するための図である。
【図２３】 実施の形態６の半導体記憶装置６０１の構成を示したブロック図である。
【図２４】 アドレス置換前の不良の位置を説明するための図である。
【図２５】 アドレス割り当て変更後の誤り訂正が可能となる不良の存在箇所を示した図である。
【図２６】 実施の形態７の半導体記憶装置７０１の構成を示した回路図である。
【図２７】 実施の形態８の半導体記憶装置において、図４で示したスイッチ回路９２に代えて用いられるスイッチ回路８０２の構成を示した回路図である。
【図２８】 第２のテストモードについて説明するための図である。
【図２９】 図２７、図２８を組合せた変形例を説明するための図である。
【符号の説明】
１，２０１，３０１，４０１，５０１，６０１，７０１ 半導体記憶装置、２ロウデコーダ、４，２０４ ＳＤ発生回路、６，１２６，２０６，３０６，４０６，５０６，６０６，７０６ アドレスプログラム回路、８，１２４，２０８，３０８，４０８，５０８，６０８，７０８ アドレスコンパレータ、１０ コラムデコーダ、１２ スペアコラムデコーダ、１４，２１４，３１４，４１４，５１４，６１４，７１４ メモリセルアレイ、３０，５０，７０ センスアンプ、９２，９２Ａ，９６，１００，１０４，３５２，３５６，３６０，３６４，５１０．１〜５１０．ｎ，８０２ スイッチ回路、９４，９８，１０２，１０６，３５４，３５８，３６２，３６６ ＡＮＤ回路、１１２，８１２ ヒューズ素子、１１４，８１４ 抵抗、１２２ アドレス切換制御回路、２０２，３０２，４０２，５０２，６０２，７０２ ロウデコーダ＋コラムデコーダ、２１０，４１２ ＩＯ置換回路、２１２，３３１〜３３８ リードアンプ、３０４，５０４，６０４，７０４ ＩＯＳ発生回路、３０９，４０９，５０９，６０９，７０９ ２対１デコーダ、３１０ データ線置換回路、３２０，３２２，３４０，３４２バッファ回路、４０４ アドレス入替回路、４１０ ＩＯセレクタ、４１４ ２ｎＤＱ選択回路、４１６ パラレル・シリアル変換回路、４１８，ＳＷ１〜ＳＷｎ スイッチ、５１０，７１０ ＩＯシフト回路、６１０ データ線置換回路、６１２，７１２ ＥＣＣ回路、８３２ トライステートインバータ、８４２ 端子、ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２，ＢＬｊ１，／ＢＬｊ１，ＢＬｊ２，／ＢＬｊ２，ＳＢＬ，／ＳＢＬ，ＳＢＬｊ，／ＳＢＬｊ ビット線、ＤＢ１，／ＤＢ１，ＤＢ２，／ＤＢ２，ＩＤＱ１〜ＩＤＱｎ，ＩＤＱｓ，ＰＤＱ１ データ線、ＢＡＮＫ♯１〜ＢＡＮＫ♯ｕ メモリバンク、ＢＬＫ１１，ＢＬＫ１２，ＢＬＫ２１，ＢＬＫ２２ メモリブロック、ＣＳＬ１，ＣＳＬｊ１，ＣＳＬｊ２コラム選択線、ＬＩＯ，／ＬＩＯ，ＬＩＯ１〜ＬＩＯ２ｎ，／ＬＩＯ１〜／ＬＩＯ２ｎ，ＬＩＯｊ１，／ＬＩＯｊ１，ＬＩＯｊ２，／ＬＩＯｊ２，ＳＬＩＯ，／ＳＬＩＯ，ＳＬＩＯ１，／ＳＬＩＯ１，ＳＬＩＯ２，／ＳＬＩＯ２ ローカルＩＯ線、ＭＣ メモリセル、ＭＱ キャパシタ、ＭＴ アクセストランジスタ、ＭＷＤ メインワードドライバ、ＭＷＬ メインワード線、ＳＡＢ センスアンプ帯、ＳＢＬＫ１，ＳＢＬＫ２ スペアメモリブロック、ＳＣＳＬ１，ＳＣＳＬ２ コラム選択線、ＳＤＷ サブワードドライバ帯、ＳＩＯ，ＳＩＯ１，ＳＩＯ２ スペアＩＯ線、ＳＭＣＬ，ＳＭＣＲ，ＳＭＣｉ，ＳＭＣｊ スペアメモリセル、ＳＷＤ サブワードドライバ帯、ＳＷＤ１０，ＳＷＤ１１，ＳＷＤ２０，ＳＷＤ２１ サブワードドライバ、ＳＷＬ１０，ＳＷＬ１１，ＳＷＬ２０，ＳＷＬ２１ サブワード線。
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、より特定的には、スペアメモリセルによる置換が可能なメモリセルアレイを含む半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、半導体記憶装置は、高集積化がますます進んでいる。集積度の高い半導体記憶装置は、スペアメモリセルを備え、製造段階にて一部のメモリセルに欠陥が生じた場合でもその欠陥が生じた不良メモリセルをスペアメモリセルに置換えて救済するのが一般的である。このような冗長置換を行なうことで、歩留りを向上させる方法が一般に使用されている。
【０００３】
【発明が解決しようとする課題】
しかし、半導体記憶装置の大規模化により、第１に、歩留りを上げるために必要となるスペアメモリセルを含むエレメント数が増大し、これに従って、スペアメモリセルを置換すべき不良メモリセルのアドレスを記憶させるためのプログラム素子数も増加する。これらの要素の増大によって、チップ面積が増大するという問題が発生する。
【０００４】
置換を行なうためには、不良メモリセルのアドレスを不揮発的に記憶させておく必要がある。この手段としては、ヒューズ素子等のプログラム素子が用いられる場合が多い。このヒューズ素子は、レーザビームなどを使用して切断される。確実に切断を行ない、かつ周囲の素子を傷つけないためには、ヒューズ素子にある程度の大きさが必要であり、またその周辺に他の素子が存在していてはならない。したがって、多くのプログラム素子を備えるほど、チップ面積が大きくなる。
【０００５】
また、第２に、プログラム素子数の増加に従って、不良チップを救済するためのプログラム時間も無視できないものとなり、製造コストが増大するという問題も発生している。
【０００６】
この発明の目的は、不良メモリセルに起因する不良チップの救済率が向上した半導体記憶装置を提供することである。
【０００７】
【課題を解決するための手段】
請求項１に記載の半導体記憶装置は、各々が複数の正規メモリセルを含む第１〜第４の正規メモリセル群と、複数の正規メモリセルのうちの欠陥メモリセルに置換するための第１、第２の予備メモリセルと、アドレス割り当て情報を不揮発的に保持し、アドレス割り当て情報に基づいて決定される第１〜第４の正規メモリセル群のうちのいずれか２つの正規メモリセル群を入力アドレスとして与えられる第１のアドレス値に応答して第１の予備メモリセルとともに選択し、アドレス割り当て情報に基づいて決定される第１〜第４の正規メモリセル群のうちの他の２つの正規メモリセル群を入力アドレスとして与えられる第２のアドレス値に応答して第２の予備メモリセルとともに選択する第１の選択回路と、置換情報を不揮発的に保持し、第１のアドレス値に応じて選択される正規メモリセルのうちの第１の欠陥メモリセルに代えて第１の予備メモリセルを置換情報に基づき選択し、第２のアドレス値に応じて選択される正規メモリセルのうちの第２の欠陥メモリセルに代えて第２の予備メモリセルを置換情報に基づき選択する第２の選択回路とを備える。
【０００８】
さらに、請求項１に記載の半導体記憶装置では、入力アドレスは、外部から与えられるロウアドレスであり、第２の選択回路は、置換情報と外部から与えられるコラムアドレスとを比較して選択動作を行なう。
【０００９】
さらに、請求項１に記載の半導体記憶装置は、メインワード線と、第１の正規メモリセル群に接続され、メインワード線の活性化に応じて活性化される第１のサブワード線と、第２の正規メモリセル群および第１の予備メモリセルに接続され、メインワード線の活性化に応じて活性化される第２のサブワード線と、第３の正規メモリセル群に接続され、メインワード線の活性化に応じて活性化される第３のサブワード線と、第４の正規メモリセル群および第２の予備メモリセルに接続され、メインワード線の活性化に応じて活性化される第４のサブワード線とをさらに備え、第１の選択回路は、第１のアドレス値に応じて第１、第２のサブワード線を一括して選択する第１の動作、第１のアドレス値に応じて第１、第４のサブワード線を一括して選択する第２の動作のいずれの動作を行なうかの設定を不揮発的に記憶する切換設定部と、メインワード線の活性化時に第１〜第４のサブワード線の駆動を切換設定部の出力に応じて選択的に行なう駆動部とを含む。
【００１０】
請求項２に記載の半導体記憶装置は、各々が複数の正規メモリセルを含む第１〜第４の正規メモリセル群と、複数の正規メモリセルのうちの欠陥メモリセルに置換するための第１、第２の予備メモリセルと、アドレス割り当て情報を不揮発的に保持し、アドレス割り当て情報に基づいて決定される第１〜第４の正規メモリセル群のうちのいずれか２つの正規メモリセル群を入力アドレスとして与えられる第１のアドレス値に応答して第１の予備メモリセルとともに選択し、アドレス割り当て情報に基づいて決定される第１〜第４の正規メモリセル群のうちの他の２つの正規メモリセル群を入力アドレスとして与えられる第２のアドレス値に応答して第２の予備メモリセルとともに選択する第１の選択回路と、置換情報を不揮発的に保持し、第１のアドレス値に応じて選択される正規メモリセルのうちの第１の欠陥メモリセルに代えて第１の予備メモリセルを置換情報に基づき選択し、第２のアドレス値に応じて選択される正規メモリセルのうちの第２の欠陥メモリセルに代えて第２の予備メモリセルを置換情報に基づき選択する第２の選択回路と、第１〜第４の正規メモリセル群に対してそれぞれデータ授受を行なうための第１〜第４の正規データ線群と、第１、第２の予備メモリセルに対してそれぞれデータ授受を行なうための第１、第２の予備データ線とを備え、第１の選択回路は、第１のアドレス値に応じて第１、第３の正規データ線群および第１の予備データ線を一括して選択する第１の動作、第１のアドレス値に応じて第２、第３の正規データ線群および第１の予備データ線を一括して選択する第２の動作のいずれか一方をアドレス割り当て情報に応じて行ない、第２の選択回路は、置換情報と入力アドレスとを比較し、第１の選択回路によって一括して選択された複数の正規データ線のいずれか１つに代えて第１の予備データ線を選択する。
【００１１】
請求項３に記載の半導体記憶装置は、請求項２に記載の半導体記憶装置の構成に加えて、第１の選択回路は、第１のアドレス値に応じて第１、第３の正規データ線群を一括して選択し、かつ、第２のアドレス値に応じて第２、第４の正規データ線群を一括して選択する第１の動作、第１のアドレス値に応じて第２、第３の正規データ線群を一括して選択し、かつ、第２のアドレス値に応じて第１、第４の正規データ線群を一括して選択する第２の動作のいずれの動作を行なうかの設定を不揮発的に記憶する切換設定部と、切換設定部の出力に応じて、第１、第２の正規データ線群のうちいずれか一方を選択し、第３、第４の正規データ線群のうちいずれか一方を選択し、第１、第２の予備データ線のいずれか一方を選択するデータ線選択部とを含む。
【００１２】
請求項４に記載の半導体記憶装置は、請求項２に記載の半導体記憶装置の構成に加えて、第１の選択回路によって一括して選択された複数の正規データ線にそれぞれ対応して設けられる複数の外部データ線をさらに備え、第２の選択回路は、置換情報を不揮発的に記憶するアドレスプログラム回路と、入力アドレスとアドレスプログラム回路の出力とを比較するアドレスコンパレータと、第１の選択回路によって一括して選択された複数の正規データ線のうちのアドレスコンパレータの出力によって指定されるいずれか１つに代えて、第１の選択回路によって選択された予備データ線を対応する外部データ線に接続するデータ線置換回路とを含む。
【００１３】
請求項５に記載の半導体記憶装置は、請求項２に記載の半導体記憶装置の構成に加えて、第１の選択回路によって一括して選択された複数の正規データ線にそれぞれ対応して設けられる複数の外部データ線をさらに備え、第２の選択回路は、置換情報を不揮発的に記憶するアドレスプログラム回路と、入力アドレスとアドレスプログラム回路の出力とを比較するアドレスコンパレータと、第１の選択回路によって一括して選択された複数の正規データ線のうちからアドレスコンパレータの出力によって指定される正規データ線を除外するように、第１の選択回路によって一括して選択された複数の正規データ線および予備データ線と外部データ線との接続をシフトさせるデータ線シフト回路とを含む。
【００１４】
請求項６に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置の構成に加えて、外部から与えられる入力データを受けて誤り訂正のための単位データを発生し、入力アドレスに応じて一括選択される、第１〜第４の正規メモリセル群および第１、第２の予備メモリセルのうちの一部分に対して単位データを出力し、一部分から読出された単位データを受けて誤り訂正を行ない、訂正されたデータを外部に出力する誤り訂正回路をさらに備える。
【００１５】
請求項７に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置の構成に加えて、半導体記憶装置は、動作モードとして通常モードとテストモードとを有し、第１の選択回路は、アドレス割り当て情報を不揮発的に記憶し、通常モードでは記憶されたアドレス割り当て情報を出力し、テストモードでは、アドレス割り当て情報が記憶される前の初期情報を出力する記憶部を含む。
【００１６】
請求項８に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置の構成に加えて、半導体記憶装置は、動作モードとして通常モードとテストモードとを有し、テストモードにおいて、第１の選択回路からアドレス割り当て情報を受けて外部に出力する出力回路をさらに備える。
【００１７】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００１８】
［実施の形態１］
図１は、本発明の実施の形態１の半導体記憶装置１の構成を示す概略ブロック図である。
【００１９】
図１を参照して、半導体記憶装置１は、ロウアドレス信号ＲＡ０〜ＲＡｋを受けてメモリセルの行の選択を行なうためのロウデコーダ２と、ロウデコーダ２の出力に応じてメインワード線を駆動するメインワードドライバＭＷＤと、ロウアドレス信号ＲＡ０〜ＲＡｋを受けて信号ＳＤ１０〜ＳＤ２１を出力するＳＤ発生回路４とを含む。
【００２０】
半導体記憶装置１は、さらに、不良メモリセルに対応する置換すべきアドレスを不揮発的に記憶するアドレスプログラム回路６と、アドレスプログラム回路６の出力とコラムアドレス信号ＣＡ０〜ＣＡｎとを比較するアドレスコンパレータ８と、アドレスコンパレータ８の出力に応じて活性状態が決定されコラムアドレス信号ＣＡ０〜ＣＡｎに応じてメモリセルの列選択を行なうためのコラムデコーダ１０と、アドレスコンパレータ８の出力に応じてスペアメモリセルの列を選択するためのスペアコラムデコーダ１２と、メモリセルアレイ１４とを含む。
【００２１】
メモリセルアレイ１４は、ロウデコーダ２およびコラムデコーダ１０およびスペアコラムデコーダ１２の出力に応じて行と列とが選択され、外部とデータの授受を行なう。メモリセルアレイ１４は、サブワードドライバＳＷＤとセンスアンプ帯ＳＡＢとを含み、サブワードドライバＳＷＤとセンスアンプ帯ＳＡＢにより格子状に区切られた複数のメモリブロックに分割されている。
【００２２】
半導体記憶装置１は、ロウデコーダ２、サブワードドライバＳＷＤ、およびＳＤ発生回路４によって第１段階としてメモリセルの行の選択を行ない、アドレスプログラム回路６、アドレスコンパレータ８、コラムデコーダ１０、およびスペアコラムデコーダ１２によって第２段階としてメモリセルの列の選択を行なう。この第２段階の列選択時に、スペアメモリセルの正規メモリセルへの置換が行なわれる。
【００２３】
図２は、メモリセルアレイ１４の構成を概略的に示す回路図である。なお、説明のためにロウデコーダ２およびメインワードドライバＭＷＤも図中に示されている。
【００２４】
図２を参照して、メモリセルアレイ１４は、サブワードドライバ帯ＳＷＤと、センスアンプ帯ＳＡＢと、メモリブロックＢＬＫ１１，ＢＬＫ１２、ＢＬＫ２１，ＢＬＫ２２とを含む。
【００２５】
サブワードドライバ帯ＳＷＤは、メインワードドライバＭＷＤの出力に応じてサブワード線ＳＷＬ１０を駆動するサブワードドライバＳＷＤ１０と、メインワードドライバＭＷＤの出力に応じてサブワード線ＳＷＬ１１を駆動するサブワードドライバＳＷＤ１１とを含む。サブワードドライバＳＷＤ１０，ＳＷＤ１１は、メモリブロックＢＬＫ１１に対応して設けられる。サブワードドライバＳＷＤ１０，ＳＷＤ１１は、それぞれ、信号ＳＤ１０，信号ＳＤ１１に応じて活性化される。
【００２６】
メモリセルアレイ１４は、さらに、メインワードドライバＭＷＤの出力に応じてサブワード線ＳＷＬ２０を駆動するサブワードドライバＳＷＤ２０と、メインワードドライバＭＷＤの出力に応じてサブワード線ＳＷＬ２１を駆動するサブワードドライバＳＷＤ２１とを含む。サブワードドライバＳＷＤ２０，ＳＷＤ２１は、メモリブロックＢＬＫ１２に対応して設けられる。サブワードドライバＳＷＤ２０，ＳＷＤ２１は、それぞれ、信号ＳＤ２０，信号ＳＤ２１に応じて活性化される。
【００２７】
このように、メインワード線ＭＷＬに対してメモリブロックごとに複数のサブワード線が設けられる構成を階層ワード線構成という。
【００２８】
一般に、メモリセルＭＣは、セルプレートとストレージノードとの間に接続される電荷蓄積用のキャパシタＭＱと、ストレージノードとビット線との間に接続されゲートがサブワード線に接続されるアクセストランジスタＭＴとを含んでいる。サブワード線は、多数の一行に並んだアクセストランジスタのゲートに接続される。このため、サブワード線は通常はゲートと同じ材質であるポリシリコン等で形成されるので、抵抗が高い配線である。
【００２９】
このような抵抗の高いサブワード線を長くするとメモリセルの行の全体が活性化するのに時間がかかってしまう。サブワード線を分割し、抵抗の低いメインワード線によって高速に駆動可能とするのが階層ワード線の特徴である。
【００３０】
メモリセルアレイ１４は、さらに、メモリブロックＢＬＫ１２に隣接して配置されサブワード線ＳＷＬ２０，ＳＷＬ２１を共有するスペアメモリブロックＳＢＬＫ１と、メモリブロックＢＬＫ２２に隣接して配置されメモリブロックＢＬＫ２２とサブワード線を共有するスペアメモリブロックＳＢＬＫ２とを含む。
【００３１】
メモリブロックＢＬＫ１１，ＢＬＫ１２には各々に複数のビット線対が配置されているが、代表としてビット線ＢＬｊ１，／ＢＬｊ１，ＢＬｊ２，／ＢＬｊ２が図示されている。スペアメモリブロックＳＢＬＫ１にはスペアメモリセルが接続されるビット線ＳＢＬｊ，／ＳＢＬｊが配置されている。
【００３２】
センスアンプ帯ＳＡＢは、信号ＢＬＩ１の活性化に応じて、ビット線ＢＬｊ１とビット線ＢＬ１とを接続するＮチャネルＭＯＳトランジスタ２２と、ビット線／ＢＬｊ１とビット線／ＢＬ１とを接続するＮチャネルＭＯＳトランジスタ２４とを含む。
【００３３】
センスアンプ帯ＳＡＢは、さらに、信号ＢＬＩ２に応じてビット線ＢＬ１をメモリブロックＢＬＫ２１の対応するビット線に接続するＮチャネルＭＯＳトランジスタ２６と、ビット線／ＢＬ１をメモリブロックＢＬＫ２１の対応するビット線に接続するＮチャネルＭＯＳトランジスタ２８とを含む。
【００３４】
センスアンプ帯ＳＡＢは、さらに、ビット線ＢＬ１，／ＢＬ１の間に生じた電位差を増幅するセンスアンプ３０と、コラム選択線ＣＳＬｊ１の活性化に応じて導通してビット線ＢＬ１とデータ線ＤＢ２とを接続するＮチャネルＭＯＳトランジスタ３２と、コラム選択線ＣＳＬｊ１の活性化に応じてビット線／ＢＬ１とデータ線／ＤＢ２とを接続するＮチャネルＭＯＳトランジスタ３４とを含む。
【００３５】
センスアンプ帯ＳＡＢは、さらに、信号ＢＬＩ１の活性化に応じて、ビット線ＢＬｊ２とビット線ＢＬ２とを接続するＮチャネルＭＯＳトランジスタ４２と、ビット線／ＢＬｊ２とビット線／ＢＬ２とを接続するＮチャネルＭＯＳトランジスタ４４とを含む。
【００３６】
センスアンプ帯ＳＡＢは、さらに、信号ＢＬＩ２に応じてビット線ＢＬ２をメモリブロックＢＬＫ２２の対応するビット線に接続するＮチャネルＭＯＳトランジスタ４６と、ビット線／ＢＬ２をメモリブロックＢＬＫ２２の対応するビット線に接続するＮチャネルＭＯＳトランジスタ４８とを含む。
【００３７】
センスアンプ帯ＳＡＢは、さらに、ビット線ＢＬ２，／ＢＬ２の間に生じた電位差を増幅するセンスアンプ５０と、コラム選択線ＣＳＬｊ２の活性化に応じて導通してビット線ＢＬ２とデータ線ＤＢ１とを接続するＮチャネルＭＯＳトランジスタ５２と、コラム選択線ＣＳＬｊ２の活性化に応じてビット線／ＢＬ２とデータ線／ＤＢ１とを接続するＮチャネルＭＯＳトランジスタ５４とを含む。
【００３８】
センスアンプ帯ＳＡＢは、さらに、信号ＢＬＩ１の活性化に応じて、ビット線ＳＢＬｊとビット線ＳＢＬとを接続するＮチャネルＭＯＳトランジスタ６２と、ビット線／ＳＢＬｊとビット線／ＳＢＬとを接続するＮチャネルＭＯＳトランジスタ６４とを含む。
【００３９】
センスアンプ帯ＳＡＢは、さらに、信号ＢＬＩ２に応じてビット線ＳＢＬをメモリブロックＳＢＬＫ２の対応するビット線に接続するＮチャネルＭＯＳトランジスタ６６と、ビット線／ＳＢＬをメモリブロックＳＢＬＫ２の対応するビット線に接続するＮチャネルＭＯＳトランジスタ６８とを含む。
【００４０】
センスアンプ帯ＳＡＢは、さらに、ビット線ＳＢＬ，／ＳＢＬの間に生じた電位差を増幅するセンスアンプ７０と、コラム選択線ＳＣＳＬ２の活性化に応じて導通してビット線ＳＢＬとデータ線ＤＢ１とを接続するＮチャネルＭＯＳトランジスタ７６と、コラム選択線ＳＣＳＬ２の活性化に応じてビット線／ＳＢＬとデータ線／ＤＢ１とを接続するＮチャネルＭＯＳトランジスタ７８と、コラム選択線ＳＣＳＬ１の活性化に応じて導通してビット線ＳＢＬとデータ線ＤＢ２とを接続するＮチャネルＭＯＳトランジスタ７２と、コラム選択線ＳＣＳＬ１の活性化に応じてビット線／ＳＢＬとデータ線／ＤＢ２とを接続するＮチャネルＭＯＳトランジスタ７４とを含む。
【００４１】
図３は、図１におけるＳＤ発生回路４の構成を示した回路図である。
図３を参照して、ＳＤ発生回路４は、ロウアドレス信号ＲＡ０とその反転信号である信号／ＲＡ０のいずれか一方を選択するスイッチ回路９２と、スイッチ回路９２の出力とブロック選択信号ＢＬＫ１とを受けて信号ＳＤ１０を出力するＡＮＤ回路９４と、スイッチ回路９６とスイッチ回路９６の出力とブロック選択信号ＢＬＫ１とを受けて信号ＳＤ１１を出力するＡＮＤ回路９８とを含む。
【００４２】
ＳＤ発生回路４は、さらに、スイッチ回路１００と、スイッチ回路１００の出力とブロック選択信号ＢＬＫ１とを受けて信号ＳＤ２０を出力するＡＮＤ回路１０２と、スイッチ回路１０４と、スイッチ回路１０４の出力とブロック選択信号ＢＬＫ１とを受けて信号ＳＤ２１を出力するＡＮＤ回路１０６とを含む。
【００４３】
なお、ブロック選択信号ＢＬＫ１は、図１に示したメモリセルアレイ１４においてセンスアンプ帯ＳＡＢで区切られた分割単位を活性化する信号である。このブロック選択信号ＢＬＫ１はロウアドレス信号をデコードしてロウデコーダ２から供給される。図示しないが、ＳＤ発生回路４は、センスアンプ帯ＳＡＢによる分割単位の数だけ同様な回路を含んでいる。そして、ＳＤ発生回路４には、対応するブロック選択信号が入力されている。
【００４４】
ＳＤ発生回路４は、ロウアドレス信号のアドレスビットＲＡ０＝１の場合において、図２のサブワード線ＳＷＬ１０，ＳＷＬ２０を一括して選択する第１の動作、図２のサブワード線ＳＷＬ１１，ＳＷＬ２０を一括して選択する第２の動作のいずれの動作を行なうかを切換えることができる。いずれの動作を行なうかは、各スイッチ回路９２，９６，１００，１０４に含まれているヒューズ素子によってプログラムすることができる。
【００４５】
さらに、各スイッチ回路９２，９６，１００，１０４に含まれているヒューズ素子のプログラム内容を変更することで、ロウアドレス信号のアドレスビットＲＡ０＝０の場合において、上記第１、第２の動作のいずれかの動作が行われるように変更することもできる。スイッチ回路各スイッチ回路９２，９６，１００，１０４に含まれているヒューズ素子のプログラム内容の変更によって、入力されるロウアドレスをメモリセルにどのように割り当てるかを示すアドレス割り当て情報を変更することができる。
【００４６】
そして、図２のメインワード線ＭＷＬの活性化時にサブワードドライバＳＷＤ１０，ＳＷＤ１１，ＳＷＤ２０，ＳＷＤ２１は、サブワード線の駆動をＳＤ発生回路４が出力する信号ＳＤ１０，ＳＤ１１，ＳＤ２０，ＳＤ２１に応じて選択的に行なう。
【００４７】
図４は、図３におけるスイッチ回路９２の構成を示した回路図である。
図４を参照して、スイッチ回路９２は、電源ノードとノードＮ１との間に接続されるヒューズ素子１１２と、ノードＮ１と接地ノードとの間に接続される抵抗１１４と、ノードＮ１に入力が接続されるインバータ１１６と、入力ノードＩＮ１と出力ノードＯＵＴとの間に接続されゲートがノードＮ１に接続されるＮチャネルＭＯＳトランジスタ１１８と、入力ノードＩＮ２と出力ノードＯＵＴとの間に接続されゲートにインバータ１１６の出力を受けるＮチャネルＭＯＳトランジスタ１２０とを含む。
【００４８】
なお、図３のスイッチ回路９６，１００，１０４は、スイッチ回路９２と同様な構成を有するので、説明は繰返さない。
【００４９】
次に、実施の形態１の半導体記憶装置の動作について説明する。
図５は、従来は置換できなかったが、本発明によって置換可能となる不良メモリセルの配置を説明するための図である。
【００５０】
図５を参照して、通常のメモリ領域に対してスペアメモリセルが配置されるスペアコラムＳ−ＣＯＬが設けられている。ここで、この図は、メモリセルアレイの論理アドレス空間を示している。
【００５１】
ここで、ロウアドレスＲＯＷ−ｉで指定される領域上においてコラムアドレスＣＯＬａ，ＣＯＬｂの２箇所に不良メモリセルが存在した場合を考える。この場合においてロウアドレスＲＯＷ−ｊで指定される領域には、不良メモリセルが存在していないとする。そして、スペアコラムＳ−ＣＯＬにスペアメモリセルが１つしか配置されていないとする。
【００５２】
従来は、図５に示すように１行のメモリセル行に２つの不良メモリセルが存在する場合には、置換による救済を行なうことができなかった。ロウアドレスＲＯＷ−ｉで指定される領域は、メモリセル行の活性化により一括して選択される。この選択単位１つあたりに１つのスペアメモリセルしか割り当てられていなかったからである。
【００５３】
図６は、本発明の実施の形態１において行なわれるメモリセルの置換を説明するための図である。
【００５４】
図６を参照して、ロウアドレスＲＯＷ−ｉによって同時選択されるメモリセルの配置をメモリセルアレイの右半分と左半分で割付の変更を行なえば、図５に示したような不良をも救済することができる。すなわち、図３に示したＳＤ発生回路のスイッチ回路９２，９６，１００，１０４の設定を変更することによりアドレスの割り当てを変更することが可能である。
【００５５】
具体的には、通常の場合は、あるロウアドレスＲＯＷ−ｉに対応してメモリ領域ＲＯＷ−ｉ（Ｌ），ＲＯＷ−ｉ（Ｒ）およびスペアメモリセルＳＭＣｉが一括して活性化される。また、他の別のロウアドレスＲＯＷ−ｊに対してメモリ領域ＲＯＷ−ｊ（Ｌ），ＲＯＷ−ｊ（Ｒ）およびスペアメモリセルＳＭＣｊが一括して活性化される。
【００５６】
これに対して、メモリセルアレイの同一行の右半分と左半分とにおいて１つずつ合計２つの不良メモリセルが存在する場合には、アドレスの割り当てを変更することによってこのような不良を救済可能とすることができる。
【００５７】
具体的には、あるロウアドレスＲＯＷ−ｉに対してメモリ領域ＲＯＷ−ｉ（Ｌ），ＲＯＷ−ｊ（Ｒ）およびスペアメモリセルＳＭＣｊを一括して活性化するよう図１のＳＤ発生回路の内部設定を変更する。そして、メモリ領域ＲＯＷ−ｉ（Ｌ）のコラムアドレスＣＯＬａに存在する不良メモリセルをスペアメモリセルＳＭＣｊに置換するように図１のアドレスプログラム回路６に置換アドレスを設定すればよい。
【００５８】
また、別のロウアドレスＲＯＷ−ｊに対して領域ＲＯＷ−ｊ（Ｌ），ＲＯＷ−ｉ（Ｒ）およびスペアメモリセルＳＭＣｉを一括して活性化するように図１のＳＤ発生回路の内部設定を変更する。この場合には、領域ＲＯＷ−ｉ（Ｒ）におけるコラムＣＯＬｂに存在する不良メモリセルをスペアメモリセルＳＭＣｉに置換するように図１のアドレスプログラム回路６に置換アドレスを設定すればよい。
【００５９】
そして、このようなアドレスの置換は、図３に示したＳＤ発生回路におけるスイッチ回路９２，９６，１００，１０４の設定を変更することによって実現することができる。たとえば、スイッチ回路１００をロウアドレス信号／ＲＡ０を出力するように設定変更し、スイッチ回路１０４をロウアドレス信号ＲＡ０を出力するように設定変更することによって置換が実現できる。
【００６０】
以上説明したように、実施の形態１に示した半導体記憶装置では、複数の正規メモリセルに対する外部から入力されるアドレスの割り付けを変更することができる。その後、不良メモリセルをスペアメモリセルに置換することで、従来は不良メモリセルの存在位置が特定部分に集中し救済することができなかったチップを救済することができる。これにより従来よりも歩留りの向上を図ることができる。
【００６１】
［実施の形態１の変形例］
図７は、実施の形態１の変形例の説明をするための回路図である。
【００６２】
図７を参照して、実施の形態１の変形例では、図４に示したスイッチ回路９２に代えてスイッチ回路９２Ａを用いる。スイッチ回路９２Ａは、図４に示したスイッチ回路９２からヒューズ素子１１２および抵抗１１４を取除いた構成である。そして、スイッチ回路９２ＡのノードＮ１には、アドレス切換制御回路１２２から制御信号が与えられる。
【００６３】
アドレス切換制御回路１２２は、ロウアドレスＲＯＷ−ｉ，ＲＯＷ−ｊがプログラムされるアドレスプログラム回路１２６と、アドレスプログラム回路１２６の出力とロウアドレス信号ＲＡ０〜ＲＡｋとを比較するアドレスコンパレータ１２４とを含む。
【００６４】
ロウアドレスＲＯＷ−ｉは、図６における複数の不良が存在し、そのままでは置換不可能な行に対応するアドレスである。ロウアドレスＲＯＷ−ｊは、その行と右半分の入換えを行なう行に対応するアドレスである。
【００６５】
アドレスコンパレータ１２４は、アドレスプログラム回路１２６にプログラムされているアドレスが外部から入力されるロウアドレス信号と一致した場合にのみアドレス置換を行なう。
【００６６】
なお、ロウアドレスＲＯＷ−ｉに対応する領域の右半分をアドレス置換しようとする場合には、入換え可能な領域が限定される場合が多い。このような場合には、アドレスプログラム回路には、ロウアドレスＲＯＷ−ｊはプログラムする必要はない。具体的には、たとえばロウアドレスＲＯＷ−ｉの最下位１ビットを無視してアドレスコンパレータ１２４が置換の有無を検出するようにすればよい。
【００６７】
［実施の形態２］
実施の形態１は、メモリセルアレイにスペアコラムが設けられている場合にさらに不良救済率にを向上させる発明に関するものであった。実施の形態２は、メモリセルアレイにスペアＩ／Ｏが設けられている場合に不良救済率を向上することができる。
【００６８】
図８は、実施の形態２の半導体記憶装置２０１の構成を示したブロック図である。
【００６９】
図８を参照して、半導体記憶装置２０１は、スペアメモリセルによる置換を行なう不良メモリセルのアドレスを記憶させるアドレスプログラム回路２０６と、外部から入力されるロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡをアドレスプログラム回路２０６の出力と比較するアドレスコンパレータ２０８と、ロウアドレス信号ＲＡ，コラムアドレスＣＡから信号ＳＤ１０〜ＳＤ２１を発生させるＳＤ発生回路２０４と、ロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡを受けてデコードするロウデコーダ＋コラムデコーダ２０２とを含む。
【００７０】
ＳＤ発生回路２０４は、図３で説明したＳＤ発生回路４と同様な構成を有するので、説明は繰り返さない。
【００７１】
半導体記憶装置２０１は、さらに、ロウデコーダ＋コラムデコーダ２０２の出力に応じてメインワード線を駆動するメインワードドライバＭＷＤと、信号ＳＤ１０〜ＳＤ２１およびロウデコーダ＋コラムデコーダ２０２の出力に応じて選択動作が行なわれるメモリセルアレイ２１４とを含む。
【００７２】
メモリセルアレイ２１４は、複数のセンスアンプ帯ＳＡＢおよびサブワードドライバ帯ＳＷＤを含んでおり、これらによって複数のメモリブロックに分割されている。
【００７３】
半導体記憶装置２０１は、さらに、メモリセルアレイ２１４に含まれる正規のメモリセル群とデータ授受を行なうためのローカルＩＯ線ＬＩＯ，／ＬＩＯと、メモリセルアレイ２１４に含まれるスペアメモリセルとデータ授受を行なうためのスペアローカルＩＯ線ＳＬＩＯ，／ＳＬＩＯとを含む。
【００７４】
半導体記憶装置２０１は、さらに、ローカルＩＯ線ＬＩＯ，／ＬＩＯおよびスペアローカルＩＯ線ＳＬＩＯ，／ＳＬＩＯと外部端子との間でデータ授受を行なうＩＯ置換回路２１０を含む。
【００７５】
ＩＯ置換回路２１０は、ローカルＩＯ線ＬＩＯ，／ＬＩＯの電位差を検出してＩＯ線ＩＯ−１〜ＩＯ−ｎに出力し、スペアローカルＩＯ線ＳＬＩＯ，／ＳＬＩＯの電位差を増幅してスペアＩＯ線ＳＩＯに出力するリードアンプ２１２と、アドレスコンパレータ２０８の出力に応じてＩＯ線ＩＯ−１〜ＩＯ−ｎのうちのいずれか１つをスペアＩＯ線ＳＩＯと置換するスイッチＳＷ１〜ＳＷｎとを含む。
【００７６】
半導体記憶装置２０１は、ロウデコーダ＋コラムデコーダ２０２、サブワードドライバＳＷＤ、およびＳＤ発生回路２０４によって第１段階としてメモリセルの行および列の選択を行なう。また、半導体記憶装置２０１は、アドレスプログラム回路２０６、アドレスコンパレータ２０８、およびＩＯ置換回路２１０によって第２段階としてＩＯ線の選択を行なう。この第２段階のＩＯ線選択時に、スペアメモリセルの正規メモリセルへの置換が行なわれる。
【００７７】
図９は、図８におけるロウデコーダ＋コラムデコーダ２０２の構成およびメモリセルアレイ２１４の構成を説明するための図である。
【００７８】
図９を参照して、ロウデコーダ＋コラムデコーダ２０２にはセンスアンプ帯ごとに設けられるコラムデコーダ２０２．２と、センスアンプ帯で区切られた領域ごとに設けられるロウデコーダ２０２．１とを含む。
【００７９】
メモリセルアレイ２１４は、図２で説明したメモリセルアレイ１４の構成においてセンスアンプ帯ＳＡＢにはデータ線ＤＢ１，／ＤＢ１，ＤＢ２，／ＤＢ２に代えてコラム選択線ＣＳＬ１〜ＣＳＬ４が設けられている。コラム選択線ＣＳＬ１〜ＣＳＬ４は、センスアンプ帯ＳＡＢごとに設けられているコラムデコーダ２０２．２によって選択が行なわれる。
【００８０】
また、図２では、コラム選択線がビット線と平行に設けられていたが、メモリセルアレイ２１４では、ビット線に平行してローカルＩＯ線ＬＩＯｊ１，／ＬＩＯｊ１，ＬＩＯｊ２，／ＬＩＯｊ２が設けられ、スペアローカルＩＯ線ＳＬＩＯ１，／ＳＬＩＯ１がスペアビット線ＳＢＬｊ，／ＳＢＬｊに平行に設けられている。
【００８１】
また、これらの違いに対応して、センスアンプ帯ＳＡＢにはＮチャネルＭＯＳトランジスタ３２，３４，５２，２４，７６，７８，７２，７４に代えてＮチャネルＭＯＳトランジスタ２３２，２３４，２５２，２５４，２７２，２７４が設けられる。
【００８２】
ＮチャネルＭＯＳトランジスタ２３２は、ビット線ＢＬ１とローカルＩＯ線ＬＩＯｊ１との間に接続されゲートにコラム選択線ＣＳＬ１が接続される。ＮチャネルＭＯＳトランジスタ２３４は、ビット線／ＢＬ１とローカルＩＯ線／ＬＩＯｊ１との間に接続されゲートにコラム選択線ＣＳＬ１が接続される。
【００８３】
ＮチャネルＭＯＳトランジスタ２５２は、ビット線ＢＬ２とローカルＩＯ線ＬＩＯｊ２との間に接続されゲートにコラム選択線ＣＳＬ１が接続される。ＮチャネルＭＯＳトランジスタ２５４は、ビット線／ＢＬ２とローカルＩＯ線／ＬＩＯｊ２との間に接続されゲートにコラム選択線ＣＳＬ１が接続される。
【００８４】
ＮチャネルＭＯＳトランジスタ２７２は、ビット線ＳＢＬとローカルＩＯ線ＳＬＩＯ１との間に接続されゲートにコラム選択線ＣＳＬ１が接続される。ＮチャネルＭＯＳトランジスタ２７４は、ビット線／ＳＢＬとローカルＩＯ線／ＳＬＩＯ１との間に接続されゲートにコラム選択線ＣＳＬ１が接続される。
【００８５】
なお、メモリセルアレイ２１４の他の部分の構成は、図２に示したメモリセルアレイ１４と同様であるので説明は繰返さない。
【００８６】
次に実施の形態２において従来よりも救済率が向上する場合について説明する。
【００８７】
図１０は、不良箇所を説明するための論理アドレスマップである。
図１０を参照して、ロウアドレスＲＯＷ−ｉに対応する行の２箇所に不良メモリセルが存在している。１箇所目はＩＯ線ＩＯ−ａ上であり、２箇所目はＩＯ線ＩＯ−ｂ上である。このような場合、従来のＩＯ置換構成では、スペアＩＯ線ＳＩＯが１本しかない場合には、ＩＯ置換による不良チップの救済は不可能であった。
【００８８】
しかし、実施の形態２では、図９に示すように、メモリセルアレイの右半分と左半分を異なるサブワード線で駆動しており、このサブワード線を一括駆動する単位を図８のＳＤ発生回路２０４によって変更することができる。なお、ＳＤ発生回路２０４の構成については、図３、図４で説明したＳＤ発生回路４と同様な構成を有しており、説明は繰返さない。
【００８９】
図１１は、実施の形態２におけるメモリセルの置換を説明するための図である。
【００９０】
図１１を参照して、ロウアドレスＲＯＷ−ｉによって同時選択されるメモリセルの配置をメモリセルアレイの右半分と左半分で割付の変更を行なえば、図１０に示したような不良をも救済することができる。すなわち、図３に示したＳＤ発生回路のスイッチ回路９２，９６，１００，１０４の設定を変更することによりアドレスの割り当てを変更することが可能である。
【００９１】
具体的には、通常の場合は、あるロウアドレスＲＯＷ−ｉに対応してメモリ領域ＲＯＷ−ｉ（Ｌ），ＲＯＷ−ｉ（Ｒ）およびスペアメモリセルＳＭＣｉが一括して活性化される。また、他の別のロウアドレスＲＯＷ−ｊに対してメモリ領域ＲＯＷ−ｊ（Ｌ），ＲＯＷ−ｊ（Ｒ）およびスペアメモリセルＳＭＣｊが一括して活性化される。
【００９２】
これに対して、メモリセルアレイの同一行の右半分と左半分とにおいて１つずつ合計２つの不良メモリセルが存在する場合には、アドレスの割り当てを変更することによってこのような不良を救済可能とすることができる。
【００９３】
具体的には、あるロウアドレスＲＯＷ−ｉに対してメモリ領域ＲＯＷ−ｉ（Ｌ），ＲＯＷ−ｊ（Ｒ）およびスペアメモリセルＳＭＣｊを一括して活性化するよう図８のＳＤ発生回路２０４の内部設定を変更する。そして、メモリ領域ＲＯＷ−ｉ（Ｌ）のＩＯ線ＩＯ−ａに相当する位置に存在する不良メモリセルをスペアメモリセルＳＭＣｊに置換するように図８のアドレスプログラム回路２０６に置換アドレスを設定すればよい。
【００９４】
また、別のロウアドレスＲＯＷ−ｊに対して領域ＲＯＷ−ｊ（Ｌ），ＲＯＷ−ｉ（Ｒ）およびスペアメモリセルＳＭＣｉを一括して活性化するように図８のＳＤ発生回路２０４の内部設定を変更する。この場合には、領域ＲＯＷ−ｉ（Ｒ）におけるＩＯ線ＩＯ−ｂに相当する位置に存在する不良メモリセルをスペアメモリセルＳＭＣｉに置換するように図８のアドレスプログラム回路２０６に置換アドレスを設定すればよい。
【００９５】
そして、このようなアドレスの置換は、図３に示したＳＤ発生回路におけるスイッチ回路９２，９６，１００，１０４の設定を変更することによって実現することができる。たとえば、スイッチ回路１００をロウアドレス信号／ＲＡ０を出力するように設定変更し、スイッチ回路１０４をロウアドレス信号ＲＡ０を出力するように設定変更することによって置換が実現できる。
【００９６】
以上説明したように、実施の形態２においても、従来置換による救済が不可能であった１つのメモリセル行の複数箇所に不良メモリセルが存在する不良チップを救済可能とすることができる。
【００９７】
すなわち正規のメモリセルのアドレス割り当てを変更することによって正規メモリセル上に発生した不良メモリセルの活性化単位を変更し、不良を分散させることによりスペアメモリセルによる置換が可能となる。これによって歩留りを向上させることができる。
【００９８】
［実施の形態３］
実施の形態３においては、実施の形態２と同様スペアＩＯ線を置換する構成に関するが、メモリセルアレイからデータ入出力端子までの経路の回路構成が異なる場合について説明する。
【００９９】
図１２は、実施の形態３の半導体記憶装置３０１の構成を示したブロック図である。
【０１００】
図１２を参照して、半導体記憶装置３０１は、スペアメモリセルによる置換を行なう不良メモリセルのアドレスを記憶させるアドレスプログラム回路３０６と、外部から入力されるロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡをアドレスプログラム回路３０６の出力と比較するアドレスコンパレータ３０８と、アドレスコンパレータ３０８の出力を受けて信号ＩＯＳ１〜ＩＯＳ４を発生させるＩＯＳ発生回路３０４と、ロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡを受けてデコードするロウデコーダ＋コラムデコーダ３０２とを含む。
【０１０１】
半導体記憶装置３０１は、さらに、ロウデコーダ＋コラムデコーダ３０２の出力に応じてメインワード線を駆動するメインワードドライバＭＷＤと、ロウデコーダ＋コラムデコーダ３０２の出力に応じて選択動作が行なわれるメモリセルアレイ３１４とを含む。
【０１０２】
メモリセルアレイ３１４は、複数のセンスアンプ帯ＳＡＢおよびサブワードドライバ帯ＳＷＤを含んでおり、これらによって複数のメモリブロックに分割されている。
【０１０３】
半導体記憶装置３０１は、さらに、メモリセルアレイからデータが出力されるローカルＩＯ線ＬＩＯ，／ＬＩＯおよびスペアローカルＩＯ線ＳＬＩＯ，／ＳＬＩＯのうちから半分を選択して、データ線ＩＤＱ１〜ＩＤＱｎおよびＩＤＱｓと接続する２対１デコーダと、データ線ＩＤＱ１〜ＩＤＱｎうちのいずれかに代えてデータ線ＩＤＱｓを選択して端子に接続するデータ線置換回路３１０とを含む。
【０１０４】
データ線置換回路３１０は、データ線ＩＤＱ１〜ＩＤＱｎをスペアデータ線ＩＤＱｓに置換するためのスイッチＳＷ１〜ＳＷｎを含む。
【０１０５】
メモリセルアレイ３１４およびロウデコーダ＋コラムデコーダ３０２の構成については、図９で説明したメモリセルアレイ２１４およびロウデコーダ＋コラムデコーダ２０２と同様であるので、説明は繰返さない。
【０１０６】
半導体記憶装置３０１は、ロウデコーダ＋コラムデコーダ３０２、サブワードドライバＳＷＤ、ＩＯＳ発生回路３０４および２対１デコーダ３０９によって第１段階としてメモリセルの行、列およびローカルＩＯ線の選択を行なう。また、半導体記憶装置３０１は、アドレスプログラム回路３０６、アドレスコンパレータ３０８、およびデータ線置換回路３１０によって第２段階としてデータ線の選択を行なう。この第２段階のデータ線選択時に、スペアメモリセルの正規メモリセルへの置換が行なわれる。
【０１０７】
図１３は、図１２における２対１デコーダ３０９の構成を示す回路図である。図１３を参照して、２対１デコーダ３０９は、メモリセルアレイ３１４とデータを授受するローカルＩＯ線ＬＩＯ１，／ＬＩＯ１の間に生ずる電位差を増幅してＩＯ線ＩＯ−１に出力するリードアンプ３３１と、ローカルＩＯ線ＬＩＯ２，／ＬＩＯ２の間に生ずる電位差を増幅してＩＯ線ＩＯ−２に出力するリードアンプ３３２と、ローカルＩＯ線ＬＩＯ３，／ＬＩＯ３の間に生ずる電位差を増幅してＩＯ線ＩＯ−３に出力するリードアンプ３３３と、ローカルＩＯ線ＬＩＯ４，／ＬＩＯ４の間に生ずる電位差を増幅してＩＯ線ＩＯ−４に出力するリードアンプ３３４とを含む。
【０１０８】
２対１デコーダ３０９は、さらに、ローカルＩＯ線ＬＩＯ２ｎ−１，／ＬＩＯ２ｎ−１の間に生ずる電位差を増幅してＩＯ線ＩＯ−（２ｎ−１）に出力するリードアンプ３３５と、ローカルＩＯ線ＬＩＯ２ｎ，／ＬＩＯ２ｎの間に生ずる電位差を増幅してＩＯ線ＩＯ−２ｎに出力するリードアンプ３３６と、スペアローカルＩＯ線ＳＬＩＯ１，／ＳＬＩＯ１の間に生ずる電位差を増幅してＩＯ線ＳＩＯ１に出力するリードアンプ３３７と、スペアローカルＩＯ線ＳＬＩＯ２，／ＳＬＩＯ２の間に生ずる電位差を増幅してＩＯ線ＳＩＯ２に出力するリードアンプ３３８とを含む。
【０１０９】
２対１デコーダ３０９は、さらに、信号ＩＯＳ１，ＩＯＳ２，ＩＯＳ３，ＩＯＳ４をそれぞれ受けるバッファ回路３２０，３２２，３４０，３４２とを含む。
【０１１０】
２対１デコーダ３０９は、さらに、ＩＯ線ＩＯ−１とデータ線ＩＤＱ１との間に接続されゲートにバッファ回路３２０の出力を受けるＮチャネルＭＯＳトランジスタ３２４と、ＩＯ線ＩＯ−２とデータ線ＩＤＱ１との間に接続されゲートにバッファ回路３２２の出力を受けるＮチャネルＭＯＳトランジスタ３２６と、ＩＯ線ＩＯ−３とデータ線ＩＤＱ２との間に接続されゲートにバッファ回路３２０の出力を受けるＮチャネルＭＯＳトランジスタ３２８と、ＩＯ線ＩＯ−４とデータ線ＩＤＱ２との間に接続されゲートにバッファ回路３２２の出力を受けるＮチャネルＭＯＳトランジスタ３３０とを含む。
【０１１１】
２対１デコーダ３０９は、さらに、ＩＯ線ＩＯ−（２ｎ−１）とデータ線ＩＤＱｎとの間に接続されゲートにバッファ回路３４０の出力を受けるＮチャネルＭＯＳトランジスタ３４４と、ＩＯ線ＩＯ−２ｎとデータ線ＩＤＱｎとの間に接続されゲートにバッファ回路３４２の出力を受けるＮチャネルＭＯＳトランジスタ３４６と、スペアＩＯ線ＳＩＯ１とデータ線ＩＤＱｓとの間に接続されゲートにバッファ回路３４０の出力を受けるＮチャネルＭＯＳトランジスタ３４８と、スペアＩＯ線ＳＩＯ２とデータ線ＩＤＱｓとの間に接続されゲートにバッファ回路３４２の出力を受けるＮチャネルＭＯＳトランジスタ３５０とを含む。
【０１１２】
図１４は、図１２におけるＩＯＳ発生回路３０４の構成を示した回路図である。
【０１１３】
図１４を参照して、ＩＯＳ発生回路３０４は、ロウアドレス信号ＲＡｘとその反転信号である信号／ＲＡｘのいずれか一方を選択するスイッチ回路３５２と、スイッチ回路３５２の出力とブロック選択信号ＢＬＫ１とを受けて信号ＩＯＳ１を出力するＡＮＤ回路３５４と、スイッチ回路３５６とスイッチ回路３５６の出力とブロック選択信号ＢＬＫ１とを受けて信号ＩＯＳ２を出力するＡＮＤ回路３５８とを含む。
【０１１４】
ＩＯＳ発生回路３０４は、さらに、スイッチ回路３６０と、スイッチ回路３６０の出力とブロック選択信号ＢＬＫ１とを受けて信号ＩＯＳ３を出力するＡＮＤ回路３６２と、スイッチ回路３６４と、スイッチ回路３６４の出力とブロック選択信号ＢＬＫ１とを受けて信号ＩＯＳ４を出力するＡＮＤ回路３６６とを含む。
【０１１５】
なお、ブロック選択信号ＢＬＫ１は、図１２に示したメモリセルアレイ３１４においてセンスアンプ帯ＳＡＢで区切られた分割単位を活性化する信号である。このブロック選択信号ＢＬＫ１はロウアドレス信号をデコードしてロウデコーダ＋コラムデコーダ３０２から供給される。図示しないが、ＩＯＳ発生回路３０４は、センスアンプ帯ＳＡＢによる分割単位の数だけ同様な回路を含んでいる。そして、ＩＯＳ発生回路３０４には、対応するブロック選択信号が入力されている。
【０１１６】
また、スイッチ回路３５２，３５６，３６０，３６４の構成は、図４で説明したスイッチ回路９２と同様であるので説明は繰返さない。なお、図７で説明したように、スイッチ回路９２Ａと同様な構成を用い、対応するアドレスが入力された場合にのみアドレス置換を行なってもよい。
【０１１７】
ＩＯＳ発生回路３０４は、以下の第１、第２の動作のいずれか一方を行う。
第１の動作では、ＩＯＳ発生回路３０４は、ある入力アドレスビットＲＡｘに応じて図１３のＩＯ線ＩＯ−１，ＩＯ−３とＩＯ線ＩＯ−（２ｎ−１）とスペアＩＯ線ＳＩＯ１とを一括して選択し、かつ、入力アドレスビットＲＡｘが反転した場合に図１３のＩＯ線ＩＯ−２，ＩＯ−４とＩＯ線ＩＯ−２ｎとスペアＩＯ線ＳＩＯ２とを一括して選択する。
【０１１８】
第２の動作では、ＩＯＳ発生回路３０４は、ある入力アドレスビットＲＡｘに応じて図１３のＩＯ線ＩＯ−１，ＩＯ−３とＩＯ線ＩＯ−２ｎとスペアＩＯ線ＳＩＯ２とを一括して選択し、かつ、入力アドレスビットＲＡｘが反転した場合に図１３のＩＯ線ＩＯ−２，ＩＯ−４とＩＯ線ＩＯ−（２ｎ−１）とスペアＩＯ線ＳＩＯ１とを一括して選択する。
【０１１９】
第１、第２の動作のいずれを行うかは、スイッチ回路３５２，３５６，３６０，３６４に含まれているヒューズの設定によって定まる。
【０１２０】
図１３の２対１デコーダ３０９は、ＩＯＳ発生回路３０４が出力する信号ＩＯＳ１〜ＩＯＳ４に応じて、データ線の選択動作を行なう。
【０１２１】
図１５は、メモリセルアレイの１つのメモリセル行に複数の不良メモリセルが存在する場合を説明するための図である。
【０１２２】
図１５には、ロウアドレスＲＯＷ−ｉに対応するメモリセル行上の２箇所に不良メモリセルが存在する場合が示されている。図１３で説明した２対１デコーダ３０９によって偶数番目のＩＯ線と奇数番目のＩＯ線とのいずれか一方がデータ線と接続され外部にデータが読出される。このような構成の場合に、不良メモリセルが存在するＩＯ線ＩＯ−ａとＩＯ線ＩＯ−ｂとがともに偶数あるいは奇数の場合には、対応するスペアＩＯ線がＳＩＯ１，ＳＩＯ２の２本あっても救済をすることは従来は不可能であった。
【０１２３】
しかしながら、図１３で説明したように、２対１デコーダ３０９をメモリアレイの右半分と左半分に分けて選択の切換えが可能なように構成しておけばこのような不良チップの救済が可能となる。救済を行なう際に、メモリアレイの右半分については、通常どおり不良メモリセルとスペアメモリセルの置換を行なう。一方、メモリアレイの左半分については、図１４に示すスイッチ回路３５２，３５６の接続を切換えることによってスペア置換を行なうことができる。
【０１２４】
図１６は、ロウアドレスの信号ビットＲＡｘが０のときの不良メモリセルの置換を説明するための図である。
【０１２５】
図１６を参照して、ＩＯ線ＩＯ−ａ，ＩＯ−ｂがともに偶数番目のＩＯ線であった場合について説明する。ＩＯ線ＩＯ−ａを含むアレイの右半分については、ロウアドレスの信号ビットＲＡｘが０のときに奇数番目のＩＯ線を選択するようにスイッチが設定される。
【０１２６】
一方、ＩＯ線ＩＯ−ｂおよびスペアＩＯ線を含むアレイの右半分については、ロウアドレスの信号ビットＲＡｘが０のときには偶数番目のＩＯ線を選択するようにスイッチを設定する。このようにすることにより同時に２つの不良メモリセルの指定がなされることはない。
【０１２７】
したがって、アドレスビットＲＡｘが０のときには、ＩＯ線ＩＯ−ｂ上の不良メモリセルに代えてスペアメモリセルＳＭＣＲを置換して用いることができる。
【０１２８】
図１７は、ロウアドレスの信号ビットＲＡｘが１のときの不良メモリセルの置換を説明するための図である。
【０１２９】
図１７を参照して、ロウアドレスの信号ビットＲＡｘが１のときにはアレイの左半分は偶数番目のＩＯ線を選択するようにスイッチが選択される。一方アレイの右半分についてはアドレスビットＲＡｘが１のときには奇数番目のＩＯ線を選択するようにスイッチが設定される。このように設定することによりＩＯ線ＩＯ−ａ上の不良メモリセルをスペアメモリセルＳＭＣＬに置換して用いることができる。
【０１３０】
図１６、図１７に説明したような置換を行なうことで、従来救済することができなかった不良チップを良品チップにすることができる。したがって、実施の形態３の半導体記憶装置においても従来よりも歩留りの向上が期待できる。
【０１３１】
［実施の形態４］
実施の形態１〜実施の形態３においては、メモリセルアレイの右半分と左半分とのアドレス割り当てを変更することによってスペアメモリセルによる救済率を向上させる場合について説明した。
【０１３２】
しかし、１つのメモリセルアレイを分割する場合に限らず、離れた位置にあるメモリセルが１つのロウアドレスの入力に対応して一括して活性化される場合もある。このような場合にも本発明は適用が可能である。
【０１３３】
図１８は、実施の形態４の半導体記憶装置４０１の構成を示した概略ブロック図である。
【０１３４】
図１８を参照して、半導体記憶装置４０１は、複数のメモリバンクＢＡＮＫ♯１〜ＢＡＮＫ♯ｕと、ロウアドレス信号ＲＡ，コラムアドレス信号ＣＡのアドレスの各バンクへの対応の入換えを行なうアドレス入替回路４０４と、不良メモリセルのアドレスを記憶するアドレスプログラム回路４０６と、入力されるロウアドレスＲＡ，コラムアドレスＣＡとアドレスプログラム回路４０６の出力とを比較して制御信号ＳＥＬＡを出力するアドレスコンパレータ４０８とアドレス入替回路４０４から出力される制御信号ＳＥＬＢおよびアドレスコンパレータ４０８から出力される制御信号ＳＥＬＡに応じてバンクＢＡＮＫ♯１〜ＢＡＮＫ♯ｕの出力を選択してデータ端子に出力するＩＯセレクタ４１０とを含む。
【０１３５】
メモリバンクＢＡＮＫ♯１は、アドレス入替回路４０４によってアドレス入換え処理をされた後のロウアドレスおよびコラムアドレスを受けるロウデコーダ＋コラムデコーダ４０２♯１と、メインワードドライバＭＷＤ♯１と、メモリセルアレイ４１４♯１と、メモリセルアレイ４１４♯１とデータ線ＩＤＱ１♯１〜ＩＤＱｎ♯１およびＩＤＱｓとの間のデータ授受を行なう２対１デコーダ４０９♯１とを含む。
【０１３６】
メモリバンクＢＡＮＫ♯２は、アドレス入替回路４０４によってアドレス入換え処理をされた後のロウアドレスおよびコラムアドレスを受けるロウデコーダ＋コラムデコーダ４０２♯２と、メインワードドライバＭＷＤ♯２と、メモリセルアレイ４１４♯２と、メモリセルアレイ４１４♯２とデータ線ＩＤＱ１♯２〜ＩＤＱｎ♯２との間のデータ授受を行なう２対１デコーダ４０９♯２とを含む。
【０１３７】
メモリバンクＢＡＮＫ♯ｕは、アドレス入替回路４０４によってアドレス入換え処理をされた後のロウアドレスおよびコラムアドレスを受けるロウデコーダ＋コラムデコーダ４０２♯ｕと、メインワードドライバＭＷＤ♯ｕと、メモリセルアレイ４１４♯ｕと、メモリセルアレイ４１４♯ｕとデータ線ＩＤＱ１♯ｕ〜ＩＤＱｎ♯ｕとの間のデータ授受を行なう２対１デコーダ４０９♯ｕとを含む。
【０１３８】
ここで、メモリバンクＢＡＮＫ♯１には図９で説明したようにスペアＩＯ線およびスペアメモリセルが設けられている。一方メモリバンクＢＡＮＫ♯２〜ＢＡＮＫ♯ｕにはスペアメモリセルが設けられていない。このような場合においても、半導体記憶装置４０１は、メモリバンクＢＡＮＫ♯２〜ＢＡＮＫ♯ｕのいずれかに不良メモリセルが存在した場合にメモリバンクＢＡＮＫ♯１に含まれているスペアメモリセルを用いて置換を行なうことができる。
【０１３９】
図１９は、図１８におけるＩＯセレクタ４１０の構成を示した回路図である。
図１９を参照して、ＩＯセレクタ４１０は、ＩＯ置換回路４１２と、２ｎＤＱ選択回路４１４と、パラレル・シリアル変換回路４１６とを含む。
【０１４０】
ＩＯ置換回路４１２は、複数のスイッチ４１８を含む。不良アドレスと入力アドレスとが一致した場合には、アドレスコンパレータ４０８から出力される信号ＳＥＬＡに応じてメモリセルの置換が行なわれる。スイッチ４１８は、信号ＳＥＬＡに応じて、スペアデータ線ＩＤＱｓと他のデータ線ＩＤＱ１♯１〜ＩＤＱｎ♯１，ＩＤＱ１♯２〜ＩＤＱｎ♯２，…，ＩＤＱ１♯ｕ〜ＩＤＱｎ♯ｕのいずれか１本とを置換する。
【０１４１】
２ｎＤＱ選択回路４１４は、アドレス入替回路４０４から出力される制御信号ＳＥＬＢに応じて、ＩＯ置換回路４１２の出力であるｕ×ｎビットのデータ線のうち２×ｎビットを選択して出力する。
【０１４２】
パラレル・シリアル変換回路４１６は、２×ｎビットのデータをパラレル／シリアル変換してｎビットにして信号ＤＱ１〜ＤＱｎを出力する。
【０１４３】
図１９では、複数バンクのうちの２つのバンクが１つのアドレスによって同時に選択され２ビットプリフェッチが行なわれメモリバンクからの読出周波数の２倍の周波数でデータを出力する場合について説明した。
【０１４４】
このような場合において不良メモリセルが含まれているメモリバンクをスペアメモリセルを含んでいるバンクと同時に活性化するように図１８のアドレス入替回路４０４によってアドレスの割り当てを変更する。アドレス入替回路４０４は、図３や図１４に示した構成と同様な構成を用いて実現することができる。
【０１４５】
なお、２つのバンクが同時に活性化される場合に限らずより多くのバンクが同時に活性化される場合においても同様にアドレス入換えによってスペアメモリセルによる救済率を向上させることは可能である。
【０１４６】
以上説明したように、実施の形態４においても、正規のメモリセルのアドレスの割り当てを変更することによってスペアメモリセルによる置換救済率を向上させ、歩留りを向上させることができる。
【０１４７】
［実施の形態５］
図２０は、実施の形態５の半導体記憶装置５０１の構成を示したブロック図である。
【０１４８】
図２０を参照して、半導体記憶装置５０１は、スペアメモリセルによる置換を行なう不良メモリセルのアドレスを記憶させるアドレスプログラム回路５０６と、外部から入力されるロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡをアドレスプログラム回路５０６の出力と比較するアドレスコンパレータ５０８と、アドレスコンパレータ５０８の出力を受けて信号ＩＯＳ１〜ＩＯＳ４を発生させるＩＯＳ発生回路５０４と、ロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡを受けてデコードするロウデコーダ＋コラムデコーダ５０２とを含む。
【０１４９】
半導体記憶装置５０１は、さらに、ロウデコーダ＋コラムデコーダ５０２の出力に応じてメインワード線を駆動するメインワードドライバＭＷＤと、ロウデコーダ＋コラムデコーダ５０２の出力に応じて選択動作が行なわれるメモリセルアレイ５１４とを含む。
【０１５０】
メモリセルアレイ５１４は、複数のセンスアンプ帯ＳＡＢおよびサブワードドライバ帯ＳＷＤを含んでおり、これらによって複数のメモリブロックに分割されている。
【０１５１】
半導体記憶装置５０１は、さらに、メモリセルアレイからデータが出力されるローカルＩＯ線ＬＩＯ，／ＬＩＯおよびスペアローカルＩＯ線ＳＬＩＯ，／ＳＬＩＯのうちから半分を選択して、データ線ＩＤＱ１〜ＩＤＱｎおよびＩＤＱｓと接続する２対１デコーダ５０９とを含む。
【０１５２】
メモリセルアレイ５１４およびロウデコーダ＋コラムデコーダ５０２の構成については、図９で説明したメモリセルアレイ２１４およびロウデコーダ＋コラムデコーダ２０２と同様であるので、説明は繰返さない。ＩＯＳ発生回路５０４の構成は、図１４で説明したＩＯＳ発生回路３０４と同様であるので説明は繰返さない。また、２対１デコーダ５０９も、図１３で説明した２対１デコーダ３０９と同様な構成を有するため、説明は繰り返さない。
【０１５３】
半導体記憶装置５０１は、さらに、アドレスコンパレータ５０８の出力に応じてデータ線ＩＤＱ１〜ＩＤＱｎおよびスペアデータ線ＩＤＱｓと端子との接続をシフトするＩＯシフト回路５１０を含む。
【０１５４】
ＩＯシフト回路５１０は、アドレスコンパレータ５０８の出力がプログラムされている不良メモリセルのアドレスと入力アドレスとが一致したことを示す場合に、スペアデータ線ＩＤＱｓを使用する。
【０１５５】
図２１は、図２０におけるＩＯシフト回路５１０の構成を示した回路図である。
【０１５６】
図２１を参照して、ＩＯシフト回路５１０は、データ信号ＤＱ１〜ＤＱｎにそれぞれ対応して設けられるスイッチ回路５１０．１〜５１０．ｎを含む。スイッチ回路５１０．１〜５１０．ｎの接続は、アドレスコンパレータ５０８の出力に応じて接続切換が行なわれる。
【０１５７】
スイッチ回路５１０．１は、データ線ＩＤＱ１，ＩＤＱ２のいずれか一方とデータ信号ＤＱ１を出力する端子とを接続する。スイッチ回路５１０．１は、「シフトなし」の場合には、データ線ＩＤＱ１とデータ信号ＤＱ１を出力する端子とを接続し、「シフトあり」の場合にはデータ線ＩＤＱ２とデータ信号ＤＱ１を出力する端子とを接続する。
【０１５８】
同様に他のスイッチ回路は、「シフトなし」の場合には、対応する番号のデータ線と対応する番号の端子とを接続し、「シフトあり」の場合には対応する番号よりも１つ大きい番号のデータ線と対応する番号の端子とを接続する。ただし、スイッチ回路５１０．ｎは、シフトありの場合にはスペアデータ線ＩＤＱｓとデータ信号ＤＱｎを出力する端子とを接続する。
【０１５９】
今ここで、データ線ＩＤＱ５に欠陥が生じた場合について説明する。このような場合には、データ信号ＤＱ１〜ＤＱ４を出力する端子と対応するスイッチ回路５１０．１〜５１０．４は「シフトなし」の状態とし、データ信号ＤＱ５〜ＤＱｎに対応するスイッチ回路５１０．５〜５１０．ｎについては「シフトあり」の状態とする。するとデータ線ＩＤＱ５はどの端子とも接続されなくなり使用しなくてもよい。
【０１６０】
このようなシフト方式による置換の利点は、高速アクセスが可能であることである。つまり、図８のＩＯ置換回路２１０のような複雑なスペアＩＯ線の置換回路を介すると、離れたＩＯ線と置換する際には、スペアＩＯ線からデータを読出す経路が長くなる。また、スペアＩＯ線に付加される寄生容量が他のＩＯ線よりも大きくなってしまう。シフト方式による置換は、これらの弱点を克服することができ、置換によるデータアクセスの遅延が少なくてすむ。
【０１６１】
図２２は、実施の形態５において救済が可能となる不良メモリセルの発生位置を説明するための図である。
【０１６２】
図２２を参照して、ロウアドレスＲＯＷ−ｉによって指定される同一のメモリセル行に２つの不良メモリセルが存在する場合について説明する。この不良メモリセルが存在するＩＯ線ＩＯ−ａ，ＩＯ−ｂがともに偶数あるいは奇数番目のＩＯ線である場合には、従来は不良救済が不可能であった。
【０１６３】
しかし、２対１デコーダ５０９が選択するＩＯ線のアドレスとの対応関係を図２０のＩＯＳ発生回路５０４によって変更することにより、図１６、図１７で説明した場合と同様な置換を行なうことが可能となる。
【０１６４】
したがって、実施の形態５においても、正規のメモリセルのアドレスの割り当てを変更することによって、スペアメモリセルを用いた不良救済率を向上させることができ、歩留りの向上を図ることができる。
【０１６５】
［実施の形態６］
実施の形態６では、正規のメモリセル相互のアドレス置換とスペアメモリセルによる不良メモリセルの置換との組合せに対して、さらに誤り訂正処理を組合せる。
【０１６６】
たとえば、オンチップの誤り訂正機能を有する半導体記憶装置については、特開昭６３−３０２４９７号公報およびそれに対応する米国特許４９１８６９２号公報に開示されている。オンチップ誤り訂正機能を有する半導体記憶装置では、データ群および冗長ビットがメモリセルアレイに対して一括して入出力される。このデータ群および冗長ビット群の中に発生する１ビットあるいは複数ビットの誤りデータについて自動で救済ができるというものである。この誤りデータは、メモリセルの不良に起因するものでも良いし、α線の入射によるソフトエラーに起因するものでもよい。
【０１６７】
このようなオンチップ誤り訂正機能を有する半導体記憶装置は、冗長ビット分だけメモリセルを余分に設けなくてはならないので、一括して記憶するデータのビット数が少ない場合にはあまり経済的ではない。
【０１６８】
しかし、近年のシステムＬＳＩのように、ＤＲＡＭを内蔵する場合には、内部データバス幅を１２８ビット以上にする場合も多い。このように、一括して記憶するデータのビット数が多い場合には、情報ビットに対する冗長ビットの比率が少なくて済む。したがって、このようなオンチップ誤り訂正機能を有する半導体記憶装置が好適に用いられる。
【０１６９】
図２３は、実施の形態６の半導体記憶装置６０１の構成を示したブロック図である。
【０１７０】
図２３を参照して、半導体記憶装置６０１は、スペアメモリセルによる置換を行なう不良メモリセルのアドレスを記憶させるアドレスプログラム回路６０６と、外部から入力されるロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡをアドレスプログラム回路６０６の出力と比較するアドレスコンパレータ６０８と、アドレスコンパレータ６０８の出力を受けて信号ＩＯＳ１〜ＩＯＳ４を発生させるＩＯＳ発生回路６０４と、ロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡを受けてデコードするロウデコーダ＋コラムデコーダ６０２とを含む。
【０１７１】
半導体記憶装置６０１は、さらに、ロウデコーダ＋コラムデコーダ６０２の出力に応じてメインワード線を駆動するメインワードドライバＭＷＤと、ロウデコーダ＋コラムデコーダ６０２の出力に応じて選択動作が行なわれるメモリセルアレイ６１４とを含む。
【０１７２】
メモリセルアレイ６１４は、複数のセンスアンプ帯ＳＡＢおよびサブワードドライバ帯ＳＷＤを含んでおり、これらによって複数のメモリブロックに分割されている。
【０１７３】
半導体記憶装置６０１は、さらに、メモリセルアレイからデータが出力されるローカルＩＯ線ＬＩＯ，／ＬＩＯおよびスペアローカルＩＯ線ＳＬＩＯ，／ＳＬＩＯのうちから半分を選択して、データ線ＩＤＱ１〜ＩＤＱｎおよびＩＤＱｓと接続する２対１デコーダ６０９と、データ線置換回路６１０とを含む。
【０１７４】
データ線置換回路６１０は、データ線ＰＤＱ１〜ＰＤＱｎ＋ｍのいずれかをスペアデータ線ＩＤＱｓに置換するための複数のスイッチを含む。
【０１７５】
データ線置換回路６１０は、アドレスコンパレータ６０８の出力がプログラムされている不良メモリセルのアドレスと入力アドレスとが一致したことを示す場合に、スペアデータ線ＩＤＱｓを使用する。
【０１７６】
メモリセルアレイ６１４およびロウデコーダ＋コラムデコーダ６０２の構成については、図９で説明したメモリセルアレイ２１４およびロウデコーダ＋コラムデコーダ２０２と同様であるので、説明は繰返さない。また、２対１デコーダ６０９も、図１３で説明した２対１デコーダ３０９と同様な構成を有するため、説明は繰り返さない。
【０１７７】
半導体記憶装置６０１は、さらに、ＥＣＣ回路６１２を含む。ＥＣＣ回路６１２は、データ線置換回路６１０からデータ群ＩＤＱ１〜ＩＤＱｎと冗長ビット群ＣＤＱ１〜ＣＤＱｍとが出力された場合には、これらに基づいて誤り訂正を行なってデータ信号ＤＱ１〜ＤＱｎを出力する。一方、データ信号ＤＱ１〜ＤＱｎが外部から与えられた場合には、データ群ＩＤＱ１〜ＩＤＱｎと冗長ビット群ＣＤＱ１〜ＣＤＱｍとを生成し、メモリセルアレイ６１４に書きこむために出力する。データ群ＩＤＱ１〜ＩＤＱｎと冗長ビット群ＣＤＱ１〜ＣＤＱｍの合計ビット数は誤り訂正のための単位ビット数である。
【０１７８】
図２４は、アドレス置換前の不良の位置を説明するための図である。
図２４を参照して、アドレスＡＤ１で選択されるアドレスマップにおいては、データビットＩＤＱ３およびＩＤＱ７に不良が存在する。このような場合において図２３のＥＣＣ回路６１２が１ビットの誤り訂正しかできない場合には不良チップの救済が不可能である。またＥＣＣ回路６１２が２ビットの誤り訂正が可能な場合であれば、誤り訂正機能により不良チップを良品とすることは可能であるが、たとえばα線によるソフトエラーが生じた場合にＥＣＣ回路６１２により誤り訂正は期待できない。
【０１７９】
このような場合において、１つのアドレスによって選択される部分に複数の不良が存在しないように分散させることができれば、不良チップの救済をした上でかつソフトエラーをＥＣＣ回路６１２によって誤り訂正することが可能となる。
【０１８０】
図２５は、アドレス割り当て変更後の誤り訂正が可能となる不良の存在箇所を示した図である。
【０１８１】
図２５を参照して、アドレスＡＤ１のデータビットＩＤＱ１〜ＩＤＱ６をアドレスＡＤ２のデータビットＩＤＱ１〜ＩＤＱ６と入換えるようなアドレス割り当てを図２３のＩＯＳ発生回路６０４で行なう。このようにすることによりＥＣＣ回路６１２が１ビット誤り訂正が可能な場合であれば不良チップを救済可能にするとができる。またＥＣＣ回路６１２が２ビット誤り訂正可能な場合であれば、１ビットまでのソフトエラーを誤り訂正することが可能となる。さらに不良が多いときは、メモリセルアレイ中のスペアメモリセルを置換するようにアドレスプログラム回路６０６のプログラムを行なっておけばよい。
【０１８２】
以上のように、従来救済することができなかった不良チップを良品チップにすることができる。また、不良アドレスのプログラムに要する時間も少なくて済む。したがって、実施の形態３の半導体記憶装置においても従来よりも歩留りの向上が期待できるとともに、アドレスプログラムに要する時間短縮による製造コストの低下を期待できる。
【０１８３】
［実施の形態７］
図２６は、実施の形態７の半導体記憶装置７０１の構成を示した回路図である。
【０１８４】
図２６を参照して、半導体記憶装置７０１は、スペアメモリセルによる置換を行なう不良メモリセルのアドレスを記憶させるアドレスプログラム回路７０６と、外部から入力されるロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡをアドレスプログラム回路７０６の出力と比較するアドレスコンパレータ７０８と、アドレスコンパレータ７０８の出力を受けて信号ＩＯＳ１〜ＩＯＳ４を発生させるＩＯＳ発生回路７０４と、ロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡを受けてデコードするロウデコーダ＋コラムデコーダ７０２とを含む。
【０１８５】
半導体記憶装置７０１は、さらに、ロウデコーダ＋コラムデコーダ７０２の出力に応じてメインワード線を駆動するメインワードドライバＭＷＤと、ロウデコーダ＋コラムデコーダ７０２の出力に応じて選択動作が行なわれるメモリセルアレイ７１４とを含む。
【０１８６】
メモリセルアレイ７１４は、複数のセンスアンプ帯ＳＡＢおよびサブワードドライバ帯ＳＷＤを含んでおり、これらによって複数のメモリブロックに分割されている。
【０１８７】
半導体記憶装置７０１は、さらに、メモリセルアレイからデータが出力されるローカルＩＯ線ＬＩＯ，／ＬＩＯおよびスペアローカルＩＯ線ＳＬＩＯ，／ＳＬＩＯのうちから半分を選択して、データ線ＩＤＱ１〜ＩＤＱｎおよびＩＤＱｓと接続する２対１デコーダ７０９とを含む。
【０１８８】
メモリセルアレイ７１４およびロウデコーダ＋コラムデコーダ７０２の構成については、図９で説明したメモリセルアレイ２１４およびロウデコーダ＋コラムデコーダ２０２と同様であるので、説明は繰返さない。ＩＯＳ発生回路７０４の構成は、図１４で説明したＩＯＳ発生回路３０４と同様であるので説明は繰返さない。また、２対１デコーダ７０９も、図１３で説明した２対１デコーダ３０９と同様な構成を有するため、説明は繰り返さない。
【０１８９】
半導体記憶装置７０１は、さらに、アドレスコンパレータ７０８の出力に応じてデータ線ＩＤＱ１〜ＩＤＱｎおよびスペアデータ線ＩＤＱｓと端子との接続をシフトするＩＯシフト回路７１０を含む。
【０１９０】
ＩＯシフト回路７１０は、アドレスコンパレータ７０８の出力がプログラムされている不良メモリセルのアドレスと入力アドレスとが一致したことを示す場合に、スペアデータ線ＩＤＱｓを使用する。
【０１９１】
半導体記憶装置７０１は、さらに、ＥＣＣ回路７１２を含む。ＥＣＣ回路７１２は、ＩＯシフト回路７１０からデータ群ＩＤＱ１〜ＩＤＱｎと冗長ビット群ＣＤＱ１〜ＣＤＱｍとが出力された場合には、これらに基づいて誤り訂正を行なってデータ信号ＤＱ１〜ＤＱｎを出力する。一方、データ信号ＤＱ１〜ＤＱｎが外部から与えられた場合には、データ群ＩＤＱ１〜ＩＤＱｎと冗長ビット群ＣＤＱ１〜ＣＤＱｍとを生成し、メモリセルアレイ６１４に書きこむために出力する。
【０１９２】
図２６に示すように、ＩＯシフト回路７１０とＥＣＣ回路７１２とを組合せることによって、実施の形態６の場合よりも、さらにアクセススピードの改善が図られる。
【０１９３】
［実施の形態８］
実施の形態１〜実施の形態７では、メモリセルアレイ中の不良メモリセルの存在状況によって、外部から与えられるアドレスと内部のメモリセルアレイの物理的な位置との関係が変更される。このようにアドレス変更が行なわれる場合、テスト時などにアドレスとメモリセルとの対応関係を把握していないと正確なテストができないという問題点がある。実施の形態８の発明はこのような問題点を解決するものである。
【０１９４】
図２７は、実施の形態８の半導体記憶装置において、図４で示したスイッチ回路９２に代えて用いられるスイッチ回路８０２の構成を示した回路図である。
【０１９５】
図２７を参照して、スイッチ回路８０２は、電源ノードとノードＮ１との間に接続されるヒューズ素子８１２と、ノードＮ１と接地ノードとの間に接続される抵抗８１４と、ノードＮ１に入力が接続されるインバータ８１６と、入力ノードＩＮ１と出力ノードＯＵＴとの間に接続されゲートがノードＮ１に接続されるＮチャネルＭＯＳトランジスタ８１８と、入力ノードＩＮ２と出力ノードＯＵＴとの間に接続されゲートにインバータ８１６の出力を受けるＮチャネルＭＯＳトランジスタ８２０とを含む。
【０１９６】
スイッチ回路８０２は、さらに、電源ノードとノードＮ１との間に接続されゲートにテスト信号／ＴＥＳＴ１を受けるＰチャネルＭＯＳトランジスタ８２２を含む。
【０１９７】
次に、スイッチ回路８０２の動作を説明する。
通常時においては、ヒューズ素子８１２を切断することによって正規メモリセル相互のアドレス置換が行なわれる。このときテスト信号／ＴＥＳＴ１はＨレベルに設定されており、ヒューズ素子８１２が切断されるとノードＮ１はＬレベルに設定されアドレスの置換が行なわれる。
【０１９８】
一方、テストモードでは、テスト信号／ＴＥＳＴ１がＬレベルに設定され、ＰチャネルＭＯＳトランジスタ８２２が導通し、ノードＮ１はヒューズ素子８１２が切断されている場合においてもデフォルト状態のＨレベルに設定される。
【０１９９】
以上説明したように、スイッチ回路８０２を設けることにより、アドレス置換を行なった後においてもテストモードにおいて初期のデフォルト状態に戻すことができるので、テスト時において正確なテストを行なうことができ、不良チップの解析を行なう場合に不良メモリセルの正確な位置を特定することも可能となる。
【０２００】
図２８は、第２のテストモードについて説明するための図である。
図２８を参照して、図４で説明したスイッチ回路９２のノードＮ１の電位を外部に出力するためにトライステートインバータ８３２および端子８４２を設ける。トライステートインバータ８３２は、電源ノードと接地ノードとの間に直列に接続されるＰチャネルＭＯＳトランジスタ８３４，８３６およびＮチャネルＭＯＳトランジスタ８３８，８４０を含む。
【０２０１】
ＰチャネルＭＯＳトランジスタ８３４は、ゲートにテスト信号／ＴＥＳＴ２を受ける。ＰチャネルＭＯＳトランジスタ８３６，ＮチャネルＭＯＳトランジスタ３８３のゲートは、ともにノードＮ１に接続される。ＮチャネルＭＯＳトランジスタ８４０は、ゲートにテスト信号ＴＥＳＴ２を受ける。ＰチャネルＭＯＳトランジスタ８３６のドレインは、端子８４２に接続される。
【０２０２】
テストモードにおいてテスト信号ＴＥＳＴ２がＨレベルに設定され、テスト信号／ＴＥＳＴ２がＬレベルに設定されると、ノードＮ１の電位の反転信号が端子８４２から信号ＥＸＯＵＴとして出力される。信号ＥＸＯＵＴを観測することによってスイッチ回路９２においてアドレス置換が設定されているか否かを観測することができる。これによってアドレスプログラム状態を後から外部において把握することが可能となる。
【０２０３】
図２９は、図２７、図２８を組合せた変形例を説明するための図である。
図２９を参照して、テストモードにおいてデフォルト状態に設定を戻すことができるスイッチ回路８０２と、スイッチ回路８０２の選択情報をテストモードにおいて外部に出力できるトライステートインバータ８３２とが組合された状態が示されている。このようにすれば、テスト信号／ＴＥＳＴ１をＬレベルに設定する第１のテストモードにおいてはアドレスプログラム部分を初期状態に戻すことができ、かつ、第２のテストモードにおいてスイッチ回路８０２の選択状態を外部端子８４２においてモニタすることができる。
【０２０４】
以上のようなテストモードを設けることにより、正規メモリセル相互のアドレス置換を行なったプログラム状態を外部よりもとに戻すことが可能となる。あるいは、アドレス置換の設定状態を外部からモニタすることができる。したがって、外部入力アドレスと内部メモリセルアレイの物理位置を対応付けたテストが可能となる。
【０２０５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２０６】
【発明の効果】
請求項１に記載の半導体記憶装置は、予備メモリセル数の増加を抑えつつ、予備メモリセルによる不良チップの救済率を向上させることができる。
【０２０７】
請求項２に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置の奏する効果に加えて、特に記憶データのビット数が大きい場合に、予備メモリセルによる不良チップの救済率を向上させることができる。
【０２０８】
請求項５に記載の半導体記憶装置は、請求項２に記載の半導体記憶装置の奏する効果に加えて、予備メモリセルによる置換によって生ずるデータ読出速度の低下を少なくすることができる。
【０２０９】
請求項６に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置の奏する効果に加えて、誤り訂正機能を内蔵する場合に、予備メモリセルによる不良チップの救済率を向上させるとともに、ソフトエラー訂正率を向上させることができる。
【０２１０】
請求項７，８に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置の奏する効果に加えて、アドレス割り当て変更後においてテストや解析を容易に行なうことができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の半導体記憶装置１の構成を示す概略ブロック図である。
【図２】 メモリセルアレイ１４の構成を概略的に示す回路図である。
【図３】 図１におけるＳＤ発生回路４の構成を示した回路図である。
【図４】 図３におけるスイッチ回路９２の構成を示した回路図である。
【図５】 従来は置換できなかったが、本発明によって置換可能となる不良メモリセルの配置を説明するための図である。
【図６】 本発明の実施の形態１において行なわれるメモリセルの置換を説明するための図である。
【図７】 実施の形態１の変形例の説明をするための回路図である。
【図８】 実施の形態２の半導体記憶装置２０１の構成を示したブロック図である。
【図９】 図８におけるロウデコーダ＋コラムデコーダ２０２の構成およびメモリセルアレイ２１４の構成を説明するための図である。
【図１０】 不良箇所を説明するための論理アドレスマップである。
【図１１】 実施の形態２におけるメモリセルの置換を説明するための図である。
【図１２】 実施の形態３の半導体記憶装置３０１の構成を示したブロック図である。
【図１３】 図１２における２対１デコーダ３０９の構成を示す回路図である。
【図１４】 図１２におけるＩＯＳ発生回路３０４の構成を示した回路図である。
【図１５】 メモリセルアレイの１つのメモリセル行に複数の不良メモリセルが存在する場合を説明するための図である。
【図１６】 ロウアドレスの信号ビットＲＡｘが０のときの不良メモリセルの置換を説明するための図である。
【図１７】 ロウアドレスの信号ビットＲＡｘが１のときの不良メモリセルの置換を説明するための図である。
【図１８】 実施の形態４の半導体記憶装置４０１の構成を示した概略ブロック図である。
【図１９】 図１８におけるＩＯセレクタ４１０の構成を示した回路図である。
【図２０】 実施の形態５の半導体記憶装置５０１の構成を示したブロック図である。
【図２１】 図２０におけるＩＯシフト回路５１０の構成を示した回路図である。
【図２２】 実施の形態５において救済が可能となる不良メモリセルの発生位置を説明するための図である。
【図２３】 実施の形態６の半導体記憶装置６０１の構成を示したブロック図である。
【図２４】 アドレス置換前の不良の位置を説明するための図である。
【図２５】 アドレス割り当て変更後の誤り訂正が可能となる不良の存在箇所を示した図である。
【図２６】 実施の形態７の半導体記憶装置７０１の構成を示した回路図である。
【図２７】 実施の形態８の半導体記憶装置において、図４で示したスイッチ回路９２に代えて用いられるスイッチ回路８０２の構成を示した回路図である。
【図２８】 第２のテストモードについて説明するための図である。
【図２９】 図２７、図２８を組合せた変形例を説明するための図である。
【符号の説明】
１，２０１，３０１，４０１，５０１，６０１，７０１ 半導体記憶装置、２ロウデコーダ、４，２０４ ＳＤ発生回路、６，１２６，２０６，３０６，４０６，５０６，６０６，７０６ アドレスプログラム回路、８，１２４，２０８，３０８，４０８，５０８，６０８，７０８ アドレスコンパレータ、１０ コラムデコーダ、１２ スペアコラムデコーダ、１４，２１４，３１４，４１４，５１４，６１４，７１４ メモリセルアレイ、３０，５０，７０ センスアンプ、９２，９２Ａ，９６，１００，１０４，３５２，３５６，３６０，３６４，５１０．１〜５１０．ｎ，８０２ スイッチ回路、９４，９８，１０２，１０６，３５４，３５８，３６２，３６６ ＡＮＤ回路、１１２，８１２ ヒューズ素子、１１４，８１４ 抵抗、１２２ アドレス切換制御回路、２０２，３０２，４０２，５０２，６０２，７０２ ロウデコーダ＋コラムデコーダ、２１０，４１２ ＩＯ置換回路、２１２，３３１〜３３８ リードアンプ、３０４，５０４，６０４，７０４ ＩＯＳ発生回路、３０９，４０９，５０９，６０９，７０９ ２対１デコーダ、３１０ データ線置換回路、３２０，３２２，３４０，３４２バッファ回路、４０４ アドレス入替回路、４１０ ＩＯセレクタ、４１４ ２ｎＤＱ選択回路、４１６ パラレル・シリアル変換回路、４１８，ＳＷ１〜ＳＷｎ スイッチ、５１０，７１０ ＩＯシフト回路、６１０ データ線置換回路、６１２，７１２ ＥＣＣ回路、８３２ トライステートインバータ、８４２ 端子、ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２，ＢＬｊ１，／ＢＬｊ１，ＢＬｊ２，／ＢＬｊ２，ＳＢＬ，／ＳＢＬ，ＳＢＬｊ，／ＳＢＬｊ ビット線、ＤＢ１，／ＤＢ１，ＤＢ２，／ＤＢ２，ＩＤＱ１〜ＩＤＱｎ，ＩＤＱｓ，ＰＤＱ１ データ線、ＢＡＮＫ♯１〜ＢＡＮＫ♯ｕ メモリバンク、ＢＬＫ１１，ＢＬＫ１２，ＢＬＫ２１，ＢＬＫ２２ メモリブロック、ＣＳＬ１，ＣＳＬｊ１，ＣＳＬｊ２コラム選択線、ＬＩＯ，／ＬＩＯ，ＬＩＯ１〜ＬＩＯ２ｎ，／ＬＩＯ１〜／ＬＩＯ２ｎ，ＬＩＯｊ１，／ＬＩＯｊ１，ＬＩＯｊ２，／ＬＩＯｊ２，ＳＬＩＯ，／ＳＬＩＯ，ＳＬＩＯ１，／ＳＬＩＯ１，ＳＬＩＯ２，／ＳＬＩＯ２ ローカルＩＯ線、ＭＣ メモリセル、ＭＱ キャパシタ、ＭＴ アクセストランジスタ、ＭＷＤ メインワードドライバ、ＭＷＬ メインワード線、ＳＡＢ センスアンプ帯、ＳＢＬＫ１，ＳＢＬＫ２ スペアメモリブロック、ＳＣＳＬ１，ＳＣＳＬ２ コラム選択線、ＳＤＷ サブワードドライバ帯、ＳＩＯ，ＳＩＯ１，ＳＩＯ２ スペアＩＯ線、ＳＭＣＬ，ＳＭＣＲ，ＳＭＣｉ，ＳＭＣｊ スペアメモリセル、ＳＷＤ サブワードドライバ帯、ＳＷＤ１０，ＳＷＤ１１，ＳＷＤ２０，ＳＷＤ２１ サブワードドライバ、ＳＷＬ１０，ＳＷＬ１１，ＳＷＬ２０，ＳＷＬ２１ サブワード線。
Claims (8)
- 各々が複数の正規メモリセルを含む第１〜第４の正規メモリセル群と、
前記複数の正規メモリセルのうちの欠陥メモリセルに置換するための第１、第２の予備メモリセルと、
アドレス割り当て情報を不揮発的に保持し、前記アドレス割り当て情報に基づいて決定される前記第１〜第４の正規メモリセル群のうちのいずれか２つの正規メモリセル群を入力アドレスとして与えられる第１のアドレス値に応答して前記第１の予備メモリセルとともに選択し、前記アドレス割り当て情報に基づいて決定される前記第１〜第４の正規メモリセル群のうちの他の２つの正規メモリセル群を前記入力アドレスとして与えられる第２のアドレス値に応答して前記第２の予備メモリセルとともに選択する第１の選択回路と、
置換情報を不揮発的に保持し、前記第１のアドレス値に応じて選択される正規メモリセルのうちの第１の欠陥メモリセルに代えて前記第１の予備メモリセルを前記置換情報に基づき選択し、前記第２のアドレス値に応じて選択される正規メモリセルのうちの第２の欠陥メモリセルに代えて前記第２の予備メモリセルを前記置換情報に基づき選択する第２の選択回路とを備え、
前記入力アドレスは、外部から与えられるロウアドレスであり、
前記第２の選択回路は、前記置換情報と外部から与えられるコラムアドレスとを比較して選択動作を行ない、
メインワード線と、
前記第１の正規メモリセル群に接続され、前記メインワード線の活性化に応じて活性化される第１のサブワード線と、
前記第２の正規メモリセル群および前記第１の予備メモリセルに接続され、前記メインワード線の活性化に応じて活性化される第２のサブワード線と、
前記第３の正規メモリセル群に接続され、前記メインワード線の活性化に応じて活性化される第３のサブワード線と、
前記第４の正規メモリセル群および前記第２の予備メモリセルに接続され、前記メインワード線の活性化に応じて活性化される第４のサブワード線とをさらに備え、
前記第１の選択回路は、
前記第１のアドレス値に応じて前記第１、第２のサブワード線を一括して選択する第１の動作、前記第１のアドレス値に応じて前記第１、第４のサブワード線を一括して選択する第２の動作のいずれの動作を行なうかの設定を不揮発的に記憶する切換設定部と、
前記メインワード線の活性化時に前記第１〜第４のサブワード線の駆動を前記切換設定部の出力に応じて選択的に行なう駆動部とを含む、半導体記憶装置。 - 各々が複数の正規メモリセルを含む第１〜第４の正規メモリセル群と、
前記複数の正規メモリセルのうちの欠陥メモリセルに置換するための第１、第２の予備メモリセルと、
アドレス割り当て情報を不揮発的に保持し、前記アドレス割り当て情報に基づいて決定される前記第１〜第４の正規メモリセル群のうちのいずれか２つの正規メモリセル群を入力アドレスとして与えられる第１のアドレス値に応答して前記第１の予備メモリセルとともに選択し、前記アドレス割り当て情報に基づいて決定される前記第１〜第４の正規メモリセル群のうちの他の２つの正規メモリセル群を前記入力アドレスとして与えられる第２のアドレス値に応答して前記第２の予備メモリセルとともに選択する第１の選択回路と、
置換情報を不揮発的に保持し、前記第１のアドレス値に応じて選択される正規メモリセルのうちの第１の欠陥メモリセルに代えて前記第１の予備メモリセルを前記置換情報に基づき選択し、前記第２のアドレス値に応じて選択される正規メモリセルのうちの第２の欠陥メモリセルに代えて前記第２の予備メモリセルを前記置換情報に基づき選択する第２の選択回路と、
前記第１〜第４の正規メモリセル群に対してそれぞれデータ授受を行なうための第１〜第４の正規データ線群と、
前記第１、第２の予備メモリセルに対してそれぞれデータ授受を行なうための第１、第２の予備データ線とを備え、
前記第１の選択回路は、前記第１のアドレス値に応じて前記第１、第３の正規データ線群および前記第１の予備データ線を一括して選択する第１の動作、前記第１のアドレス値に応じて前記第２、第３の正規データ線群および前記第１の予備データ線を一括して選択する第２の動作のいずれか一方を前記アドレス割り当て情報に応じて行ない、
前記第２の選択回路は、前記置換情報と前記入力アドレスとを比較し、前記第１の選択回路によって一括して選択された複数の正規データ線のいずれか１つに代えて前記第１の予備データ線を選択する、半導体記憶装置。 - 前記第１の選択回路は、
前記第１のアドレス値に応じて前記第１、第３の正規データ線群を一括して選択し、かつ、前記第２のアドレス値に応じて前記第２、第４の正規データ線群を一括して選択する第１の動作、前記第１のアドレス値に応じて前記第２、第３の正規データ線群を一括して選択し、かつ、前記第２のアドレス値に応じて前記第１、第４の正規データ線群を一括して選択する第２の動作のいずれの動作を行なうかの設定を不揮発的に記憶する切換設定部と、
前記切換設定部の出力に応じて、前記第１、第２の正規データ線群のうちいずれか一方を選択し、前記第３、第４の正規データ線群のうちいずれか一方を選択し、前記第１、第２の予備データ線のいずれか一方を選択するデータ線選択部とを含む、請求項２に記載の半導体記憶装置。 - 前記第１の選択回路によって一括して選択された複数の正規データ線にそれぞれ対応して設けられる複数の外部データ線をさらに備え、
前記第２の選択回路は、
前記置換情報を不揮発的に記憶するアドレスプログラム回路と、
前記入力アドレスと前記アドレスプログラム回路の出力とを比較するアドレスコンパレータと、
前記第１の選択回路によって一括して選択された複数の正規データ線のうちの前記アドレスコンパレータの出力によって指定されるいずれか１つに代えて、前記第１の選択回路によって選択された予備データ線を対応する外部データ線に接続するデータ線置換回路とを含む、請求項２に記載の半導体記憶装置。 - 前記第１の選択回路によって一括して選択された複数の正規データ線にそれぞれ対応して設けられる複数の外部データ線をさらに備え、
前記第２の選択回路は、
前記置換情報を不揮発的に記憶するアドレスプログラム回路と、
前記入力アドレスと前記アドレスプログラム回路の出力とを比較するアドレスコンパレータと、
前記第１の選択回路によって一括して選択された複数の正規データ線のうちから前記アドレスコンパレータの出力によって指定される正規データ線を除外するように、前記第１の選択回路によって一括して選択された複数の正規データ線および予備データ線と前記外部データ線との接続をシフトさせるデータ線シフト回路とを含む、請求項２に記載の半導体記憶装置。 - 外部から与えられる入力データを受けて誤り訂正のための単位データを発生し、前記入力アドレスに応じて一括選択される、前記第１〜第４の正規メモリセル群および前記第１、第２の予備メモリセルのうちの一部分に対して前記単位データを出力し、前記一部分から読出された前記単位データを受けて誤り訂正を行ない、訂正されたデータを外部に出力する誤り訂正回路をさらに備える、請求項１に記載の半導体記憶装置。
- 前記半導体記憶装置は、動作モードとして通常モードとテストモードとを有し、
前記第１の選択回路は、
前記アドレス割り当て情報を不揮発的に記憶し、前記通常モードでは前記記憶された前記アドレス割り当て情報を出力し、前記テストモードでは、前記アドレス割り当て情報が記憶される前の初期情報を出力する記憶部を含む、請求項１に記載の半導体記憶装置。 - 前記半導体記憶装置は、動作モードとして通常モードとテストモードとを有し、
前記テストモードにおいて、前記第１の選択回路から前記アドレス割り当て情報を受けて外部に出力する出力回路をさらに備える、請求項１に記載の半導体記憶装置。
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