JP4758229B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体記憶装置に関し、特に不良メモリセルの救済を行うリダンダンシ回路を備えた半導体記憶装置に関する。

半導体メモリの製造過程において、微細なごみがウエハの表面に付着していたり、ウエハの表面を研磨するときの研磨剤の偏りなどが原因となってチップ上に欠陥が発生する。チップ上に小さな欠陥が発生した場合、欠陥部分のメモリセルのみが不良となるが、他の部分は正常動作したにも関わらずそのチップは不良品とされる。半導体メモリのチップ上に予備のメモリセルを持ち、欠陥メモリセルに対する読み書きデータを予備のメモリセルのデータと切り換えることができれば、製造歩留まりは向上する。そのため、半導体メモリの大容量化に伴って予備のメモリセルと制御回路を含んだリダンダンシ回路を備えることが一般化している。

チップ上のメモリセルと予備のメモリセルの関係について図１を参照して説明する。図１Ａに示されるように、メモリブロック７１は、セグメント７１−０、７１−１、…を備えている。セグメントは、欠陥が発生したとき、不良メモリセルを救済するために割り当てられる単位である。リダンダンシメモリブロック７２は、不良メモリセルを有するセグメントを置換するリダンダンシセグメント７２−０、７２−１を備えている。図１Ａに示される例のように、メモリブロック７１に発生した欠陥７５のサイズが微小である場合には、欠陥７５は、メモリブロック７１の１つのセグメント７１−０の中だけに収まる。この欠陥７５に対応するメモリセル群に格納される情報は、リダンダンシメモリブロック７２のリダンダンシセグメント７２−０により救済される。

しかし、プロセススケールが年々微細化してメモリセルのサイズが小さくなると、図１Ｂに示されるように、欠陥のサイズはメモリセルのサイズに比較して相対的に大きくなる。結果として、欠陥は１セグメントに納まらず、隣り合った連続するセグメントにわたって発生することになる。このため、図１Ａに示された欠陥と同じ大きさの欠陥７５が発生しても、図１Ｂに示される例では、セグメント７３−０〜２の３個のセグメントが欠陥となる。したがって、その欠陥を救済するリダンダンシメモリブロック７４は、３個以上のリダンダンシセグメントが必要になる。このように、図１Ａに示される例では、欠陥７５に対して１個のリダンダンシセグメントで救済可能であったが、プロセスが微細化された現在では、図１Ｂに示されるように、３個のリダンダンシセグメントが必要となり、欠陥メモリセルは特定のメモリブロックに集中し、偏在化することになる。

一方、欠陥７５に対応するメモリセル群を指し示す欠陥アドレスは、リダンダンシ回路により保持されている。欠陥アドレスの保持にはヒューズが用いられることが多い。図１Ａの場合、ヒューズは、セグメント７１−０を指し示すアドレスを欠陥アドレスとして保持する。メモリブロック７１がアクセスされるとき、ヒューズにより保持されているる欠陥アドレスとアクセスアドレスが一致すると、リダンダンシメモリブロック７２の中のセグメント７２−０がアクセスされる。

近年メモリ容量の増加によりそのアドレス情報も増加し、上述のようにリダンダンシメモリ自体の容量も増加せざるを得ず、リダンダンシメモリの容量の増加により欠陥アドレスを保持するヒューズ数が増加することになる。

従来のリダンダンシメモリの構成を、図２を参照して説明する。図２に示されるように、サブマット８１−０〜７、サブマットデコーダ８２、カラムデコーダ８３を有し、各サブマットに対応してリダンダンシ回路が配置される方式が用いられてきた。一般的なリダンダンシ回路はロウ側とカラム側の各々に有するものであるが、説明を簡単にするため、図２においてはロウ側のみ記載し、ロウ側のリダンダンシ回路について説明する。ここでは、ロウアドレスとしてＸ０〜Ｘ１３の１４ビットのアドレスが入力されている。アドレスＸ１１〜Ｘ１３は、８個のサブマットのうちの１個を選択するために使用される。アドレスＸ３〜Ｘ１０は、選択されたサブマットの２５６本のメインワード線ＭＷＤのうちの１本を選択するために使用される。アドレスＸ０〜Ｘ２は、８本のサブワード線ＳＷＤのうちの１本を選択するために使用される。ワード線は、メインワード線ＭＷＤ１本に対して８本のサブワード線ＳＷＤが対応する構成になっているので、各サブマットは、メインワード線２５６本×サブワード線８本で合計２０４８本のワード線を有する。したがって、図２では、各々のサブマットにおいて２０４８本のワード線に対し８本の予備のワード線を有するメモリを示している。

サブマット８１−０〜７は、サブマットデコーダ８２で生成されたサブマット選択信号ＳＭ０〜ＳＭ７によってそれぞれ選択される。サブマット８１−０は、メモリブロックであるメモリセルアレイ８５−０と、ロウアドレスデコーダ８６−０と、リダンダンシメモリブロックであるリダンダンシメモリセルアレイ８７−０と、リダンダンシロウアドレスデコーダ８８−０と、リダンダンシＲＯＭ回路９１−０−０〜９１−０−７と、サブワードデコーダ８９−０と、ＡＮＤ回路９３−０と、ＯＲ回路９４−０とを備えている。尚、符号に付与された添字は、同様の構成要素を区別するために付与したもので、それぞれを区別する必要のない場合は省略する。また、他のサブマット８１−１〜７もサブマット８１−０と同じ構成であり、入力されるサブマット選択信号ＳＭがそれぞれＳＭ１〜ＳＭ７であることが異なるだけである。したがって、サブマット８１−０についてのみ説明し、他のサブマット８１−１〜７については説明を省略する。

サブマット８１−０において、メモリセルアレイ８５−０は、本体のメモリセルの集まりであり、ロウアドレスデコーダ８６−０及びサブワードデコーダ８９−０により選択されたワード線に接続されたメモリセル行が活性化され、メモリセルのデータはセンスアンプ８４−０で増幅される。さらにカラムアドレスデコーダ８３によりセンスアンプが選択され、そのデータは入出力回路（図示せず）に送られることになる。

ロウアドレスデコーダ８６−０には、ロウアドレスＸ３〜Ｘ１０が入力される。入力されたロウアドレスはデコードされ、メインワード線ＭＷＤ２５６本のうちの１本が選択されて活性化される。サブワードデコーダ８９−０は、ロウアドレスＸ０〜Ｘ２を入力して８本のサブワード線ＳＷＤの１本を選択し、活性化したメインワード線ＭＷＤに接続されるサブワード線ＳＷＤを活性化する。したがって、ロウアドレスデコーダ８６−０とサブワードデコーダ８９−０によって、２０４８本のワード線のうち１本が活性化される。

リダンダンシメモリセルアレイ８７−０は、メモリセルアレイ８５−０の欠陥部分を救済するリダンダンシメモリである。リダンダンシロウアドレスデコーダ８８−０によりリダンダンシメモリセルアレイ８７−０内のリダンダンシメインワード線ＲＭＷＤが活性化される。

リダンダンシロウアドレスデコーダ８８−０は、リダンダンシメモリセルアレイ８７−０のロウアドレスをデコーダする。リダンダンシＲＯＭ回路９１−０−０〜９１−０−７から出力されるリダンダンシ選択信号ＲＥがリダンダンシロウアドレスデコーダ８８−０に入力され、リダンダンシメインワード線ＲＭＷＤが活性化される。したがって、リダンダンシロウアドレスデコーダ８８−０は、リダンダンシ選択信号ＲＥ−０−０〜ＲＥ−０−７のうちのいずれかが活性化されると、リダンダンシメインワード線ＲＭＷＤを活性化する。

リダンダンシＲＯＭ回路９１−０−０〜７は、メモリセルアレイ８５−０において置換されるべき欠陥の位置を示す欠陥アドレスを保持し、リダンダンシメモリセルアレイ８７−０を選択するか否かを決定する。リダンダンシメモリセルアレイ８７−０を選択する場合は、リダンダンシ選択信号ＲＥが活性化される。メモリセルアレイ８５−０の欠陥アドレスは、ロウアドレスＸ０〜Ｘ１０に対応するアドレス情報がリダンダンシＲＯＭ回路９１−０−０〜７に備えられているヒューズに書き込まれている。メモリセルアレイ８５−０がアクセスされる時、リダンダンシＲＯＭ回路９１−０−０〜７は、ヒューズに書き込まれているアドレス情報とアクセスするロウアドレスＸ０〜Ｘ１０とを比較する。アドレス比較の結果、一致した場合にリダンダンシＲＯＭ回路９１−０−０〜７は、アクセスするロウアドレスを欠陥アドレスであると判断してリダンダンシ選択信号ＲＥを活性化する。アドレス比較の結果、不一致の場合には、本体のメモリセルアレイが選択されることになり、リダンダンシ選択信号ＲＥは不活性となる。

サブワードデコーダ８９−０は、ロウアドレスの下位ビットＸ０〜Ｘ２をデコードし、ロウアドレスデコーダ８６−０により活性化されたメインワード線ＭＷＤに接続されたサブワード線ＳＷＤを活性化し、アクセスされるメモリセル行のワード線を活性化する。欠陥アドレスがアクセスされる場合、ロウアドレスで指示されるメモリセル行ではなく、リダンダンシメモリセルアレイ８７−０がアクセスされなければならない。したがって、サブワードデコーダ８９−０に入力されるロウアドレスを無効にし、リダンダンシＲＯＭ回路９１−０−０〜７のうち欠陥アドレスを保持しているリダンダンシＲＯＭ回路から出力されるリダンダンシ選択信号ＲＥに応じてリダンダンシメモリセルアレイ８７−０をアクセスすることが必要である。そのため、サブワードデコーダ８９−０は、リダンダンシＲＯＭ回路９１−０−０〜７からそれぞれ出力されるリダンダンシ選択信号ＲＥ−０−０〜ＲＥ−０−７を入力する。リダンダンシ選択信号ＲＥ−０−０〜ＲＥ−０−７のいずれかが活性化されると、サブワードデコーダ８９−０は、ＯＲ回路の出力によりサブワードデコーダ８９−０のセレクタを切り換え、ロウアドレスの下位３ビットをデコードして得られる信号に代えて、リダンダンシ選択信号ＲＥを、リダンダンシサブワード線ＲＳＷＤを選択する信号としてサブワードデコーダ８９−０から出力する。

ＡＮＤ回路９３−０は、リダンダンシＲＯＭ回路９１−０−０〜９１−０−７を活性化するためのリダンダンシ活性化信号ＢＥを生成する。サブマット８１−０が選択されたことを示すサブマット選択信号ＳＭ０と、メモリセルをアクセスすることを示すアクセス活性化信号ＡＥとの論理積がリダンダンシＲＯＭ回路９１−０−０〜７を活性化する条件となる。

ＯＲ回路９４−０は、リダンダンシＲＯＭ回路９１−０−０〜７から出力されるリダンダンシ選択信号ＲＥ−０−０〜ＲＥ−０−７を入力し、その論理和をロウアドレスデコーダキラー信号ＸＤＫとして出力する。ロウアドレスデコーダキラー信号ＸＤＫに応答して、ロウアドレスデコーダ８６−０は非活性状態にされる。このため、メモリセルアレイ８５−０は活性化されない。

このような構成で通常のメモリアクセスは、次のように行われる。ここでは、メモリセルに格納されているデータを読み出す動作について説明する。

アクセスアドレスとデータを読み出す指示が与えられると、ロウアドレスＸ０〜Ｘ１３が有効になるとともに、アクセス活性化信号ＡＥが活性化される。上位のロウアドレスＸ１１〜Ｘ１３は、サブマットデコーダ８２に入力され、アクセスするサブマット８１−０〜７のうちのいずれかを選択するサブマット選択信号ＳＭ０〜ＳＭ７のうち１本が活性化される。ロウアドレスＸ１１〜Ｘ１３が全て０のとき、サブマット８１−０をアクセスすることを示し、サブマット選択信号ＳＭ０が活性化される。サブマット選択信号ＳＭ０が活性化されると、ＡＮＤ回路９３−０は、アクセス活性化信号ＡＥとサブマット選択信号ＳＭ０との論理積をとって、リダンダンシ活性化信号ＢＥを活性化する。リダンダンシ活性化信号ＢＥは、リダンダンシＲＯＭ回路９１−０−０〜７を活性化する。

リダンダンシＲＯＭ回路９１−０−０〜７は、電源投入時などの初期状態設定時において、ヒューズの状態を予めラッチ回路に保持する。ラッチ回路に保持された欠陥アドレスの情報と、入力したロウアドレスＸ０〜Ｘ１０をアドレス比較回路で比較する。

比較の結果、不一致であれば、アクセスするアドレスのメモリセルに欠陥が無いことを示しているため、メモリセルアレイ８５−０がアクセスされ、リダンダンシ選択信号ＲＥは活性化されない。リダンダンシＲＯＭ回路９１−０−０〜７のいずれかが活性化されなければ、ロウアドレスデコーダキラー信号ＸＤＫは活性化されず、ロウアドレスデコーダ８６−０によって選択されたメインワード線ＭＷＤの１本が活性化される。同様にサブワードデコーダ８９−０においても、ＯＲ回路の出力は活性化されず、ロウアドレスＸ０〜Ｘ２により選択されたサブワード線の１本が活性化される。ロウアドレスＸ３〜Ｘ１０を入力するロウアドレスデコーダ８６−０と、ロウアドレスＸ０〜Ｘ２を入力するサブワードデコーダ８９−０のデコード結果に基づいて選択されるワード線に接続されたメモリセル行８０が活性化される。そのメモリセル行８０から、カラムアドレスが与えられるカラムアドレスデコーダ８３により選択されたセンスアンプ８４−０を通してアクセスアドレスに対応するデータが出力される。

比較の結果、一致していれば、アクセスアドレスのメモリセルに欠陥があることを示しているため、リダンダンシメモリセルアレイ８７−０がアクセスされる。リダンダンシメモリセルアレイ８７−０をアクセスするために、リダンダンシＲＯＭ回路９１−０−０〜７のうちアクセスアドレスに一致する欠陥アドレスを保持しているリダンダンシＲＯＭ回路９１は、リダンダンシ選択信号ＲＥを活性化する。リダンダンシ選択信号ＲＥの活性化によって、ＯＲ回路９４−０は、ロウアドレスデコーダキラー信号ＸＤＫを活性化し、ロウアドレスデコーダ８６−０を非活性状態にする。この結果、メモリセルアレイ８５−０はアクセスされない。リダンダンシ選択信号ＲＥ−０−０〜ＲＥ−０−７はリダンダンシロウアドレスデコーダ８８−０に供給され、リダンダンシメモリセルアレイ８７−０のリダンダンシメインワード線ＲＭＷＤが活性化される。サブワードデコーダ８９−０に入力されるリダンダンシ選択信号ＲＥ−０−０〜ＲＥ−０−７は、そのうちの１本が活性化されているため、セレクタは切り換えられ、ロウアドレスＸ０〜Ｘ２のデコード結果に対応するメモリセルアレイ８５−０のサブワード線ＳＷＤを選択する信号ではなく、リダンダンシＲＯＭ回路９１−０により指定されるリダンダンシサブワード線ＲＳＷＤを選択する信号がサブワードデコーダ８９から出力される。

リダンダンシＲＯＭ回路９１−０により指定されるリダンダンシサブワード線ＲＳＷＤによって選択されたリダンダンシメモリセルアレイ８７−０のワード線に接続されたメモリセル行９２が活性化される。アクセスアドレスに対応するデータは、そのメモリセル行９２から、カラムアドレスが与えられるカラムアドレスデコーダ８３により選択されたセンスアンプ８４−０を通してリダンダンシメモリセルアレイ８７−０のデータに置換されて出力される。

この例の場合、欠陥アドレスを保持するヒューズの本数は、リダンダンシＲＯＭ回路９１の１回路当たりロウアドレスＸ０〜Ｘ１０の１１ビットに対応する１１本である。また、１つのサブマット内で置換できるロウアドレスは８アドレスである。したがって、１つのサブマット８１内で９個以上のロウアドレスに対して欠陥が検出されると、他のサブマット８１内に欠陥がなくても、このメモリチップは救済できないことになる。

このように、リダンダンシ回路専用の回路を極力少なくすることによってチップサイズを削減しながらリダンダンシ回路による救済を効率よく行う必要がある。メモリブロック内およびメモリブロック間で均一に欠陥が分布する場合は、確率的に求められたリダンダンシ回路数を備えることにより欠陥セルを救済することができる。しかし、そのメモリブロック内で発生する欠陥の救済は、そのブロックに対応して設けられるリダンダンシ回路数で制限されている。欠陥セルが、あるメモリブロックに集中し、救済されるべきアドレス数がリダンダンシ回路数を超える場合にはメモリチップを救済できないという問題がある。

このような欠点を補い、救済効率を向上させるフレキシブル方式を説明する。リダンダンシ回路を各メモリブロックに対して設けるのではなく、より大きなメモリブロックに対してより大きなリダンダンシ回路を設けるフレキシブル方式が考えられている。メモリブロック当たりのリダンダンシ回路のサイズの割合は同じでも、メモリブロックに対応するリダンダンシ回路の絶対数が増加するため、偏在する欠陥に対しても救済が可能となる。

例えば、図２のリダンダンシＲＯＭ回路９１が図３のリダンダンシＲＯＭ回路９６に置き換えられる。欠陥アドレスを保持するヒューズの数が図２の回路に較べてリダンダンシ回路当たり３本増加され、ロウアドレスＸ０〜Ｘ１３とアクセスアドレスとが比較される。サブマット８１−０〜７のいずれがアクセスされても活性化されるように、アクセス活性化信号ＡＥは直接リダンダンシＲＯＭ回路９１に供給される。このようにすると、リダンダンシＲＯＭ回路９６は、全てのサブマット８１において共通的に使用することができる。図２においてはサブマット８１−０〜７の各々には８つリダンダンシ回路が対応しているが、図３に示されるリダンダンシＲＯＭ回路では、サブマット８１−０〜７のそれぞれに共有される６４のリダンダンシ回路が対応することになる。つまり、サブマット８１−０に置換されるべき欠陥アドレス数が１０個存在しても、サブマット８１−１〜７に欠陥が全く無ければ、このチップは救済できる。

上記のように、リダンダンシＲＯＭ回路９６の欠陥アドレスを保持するヒューズ本数は、ロウアドレスＸ０〜Ｘ１３に対応する１４本である。また、１メモリブロック内で置換できる欠陥数は６４個となる。

このようにフレキシブル方式では、偏在する欠陥を救済する能力は向上するが、一方で救済対象のメモリブロックのサイズが拡大するため、リダンダンシ回路のヒューズ本数が増加するという問題がある。

ヒューズのサイズは３×６０マイクロメートル程度で、メモリセルのサイズ０．１３マイクロメートル角程度に比べると、非常に大きい。このため、ヒューズの本数は極力少なくされるべきである。例えば、メモリが２のｎ乗個のメモリブロックに分割され、各メモリブロックにｍ行のリダンダンシメモリセル行が設けられる場合、リダンダンシメモリセル行を指定するアドレスのビット数をＸとすると、リダンダンシメモリセル行の数は、ｍ×２ｎである。前者の方式では、リダンダンシ回路に備えられるヒューズ本数は、（Ｘ−ｎ）×ｍ×２ｎであり、後者の方式では、Ｘ×ｍ×２ｎとなる。例えば、前者の場合にメモリが８分割（ｎ＝３）され、８つのリダンダンシ回路を備える場合と比較すると、後者の場合には１９２本ものヒューズが余分に必要となる。

このようにメモリ容量の増大とメモリセルの微細化が進行するにつれてヒューズ本数の削減は重要な課題である。前者と後者の方式を組み合せ、リダンダンシ回路の一部が分割されたメモリブロックに割り当てられ、リダンダンシ回路の残りの部分が複数の分割メモリブロックに割り当てられる方式も知られている（例えば、特開２００１−１４３４９４号公報など）。

また、特開平５−２４２６９３号公報では、カラム方向に２本のカラム線を同時にリダンダンシ回路に置換され、リダンダンシ回路は２つのリダンダンシブロックで構成され、下位列アドレスにより２つのリダンダンシブロックを選択し、リダンダンシ回路のＲＯＭ回路（ヒューズ、プログラム回路）は共通としてヒューズ面積、選択回路を削減する技術が知られている。

特開２００１−１４３４９４号公報 特開平５−２４２６９３号公報

本発明の目的は、不良メモリセルの救済を行うリダンダンシ回路を備えた半導体記憶装置において、偏在するメモリセル不良を効率的に救済することができる半導体記憶装置を提供することである。

本発明の他の目的は、欠陥アドレスの情報を保持するヒューズの数が削減されたリダンダンシ回路を備えた半導体記憶装置を提供することにある。

また、本発明の他の目的は、欠陥アドレスの情報を保持するヒューズの占有面積が削減されたリダンダンシ回路を備えた半導体記憶装置を提供することにある。

さらに、本発明の他の目的は、偏在して発生する不良メモリセルを救済し、歩留まりが向上した半導体記憶装置を提供することである。

本発明の観点では、リダンダンシ回路を備えた半導体記憶装置は、複数のメモリブロックと、複数のメモリブロックの各々に対応する複数のリダンダンシメモリブロックとを備えている。複数のメモリブロックの各々を選択するアドレスビットと、複数のリダンダンシメモリブロックの各々を選択するアドレスビットとは異なる。

本発明の半導体記憶装置において、複数のメモリブロックの各々が有する隣接する１以上のメモリセル行または列を置換対象の割り当ての単位であるセグメントとする。欠陥を有し、かつ隣接しているセグメントは、それぞれ異なる複数のリダンダンシメモリブロックのいずれかに備えられるリダンダンシセグメントと置換される。

本発明の半導体記憶装置において、セグメントを規定するアドレスビットは、下位アドレスビットであり、複数のリダンダンシメモリブロックを選択するアドレスビットは、下位アドレスビットの直上のアドレスビットを含む。

本発明の半導体記憶装置において、セグメントの単位は、サブワード線の本数と等しい。

本発明の他の観点では、半導体記憶装置は、メモリブロックと複数のリダンダンシメモリブロックとを具備している。メモリブロックは、複数のセグメントを有し、複数のセグメントの各々は、複数のメモリセルを備えている。複数のリダンダンシメモリブロックは、メモリブロックに対して設けられ、複数のリダンダンシメモリブロックの各々は、リダンダンシセグメントを有している。リダンダンシセグメントは、複数のセグメントのいずれかの欠陥を有するセグメントを置換する。複数のセグメントは、複数のリダンダンシメモリブロックに循環的に順番に割り当てられている。複数のセグメントの各々は、欠陥があったとき割り当てられたリダンダンシメモリブロックにより置換可能である。

本発明の他の観点では、半導体記憶装置は、複数のメモリブロックと複数のリダンダンシメモリブロックとを具備している。複数のメモリブロックの各々は、複数のセグメントを有し、複数のセグメントの各々は、複数のメモリセルを備えている。複数のリダンダンシメモリブロックは、複数のメモリブロックに対して設けられ、複数のリダンダンシメモリブロックの各々は、リダンダンシセグメントを有している。リダンダンシセグメントは、複数のセグメントのいずれかの欠陥を有するセグメントを置換する。複数のセグメントは、複数のリダンダンシメモリブロックに循環的に順番に割り当てられている。複数のセグメントの各々は、欠陥があったときリダンダンシメモリブロックにより置換可能である。

本発明の他の観点では、複数のメモリブロックを備える半導体記憶装置において、複数のメモリブロックの各々は複数のセグメントを含む。複数のセグメントのいずれかの欠陥を有するセグメントを置換するリダンダンシメモリブロックは、複数のメモリブロックの各々に物理的に設けられる。リダンダンシメモリブロックは、複数のメモリブロックに論理的に共通に割り当てられる。複数のセグメントの各々は、欠陥があったとき割り当てられたリダンダンシメモリブロックにより置換可能である。

本発明の半導体記憶装置において、複数のセグメントのうち、第１セグメントと、第２セグメントとは互いに隣接する。第１セグメントに割り当てられる第１リダンダンシメモリブロックと、第２セグメントに割り当てられる第２リダンダンシメモリブロックとは、異なるリダンダンシメモリブロックである。

本発明の半導体記憶装置において、第１セグメントを指し示すアドレスと第２セグメントを指し示すアドレスとは連続したアドレスである。第１リダンダンシメモリブロックを指し示す番号と第２リダンダンシメモリブロックを指し示す番号とは循環的に連続する番号である。

本発明の半導体記憶装置において、複数のセグメントのいずれかに割り当てられるリダンダンシメモリブロックを指し示す番号をｋとし、複数のセグメントのいずれかを指し示すアドレスをｍとし、複数のリダンダンシメモリブロックの数をｎとすると、ｋはｍをｎで除算した剰余で与えられる。

本発明の半導体記憶装置において、複数のセグメントの各々は、２のｎ乗（ｎ＝０、１、２、…）本のワード線またはビット線に接続するメモリセルの集合である。ワード線またはビット線が複数本であるときはワード線またはビット線は隣接している。

本発明の半導体記憶装置において、複数のセグメントのいずれかを選択するデコード回路に入力するアドレスの複数の下位ビットは、複数のリダンダンシメモリブロックのいずれかを選択するデコード回路にも入力される。

本発明によれば、不良メモリセルの救済を行うリダンダンシ回路を備えた半導体記憶装置において、偏在するメモリセル不良を効率的に救済することができる。

また、本発明によれば、欠陥メモリセルを特定する欠陥アドレスの情報を保持するヒューズの数を削減したリダンダンシ回路を備えた半導体記憶装置を提供することができる。

さらに、本発明によれば、欠陥メモリセルを特定する欠陥アドレスの情報を保持するヒューズの数が削減できるため、ヒューズの占める面積を削減したリダンダンシ回路を備えた半導体記憶装置を提供することができる。

また、本発明によれば、偏在して発生する不良メモリセルを救済するリダンダンシ回路を分散することで救済することが可能となり、半導体記憶装置の歩留を向上させることができる。

図４から図９を参照して本発明の第１の実施の形態による半導体記憶装置を説明する。一般的に半導体記憶装置（ＤＲＡＭ）は、リダンダンシ回路をロウ側とカラム側の双方又は一方に有するが、説明を簡単にするため、以下ではロウ側のリダンダンシについて説明する。カラム側のリダンダンシについても本発明が適用できることは明らかである。

第１の実施の形態において、欠陥を置換する単位であるセグメントはロウアドレスで選択されるワード線１本に接続されるメモリセル群である。本発明においては、このワード線１本に接続されるメモリセル群をサブメモリブロックと称することにする。従って、第１の実施の形態では、セグメントとサブメモリブロックのサイズは等しい。

第１の実施の形態では、メモリセルアレイがモザイク状にリダンダンシメモリセルアレイに割り当てられ、不良ビットが特定ブロックに集中して発生した場合でも救済が可能で、かつリダンダンシ選択回路のヒューズ本数が減少されている。つまり、偏在する不良に対するリダンダンシサブメモリブロックがリダンダンシメモリセルアレイ中に分散されている。従来では、不良ビットが集中的に発生した場合、リダンダンシサブメモリブロックが不足して救済できない場合があったが、本実施の形態の構成によれば、リダンダンシメモリセルアレイに対して不良ビット群のサブメモリブロックが分散的に割り当てられるので、救済が可能となる。このような構成または方法は、メモリセルアレイのサブメモリブロックがリダンダンシメモリセルアレイにモザイク状に割り当てられることので、モザイクセグメントリダンダンシと呼ばれる。

図４は、リダンダンシＲＯＭ回路を備えた１ＧビットのＤＲＡＭの構成を示すブロック図である。ＤＲＡＭチップ１０は、制御回路１１と入出力回路１２とバンク１４−０〜７とを備えている。なお、ハイフンを用いて添字が付与されている参照番号は、同じ構成であるものを示しており、特に区別する必要がなく総称する場合はハイフンと添字を省略する。

制御回路１１は、ＤＲＡＭの動作を制御する回路である。コマンド入力を解析し、各部にタイミング信号と制御信号を出力してコマンドに対応した通常のメモリ動作を実行する。

入出力回路１２は、外部からデータの位置を示すアドレス信号を入力し、アドレス信号で示されたメモリセルにデータ信号で示されるデータを書き込み、またはアドレスのメモリセルから読み出したデータをデータ信号として出力する。

バンク１４は、それぞれのバンクのメモリセルアレイが独立して活性化できるユニットである。図４に示されるＤＲＡＭは、バンク１４−０〜７の８バンク構成を有する。バンク１４は、いくつかに分割され制御され、その分割されたメモリセルの集合体をマットと称する。図４の場合、各バンク１４は４分割され、それぞれマット１６−０〜３を備えている。

マット１６は、さらにいくつかに分割され制御され、その分割されたメモリセルの集合体をサブマットと称する。図４の場合、マット１６は、８個のサブマット１７−０〜７を有している。カラムアドレス（Ｙアドレス）をデコードするカラムアドレスデコーダ１８と、データを入出力するＩ／Ｏ回路１９は、サブマットに共通に設けられている。サブマット１７−０〜７うちの１サブマットは、ロウアドレス（Ｘアドレス）の上位の３ビット（Ｘ１１〜Ｘ１３）を用いて選択される。

サブマット１７は、ロウアドレスデコーダ２２とセンスアンプ２５（カラムＳＷを含む）に囲まれたメモリセルアレイ群を備えるユニットである。サブマット１７は、メモリセルアレイ２１、ロウアドレスデコーダ２２、リダンダンシメモリセルアレイ２３、リダンダンシロウアドレスデコーダ２４、センスアンプ２５を備えている。

図５は、マット１６のサブマット１７およびその周辺部の構成を示すブロック図である。以下に図５を参照して、モザイクセグメントリダンダンシについて説明する。なお、図５に示される部分は、従来の技術について説明した図２に対応する部分であり、同じメモリ規模である。

マット１６は、カラムアドレスデコーダ１８、Ｉ／Ｏ回路１９の他に、さらにサブマットデコーダ３１、リダンダンシサブマットデコーダ３２、ＯＲ回路３３を各サブマットの共通回路として有している。さらに８個のサブマット１７−０〜７を備えている。

サブマットデコーダ３１は、ロウアドレスの上位ビットに基づいてサブマット１７−０〜７を選択するデコーダである。サブマットデコーダ３１は、ロウアドレスＸ１１〜Ｘ１３を入力し、デコードしてサブマット選択信号ＳＭ０〜ＳＭ７を出力する。サブマット選択信号ＳＭ０〜ＳＭ７は、それぞれサブマット１７−０〜７に供給され、対応するサブマット１７は活性化される。

リダンダンシサブマットデコーダ３２は、ロウアドレスの下位ビットに基づいてサブマット１７内のリダンダンシＲＯＭ回路２８を選択する。リダンダンシサブマットデコーダ３２には、ロウアドレスＸ０〜Ｘ２と、マット１６が活性化されるときに活性化されるアクセス活性化信号ＡＥとが供給されている。ロウアドレスＸ０〜Ｘ２をデコードして得られるリダンダンシ活性化信号ＢＥ０〜ＢＥ７は、それぞれサブマット１７−０〜７のリダンダンシＲＯＭ回路２８に出力される。こうしてリダンダンシＲＯＭ回路２８は、サブマット選択信号ＳＭに拘束されることなくリダンダンシ活性化信号ＢＥにより活性化される。

ＯＲ回路３３は、サブマット１７内のリダンダンシＲＯＭ回路２８の各々から出力される８本のリダンダンシ選択信号ＲＥ−ｎ−０〜ＲＥ−ｎ−７をサブマット１７−０〜７から収集する。収集された６４本のリダンダンシ選択信号ＲＥの論理和をロウアドレスデコーダキラー信号ＸＤＫとして出力する。ロウアドレスデコーダキラー信号ＸＤＫは、サブマット１７−０〜７に供給され、ロウアドレスデコーダ２２−０〜７は非活性化される。この結果、メモリセルアレイ２１−０〜７は活性化されない。

カラムアドレスデコーダ１８は、カラムアドレス（Ｙアドレス）に基づいてセンスアンプ２５−０〜７のうち１つを選択し、活性化する。

サブマット１７−０は、メモリセルアレイ２１−０、ロウアドレスデコーダ２２−０、リダンダンシメモリセルアレイ２３−０、リダンダンシロウアドレスデコーダ２４−０、サブワードデコーダ２７−０、リダンダンシＲＯＭ回路２８−０−０〜７、センスアンプ２５−０を備えている。他のサブマット１７−１〜７もサブマット１７−０と同じ構成を有し、サブマット選択信号ＳＭとリダンダンシ活性化信号ＢＥが各サブマットに供給される。したがって、以下ではサブマット１７−０について説明し、他のサブマット１７−１〜７については説明を省略する。

メモリセルアレイ２１−０では、メモリセルはマトリクス状に配置されている。ロウアドレスデコーダ２２−０及びサブワードデコーダ２７−０とカラムアドレスデコーダ１８によりメモリセルが選択される。メモリセルアレイ２１−０は、行方向にワード線を２０４８本備えている。ロウアドレスデコーダ２２−０とサブワードデコーダ２７−０との出力によりワード線の１本が選択され、その選択ワード線に接続されたメモリセル群（行）であるサブメモリブロック３５ｎが活性化される。本実施の形態において、このサブメモリブロック３５ｎが、メモリセルに欠陥が発生した場合に置換される単位であるセグメント２０となる。

ロウアドレスデコーダ２２−０は、メモリセルアレイ２１−０のロウアドレス（Ｘアドレス）をデコードする。デコードされるロウアドレスは、サブマット１７−０を選択する上位３ビットを除いたロウアドレスＸ０〜Ｘ１０のうちロウアドレスＸ３〜Ｘ１０である。ロウアドレスの下位３ビットＸ０〜Ｘ２は、サブワードデコーダ２７−０によりデコードされる。入力されるロウアドレスＸ３〜Ｘ１０はデコードされ、２５６本のメインワード線ＭＷＤのうちの１本が活性化される。

リダンダンシメモリセルアレイ２３−０は、メモリセルアレイに欠陥がある場合にそのデータを置換するためのリダンダンシメモリブロックであり、ワード線を８本有し、各ワード線に接続されるリダンダンシサブメモリブロック３５ｒを８本備えている。本実施の形態では、欠陥部分の置換の単位はワード線１本に対応するサブメモリブロックであるので、リダンダンシセグメント２６を８個備えていることになる。リダンダンシ選択信号ＲＥ−０−０〜ＲＥ−０−７は、リダンダンシロウアドレスデコーダ２４−０によってデコードされ、リダンダンシメモリセルアレイ２３−０のリダンダンシメインワード線ＲＭＷＤが活性化される。リダンダンシメインワード線ＲＭＷＤが活性化され、リダンダンシサブメモリブロック３５ｒ−０〜７のうちの１個が選択される。選択されたリダンダンシサブメモリブロックが、メモリセルアレイ２１に発生した欠陥のあるサブメモリブロック３５ｎのうちの１個を置換する。すなわち、欠陥のあるセグメント２０がリダンダンシセグメント２６で置換される。

リダンダンシロウアドレスデコーダ２４−０は、リダンダンシＲＯＭ回路２８−０−０〜７から出力されるリダンダンシ選択信号ＲＥ−０−０〜ＲＥ−０−７を入力し、対応するリダンダンシメモリセルアレイ２３−０のリダンダンシメインワード線ＲＭＷＤを活性化する。図５の場合、リダンダンシメモリセルアレイ２３−０は、リダンダンシＲＯＭ回路２８−０−０〜７の各々に対して８本のリダンダンシメインワード線ＲＭＷＤを有し、リダンダンシロウアドレスデコーダ２４−０は、リダンダンシ選択信号ＲＥ−０−０〜７のいずれかが活性化すると、対応するリダンダンシメインワード線ＲＭＷＤを１本活性化する。

サブワードデコーダ２７−０は、ロウアドレスの下位３ビットＸ０〜Ｘ２をデコードしてサブワード線ＳＷＤの１本を選択し、選択されたサブメモリブロック３５ｎを活性化する。サブワード線ＳＷＤは、サブワードデコーダ２７−０でデコードされた信号とメインワード線ＭＷＤとを入力するサブワードドライバ２９で駆動され、サブメモリブロックを選択する。図２に示される従来の技術によるサブワードデコーダ８９に比較し、本発明のサブワードデコーダ２７では、サブワード線ＳＷＤを選択する信号を切り換えるセレクタが不要となり、リダンダンシ選択信号ＲＥが入力されないため、構成は単純化されている。そのため信号切り換えの遅延時間が削減され、高速化が図れるという効果も得られる。また、サブワードデコーダ２７−０は、図２に示されるような従来の技術の構成でもよい。この場合、リダンダンシメインワード線は１本となり、リダンダンシメモリセルアレイ２３−０のメインワード線とサブワード線とは、セレクタにより切り換えることになる。

リダンダンシＲＯＭ回路２８−０−０〜７は、マット１６内のメモリセルアレイ２１−０〜７の欠陥メモリセルを特定する欠陥アドレスを保持し、リダンダンシメモリセルアレイ２３−０を選択するか否かを決定する。リダンダンシメモリセルアレイ２３−０が選択される場合にリダンダンシ選択信号ＲＥ−０−０〜ＲＥ−０−７が活性化される。メモリセルアレイ２１−０〜７の欠陥アドレスは、サブマットを選択するアドレスも含めてロウアドレスＸ３〜Ｘ１３に対応し、リダンダンシＲＯＭ回路２８−０−０〜７に備えられているヒューズに書き込まれている。初期動作時にヒューズに保持されている欠陥アドレスはラッチ回路にラッチされている。通常の読み出し／書き込み動作では、リダンダンシ活性化信号ＢＥ０が入力されると、アドレス比較回路において、入力ロウアドレスＸ３〜Ｘ１３とラッチ回路に保持された欠陥アドレスとが比較される。比較の結果一致した場合に、入力ロウアドレスＸ３〜Ｘ１３は欠陥アドレスであるとしてリダンダンシ選択信号ＲＥが活性化され、不一致の場合、リダンダンシ選択信号ＲＥは活性化されない。リダンダンシＲＯＭ回路２８は、サブマット１７−０に８回路設けられ、欠陥メモリセルを特定する欠陥アドレスを８個まで保持する。

センスアンプ２５−０は、メモリセルアレイ２１−０とリダンダンシメモリセルアレイ２３−０のメモリセルからデータを読み出すセンスアンプであり、カラムアドレスデコーダ１８によって選択される。選択されたセンスアンプ２５の出力がメモリに格納されているデータとして出力される。

このようにロウアドレスがサブマットデコーダ３１、ロウアドレスデコーダ２２、サブワードデコーダ２７、リダンダンシサブマットデコーダ３２に供給されるとメモリセルアレイ２１とリダンダンシメモリセルアレイ２３との割り当て関係が定まる。８個のサブマット１７−０〜７内のメモリセルアレイ２１−０〜７に対してそれぞれリダンダンシメモリセルアレイ２３−０〜７は配置されている。各メモリセルアレイ２１は、ロウアドレスＸ０〜Ｘ２が入力されるサブワードデコーダ２７により選択される８本のサブワード線の並びが２５６回繰り返される構成を有している。２５６個の８本のサブワード線の並びは、ロウアドレスＸ３〜Ｘ１０をデコードするロウアドレスデコーダ２２により選択される。

一方、リダンダンシサブマットデコーダ３２は、ロウアドレスＸ０〜Ｘ２に基づいてサブマットを選択し、選択されたサブマットには置換対象のリダンダンシメモリセルアレイが配置されている。したがって、８本のサブワード線の並びと８個のサブマットとは、同じロウアドレスＸ０〜Ｘ２で関係付けられている。すなわち、８本のサブワード線のそれぞれに接続するサブメモリブロック３５ｎの各々は、８個のリダンダンシメモリセルアレイに順番に割り当てられる。さらにロウアドレスＸ３〜Ｘ１０により８本のサブワード線の並びが繰り返されるため、リダンダンシメモリセルアレイにも循環的に順番に割り当てられることになる。

また、サブメモリブロック３５ｎ−ｎ（ｎ＝０〜２０４７）は、８個ごとに同じリダンダンシメモリセルアレイ２３−ｍ（ｍ＝０〜７）に繰り返し割り当てられる。したがって、リダンダンシメモリセルアレイ２３−ｍ（ｍ＝０〜７）には、ｎ＝８×Ａ＋ｍの関係を満たすサブメモリブロック３５ｎ−ｎが割り当てられる。ここでＡは、ロウアドレスＸ３〜１０で決定される値であり、本実施の形態ではメインワード線を指し示すアドレスとなる。すなわち、リダンダンシメモリセルアレイ２３−ｘ（リダンダンシメモリブロック）に割り当てられるサブメモリブロック３５ｎは、ロウアドレスＸ０〜Ｘ２により指し示されるサブワード線番号がすべて同じである。

リダンダンシＲＯＭ回路について説明する。図６は、サブマット１７−０に備えられるリダンダンシＲＯＭ回路２８−０−０〜７の構成を示すブロック図である。リダンダンシＲＯＭ回路２８−０−０〜７は、同じ構成であるから、以下符号２８を用いて説明する。リダンダンシＲＯＭ回路２８は、リダンダンシヒューズ回路４１−３〜１３と、Ｎ型ＭＯＳトランジスタ４９−３〜１３で構成されるＮＯＲ回路５０と、Ｐ型ＭＯＳトランジスタ４６とＮ型ＭＯＳトランジスタ４８と、インバータ回路５１〜５２とＰ型ＭＯＳトランジスタ５３とを備えている。

リダンダンシヒューズ回路４１−３〜１３は、それぞれヒューズ４４、Ｐ型ＭＯＳトランジスタ４５、ラッチ回路４２、排他的論理和回路４３を備える。ヒューズ４４は、欠陥メモリセルを特定する欠陥アドレスの１ビット分の情報を保持する。Ｐ型ＭＯＳトランジスタ４５は、リセット信号ＲＳＴでヒューズ４４をプリチャージする。ラッチ回路４２は、ヒューズ４４をプリチャージした結果を保持する。ラッチ回路４２で保持される１ビットの欠陥アドレスの情報と、入力される各アドレス信号Ｘ３〜Ｘ１３のうちの１ビットは、排他的論理和回路４３で比較され、不一致のときに排他的論理和回路４３はＮＯＲ回路５０への出力を活性化する。

Ｐ型ＭＯＳトランジスタ４６とＮ型ＭＯＳトランジスタ４８とは、アドレス比較を活性化するリダンダンシ活性化信号ＢＥを入力してＮＯＲ回路５０を駆動する。リダンダンシ活性化信号ＢＥが非活性状態にあるとき、Ｐ型ＭＯＳトランジスタ４６は、ＯＮ状態となってＮＯＲ回路５０をプリチャージする。リダンダンシ活性化信号ＢＥが活性化されると、Ｎ型ＭＯＳトランジスタ４８がＯＮ状態となり、Ｎ型ＭＯＳトランジスタ４９−３〜１３のソースは接地され、リダンダンシヒューズ回路４１−３〜１３から出力されるアドレス比較の結果によりインバータ回路５１への出力が決定される。リダンダンシヒューズ回路４１−３〜１３のうち１回路でもアドレスが不一致であれば、リダンダンシヒューズ回路４１の出力は、Ｎ型ＭＯＳトランジスタ４９を活性化し、プリチャージされた電位を放電する。よって、比較するアドレスがすべて一致してリダンダンシヒューズ回路４１からの出力が全て非活性の場合にのみインバータ回路５１の入力が活性化され、アドレスが一致したことを示す。

インバータ回路５１〜５２とＰ型ＭＯＳトランジスタ５３とはラッチ回路を構成し、ＮＯＲ回路５０の出力を保持する。インバータ回路５２の出力は、活性化時にリダンダンシメモリを選択するリダンダンシ選択信号ＲＥとしてリダンダンシＲＯＭ回路２８から出力される。

このような構成では、リダンダンシＲＯＭ回路２８の１回路には、ヒューズ４４がロウアドレスＸ３〜Ｘ１３に対応して１１本設けられている。

次にメインワード線とサブワード線について説明する。図７Ａは、メモリセルアレイ２１におけるメインワード線ＭＷＤとサブワード線ＳＷＤとの関係を説明する図である。ロウアドレスデコーダ２２によりロウアドレスＸ３〜Ｘ１０がデコードされてメインワード線ＭＷＤのうちの一つが活性化される。入力されるロウアドレスは８ビットであるから２５６本のメインワード線ＭＷＤのうちの一つが活性化される。

ロウアドレスＸ０〜Ｘ２は、サブワードデコーダ２７によりデコードされて８本の下位ロウアドレスデコード信号のうちの一つが活性化される。図７Ａに示されるように、８本の下位ロウアドレスデコード信号線とメインワード線ＭＷＤとの交点にそれぞれサブワードドライバ２９−０〜７が配置されている。

サブワードドライバ２９は、交差するメインワード線ＭＷＤと下位ロウアドレスデコード信号とを入力し、サブワード線ＳＷＤを活性化する。サブワードドライバ２９は、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとで構成されるスイッチとして機能する。メインワード線ＭＷＤが活性化されるとＰ型ＭＯＳトランジスタがＯＮ状態となって下位ロウアドレスデコード信号の状態がサブワード線ＳＷＤに反映される。メインワード線ＭＷＤが非活性であるとＮ型ＭＯＳトランジスタがＯＮ状態となってサブワード線ＳＷＤは非活性状態となる。したがって、メインワード線ＭＷＤと下位ロウアドレスデコード信号とが共に活性化状態であるときにサブワード線ＳＷＤが活性化する。したがって、ロウアドレスＸ０〜Ｘ１０で１本のサブワード線ＳＷＤが選択されることになる。

サブワード線ＳＷＤが活性化されるとサブワード線ＳＷＤに接続されるメモリセルは活性化される。例えば、サブワードドライバ２９−７から出力されるサブワード線ＳＷＤが活性化されると、サブワード線ＳＷＤに接続されるメモリセル群であるサブメモリブロックが活性化される。本実施の形態では、サブメモリブロックが欠陥を有するメモリセルの置換の単位はセグメントであり、セグメント２０−７が活性化される。サブメモリブロック３５−０〜７は、サブワード線ＳＷＤとビット線との交点毎に符号３０で示されるようなメモリセルを備えている。サブワード線ＳＷＤと交差するビット線に活性化されるメモリセルの状態が現れる。カラムアドレスデコーダ１８により選択されたセンスアンプ２５によって活性化されたメモリセルに格納されているデータが読み出される。また、外部から入力されたデータは活性化されたメモリセルに書き込まれる。

リダンダンシメモリセルアレイ２３において、リダンダンシメインワード線ＲＭＷＤとリダンダンシサブワード線ＲＳＷＤとの関係は、メモリセルアレイ２１におけるメインワード線ＭＷＤとサブワード線ＳＷＤとの関係と類似する関係にあり、図７Ｂにサブマット１７−０における関係を示す。リダンダンシロウアドレスデコーダ２４では入力されるアドレス情報は、ロウアドレスではなく、リダンダンシＲＯＭ回路２８−０−０〜７から出力されるリダンダンシ選択信号ＲＥ−０−０〜ＲＥ−０−７である。また、本実施例では、リダンダンシメインワード線ＲＭＷＤは、リダンダンシ選択信号ＲＥ−０−０〜ＲＥ−０−７のそれぞれに対応して８本である。各リダンダンシメインワード線ＲＭＷＤにリダンダンシサブワード線ＲＳＷＤが１本ずつ対応する。

リダンダンシロウアドレスデコーダ２４−０は、リダンダンシ選択信号ＲＥ−０−０〜ＲＥ−０−７を入力し、リダンダンシ選択信号ＲＥ−０−０〜ＲＥ−０−７に対応するリダンダンシメインワード線ＲＭＷＤを活性化する。一方、サブワードデコーダ２７−０は、ロウアドレスＸ０〜Ｘ２を入力し、８本のデコード信号を出力する。サブワードドライバ２９−０〜７は、すべて８本のデコード信号のうちロウアドレスＸ０〜Ｘ２が”０”を指し示すデコード信号に接続されている。サブマット１７−０では、このようにロウアドレスＸ０〜Ｘ２が”０”に対応する信号であるが、サブマット１７−ｎでは、ロウアドレスＸ０〜Ｘ２が”ｎ”に対応するデコード信号にサブワードドライバ２９は接続される。このように接続されるサブワードドライバ２９は、リダンダンシメインワード線ＲＭＷＤが活性化されると、サブマット１７−０においては、ロウアドレスの下位３ビットＸ０〜Ｘ２が”０”の場合にのみリダンダンシサブワード線ＲＳＷＤが活性化されることになる。リダンダンシサブワード線ＲＳＷＤと交差するビット線にリダンダンシメモリセルアレイ２３のメモリセルの状態が現れる。メモリセルアレイ２１はロウアドレスデコーダキラー信号ＸＤＫにより活性化が抑制されているため、カラムアドレスデコーダ１８により選択されたセンスアンプ２５によってリダンダンシメモリセルに格納されているデータが読み出され、また、外部から入力されたデータは書き込まれる。サブマット１７−１〜７においてもそれぞれロウアドレスの下位３ビット（Ｘ０〜Ｘ２）が”１”〜”７”を示す時にリダンダンシ選択信号ＲＥが活性化されると、リダンダンシサブワード線ＲＳＷＤが活性化し、欠陥を救済する。

図８に動作を説明するタイムチャートを示す。図８の（ａ）段に示されるようなリセット信号ＲＳＴが電源投入後に制御回路１１から入力する。リセット信号ＲＳＴが入力すると、図６に示されるＰ型ＭＯＳトランジスタ４５が活性化され、欠陥メモリセルを特定する欠陥アドレスを保持しているヒューズ４４に電圧が印加される。ヒューズ４４の切断／未切断によってラッチ回路４２に入力する電圧レベルが変化し、ラッチ回路４２はヒューズの状態を保持する。

切断／未切断に対応する電圧レベルは、ヒューズの素子により異なるが、溶断するタイプの素子であれば、切断時は高い電圧レベル、未切断時は低い電圧レベルとなる。また、絶縁膜を破壊するタイプの素子であれば、切断（破壊）時は低い電圧レベル、未切断（非破壊）時は高い電圧レベルとなる。ヒューズ４４に印加された電圧レベルは、ラッチ回路４２により保持され、通常のメモリリードライトのメモリアクセス時は、このラッチ回路４２に保持されたアドレスがアドレス比較に使用される。

図８の前半に示されるようにリダンダンシ活性化信号ＢＥ（（ｂ）段）とともにロウアドレスＸｎ（（ｃ）段：Ｘ３〜Ｘ１３）がリダンダンシＲＯＭ回路に入力されると、アドレス比較が行われる。

アクセスアドレスが欠陥メモリセルを特定する欠陥アドレスと不一致であれば、リダンダンシ選択信号ＲＥ（（ｄ）段）は非活性である。全てのリダンダンシ選択信号ＲＥが活性化されない場合にはロウアドレスデコーダキラー信号ＸＤＫは活性化されない。ロウアドレスデコーダ２２−０が有効となり、メインワード線ＭＷＤが活性化（（ｅ）段：Ｌｏｗレベル）され、それに伴って該当するサブワード線ＳＷＤは活性化（（ｆ）段：Ｈｉｇｈレベル）される。また、リダンダンシメモリセルアレイをアクセスするためのリダンダンシメインワード線ＲＭＷＤは非活性（（ｇ）段：Ｈｉｇｈレベル）となり、該当するリダンダンシサブワード線ＲＳＷＤも非活性（（ｈ）段：Ｌｏｗレベル）となる。したがって、この場合はメモリセルアレイ２１−０内のメモリセルをアクセスすることになる。

図８の後半に示されるようにリダンダンシ活性化信号ＢＥ（（ｂ）段）とともにロウアドレスＸｎ（（ｃ）段：Ｘ３〜Ｘ１３）がリダンダンシＲＯＭ回路に入力され、ロウアドレスＸｎが欠陥メモリセルを特定する欠陥アドレスと一致すると、リダンダンシ選択信号ＲＥ（（ｄ）段）は活性化される。リダンダンシ選択信号ＲＥが活性化されると、ＯＲ回路３３でロウアドレスデコーダキラー信号ＸＤＫが生成され、ロウアドレスデコーダ２２−０は非活性状態となる。このため、メインワード線ＭＷＤは非活性（（ｅ）段：Ｈｉｇｈレベル）となり、サブワードデコーダ２７−０の出力が活性化されてもサブワード線ＳＷＤは非活性（（ｆ）段：Ｌｏｗレベル）となる。リダンダンシメモリセルアレイ２３−０のリダンダンシメインワード線ＲＭＷＤ（（ｇ）段）は、リダンダンシ選択信号ＲＥが活性化されるので活性化され、サブワードデコーダ２７−０の出力に対応するリダンダンシサブワード線ＲＳＷＤは活性化（（ｈ）段：Ｈｉｇｈレベル）され、リダンダンシメモリセルアレイ２３−０の該当するメモリセルがアクセスされる。

欠陥が発生した場合のメモリセルアレイとリダンダンシメモリセルアレイの割り当て関係を説明する。図９に示されるように、メモリセルアレイ２１−０において欠陥メモリセル群５５が発生した場合、モザイクセグメントリダンダンシによれば、その欠陥メモリセル群５５に対応してリダンダンシメモリセルアレイ２３−０〜２が割り当てられる。欠陥メモリセル群５５に対応する部分は、おのおのリダンダンシメモリセルアレイで符号５６−０〜２で示される部分である。従来の技術による図１Ｂでは、３個のセグメントに発生した欠陥は、リダンダンシメモリブロック７４のセグメントを３個使用して救済される。本発明を適用すると、図９のように、リダンダンシメモリブロックであるリダンダンシメモリセルアレイ２３−０〜２において、それぞれのリダンダンシセグメントであるリダンダンシメモリセルアレイ２３−０−０、２３−１−０、２３−２−０、各１個ずつ使用されることにより救済が可能となる。

図９では、連続する３サブワード線に接続されるメモリセル群すなわち３サブメモリブロックに発生した欠陥の置換について示した。さらに連続するサブワード線にわたって欠陥が発生した場合、例えばメモリセルアレイ２１−０においてメインワード線１本に対応する連続したサブワード線０〜７及び次のメインワード線に対応するサブワード線０〜３の１２本の連続するサブワード線に接続されるメモリセル群が不良となった場合を説明する。従来のメモリセルアレイ２１−０とリダンダンシメモリセルアレイ２３−０とを対応させる方法では、リダンダンシセルアレイ２３−０にあるリダンダンシの個数８を超過するため、救済できない。本発明においては、メモリセルアレイ２１−０に発生した欠陥をリダンダンシメモリセルアレイ２３−０〜７で救済する方式である。メモリセルアレイ２１−０の欠陥のあるセグメントがリダンダンシメモリセルアレイ２３−０〜７に順次割り当てられ、リダンダンシメモリセルアレイ２３−０〜３において２本ずつ、２３−４〜７において１本ずつのリダンダンシワード線が使用されることになり、救済が可能となる。したがって従来技術によるリダンダンシ回路と同数のリダンダンシメモリ、ヒューズ本数により、高い救済効率のリダンダンシメモリが構成できる。

モザイクセグメントリダンダンシによれば、欠陥メモリセルを特定する欠陥アドレスを保持するリダンダンシ回路のヒューズ本数は、ロウアドレスＸ３〜Ｘ１３に対応する１１本のヒューズであり、これらのヒューズにより欠陥メモリセルを救済することが可能となる。同様の欠陥が従来の技術のフレキシブル方式で救済されると、アクセスロウアドレスと欠陥メモリセルを特定する欠陥アドレスとが一致するか否かが判定されるため、欠陥アドレスを保持するヒューズとしてロウアドレスＸ０〜Ｘ１３に対応する１４本のヒューズが必要となる。したがって、従来の技術のフレキシブル方式では１４本のヒューズを用いて救済されていた集中的な欠陥が、本発明を適用すると、１１本のヒューズを用いて救済されることができ、ヒューズを削減することができる。

なお、本実施の形態を、セグメントとしてワード線１本に接続されるメモリセル群を用いて説明したが、ワード線１本に限定されることはなく、範囲を１アドレスで指定することができ、リダンダンシメモリに置換可能な単位であれば、その範囲をセグメントとしてもよい。また、ワード線（ロウアドレス）に対するリダンダンシについて説明したが、ビット線（カラムアドレス）に対するリダンダンシにおいても適用できることは明白である。

図１０を参照して本発明の第２の実施の形態により半導体記憶装置を説明する。第２の実施の形態では、複数サブワードに対応するメモリセル群の欠陥が救済単位であるセグメントとして救済される。第１の実施の形態に比較して欠陥メモリセルを特定する欠陥アドレスを保持するヒューズの使用数をさらに削減できる。図１０では、２サブワードに対応するメモリセル群をセグメントとして欠陥を置換する場合が示されるが、２サブワード以上の単位でも同じように適用可能である。第１の実施の形態の場合と比較し、２サブワード単位で欠陥が置換されると、欠陥メモリセルを特定する欠陥アドレスを保持するヒューズの数は半減する。ここでは、ロウアドレスによるメモリセルアレイ２１ａとリダンダンシメモリセルアレイ２３ａとの割り当て関係を説明する。従って、ロウアドレスとアドレスデコーダとメモリセルアレイに関する部分のみ示し、その他の部分は省略する。なお、以下にはワード線（ロウアドレス）に対するリダンダンシについて説明するが、ビット線（カラムアドレス）に対するリダンダンシにおいても適用できることは明白である。

ＤＲＡＭは、サブマットデコーダ３１ａと、メモリセルアレイ２１ａ−０〜７と、ロウアドレスデコーダ２２ａ−０〜７と、リダンダンシメモリセルアレイ２３ａ−０〜７と、リダンダンシロウアドレスデコーダ２４ａ−０〜７と、リダンダンシＲＯＭ回路を４回路備えるリダンダンシＲＯＭ回路群２８ａ−０〜７と、リダンダンシサブマットデコーダ３２ａとを備えている。なお、図示していないサブワードデコーダは、ロウアドレスＸ０〜Ｘ２を入力し、メモリセルアレイのワード選択方法は、第１の実施の形態と同様であり、リダンダンシメモリセルアレイのワード選択については図７Ｃにおいて説明する。

サブマットデコーダ３１ａは、ロウアドレスＸ１１〜Ｘ１３を入力し、サブマット選択信号ＳＭ０〜ＳＭ７を各サブマットに出力する。各サブマットのロウアドレスデコーダ２２ａ−０〜７はロウアドレスＸ３〜Ｘ１０を入力し、サブワードデコーダはロウアドレスＸ０〜Ｘ２を入力し、メモリセルアレイ２１ａ−０〜７の各々の２０４８本のワード線のうちの１本が活性化される。各サブマットのメモリセルアレイ２１ａ−０〜７は、サブマットデコーダ３１ａから対応するサブマット選択信号ＳＭ０〜ＳＭ７により活性化され、ロウアドレスデコーダ２２ａ−０〜７及び活性化されたワード線に対応するメモリセルのデータを出力する。リダンダンシサブマットデコーダ３２ａは、ロウアドレスＸ１〜Ｘ２を入力し、４本のリダンダンシ活性化信号ＢＥ０〜ＢＥ３を出力する。４本のリダンダンシ活性化信号ＢＥ０〜ＢＥ３は、それぞれリダンダンシＲＯＭ回路群２８ａ−０と２８ａ−１、２８ａ−２と２８ａ−３、２８ａ−４と２８ａ−５、２８ａ−６と２８ａ−７に供給される。したがって、１本のリダンダンシ活性化信号ＢＥにより２つのリダンダンシＲＯＭ回路群が活性化される。リダンダンシＲＯＭ回路群２８ａ−ｎ（ｎ＝０〜７）は、ロウアドレスＸ３〜Ｘ１３を入力し、欠陥メモリセルを特定する欠陥アドレスとの比較結果をリダンダンシ選択信号ＲＥ−ｎ−０〜ＲＥ−ｎ−３としてリダンダンシロウアドレスデコーダ２４ａ−ｎに出力する（ｎ＝０〜７）。リダンダンシロウアドレスデコーダ２４ａ−ｎは、リダンダンシ選択信号ＲＥ−ｎ−０〜ＲＥ−ｎ−３を入力し、リダンダンシメモリセルアレイ２３ａ−ｎのリダンダンシメインワード線ＲＭＷＤを活性化する（ｎ＝０〜７）。リダンダンシＲＯＭ回路群２８ａ−ｎに備えられるリダンダンシＲＯＭ回路は、リダンダンシメモリセルアレイ２３ａ−０〜７のサブワード線２本に対応させる。そのためリダンダンシメインワード線ＲＭＷＤ１本にサブワードドライバ２９を２回路接続させる。リダンダンシメモリセルアレイ２３ａ−０〜７は、リダンダンシロウアドレスデコーダ２４−０〜７により駆動されるメインワード線を４本備え、サブワードドライバ２９により活性化されたサブワード線に接続されたメモリセルのデータを出力する。

メモリセルアレイ２１ａ−０〜７の各々は、２０４８本のワード線を有し、ロウアドレスＸ０〜Ｘ１０を入力してデコードするロウアドレスデコーダ２２ａ−０〜７及びサブワードデコーダによりワード線１本が選択される。全てのリダンダンシＲＯＭ回路２８ａが、アクセスされたアドレスを欠陥アドレスと不一致であると判定した場合に、メモリセルアレイ２１ａ−０〜７のうちの該当するメモリセル行がアクセスされる。リダンダンシＲＯＭ回路２８ａのいずれかが欠陥アドレスと一致したと判定した場合、ロウアドレスデコーダキラー信号が活性化され、ロウアドレスデコーダ２２ａ−０〜７は無効にされるため、メモリセルアレイ２１ａ−０〜７のメモリセルはアクセスされない。

リダンダンシサブマットデコーダ３２ａは、ロウアドレスＸ１〜Ｘ２をデコードして４本のリダンダンシ活性化信号ＢＥ０〜ＢＥ３を出力する。１本のリダンダンシ活性化信号ＢＥは、２つのリダンダンシＲＯＭ回路群（２８ａ−０と２８ａ−１、または２８ａ−２と２８ａ−３、または２８ａ−４と２８ａ−５、または２８ａ−６と２８ａ−７）を選択する。したがって、リダンダンシＲＯＭ回路群２８ａ−０と２８ａ−１、２８ａ−２と２８ａ−３、２８ａ−４と２８ａ−５、２８ａ−６と２８ａ−７は、それぞれ一つのリダンダンシＲＯＭ回路群とみることもでき、その場合は４つのリダンダンシメモリを有するメモリとして考えることができる。

リダンダンシメモリセルアレイ２３ａ−０〜７は、メモリセルアレイ２１ａ−０〜７の欠陥メモリセルを特定する欠陥アドレスのデータを置換するリダンダンシメモリブロックであり、それぞれ８本のワード線を有している。リダンダンシメモリセルアレイ２３ａ−ｎの８本のワード線は、リダンダンシＲＯＭ回路群２８ａ−ｎから出力されるリダンダンシ選択信号ＲＥ−ｎ−０〜ＲＥ−ｎ−３の各々に２本ずつの組で対応している（ｎ＝０〜７）。リダンダンシ選択信号ＲＥ−ｎ−０〜ＲＥ−ｎ−３は、リダンダンシロウアドレスデコーダ２４ａ−ｎによってそれぞれ１本のリダンダンシメインワード線ＲＭＷＤを活性化する（ｎ＝０〜７）。１本のリダンダンシメインワード線は２回路のサブワードドライバ２９に接続され、ロウアドレスＸ０により１本のリダンダンシサブワード線ＲＳＷＤが選択される。リダンダンシサブマットデコーダ３２ａにロウアドレスＸ０が入力されておらず、また、その出力であるリダンダンシ活性化信号ＢＥにより活性化するリダンダンシＲＯＭ回路の１回路が、２本のワード線に対応する。そのため、その２本のワード線には、メモリセルアレイ２１ａ−０〜７の隣接する２本のワード線が対応することになる。

ここで、リダンダンシメモリセルアレイ２３ａ−０〜７におけるメインワード線とサブワード線の関係を説明し、欠陥のあるメモリセルアレイ２１ａ−０〜７のサブメモリブロックとこれと置換するリダンダンシメモリセルアレイ２３ａ−０〜７のリダンダンシサブメモリブロックとの割り当て関係を説明する。メモリセルアレイ２１ａ−０〜７におけるメインワード線とサブワード線の関係は、第１の実施の形態において、図７Ａを参照して説明しており、本実施の形態においても同様であるため、説明を省略する。図７Ｃを参照してリダンダンシメモリセルアレイ２３ａ−０〜７におけるメインワード線とサブワード線の関係を説明する。図７Ｃは、サブマット１７−０におけるリダンダンシメモリセルアレイ２３ａ−０と、それに関連するリダンダンシロウアドレスデコーダ２４ａ−０とサブワードデコーダ２７ａ−０とセンスアンプ２５−０とカラムアドレスデコーダ１８を示した図である。

リダンダンシロウアドレスデコーダ２４ａ−０は、リダンダンシ選択信号ＲＥ−０−０〜ＲＥ−０−３を入力し、リダンダンシ選択信号ＲＥ−０−０〜３に対応する４本のリダンダンシメインワード線ＲＭＷＤのうち活性化されたリダンダンシ選択信号ＲＥに対応する１本を活性化する。サブワードデコーダ２７ａ−０は、ロウアドレスＸ０〜Ｘ２に基づいて活性化されるデコード信号を８本出力する。リダンダンシメモリアレイ２３ａ−０内では、活性化したデコード信号とリダンダンシメインワード線ＲＭＷＤに基づいてサブワードドライバ２９がリダンダンシサブワード線ＲＳＷＤを活性化し、リダンダンシサブワード線ＲＳＷＤに接続されたメモリセル群であるサブメモリブロック３５が活性化される。センスアンプ２５−０は、カラムアドレスに基づいてカラムアドレスデコーダ１８により選択され、センスアンプ２５−０により活性化したメモリセルに格納されているデータは読み出され、外部から入力されたデータは書き込まれる。

サブワードデコーダ２７ａ−０は、ロウアドレスＸ０〜Ｘ２に基づいて活性化されたデコード信号を８本出力する。そのデコード信号線とリダンダンシメインワード線との交点にサブワードドライバ２９−０〜７が配置されている。サブワードドライバ２９−０〜７は、リダンダンシメインワード線ＲＭＷＤとデコード信号に基づいてリダンダンシサブワード線ＲＳＷＤをそれぞれ１本活性化する。図７Ｃは、サブマット１７−０に配置されるリダンダンシメモリセルアレイ２３ａ−０を示しているため、サブワードドライバ２９−０、２、４、６はロウアドレスＸ０〜Ｘ２が”０”のときに活性化されるデコード信号を入力し、サブワードドライバ２９−１、３、５、７はロウアドレスＸ０〜Ｘ２が”１”のときに活性化されたデコード信号を入力する。このように接続により、セグメント内のサブメモリブロックを指定することができる。他のサブマットの場合、リダンダンシメモリセルアレイ２３−（２×ｎ）とリダンダンシメモリセルアレイ２３−（２×ｎ＋１）において、サブワードドライバ２９−０、２、４、６はロウアドレスＸ０〜Ｘ２が”２×ｎ”のときに活性化されたデコード信号を入力し、サブワードドライバ２９−１、３、５、７はロウアドレスＸ０〜Ｘ２が”２×ｎ＋１”のときに活性化されたデコード信号を入力する（ｎ＝０、１、２、３）。

このような接続により、メモリセルアレイの欠陥をリダンダンシメモリアレイで救済するための割り当て単位であるセグメントは、２サブメモリブロックとなる。したがって、サブメモリブロック３５−０〜１はリダンダンシセグメント２６−０、サブメモリブロック３５−２〜３はリダンダンシセグメント２６−１、サブメモリブロック３５−４〜５はリダンダンシセグメント２６−２、サブメモリブロック３５−６〜７はリダンダンシセグメント２６−３として、メモリアレイ２１−０〜７の隣接する２サブワードに発生した欠陥を置換するリダンダンシセグメントとして割り当てられる。割り当てられたリダンダンシセグメントは、アクセスされる欠陥のあるメモリセルアレイ２１ａ−０〜７の１サブメモリブロックずつ置換されて欠陥を救済する。

メモリがアクセスされたときの動作について説明する。メモリがアクセスされると、リダンダンシＲＯＭ回路群２８ａ−０〜７は、２８ａ−０と２８ａ−１、２８ａ−２と２８ａ−３、２８ａ−４と２８ａ−５、２８ａ−６と２８ａ−７の組み合せによりそれぞれ同時に活性化される。リダンダンシＲＯＭ回路群２８ａ−０〜７は、それぞれ４回路のリダンダンシＲＯＭ回路２８ａ−ｎ−０〜３（ｎ＝０〜７）を備え、各々の回路のヒューズに保持された欠陥メモリセルを特定する欠陥アドレスと入力ロウアドレスＸ３〜Ｘ１３とを比較する。一致した場合に、そのロウアドレスＸ３〜Ｘ１３は欠陥アドレスと判断され、リダンダンシ選択信号ＲＥが１本活性化される。欠陥アドレスを保持しているリダンダンシＲＯＭ回路２８ａ−ｎ−ｍ（ｎ＝０〜７、ｍ＝０〜３）から出力される活性化されたリダンダンシ選択信号ＲＥ−ｎ−ｍに対応するリダンダンシメインワード線、さらにサブワード線が選択され、リダンダンシメモリセルアレイ２３ａ−ｎが活性化され、メモリセルアレイ２１ａ−０〜７の全ては非活性化される。したがって、メモリセルアレイ２１ａの代わりにリダンダンシメモリセルアレイ２３ａがアクセスされ、メモリセルアレイ２１ａの欠陥をリダンダンシメモリセルアレイ２３ａにより置換されることになる。不一致の場合は、アクセスされたアドレスは欠陥メモリセルを特定する欠陥アドレスでないとして、メモリセルアレイ２１ａが活性化され、通常のアクセスが行われる。

リダンダンシＲＯＭ回路２８ａ−０〜７の各々は、リダンダンシ活性化信号ＢＥ０〜ＢＥ３で活性化されたとき、ヒューズに保持されている欠陥メモリセルを特定する欠陥アドレスと入力ロウアドレスＸ３〜Ｘ１３とを比較する。したがって、ロウアドレスＸ１〜Ｘ１３を欠陥アドレスと比較していることになり、ロウアドレスＸ０に対応する隣接する２本のサブワードに属するメモリセルを置換の対象（セグメント）とする。

このように、欠陥を置換する割り当ての単位であるセグメントは２本のサブメモリブロックとなり、ロウアドレスＸ０〜Ｘ１０で選択されるメモリセルアレイ２１ａ−０において、メモリセルアレイ２１ａ−０−０と２１ａ−０−１とは、リダンダンシメモリセルアレイ２３ａ−０または２３ａ−１に割り当てられ、メモリセルアレイ２１ａ−０−２と２１ａ−０−３とは、リダンダンシメモリセルアレイ２３ａ−２または２３ａ−３に割り当てられ、メモリセルアレイ２１ａ−０−４と２１ａ−０−５とは、リダンダンシメモリセルアレイ２３ａ−４または２３ａ−５に割り当てられ、メモリセルアレイ２１ａ−０−６と２１ａ−０−７とは、リダンダンシメモリセルアレイ２３ａ−６または２３ａ−７に割り当てられ、メモリセルアレイ２１ａ−０−８と２１ａ−０−９とは、リダンダンシメモリセルアレイ２３ａ−０または２３ａ−１に割り当てられ、というように循環的に順次割り当てられる。すなわち、メモリセルアレイ２１ａ−０−０〜２０４７は、ロウアドレスＸ１、Ｘ２に応じて２本のサブメモリブロックごとにリダンダンシメモリセルアレイの２つずつのサブメモリブロックの組（２３ａ−０と２３ａ−１、２３ａ−２と２３ａ−３、２３ａ−４と２３ａ−５、２３ａ−６と２３ａ−７）に繰り返し割り当てられる。

さらに、メモリセルアレイ２１ａ−１〜７においても、メモリセルアレイ２１ａ−０と同様に、メモリセルアレイ２１ａ−ｉ−（２×ｍ）と２１ａ−ｉ−（２×ｍ＋１）はリダンダンシメモリセルアレイ２３ａ−（２×ｎ）または（２×ｎ＋１）に順次割り当てられる（ｉ＝１〜７、ｍ＝０〜１０２３、ｎ＝０〜３、ｎはメモリセルアレイに備えられているセグメントの数ｍをリダンダンシメモリブロックの数４で除算した剰余）。

換言すれば次のようになる。メモリセルアレイ２１ａ−０〜７に対応してリダンダンシメモリセルアレイ２３ａ−０〜７は配置されている。各メモリセルアレイ２１ａは、ロウアドレスＸ０により選択される２本の隣接サブワード線に接続されるメモリアレイ群を、欠陥メモリセルが発生した場合に置換する単位のセグメントとして、１０２４個のセグメントを有している。ロウアドレスＸ１〜Ｘ２に基づいてメモリセルアレイ２１ａは、そのうちの１個のセグメントを選択することができる４個の隣接セグメントを単位とするセグメント群にまとめて考えることができる。そのように考えると、メモリセルアレイ２１ａは、ロウアドレスＸ３〜Ｘ１０に基づいて選択されるセグメント群が２５６個繰り返し配置されている。一方、ロウアドレスＸ１〜Ｘ２が入力されるリダンダンシサブマットデコーダ３２ａにより、リダンダンシメモリセルアレイの配置されるサブマットが選択される。このときリダンダンシサブマットデコーダ３２ａの出力は、リダンダンシＲＯＭ回路群２８ａに２回路群ずつ同じ信号が入力されている。すなわち、リダンダンシＲＯＭ回路群２８ａ−０と２８ａ−１、２８ａ−２と２８ａ−３、２８ａ−４と２８ａ−５、２８ａ−６と２８ａ−７は、それぞれ一体のリダンダンシＲＯＭ回路群として扱うことができる。その場合、リダンダンシ回路群は４回路群となる。したがって、セグメント群を構成する４個のセグメントと４回路群のリダンダンシＲＯＭ回路群とは、同じロウアドレスＸ１〜Ｘ２で選択され、対応する関係になる。すなわち、４個のセグメントは、４回路群のリダンダンシＲＯＭ回路群に接続するリダンダンシメモリセルアレイに順番に割り当てられる。さらにロウアドレスＸ３〜Ｘ１０により４個のセグメントが繰り返されるため、リダンダンシメモリセルアレイにも循環的に順番に割り当てられることになる。

また、セグメントｎ（ｎ＝０〜１０２３）は、４個ごとに同じリダンダンシメモリセルアレイ群ｍ（リダンダンシメモリセルアレイ２３−（２×ｍ）とリダンダンシメモリセルアレイ２３−（２×ｍ＋１）とを一体化したもの）に繰り返し割り当てられる（ｍ＝０〜３）。したがって、リダンダンシメモリセルアレイ群ｍ（ｍ＝０〜３）には、ｎ＝４×Ａ＋ｍの関係を満たすセグメントｎが割り当てられる。ここでＡは、ロウアドレスＸ３〜１０により決定される値である。すなわち、リダンダンシメモリセルアレイ群ｘに割り当てられるセグメントｘは、ロウアドレスＸ１〜Ｘ２により指し示されるセグメント番号がすべて同じである。

このようなリダンダンシメモリセルアレイへの割り当てを行うと、リダンダンシＲＯＭ回路２８ａは、１回路に対して２本のサブワード線が対応することになり、同じ容量のリダンダンシメモリセルアレイを使用する場合に較べて回路数が半減し、図１０の場合には４回路となる。したがって、欠陥メモリセルを特定する欠陥アドレスを保持するヒューズも半減した状態で欠陥を救済することが可能となる。

なお、本実施の形態では、ワード線（ロウアドレス）に対するリダンダンシについて説明したが、ビット線（カラムアドレス）に対するリダンダンシにおいても適用できることは明白である。

また、第１の実施の形態と第２の実施の形態を混在させた構成も有効である。各サブマットにあるリダンダンシ回路の半数を第１の実施の形態と同様な１サブワード単位の救済を行う構成とし、半数を第２の実施の形態と同様な２サブワード単位の救済を行う構成とする。または、半数のサブマットのリダンダンシ回路を第１の実施の形態と同様な１サブワード単位の救済を行う構成とし、半数のサブマットのリダンダンシ回路を第２の実施の形態と同様な２サブワード単位の救済を行う構成とする。このような混在構成とすると、欠陥の発生状況により細かな対応が可能となるとともに、リダンダンシ回路、特にヒューズ数の削減に有効となる。

図１１を参照して第３の実施の形態を説明する。第３の実施の形態は、複数サブワードに対応するメモリセル群を欠陥の救済単位であるセグメントとしてリダンダンシ回路により欠陥を救済する。第２の実施の形態に比較して欠陥の位置を特定する欠陥アドレスを保持するビット長を削減し、ヒューズの使用数を削減する。即ち、欠陥アドレスを保持するロウアドレスＸ３のヒューズを無くし、リダンダンシサブマットデコーダの入力としている。このことによって、サブマット内のメモリアレイとリダンダンシアレイは１対１の対応となる。図１１では、セグメントとして２サブワード単位に置換する場合を示す。ここでは、ロウアドレスによるメモリセルアレイ２１ｂとリダンダンシメモリセルアレイ２３ｂとの割り当て関係を説明するため、ロウアドレスとアドレスデコーダとメモリセルアレイに関する部分のみ示し、その他の部分は省略する。なお、以下にはワード線（ロウアドレス）に対するリダンダンシについて説明するが、ビット線（カラムアドレス）に対するリダンダンシにおいても適用できることは明白である。

ＤＲＡＭは、サブマットデコーダ３１ｂと、メモリセルアレイ２１ｂ−０〜７と、ロウアドレスデコーダ２２ｂ−０〜７と、リダンダンシメモリセルアレイ２３ｂ−０〜７と、リダンダンシロウアドレスデコーダ２４ｂ−０〜７と、リダンダンシＲＯＭ回路を４回路備えるリダンダンシＲＯＭ回路群２８ｂ−０〜７と、リダンダンシサブマットデコーダ３２ｂとを備えている。なお、図示していないサブワードデコーダは、ロウアドレスＸ０〜Ｘ２が入力され、メモリセルアレイのワード選択方法は、第１の実施の形態と同様である。また、リダンダンシメモリセルアレイのワード選択については図７Ｃにおける符号２３ａ、２４ａ、２７ａをそれぞれ２３ｂ、２４ｂ、２７ｂに読み替えれば、図７Ｃを参照した第２の実施の形態で説明されている。

サブマットデコーダ３１ｂは、ロウアドレスＸ１１〜Ｘ１３を入力し、サブマット選択信号ＳＭ０〜ＳＭ７を各サブマットに出力する。各サブマットのロウアドレスデコーダ２２ｂ−０〜７はロウアドレスＸ３〜Ｘ１０を入力し、サブワードデコーダはロウアドレスＸ０〜Ｘ２を入力し、メモリセルアレイ２１ｂ−０〜７のそれぞれの２０４８本のワード線のうちの１本が活性化される。各サブマットのメモリセルアレイ２１ｂ−０〜７は、サブマットデコーダ３１ｂから対応するサブマット選択信号ＳＭ０〜ＳＭ７により活性化され、１本の活性化されたワード線に対応するメモリセルのデータを出力する。リダンダンシサブマットデコーダ３２ｂは、ロウアドレスＸ１〜Ｘ３を入力し、８本のリダンダンシ活性化信号ＢＥ０〜ＢＥ７を出力する。８本のリダンダンシ活性化信号ＢＥ０〜ＢＥ７は、それぞれリダンダンシＲＯＭ回路群２８ｂ−０〜７に接続されている。活性化されたリダンダンシＲＯＭ回路群２８ｂ−０〜７は、ロウアドレスＸ４〜Ｘ１３を入力し、欠陥メモリセルを特定する欠陥アドレスとの比較結果をリダンダンシ選択信号ＲＥ−ｎ−０〜ＲＥ−ｎ−３としてリダンダンシロウアドレスデコーダ２４ｂ−ｎに出力する（ｎ＝０〜７）。リダンダンシロウアドレスデコーダ２４ｂ−ｎは、リダンダンシ選択信号ＲＥ−ｎ−０〜ＲＥ−ｎ−３を入力し、リダンダンシメモリセルアレイ２３ａ−ｎのリダンダンシメインワード線ＲＭＷＤを活性化する（ｎ＝０〜７）。リダンダンシＲＯＭ回路群２８ｂ−０〜７に備えられる１回路のリダンダンシＲＯＭ回路は、リダンダンシメモリセルアレイ２３ｂ−０〜７のサブワード線２本に対応させる。そのためリダンダンシメインワード線ＲＭＷＤ１本にサブワードドライバ２９が２回路接続されている。リダンダンシメモリセルアレイ２３ｂ−０〜７は、リダンダンシロウアドレスデコーダ２４−０〜７により駆動されるメインワード線を４本備え、サブワードドライバ２９により活性化されたサブワード線に接続されたメモリセルのデータを出力する。

メモリセルアレイ２１ｂ−０〜７の各々は、２０４８本のワード線を有し、ロウアドレスＸ０〜Ｘ１０を入力してデコードするロウアドレスデコーダ２２ｂ−０〜７及びサブワードデコーダによりワード線１本が選択される。全てのリダンダンシＲＯＭ回路２８ｂがアクセスされたアドレスを欠陥アドレスと不一致であると判定した場合に、メモリセルアレイ２１ｂ−０〜７のうちの該当するメモリセルがアクセスされる。リダンダンシＲＯＭ回路２８ｂのいずれかが欠陥メモリセルを特定する欠陥アドレスと一致したと判定した場合、ロウアドレスデコーダキラー信号が活性化し、ロウアドレスデコーダ２２ｂ−０〜７を無効にするため、メモリセルアレイ２１ｂ−０〜７のメモリセルはアクセスされない。

リダンダンシサブマットデコーダ３２ｂは、ロウアドレスＸ１〜Ｘ３をデコードして８本のリダンダンシ活性化信号ＢＥ０〜ＢＥ７を出力する。１本のリダンダンシ活性化信号ＢＥは、リダンダンシＲＯＭ回路群２８ｂ−０〜７のうちの１つを活性化する。

リダンダンシメモリセルアレイ２３ｂ−０〜７は、メモリセルアレイ２１ｂ−０〜７の欠陥メモリセルを特定する欠陥アドレスのデータを置換するリダンダンシメモリブロックであり、それぞれ８本のワード線を有している。リダンダンシメモリセルアレイ２３ｂ−ｎの８本のワード線は、リダンダンシＲＯＭ回路群２８ｂ−ｎから出力されるリダンダンシ選択信号ＲＥ−ｎ−０〜ＲＥ−ｎ−３のそれぞれに２本ずつの組で対応している（ｎ＝０〜７）。リダンダンシ選択信号ＲＥ−ｎ−０〜ＲＥ−ｎ−３は、リダンダンシロウアドレスデコーダ２４ｂ−ｎによってそれぞれ１本のリダンダンシメインワード線ＲＭＷＤを活性化する（ｎ＝０〜７）。１本のリダンダンシメインワード線ＲＭＷＤは２回路のサブワードドライバ２９に接続され、ロウアドレスＸ０により１本のリダンダンシサブワード線ＲＳＷＤが選択される。リダンダンシサブマットデコーダ３２ｂにロウアドレスＸ０が入力されておらず、また、その出力であるリダンダンシ活性化信号ＢＥにより活性化されるリダンダンシＲＯＭ回路の１回路が、２本のワード線に対応する。そのため、その２本のワード線には、メモリセルアレイ２１ｂ−０〜７の２本の隣接ワード線が対応することになる。

ここで、メモリセルアレイ２１ｂ−０〜７におけるメインワード線とサブワード線の関係は、第１の実施の形態において、図７Ａを参照して説明しており、本実施の形態においても同様であるため、説明を省略する。また、リダンダンシメモリセルアレイ２３ｂ−０〜７におけるメインワード線とサブワード線の関係は、図７Ｃにおける符号２３ａ、２４ａ、２７ａをそれぞれ２３ｂ、２４ｂ、２７ｂに読み替えれば、図７Ｃを参照して第２の実施の形態で説明されており、本実施の形態においても同様であるため、説明を省略する。

メモリがアクセスされたときの動作について説明する。メモリがアクセスされると、それぞれ４回路のリダンダンシＲＯＭ回路２８ｂ−ｎ−０〜３（ｎ＝０〜７）を備えたリダンダンシＲＯＭ回路群２８ｂ−ｎは、各々の回路のヒューズに保持された欠陥メモリセルを特定する欠陥アドレスと入力するロウアドレスＸ４〜Ｘ１３とを比較する。一致した場合にそのロウアドレスＸ４〜Ｘ１３を欠陥アドレスと判断し、リダンダンシ選択信号ＲＥを１本活性化する。欠陥アドレスを保持しているリダンダンシＲＯＭ回路２８ｂ−ｎ−ｍ（ｎ＝０〜７、ｍ＝０〜３）に対応するリダンダンシメインワード線、さらにサブワード線が選択され、リダンダンシメモリセルアレイ２３ｂ−ｎが活性化され、メモリセルアレイ２１ｂ−０〜７の全ては非活性にされる。したがって、メモリセルアレイ２１ｂの代わりにリダンダンシメモリセルアレイ２３ｂがアクセスされ、メモリセルアレイ２１ｂの欠陥をリダンダンシメモリセルアレイ２３ｂにより置換されたことになる。不一致の場合は、アクセスされたアドレスは欠陥メモリセルを特定する欠陥アドレスでないとして、メモリセルアレイ２１ｂが活性化され、通常のアクセスが行われる。

リダンダンシＲＯＭ回路２８ｂ−０〜７の各々は、ロウアドレスＸ１〜Ｘ３をデコードしたリダンダンシ活性化信号ＢＥ０〜ＢＥ７で活性化されたとき、ヒューズに保持される欠陥メモリセルを特定する欠陥アドレスと入力ロウアドレスＸ４〜Ｘ１３とを比較する。したがって、ロウアドレスＸ１〜Ｘ１３を欠陥アドレスと比較していることになり、ロウアドレスＸ０に対応する２本の隣接サブワードに属するメモリセルを置換の対象（セグメント）とする。

このように、欠陥を置換する割り当ての単位であるセグメントは２本のサブメモリブロックとなり、ロウアドレスＸ０〜Ｘ１０で選択されるメモリセルアレイ２１ｂ−０において、メモリセルアレイ２１ｂ−０−０と２１ｂ−０−１とは、リダンダンシメモリセルアレイ２３ｂ−０に割り当てられ、メモリセルアレイ２１ｂ−０−２と２１ｂ−０−３とは、リダンダンシメモリセルアレイ２３ｂ−１に割り当てられ、メモリセルアレイ２１ｂ−０−４と２１ｂ−０−５とは、リダンダンシメモリセルアレイ２３ｂ−２に割り当てられ、というように順番に割り当てられる。メモリセルアレイ２１ｂ−０−１４と２１ｂ−０−１５とは、リダンダンシメモリセルアレイ２３ｂ−７に割り当てられると、メモリセルアレイ２１ｂ−０−１６と２１ｂ−０−１７とは、リダンダンシメモリセルアレイ２３ｂ−０に割り当てられ、というように循環的に順番に割り当てられる。すなわち、メモリセルアレイ２１ｂ−０−０〜２０４７は、ロウアドレスＸ１〜Ｘ３に応じて２本のサブメモリブロックごとにリダンダンシメモリセルアレイ２３ｂ−ｎに繰り返し割り当てられる（ｎ＝０〜７）。

さらに、メモリセルアレイ２１ｂ−１〜７においても、メモリセルアレイ２１ｂ−０と同様に、メモリセルアレイ２１ｂ−ｉ−（２×ｍ）と２１ｂ−ｉ−（２×ｍ＋１）はリダンダンシメモリセルアレイ２３ｂ−ｎに順番に割り当てられる（ｉ＝１〜７、ｍ＝０〜１０２３、ｎ＝０〜７、ｎはメモリセルアレイに備えられているセグメントの数ｍをリダンダンシメモリブロックであるリダンダンシメモリセルアレイの数８で除算した剰余）。

換言すれば次のようになる。メモリセルアレイ２１ｂ−０〜７に対応してリダンダンシメモリセルアレイ２３ｂ−０〜７は設置されている。それぞれのメモリセルアレイ２１ｂは、ロウアドレスＸ０により選択される隣接する２本のサブワード線に接続するメモリアレイ群を、欠陥メモリセルが発生した場合に置換する単位のセグメントとして、１０２４個のセグメントを有している。ロウアドレスＸ１〜Ｘ３に基づいてメモリセルアレイ２１ｂは、そのうちの１個のセグメントを選択することができる隣接する８個のセグメントを単位とするセグメント群にまとめて考えることができる。そのように考えるとメモリセルアレイ２１ｂは、ロウアドレスＸ４〜Ｘ１０に基づいて選択されるセグメント群が１２８個繰り返し配置されていることになる。一方、ロウアドレスＸ１〜Ｘ３が入力されるリダンダンシサブマットデコーダ３２ｂにより、リダンダンシメモリセルアレイの配置されるサブマットが選択される。したがって、セグメント群を構成する８個のセグメントとリダンダンシメモリセルアレイの配置されている８個のサブマットとは、同じロウアドレスＸ１〜Ｘ３で選択され、対応関係を有する。すなわち、８個のセグメントは、８個のサブマットに配置されるリダンダンシメモリセルアレイに順番に割り当てられる。さらにロウアドレスＸ４〜Ｘ１０により８個のセグメントが繰り返されるため、リダンダンシメモリセルアレイにも循環的に順番に割り当てられることになる。

また、セグメントｎ（ｎ＝０〜１０２３）は、８個ごとに同じリダンダンシメモリセルアレイ２３−ｍ（ｍ＝０〜７）に繰り返し割り当てられる。したがって、リダンダンシメモリセルアレイ２３−ｍ（ｍ＝０〜７）には、ｎ＝８×Ａ＋ｍの関係を満たすセグメントｎが割り当てられる。ここでＡは、ロウアドレスＸ４〜１０により決定される値である。すなわち、リダンダンシメモリセルアレイ２３−ｘに割り当てられるセグメントは、ロウアドレスＸ１〜Ｘ３により指し示されるセグメント番号がすべて同じである。

このようなリダンダンシメモリセルアレイへの割り当てが行われると、リダンダンシＲＯＭ回路２８ｂには、１回路に対して２本のサブワード線が対応することになり、同じ容量のリダンダンシメモリセルアレイを使用する場合に較べて回路数が半減し、図１１の場合には４回路となる。さらに、欠陥メモリセルを特定する欠陥アドレスを比較するロウアドレスはＸ４〜Ｘ１３となり、第２の実施の形態における比較アドレスＸ３〜Ｘ１３に比較して１ビット少なくなっている。したがって、欠陥アドレスを保持するヒューズも第２の実施の形態よりもさらに削減されながら、欠陥を救済することが可能となる。

なお、本実施の形態では、欠陥メモリセルの置換の単位であるセグメントを２本のワード線に接続するメモリセル群としたが、２のｎ乗本のワード線に接続するメモリセル群に拡張しても適用することは可能である。さらに、本実施の形態では、ワード線（ロウアドレス）に対するリダンダンシについて説明したが、ビット線（カラムアドレス）に対するリダンダンシにおいても適用できることは明白である。

図１２を参照して第４の実施の形態について説明する。第４の実施の形態では、リダンダンシ回路による救済の単位であるセグメントをメインワード線により選択される範囲のメモリセル群とした場合である。リダンダンシメモリセルアレイは、１本のリダンダンシメインワード線により駆動され、１サブマットに含まれるリダンダンシメモリセルアレイは、１ヵ所の欠陥に対して救済を行うことになる。このような構成によれば、欠陥メモリセルを特定する欠陥アドレスを保持するヒューズの数をさらに削減することが可能となる。ここでは、ロウアドレスによるメモリセルアレイ２１ｃとリダンダンシメモリセルアレイ２３ｃとの割り当て関係を説明する。従って、ロウアドレスとメモリセルアレイに関する部分のみ示し、その他の部分は省略する。なお、以下にはワード線（ロウアドレス）に対するリダンダンシについて説明するが、ビット線（カラムアドレス）に対するリダンダンシにおいても適用できることは明白である。

ＤＲＡＭは、メモリセルアレイ２１ｃ−０〜７、ロウアドレスデコーダ２２ｃ−０〜７、サブマットデコーダ３１ｃ、リダンダンシメモリセルアレイ２３ｃ−０〜７、リダンダンシロウアドレスデコーダ２４ｃ−０〜７、リダンダンシＲＯＭ回路２８ｃ−０〜７、リダンダンシサブマットデコーダ３２ｃを備えている。メモリセルアレイ２１ｃ−ｎ、ロウアドレスデコーダ２２ｃ−ｎ、リダンダンシメモリセルアレイ２３ｃ−ｎ、リダンダンシロウアドレスデコーダ２４ｂ−ｎ、リダンダンシＲＯＭ回路２８ｃ−ｎは、同じサブマットに備えられる（ｎ＝０〜７）。なお、図示されていないサブワードデコーダには、ロウアドレスＸ０〜Ｘ２が入力され、メモリセルアレイのワード選択方法は、第１の実施の形態と同様である。また、リダンダンシメモリセルアレイのワード選択については図７Ｄにおいて説明する。

サブマットデコーダ３１ｃは、ロウアドレスＸ１１〜Ｘ１３を入力し、サブマット選択信号ＳＭ０〜ＳＭ７を各サブマットに出力する。各サブマットのロウアドレスデコーダ２２ｃ−０〜７はロウアドレスＸ３〜Ｘ１０を入力し、サブワードデコーダにはロウアドレスＸ０〜Ｘ２を入力し、メモリセルアレイ２１ｃ−０〜７のそれぞれの２０４８本のワード線のうちの１本を活性化する。各サブマットのメモリセルアレイ２１ｃ−０〜７は、サブマットデコーダ３１ｃにより対応サブマット選択信号ＳＭ０〜ＳＭ７により活性化され、ロウアドレスデコーダ２２ｃ−０〜７及びサブワードデコーダによって選択された２０４８本のワード線のうちの１本の活性化されたワード線に対応するメモリセルのデータを出力する。リダンダンシサブマットデコーダ３２ｃは、ロウアドレスＸ３〜Ｘ５を入力し、８本のリダンダンシ活性化信号ＢＥ０〜ＢＥ７を出力する。８本のリダンダンシ活性化信号ＢＥ０〜ＢＥ７は、それぞれリダンダンシＲＯＭ回路２８ｃ−０〜７に接続されている。したがって、ロウアドレスＸ３〜Ｘ５によりリダンダンシＲＯＭ回路２８ｃが選択され、活性化される。リダンダンシＲＯＭ回路２８ｃ−０〜７は、ロウアドレスＸ６〜Ｘ１３を入力し、欠陥メモリセルを特定する欠陥アドレスとの比較結果をリダンダンシ選択信号ＲＥ−ｎとしてリダンダンシロウアドレスデコーダ２４ｃ−ｎに出力する（ｎ＝０〜７）。リダンダンシロウアドレスデコーダ２４ｃ−ｎは、リダンダンシ選択信号ＲＥ−ｎを入力し、リダンダンシメモリセルアレイ２３ｃ−ｎのリダンダンシメインワード線ＲＭＷＤを活性化する（ｎ＝０〜７）。リダンダンシＲＯＭ回路２８ｃ−０〜７の各々は、リダンダンシメモリセルアレイ２３ｃ−０〜７の各々に含まれる８本のサブワード線に対応する。そのためリダンダンシメインワード線ＲＭＷＤ１本にサブワードドライバ２９が８回路分接続されている。リダンダンシメモリセルアレイ２３ｃ−０〜７の各々は、対応するリダンダンシロウアドレスデコーダ２４ｃ−０〜７により駆動されるメインワード線を１本備え、サブワードドライバ２９により活性化されたサブワード線に接続するメモリセルのデータを出力する。

メモリセルアレイ２１ｃ−０〜７は、それぞれ２０４８本のワード線を備え、ワード線はロウアドレスデコーダ２２ｃ−０〜７及びサブワードデコーダによりロウアドレスＸ０〜Ｘ１０をデコードすることにより選択される。メモリセルアレイ２１ｃ−０〜７は、全てのリダンダンシＲＯＭ回路２８ｃにより、アクセスされたアドレスが欠陥アドレスと不一致であると判定した場合には、該当するメモリセルがアクセスされる。リダンダンシＲＯＭ回路２８ｃのいずれかが欠陥アドレスと一致したと判定した場合、ロウアドレスデコーダキラー信号が活性化され、ロウアドレスデコーダ２２ｃ−０〜７を無効にするため、メモリセルアレイ２１ｃ−０〜７のメモリセルはアクセスされない。

リダンダンシサブマットデコーダ３２ｃは、ロウアドレスＸ３〜Ｘ５を入力してデコードし、８本のリダンダンシ活性化信号ＢＥ０〜ＢＥ７をリダンダンシＲＯＭ回路２８ｃ−０〜７に出力する。したがって、リダンダンシＲＯＭ回路２８ｃ−０〜７は、ロウアドレスＸ３〜Ｘ５に基づいて選択され、活性化する。

リダンダンシメモリセルアレイ２３ｃ−０〜７は、メモリセルアレイ２１ｃ−０〜７の欠陥メモリセルを特定する欠陥アドレスのデータを置換するリダンダンシメモリブロックであり、それぞれ８本のワード線を有している。リダンダンシメモリセルアレイ２３ｃ−ｎの８本のワード線は、リダンダンシＲＯＭ回路２８ｃ−ｎから出力されるリダンダンシ選択信号ＲＥ−ｎに対応している。リダンダンシ選択信号ＲＥ−ｎは、リダンダンシロウアドレスデコーダ２４ｃ−ｎによってそれぞれ１本のリダンダンシメインワードＲＭＷＤを活性化する。１本のリダンダンシメインワード線ＲＭＷＤは８回路のサブワードドライバ２９に接続され、ロウアドレスＸ０〜Ｘ２により１本のリダンダンシサブワード線ＲＳＷＤが選択される。リダンダンシサブマットデコーダ３２ｃにはサブワードのアドレスを示すロウアドレスＸ０〜Ｘ２が入力されないため、活性化される８本のワード線はメモリセルアレイ２１ｃ−０〜７のメインワード線ＭＷＤに対応することになる。

ここで、リダンダンシメモリセルアレイ２３ｃ−０〜７におけるメインワード線とサブワード線の関係を説明し、欠陥のあるメモリセルアレイ２１ｃ−０〜７のサブメモリブロックとこれと置換するリダンダンシメモリセルアレイ２３ｃ−０〜７のリダンダンシサブメモリブロックとの割り当て関係を説明する。メモリセルアレイ２１ｃ−０〜７におけるメインワード線とサブワード線の関係は、第１の実施の形態において、図７Ａを参照して説明しており、本実施の形態においても同様であるため、説明を省略する。図７Ｄを参照してリダンダンシメモリセルアレイ２３ｃ−０〜７におけるメインワード線とサブワード線の関係を説明する。図７Ｄは、サブマット１７−０におけるリダンダンシメモリセルアレイ２３ｃ−０と、それに関連するリダンダンシロウアドレスデコーダ２４ｃ−０とサブワードデコーダ２７ｃ−０とセンスアンプ２５−０とカラムアドレスデコーダ１８を示した図である。

リダンダンシロウアドレスデコーダ２４ｃ−０は、リダンダンシ選択信号ＲＥ−０を入力し、リダンダンシ選択信号ＲＥ−０に対応する１本のリダンダンシメインワード線ＲＭＷＤを活性化する。サブワードデコーダ２７ｃ−０は、ロウアドレスＸ０〜Ｘ２に基づいて活性化されるデコード信号を８本出力する。リダンダンシメモリアレイ２３ｃ−０内では、活性化したデコード信号とリダンダンシメインワード線ＲＭＷＤに基づいてサブワードドライバ２９がリダンダンシサブワード線ＲＳＷＤを活性化し、リダンダンシサブワード線ＲＳＷＤに接続するメモリセル群であるサブメモリブロック３５を活性化する。センスアンプ２５−０は、カラムアドレスに基づいてカラムアドレスデコーダ１８により選択され、センスアンプ２５−０により活性化されたメモリセルに格納されているデータは読み出され、外部から入力されたデータは書き込まれる。

サブワードデコーダ２７ｃ−０は、ロウアドレスＸ０〜Ｘ２に基づいて活性化されるデコード信号を８本出力する。そのデコード信号線とリダンダンシメインワード線との交点にサブワードドライバ２９−０〜７が配置されている。サブワードドライバ２９−０〜７は、リダンダンシメインワード線ＲＭＷＤとデコード信号に基づいてリダンダンシサブワード線ＲＳＷＤをそれぞれ１本活性化する。サブワードドライバ２９−０〜７は、サブワードデコーダ２７ｃ−０の８本のデコード信号にそれぞれ対応しているため、サブワードドライバ２９−０、１、…、７はロウアドレスＸ０〜Ｘ２が”０”、”１”、…、”７”のときに活性化されるデコード信号を入力する。このような接続により、セグメント内のサブメモリブロックを指定することができる。他のサブマットの場合も同様に接続されている。

また、このような接続により、メモリセルアレイの欠陥をリダンダンシメモリアレイで救済するための割り当て単位であるセグメントは、８サブメモリブロックとなる。したがって、サブメモリブロック３５−０〜７はリダンダンシセグメント２６として、メモリアレイ２１−０〜７の隣接する８サブワード（１メインワード）に発生した欠陥を置換するメモリアレイとして割り当てられる。割り当てられたリダンダンシセグメントは、アクセスされる欠陥のあるメモリセルアレイ２１ｃ−０〜７の１サブメモリブロックずつ置換されて欠陥を救済することになる。

メモリがアクセスされたときの動作について説明する。メモリがアクセスされると、リダンダンシサブマットデコーダ３２ｃの出力信号によって活性化されるリダンダンシＲＯＭ回路２８ｃ−０〜７は、ロウアドレスＸ６〜Ｘ１３を入力し、内部に含まれるヒューズに保持されているメモリセルアレイ２１ｃ−０〜７の欠陥メモリセルを特定する欠陥アドレスと比較する。比較の結果一致した場合は、入力ロウアドレスＸ６〜Ｘ１３は、欠陥メモリセルを特定する欠陥アドレスであるとして、リダンダンシ選択信号ＲＥが活性化される。活性化されたリダンダンシ選択信号ＲＥが供給されたリダンダンシロウアドレスデコーダ２４ｃ−ｎは、リダンダンシメインワード線ＲＭＷＤを活性化し、一致したアドレスを保持するリダンダンシＲＯＭ回路２８ｃ−ｎに対応するリダンダンシメインワード線、さらにサブワード線が選択され、リダンダンシメモリセルアレイ２３ｃ−ｎが活性化される。リダンダンシメモリセルアレイ２３ｃ−ｎの活性化とともにメモリセルアレイ２１ｃ−０〜７の全てはロウアドレスデコーダキラー信号により不活性にされる。したがって、メモリアレイ２１ｃの代わりにリダンダンシメモリセルアレイ２３ｃがアクセスされ、メモリセルアレイ２１ｃの欠陥をリダンダンシメモリセルアレイ２３ｃにより置換されたことになる。比較の結果不一致の場合は、アクセスされたアドレスは欠陥メモリセルを特定する欠陥アドレスではないとして、メモリセルアレイ２１ｃが活性化され、通常のアクセスが行われる。

リダンダンシＲＯＭ回路２８ｃ−０〜７の各々は、ロウアドレスＸ３〜Ｘ５をデコードしたリダンダンシ活性化信号ＢＥ０〜ＢＥ７で活性化されたとき、ヒューズに保持される欠陥メモリセルを特定する欠陥アドレスと入力ロウアドレスＸ６〜Ｘ１３とを比較する。したがって、ロウアドレスＸ３〜Ｘ１３を欠陥アドレスと比較していることになり、ロウアドレスＸ０〜Ｘ２に対応する８本のサブワードを含むメインワード１本に属するメモリセルを置換の対象（セグメント）とする。

このように、欠陥を置換する割り当ての単位であるセグメントは８本のサブメモリブロック（メインワードに対応する）となり、ロウアドレスＸ０〜Ｘ１０で選択されるメモリセルアレイ２１ｃ−０において、メモリセルアレイ２１ｃ−０−０〜７はリダンダンシメモリセルアレイ２３ｃ−０に割り当てられ、メモリセルアレイ２１ｃ−０−８〜１５はリダンダンシメモリセルアレイ２３ｃ−１に割り当てられ、メモリセルアレイ２１ｃ−０−１６〜２３はリダンダンシメモリセルアレイ２３ｃ−２に割り当てられ、というように順番に割り当てられていく。さらに、メモリセルアレイ２１ｃ−０−５６〜６３はリダンダンシメモリセルアレイ２３ｃ−７に割り当てられた次に、メモリセルアレイ２１ｃ−０−６４〜７１はリダンダンシメモリセルアレイ２３ｃ−０に割り当てられる、というように循環的に順番に割り当てられる。

さらに、メモリセルアレイ２１ｃ−１〜７においても、メモリセルアレイ２１ｃ−０と同様に、メモリセルアレイ２１ｃ−ｉ−（８ｍ）〜（８ｍ＋７）はリダンダンシメモリセルアレイ２３ｃ−ｎに順番に割り当てられる（ｍ＝０〜２５５、ｎ＝０〜７、ｎはメモリセルアレイに備えられているセグメントの数ｍをリダンダンシメモリブロックの数８で除算した剰余）。

このようなリダンダンシメモリセルアレイへの割り当てを行うと、リダンダンシＲＯＭ回路２８ｃは、１回路に対して８本のサブワード線つまり１本のメインワード線が対応することになり、同じ容量のリダンダンシメモリセルアレイを使用する場合に回路数は１／８となり、図１２の場合は８サブワード／１回路となる。また、リダンダンシＲＯＭ回路２８ｃで保持すべき欠陥メモリセルを特定する欠陥アドレスもＸ６〜Ｘ１３の８ビットで済むため、１回路当たりのヒューズ本数も削減することができる。したがって、回路数の削減と回路当たりのヒューズ本数の削減により、メモリチップ当たりのヒューズ本数を大幅に削減して欠陥を救済することが可能となる。また、リダンダンシメモリアレイ２３ｃの容量を増加すれば、複数のメインワード線に本実施の形態を拡張して適用することも可能である。

以上の実施の形態では説明を簡単にするため、ロウ側のリダンダンシ回路について説明してきたが、セグメントを同一ビット線、複数の隣接するビット線に接続されたメモリセル群とすれば、ロウ側と同じようにカラム側のリダンダンシ回路にも適用することが可能であることは明白である。さらに、ここまで、ＤＲＡＭを例にリダンダンシメモリブロックの割り当てについて説明したが、ＤＲＡＭに限らずリダンダンシメモリを有するメモリであれば本発明を適用することが可能であることは明白である。

従来の技術における欠陥セグメントとリダンダンシメモリブロックの対応関係を示す図である。 従来の技術における欠陥セグメントとリダンダンシメモリブロックの対応関係を示す図である。 従来の技術のＭＡＴの構成を示すブロック図である。 従来の技術の拡張されたリダンダンシＲＯＭ回路部分の構成を示すブロック図である。 本発明の第１の実施の形態のＤＲＡＭの構成を示すブロック図である。 本発明の第１の実施の形態のＭＡＴの構成を示すブロック図である。 本発明の第１の実施の形態のリダンダンシＲＯＭ回路の構成を示すブロック図である。 本発明の第１の実施の形態におけるメモリセルアレイのメインワード線ＭＷＤとサブワード線ＳＷＤの関係を示すブロック図である。 本発明の第１の実施の形態におけるリダンダンシメモリセルアレイのメインワード線ＭＷＤとサブワード線ＳＷＤの関係を示すブロック図である。 本発明の第２および第３の実施の形態におけるリダンダンシメモリセルアレイのメインワード線ＭＷＤとサブワード線ＳＷＤの関係を示すブロック図である。 本発明の第４の実施の形態におけるリダンダンシメモリセルアレイのメインワード線ＭＷＤとサブワード線ＳＷＤの関係を示すブロック図である。 本発明の第１の実施の形態の動作波形を示すタイミングチャートである。 本発明におけるサブワードとリダンダンシＲＯＭ回路の関係を示した図である。 本発明の第２の実施の形態の構成を示すブロック図である。 本発明の第３の実施の形態の構成を示すブロック図である。 本発明の第４の実施の形態の構成を示すブロック図である。

Claims (7)

1. Ｎ個（Ｎは、２以上の正の整数）のメモリブロックと、前記Ｎ個のメモリブロックのそれぞれに対して設けられたＮ個のリダンダンシメモリブロックとを備えた半導体記憶装置において、
   前記Ｎ個のメモリブロックのそれぞれは、各々が通常メモリセルを有するＮ個のセグメントを一組として、Ｍ組（Ｍは、２以上の正の整数）のセグメント群で構成され、
   前記Ｎ個のリダンダンシメモリブロックのそれぞれは、各々が複数のリダンダンシメモリセルを有する複数のリダンダンシセグメントを有し、
   前記Ｎ個のメモリブロックのそれぞれの中の前記Ｍ組のセグメント群のそれぞれにおける前記Ｎ個のセグメントの欠陥があった場合の置換先が、それぞれ前記Ｎ個のリダンダンシメモリブロックとされている、
   ことを特徴とする半導体記憶装置。
2. 各セグメントは、隣接する１以上のメモリセル行、または、隣接する１以上のメモリセル列を含む
   請求項１に記載の半導体記憶装置。
3. 前記半導体記憶装置は、前記Ｎ個のメモリブロックから１つのメモリブロックを選択するためのアドレス情報が入力される
   請求項１に記載の半導体記憶装置。
4. 前記半導体記憶装置は、複数のメモリバンクを備え、
   前記Ｎ個のメモリブロックおよび前記Ｎ個のリダンダンシメモリブロックは、前記複数のメモリバンクのそれぞれに設けられ、
   前記Ｎ個のメモリブロックのそれぞれは、Ｍ本のメインワード線およびＮ×Ｍ本のサブワード線を有し、
   各メインワード線は、Ｎ本のサブワード線に接続される
   請求項２に記載の半導体記憶装置。
5. 前記Ｎ個のメモリブロックのそれぞれの中の前記Ｍ組のセグメント群のそれぞれにおける前記Ｎ個のセグメントのうち、第１セグメントと、第２セグメントとは互いに隣接し、
   前記第１セグメントに割り当てられる第１リダンダンシメモリブロックと、前記第２セグメントに割り当てられる第２リダンダンシメモリブロックとは、異なる前記リダンダンシメモリブロックである
   請求項１に記載の半導体記憶装置。
6. 各セグメントは、２のＫ乗（Ｋ＝０、１、２、…）本のワード線またはビット線に接続するメモリセルの集合である
   請求項１に記載の半導体記憶装置。
7. 前記Ｎは、８であり、
   前記Ｍは、２５６であり、
   メインブロックを８個備え、
   リダンダンシブロックを８個備え、
   リダンダンシセグメントを８個備え、
   各メインブロックは、２５６本のメインワード線を有し、
   各メインワード線は、８本のサブワード線が接続され、
   各サブワード線は、複数のメモリセルが接続される
   請求項４に記載の半導体記憶装置。

Images