JP2000268598A - 半導体メモリのリダンダンシイ回路 - Google Patents

Abstract

(57)【要約】 【課題】 高歩留りを確保しつつ、チップ内のフューズ
セット数を減らす。 【解決手段】 半導体メモリは、同時にアクセス可能な
８個のバンクｂａｎｋ０，ｂａｎｋ１，…ｂａｎｋ７を
備え、各バンク内には、２個の固定スペアロウデコーダ
１４Ｆと２個のマッピングスペアロウデコーダ１４Ｍが
配置される。固定フューズセット１５Ｆは、固定スペア
ロウデコーダ１４Ｆに対応して、各バンク内に２個設け
られる。マッピングフューズセット１５Ｍは、マッピン
グスペアロウデコーダ１４Ｍの数に関系なく、例えば、
半導体メモリ内に８個設けられる。マッピングフューズ
セット１５Ｍには、これをどのバンク内のマッピングス
ペアロウデコーダ１４Ｍに対応させるかを決めるマッピ
ング情報が記憶される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不良メモリセルの
救済を行うリダンダンシイ回路（冗長回路）を備えた半
導体メモリに関する。

【０００２】

【従来の技術】半導体メモリには、一般に、製品の歩留
りを向上させるための手段として、リダンダンシイ（冗
長）方式が採用されている。リダンダンシイ方式とは、
メモリセルアレイを構成する複数のメモリセルの一部に
欠陥（不良）があった場合に、この欠陥を有するメモリ
セル（欠陥セル）をリダンダンシイセル（スペアセル）
に置き換えることで、半導体メモリを救済する方式のこ
とである。

【０００３】現在、最も一般的に用いられているリダン
ダンシイ方式は、欠陥セルを救済単位（置き換え単位）
でリダンダンシイセルに置き換えるというものである。
救済単位としては、１つ又は複数のロウ（ワード線）に
設定する場合と１つ又は複数のカラム（ビット線対）に
設定する場合がある。

【０００４】複数のロウを救済単位とする場合には、例
えば、この複数のロウ（ワード線）を１個のロウデコー
ダに接続し、欠陥セルをロウデコーダ単位でリダンダン
シイセルに置き換える方式が含まれる。また、複数のカ
ラムを救済単位とする場合には、例えば、複数のカラム
（ビット線対）を１個のＩ／Ｏ線対に接続し、欠陥セル
をＩ／Ｏ線対単位でリダンダンシイセルに置き換える方
式が含まれる。

【０００５】また、実質的に同時にアクセスが可能な所
定のメモリ容量の複数のバンクから構成される半導体メ
モリの場合、１個のバンクを救済ブロック単位としてお
り、欠陥セルは、この救済ブロック単位内で、救済単位
ごとにリダンダンシイセルに置き換えられている。即
ち、バンク内の欠陥セルは、そのバンク内のリダンダン
シイセルでのみ置き換えが可能となっている。

【０００６】欠陥セルを救済単位ごとにリダンダンシイ
セルに置き換えるためには、欠陥セルを有する救済単位
を指定するアドレス（フェイルアドレス）を記憶してお
き、半導体メモリの動作時に外部アドレス又は内部アド
レスがこのフェイルアドレスに一致するか否かを判断し
なければならない。よって、各バンク内には、フェイル
アドレスを記憶するためのメモリ（フェイルアドレスメ
モリ）が、救済単位の数に対応する数だけ設けられてい
る。

【０００７】このフェイルアドレスメモリは、不揮発性
メモリにより構成される。不揮発性メモリとしては、現
在では、フューズが主として用いられている。このフュ
ーズから構成されたフェイルアドレスメモリは、フュー
ズセットと呼ばれている。よって、各バンク内には、救
済単位とフューズセットが一対一に対応して配置され、
各バンク内のフューズセットの数は、救済単位の数に等
しくなる。

【０００８】フューズセットは、フェイルアドレスを記
憶するための複数のフューズ素子を含んでいる。１個の
フューズ素子には、このフューズ素子を切断するか否か
により１ビットのデータを記憶できる。よって、Ｎビッ
トのアドレスは、Ｎ個のフューズ素子により記憶でき
る。

【０００９】フューズセットの構成は単純であり、フェ
イルアドレスをフューズセットにより記憶する方式は、
現在、最も広く採用されている。

【００１０】図１２は、フューズセットを備える半導体
メモリの主要部を示している。本例では、実質的に同時
にアクセスが可能な複数のバンクを備え、１個のバンク
が救済ブロック単位となり、救済単位がロウデコーダで
あるような半導体メモリを対象とする。

【００１１】メモリセルアレイが８個のサブアレイ１０
から構成され、１個のバンクｂａｎｋｉ（ｉ＝０，１，
…７）内に１個のサブアレイ１０が配置される。この場
合、８個のバンクｂａｎｋ０，ｂａｎｋ１，…ｂａｎｋ
７は、例えば、カラム方向に隣接して配置される。各バ
ンクｂａｎｋｉ（ｉ＝０，１，…７）は、ノーマルセル
アレイ１１、スペアセルアレイ１２、ロウデコーダ１
３、固定スペアロウデコーダ１４及び固定フューズセッ
ト１５を含む。

【００１２】ノーマルセルアレイ１１は、例えば、５１
２キロビットのメモリ容量を有し、ノーマルセルアレイ
１１上には、５１２本のワード線と１０２４のビット線
対が配置される。本例では、ロウデコーダ１３は、１２
８個に設定し、１個のロウデコーダに４本のワード線１
６が接続されるものとする。

【００１３】スペアセルアレイ１２は、例えば、１６キ
ロビットのメモリ容量を有し、スペアメモリセルアレイ
１２上には、１６本のワード線と１０２４のビット線対
が配置される。また、固定スペアロウデコーダ１４は、
４個に設定され、１個の固定スペアロウデコーダに４本
のスペアワード線１７が接続される。

【００１４】カラムデコーダ１９は、８個のバンクｂａ
ｎｋ０，ｂａｎｋ１，…ｂａｎｋ７の一端に配置され、
カラムデコーダ１９からは各バンクｂａｎｋｉ（ｉ＝
０，１，…７）に共通のカラムセレクト線（ＣＳＬ）１
８が８個のバンクｂａｎｋ０，ｂａｎｋ１，…ｂａｎｋ
７の他端に向って延びている。

【００１５】本例では、１個のロウデコーダ（４本のワ
ード線）を救済単位とし、４個の固定スペアロウデコー
ダを設けているため、最大で、４個のロウデコーダを固
定スペアロウデコーダに置き換えることができる。即
ち、ノーマルセルアレイ１１内に欠陥セルが含まれてお
り、１２８個のロウデコーダのうち欠陥セルに繋がるロ
ウデコーダ（不良ロウデコーダ）が４つ以内のときに
は、この不良ロウデコーダを固定スペアロウデコーダに
置き換えることで、半導体メモリの不良が救済され、製
品の歩留り（良品率）が向上する。

【００１６】各バンクｂａｎｋｉ（ｉ＝０，１，…７）
内には、４個の固定スペアロウデコーダ１４に対応して
４個の固定フューズセット１５が設けられている。各固
定フューズセットは、１つのフェイルアドレスを記憶で
きるようになっている。

【００１７】各固定フューズセットには、入力アドレス
（外部アドレス又は内部アドレス）が入力され、例え
ば、全ての固定フューズセットにおいて入力アドレスと
フェイルアドレスが不一致のときに、ロウデコーダ１３
が活性状態（信号ｄｉｓａｂｌｅ Ｆ＝“１”）、全て
の固定スペアロウデコーダ１４が不活性状態となる。

【００１８】また、少なくとも１個の固定フューズセッ
トにおいて入力アドレスとフェイルアドレスが一致する
ときに、ロウデコーダ１３が不活性状態（信号ｄｉｓａ
ｂｌｅ Ｆ＝“０”）、少なくとも１個の固定フューズ
セットに対応する固定スペアロウデコーダが活性状態と
なる。

【００１９】図１３は、１個のバンク内の固定フューズ
セットの構成例を示している。

【００２０】本例では、図１２の４個の固定スペアロウ
デコーダ１４に対応して４個の固定フューズセット１５
が配置されている。よって、図１２の例のように、半導
体メモリが８個のバンクから構成される場合、半導体メ
モリ（メモリチップ）内には、固定スペアロウデコーダ
及び固定フューズセットが、それぞれ３２（＝４×８）
個存在することになる。

【００２１】さて、図１２の例のように、１個のバンク
内に１２８（２^７）個のロウデコーダが存在する場合、
これら１２８個のロウデコーダのうちの１個を指定する
ためには、７ビットのアドレス信号Ａ０，Ａ１，…Ａ６
が必要である。よって、フェイルアドレスを記憶するた
めには、少なくとも７個のフューズユニット（フューズ
素子）２０が必要になる。

【００２２】本例では、固定フューズセット１５を使用
するか否かを決定するためのイネーブルフューズとして
のフューズユニット（フューズ素子）２０’を１個設け
ているため、１個の固定フューズセット１５内には、合
計、８個のフューズユニット２０，２０’が配置され
る。

【００２３】なお、１個のフューズユニットは、図１４
に示すように、ｐチャネルＭＯＳトランジスタＱｐ、ｎ
チャネルＭＯＳトランジスタＱｎ及びフューズ素子Ｆｕ
ｓｅから構成される。フューズユニットの出力信号は、
フューズ素子Ｆｕｓｅが切断されている場合に“１”と
なり、切断されていない場合に“０”となる。

【００２４】フェイルアドレスを記憶する７個のフュー
ズユニット２０の出力信号は、フェイルアドレス一致／
不一致検出回路２１内のコンパレータ２２に入力され
る。コンパレータ２２では、入力アドレスＡ０，Ａ１，
…Ａ６とフューズユニット２０の出力信号（フェイルア
ドレス）との比較が行われる。コンパレータ２２は、例
えば、エクスクルーシブノア（Exclusive NOR）回路か
ら構成され、両者が一致する場合に“１”を出力する。

【００２５】コンパレータ２２の出力信号及びフューズ
ユニット２０’の出力信号は、アンド（AND）回路 （フ
ェイルアドレス一致／不一致検出部）２３に入力され
る。フューズユニット２０’の出力信号は、そのフュー
ズユニット２０’を含む固定フューズセット１５を使用
する場合には“１”、使用しない場合には“０”に設定
されている。

【００２６】よって、固定フューズセット１５を使用
し、かつ、入力アドレスとフェイルアドレスが一致して
いる場合には、アンド回路（フェイルアドレス一致／不
一致検出部）２３の出力信号が“１”になり、固定スペ
アロウデコーダが活性化される。この時、ノア（NOR）
回路 ２４の出力信号ｄｉｓａｂｌｅ Ｆは“０”とな
り、ロウデコーダは、非活性化される。また、４つの固
定フューズセット１５の出力信号の全てが“０”のと
き、ノア回路 ２４の出力信号ｄｉｓａｂｌｅ Ｆは
“１”となるため、ロウデコーダは、活性化される。

【００２７】図１５は、１個のバンク内のサブアレイと
その近傍の構成例を示している。

【００２８】各バンク内には、センスアンプ２５及びカ
ラムセレクトスイッチ２６が配置される。センスアンプ
２５には、ビット線対ＢＬ，ｂＢＬが接続される。本例
では、センスアンプ２５の片側のみにビット線対ＢＬ，
ｂＢＬが接続される場合を示したが、センスアンプ２５
の両側にビット線対ＢＬ，ｂＢＬが接続されていても構
わない。

【００２９】ワード線ＷＬには、メモリセルＭＣが接続
され、スペアワード線ＳＷＬには、スペアセルＳＣが接
続される。ビット線対ＢＬ，ｂＢＬは、センスアンプ２
５及びカラムセレクトスイッチ２６を介してデータ線対
（ＤＱ線対）ＤＱ，ｂＤＱに接続される。

【００３０】カラムセレクト線ＣＳＬは、カラムセレク
トスイッチ２６に接続される。カラムセレクト線ＣＳＬ
は、図１２に示すように、複数のバンクに共通に設けら
れている。カラムアドレス信号は、カラムデコーダによ
りデコードされ、そのデコード結果がカラムセレクト線
ＣＳＬを経由してカラムセレクトスイッチ２６に伝えら
れる。

【００３１】

【発明が解決しようとする課題】半導体メモリ（メモリ
チップ）内の固定フューズセット（フューズ素子）の数
とこの固定フューズセットにより救済可能な救済単位数
について検討する。

【００３２】本例では、実質的に同時にアクセスが可能
な複数のバンクを有する半導体メモリについて、１つ又
は複数のロウ単位でリダンダンシイ置き換えを行うもの
を対象とする。

【００３３】まず、前提条件として、１個のバンクを救
済ブロック単位とし、半導体メモリ内に２^Ｍ個の救済ブ
ロック単位が存在するものとする。また、１個の救済ブ
ロック単位内には、Ｎビットのアドレスで指定される２
^Ｎ個の救済単位（例えば、ロウデコーダ）が存在し、か
つ、Ｓ個のリダンダンシイ救済単位（例えば、固定スペ
アロウデコーダ）が存在するものとする。

【００３４】ここで、１個の救済ブロック単位内のフュ
ーズの本数について検討する。

【００３５】例えば、２^Ｎ個の救済単位のうちの１個が
不良（フェイル）である場合、この１個の不良の救済単
位をＳ個のリダンダンシイ救済単位のうちの１個に置き
換えなければならない。そして、このような置き換えを
指定するために必要なフューズの本数は、フューズセッ
トを使用するか否かを決定する１本のイネーブルフュー
ズと、Ｎビットのアドレス（フェイルアドレス）を記憶
するためのＮ本のフューズの合計（Ｎ＋１）本となる。

【００３６】よって、リダンダンシイ置き換え情報を記
憶する１個のフューズセット内には、（Ｎ＋１）本のフ
ューズが配置される。

【００３７】また、リダンダンシイ救済単位がＳ個存在
するため、これに対応して設けられるフューズセットも
Ｓ個必要であり、結果として、１個の救済ブロック単位
内には、合計（Ｎ＋１）×Ｓ本のフューズが配置され
る。

【００３８】そして、半導体メモリ（メモリチップ）内
には、２^Ｍ個の救済ブロック単位が配置されるため、半
導体メモリ内のリダンダンシイ用フューズの総数は、
（Ｎ＋１）×Ｓ×２^Ｍ本となる。

【００３９】このような構成の半導体メモリにおいて
は、１個の救済ブロック単位内のＳ個の救済単位内にそ
れぞれ少なくとも１個の欠陥（不良）セルが発生した場
合を救済することができる。即ち、１個の救済ブロック
単位内では、不良の救済単位がＳ個以内であれば半導体
メモリの救済が可能であるが、不良の救済単位がＳ個を
超えると半導体メモリの救済が不可能になる。

【００４０】よって、半導体メモリ（メモリチップ）と
しては、Ｓ×２^Ｍ個までの救済単位を救うことができる
（但し、１個の救済ブロック単位内では、Ｓ個を超える
救済単位は救済不可能である）。

【００４１】以上をまとめると、次のようになる。 チップ内のリダンダンシイ用フューズの総数 ：（Ｎ＋１）×Ｓ×２^Ｍ チップ内のリダンダンシイ救済単位の総数 ： Ｓ×２^Ｍ チップ内のフューズセットの総数 ： Ｓ×２^Ｍ チップ内で置き換え可能な救済単位数 ： Ｓ×２^Ｍ （但し、救済単位ブロック内で置き換え可能な救済単位の最大数はＳ個） チップ内の救済ブロック単位の総数 ： ２^Ｍ ところで、近年では、複数のバンクを持ち、各バンクが
同時に活性化され、同時に読み書きできるような仕様の
半導体メモリが主流になってきている。

【００４２】このような仕様の半導体メモリに対して、
製品の歩留りを向上させるためには、半導体メモリの救
済効率を上げればよい。また、半導体メモリの救済効率
の向上は、各バンク（各救済ブロック単位）内のリダン
ダンシイ救済単位の数を増やすことにより達成できる。

【００４３】しかし、リダンダンシイ救済単位の数を増
やすと、これに対応して設けられるフューズセットの数
も増え、チップ内におけるリダンダンシイ回路の占有面
積が増加する。よって、半導体メモリ回路（リダンダン
シイ回路を除く）の配置に関してチップ内の面積効率が
低下し、チップサイズが大きくなるなどの問題が生じ
る。特に、チップ内の欠陥セルの統計的分布が１個のバ
ンク（救済単位）に偏ってしまう場合に、これを救済し
ようとすると、１個のバンク内に非常に多くのリダンダ
ンシイ救済単位及びフューズセットを設けなければなら
ず、面積効率の低下やチップサイズの増大は顕著とな
る。

【００４４】また、リダンダンシイ救済単位及びフュー
ズセットの数は、チップ内のバンク（救済ブロック単
位）の数に比例する。このため、十分な救済効率を維持
しつつチップ内のバンク数を増やすと、リダンダンシイ
救済単位及びフューズセットの数も増え、さらに、面積
効率が低下し、チップサイズが増大する。

【００４５】また、フューズ（フューズセット）の数が
多くなると、半導体メモリのテスト後、欠陥セルを含む
救済単位を指定するフェイルアドレスをレーザによるフ
ューズの切断により記憶する際に、フューズの正確な切
断に失敗し、リダンダンシイ置き換えが不可能になって
しまう場合がある。これでは、製品の歩留り向上は望め
ない。

【００４６】本発明は、上記欠点を解決すべくなされた
もので、その目的は、少ないメモリ容量のフェイルアド
レスメモリ（例えば、フューズセット）により高い救済
効率を得ることができる新規なリダンダンシイ回路を有
する半導体メモリを提供することにある。

【００４７】

【課題を解決するための手段】本発明の半導体メモリの
リダンダンシイ回路は、複数のノーマルデコーダに付随
して設けられる複数の第１及び第２スペアデコーダと、
複数の第１スペアデコーダに一対一に対応して設けら
れ、フェイルアドレスを不揮発に記憶することができる
複数の第１記憶回路と、フェイルアドレスとマッピング
情報を不揮発に記憶することができる１個以上第２スペ
アデコーダの数以下の第２記憶回路とを備え、マッピン
グ情報は、第２スペアデコーダと第２記憶回路を対応付
けるものである。

【００４８】本発明のリダンダンシイ回路は、複数のバ
ンクを備える半導体メモリに適用され、各バンク内に
は、複数のノーマルデコーダに付随して設けられる複数
のスペアデコーダが配置され、バンク外には、フェイル
アドレスとマッピング情報を不揮発に記憶することがで
きる１個以上スペアデコーダの数以下の記憶回路が配置
される。また、マッピング情報は、スペアデコーダと記
憶回路を対応付けるものである。

【００４９】本発明のリダンダンシイ回路は、複数のバ
ンクを備える半導体メモリに適用され、各バンク内に
は、複数のノーマルデコーダに付随して設けられる複数
の第１及び第２スペアデコーダと、複数の第１スペアデ
コーダに一対一に対応して設けられ、フェイルアドレス
を不揮発に記憶することができる複数の第１記憶回路と
が配置され、バンク外には、フェイルアドレスとマッピ
ング情報を不揮発に記憶することができる１個以上第２
スペアデコーダの数以下の第２記憶回路が配置される。
また、マッピング情報は、第２スペアデコーダと第２記
憶回路を対応付けるものである。

【００５０】本発明のリダンダンシイ回路を有する半導
体メモリは、例えば、複数のバンクが実質的に同時にア
クセスされるものである。

【００５１】マッピング情報は、複数のバンクのうちの
１つを選択するバンク情報と、選択された１つのバンク
内の第２スペアデコーダのうちの１つを選択するバンク
内スペアデコーダ情報とから構成される。

【００５２】また、第２記憶回路は、マッピング情報に
基づいて、複数のバンクのうちの１つを選択し、かつ、
選択された１つのバンク内の第２スペアデコーダのうち
の１つを選択するマッピング用デコーダと、第２記憶回
路に入力される入力アドレスとフェイルアドレスを比較
し、両者が一致するときにマッピング用デコーダを活性
化するフェイルアドレス一致／不一致検出回路とから構
成される。

【００５３】本発明のリダンダンシイ回路は、さらに、
複数の第２スペアデコーダに対応する複数本の信号線か
らなるバスを備え、マッピング用デコーダは、複数本の
信号線のうちの１本を活性化させる機能を有する。

【００５４】また、本発明のリダンダンシイ回路は、複
数本の信号線のうちの１本が活性化されたときに、活性
化された１本の信号線に対応する第２スペアロウデコー
ダが属するバンク内のノーマルデコーダを非活性化する
ロジック回路を備える。

【００５５】また、第２記憶回路は、マッピング情報に
基づいて、複数のバンクのうちの１つを選択するマッピ
ング用デコーダと、第２記憶回路に入力される入力アド
レスとフェイルアドレスを比較し、両者が一致するとき
に前記マッピング用デコーダを活性化するフェイルアド
レス一致／不一致検出回路とから構成される。

【００５６】本発明のリダンダンシイ回路は、さらに、
複数のバンクに対応する複数本の信号線からなるバス
と、複数のバンクに対応する複数のロジック回路とを備
え、マッピング用デコーダは、複数本の信号線のうちの
１本を活性化させ、活性化された１本の信号線に対応す
るロジック回路は、マッピング情報に基づいて、選択さ
れた１つのバンク内の第２スペアデコーダのうちの１つ
を選択する。

【００５７】また、本発明のリダンダンシイ回路は、複
数本の信号線のうちの１本が活性化されたときに、活性
化された１本の信号線に対応するバンク内のノーマルデ
コーダを非活性化するロジック回路を備える。

【００５８】

【発明の実施の形態】以下、図面を参照しながら、本発
明の半導体メモリについて詳細に説明する。

【００５９】図１は、本発明の半導体メモリの第１例の
主要部を示している。本例では、例えば、実質的に同時
（多少のずれは含む）にアクセス可能な複数のバンクを
備え、１個のバンクが救済ブロック単位となり、救済単
位がロウデコーダであるような半導体メモリを対象とす
る。

【００６０】本例では、メモリセルアレイが８個のサブ
アレイ１０から構成され、１個のバンクｂａｎｋｉ（ｉ
＝０，１，…７）内に１個のサブアレイ１０が配置され
る。よって、半導体メモリ（メモリチップ）内には、８
個のバンクｂａｎｋ０，ｂａｎｋ１，…ｂａｎｋ７が配
置され、これらバンクｂａｎｋ０，ｂａｎｋ１，…ｂａ
ｎｋ７は、例えば、カラム方向に隣接して配置される。

【００６１】なお、本例では、１個のバンクｂａｎｋｉ
（ｉ＝０，１，…７）内に１個のサブアレイ１０を配置
したが、当然に、１個のバンクｂａｎｋｉ（ｉ＝０，
１，…７）内に複数のサブアレイを配置しても構わな
い。

【００６２】各バンクｂａｎｋｉ（ｉ＝０，１，…７）
は、ノーマルセルアレイ１１、スペアセルアレイ１２、
ロウデコーダ１３、固定スペアロウデコーダ１４Ｆ、マ
ッピングスペアロウデコーダ１４Ｍ及び固定フューズセ
ット１５Ｆを含んでいる。

【００６３】ノーマルセルアレイ１１は、例えば、５１
２キロビットのメモリ容量を有し、ノーマルセルアレイ
１１上には、５１２本のワード線と１０２４のビット線
対が配置される。本例では、ロウデコーダ１３は、１２
８個に設定し、１個のロウデコーダに４本のワード線１
６が接続されるものとする。なお、１個のロウデコーダ
に接続されるワード線の本数は、本発明にとって特に重
要ではなく、１本でも、又は、複数本でもよい。

【００６４】スペアセルアレイ１２は、例えば、１６キ
ロビットのメモリ容量を有し、スペアメモリセルアレイ
１２上には、１６本のワード線と１０２４のビット線対
が配置される。また、固定スペアロウデコーダ１４Ｆ
は、２個に設定され、１個の固定スペアロウデコーダに
４本のスペアワード線１７が接続される。また、マッピ
ングスペアロウデコーダ１４Ｍも、２個に設定され、１
個のマッピングスペアロウデコーダに４本のスペアワー
ド線１７が接続される。

【００６５】なお、１個のスペアロウデコーダ（固定又
はマッピング）に接続されるワード線の本数は、１個の
ロウデコーダに接続されるワード線の本数と同じに設定
される。

【００６６】カラムデコーダ１９は、８個のバンクｂａ
ｎｋ０，ｂａｎｋ１，…ｂａｎｋ７の一端に配置され、
カラムデコーダ１９からは各バンクｂａｎｋｉ（ｉ＝
０，１，…７）に共通のカラムセレクト線（ＣＳＬ）１
８が８個のバンクｂａｎｋ０，ｂａｎｋ１，…ｂａｎｋ
７の他端に向って延びている。

【００６７】本例では、１個のロウデコーダ（４本のワ
ード線）を救済単位とし、例えば、図１２に示す従来例
と同様に、１個のバンク（救済ブロック単位）ｂａｎｋ
ｉ（ｉ＝０，１，…７）内に４個のスペアロウデコーダ
を設けている。但し、本例では、この４個のスペアロウ
デコーダのうちの２個を固定スペアロウデコーダ１４Ｆ
とし、残りの２個をマッピングスペアロウデコーダ１４
Ｍとしている。

【００６８】固定スペアロウデコーダ１４Ｆは、従来の
固定スペアロウデコーダと同様の機能を有する。即ち、
１個のバンクｂａｎｋｉ（ｉ＝０，１，…７）内の２個
の固定スペアロウデコーダ１４Ｆは、そのバンクｂａｎ
ｋｉ内の２個のロウデコーダに置き換わることができ
る。

【００６９】各バンクｂａｎｋｉ（ｉ＝０，１，…７）
内には、２個の固定スペアロウデコーダ１４Ｆに対応し
て２個の固定フューズセット１５Ｆが設けられている。
各固定フューズセットは、１つのフェイルアドレスを記
憶できる。

【００７０】各固定フューズセットには、ロウアドレス
が入力され、例えば、あるバンク内の全ての固定フュー
ズセットにおいてロウアドレスとフェイルアドレスが不
一致のときに、そのバンク内のロウデコーダ１３が活性
状態（信号ｄｉｓａｂｌｅＦ＝“１”）、固定スペアロ
ウデコーダ１４Ｆが不活性状態となる。

【００７１】また、あるバンク内の少なくとも１個の固
定フューズセットにおいてロウアドレスとフェイルアド
レスが一致するときに、そのバンク内のロウデコーダ１
３が不活性状態（信号ｄｉｓａｂｌｅ Ｆ＝“０”）、
少なくとも１個の固定フューズセットに対応する固定ス
ペアロウデコーダが活性状態となる。

【００７２】マッピングスペアロウデコーダ１４Ｍは、
従来の固定スペアロウデコーダとは異なる機能を有す
る。即ち、あるバンク内のマッピングスペアロウデコー
ダに対応するマッピングフューズセットが存在する場合
には、マッピングスペアロウデコーダは、そのバンク内
のロウデコーダに置き換わることができる。

【００７３】また、例えば、同時バンクアクセスではな
く、１つのバンクのみをアクセスするような場合には、
マッピングフューズセットにより、あるバンク内のロウ
デコーダをそのバンクとは異なるバンク内のマッピング
スペアロウデコーダに置き換えることもできる。

【００７４】本例では、マッピングスペアロウデコーダ
１４Ｍは、１個のバンク内に２個設けている。よって、
半導体メモリ（メモリチップ）内には、１６個（２個×
８バンク）のマッピングスペアロウデコーダ１４Ｍが存
在することになる。

【００７５】そして、固定スペアロウデコーダに対応し
て固定フューズセットが設けられるように、マッピング
スペアロウデコーダ１４Ｍに対しては、マッピングフュ
ーズセット１５Ｍが設けられている。

【００７６】但し、マッピングフューズセット１５Ｍ
は、固定フューズセット１５Ｆとは異なり、マッピング
スペアロウデコーダ１４Ｍに対応して設けられない。つ
まり、マッピングフューズセット１５Ｍとマッピングス
ペアロウデコーダ１４Ｍの対応関係が限定されることは
ない。

【００７７】よって、マッピングフューズセット１５Ｍ
は、バンクの外部に配置され、その数は、最大で、１６
個、最小で、１個となる。マッピングフューズセット１
５Ｍの最大数が１６個である理由は、マッピングスペア
ロウデコーダ１４Ｍが１６個だからである。

【００７８】本例では、マッピングフューズセット１５
Ｍを８個設けている。但し、マッピングフューズセット
１５Ｍが８個存在することと、バンクｂａｎｋ０，ｂａ
ｎｋ１，…ｂａｎｋ７が８個存在することとは、何の関
係もない。

【００７９】１６個のマッピングスペアロウデコーダ１
４Ｍに対応して１６本の信号線（バス）bankselect0A,b
ankselect0B,bankselect1A,bankselect1B,bankselect2
A,bankselect2B,bankselect3A,bankselect3B,bankselec
t4A,bankselect4B,bankselect5A,bankselect5B,banksel
ect6A,bankselect6B,bankselect7A,bankselect7Bが設け
られる。

【００８０】そして、例えば、信号線bankselect0Aは、
バンクｂａｎｋ０内の２個のマッピングスペアロウデコ
ーダ１４Ｍの一方に接続され、信号線bankselect0Bは、
バンクｂａｎｋ０内の２個のマッピングスペアロウデコ
ーダ１４Ｍの他方に接続される。このように、信号線ba
nkselectiA（ｉ＝０，１，…７）は、バンクｂａｎｋｉ
内の２個のマッピングスペアロウデコーダ１４Ｍの一方
に接続され、信号線bankselectiBは、バンクｂａｎｋｉ
内の２個のマッピングスペアロウデコーダ１４Ｍの他方
に接続される。

【００８１】各マッピングフューズセット１５Ｍから
は、それぞれ１６本の出力線が導き出され、この１６本
の出力線は、これに対応する１６本の信号線bankselect
iA,bankselectiB（ｉ＝０，１，…７）に接続される。
本例では、各マッピングフューズセット１５Ｍの所定の
１本の出力線は、所定の１本の信号線に共通に接続さ
れ、いわゆるワイヤードオアを構成している。即ち、互
いに共通接続される８個のマッピングフューズセット１
５Ｍの８本の出力線の値のオア（論理和）をとった値が
共通の１本の信号線の値となる。

【００８２】各マッピングフューズセット１５Ｍには、
入力アドレス（バンクアドレス及びロウアドレス）が入
力される。この入力アドレスに一致するフェイルアドレ
スを持つ１個のマッピングフューズセットは、１６本の
信号線bankselectiA,bankselectiB（ｉ＝０，１，…
７）のうちの１本を活性状態（“１”）にする。各信号
線bankselectiA,bankselectiB（ｉ＝０，１，…７）
は、ワイヤードオアを構成しているため、１つの出力線
が“１”になると、これに繋がる１本の信号線が“１”
になる。

【００８３】よって、活性状態の信号線に対応するバン
ク、即ち、入力アドレスにより指定されるバンク内のマ
ッピングスペアロウデコーダが活性化され、そのバンク
内の不良ロウデコーダが、そのバンク内のマッピングス
ペアロウデコーダに置き換えられる。

【００８４】この時、活性状態の信号線に対応するバン
ク内のロウデコーダが不活性状態（信号ｄｉｓａｂｌｅ
Ｍ＝“０”）となる。また、非活性状態のバンク、即
ち、入力アドレスにより指定されるバンク以外のバンク
では、ロウデコーダが活性状態（信号ｄｉｓａｂｌｅ
Ｍ＝“１”）となり、マッピングスペアロウデコーダが
非活性状態となる。

【００８５】一方、入力アドレスに一致するフェイルア
ドレスを持つマッピングフューズセットが存在しないと
きは、全てのバンクのロウデコーダが活性状態（信号ｄ
ｉｓａｂｌｅ Ｍ＝“１”）となり、マッピングスペア
ロウデコーダが非活性状態となる。

【００８６】本例では、１個のバンク内に２個のマッピ
ングスペアロウデコーダを配置しているため、そのバン
ク内のロウデコーダを最大２個までそのバンク内のマッ
ピングスペアロウデコーダに置き換えることができる。
しかし、マッピングフューズセットは、マッピングスペ
アロウデコーダに対応して設けられていない。このた
め、各マッピングフューズセットには、これがどのバン
クのどのマッピングスペアロウデコーダに対応するのか
を示すマッピング情報を含ませる必要がある。

【００８７】図２は、図１のマッピングフューズセット
の第１例を示している。

【００８８】本例では、半導体メモリが８個のバンクか
ら構成され、１個のバンク内には、１２８（２^７）個の
ロウデコーダと２個のマッピングスペアロウデコーダが
配置される場合について考える。

【００８９】さて、１個のバンク内に１２８（２^７）個
のロウデコーダが存在する場合、これら１２８個のロウ
デコーダのうちの１個を指定するためには、７ビットの
アドレス信号Ａ０，Ａ１，…Ａ６が必要である。よっ
て、フェイルアドレスを記憶するためには、少なくとも
７個のフューズユニット（フューズ素子）２０ＭＡが必
要になる。

【００９０】また、マッピングフューズセット１５Ｍを
使用するか否かを決定するためのイネーブルフューズと
してのフューズユニット（フューズ素子）２０Ｍ’を１
個設けている。

【００９１】また、マッピングスペアロウデコーダとマ
ッピングフューズセットを対応付けるための情報、即
ち、マッピング情報を記憶するためのフューズユニット
（フューズ素子）２０ＭＢ，２０Ｍ''を合計４個設けて
いる。３個のフューズユニット２０ＭＢは、マッピング
フューズセットとバンクを対応付けるものであり、１個
のフューズユニット２０Ｍ''は、バンク内の２個のマッ
ピングスペアロウデコーダのうちの１個を選択するため
のものである。

【００９２】このように、本例では、１個のマッピング
フューズセット内に、合計、１２個（７＋１＋４）のフ
ューズユニット（フューズ素子）が配置される。

【００９３】本例では、８（２^３）個のバンクが実質的
に同時にアクセスされる同時バンクアクセスを前提とし
ているため、ロウデコーダは、それが属するバンク内の
マッピングスペアロウデコーダに置き換えられる。この
ため、マッピングフューズセットとバンクを対応付ける
フューズユニット２０ＭＢの数は、３個である。即ち、
３個のフューズユニット２０ＭＢには、欠陥セルを有す
るロウデコーダが属するバンクのアドレスを記憶させれ
ばよい。

【００９４】但し、同時バンクアクセスを行わない半導
体メモリの場合には、あるバンク内のロウデコーダを他
のバンク内のマッピングスペアロウデコーダに置き換え
ることも可能である。このような場合には、マッピング
フューズセットとバンクを対応付けるフューズユニット
の数は、例えば、欠陥セルを含むロウデコーダが属する
バンクのアドレスを記憶するための３個と、このロウデ
コーダに代わるマッピングスペアロウデコーダが属する
バンクのアドレスを記憶するための３個の合計６個とな
る。

【００９５】なお、１個のフューズユニットは、図１４
に示すように、電源端子ＶＣＣ，ＶＳＳ間に直列接続さ
れたｐチャネルＭＯＳトランジスタＱｐ、ｎチャネルＭ
ＯＳトランジスタＱｎ及びフューズ素子Ｆｕｓｅから構
成される。出力ノードは、２個のＭＯＳトランジスタＱ
ｐ，Ｑｎの接続点となっている。

【００９６】フューズデータは、まず、ＭＯＳトランジ
スタＱｐをオン状態、ＭＯＳトランジスタＱｎをオフ状
態にし、出力ノードをＶＣＣにプリチャージし、この
後、ＭＯＳトランジスタＱｐをオフ状態、ＭＯＳトラン
ジスタＱｎをオン状態にして読み出す。フューズデータ
は、フューズ素子Ｆｕｓｅが切断されている場合には、
“１”（プリチャージ電位ＶＣＣ維持）となり、切断さ
れていない場合には、“０”（ＶＳＳ）となる。

【００９７】欠陥セルを含むロウデコーダを指定するフ
ェイルアドレスを記憶する７個のフューズユニット２０
ＭＡの出力信号は、フェイルアドレス一致／不一致検出
回路２１Ｍ内のコンパレータ２２ＭＡに入力される。ま
た、その欠陥セルを含むロウデコーダが属するバンクの
アドレス（バンクアドレス）を記憶する３個のフューズ
ユニット２０ＭＢの出力信号は、フェイルアドレス一致
／不一致検出回路２１Ｍ内のコンパレータ２２ＭＢに入
力される。

【００９８】コンパレータ２２ＭＡでは、ロウアドレス
信号Ａ０，Ａ１，…Ａ６とフューズユニット２０ＭＡの
出力信号（フェイルアドレス）との比較が行われ、コン
パレータ２２ＭＢでは、バンクアドレス信号Ｂ０，Ｂ
１，Ｂ２とフューズユニット２０ＭＢの出力信号との比
較が行われる。

【００９９】コンパレータ２２ＭＡ，２２ＭＢは、例え
ば、エクスクルーシブノア（Exclusive NOR）回路から
構成され、両者が一致する場合に“１”を出力する。

【０１００】コンパレータ２２ＭＡ，２２ＭＢの出力信
号の出力信号は、アンド（AND）回路 （フェイルアドレ
ス一致／不一致検出部）２３Ｍに入力される。よって、
ロウアドレスＡ０，Ａ１，…Ａ６とフューズユニット２
０ＭＡの出力信号が互いに一致し、かつ、バンクアドレ
スＢ０，Ｂ１，Ｂ２とフューズユニット２０ＭＢの出力
信号が互いに一致している場合には、アンド回路（フェ
イルアドレス一致／不一致検出部）２３Ｍの出力信号ｍ
ａｔｃｈが“１”になる。

【０１０１】また、フューズユニット２０Ｍ’の出力信
号enableFuseSetは、そのフューズユニット２０Ｍ’を
含むマッピングフューズセット１５Ｍを使用する場合に
は“１”、使用しない場合には“０”に設定される。

【０１０２】また、フューズユニット２０Ｍ''の出力信
号は、バンク内の２つのマッピングスペアロウデコーダ
のうちの一方を使用する場合には“１”、他方を使用す
る場合には“０”に設定される。

【０１０３】デコーダ２７は、アンド回路２３Ｍの出力
信号ｍａｔｃｈ、フューズユニット２０ＭＢの出力信号
selectB0,selectB1,selectB2、フューズユニット２０
Ｍ’の出力信号enableFuseSet及びフューズユニット２
０Ｍ''の出力信号selectSpareRDに基づいて、１６本の
出力線bankselectiA,bankselectiB（ｉ＝０，１，…
７）のうちの１本を活性状態（“１”）にする。

【０１０４】信号ｍａｔｃｈは、欠陥を有するロウデコ
ーダが存在することを示す信号であり、欠陥を有するロ
ウデコーダが存在するときに活性状態（“１”）とな
る。そして、信号ｍａｔｃｈ及び信号enableFuseSetが
それぞれ活性状態（“１”）のとき、１６本の出力線ba
nkselectiA,bankselectiB（ｉ＝０，１，…７）がそれ
ぞれ活性状態になり得る（デコーダ２７が活性化され
る）。

【０１０５】１６本の出力線bankselectiA,bankselecti
B（ｉ＝０，１，…７）のいずれを活性状態にするか
は、信号selectB0,selectB1,selectB2及び信号selectSp
areRDにより決定する。この４ビットの信号selectB0,se
lectB1,selectB2,selectSpareRDにより１６本の出力線b
ankselectiA,bankselectiB（ｉ＝０，１，…７）のうち
の１本を選択できる。

【０１０６】そして、図１に示すように、活性状態
（“１”）の１本の出力線に対応する１個のマッピング
スペアロウデコーダが活性化され、このマッピングスペ
アロウデコーダを有するバンクでは、ノア回路２８によ
り、信号ｄｉｓａｂｌｅ Ｍが“０”となり、ロウデコ
ーダは、非活性化される。

【０１０７】なお、残りの１５本の出力線は、全て非活
性状態（“０”）であるため、これら出力線に対応する
マッピングスペアロウデコーダは非活性化される。２個
のマッピングスペアロウデコーダがいずれも非活性状態
のバンクでは、ノア回路２８により、信号ｄｉｓａｂｌ
ｅ Ｍが“１”となるため、ロウデコーダが活性化され
る。

【０１０８】図３は、図２のマッピングフューズセット
内のデコーダの構成例を示している。

【０１０９】本例のデコーダは、４ビットの信号select
B0,selectB1,selectB2,selectSpareRDの１６通りの組み
合わせのうちの１つと、信号ｍａｔｃｈ，enableFuseSe
tがそれぞれ入力される１６個のアンド回路２９から構
成される。１６個のアンド回路２９は、１６本の信号線
bankselectiA,bankselectiB（ｉ＝０，１，…７）に接
続されている。１個のバンク内には、２個のマッピング
スペアロウデコーダが配置されるため、各バンクに対応
して、２個のアンド回路と２本の信号線が設けられてい
る。

【０１１０】本例では、バンク０のバンクアドレスを
“１１１”、バンク１のバンクアドレスを“１１０”、
バンク２のバンクアドレスを“１０１”、バンク３のバ
ンクアドレスを“１００”、バンク４のバンクアドレス
を“０１１”、バンク５のバンクアドレスを“０１
０”、バンク６のバンクアドレスを“００１”、バンク
７のバンクアドレスを“０００”としている。

【０１１１】例えば、バンク０内に欠陥セルを含むロウ
デコーダが存在するとすると、図２のマッピングフュー
ズセット内のフューズセット（イネーブルフューズ）２
０Ｍ’に“１”が記憶され、フューズセット２０ＭＡに
は、そのロウデコーダのロウアドレスが記憶され、フュ
ーズセット２０ＭＢには、バンク０のバンクアドレス
“１１１”が記憶され、フューズセット２０Ｍ''には、
“１”又は“０”が記憶される。

【０１１２】ここで、バンク０内の欠陥セルを含むロウ
デコーダを指定するバンクアドレス信号Ｂ０，Ｂ１，Ｂ
２及びロウアドレス信号Ａ０，Ａ１，…Ａ６が入力され
ると、信号ｍａｔｃｈが“１”となる。また、この時、
信号selectB0,selectB1,selectB2が“１１１”になる。
よって、信号selectSpareRDが“１”のときは、バンク
０の２個のマッピングスペアロウデコーダの一方に対応
する信号線bankselect0Aが“１”となり、信号selectSp
areRDが“０”のときは、バンク０の２個のマッピング
スペアロウデコーダの他方に対応する信号線bankselect
0Bが“１”となる。

【０１１３】図４は、図１のマッピングフューズセット
の第２例を示している。

【０１１４】本例のマッピングフューズセットは、図２
の第１例と比べると、フューズユニット（イネーブルフ
ューズ）２０Ｍ’の出力信号enableFuseSetを、デコー
ダ２７ではなく、アンド回路（フェイルアドレス一致／
不一致検出部）２３Ｍに入力した点に特徴を有する。

【０１１５】即ち、信号enableFuseSetが“１”のと
き、アンド回路２３Ｍが活性化され、この時、アドレス
信号（バンクアドレス信号及びロウアドレス信号）とフ
ューズユニット２０ＭＡ，２０ＭＢの出力信号が一致す
ると、信号ｍａｔｃｈが“１”となる。

【０１１６】具体的な構成について説明すると、以下の
ようになる。本例では、半導体メモリが８個のバンクか
ら構成され、１個のバンク内には、１２８（２^７）個の
ロウデコーダと２個のマッピングスペアロウデコーダが
配置されるものとする。

【０１１７】１個のバンク内に１２８（２^７）個のロウ
デコーダが存在する場合、これら１２８個のロウデコー
ダのうちの１個を指定するためには、７ビットのアドレ
ス信号Ａ０，Ａ１，…Ａ６が必要である。よって、フェ
イルアドレスを記憶するためには、少なくとも７個のフ
ューズユニット（フューズ素子）２０ＭＡが必要にな
る。

【０１１８】また、マッピングフューズセット１５Ｍを
使用するか否かを決定するためのイネーブルフューズと
してのフューズユニット（フューズ素子）２０Ｍ’を１
個設けている。

【０１１９】また、マッピングスペアロウデコーダとマ
ッピングフューズセットを対応付けるための情報、即
ち、マッピング情報を記憶するためのフューズユニット
（フューズ素子）２０ＭＢ，２０Ｍ''を合計４個設けて
いる。３個のフューズユニット２０ＭＢは、マッピング
フューズセットとバンクを対応付けるものであり、１個
のフューズユニット２０Ｍ''は、バンク内の２個のマッ
ピングスペアロウデコーダのうちの１個を選択するため
のものである。

【０１２０】欠陥セルを含むロウデコーダを指定するフ
ェイルアドレスを記憶する７個のフューズユニット２０
ＭＡの出力信号は、フェイルアドレス一致／不一致検出
回路２１Ｍ内のコンパレータ２２ＭＡに入力される。ま
た、その欠陥セルを含むロウデコーダが属するバンクの
アドレス（バンクアドレス）を記憶する３個のフューズ
ユニット２０ＭＢの出力信号は、フェイルアドレス一致
／不一致検出回路２１Ｍ内のコンパレータ２２ＭＢに入
力される。

【０１２１】コンパレータ２２ＭＡでは、ロウアドレス
信号Ａ０，Ａ１，…Ａ６とフューズユニット２０ＭＡの
出力信号（フェイルアドレス）との比較が行われ、コン
パレータ２２ＭＢでは、バンクアドレス信号Ｂ０，Ｂ
１，Ｂ２とフューズユニット２０ＭＢの出力信号との比
較が行われる。

【０１２２】コンパレータ２２ＭＡ，２２ＭＢは、例え
ば、エクスクルーシブノア（Exclusive NOR）回路から
構成され、両者が一致する場合に“１”を出力する。

【０１２３】コンパレータ２２ＭＡ，２２ＭＢの出力信
号の出力信号及びフューズユニット（イネーブルフュー
ズ）２０Ｍ’の出力信号enableFuseSetは、それぞれア
ンド（AND）回路 （フェイルアドレス一致／不一致検出
部）２３Ｍに入力される。アンド回路２３Ｍは、信号en
ableFuseSetが“１”のときに活性化され、この時、ロ
ウアドレスＡ０，Ａ１，…Ａ６とフューズユニット２０
ＭＡの出力信号が互いに一致し、バンクアドレスＢ０，
Ｂ１，Ｂ２とフューズユニット２０ＭＢの出力信号が互
いに一致していると、出力信号ｍａｔｃｈを“１”にす
る。

【０１２４】なお、フューズユニット２０Ｍ’の出力信
号enableFuseSetは、そのフューズユニット２０Ｍ’を
含むマッピングフューズセット１５Ｍを使用する場合に
は“１”、使用しない場合には“０”に設定される。

【０１２５】また、フューズユニット２０Ｍ''の出力信
号は、バンク内の２つのマッピングスペアロウデコーダ
のうちの一方を使用する場合には“１”、他方を使用す
る場合には“０”に設定される。

【０１２６】デコーダ２７は、アンド回路２３Ｍの出力
信号ｍａｔｃｈ、フューズユニット２０ＭＢの出力信号
selectB0,selectB1,selectB2及びフューズユニット２０
Ｍ''の出力信号selectSpareRDに基づいて、１６本の出
力線bankselectiA,bankselectiB（ｉ＝０，１，…７）
のうちの１本を活性状態（“１”）にする。

【０１２７】信号ｍａｔｃｈは、欠陥を有するロウデコ
ーダが存在することを示す信号であり、欠陥を有するロ
ウデコーダが存在するときに活性状態（“１”）とな
る。そして、信号ｍａｔｃｈが活性状態（“１”）のと
き、１６本の出力線bankselectiA,bankselectiB（ｉ＝
０，１，…７）がそれぞれ活性状態になり得る（デコー
ダ２７が活性化される）。

【０１２８】１６本の出力線bankselectiA,bankselecti
B（ｉ＝０，１，…７）のいずれを活性状態にするか
は、信号selectB0,selectB1,selectB2及び信号selectSp
areRDにより決定する。即ち、この４ビットの信号selec
tB0,selectB1,selectB2,selectSpareRDにより１６本の
出力線bankselectiA,bankselectiB（ｉ＝０，１，…
７）のうちの１本が選択される。

【０１２９】図５は、図４のマッピングフューズセット
内のデコーダの構成例を示している。

【０１３０】本例は、図３の例にに比べると、信号enab
leFuseSetがデコーダ２７に入力されていない点に特徴
を有する。これは、信号enableFuseSetが図４のアンド
回路２３Ｍに入力され、信号ｍａｔｃｈに信号enableFu
seSetの情報が含まれていることによる。

【０１３１】本例のデコーダは、４ビットの信号select
B0,selectB1,selectB2,selectSpareRDの１６通りの組み
合わせのうちの１つと信号ｍａｔｃｈとがそれぞれ入力
される１６個のアンド回路２９から構成される。１６個
のアンド回路２９は、１６本の信号線bankselectiA,ban
kselectiB（ｉ＝０，１，…７）に接続されている。１
個のバンク内には、２個のマッピングスペアロウデコー
ダが配置されるため、各バンクに対応して、２個のアン
ド回路と２本の信号線が設けられている。

【０１３２】バンク０内に欠陥セルを含むロウデコーダ
が存在する場合を考えると、図４のマッピングフューズ
セット内のフューズセット（イネーブルフューズ）２０
Ｍ’に“１”が記憶され、フューズセット２０ＭＡに
は、そのロウデコーダのロウアドレスが記憶され、フュ
ーズセット２０ＭＢには、バンク０のバンクアドレス
“１１１”が記憶され、フューズセット２０Ｍ''には、
“１”又は“０”が記憶される。

【０１３３】ここで、バンク０内の欠陥セルを含むロウ
デコーダを指定するバンクアドレス信号Ｂ０，Ｂ１，Ｂ
２及びロウアドレス信号Ａ０，Ａ１，…Ａ６が入力され
ると、信号ｍａｔｃｈが“１”となる。また、この時、
信号selectB0,selectB1,selectB2が“１１１”になる。
よって、信号selectSpareRDが“１”のときは、バンク
０の２個のマッピングスペアロウデコーダの一方に対応
する信号線bankselect0Aが“１”となり、信号selectSp
areRDが“０”のときは、バンク０の２個のマッピング
スペアロウデコーダの他方に対応する信号線bankselect
0Bが“１”となる。

【０１３４】図６は、１個のバンク内の固定フューズセ
ットの構成例を示している。

【０１３５】本例では、図１の２個の固定スペアロウデ
コーダ１４に対応して２個の固定フューズセット１５Ｆ
が配置されている。よって、図１の例のように、半導体
メモリが８個のバンクから構成される場合、半導体メモ
リ（メモリチップ）内には、固定スペアロウデコーダ及
び固定フューズセットが、それぞれ１６（＝２×８）個
存在することになる。

【０１３６】即ち、従来は、例えば、半導体メモリ内
に、３２個の固定スペアロウデコーダと固定フューズセ
ットのみが設けられていた。これに対し、本発明では、
例えば、半導体メモリ内に、１６個の固定スペアロウデ
コーダと固定フューズセットを設け、さらに、上述した
ように、１６個のマッピングスペアロウデコーダを設け
ている。また、マッピングフューズセットは、１個以上
１６個以下に設定されている。これによる効果は、後に
詳しく述べる。

【０１３７】さて、図１の例のように、１個のバンク内
に１２８（２^７）個のロウデコーダが存在する場合、こ
れら１２８個のロウデコーダのうちの１個を指定するた
めには、７ビットのアドレス信号Ａ０，Ａ１，…Ａ６が
必要である。よって、フェイルアドレスを記憶するため
には、少なくとも７個のフューズユニット（フューズ素
子）２０Ｆが必要になる。

【０１３８】本例では、固定フューズセット１５Ｆを使
用するか否かを決定するためのイネーブルフューズとし
てのフューズユニット（フューズ素子）２０Ｆ’を１個
設けているため、１個の固定フューズセット１５Ｆ内に
は、合計、８個のフューズユニット２０Ｆ，２０Ｆ’が
配置される。なお、フューズユニットとしては、例え
ば、図１４に示すような構成のものを使用できる。

【０１３９】フェイルアドレスを記憶する７個のフュー
ズユニット２０Ｆの出力信号は、フェイルアドレス一致
／不一致検出回路２１Ｆ内のコンパレータ２２Ｆに入力
される。コンパレータ２２Ｆでは、ロウアドレスＡ０，
Ａ１，…Ａ６とフューズユニット２０Ｆの出力信号（フ
ェイルアドレス）との比較が行われる。コンパレータ２
２Ｆは、例えば、エクスクルーシブノア（Exclusive NO
R）回路から構成され、両者が一致する場合に“１”を
出力する。

【０１４０】コンパレータ２２Ｆの出力信号及びフュー
ズユニット２０Ｆ’の出力信号は、アンド（AND）回路
（フェイルアドレス一致／不一致検出部）２３に入力さ
れる。フューズユニット２０Ｆ’の出力信号は、そのフ
ューズユニット２０Ｆ’を含む固定フューズセット１５
Ｆを使用する場合には“１”、使用しない場合には
“０”に設定されている。

【０１４１】よって、固定フューズセット１５Ｆを使用
し、かつ、ロウアドレスＡ０，Ａ１，…Ａ６とフェイル
アドレスが一致している場合には、アンド回路２３Ｆの
出力信号が“１”になり、固定スペアロウデコーダが活
性化される。この時、ノア（NOR）回路 ２４の出力信号
ｄｉｓａｂｌｅ Ｆは“０”となり、ロウデコーダは、
非活性化される。また、２つの固定フューズセット１５
Ｆの出力信号が共に“０”のとき、ノア回路 ２４の出
力信号ｄｉｓａｂｌｅ Ｆは“１”となるため、ロウデ
コーダは、活性化される。

【０１４２】ところで、図１の例において、各バンク内
のサブアレイとその近傍の構成例は、従来と同様に、図
１５に示すようになる。

【０１４３】即ち、同時バンクアクセスが可能なよう
に、各バンク内には、センスアンプ２５及びカラムセレ
クトスイッチ２６が配置される。センスアンプ２５に
は、ビット線対ＢＬ，ｂＢＬが接続される。本例では、
センスアンプ２５の片側のみにビット線対ＢＬ，ｂＢＬ
が接続される場合を示したが、センスアンプ２５の両側
にビット線対ＢＬ，ｂＢＬが接続されていても構わな
い。

【０１４４】ワード線ＷＬには、メモリセルＭＣが接続
され、スペアワード線ＳＷＬには、スペアセルＳＣが接
続される。ビット線対ＢＬ，ｂＢＬは、センスアンプ２
５及びカラムセレクトスイッチ２６を介してデータ線対
（ＤＱ線対）ＤＱ，ｂＤＱに接続される。

【０１４５】カラムセレクト線ＣＳＬは、カラムセレク
トスイッチ２６に接続される。カラムセレクト線ＣＳＬ
は、図１に示すように、複数のバンクに共通に設けられ
ている。カラムアドレス信号は、カラムデコーダにより
デコードされ、そのデコード結果がカラムセレクト線Ｃ
ＳＬを経由してカラムセレクトスイッチ２６に伝えられ
る。

【０１４６】図７は、本発明の半導体メモリの第２例の
主要部を示している。本例の半導体メモリは、上述の第
１例の半導体メモリと比べると、マッピングスペアロウ
デコーダ１４Ｍとマッピングフューズセット１５Ｍを結
ぶワイヤードオアの機能を有する信号線（バス）の本数
が減っている点に特徴を有する。

【０１４７】即ち、上述した半導体メモリの第１例で
は、マッピングスペアロウデコーダに対応させて信号線
（バス）を設けていたため、信号線の本数は、マッピン
グスペアロウデコーダの数に等しくなっていた（第１例
では、１６本）。これに対し、本例では、バンク内の複
数（例えば、２個）のマッピングスペアロウデコーダの
選択を、マッピングフューズセット内ではなく、マッピ
ングフューズセット外で所定のロジックを組むことによ
り行うことで、信号線の数を第１例よりも少なくするこ
とができる。

【０１４８】具体的な構成について説明すると、以下の
ようになる。本例では、第１例と同様に、例えば、実質
的に同時（多少のずれは含む）にアクセス可能な複数の
バンクを備え、１個のバンクが救済ブロック単位とな
り、救済単位がロウデコーダであるような半導体メモリ
を対象とする。

【０１４９】メモリセルアレイは、例えば、８個のサブ
アレイ１０から構成され、１個のバンクｂａｎｋｉ（ｉ
＝０，１，…７）内に１個のサブアレイ１０が配置され
る。よって、半導体メモリ（メモリチップ）内には、８
個のバンクｂａｎｋ０，ｂａｎｋ１，…ｂａｎｋ７が配
置され、これらバンクｂａｎｋ０，ｂａｎｋ１，…ｂａ
ｎｋ７は、例えば、カラム方向に隣接して配置される。

【０１５０】各バンクｂａｎｋｉ（ｉ＝０，１，…７）
は、ノーマルセルアレイ１１、スペアセルアレイ１２、
ロウデコーダ１３、固定スペアロウデコーダ１４Ｆ、マ
ッピングスペアロウデコーダ１４Ｍ及び固定フューズセ
ット１５Ｆを含んでいる。

【０１５１】ノーマルセルアレイ１１は、例えば、５１
２キロビットのメモリ容量を有し、ノーマルセルアレイ
１１上には、５１２本のワード線と１０２４のビット線
対が配置される。本例では、ロウデコーダ１３は、１２
８個に設定し、１個のロウデコーダに４本のワード線１
６が接続されるものとする。なお、１個のロウデコーダ
に接続されるワード線の本数は、本発明にとって特に重
要ではなく、１本でも、又は、複数本でもよい。

【０１５２】スペアセルアレイ１２は、例えば、１６キ
ロビットのメモリ容量を有し、スペアメモリセルアレイ
１２上には、１６本のワード線と１０２４のビット線対
が配置される。また、固定スペアロウデコーダ１４Ｆ
は、２個に設定され、１個の固定スペアロウデコーダに
４本のスペアワード線１７が接続される。また、マッピ
ングスペアロウデコーダ１４Ｍも、２個に設定され、１
個のマッピングスペアロウデコーダに４本のスペアワー
ド線１７が接続される。

【０１５３】なお、１個のスペアロウデコーダ（固定又
はマッピング）に接続されるワード線の本数は、１個の
ロウデコーダに接続されるワード線の本数と同じに設定
される。

【０１５４】カラムデコーダ１９は、８個のバンクｂａ
ｎｋ０，ｂａｎｋ１，…ｂａｎｋ７の一端に配置され、
カラムデコーダ１９からは各バンクｂａｎｋｉ（ｉ＝
０，１，…７）に共通のカラムセレクト線（ＣＳＬ）１
８が８個のバンクｂａｎｋ０，ｂａｎｋ１，…ｂａｎｋ
７の他端に向って延びている。

【０１５５】本例では、１個のロウデコーダ（４本のワ
ード線）を救済単位とし、例えば、、１個のバンク（救
済ブロック単位）ｂａｎｋｉ（ｉ＝０，１，…７）内に
４個のスペアロウデコーダを設けている。また、この４
個のスペアロウデコーダのうちの２個を固定スペアロウ
デコーダ１４Ｆとし、残りの２個をマッピングスペアロ
ウデコーダ１４Ｍとする。

【０１５６】固定スペアロウデコーダ１４Ｆは、従来の
固定スペアロウデコーダと同様の機能を有する。即ち、
１個のバンクｂａｎｋｉ（ｉ＝０，１，…７）内の２個
の固定スペアロウデコーダ１４Ｆは、そのバンクｂａｎ
ｋｉ内の２個のロウデコーダに置き換わることができ
る。

【０１５７】各バンクｂａｎｋｉ（ｉ＝０，１，…７）
内には、２個の固定スペアロウデコーダ１４Ｆに対応し
て２個の固定フューズセット１５Ｆが設けられている。
各固定フューズセットは、１つのフェイルアドレスを記
憶できる。

【０１５８】各固定フューズセットには、ロウアドレス
が入力され、例えば、あるバンク内の全ての固定フュー
ズセットにおいてロウアドレスとフェイルアドレスが不
一致のときに、そのバンク内のロウデコーダ１３が活性
状態（信号ｄｉｓａｂｌｅＦ＝“１”）、固定スペアロ
ウデコーダ１４Ｆが不活性状態となる。

【０１５９】また、あるバンク内の少なくとも１個の固
定フューズセットにおいてロウアドレスとフェイルアド
レスが一致するときに、そのバンク内のロウデコーダ１
３が不活性状態（信号ｄｉｓａｂｌｅ Ｆ＝“０”）、
少なくとも１個の固定フューズセットに対応する固定ス
ペアロウデコーダが活性状態となる。

【０１６０】マッピングスペアロウデコーダ１４Ｍは、
従来の固定スペアロウデコーダとは異なる機能を有す
る。即ち、あるバンク内のマッピングスペアロウデコー
ダに対応するマッピングフューズセットが存在する場合
には、マッピングスペアロウデコーダは、そのバンク内
のロウデコーダに置き換わることができる。

【０１６１】また、例えば、同時バンクアクセスではな
く、１つのバンクのみをアクセスするような場合には、
マッピングフューズセットにより、あるバンク内のロウ
デコーダをそのバンクとは異なるバンク内のマッピング
スペアロウデコーダに置き換えることもできる。

【０１６２】本例では、マッピングスペアロウデコーダ
１４Ｍは、１個のバンク内に２個設けている。よって、
半導体メモリ（メモリチップ）内には、１６個（２個×
８バンク）のマッピングスペアロウデコーダ１４Ｍが存
在することになる。

【０１６３】そして、固定スペアロウデコーダに対応し
て固定フューズセットが設けられるように、マッピング
スペアロウデコーダ１４Ｍに対しては、マッピングフュ
ーズセット１５Ｍが設けられている。

【０１６４】但し、マッピングフューズセット１５Ｍ
は、固定フューズセット１５Ｆとは異なり、マッピング
スペアロウデコーダ１４Ｍに対応して設けられない。つ
まり、マッピングフューズセット１５Ｍとマッピングス
ペアロウデコーダ１４Ｍの対応関係が限定されることは
ない。

【０１６５】よって、マッピングフューズセット１５Ｍ
は、バンクの外部に配置され、その数は、最大で、１６
個、最小で、１個となる。マッピングフューズセット１
５Ｍの最大数が１６個である理由は、マッピングスペア
ロウデコーダ１４Ｍが１６個だからである。

【０１６６】本例では、マッピングフューズセット１５
Ｍを８個設けている。但し、マッピングフューズセット
１５Ｍが８個存在することと、バンクｂａｎｋ０，ｂａ
ｎｋ１，…ｂａｎｋ７が８個存在することとは、何の関
係もない。

【０１６７】８個のバンクｂａｎｋ０，ｂａｎｋ１，…
ｂａｎｋ７に対応して８本の信号線（バス）bankselect
0,bankselect1,bankselect2,bankselect3,bankselect4,
bankselect5,bankselect6,bankselect7が設けられてい
る。

【０１６８】そして、例えば、信号線bankselect0は、
バンクｂａｎｋ０内の２個のマッピングスペアロウデコ
ーダ１４Ｍに対応し、信号線bankselect1は、バンクｂ
ａｎｋ１内の２個のマッピングスペアロウデコーダ１４
Ｍに対応する。このように、信号線bankselecti（ｉ＝
０，１，…７）は、バンクｂａｎｋｉ内の２個のマッピ
ングスペアロウデコーダ１４Ｍに対応している。

【０１６９】また、各バンクｂａｎｋｉ（ｉ＝０，１，
…７）内の２個のマッピングスペアロウデコーダのうち
の１つを選択するための１本の信号線selectMappingSpa
reRDが設けられている。

【０１７０】即ち、本例では、マッピングスペアロウデ
コーダ１４Ｍとマッピングフューズセット１５Ｍを結ぶ
信号線（バス）の本数は、８本の信号線（バス）bankse
lectiと１本の信号線selectMappingSpareRDの合計９本
となっている。

【０１７１】各マッピングフューズセット１５Ｍから
は、それぞれ９本の出力線が導き出され、この９本の出
力線は、これに対応する９本の信号線bankselecti（ｉ
＝０，１，…７），selectMappingSpareRDに接続され
る。

【０１７２】本例では、各マッピングフューズセット１
５Ｍの所定の１本の出力線は、所定の１本の信号線に共
通に接続され、いわゆるワイヤードオアを構成してい
る。即ち、互いに共通接続される８個のマッピングフュ
ーズセット１５Ｍの８本の出力線の値のオア（論理和）
をとった値が共通の１本の信号線の値となる。

【０１７３】各マッピングフューズセット１５Ｍには、
入力アドレス（バンクアドレス及びロウアドレス）が入
力される。この入力アドレスに一致するフェイルアドレ
スを持つ１個のマッピングフューズセットは、８本の信
号線bankselecti（ｉ＝０，１，…７）のうちの１本を
活性状態（“１”）にする。各信号線bankselecti（ｉ
＝０，１，…７）は、ワイヤードオアを構成しているた
め、１つの出力線が“１”になると、これに繋がる１本
の信号線が“１”になる。

【０１７４】また、入力アドレスに一致するフェイルア
ドレスを持つ１個のマッピングフューズセットは、１本
の信号線selectMappingSpareRDを活性状態（“１”）又
は非活性状態（“０”）にする。即ち、入力アドレスに
一致しないフェイルアドレスを持つマッピングフューズ
セットや未使用のマッピングフューズセットの出力は、
非活性状態（“０”）に固定されるため、ワイヤードオ
アを構成する信号線selectMappingSpareRDの値は、入力
アドレスに一致するフェイルアドレスを持つ１個のマッ
ピングフューズセットの出力値により決定される。

【０１７５】よって、活性状態の信号線に対応するバン
ク、即ち、入力アドレスにより指定されるバンクが選択
され、この選択されたバンク内において信号線selectMa
ppingSpareRDの値に対応したマッピングスペアロウデコ
ーダが活性化される。

【０１７６】この時、選択されたバンク内のロウデコー
ダが不活性状態（信号ｄｉｓａｂｌｅ Ｍ＝“０”）と
なる。また、非活性状態の信号線に対応するバンク、即
ち、非選択のバンクでは、ロウデコーダが活性状態（信
号ｄｉｓａｂｌｅ Ｍ＝“１”）となり、マッピングス
ペアロウデコーダが非活性状態となる。

【０１７７】一方、入力アドレスに一致するフェイルア
ドレスを持つマッピングフューズセットが存在しないと
きは、全てのバンクのロウデコーダが活性状態（信号ｄ
ｉｓａｂｌｅ Ｍ＝“１”）となり、マッピングスペア
ロウデコーダが非活性状態となる。

【０１７８】本例では、１個のバンク内に２個のマッピ
ングスペアロウデコーダを配置しているため、そのバン
ク内のロウデコーダを最大２個までそのバンク内のマッ
ピングスペアロウデコーダに置き換えることができる。
しかし、マッピングフューズセットは、マッピングスペ
アロウデコーダに対応して設けられていない。

【０１７９】このため、各マッピングフューズセットに
は、これがどのバンクのどのマッピングスペアロウデコ
ーダに対応するのかを示すマッピング情報を含ませる必
要がある。

【０１８０】図８は、図７のマッピングフューズセット
の第１例を示している。

【０１８１】本例では、半導体メモリが８個のバンクか
ら構成され、１個のバンク内には、１２８（２^７）個の
ロウデコーダと２個のマッピングスペアロウデコーダが
配置される場合について考える。

【０１８２】さて、１個のバンク内に１２８（２^７）個
のロウデコーダが存在する場合、これら１２８個のロウ
デコーダのうちの１個を指定するためには、７ビットの
アドレス信号Ａ０，Ａ１，…Ａ６が必要である。よっ
て、フェイルアドレスを記憶するためには、少なくとも
７個のフューズユニット（フューズ素子）２０ＭＡが必
要になる。

【０１８３】また、マッピングフューズセット１５Ｍを
使用するか否かを決定するためのイネーブルフューズと
してのフューズユニット（フューズ素子）２０Ｍ’を１
個設けている。

【０１８４】また、マッピングスペアロウデコーダとマ
ッピングフューズセットを対応付けるための情報、即
ち、マッピング情報を記憶するためのフューズユニット
（フューズ素子）２０ＭＢ，２０Ｍ''を合計４個設けて
いる。３個のフューズユニット２０ＭＢは、マッピング
フューズセットとバンクを対応付けるものであり、１個
のフューズユニット２０Ｍ''は、バンク内の２個のマッ
ピングスペアロウデコーダのうちの１個を選択するため
のものである。

【０１８５】このように、本例では、１個のマッピング
フューズセット内に、合計、１２個（７＋１＋４）のフ
ューズユニット（フューズ素子）が配置される。

【０１８６】本例では、８（２^３）個のバンクが実質的
に同時にアクセスされる同時バンクアクセスを前提とし
ているため、ロウデコーダは、それが属するバンク内の
マッピングスペアロウデコーダに置き換えられる。この
ため、マッピングフューズセットとバンクを対応付ける
フューズユニット２０ＭＢの数は、３個である。即ち、
３個のフューズユニット２０ＭＢには、欠陥セルを有す
るロウデコーダが属するバンクのアドレスを記憶させれ
ばよい。

【０１８７】但し、同時バンクアクセスを行わない半導
体メモリの場合には、あるバンク内のロウデコーダを他
のバンク内のマッピングスペアロウデコーダに置き換え
ることも可能である。このような場合には、マッピング
フューズセットとバンクを対応付けるフューズユニット
の数は、例えば、欠陥セルを含むロウデコーダが属する
バンクのアドレスを記憶するための３個と、このロウデ
コーダに代わるマッピングスペアロウデコーダが属する
バンクのアドレスを記憶するための３個の合計６個とな
る。

【０１８８】なお、フューズユニットとしては、例え
ば、図１４に示すような構成のものを使用することがで
きる。

【０１８９】欠陥セルを含むロウデコーダを指定するフ
ェイルアドレスを記憶する７個のフューズユニット２０
ＭＡの出力信号は、フェイルアドレス一致／不一致検出
回路２１Ｍ内のコンパレータ２２ＭＡに入力される。ま
た、その欠陥セルを含むロウデコーダが属するバンクの
アドレス（バンクアドレス）を記憶する３個のフューズ
ユニット２０ＭＢの出力信号は、フェイルアドレス一致
／不一致検出回路２１Ｍ内のコンパレータ２２ＭＢに入
力される。

【０１９０】コンパレータ２２ＭＡでは、ロウアドレス
信号Ａ０，Ａ１，…Ａ６とフューズユニット２０ＭＡの
出力信号（フェイルアドレス）との比較が行われ、コン
パレータ２２ＭＢでは、バンクアドレス信号Ｂ０，Ｂ
１，Ｂ２とフューズユニット２０ＭＢの出力信号との比
較が行われる。

【０１９１】コンパレータ２２ＭＡ，２２ＭＢは、例え
ば、エクスクルーシブノア（Exclusive NOR）回路から
構成され、両者が一致する場合に“１”を出力する。

【０１９２】コンパレータ２２ＭＡ，２２ＭＢの出力信
号の出力信号は、アンド（AND）回路 （フェイルアドレ
ス一致／不一致検出部）２３Ｍに入力される。よって、
ロウアドレスＡ０，Ａ１，…Ａ６とフューズユニット２
０ＭＡの出力信号が互いに一致し、かつ、バンクアドレ
スＢ０，Ｂ１，Ｂ２とフューズユニット２０ＭＢの出力
信号が互いに一致している場合には、アンド回路（フェ
イルアドレス一致／不一致検出部）２３Ｍの出力信号ｍ
ａｔｃｈが“１”になる。

【０１９３】また、フューズユニット２０Ｍ’の出力信
号enableFuseSetは、そのフューズユニット２０Ｍ’を
含むマッピングフューズセット１５Ｍを使用する場合に
は“１”、使用しない場合には“０”に設定される。

【０１９４】また、フューズユニット２０Ｍ''の出力信
号は、バンク内の２つのマッピングスペアロウデコーダ
のうちの一方を使用する場合には“１”、他方を使用す
る場合には“０”に設定される。

【０１９５】デコーダ２７は、アンド回路２３Ｍの出力
信号ｍａｔｃｈ、フューズユニット２０ＭＢの出力信号
selectB0,selectB1,selectB2及びフューズユニット２０
Ｍ’の出力信号enableFuseSetに基づいて、８本の出力
線bankselecti（ｉ＝０，１，…７）のうちの１本を活
性状態（“１”）にする。

【０１９６】信号ｍａｔｃｈは、欠陥を有するロウデコ
ーダが存在することを示す信号であり、欠陥を有するロ
ウデコーダが存在するときに活性状態（“１”）とな
る。そして、信号ｍａｔｃｈ及び信号enableFuseSetが
それぞれ活性状態（“１”）のとき、８本の出力線bank
selecti（ｉ＝０，１，…７）がそれぞれ活性状態にな
り得る（デコーダ２７が活性化される）。

【０１９７】８本の出力線bankselecti（ｉ＝０，１，
…７）のいずれを活性状態にするかは、信号selectB0,s
electB1,selectB2により決定する。この３ビットの信号
selectB0,selectB1,selectB2により８本の出力線bankse
lecti（ｉ＝０，１，…７）のうちの１本を選択でき
る。

【０１９８】そして、図７に示すように、活性状態
（“１”）の１本の出力線に対応する２個のアンド回路
３０が活性化される。なお、この２個のアンド回路３０
は、８組存在し、８個のバンクｂａｎｋ０，ｂａｎｋ
１，…ｂａｎｋ７に対応している。

【０１９９】また、フューズユニット２０Ｍ''の出力信
号selectSpareRDは、アンド回路３１を経由すると、出
力信号selectMappingSpareRDとなる。アンド回路３１に
は、信号ｍａｔｃｈが制御されており、信号ｍａｔｃｈ
が“１”のバンク、即ち、入力アドレスに一致するフェ
イルアドレスを持つバンクのみが、マッピング情報（フ
ューズユニット２０Ｍ''の値に基づいた出力信号select
MappingSpareRD（“１”又は“０”）を出力することが
できる。

【０２００】この出力信号selectMappingSpareRDは、図
７に示す各バンクに対応して設けられる２個のアンド回
路３０に入力されるため、活性状態のアンド回路３０に
対応するバンク内の２個のマッピングスペアロウデコー
ダのうちの１つが選択され、活性化される。

【０２０１】なお、信号ｍａｔｃｈが“０”である残り
の全てのバンクの出力信号selectMappingSpareRDは、
“０”に固定される。

【０２０２】このようにして、欠陥セルを有するロウデ
コーダが属するバンク内の２個のマッピングスペアロウ
デコーダのうちの１個が活性化される。この時、このバ
ンクでは、ノア回路２８により、信号ｄｉｓａｂｌｅ
Ｍが“０”となり、ロウデコーダは、非活性化される。

【０２０３】なお、残りの７本の出力線は、全て非活性
状態（“０”）であるため、これら出力線に対応する２
個のアンド回路３０の出力信号は、共に、“０”とな
る。よって、残りの７本の出力線に対応する７個のバン
ク内では、マッピングスペアロウデコーダは非活性化さ
れ、かつ、ノア回路２８により、信号ｄｉｓａｂｌｅＭ
が“１”となるため、ロウデコーダが活性化される。

【０２０４】図９は、図８のマッピングフューズセット
内のデコーダの構成例を示している。

【０２０５】本例のデコーダは、３ビットの信号select
B0,selectB1,selectB2の８通りの組み合わせのうちの１
つと、信号ｍａｔｃｈ，enableFuseSetがそれぞれ入力
される８個のアンド回路３２から構成される。８個のア
ンド回路３２は、８本の信号線bankselecti（ｉ＝０，
１，…７）に接続されている。各信号線bankselecti
（ｉ＝０，１，…７）は、上述したように、各バンクに
対応して設けられる２個のアンド回路３０（図７）を活
性化するためのものである。

【０２０６】本例では、バンク０のバンクアドレスを
“１１１”、バンク１のバンクアドレスを“１１０”、
バンク２のバンクアドレスを“１０１”、バンク３のバ
ンクアドレスを“１００”、バンク４のバンクアドレス
を“０１１”、バンク５のバンクアドレスを“０１
０”、バンク６のバンクアドレスを“００１”、バンク
７のバンクアドレスを“０００”としている。

【０２０７】例えば、バンク０内に欠陥セルを含むロウ
デコーダが存在するとすると、図８のマッピングフュー
ズセット内のフューズセット（イネーブルフューズ）２
０Ｍ’に“１”が記憶され、フューズセット２０ＭＡに
は、そのロウデコーダのロウアドレスが記憶され、フュ
ーズセット２０ＭＢには、バンク０のバンクアドレス
“１１１”が記憶され、フューズセット２０Ｍ''には、
“１”又は“０”が記憶される。

【０２０８】ここで、バンク０内の欠陥セルを含むロウ
デコーダを指定するバンクアドレス信号Ｂ０，Ｂ１，Ｂ
２及びロウアドレス信号Ａ０，Ａ１，…Ａ６が入力され
ると、信号ｍａｔｃｈが“１”となる。また、この時、
信号selectB0,selectB1,selectB2が“１１１”になる。
このため、信号線bankselect0が“１”になり、バンク
０に対応する２個のアンド回路３０（図７）が活性化さ
れる。

【０２０９】よって、信号線selectMappingSpareRDが
“１”のときは、バンク０内の２個のマッピングスペア
ロウデコーダの一方が活性化され、信号線selectMappin
gSpareRDが“０”のときは、バンク０内の２個のマッピ
ングスペアロウデコーダの他方が活性化される。

【０２１０】図１０は、図７のマッピングフューズセッ
トの第２例を示している。

【０２１１】本例のマッピングフューズセットは、図８
の第１例と比べると、フューズユニット（イネーブルフ
ューズ）２０Ｍ’の出力信号enableFuseSetを、デコー
ダ２７ではなく、アンド回路（フェイルアドレス一致／
不一致検出部）２３Ｍに入力した点に特徴を有する。

【０２１２】即ち、信号enableFuseSetが“１”のと
き、アンド回路２３Ｍが活性化され、この時、アドレス
信号（バンクアドレス信号及びロウアドレス信号）とフ
ューズユニット２０ＭＡ，２０ＭＢの出力信号が一致す
ると、信号ｍａｔｃｈが“１”となる。

【０２１３】具体的な構成について説明すると、以下の
ようになる。本例では、半導体メモリが８個のバンクか
ら構成され、１個のバンク内には、１２８（２^７）個の
ロウデコーダと２個のマッピングスペアロウデコーダが
配置されるものとする。

【０２１４】１個のバンク内に１２８（２^７）個のロウ
デコーダが存在する場合、これら１２８個のロウデコー
ダのうちの１個を指定するためには、７ビットのアドレ
ス信号Ａ０，Ａ１，…Ａ６が必要である。よって、フェ
イルアドレスを記憶するためには、少なくとも７個のフ
ューズユニット（フューズ素子）２０ＭＡが必要にな
る。

【０２１５】また、マッピングフューズセット１５Ｍを
使用するか否かを決定するためのイネーブルフューズと
してのフューズユニット（フューズ素子）２０Ｍ’を１
個設けている。

【０２１６】また、マッピングスペアロウデコーダとマ
ッピングフューズセットを対応付けるための情報、即
ち、マッピング情報を記憶するためのフューズユニット
（フューズ素子）２０ＭＢ，２０Ｍ''を合計４個設けて
いる。３個のフューズユニット２０ＭＢは、マッピング
フューズセットとバンクを対応付けるものであり、１個
のフューズユニット２０Ｍ''は、バンク内の２個のマッ
ピングスペアロウデコーダのうちの１個を選択するため
のものである。

【０２１７】欠陥セルを含むロウデコーダを指定するフ
ェイルアドレスを記憶する７個のフューズユニット２０
ＭＡの出力信号は、フェイルアドレス一致／不一致検出
回路２１Ｍ内のコンパレータ２２ＭＡに入力される。ま
た、その欠陥セルを含むロウデコーダが属するバンクの
アドレス（バンクアドレス）を記憶する３個のフューズ
ユニット２０ＭＢの出力信号は、フェイルアドレス一致
／不一致検出回路２１Ｍ内のコンパレータ２２ＭＢに入
力される。

【０２１８】コンパレータ２２ＭＡでは、ロウアドレス
信号Ａ０，Ａ１，…Ａ６とフューズユニット２０ＭＡの
出力信号（フェイルアドレス）との比較が行われ、コン
パレータ２２ＭＢでは、バンクアドレス信号Ｂ０，Ｂ
１，Ｂ２とフューズユニット２０ＭＢの出力信号との比
較が行われる。

【０２１９】コンパレータ２２ＭＡ，２２ＭＢは、例え
ば、エクスクルーシブノア（Exclusive NOR）回路から
構成され、両者が一致する場合に“１”を出力する。

【０２２０】コンパレータ２２ＭＡ，２２ＭＢの出力信
号の出力信号及びフューズユニット（イネーブルフュー
ズ）２０Ｍ’の出力信号enableFuseSetは、それぞれア
ンド（AND）回路 （フェイルアドレス一致／不一致検出
部）２３Ｍに入力される。アンド回路２３Ｍは、信号en
ableFuseSetが“１”のときに活性化され、この時、ロ
ウアドレスＡ０，Ａ１，…Ａ６とフューズユニット２０
ＭＡの出力信号が互いに一致し、バンクアドレスＢ０，
Ｂ１，Ｂ２とフューズユニット２０ＭＢの出力信号が互
いに一致していると、出力信号ｍａｔｃｈを“１”にす
る。

【０２２１】なお、フューズユニット２０Ｍ’の出力信
号enableFuseSetは、そのフューズユニット２０Ｍ’を
含むマッピングフューズセット１５Ｍを使用する場合に
は“１”、使用しない場合には“０”に設定される。

【０２２２】また、フューズユニット２０Ｍ''の出力信
号selectSpareRDは、バンク内の２つのマッピングスペ
アロウデコーダのうちの一方を使用する場合には
“１”、他方を使用する場合には“０”に設定される。

【０２２３】デコーダ２７は、アンド回路２３Ｍの出力
信号ｍａｔｃｈ及びフューズユニット２０ＭＢの出力信
号selectB0,selectB1,selectB2に基づいて、８本の出力
線bankselecti（ｉ＝０，１，…７）のうちの１本を活
性状態（“１”）にする。

【０２２４】信号ｍａｔｃｈは、欠陥を有するロウデコ
ーダが存在することを示す信号であり、欠陥を有するロ
ウデコーダが存在するときに活性状態（“１”）とな
る。そして、信号ｍａｔｃｈがそれぞれ活性状態
（“１”）のとき、８本の出力線bankselecti（ｉ＝
０，１，…７）がそれぞれ活性状態になり得る（デコー
ダ２７が活性化される）。

【０２２５】８本の出力線bankselecti（ｉ＝０，１，
…７）のいずれを活性状態にするかは、信号selectB0,s
electB1,selectB2により決定する。この３ビットの信号
selectB0,selectB1,selectB2により８本の出力線bankse
lecti（ｉ＝０，１，…７）のうちの１本を選択でき
る。

【０２２６】そして、図７に示すように、活性状態
（“１”）の１本の出力線に対応する２個のアンド回路
３０が活性化される。なお、この２個のアンド回路３０
は、８組存在し、８個のバンクｂａｎｋ０，ｂａｎｋ
１，…ｂａｎｋ７に対応している。

【０２２７】また、フューズユニット２０Ｍ''の出力信
号selectSpareRDは、アンド回路３２を経由すると、出
力信号selectMappingSpareRDとなる。アンド回路３２に
は、信号ｍａｔｃｈが制御されており、信号ｍａｔｃｈ
が“１”のバンク、即ち、入力アドレスに一致するフェ
イルアドレスを持つバンクのみが、マッピング情報（フ
ューズユニット２０Ｍ''の値に基づいた出力信号select
MappingSpareRD（“１”又は“０”）を出力することが
できる。

【０２２８】この出力信号selectMappingSpareRDは、図
７に示す各バンクに対応して設けられる２個のアンド回
路３０に入力されるため、活性状態のアンド回路３０に
対応するバンク内の２個のマッピングスペアロウデコー
ダのうちの１つが選択され、活性化される。

【０２２９】なお、信号ｍａｔｃｈが“０”である残り
の全てのバンクの出力信号selectMappingSpareRDは、
“０”に固定される。

【０２３０】このようにして、欠陥セルを有するロウデ
コーダが属するバンク内の２個のマッピングスペアロウ
デコーダのうちの１個が活性化される。この時、このバ
ンクでは、ノア回路２８により、信号ｄｉｓａｂｌｅ
Ｍが“０”となり、ロウデコーダは、非活性化される。

【０２３１】なお、残りの７本の出力線は、全て非活性
状態（“０”）であるため、これら出力線に対応する２
個のアンド回路３０の出力信号は、共に、“０”とな
る。よって、残りの７本の出力線に対応する７個のバン
ク内では、マッピングスペアロウデコーダは非活性化さ
れ、かつ、ノア回路２８により、信号ｄｉｓａｂｌｅＭ
が“１”となるため、ロウデコーダが活性化される。

【０２３２】図１１は、図１０のマッピングフューズセ
ット内のデコーダの構成例を示している。

【０２３３】本例は、図９の例にに比べると、信号enab
leFuseSetがデコーダ２７に入力されていない点に特徴
を有する。これは、信号enableFuseSetが図１０のアン
ド回路２３Ｍに入力され、信号ｍａｔｃｈに信号enable
FuseSetの情報が含まれていることによる。

【０２３４】本例のデコーダは、３ビットの信号select
B0,selectB1,selectB2の８通りの組み合わせのうちの１
つと信号ｍａｔｃｈとがそれぞれ入力される８個のアン
ド回路３３から構成される。８個のアンド回路３３は、
８本の信号線bankselecti（ｉ＝０，１，…７）に接続
されている。各信号線bankselecti（ｉ＝０，１，…
７）は、上述したように、各バンクに対応して設けられ
る２個のアンド回路３０（図７）を活性化するためのも
のである。

【０２３５】バンク０内に欠陥セルを含むロウデコーダ
が存在する場合を考えると、図１０のマッピングフュー
ズセット内のフューズセット（イネーブルフューズ）２
０Ｍ’に“１”が記憶され、フューズセット２０ＭＡに
は、そのロウデコーダのロウアドレスが記憶され、フュ
ーズセット２０ＭＢには、バンク０のバンクアドレス
“１１１”が記憶され、フューズセット２０Ｍ''には、
“１”又は“０”が記憶される。

【０２３６】ここで、バンク０内の欠陥セルを含むロウ
デコーダを指定するバンクアドレス信号Ｂ０，Ｂ１，Ｂ
２及びロウアドレス信号Ａ０，Ａ１，…Ａ６が入力され
ると、信号ｍａｔｃｈが“１”となる。また、この時、
信号selectB0,selectB1,selectB2が“１１１”になる。
このため、信号線bankselect0が“１”になり、バンク
０に対応する２個のアンド回路３０（図７）が活性化さ
れる。

【０２３７】よって、信号線selectMappingSpareRDが
“１”のときは、バンク０内の２個のマッピングスペア
ロウデコーダの一方が活性化され、信号線selectMappin
gSpareRDが“０”のときは、バンク０内の２個のマッピ
ングスペアロウデコーダの他方が活性化される。

【０２３８】ところで、本発明の半導体メモリの第２例
において、固定フューズセットは、例えば、図６に示す
ようになり、また、各バンク内のサブアレイとその近傍
の構成は、例えば、図１５に示すようになる。

【０２３９】以上、本発明の半導体メモリの構成の具体
例について説明した。そこで、以下では、このような構
成を採用することによる効果、即ち、半導体メモリ（メ
モリチップ）内のフューズセット（フューズ素子）の数
とこのフューズセットにより救済可能な救済単位数につ
いて検討する。

【０２４０】まず、前提条件として、１個のバンクを救
済ブロック単位とし、半導体メモリ内に２^Ｍ個の救済ブ
ロック単位が存在するものとする。また、１個の救済ブ
ロック単位内には、Ｎビットのアドレスで指定される２
^Ｎ個の救済単位（ロウデコーダ）が存在し、かつ、Ｓ０
個の固定リダンダンシイ救済単位（固定スペアロウデコ
ーダ）とＳ１個のマッピングリダンダンシイ救済単位
（マッピングスペアロウデコーダ）が存在するものとす
る。

【０２４１】また、マッピング用フェイルアドレスメモ
リ（マッピングフューズセット）は、半導体メモリ（メ
モリチップ）内にＬ個存在するものとする。

【０２４２】半導体メモリ内のリダンダンシイ用フュー
ズの総本数について検討する。

【０２４３】まず、固定フューズセットについて考え
る。１個の固定フューズセット内のフューズの数は、以
下の通りである。 固定フューズセットの使用の有無を決定するための
イネーブルフューズ：１本 ２^Ｎ個のロウデコーダのうちの１個、即ち、Ｎビッ
トのアドレス（フェイルアドレス）を記憶するためのフ
ューズ： Ｎ本（＝ｌｏｇ［２^Ｎ］／ｌｏｇ［２］） 即ち、１個の固定フューズセット内には、（Ｎ＋１）本
のフューズが配置される。

【０２４４】また、固定フューズセットは、固定スペア
ロウデコーダに対応して設けられる。つまり、半導体メ
モリ内の固定フューズセットの数は、固定スペアロウデ
コーダの数に等しい。固定スペアロウデコーダの数は、
Ｓ０個であり、バンク（救済ブロック単位）の数は、２
^Ｍ個であるから、固定フューズセットは、半導体メモリ
（チップ）内にＳ０×２^Ｍ個設けられる。

【０２４５】よって、固定フューズセットに使用する半
導体メモリ内のフューズの本数は、 （Ｎ＋１）×Ｓ０×２^Ｍ …（１） となる。

【０２４６】次に、マッピングフューズセットについて
考える。１個のマッピングフューズセット内のフューズ
の数は、以下の通りである。 マッピングフューズセットの使用の有無を決定する
ためのイネーブルフューズ： １本 ２^Ｎ個のロウデコーダのうちの１個、即ち、Ｎビッ
トのアドレス（フェイルアドレス）を記憶するためのフ
ューズ： Ｎ本（＝ｌｏｇ［２^Ｎ］／ｌｏｇ［２］） マッピングフューズセットを２^Ｍ個のバンクのうち
の１個にマッピング（対応づけ）するためのフューズ：
Ｍ本（＝ｌｏｇ［２^Ｍ］／ｌｏｇ［２］） １個のバンク内のＳ１個のマッピングスペアロウデ
コーダのうちの１個を選択するためのフューズ： ｌｏ
ｇ［Ｓ１］／ｌｏｇ［２］本 即ち、１個のマッピングフューズセット内には、（１＋
Ｎ＋Ｍ＋ｌｏｇ［Ｓ１］／ｌｏｇ［２］）本のフューズ
が配置される。

【０２４７】また、マッピングフューズセットは、半導
体メモリ内にＬ個設けられている。但し、Ｌは、１以上
Ｓ１×２^Ｍ以下である。

【０２４８】よって、マッピングフューズセットに使用
する半導体メモリ内のフューズの本数は、（１＋Ｎ＋Ｍ
＋ｌｏｇ［Ｓ１］／ｌｏｇ［２］）×Ｌ …（２）とな
る。

【０２４９】以上より、半導体メモリ内のリダンダンシ
イ用フューズの総本数は、上記（１）と（２）を足した
数となる。

【０２５０】次に、具体例について考える。半導体メモ
リ内には、同時にアクセスが可能な１６個のバンクが存
在し、１個のバンクが救済ブロック単位になるものとす
る。また、１個のバンク内には、７ビットのアドレスで
指定される１２８個のロウデコーダが存在し、１個のロ
ウデコーダが救済単位となるものとする。また、１個の
バンク内には、４個のスペアロウデコーダを設けるもの
とする。この場合、従来（固定スペアロウデコーダのみ
のとき）は、Ｍ＝４、Ｎ＝７、Ｓ＝４となる。

【０２５１】スペアロウデコーダの数を４個とした理由
は、以下の通りである。本来、スペアロウデコーダの数
は、開発の対象となる製品のチップ内の不良分布（欠陥
セルの分布）を求め、１個のバンク内にどの位のスペア
ロウデコーダを配置すれば十分な歩留りが得られるか、
に基づいて決定されるべきである。しかし、開発の対象
となる製品を実際に製造する前の設計段階においては、
その不良分布を正確に把握することが難しい。なぜな
ら、開発の対象となる製品が存在しないため、検査によ
りその製品の不良分布を求めることができないからであ
る。この場合は、過去の世代の製品や、類似又は同一の
プロセスで製造した他の製品などの検査結果（不良分
布）から、開発の対象となる製品の不良分布を類推する
しか手段がない。

【０２５２】そこで、本例では、過去の世代の製品や、
類似又は同一のプロセスで製造した他の製品などの検査
結果（不良分布）から、半導体メモリのチップ内の不良
分布を以下のように仮定する。即ち、各バンクでは、リ
ダンダンシイ置き換えの対象となる（欠陥セルを含む）
ロウデコーダは、２個以下となる場合がほとんどであ
り、たまに３個となり、極稀に４個となり、５個以上と
なることは、ほとんどないとする。

【０２５３】この場合、１個のバンク内に２個のスペア
ロウデコーダを設けたとすると、１個のバンク内に、リ
ダンダンシイ置き換えの対象となるロウデコーダが３個
以上発生したときに、当然、これらを全て救済すること
ができない。また、１個のバンク内に３個のスペアロウ
デコーダを設けたとすると、１個のバンク内に、リダン
ダンシイ置き換えの対象となるロウデコーダが４個以上
発生したときに、当然、これらを全て救済することがで
きない。

【０２５４】つまり、本例では、リダンダンシイ置き換
えの対象となるロウデコーダが５個以上存在すること
は、ほとんどないとしているため、１個のバンク内のス
ペアロウデコーダの数を４個にしたときに十分な歩留り
が得られることになる。そこで、１個のバンク内のスペ
アロウデコーダの数を４個と仮定する。

【０２５５】１個のバンク内のスペアロウデコーダの数
を４個に設定すると、半導体メモリ（チップ）内には、
合計、６４個（４個×１６バンク）のスペアロウデコー
ダが設けられることになる。

【０２５６】ところが、３個又は４個のスペアロウデコ
ーダが必要なバンクは、１６個のバンクの全てではな
く、数個のバンクのみである。即ち、半導体メモリ（チ
ップ）内の不良分布は、偏ったものとなることが多く、
ほとんどのバンクでは、スペアロウデコーダは２個で足
り、数個のバンクにおいてのみ、スペアロウデコーダが
３個又は４個必要となる。

【０２５７】しかし、その数個のバンクがどれなのか、
特定することは不可能であるため、従来では、全てのバ
ンク内に４個のスペアロウデコーダを配置する必要があ
る。つまり、従来では、十分な歩留りを得るためには、
半導体メモリ内に、合計、６４個のスペアロウデコーダ
と６４個のスペアフューズセットを設けなければならな
い。

【０２５８】このように、従来では、各バンクに４個ず
つ、合計、６４個のスペアロウデコーダ（スペアフュー
ズセット）を設ける必要があるにもかかわらず、これら
６４個のスペアロウデコーダ（スペアフューズセット）
の全てが使用されることは、ほとんどなく、使用されな
い多くの無駄なスペアロウデコーダ（スペアフューズセ
ット）が存在している。

【０２５９】ここで、半導体メモリ（チップ）全体とし
ては、リダンダンシイ置き換えの対象となるロウデコー
ダは、４０個以下であると仮定する。つまり、半導体メ
モリ内には、４０個のスペアロウデコーダが存在すれ
ば、十分な歩留りが得られるものとする。

【０２６０】しかし、上述のように、チップ内の不良分
布は偏ったものになる反面、どのバンクに多くの欠陥セ
ルが発生するかは、見当を付けることができない。ま
た、同時バンクアクセスの場合には、リダンダンシイ置
き換えの対象となるロウデコーダを、そのロウデコーダ
が属するバンク内のスペアロウデコーダに置き換えなけ
ればならない。

【０２６１】結局、リダンダンシイ置き換えの対象とな
るロウデコーダが４０個以下であったとしても、従来で
は、全てのバンク内に、４個のスペアロウデコーダと４
個のスペアフューズセットを配置しなければならない。

【０２６２】そこで、従来におけるチップ内のフューズ
の総数を計算する。１個の固定フューズセット内のフュ
ーズ数は、Ｎ＋１である。本例では、Ｎ＝７であるた
め、１個の固定フューズセット内のフューズ数は、８本
である。また、半導体メモリ内には、合計、Ｓ×２^Ｍ個
の固定フーズセットが設けられるため、チップ内のフュ
ーズの総数は、（Ｎ＋１）×Ｓ×２^Ｍである。本例で
は、Ｎ＝７、Ｓ＝４、Ｍ＝４であるため、チップ内のフ
ューズの総数は、５１２本（＝８×４×１６）となる。

【０２６３】本発明では、全てのバンク内に、それぞれ
Ｓ（＝４）個のスペアロウデコーダを設ける点において
は、従来と同じである。しかし、本発明では、１個のバ
ンク内のＳ個のスペアロウデコーダを、Ｓ０個の固定ス
ペアロウデコーダとＳ１個のマッピングスペアロウデコ
ーダに分けている。この場合、固定フューズセットは、
Ｓ０個となり、また、マッピングフューズセットは、Ｌ
個とする。

【０２６４】例えば、Ｓ０＝２、Ｓ１＝２である場合を
考える。本発明におけるチップ内のフューズの総数を計
算する。１個の固定フューズセット内のフューズ数は、
Ｎ＋１である。本例では、Ｎ＝７であるため、１個の固
定フューズセット内のフューズ数は、８本である。ま
た、半導体メモリ内には、合計、Ｓ０×２^Ｍ個の固定フ
ーズセットが設けられるため、チップ内の固定フューズ
セット用のフューズの総数は、（Ｎ＋１）×Ｓ０×２^Ｍ
である。本例では、Ｎ＝７、Ｓ０＝２、Ｍ＝４であるた
め、固定フューズセットに使用されるチップ内のフュー
ズの総数は、２５６本（＝８×２×１６）となる。

【０２６５】また、１個のマッピングフューズセット内
のフューズ数は、（１＋Ｎ＋Ｍ＋ｌｏｇ［Ｓ１］／ｌｏ
ｇ［２］）である。本例では、Ｎ＝７、Ｍ＝４、Ｓ１＝
２であるため、１個のマッピングフューズセット内のフ
ューズ数は、１３（＝１＋７＋４＋１）本である。ま
た、半導体メモリ内には、Ｌ個のマッピングフーズセッ
トが設けられるため、チップ内のマッピングフューズセ
ット用のフューズの総数は、１３×Ｌである。

【０２６６】ここで、本発明では、リダンダンシイ置き
換えの対象となるロウデコーダが半導体メモリ内で４０
個以下である、という仮定を利用する。即ち、この４０
個のロウデコーダのうちの３２個（２個×１６バンク）
は、上述の固定スペアロウデコーダにより救済すること
ができる。よって、マッピングスペアロウデコーダで
は、残りの８個のロウデコーダを救済すれば、十分な歩
留りを達成することができる。

【０２６７】よって、Ｌ＝８とすれば十分であり、チッ
プ内のマッピングフューズセット用のフューズの総数
は、１０４本（＝１３×８）となる。

【０２６８】以上より、本発明におけるチップ内のフュ
ーズの総数は、固定フューズセット用のフューズの総数
（２５６本）とマッピングフューズセット用のフューズ
の総数（１０４本）を足した合計３６０本となる。

【０２６９】なお、従来の固定スペアロウデコーダのみ
設ける場合は、上述のように、半導体メモリ内のフュー
ズの総数は、５１２本であるから、本発明では、従来に
比べて、１５２本（５１２−３６０）のフューズの削減
が可能になる。

【０２７０】また、本発明では、フューズの数が削減さ
れても、製品の歩留りが低下することはない。即ち、ほ
とんどのバンクにおいては、リダンダンシイ置き換えの
対象となるロウデコーダは、２個以下で発生する確率が
高いため、この２個以下のロウデコーダを１バンクに２
個設けられる固定スペアロウデコーダで救済することが
できる。また、数個のバンクにおいて、リダンダンシイ
置き換えの対象となるロウデコーダが３個以上発生した
ときは、２個のロウデコーダを固定スペアロウデコーダ
で救済し、残りのロウデコーダをマッピングスペアロウ
デコーダで救済できる。

【０２７１】具体的には、上述の例では、半導体メモリ
（チップ）全体で、３２個の固定フューズセットと８個
のマッピングフューズセットを設け、４０個のロウデコ
ーダをスペアロウデコーダに置き換えられるようにして
いるため、リダンダンシイ置き換えの対象となるロウデ
コーダが各バンクに２個以下で発生する場合に対して
は、確実に、半導体メモリを救済できる。リダンダンシ
イ置き換えの対象となるロウデコーダを３個又は４個有
する複数のバンクが存在するときは、これらバンク内の
２個を超える分の置き換えの対象となるロウデコーダの
合計数が８個以下ならば、これをマッピングスペアロウ
デコーダで救済できる。

【０２７２】なお、本例では、仮に、１個のバンク内に
リダンダンシイ置き換えの対象となるロウデコーダが５
個以上発生したときは、これら５個のロウデコーダを救
済することはできない。しかし、本例では、１個のバン
ク内にリダンダンシイ置き換えの対象となるロウデコー
ダが５個以上発生することはほとんどなく、仮に、５個
以上発生したときに、これを救済しなくても、十分な歩
留りが得られることを前提としているため、問題はな
い。

【０２７３】即ち、本発明では、上述のように、バンク
（救済ブロック単位）数が２^Ｍで、ロウデコーダ（救済
単位）数が２^Ｎの半導体メモリに対し、予め、チップの
不良分布に基づいて、十分な歩留りが得られるような最
適なＳ０，Ｓ１，Ｌの値を決定するため、少ないフュー
ズ数で、高い歩留りを達成することが可能となる。

【０２７４】このように、本発明では、固定スペアロウ
デコーダとマッピングスペアロウデコーダを組み合わせ
て使用し、かつ、リダンダンシイ置き換えの対象となる
ほとんどのロウデコーダを固定スペアロウデコーダで置
き換え、残りの数個のロウデコーダをマッピングスペア
ロウデコーダで置き換えるようにしている。

【０２７５】つまり、半導体メモリ内におけるリダンダ
ンシイ置き換えの対象となるロウデコーダの総数が概ね
分かっている場合に、各バンクに所定数（Ｓ０個）の固
定スペアロウデコーダを配置し（但し、Ｓ０×２^Ｍはリ
ダンダンシイ置き換えの対象となるロウデコーダの総数
を超えない）、固定スペアロウデコーダで救えなかった
分について、マッピングスペアロウデコーダで救済する
ようにしている。

【０２７６】また、各バンク内のマッピングスペアロウ
デコーダの数（Ｓ１）は、１個のバンク内で発生するリ
ダンダンシイ置き換えの対象となるロウデコーダの最大
数（この数のロウデコーダを救えば十分な歩留りが得ら
れるという値）から各バンク内の固定スペアロウデコー
ダの数（Ｓ０）を引いた値に設定される。

【０２７７】また、マッピングフューズセットの数
（Ｌ）は、半導体メモリ内に発生するリダンダンシイ置
き換えの対象となるロウデコーダの総数から半導体メモ
リ内の固定スペアロウデコーダの総数（Ｓ０×２^Ｍ）を
引いた値に設定される。通常、マッピングフューズセッ
トの数（Ｌ）は、上述の例に示すように、マッピングス
ペアロウデコーダの数（Ｓ１）よりも十分に少なくて済
む。

【０２７８】よって、本発明によれば、十分な歩留りを
確保しつつ、半導体メモリ（チップ）内のフューズの本
数を減らすことができ、チップ面積の縮小、さらには、
半導体メモリの低コスト化に貢献できる。

【０２７９】ところで、本発明に近い技術として、半導
体メモリ（チップ）内の各バンクに、固定スペアロウデ
コーダを設けることなく、マッピングスペアロウデコー
ダのみを設けることも考えられる（この技術としては、
公知例ではないが、例えば、先願（特願平１０−１１２
９６７号、平成１０年４月２３日出願）がある）。

【０２８０】しかし、半導体メモリの全てのバンク内に
マッピングロウデコーダのみを配置する技術では、十分
な歩留りを確保できることを条件とすると、場合によっ
ては、従来よりもフューズ削減の効果が劣る（本発明に
対しても当然にフューズ削減の効果が劣る）ことがあ
る。

【０２８１】即ち、本発明は、半導体メモリの各バンク
内に、固定スペアロウデコーダとマッピングスペアロウ
デコーダの双方を設ける点に意義がある。

【０２８２】具体的な数値について考える。例えば、上
述の例のように、１６個のバンク（救済ブロック単位）
を有し、各バンク内に１２８個のロウデコーダ（救済単
位）を有する半導体メモリを対象とする。また、半導体
メモリ全体としては、リダンダンシイ置き換えの対象と
なるロウデコーダが４０個発生するものとする。また、
その他の条件、例えば、十分な歩留りを得るためのバン
ク内のスペアロウデコーダの数などについても、上述の
例と同じにする。

【０２８３】この場合、各バンク内には、４個のマッピ
ングスペアロウデコーダが配置され、マッピングフュー
ズセットは、４０個となる。即ち、Ｍ＝４、Ｎ＝７、Ｓ
０＝０、Ｓ１＝４、Ｌ＝４０となる。

【０２８４】そして、半導体メモリ内のマッピングフュ
ーズセット用のフューズの総数は、上述のように、（１
＋Ｎ＋Ｍ＋ｌｏｇ［Ｓ１］／ｌｏｇ［２］）×Ｌ で表
される。つまり、半導体メモリ内のマッピングフューズ
セット用のフューズの総数は、５６０本（＝［１＋７＋
４＋２］×４０）となる。

【０２８５】本発明の半導体メモリ内のフューズの総数
が３６０本、従来の半導体メモリ内のフューズの総数が
５１２本であるから、マッピングスペアロウデコーダの
みを用いた半導体メモリのフューズの本数がいかに多く
なるかが分かる。

【０２８６】なお、この技術において、半導体メモリ内
のフューズの本数を本発明と同じ程度に設定すると、例
えば、１４（１個のマッピングフューズセット内のフュ
ーズ数）×２６（マッピングフューズセットの数）＝３
６４本となり、半導体メモリ全体としては、２６個のロ
ウデコーダの置き換えのみしか行えず、十分な歩留りを
得ることができなくなる。

【０２８７】なお、上述した本発明の半導体メモリの第
１例及び第２例では、フェイルアドレスメモリとしてフ
ューズセット（フューズ素子）を使用したが、このフェ
イルアドレスメモリは、不揮発性であれば、どんな構成
のものでもよい。例えば、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥ
ＰＲＯＭなどのトランジスタから構成することも可能で
ある。

【０２８８】

【発明の効果】以上、説明したように、本発明の半導体
メモリによれば、半導体メモリ内の各バンク（又はサブ
アレイ）に対して、固定スペアロウデコーダとマッピン
グスペアロウデコーダをそれぞれ設けている。

【０２８９】例えば、図１や図７の例では、８個のバン
クのそれぞれに対して、２個の固定スペアロウデコーダ
と２個のマッピングスペアロウデコーダの合計４個のス
ペアロウデコーダが設けられ、半導体メモリ全体として
は、合計、３２個のスペアロウデコーダが配置される。

【０２９０】一方、固定フューズセットは、固定スペア
ロウデコーダに対応して、各バンクに２個ずつ、合計１
６個設けられるが、マッピングフューズセットは、半導
体メモリ内に８個のみ設けられている。即ち、十分な歩
留りを得ることを条件とすると、従来は、固定フューズ
セットを固定スペアロウデコーダに対応させて３２個設
ける必要があるが、本発明では、フューズセット（固
定、マッピング）を２４個（１６＋８）設ければよい。

【０２９１】本発明では、１個のマッピングフューズセ
ット内のフューズの本数は、このフューズセットをどの
バンク内のどのマッピングスペアロウデコーダに対応さ
せるのかを示すマッピング情報を記憶するため、１個の
固定フューズセット内のフューズの本数よりも多くなる
が、半導体チップ全体としては、従来よりもフューズの
本数を削減することができる。

【０２９２】また、本発明では、半導体メモリ内の不良
分布が均等な場合には、固定スペアロウデコーダ及び固
定フューズセットにより不良の救済を行い、半導体メモ
リ内の不良分布が偏った場合に、マッピング情報により
マッピングフューズセットを所定のバンク内のマッピン
グスペアロウデコーダにマッピング（対応づけ）し、全
ての不良を救済することができるため、自由度の高いリ
ダンダンシイ置き換えを可能にしている。

【０２９３】このように、本発明によれば、少ないメモ
リ容量のフェイルアドレスメモリ（例えば、フューズ）
により、高い救済効率を得ることができるため、チップ
面積の縮小や製造コストの低減を図ることができる。

【図面の簡単な説明】

【図１】本発明の半導体メモリの第１例を示す図。

【図２】図１のマッピングフューズセットの第１例を示
す図。

【図３】図２のデコーダの構成例を示す図。

【図４】図１のマッピングフューズセットの第２例を示
す図。

【図５】図４のデコーダの構成例を示す図。

【図６】図１の固定フューズセットの例を示す図。

【図７】本発明の半導体メモリの第２例を示す図。

【図８】図７のマッピングフューズセットの第１例を示
す図。

【図９】図８のデコーダの構成例を示す図。

【図１０】図７のマッピングフューズセットの第２例を
示す図。

【図１１】図１０のデコーダの構成例を示す図。

【図１２】従来の半導体メモリを示す図。

【図１３】図１２の固定フューズセットの例を示す図。

【図１４】図１３のフューズユニットの構成例を示す
図。

【図１５】図１２のサブアレイ及びその近傍を示す図。

【符号の説明】

１０ ：サブアレイ、 １１ ：ノーマルセルアレ
イ、 １２ ：スペアセルアレイ、 １３ ：ロウデコーダ、 １４，１４Ｆ ：固定スペアロウデコ
ーダ、 １４Ｍ ：マッピングスペアロ
ウデコーダ、 １５，１５Ｆ ：固定フューズセッ
ト、 １５Ｍ ：マッピングフューズ
セット、 １６ ：ワード線、 １７ ：スペアワード線、 １８ ：カラムセレクト線、 １９ ：カラムデコーダ、 ２０，２０’，２０''，２０Ｆ，２０ＭＡ，２０ＭＢ
：フューズユニット、 ２１，２１Ｆ，２１Ｍ ：フェイルアドレス一
致／不一致検出回路、 ２２，２２Ｆ，２２Ｍ ：コンパレータ、 ２３，２３Ｆ，２３Ｍ ：アンド回路（フェイ
ルアドレス一致／不一致検出部）、 ２４，２８ ：ノア回路、 ２５ ：センスアンプ、 ２６ ：カラムセレクトスイ
ッチ、 ２７ ：デコーダ、 ２９，３０，３２，３３ ：アンド回路、 ３１ ：ＭＯＳトランジスタ
（スイッチ）、 Ｑｐ ：ｐチャネルＭＯＳト
ランジスタ、 Ｑｎ ：ｎチャネルＭＯＳト
ランジスタ、 Ｆｕｓｅ ：フューズ素子、 ＭＣ ：メモリセル、 ＳＣ ：スペアセル、 ＷＬ ：ワード線、 ＢＬ，ｂＢＬ ：ビット線対、 ＣＳＬ ：カラムセレクト線。

Claims (11)

【特許請求の範囲】
1. 【請求項１】 複数のノーマルデコーダに付随して設け
   られる複数の第１及び第２スペアデコーダと、前記複数
   の第１スペアデコーダに一対一に対応して設けられ、フ
   ェイルアドレスを不揮発に記憶することができる複数の
   第１記憶回路と、前記フェイルアドレスとマッピング情
   報を不揮発に記憶することができる１個以上前記第２ス
   ペアデコーダの数以下の第２記憶回路とを具備し、前記
   マッピング情報は、前記第２スペアデコーダと前記第２
   記憶回路を対応付けるものであることを特徴とする半導
   体メモリのリダンダンシイ回路。
2. 【請求項２】 複数のバンクを備える半導体メモリのリ
   ダンダンシイ回路において、各バンク内には、複数のノ
   ーマルデコーダに付随して設けられる複数のスペアデコ
   ーダが配置され、前記バンク外には、フェイルアドレス
   とマッピング情報を不揮発に記憶することができる１個
   以上前記スペアデコーダの数以下の記憶回路が配置さ
   れ、前記マッピング情報は、前記スペアデコーダと前記
   記憶回路を対応付けるものであることを特徴とする半導
   体メモリのリダンダンシイ回路。
3. 【請求項３】 複数のバンクを備える半導体メモリのリ
   ダンダンシイ回路において、各バンク内には、複数のノ
   ーマルデコーダに付随して設けられる複数の第１及び第
   ２スペアデコーダと、前記複数の第１スペアデコーダに
   一対一に対応して設けられ、フェイルアドレスを不揮発
   に記憶することができる複数の第１記憶回路とが配置さ
   れ、前記バンク外には、前記フェイルアドレスとマッピ
   ング情報を不揮発に記憶することができる１個以上前記
   第２スペアデコーダの数以下の第２記憶回路が配置さ
   れ、前記マッピング情報は、前記第２スペアデコーダと
   前記第２記憶回路を対応付けるものであることを特徴と
   する半導体メモリのリダンダンシイ回路。
4. 【請求項４】 前記複数のバンクは、実質的に同時にア
   クセスされることを特徴とする請求項３記載の半導体メ
   モリのリダンダンシイ回路。
5. 【請求項５】 前記マッピング情報は、前記複数のバン
   クのうちの１つを選択するバンク情報と、選択された１
   つのバンク内の前記第２スペアデコーダのうちの１つを
   選択するバンク内スペアデコーダ情報とから構成される
   ことを特徴とする請求項４記載の半導体メモリのリダン
   ダンシイ回路。
6. 【請求項６】 前記第２記憶回路は、前記マッピング情
   報に基づいて、前記複数のバンクのうちの１つを選択
   し、かつ、選択された１つのバンク内の前記第２スペア
   デコーダのうちの１つを選択するマッピング用デコーダ
   と、前記第２記憶回路に入力される入力アドレスと前記
   フェイルアドレスを比較し、両者が一致するときに前記
   マッピング用デコーダを活性化するフェイルアドレス一
   致／不一致検出回路とから構成されることを特徴とする
   請求項３記載の半導体メモリのリダンダンシイ回路。
7. 【請求項７】 前記複数の第２スペアデコーダに対応す
   る複数本の信号線からなるバスを備え、前記マッピング
   用デコーダは、前記複数本の信号線のうちの１本を活性
   化させる機能を有することを特徴とする請求項６記載の
   半導体メモリのリダンダンシイ回路。
8. 【請求項８】 前記複数本の信号線のうちの１本が活性
   化されたときに、活性化された１本の信号線に対応する
   第２スペアロウデコーダが属するバンク内の前記ノーマ
   ルデコーダを非活性化するロジック回路を備えることを
   特徴とする請求項７記載の半導体メモリのリダンダンシ
   イ回路。
9. 【請求項９】 前記第２記憶回路は、前記マッピング情
   報に基づいて、前記複数のバンクのうちの１つを選択す
   るマッピング用デコーダと、前記第２記憶回路に入力さ
   れる入力アドレスと前記フェイルアドレスを比較し、両
   者が一致するときに前記マッピング用デコーダを活性化
   するフェイルアドレス一致／不一致検出回路とから構成
   されることを特徴とする請求項３記載の半導体メモリの
   リダンダンシイ回路。
10. 【請求項１０】 前記複数のバンクに対応する複数本の
    信号線からなるバスと、前記複数のバンクに対応する複
    数のロジック回路とを備え、前記マッピング用デコーダ
    は、前記複数本の信号線のうちの１本を活性化させ、活
    性化された１本の信号線に対応するロジック回路は、前
    記マッピング情報に基づいて、選択された１つのバンク
    内の前記第２スペアデコーダのうちの１つを選択するこ
    とを特徴とする請求項９記載の半導体メモリのリダンダ
    ンシイ回路。
11. 【請求項１１】 前記複数本の信号線のうちの１本が活
    性化されたときに、活性化された１本の信号線に対応す
    るバンク内の前記ノーマルデコーダを非活性化するロジ
    ック回路を備えることを特徴とする請求項１０記載の半
    導体メモリのリダンダンシイ回路。