KR100390735B1

KR100390735B1 - 반도체 기억 장치

Info

Publication number: KR100390735B1
Application number: KR10-2001-0036527A
Authority: KR
Inventors: 나가이다께시
Original assignee: 가부시끼가이샤 도시바
Priority date: 2000-06-27
Filing date: 2001-06-26
Publication date: 2003-07-12
Also published as: JP2002015593A; TW512359B; US6434064B2; US20010055233A1; KR20020000836A

Abstract

불량 메모리 셀의 구제를 위한 리던던시 회로를 포함한 반도체 기억 장치에 있어서, 플렉시블 맵핑 리던던시 방법을 적용한 복수의 퓨즈 세트(fuse set)가 설치되어 있다. 복수의 퓨즈 세트 중 적어도 하나에 로우 구제 및 컬럼 구제 중의 임의의 한쪽에 사용 가능하도록 구성된 로우/컬럼 공통형 구제용 퓨즈 세트를 이용하고 있다. 메모리칩에 로우 불량이 많은 경우 또는 컬럼 불량이 많은 경우 중 어디에서도 로우/컬럼 공통형 구제용 퓨즈 세트의 로우 구제 또는 컬럼 구제의 설정을 그에 대응시켜 조정함으로써, 구제 효율이 높아져서 적은 면적에서 큰 구제 효율을 얻을 수 있다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 기억 장치에 관한 것으로, 특히 불량 메모리 셀의 구제를 위한 리던던시 회로를 포함한 반도체 기억 장치에 관한 것이다.

반도체 기억 장치에서는 불량 메모리 셀이 검출된 경우, 이 불량 메모리 셀을 리던던시 셀로 치환함으로써, 즉 불량 메모리 셀 대신에 리던던시 셀을 이용함으로써, 불량 메모리 셀을 구제하여 수율을 향상시키는 리던던시 회로 방식(리던던시 방식)이 채택되어 왔다. 현재 일반적으로 이용되고 있는 리던던시 시스템에서는 메모리 셀 어레이의 복수 행 또는 1행, 또는 복수 열 또는 1열이 구제를 위한 치환 단위(즉, 구제 단위)로 되어 있다. 그리고, 메모리 셀의 구제 블록 단위라 불리는 서브 블록 내에서 결함이 있는 메모리 셀을 포함하는 구제 단위를 그와 동일한 크기의 리던던시 구제 단위(스페어 엘리먼트)로 치환하고 있다.

결함 메모리 셀을 포함하는 구제 단위의 어드레스 정보의 기억을 위해서는 불휘발성 기억 소자를 이용할 필요가 있어, 현재는 일반적으로 퓨즈가 이용되고 있다. 어드레스 정보는 통상 복수 비트로 구성되기 때문에, 그 복수 비트 수에 대응한 복수의 퓨즈를 포함하는 퓨즈 세트가 하나의 서브 블록의 어드레스 정보의 기억 단위가 된다. 통상, 스페어 엘리먼트의 수와 퓨즈 세트의 수는 일대일로 대응시키고 있기 때문에, 메모리칩 내에는 스페어 엘리먼트의 수와 동일 수의 퓨즈 세트가 설치된다. 그리고, 스페어 엘리먼트를 사용하는 경우에는 그 스페어 엘리먼트에 대응하는 퓨즈 세트 내의 퓨즈를 결함 셀의 어드레스 정보에 따라 절단한다. 이 방식은 구성이 간단하여 현재 널리 사용되고 있다.

반도체 메모리에서, 메모리 셀은 평면적(2차원)으로 배열되어 있으며, "0"또는 "1"인 1비트 정보를 하나의 메모리 셀로 기억하는 것이 현재 상황에서는 폭넓게 이루어지고 있다. 하나의 메모리 셀을 지정하는 어드레스 정보로서 로우 어드레스와 컬럼 어드레스의 두 개의 어드레스를 이용하고 있다. 즉, 하나의 메모리 셀의 위치를 지정하는 데, X 좌표(로우 어드레스)와 Y 좌표(컬럼 어드레스)의 두 개의 좌표를 이용하고 있다. 그리고, 임의의 불량 메모리 셀을 구제하는 데, 로우 스페어 엘리먼트로 구제하는 방법, 또는 컬럼 스페어 엘리먼트로 구제하는 방법 중 어느 쪽이라도 사용할 수 있도록, 로우 리던던시 회로와 컬럼 리던던시 회로의 양 회로를 탑재하고 있다. 그러나, 로우 스페어 엘리먼트로 구제할 수 있는 불량 수와 컬럼 스페어 엘리먼트로 구제할 수 있는 불량 수는 독립적이다.

상기한 바와 같이 리던던시 시스템은 스페어 엘리먼트 및 퓨즈 세트 등의 리던던시 회로를 필요로 하고, 스페어 엘리먼트와 퓨즈 세트를 일대일로 대응시키는 종래의 리던던시 시스템에서는 스페어 엘리먼트 수의 증가에 따라 퓨즈 세트 수도 증가하여, 메모리칩의 면적이 증대한다. 이 경우, 일반적으로 퓨즈 세트가 스페어 엘리먼트보다도 큰 면적을 필요로 하기 때문에, 리던던시 회로의 면적 효율이 크게 저하된다.

그래서, 리던던시 회로의 면적 효율을 향상시키는 리던던시 시스템이 여러가지 제안되어 있다. 예를 들면, Kirihata 등이 제안한 플렉시블한 리던던시 시스템 ("Fault-Tolerant Design for 256Mb DRAM"(IEEE JOURNAL of SOLID-STATE CIRCUITS, VOL.31, NO.4, April 1996). 참조)이 있다. 이 방식은 하나의 스페어 엘리먼트가 넓은 셀 어레이 영역을 커버하고 있기 때문에, 결함 셀이 메모리칩의 일부에 기울어 존재하는 경우라도, 셀 어레이 내에 결함이 균등하게 분산되어 있는 경우와 마찬가지로 구제할 수 있다. 이 때문에, 이 방식은 스페어 엘리먼트의 수를 삭감하여 리던던시 회로의 면적 효율을 높일 수 있으며, 1메모리칩당 평균적인 결함 셀 수가 판명되어 있는 경우, 또는 예측할 수 있는 경우에 효과적이다.

한편, 최근 메모리 셀 어레이가 복수로 분할된 메모리칩이 개발되어 있다. 예를 들면, 복수의 뱅크를 갖고 이들 뱅크가 동시에 활성화되는 메모리 칩이 있다. 이와 같은 메모리칩에 있어서는 불량 메모리 셀을 로우 단위로 구제하기 위한, 임의의 뱅크에서의 로우 스페어 엘리먼트를 다른 뱅크에 있어서의 로우 스페어 엘리먼트로서 사용하는 것은 불가능하기 때문에, 각 뱅크별 스페어 엘리먼트를 준비하지 않을 수 없다. 뱅크의 수가 많아질수록, 메모리칩 내의 메모리 셀 어레이의 분할 수는 증가하기 때문에, 하나의 스페어 엘리먼트가 커버할 수 있는 셀 어레이 영역은 좁게 된다. 스페어 엘리먼트가 좁은 셀 어레이 영역밖에 커버할 수 없는 경우, 결함이 메모리 셀 어레이의 일부에 편재한 경우에 있어서도 결함 셀을 구제할 수 있도록 하기 위해서는 좁은 셀 어레이 영역마다 스페어 얼리먼트를 설치하지 않으면 되지 않고, 총 스페어 엘리먼트 수가 현저히 많아져, 결과적으로 필요 메모리칩 면적의 급증에 연결된다. 즉, 메모리칩 전체로서 보면, 1메모리칩당 평균 결함 셀 수를 대폭 초과한 스페어 엘리먼트 수를 1메모리칩에 조립되기 때문에, 메모리칩의 면적 효율을 악화시킨다.

또한, 고속성의 추구에 의해 수많은 데이터를 한 번에 전송시킬 필요가 있는 반도체 기억 장치에 있어서는 컬럼도 미세한 단위로 분할되기 때문에, 불량 메모리셀을 컬럼 단위로 구제하기 위한 컬럼 스페어 엘리먼트에 대해서도 컬럼 단위마다 준비하지 않을 수 없다. 그 때문에, 메모리칩의 면적 효율을 한층 저하시킨다.

이러한 사정에 감안하여 S. Takase et. al., "A 1.6-Gbyte/s DRAM with Flexible Mapping Redundancy Technique and Additional Refresh Scheme" IEEE JSSC, VOL 34, No11, pp.1600-1605, Nov., 1999 및 미국 등록 공보 6,188,618호의「반도체 기억 장치」에 있어서, 셀 어레이 전체의 결함 셀 상정 수를 상회하는 퓨즈 세트의 수를 총 스페어 엘리먼트 수보다도 적게 억제하는 플렉시블 맵핑 리던던시(Flexible Mapping Redundancy) 방법이 제안되었다.

미국 등록 공보 6,188,618호의 반도체 기억 장치의 플렉시블 맵핑 리던던시에 있어서는 메모리 셀 어레이에는 불량 셀을 치환하기 위한 스페어 엘리먼트가 메모리칩 내에 복수 배치되어 있으며, 퓨즈 세트는 불량 어드레스와 퓨즈 세트와 스페어 엘리먼트와의 대응 관계를 나타내는 맵핑 정보를 포함하고, 불량 어드레스와 입력 어드레스가 일치한 경우, 대응하는 스페어 엘리먼트를 활성화하는 신호를 출력하는 것으로, 각 퓨즈 세트를 스페어 엘리먼트와 일대일로 대응시킬 필요가 없어진다.

이하, 미국 등록 공보 6,188,618호에 개시된 반도체 기억 장치의 플렉시블 맵핑 리던던시 방법에 대하여 본 발명에 관계된 점을 간단히 진술한다.

반도체 기억 장치에 있어서, 메모리 셀 어레이에는 불량 셀을 구제하기 위한 스페어 엘리먼트가 메모리칩 내에 복수 배치되어 있으며, 스페어 엘리먼트의 총 수보다 소수의 퓨즈 세트가 설치되어 있다. 이 퓨즈 세트는 불량 어드레스와 퓨즈세트와 스페어 엘리먼트와의 대응 관계를 나타내는 맵핑 정보를 포함하여, 불량 어드레스와 입력 어드레스가 일치한 경우, 대응하는 스페어 엘리먼트를 활성화하는 신호를 출력하도록 구성되어 있다.

도 12는 상기 맵핑 정보를 포함한 퓨즈 세트의 구성을 개략적으로 나타낸다.

도 12에 도시한 퓨즈 세트(fuse set)에 있어서 페일 어드레스 검출 회로 (Fail Address Detector: 121)는 어드레스 저장 신호 strb를 받아, 입력 어드레스 (address, 뱅크 어드레스(bank address)를 포함하는 등을 포함하는 경우도 있음)가 불량 엘리먼트의 어드레스와 일치하는 경우, 입력 어드레스 확정 후 어드레스 저장 신호 strb가 활성화되었을 때 어드레스 일치 신호 match가 활성화된다.

스페어 엘리먼트 선택 회로(Spare Element Selector: 122)는 이 퓨즈 세트가 어떤 스페어 엘리먼트를 치환에 이용하는지를 예를 들면 퓨즈에 의해 미리 기억해 두고, 어드레스 일치 신호 match가 활성화되었을 때, 스페어 엘리먼트를 선택하기 위한 스페어 히트 신호 sprhit를 출력한다.

다음으로, 상기 플렉시블 맵핑 리던던시 방법을 로우(row)의 구제에 적용한 경우에 대하여 설명한다. 여기서는 설명의 간단화를 위해, 예를 들면 도 13에 도시한 바와 같이 메모리칩 상에 8(=2³)개의 뱅크(bank0∼bank7)이 있어, 하나의 뱅크가 하나의 셀 어레이로 구성되어 있는 경우를 생각한다. 그러나, 하나의 뱅크가 복수의 서브 셀 어레이로 구성되어 있었다고 하여도 적용 가능하다.

하나의 뱅크에는 512개의 노멀 워드선(normal word line)과, 16개의 스페어워드선(spare word line)이 있으며, 워드선 2개가 치환 단위(스페어 엘리먼트)인 것으로 한다.

노멀 엘리먼트(normal element) 내에 불량 엘리먼트가 있는 경우, 스페어 엘리먼트(spare element)로 치환함으로써 로우 구제가 실시된다.

불량 엘리먼트를 지정하기 위해서는 1뱅크의 총 워드선 수 512를 치환 단위의 워드선 수 2로 나눈 256 노멀 엘리먼트 중 어떤 노멀 엘리먼트가 불량인지를 지정해야 한다. 지정에 필요한 어드레스를 구하면, log(256)/log(2)에 의해 8비트가 된다. 한편, 상기 불량 엘리먼트를 총 스페어 워드선(spare word line; 16)을 치환 단위의 워드선 수 2로 나눈 8개의 스페어 엘리먼트 중, 어떤 스페어 엘리먼트로 치환하는 가를 지정해야 한다. 지정에 필요한 어드레스를 구하면,

log(8)/log(2)에 의해 3비트가 된다.

따라서, 로우 구제에 사용되는 각 퓨즈 세트에는

1개 … 인에이블 제어(Enable Fuse)

8개 … 불량 어드레스 지정(Addresses for row decoders)

3개 … 뱅크 어드레스 지정(Addresses for banks)

3개 … 뱅크의 스페어 엘리먼트 지정(Selector for mapping spare row element within a bank)

의 총계 15개의 퓨즈가 포함될 필요가 있다.

도 14는 상기한 바와 같은 로우 구제에 사용되는 퓨즈 세트의 구성을 모식적으로 나타내고 있다.

여기서, 페일 어드레스 일치 검출기(Fail Address Match Detector)(141)는 로우 어드레스 저장 신호 rstrb를 받아, 로우 어드레스 입력(Addresses for row decoders) 및 뱅크 어드레스 입력(Addresses for banks)가 불량 엘리먼트의 어드레스와 일치하는 경우, 페일 어드레스 일치 검출기(141)의 출력 신호, 즉 어드레스 일치 신호 match는 입력 어드레스 확정 후 어드레스 저장 신호 strb가 활성화되었을 때 활성화된다.

스페어 로우 엘리먼트 선택 회로용 디코더(142)는 이 퓨즈 세트가 불량 엘리먼트를 어떤 스페어 로우 엘리먼트로 치환하는 가를 나타내는 정보(Selector for mapping spare row element within a bank)를 예를 들면 퓨즈에 의해 미리 기억해 두고, 상기 어드레스 일치 신호 match가 활성화되었을 때, 스페어 얼리먼트를 선택하기 위한 스페어 히트 신호로서 rron(row redundancy on이라는 의미) 및 sra 〈0:2〉를 출력한다.

도 15는 도 14에 도시한 퓨즈 세트 복수의 동일 종류 출력의 논리 처리(와이어드·OR; wired or)를 행하는 회로의 일례로서, 와이어드·OR(wired or) 회로를 나타내고 있다.

여기서, 참조 번호(151)는 소스가 전원 노드에 접속되고, 드레인이 와이어드·OR 출력 노드에 접속되고, 게이트에 로우 프리차지 신호 rprch가 인가되는 PM0S 트랜지스터이다. 참조 번호(152)는 드레인이 와이어드·OR 출력 노드에 접속되고, 소스가 접지 노드에 접속되고, 게이트에 대응하는 퓨즈 세트로부터 rron 신호 및 sra〈0:2〉 중의 1비트가 인가되는 NMOS 트랜지스터이다.

도 14 및 도 15에 있어서, 입력된 로우 어드레스와 로우 뱅크 어드레스가 불량 엘리먼트의 어드레스인 경우에 불량 엘리먼트를 스페어 엘리먼트로 치환하는 동작에 대하여 설명한다.

본 예에서는 하나의 메모리칩에 뱅크가 8개 있으며, 각 뱅크에 노멀 엘리먼트가 256개, 스페어 엘리먼트가 8개 있으며, 총계 8×8=64개의 스페어 엘리먼트가 존재한다.

하나의 퓨즈 세트에서 퓨즈에 의해 프로그램된 어드레스와 입력 어드레스가 일치한 경우에는 로우 리던던시 신호 rron이 활성화되어, 와이어드 OR 노드의 신호 bRRON이 Low("L")이 됨과 동시에, 이 퓨즈 세트의 맵핑 퓨즈의 정보에 의해 신호 sra〈0:2〉의 논리가 결정되고, 또한 와이어드 OR 노드의 신호 bSRA〈0:2〉의 논리가 결정된다.

상기 신호 bRRON이 "L"이 되면, 입력된 뱅크 어드레스에서 지정되는 뱅크의 노멀 로우 디코더(normal row decoder)가 비활성화되고, 그 뱅크 내에 8개 있는 스페어 엘리먼트의 어느 것인가가 상기 신호 bSRA〈0:2〉의 3비트로 지정되어 활성화되게 된다.

다음으로, 상기 플렉시블 맵핑 리던던시 방법을 컬럼 구제에 적용한 경우에 대하여 설명한다.

예를 들면, 도 16에 도시한 바와 같이 메모리칩 상에 8개의 뱅크(bank0∼ bank7)이 있어, 각 뱅크가 컬럼 방향에 8개의 세그먼트(seg0∼seg7)로 분할되어 있고, 각 세그먼트로부터 예를 들면 4비트(비트 수는 임의)의 데이터가 출력되는 구성을 생각한다.

각 세그먼트에는 64개의 노멀 컬럼 선택선(normal CSL)이 있어, 각 컬럼 1 사이클에 있어서 각 세그먼트에 있어서의 64개의 노멀 컬럼 선택선(normal CSL) 중의 하나가 활성화된다.

또한, 각 세그먼트에는 2개의 스페어 컬럼 선택선(spare CSL)이 있어, 컬럼에 있어서의 치환 엘리먼트는 1개의 컬럼 선택선인 것으로 가정한다. 임의의 치환 엘리먼트(즉, 하나의 노멀 컬럼 선택선(normal CSL))에 불량이 있는 경우, 이 불량 엘리먼트를 1개의 스페어 엘리먼트(즉, 스페어 컬럼 선택선(spare CSL))로 치환됨으로써 컬럼 구제가 실시된다.

여기서, 임의의 노멀 엘리먼트에 불량이 있는 경우, 그 불량 엘리먼트가 포함된 세그먼트 내에서 치환을 행한다. 즉, 그 세그먼트 내에 2개 있는 스페어 컬럼 선택선 중의 어느 것으로 치환할 필요가 있는 경우를 생각한다. 그러면, 컬럼 구제에 사용되는 각 퓨즈 세트에는

1개 … 인에이블 제어(Enable Fuse)

6개 … 불량 어드레스 지정(Addresses for column select line)

3개 … 뱅크 어드레스 지정(Addresses for banks)

3개 … 세그먼트 지정(segment select)

1개 … 세그먼트의 스페어 어드레스 지정(Selector for mapping spare column element within each segment)

의 총계 14개의 퓨즈가 포함될 필요가 있다.

도 17은 상기한 바와 같은 컬럼 구제에 이용되는 퓨즈 세트의 구성을 모식적으로 나타내고 있다.

도 18은 도 17에 도시한 퓨즈 세트 복수의 동일 종류 출력의 논리 처리를 행하는 회로의 일례로서, 와이어드·OR 회로를 나타내고 있다.

여기서, 참조 번호(181)는 소스가 전원 노드에 접속되고, 드레인이 와이어드·OR 출력 노드에 접속되고, 게이트에 로우 프리차지 신호 cprch가 인가되는 PM0S 트랜지스터이다. 참조 번호(182)는 드레인이 와이어드·OR 출력 노드에 접속되고, 소스가 접지 노드에 접속되고, 게이트에 대응하는 퓨즈 세트로부터 chit〈0:15〉 중의 1비트가 인가되는 NMOS 트랜지스터이다.

도 17 및 도 18에 있어서, 입력된 어드레스가 불량 엘리먼트의 어드레스인 경우에 불량 엘리먼트를 스페어 엘리먼트로 치환하는 동작에 대하여 설명한다.

본 예에서는 하나의 메모리칩에 세그먼트가 8개 있으며, 하나의 세그먼트에 2개의 스페어 엘리먼트가 있으며, 총계 8×2=16개의 스페어 엘리먼트가 존재한다. 입력된 컬럼 어드레스와 컬럼 뱅크 어드레스가 불량 엘리먼트에 대응하는 경우에는 이를 스페어 엘리먼트로 치환하지 않으면 안된다.

하나의 퓨즈 세트에서 퓨즈에 의해 프로그램된 어드레스와 입력 어드레스가 일치한 경우에는 컬럼 리던던시가 사용되게 되지만, 이 퓨즈 세트에 포함된 4비트의 맵핑 퓨즈의 정보에 의해 신호 chit〈0:15〉의 내의 어느 하나만 활성화되고, 또한 와이어드 OR 노드의 신호 bSCSLE〈0:15〉의 내의 어느 하나가 "L"이 된다. 이 신호 bSCSLE〈0:15〉가 16개의 스페어 엘리먼트에 대응하여, 어떤 스페어 컬럼선택선(spare CSL)〈0:15〉이 활성화하는 가를 결정한다.

물론, 동일한 컬럼 사이클에 있어서 다른 퓨즈 세트로 어드레스가 일치하여도 좋다. 단지, 그 경우에는 신호 bSCSLE〈0:15〉중 복수가 "L"이 되지만, 노멀 컬럼 선택선(normal CSL)은 동일한 세그먼트 내에 있는 스페어 컬럼 선택선(spare CSL)에서 치환하는 동안은 허용되는 경우를 생각하고 있는 것이지만, 이는 그다지 본질적인 것은 아니다.

예를 들면, 1개의 신호 bSCSLE가 "L"이 되면, 이에 대응하는 세그먼트의 노멀 컬럼 디코더(normal column decoder)가 비활성화되고, 노멀 컬럼 선택선(normal CSL)의 활성화가 억제됨과 함께, 그 세그먼트 내에 2개 있는 스페어 컬럼 선택선(spare CSL) 중 어느 것인가가 활성화되게 된다.

그런데, 상기한 바와 같은 미국 등록 공보 6,188,618호에 개시된 반도체 기억 장치에 있어서는 각 퓨즈 세트를 컬럼 구제에 적용한 경우, 컬럼 구제할 수 있는 최대 수는 퓨즈 세트 수로 정해지고, 각 퓨즈 세트를 로우 구제에 적용한 경우, 로우 구제할 수 있는 최대 수는 퓨즈 세트 수로 정해진다.

종래, 상기 퓨즈 세트는 로우 리던던시 회로의 일부를 구성하여 로우 구제에 사용되는 퓨즈 세트와 컬럼 리던던시 회로의 일부를 구성하여 컬럼 구제에 사용되는 퓨즈 세트가 각각 독립되어 있으며, 로우 구제가 가능한 불량 수와 컬럼 구제가 가능한 불량 수는 독립적이었다. 예를 들면 임의의 메모리칩에 있어서, 하나의 로우에 다수의 불량이 있으면, 로우 불량으로서 로우 구제를 행하고, 하나의 컬럼에 다수의 불량이 있으면, 컬럼 불량으로서 컬럼 구제를 행하는 것이 일반적이다.

그러나, 메모리칩에 있어서, 로우 불량이 많은지, 컬럼 불량이 많은지는 프로세스, 로트, 웨이퍼, 메모리칩마다 변동이 있다. 예를 들면 로우 불량이 많고, 컬럼 불량이 적은 경우, 치환 가능한 불량 수는 로우 구제용 퓨즈 세트의 수에 의해 제한되어 컬럼 구제용 퓨즈 세트에 아직 미 사용분이 남아 있다고 하여도 이를 로우 구제에 적용한다는 것은 불가능하였다. 즉, 치환의 자유도가 작고, 수율을 나쁘게 하는 문제가 있었다.

상기한 바와 같이 플렉시블 맵핑 리던던시 방법을 적용한 퓨즈 세트를 갖는 종래의 반도체 기억 장치는 로우 구제에 적용되는 퓨즈 세트와 컬럼 구제에 적용되는 퓨즈 세트가 독립적되어 있으며, 치환의 자유도가 작고, 수율을 악화시키는 문제가 있었다.

본 발명은 상기한 문제점을 해결하기 위해 이루어진 것으로, 플렉시블 맵핑 리던던시 방법을 적용함과 동시에, 로우 구제용 기억 소자 및 리던던시 회로 및 컬럼 구제용 기억 소자 및 리던던시 회로의 공유화를 도모함으로써, 높은 치환 효율과 높은 치환 자유도를 작은 면적에서 실현할 수 있어, 수율 향상에 기여할 수 있는 리던던시 방식을 포함한 반도체 기억 장치를 제공하는 것을 목적으로 한다.

본 발명의 반도체 기억 장치는, 복수의 로우 및 복수의 컬럼으로 배열된 복수의 메모리 셀로 이루어지고, 복수의 서브 셀 어레이로 분할된 메모리 셀 어레이와, 상기 각 서브 셀 어레이에 대응하여 배치된 로우 리던던시 엘리먼트 및 컬럼 리던던시 엘리먼트와, 입력된 어드레스에 따라 상기 메모리 셀 어레이의 로우를 선택하는 노멀 로우 디코더와, 입력된 어드레스에 따라 상기 메모리 셀 어레이의 컬럼을 선택하는 컬럼 디코더와, 각각 상기 메모리 셀 어레이에 포함되는 불량 메모리 셀의 어드레스와, 상기 로우 리던던시 엘리먼트와의 대응 관계 또는 컬럼 리던던시 엘리먼트와의 대응 관계를 나타내는 맵핑 정보를 기억하고 있으며, 상기 불량 메모리 셀의 어드레스와 입력된 어드레스가 일치한 경우, 일치 결과와 상기 맵핑 정보에 기초하여 불량 메모리 셀을 로우 리던던시 엘리먼트로 치환하기 위한 로우 구제 제어 신호 또는 불량 메모리 셀을 컬럼 리던던시 엘리먼트로 치환하기 위한 컬럼 구제 제어 신호를 출력하는 복수의 정보 기억 회로(information storing circuit)와, 상기 정보 기억 회로로부터 공급되는 로우 구제 제어 신호에 따라 상기 노멀 로우 디코더를 비활성화하는 제어 회로와,

상기 정보 기억 회로로부터 공급되는 로우 구제 제어 신호에 따라 활성화되고, 상기 로우 리던던시 엘리먼트를 선택하는 스페어 로우 디코더와, 상기 정보 기억 회로로부터 공급되는 컬럼 구제 제어 신호에 따라 상기 컬럼 디코더를 비활성화하는 제어 회로와, 상기 정보 기억 회로로부터 공급되는 컬럼 구제 제어 신호에 따라 활성화되고, 상기 컬럼 리던던시 엘리먼트를 선택하는 스페어 컬럼 디코더를 포함하고,

상기 복수의 정보 기억 회로 중 적어도 하나는 정보 기억 회로를 이용하여 로우 구제를 행할지 컬럼 구제를 행할지의 정보를 프로그램할 수 있는 불휘발성 제1 기억 소자를 포함하고, 상기 로우 구제용 및 컬럼 구제용 중 어느 한쪽의 사용으로 선택할 수 있는 로우/컬럼 공통형 정보 기억 회로인 것을 특징으로 한다.

본 발명의 반도체 기억 장치는, 또한 복수의 로우 및 복수의 컬럼으로 배열된 복수의 메모리 셀로 이루어지고, 복수의 서브 셀 어레이로 분할된 메모리 셀 어레이와, 상기 각 서브 셀 어레이에 대응하여 배치된 로우 리던던시 엘리먼트 및 컬럼 리던던시 엘리먼트와, 각각 상기 메모리 셀 어레이에 포함되는 불량 메모리 셀의 어드레스와, 상기 로우 리던던시 엘리먼트와의 대응 관계 또는 컬럼 리던던시 엘리먼트와의 대응 관계를 나타내는 맵핑 정보를 기억하고 있으며, 상기 불량 메모리 셀의 어드레스와 입력된 어드레스가 일치한 경우, 일치 결과와 상기 맵핑 정보에 기초하여 불량 메모리 셀을 로우 리던던시 엘리먼트로 치환하기 위한 로우 구제 제어 신호 또는 불량 메모리 셀을 컬럼 리던던시 엘리먼트로 치환하기 위한 컬럼 구제 제어 신호를 출력하는 복수의 정보 기억 회로(information storing circuit)를 포함하고, 상기 복수의 정보 기억 회로 중 적어도 하나는 로우 구제를 행할지 컬럼 구제를 행할지의 정보를 프로그램할 수 있는 불휘발성 제1 기억 소자를 포함하고, 상기 로우 구제용 및 컬럼 구제용 중 어느 한쪽의 사용으로 선택할 수 있는 로우/컬럼 공통형의 정보 기억 회로인 것을 특징으로 한다.

도 1은 본 발명의 제1 실시예에 따른 DRAM의 뱅크 구성을 개략적으로 나타내는 도면.

도 2는 본 발명의 제1 실시예에 따른 DRAM의 세그먼트 구성을 개략적으로 나타내는 도면.

도 3은 도 1의 구성 및 도 2의 구성에 이용되는 로우/컬럼 공통형 구제용 퓨즈 세트의 하나를 대표적으로 추출하여 상세 구성을 나타내는 도면.

도 4는 도 3에 도시한 로우/컬럼 공통형 구제용 퓨즈 세트 복수의 동일 종류 출력의 논리 처리를 행하는 회로의 일례로서 와이어드·OR 회로를 나타내는 도면.

도 5는 도 3에 도시한 퓨즈 세트 중의 퓨즈 유닛의 하나를 대표적으로 추출하여 상세 구성을 나타내는 도면.

도 6은 도 3에 도시한 퓨즈 세트 중의 페일 어드레스 일치 검출과 논리 회로(Fail Address Match Detector LOGIC)를 추출하여 일례를 나타내는 회로도.

도 7은 도 3에 나타낸 퓨즈 세트 중의 디코더와 논리 회로(DECODER LOGIC)를 추출하여 상세 구성의 일례를 나타내는 회로도.

도 8은 도 3에 나타낸 퓨즈 세트 중의 셀렉터 회로의 하나를 대표적으로 추출하여 상세 구성의 일례를 나타내는 회로도.

도 9는 본 발명의 제2 실시예에 따른 DRAM의 퓨즈 세트의 조합의 일례를 개략적으로 나타내는 도면.

도 10은 도 3에 도시한 로우/컬럼 공통형 구제용 퓨즈 세트를 컬럼 구제에 이용하는 경우에 무용의 가능성이 있는 잉여 퓨즈를 리던던시 기능의 확장으로 전용한 예를 설명하기 위해 나타내는 도면.

도 11은 도 3에 도시한 로우/컬럼 공통형 구제용 퓨즈 세트를 로우 구제에 이용하는 경우에 무용의 가능성이 있는 잉여 퓨즈를 리던던시 기능의 확장으로 전용한 예를 설명하기 위해 나타내는 도면.

도 12는 종래의 메모리칩에서 이용되는 퓨즈 세트를 모식적으로 나타내는 도면.

도 13은 종래의 메모리칩에 있어서의 메모리 셀 어레이의 로우 방향의 구성의 일례를 나타내는 도면.

도 14는 종래의 메모리칩에 있어서의 로우 구제용 퓨즈 세트의 일례를 나타내는 도면.

도 15는 도 14의 로우 구제용 퓨즈 세트의 복수의 출력측의 회로 구성의 일례를 나타내는 도면.

도 16은 종래의 메모리칩에 있어서의 컬럼 방향의 구성의 일례를 나타내는 도면.

도 17은 종래의 메모리칩에 있어서의 컬럼 구제용 퓨즈 세트의 일례를 나타내는 도면.

도 18은 도 17의 컬럼 구제용 퓨즈 세트의 복수의 출력측의 회로 구성의 일례를 나타내는 도면.

〈도면의 주요 부분에 대한 부호의 설명〉

31 : 페일 어드레스 일치 검출과 논리 회로

32 : 어드레스 입력 선택 회로

33 : 어드레스 저장 신호 입력 선택 회로

34 : 디코더와 논리 회로

60 : 논리 회로

71, 72, 73, 74, 76 : AND 게이트

75 : 인버터 회로

77 : 디코더

121 : 페일 어드레스 검출 회로

122 : 스페어 엘리먼트 선택 회로

141 : 페일 어드레스 일치 검출기

142 : 스페어 로우 엘리먼트 선택 회로용 디코더

41, 43, 151, 181 : PM0S 트랜지스터

42, 44, 152, 182 : NMOS 트랜지스터

〈실시예〉

이하, 도면을 참조하여 본 발명의 제1 실시예에 따른 DRAM(dynamic random access memory)을 설명한다. 우선 제1 실시예의 DRAM의 개요를 설명한다.

제1 실시예에 따른 DRAM은 로우 구제 회로와 컬럼 구제 회로가 설치되고, 플렉시블 맵핑 리던던시 방법을 적용한 퓨즈 세트가 복수 설치되어 있으며, 복수의퓨즈 세트 중 적어도 하나(본 예에서는 전부)는 로우 구제 및 컬럼 구제 중 임의의 한쪽에 선택 설정 가능한, 즉 로우 및 컬럼의 한쪽에 선택 사용 가능한, 로우/컬럼 공통형 치환용 퓨즈 세트(row/column fuse set)가 사용되고 있는 점에 주된 특징이 있다. 이 로우/컬럼 공통형 구제용 퓨즈 세트를 로우 구제에 사용할지 컬럼 구제에 사용할지 결정하기 위해 구제용 퓨즈 세트에는 불량 어드레스를 기억하기 위한 기억 소자 등과 동일 기능을 갖는 불휘발성 기억 소자(본 예에서는 퓨즈)를 퓨즈 세트에 포함시키고 있다.

이와 같이 플렉시블 맵핑 리던던시 방법을 적용한 퓨즈 세트가 복수 설치되어 있기 때문에, 불량 메모리 셀의 치환에 필요한 중복 메모리 셀 및 불휘발성 기억 소자를 포함하는 메모리 셀 구제 제어 회로의 수를 줄여 리던던시 회로에 필요한 메모리칩에 차지하는 면적의 효율 향상을 도모할 수 있다.

또한, 로우 구제용 퓨즈 및 리던던시 회로와 컬럼 구제용 퓨즈 및 리던던시 회로의 공유화를 도모하고 있기 때문에, 로우 불량이 많은 경우, 퓨즈 세트의 대부분을 로우 구제에 할당하고, 컬럼 불량이 많은 경우, 퓨즈 세트의 대부분을 컬럼 구제에 할당함으로써, 하나의 로우/컬럼 공통형 구제용 퓨즈 세트를 로우 구제용, 컬럼 구제용 모두 원하는 대로 사용할 수 있다. 결과적으로, 높은 구제 효율과 구제 자유도를 작은 면적에서 실현할 수 있어, 수율 향상에 기여할 수 있다.

도 1 및 도 2는 각각 본 발명의 제1 실시예에 따른 동적 임의 적속 메모리(DRAM)의 뱅크 구성 및 세그먼트 구성을 개략적으로 나타내고 있다.

메모리 셀 어레이는 로우 방향으로 예를 들면 8행, 컬럼 방향으로 예를 들면8열의 행렬형으로 분할되어 있으며, 각 분할 단위를 세그먼트(서브 셀 어레이)라 한다. 각 행의 8개의 세그먼트는 뱅크(bank0∼bank7)을 구성하고 있으며, 각 열의 8개의 세그먼트로 이루어진 세그먼트 열을 seg0∼seg7라 기입한다.

각 세그먼트는 복수 라인의 워드선, 더미 워드선(도시하지 않음), 이들과 직교하는 복수의 비트선쌍을 포함한다. 워드선과 비트선쌍과의 각 교차부에 대응해서 메모리 셀(도시하지 않음)이 배치되고, 더미 워드선과 비트선쌍과의 각 교차부에 더미 셀(도시하지 않음)이 배치되어 있다.

각 뱅크(bank0∼bank7)은 연속해서 활성화될 수 있도록 구성되어 있으며, 임의의 뱅크가 활성화된 후, 다시 프리차지(대기 상태)되기 전에 다른 뱅크가 액세스되는 경우도 있을 수 있다. 그 때문에, 뱅크를 넘어서 공통으로 사용할 수 있는 스페어 엘리먼트를 집중적으로 준비해 두고, 어느 뱅크의 메모리 셀의 결함도 구할 수 있도록 해 두는 것은 무리이고, 스페어 엘리먼트는 뱅크마다 준비되어 있다. 또한, 선택된 뱅크에 대응하는 로우 디코더의 선택 상태를 래치하여, 뱅크에 대한 프리차지 명령이 올 때까지 유지할 수 있도록 구성되어 있다.

도 1에 도시한 바와 같이 각 뱅크(bank0∼bank7)에는 노멀 엘리먼트를 선택하기 위해 로우 방향에 배치된 노멀 워드선(normal word line)이 예를 들면 512개 있고, 또한 리던던시 셀 어레이(스페어 엘리먼트) 선택용 스페어 워드선(spare word line)이 예를 들면 16개 있다. 로우 구제를 위한 치환 단위(치환 엘리먼트 수)는 예를 들면 워드선 2개가 된다.

이 구성에 대응하여 각 뱅크(bank0∼bank7)의 로우 방향의 일단측에는 256개의 노멀 로우 디코더(NRD)와, 이들에 인접하여 배치된 8개의 스페어 로우 디코더(SRD)가 포함되어 있다. 하나의 노멀 로우 디코더(NRD)가 2개의 노멀 워드선을 선택하고, 하나의 스페어 로우 디코더(SRD)가 2개의 스페어 워드선을 선택한다.

그리고, 임의의 노멀 엘리먼트(본 예에서는 노멀 엘리먼트 2개의 노멀 워드선으로 이루어짐)에 불량 엘리먼트가 있는 경우, 이 불량 엘리먼트 대신에 이 불량 엘리먼트가 포함된 뱅크 내의 스페어 엘리먼트(즉, 이 불량 엘리먼트가 포함된 뱅크 내의 2개의 스페어 워드선)로 치환함으로써 로우 구제가 실시된다. 즉, 이 불량 엘리먼트가 포함된 뱅크에 대응하여 설치되어 있는 노멀 로우 디코더(NRD) 대신에 이 불량 엘리먼트가 포함된 뱅크에 대응하여 설치되어 있는 스페어 로우 디코더(SRD)를 사용함으로써 로우 구제가 실시된다.

상기 로우 구제에 있어서 임의의 뱅크에서의 불량 엘리먼트 지정에 필요한 어드레스는, 불량 어드레스 지정에 필요한 어드레스와 뱅크 어드레스 지정에 필요한 어드레스를 포함한다. 불량 어드레스 지정에 필요한 어드레스는 log(256)/log (2)에 의해 8비트가 되고, 또한 뱅크 어드레스 지정에 필요한 어드레스는 3비트이다. 또한, 불량 엘리먼트를 뱅크 내의 스페어 엘리먼트 8개 중 어떤 스페어 엘리먼트로 치환하는 가를 지정하기 위해 필요한 어드레스는 3비트이다.

한편, 도 2에 도시한 바와 같이 각 세그먼트 열(seg0∼seg7)에는 노멀 엘리먼트를 선택하기 위해 컬럼 방향으로 연속적으로 배치된 노멀 컬럼 선택선(normal CSL)이 예를 들면 64개 있고, 또한 이들에 인접하여 배치된 스페어 엘리먼트 선택용의 스페어 컬럼 선택선(spare CSL)이 예를 들면 2개 있다. 컬럼 구제를 위한 치환 단위는 예를 들면 컬럼 선택선 1개가 된다. 또, 컬럼 선택선 1개는 예를 들면 한쌍의 비트선에 대응하여 설치되어 있다.

이 구성에 대응하여, 각 세그먼트 열의 컬럼 방향의 일단측에는 64개의 노멀 컬럼 디코더(NCD)와, 이들에 인접하여 배치된 2개의 스페어 컬럼 디코더(SCD)가 포함되어 있다. 메모리 셀 어레이 전체로서 16개의 스페어 컬럼 디코더(SCD)가 포함되어 있다.

또한, 각 세그먼트의 컬럼 선택선 방향의 각 측에는 선택된 로우의 메모리 셀로부터 노멀 엘리먼트의 비트선에 판독된 데이터를 증폭하는 감지 증폭기(도시하지 않음), 이 감지 증폭기와 데이터선 사이에 삽입되어 상기 노멀 컬럼 디코더(NCD)의 출력에 의해 선택되는 노멀 컬럼 스위치(도시하지 않음), 선택된 로우의 메모리 셀로부터 스페어 엘리먼트의 비트선에 판독된 데이터를 증폭하는 감지 증폭기(도시하지 않음), 이 감지 증폭기와 데이터선 사이에 삽입되어 상기 스페어 컬럼 디코더(SCD)의 출력에 의해 선택되는 스페어 컬럼 스위치(도시하지 않음) 등을 포함하고 있다. 또, 상기 감지 증폭기는 인접하는 서브 셀 어레이에 의해 공유되는 소위 공유 감지 증폭기 방식이어도 좋고, 서브 셀 어레이마다 독립적으로 설치되어도 좋다.

그리고, 임의의 노멀 엘리먼트(본 예에서는 하나의 노멀 컬럼 선택선(normal CSL)임)에 불량이 있는 경우, 이 불량 엘리먼트가 포함되는 세그먼트 내의 1개의 스페어 엘리먼트(즉, 하나의 스페어 컬럼 선택선(spare CSL))를 불량 엘리먼트로치환하여 사용함으로써 컬럼 구제를 실시한다. 즉, 불량 엘리먼트가 포함된 세그먼트 열에 대응하여 설치되어 있는 노멀 컬럼 디코더(NCD) 대신에 이 불량 엘리먼트가 포함된 세그먼트 열에 대응하여 설치되어 있는 스페어 컬럼 디코더(SCD)를 사용함으로써 컬럼 구제를 실시한다.

상기 컬럼 구제 시에, 임의의 세그먼트에 있어서의 불량 엘리먼트 지정에 필요한 어드레스는 불량 어드레스 지정에 필요한 어드레스와 불량 어드레스 지정에 필요한 어드레스를 포함하고, 불량 어드레스 지정에 필요한 어드레스는 log (64)/log(2)에 의해 6비트가 되고, 또한 뱅크 어드레스 지정에 필요한 어드레스는 3비트, 세그먼트 지정에 필요한 어드레스는 3비트이다. 또한, 불량 엘리먼트를 세그먼트 내의 스페어 엘리먼트 2개 중 어떤 스페어 엘리먼트로 치환할 가를 지정하기 위해서 필요한 어드레스는 1비트이다.

도 1 및 도 2의 DRAM에서는 로우 구제 또는 컬럼 구제를 상기한 바와 같이 실시하기 위해서 필요한 불량 어드레스 등을 기억하기 위한 불휘발성 기억 회로로서, 상술한 플렉시블 맵핑 리던던시 방법을 적용한 복수의 퓨즈 세트가 설치되어 있다. 퓨즈 세트의 수는 뱅크 수×세그먼트 열 수×세그먼트 내의 스페어 엘리먼트 수보다 소수이고, 셀 어레이 전체에서의 평균 결함 셀 수를 충분히 상회하는 수만큼 설치되어 있다. 본 예에서는 모든 퓨즈 세트로서, 로우 구제용, 컬럼 구제용의 임의의 한쪽에 선택 가능한 로우/컬럼 공통형 구제용 퓨즈 세트가 설치되어 있다.

도 3은 도 1의 구성 및 도 2의 구성에 이용되는 로우/컬럼 공통형 구제용 퓨즈 세트의 하나를 대표적으로 추출하여 나타내고 있다.

이 로우/컬럼 공통형 퓨즈 세트는 도 14에 도시한 종래예의 로우 전용형 퓨즈 세트 또는 도 17에 도시한 종래예의 컬럼 전용형 퓨즈 세트에 비하여, 주로 다음의 두 가지 점(a, b)에 있어서 다르다.

(a) 퓨즈 세트를 로우 구제를 위해 사용할지 컬럼 구제를 위해 사용할지 선택 가능하게 하기 위해서 하나의 로우/컬럼 선택 퓨즈(row/column select Fuse)가 부가되어 있다.

이 로우/컬럼 선택 퓨즈(row/column select Fuse)는 절단한 경우, 그 출력 신호 row not col이 "H"가 되어 이 퓨즈 세트가 로우 구제용에 설정된다. 이에 대하여, 절단하지 않은 경우, 그 출력 신호 row not col가 "L"이 되어 이 퓨즈 세트가 컬럼 구제용에 설정된다. 즉, 이 로우/컬럼 선택 퓨즈(row/column select Fuse)의 절단, 비절단에 의해 퓨즈 세트를 로우 구제 회로와 컬럼 구제 회로의 어느 쪽에 선택 설정할 수 있게 되어 있다.

(b) 로우/컬럼 선택 퓨즈(row/column select Fuse)의 출력 신호 row not col에 따라 페일 어드레스 일치 검출 논리 회로(Fail Address Match Detector LOGIC: 31)의 동작, 어드레스 입력 선택 회로(sel: 32)군의 입력(로우 계통 또는 컬럼 계통), 어드레스 저장 신호 입력 선택 회로(sel: 33)의 입력(로우 계통 또는 컬럼 계통), 디코더와 논리 회로(DECODER LOGIC: 34)의 동작을 전환하도록 제어한다.

도 3의 퓨즈 세트를 구성하는 퓨즈(Fuse)의 개수는

1개 … 인에이블 제어(Enable Fuse)

l개 … 로우/컬럼 선택(row/column select Fuse)

1개 … 로우 어드레스(row address) 0 또는 컬럼 어드레스(column address) 0

1개 … 로우 어드레스 1 또는 컬럼 어드레스 1

1개 … 로우 어드레스 2 또는 컬럼 어드레스 2

1개 … 로우 어드레스 3 또는 컬럼 어드레스 3

1개 … 로우 어드레스 4 또는 컬럼 어드레스 4

1개 … 로우 어드레스 5 또는 컬럼 어드레스 5

1개 … 로우 어드레스 6 또는 미 사용

1개 … 로우 어드레스 7 또는 스페어 어드레스 지정

1개 … 로우 뱅크 어드레스(row bank address) 0 또는 컬럼 뱅크 어드레스 (column bank address) 0

1개 … 로우 뱅크 어드레스 1 또는 컬럼 뱅크 어드레스 1

1개 … 로우 뱅크 어드레스 2 또는 컬럼 뱅크 어드레스 2

3개 … 스페어 엘리먼트 지정 또는 세그먼트 지정

의 총계 16개이다.

즉, 도 3의 퓨즈 세트는 불량 메모리 셀의 어드레스 및 퓨즈 세트와 각 뱅크의 8개의 스페어 로우 디코더(SRD)와의 대응 관계 정보 또는 8개의 세그먼트와의 대응 관계 정보도 기억하고 있다.

또한, 이 퓨즈 세트에는 불량 엘리먼트를 스페어 엘리먼트로 치환하기 위한 치환 시, 치환 제어 신호를 출력하기 위한 1개의 치환 제어선 rron과, 8개의 스페어 로우 디코더 중 어느 하나를 선택하기 위한 선택 신호를 출력하기 위한 스페어 로우 디코더 선택선 sra〈0:2〉와, 어느 하나가 "H" 레벨이 되는 16개의 스페어 컬럼 선택선 chit〈0:15〉가 접속되어 있다.

도 4는 도 1에 도시한 모든 퓨즈 세트의 출력을 논리 처리하는 회로의 일례로서 와이어드·OR 회로를 나타내고 있다.

여기서, 참조 번호(41)는 소스가 전원 노드에 접속되고, 드레인이 와이어드·OR 출력 노드에 접속되고, 게이트에 로우 프리차지 신호 rprch가 인가되는 PM0S 트랜지스터이다. 참조 번호(42)는 드레인이 와이어드·OR 출력 노드에 접속되고, 소스가 접지 노드에 접속되고, 게이트에 대응하는 퓨즈 세트로부터 rron 신호 및 sra〈0:2〉 중의 1비트가 인가되는 NMOS 트랜지스터이다.

참조 번호(43)는 소스가 전원 노드에 접속되고, 드레인이 와이어드·OR 출력 노드에 접속되고, 게이트에 컬럼 프리차지 신호 cprch가 인가되는 PM0S 트랜지스터이다. 참조 번호(44)는 드레인이 와이어드·OR 출력 노드에 접속되고, 소스가 접지 노드에 접속되고, 게이트에 대응하는 퓨즈 세트로부터 chit〈0:15〉 중의 1비트가 인가되는 NMOS 트랜지스터이다.

또, 표시의 간단화를 위해서 도 1에는 도 4에 도시한 와이어드·OR 회로를 생략하였다.

다음으로, 도 3의 퓨즈 세트 및 도 4의 회로의 동작의 개요를 설명한다.

도 3의 퓨즈 세트는 외부로부터 공급되는 입력 어드레스와 미리 기억하고 있는 불량 어드레스를 비교하여, 일치 검출 시에 치환 제어 신호를 출력한다. 이 경우, 이 퓨즈 세트가 로우 구제로 설정되어 있는 경우에는 로우 구제용 치환 제어 신호 rron을 출력함과 동시에, 각 뱅크의 8개의 스페어 로우 디코더와의 대응 관계를 지정하기 위한 스페어 로우 선택 신호 sra〈0:2〉를 출력한다.

그리고, 도 4에 도시한 바와 같이 각 퓨즈 세트의 로우 구제 제어 신호 rron 끼리의 와이어드 OR가 취해져, 로우 구제 제어선(bRRON)으로 출력된다. 이 로우 구제 제어선(bRRON)의 신호는 도 1에 도시한 바와 같이 각 뱅크의 8개의 스페어 로우 디코더(SRD)에 직접 입력함과 동시에, 각각 인버터(IV)에 의해 반전되어 64개의 노멀 로우 디코더(NRD)에 입력한다. 로우 구제 제어선(bRRON)의 신호가 이와 같이 입력됨으로써, 상기 로우 구제 제어 신호 rron이 활성 상태 "H"가 되면, 그렇지 않을 경우에 외부 어드레스에 의해 선택되었을 노멀 로우 디코더(NRD)는 비활성화되고, 한편 스페어 로우 디코더(SRD)가 활성화된다. 또한, 각 퓨즈 세트의 스페어 로우 선택 신호 sra〈0:2〉끼리 와이어드 OR가 취해져, 3개의 스페어 로우 디코더 선택 제어선(bSRA)〈0:2〉에 출력된다. 이 출력을 디코드함으로써 각 뱅크의 8개의 스페어 로우 디코더(SRD) 중 어느 1개가 선택되고, 1개의 스페어 엘리먼트가 선택된다.

이에 대하여, 상기 퓨즈 세트가 컬럼 구제에 설정되어 있는 경우에는 컬럼 구제 제어 신호로서, 상기 16개의 스페어 컬럼 선택선 중 어느 하나를 선택하기 위한 스페어 컬럼 선택 신호 chit〈0:15〉를 출력한다. 그리고, 도 4에 도시한 바와같이 각 퓨즈 세트의 스페어 컬럼 선택 신호 chit〈0:15〉의 대응하는 신호끼리의 와이어드 OR가 취해져, 스페어 컬럼 선택선 bSCSE〈0:15〉로 출력된다. 이 스페어 컬럼 선택선(bSCSLE)〈0:15〉 중, 제1 세그먼트 열(seg0)에 대응하는 2개의 스페어 컬럼 선택선(bSCSLE)〈0:1〉의 신호는 NOR 회로(NOR)에 의해 논리합이 취해짐과 동시에 반전되어 노멀 컬럼 디코더(NCD)에 입력한다. 상기 논리합이 취해져 반전된 신호가 입력됨으로써, 이 2개의 스페어 컬럼 선택선(bSCSLE)〈0:1〉 중 어느 하나가 활성 상태 "H"가 되면, 그렇지 않을 경우에 외부 어드레스에 의해 선택되었을 제1 세그먼트 열(seg0)에 대응하는 노멀 컬럼 디코더(NCD)는 비활성화된다.

이하, 상기와 마찬가지로, 제2∼제8 세그먼트 열(seg1∼seg7)에 대응하는 2개의 스페어 컬럼 선택선(bSCSLE)〈2:3〉∼〈15:16〉의 신호는 각각 대응하여 NOR 회로(NOR)에 의해 논리합이 취해짐과 동시에 반전되어 제2∼제8 세그먼트 열(seg1∼seg7)에 대응하는 노멀 컬럼 디코더(NCD)에 입력한다. 그리고, 이들 논리합이 취해져 반전된 신호가 입력됨으로써, 이 2개의 스페어 컬럼 선택선(bSCSLE)〈2:3〉∼ 〈15:16〉 중 어느 것인가가 활성 상태 "H"가 되면, 그렇지 않을 경우에 외부 어드레스에 의해 선택되었을 제2∼제8 세그먼트 열(seg1∼seg7)에 대응하는 노멀 컬럼 디코더(NCD)는 비활성화된다.

상술한 동작 설명에서 알 수 있는 바와 같이 도 3의 로우/컬럼 공통형 구제용 퓨즈 세트에 있어서는 하나의 퓨즈(row/column select Fuse)의 절단, 비절단에 의해 이 퓨즈 세트를 로우 구제 회로로서 사용할지 컬럼 구제 회로로서 사용할지 선택할 수 있다. 즉, 도 3의 로우/컬럼 공통형 구제용 퓨즈 세트에 있어서는 하나의 퓨즈(row/column select Fuse)의 절단, 비절단에 의해 이 퓨즈 세트를 로우 구제를 위한 회로로서 이용할지 또는 컬럼 구제를 위한 회로로서 이용할지 선택할 수 있다. 더구나, 각 퓨즈 세트는 불량 메모리 셀의 어드레스 및 각 퓨즈 세트와 8개의 스페어 로우 디코더(SRD)와의 대응 관계 정보(맵핑 정보) 또는 각 퓨즈 세트와 16개의 스페어 컬럼 선택선과의 대응 관계 정보(맵핑 정보)를 기억하고 있으며, 이 맵핑 정보에 의해 각 퓨즈 세트를 스페어 엘리먼트와 임의적으로 대응시킬 수 있다. 이에 따라, 각 퓨즈 세트는 스페어 엘리먼트와 일대일로 대응하여 설치할 필요가 없고, 총 스페어 엘리먼트 수보다도 적은 개수의 퓨즈 세트에 의해 불량이 균일하게 분산한 경우, 편재한 경우 모두 유연하게 대처하여 불량을 치환할 수 있다.

또, 어드레스 지정용 퓨즈의 수는 세그먼트의 용량 및 뱅크의 용량에 따라 증감하고, 맵핑용 퓨즈의 수도 세그먼트 열의 수 및 뱅크의 수에 따라 증감한다. 인에이블용 퓨즈를 복수로 할 수도 있다.

또한, 로우 구제 회로와 컬럼 구제 회로는 실질적으로 독립적이며, 본 실시예에서는 퓨즈 세트에 있어서 로우 구제에 이용되는 퓨즈 수와 컬럼 구제에 이용되는 퓨즈 수가 다른 경우를 나타내었다. 로우 구제에 이용되는 퓨즈 수와 컬럼 구제에 이용되는 퓨즈 수의 관계에 따라서는 본 실시예보다도 구성이 간단해지는 경우도 있고, 구제에 있어서의 기능을 확장한 경우에는 본 실시예보다도 복잡하게 되는 경우도 있다.

다음으로, 도 3의 로우/컬럼 공통형 구제용 퓨즈 세트를 상세히 설명한다. 이 퓨즈 세트에 있어서, 16개의 퓨즈 유닛(Fuse Unit)(f0∼f15)의 내의 11개의 퓨즈 유닛(f0∼f10)은 메모리 셀의 불량 어드레스를 지정하는 정보(모든 뱅크를 포함한 정보)를 기억하기 위한 것이며, 1개의 퓨즈(f11)은 해당 퓨즈 세트를 사용하는지의 여부를 나타내는 플래그 정보를 기억하기 위한 인에이블 퓨즈이고, 1개의 퓨즈 유닛 f12는 이 퓨즈 세트를 로우 구제용으로 사용할지 컬럼 구제용으로 사용할지를 지정하는 정보를 기억하기 위한 로우/컬럼 선택 퓨즈이고, 3개의 퓨즈 유닛(f13∼f15)는 맵핑 정보를 기억하기 위한 것이다.

상기 불량 어드레스 지정 정보 기억용인 11개의 퓨즈 유닛(f0∼fl0)의 내의 8개의 퓨즈 유닛(f0∼f7)은 이 퓨즈 세트를 로우 구제용으로 사용할지 컬럼 구제용으로 사용할지에 따라 역할이 다르고, 남은 3개의 퓨즈 유닛(f8∼f10)은 8개의 뱅크(bank0∼bank7)을 선택하기 위한 정보를 기억한다.

즉, 이 퓨즈 세트를 로우 구제용으로 사용할 경우에는 8개의 퓨즈 유닛(f0∼ f7)은 불량 메모리 셀의 어드레스와 각 뱅크의 256개의 노멀 로우 디코더(NRD)와의 대응 관계를 지정하고, 이 퓨즈 세트를 컬럼 구제용으로 사용할 경우에는 6개의 퓨즈 유닛(f0∼f5)는 불량 메모리 셀의 어드레스와 각 세그먼트의 64개의 노멀 컬럼 디코더(NCD)와의 대응 관계를 지정하기 위한 정보를 기억한다.

상기 맵핑 정보 기억용인 3개의 퓨즈 유닛(f13∼f15)는 이 퓨즈 세트를 로우 구제용으로 사용할지 컬럼 구제용으로 사용할지에 따라 역할이 다르다. 즉, 이 퓨즈 세트를 로우 구제용으로 사용할 경우에는 이 퓨즈 세트를 각 뱅크의 8개의 스페어 로우 디코더(SRD)의 어느 것에 대응시키는 가를 지정하고, 이 퓨즈 세트를 컬럼 구제용으로 사용할 경우에는 이 퓨즈 세트를 16개의 스페어 컬럼 선택선의 어느 것에 대응시키는 가를 지정한다.

각각의 퓨즈 유닛(f0∼f15)는 예를 들면 도 5에 도시한 바와 같이 구성되어 있다. 이 퓨즈 유닛은 전원(Vcc) 노드와 접지(Vss) 노드 사이에서 프리차지용 PMOS 트랜지스터(Qp), 선택용 NMOS 트랜지스터(Qn), 퓨즈(Fuse)가 직렬 접속되어 있다.

그리고, 각각의 퓨즈(Fuse)의 기억 정보(퓨즈 데이터)는 PM0S 트랜지스터(Qp)가 온, NMOS 트랜지스터(Qn)이 오프로 되어 프리차지된 후, PMOS 트랜지스터(Qp)가 오프, NMOS 트랜지스터(Qn)이 온으로 된 상태에서 판독된다. 이 때, 퓨즈(Fuse)가 절단되어 있으면 "H" 레벨이 출력되고, 절단되어 있지 않으면 "L" 레벨이 출력된다.

도 6은 도 3에 도시한 퓨즈 세트 중의 페일 어드레스 일치 검출과 논리 회로 (Fail Address Match Detector LOGIC: 31)를 추출하여 상세 구성의 일례를 나타내고 있다.

이 회로에서 11개의 비교기 CMP(배타적 NOR 게이트(NEX0R))는 어드레스 일치 검출 회로를 구성하고 있다. 상기 11개의 퓨즈 유닛(f0∼f10)으로부터 판독된 각 퓨즈 데이터와 어드레스 입력(로우 구제인 경우에는 11비트, 컬럼 구제인 경우에는 10비트와 고정 레벨의 1비트)의 각 비트 신호가 대응하는 11개의 비교기 CMP(배타적 NOR 게이트(NEX0R))에 각각 입력한다. 이 어드레스 일치 검출 회로의 복수의 출력 신호와 인에이블 퓨즈(Enable Fuse)의 출력 신호 fenable와 로우·컬럼 선택 퓨즈(row/column select Fuse)의 출력 신호 row not col와 스트로브 신호 strb는AND 게이트와 논리 회로(60)에 공급된다.

이 AND 게이트와 논리 회로(60)는 상기 11개의 배타적 NOR 게이트(NEX0R) 중의 3개의 퓨즈 유닛(f8∼f10)에 각각 대응하는 3개의 배타적 NOR 게이트의 각 출력의 논리곱을 취하는 1개의 AND 게이트(AND1)과, 3개의 퓨즈 유닛(f0∼f2)에 각각 대응하는 3개의 배타적 NOR 게이트의 각 출력의 논리곱을 취하는 1개의 AND 게이트(AND2)와, 3개의 퓨즈 유닛(f3∼f5)에 각각 대응하는 3개의 배타적 NOR 게이트의 각 출력의 논리곱을 취하는 1개의 AND 게이트(AND3)과, 상기 11개의 배타적 NOR 게이트(NEX0R) 중의 남은 2개의 퓨즈 유닛(f6∼f7)에 각각 대응하는 두 개의 배타적 NOR 게이트의 각 출력의 논리곱을 취하는 AND 게이트(AND4)와, 상기 로우·컬럼 선택 퓨즈의 출력 신호 row not col이 입력하는 인버터 회로(IV)와, 이 인버터 회로(IV)의 출력 및 상기 AND 게이트 AND4의 출력이 입력하는 OR 게이트 OR와, 이 OR 게이트 OR 및 상기 3개의 AND 게이트 AND1∼AND3의 각 출력 및 상기 스트로브 신호 strb와 신호 fenable이 입력하는 AND 게이트 AND5로 이루어진다.

이러한 논리 구성으로 되어 있기 때문에, 도 3에 도시한 퓨즈 세트가 인에이블 상태에서 어드레스의 일치가 검출된 경우, 어드레스 입력과 퓨즈에 기억되어 있는 정보가 일치한 것을 나타내는 match 신호(불량 셀의 치환을 행하기 위한 인에이블 신호)가 스트로브 신호 strb의 타이밍으로 AND 게이트와 논리 회로(60)로부터 출력된다.

도 7은 도 3에 도시한 퓨즈 세트 중의 디코더와 논리 회로(DECODER LOGIC: 34)를 추출하여 상세한 구성의 일례를 나타내고 있다.

이 회로는 로우 구제 회로부 및 컬럼 구제 회로부로 이루어진다. 로우 구제 회로부는 상기 로우·컬럼 선택 퓨즈의 출력 신호 row not col 및 상기 Match 신호가 입력하는 AND 게이트(71)와, 이 AND 게이트(71)의 출력이 각각 입력함과 동시에 상기 퓨즈 유닛(f13∼f15)의 퓨즈 데이터(맵핑 정보)가 대응하여 입력하는 3개의 AND 게이트(72∼74)로 이루어진다.

이에 대하여 컬럼 구제 회로부는 상기 로우·컬럼 선택 퓨즈(f12)의 출력 신호 row not col이 입력하는 인버터 회로(75)와, 이 인버터 회로(75)의 출력 및 상기 Match 신호가 입력하는 AND 게이트(76)와, 이 AND 게이트(76)의 출력에 의해 활성화되어, 상기 퓨즈 유닛(f13∼f15)의 퓨즈 데이터(맵핑 정보) 및 어드레스 일치 검출 회로의 상기 퓨즈 유닛(f7)에 대응하는 비교기(NEXOR)의 출력 ea7이 입력하는 디코더(77)로 이루어진다.

상기 Match 신호는 불량 셀의 치환을 행하기 위한 인에이블 신호이고, 상기 Match 신호가 입력하면, 로우 구제 회로부 및 컬럼 구제 회로부가 활성화된다. 그리고, 로우·컬럼 선택 퓨즈(f12)의 출력 신호 row not col이 "H"인 경우(즉, 로우 구제인 경우)는 로우 구제 회로부로부터 로우 구제용 치환 제어 신호 rron을 출력하여 상술한 스페어 로우 디코더(SRD), 노멀 로우 디코더(NRD)를 각각 활성, 비활성로 제어한다. 한편, 퓨즈 유닛(f13∼f15)의 퓨즈 데이터(맵핑 정보)가 3개의 스페어 로우 디코더 입력선으로 출력하고, 이에 따라 뱅크의 8개의 스페어 로우 디코더(SRD)의 내의 하나를 선택한다.

이에 대하여, 로우·컬럼 선택 퓨즈의 출력 신호 row not col가 "L"인 경우(즉, 컬럼 구제인 경우)는 컬럼 구제 회로부에서는 AND 게이트(76)의 출력 신호가 "H"가 되어 디코더(77)가 활성화되고, 상기 퓨즈 유닛(f13∼f15)의 퓨즈 데이터(맵핑 정보) 및 어드레스 일치 검출 회로의 상기 퓨즈 유닛(f7)에 대응하는 비교기(NEXOR)의 출력 ea7이 디코더(77)에 의해 디코드되어, 16개의 스페어 컬럼 선택선의 내의 하나를 "H"로 하여, 그것을 선택한다.

도 8은 도 3에 도시한 퓨즈 세트 중 복수의 어드레스 입력 선택 회로(sel: 32) 중의 하나의 회로를 대표적으로 추출하여 상세 구성을 나타내고 있다.

이 회로는 각각의 일단에 대응하여 로우 어드레스 신호 row signal 및 컬럼 어드레스 신호 column signal이 입력하여, 각 타단이 공통 접속된 2개의 트랜스퍼 게이트(TG)를 갖는다. 그리고, 로우·컬럼 선택 퓨즈(f12)의 출력 신호 row not col 및 그것을 인버터 회로(IV)에 의해 반전한 신호에 따라 상기 2개의 트랜스퍼 게이트(TG)를 상보적으로 스위치 제어한다. 이에 따라, row not col의 논리 레벨에 따라 2개의 트랜스퍼 게이트(TG)의 공통 접속 노드로부터 출력 신호 row or column signal로서, 로우 어드레스 신호 row signal 또는 컬럼 어드레스 신호 column signal을 출력한다.

또, 도 3에 도시한 퓨즈 세트 중 어드레스 저장 신호 입력 선택 회로(sel: 33)도 상기 어드레스 입력 선택 회로(32)와 마찬가지로 구성되어 있다. 2개의 트랜스퍼 게이트(TG)에 대응하여 도 8에 있어서의 로우 어드레스 신호 row signal 대신에 로우 스트로브 신호 rstrb가 입력하고, 또 컬럼 어드레스 신호 column signal 대신에 컬럼 스트로브 신호 cstrb가 입력하고, 로우·컬럼 선택 퓨즈의 출력 신호row not col의 논리 레벨에 따라 rstrb 또는 cstrb를 출력한다.

다음으로, 도 1∼도 4의 회로에 의한 치환 동작에 대하여 상세히 설명한다.

우선, 모든 퓨즈 세트가 로우 구제용으로서 사용되어 있는 경우, 입력된 로우 어드레스와 로우 뱅크 어드레스가 불량 엘리먼트의 어드레스인 경우에 이 불량 엘리먼트를 스페어 엘리먼트로 치환하는 동작에 대하여 설명한다.

본 예에서는 하나의 메모리칩에 뱅크가 8개 있고, 각 뱅크에 노멀 엘리먼트가 256개, 스페어 엘리먼트가 8개 있고, 메모리칩에는 총계 8×8=64개의 스페어 엘리먼트가 존재한다.

각 퓨즈 세트에 있어서, 입력 어드레스와 퓨즈에 의해 프로그램된 어드레스가 일치한 경우에는 로우 구제가 행해지는 것을 나타내는 치환 제어 신호 rron (row redundancy on이라는 의미)가 활성화되어, 와이어드 OR 노드에 접속되어 있는 신호선 bRRON이 "L"이 된다. 또한, 이 퓨즈 세트의 맵핑 퓨즈 f13∼f15의 정보에 의해 디코더와 논리 회로(DECODER LOGIC: 34)로부터 출력되는 신호 sra〈0:2〉의 논리가 결정되고, 또한 와이어드 OR 노드에 접속되어 있는 신호선 bSRA〈0:2〉의 논리가 결정된다.

상기 신호선 bRRON이 "L"이 되면, 입력된 뱅크 어드레스에서 지정되는 뱅크의 노멀 로우 디코더(normal row decoder)가 비활성화되어, 그 뱅크 내에 8개 있는 스페어 엘리먼트의 어느 것이나 1개가 상기 신호선 bSRA〈0:2〉의 3비트 신호로 지정되어 활성화되게 된다.

이에 대하여, 모든 퓨즈 세트가 컬럼 구제용으로서 사용되어 있는 경우, 입력된 어드레스가 불량 엘리먼트의 어드레스인 경우에 이를 스페어 엘리먼트로 치환하는 동작에 대하여 설명한다.

본 예에서는 하나의 메모리칩에 세그먼트가 8개 있고, 하나의 세그먼트에 2개의 스페어 엘리먼트가 있고, 메모리칩에는 총계 8×2=16개의 스페어 엘리먼트가 존재한다. 입력된 컬럼 어드레스와 컬럼 뱅크 어드레스가 불량 엘리먼트의 어드레스인 경우, 이 불량 엘리먼트를 스페어 엘리먼트로 치환하지 않으면 안된다.

각 퓨즈 세트에 있어서, 입력 어드레스와 퓨즈에 의해 프로그램된 어드레스가 일치한 경우에는 컬럼 리던던시가 사용되지만, 이 퓨즈 세트에 포함되는 3비트의 맵핑 퓨즈 f13∼f15의 정보에 의해 스페어 컬럼 선택 신호 chit〈0: 15〉의 내의 어느 하나만 활성화되고, 또한 와이어드 OR 노드에 접속되어 있는 신호선 bSCSLE〈0:15〉의 내의 어느 하나가 "L"이 된다. 이 신호 bSCSLE〈0: 15〉가 16개의 스페어 엘리먼트에 대응하여, 어떤 스페어 컬럼 선택선(spare CSL)〈0: 15〉을 활성화하는 가를 결정한다.

상기한 제1 실시예에 있어서는 모든 퓨즈 세트에 로우 구제와 컬럼 구제의 어느 쪽이나 사용할 수 있는, 즉 로우 및 컬럼에 공통 사용 가능한, 로우/컬럼 구제용 퓨즈 세트를 사용하고 있기 때문에, 종래예와 비교하여 메모리칩 상에 있어서의 퓨즈 세트의 점유 면적이 적게 끝나고, 높은 구제 효율을 얻을 수 있다.

또한, 각 퓨즈 세트는 8개의 스페어 로우 디코더 또는 16개의 스페어 컬럼 선택선과의 대응 관계 정보(맵핑 정보)를 기억하고 있으며, 이 맵핑 정보에 의해 각 퓨즈 세트를 임의의 스페어 엘리먼트와 대응시킨다. 이에 따라, 퓨즈 세트의수를 스페어 엘리먼트의 수 이하로 할 수 있다. 더구나, 불량이 균일하게 분산한 경우 또는 불량이 편재한 경우에도, 유연하게 불량을 구제할 수 있다.

상기 제1 실시예의 DRAM에서의 로우/컬럼 공통형 로우/컬럼 구제용 퓨즈 세트는 종래예의 로우 전용형 로우 구제용 퓨즈 세트 또는 컬럼 전용형 컬럼 구제용 퓨즈 세트와 비교하여, 적어도 1개의 퓨즈가 증가한 후, 논리 부분도 회로가 증가하고 있다.

그리고 상기 제1 실시예에 있어서는 이러한 로우/컬럼 공통형 구제용 퓨즈 세트를 모든 퓨즈 세트에 사용하고 있기 때문에, 퓨즈 수 및 논리 회로 수가 증가한다. 또한, 신호 bSRA〈0:2〉, bRRON, bSCSLE〈0:15〉를 출력하는 와이어드 OR 노드에 연속해 있는 풀 다운용 NMOS 트랜지스터의 수도 증가하고 있기 때문에, 와이어드 OR 노드의 부하 용량이 증가하여, 와이어드·OR 처리의 동작 스피드가 늦어진다. 이들 문제는 중대하지 않고, 간단히 회피할 수 있는 것이지만, 본질적으로 발생될 수 있다.

이하, 본 발명의 제2 실시예에 따른 DRAM(dynamic random access memory)을 설명한다. 제2 실시예는 상기한 퓨즈 세트의 퓨즈 수, 논리 회로 수의 증가를 억제하는 것을 가능하게 한 것이다.

임의의 메모리칩에 있어서 불량 구제를 행하는 경우, 모든 불량 구제를 로우 구제로 행하거나 모든 불량 구제를 컬럼 구제로 행하는 바와 같이, 모든 불량 구제가 로우 구제 또는 컬럼 구제 중 어느 한쪽에만 치우치는 경우는 거의 드물다. 로우 구제를 행할지 컬럼 구제를 행할지는 확률적으로 결정된다. 따라서, 모든 퓨즈세트에 로우/컬럼 공통형 구제용 퓨즈 세트를 사용할 필연성은 없다.

그래서, 제2 실시예에서는 도 9에 도시한 바와 같이 로우 구제 및 컬럼 구제에 대하여 확률적으로 예상되는 수만 종래예와 동일한 로우 전용형 로우 구제용 퓨즈 세트(rfuse set) 및 종래예와 동일한 컬럼 전용형 컬럼 구제용 퓨즈 세트(cfuse set)를 설치하고, 한편 그 확률 분포로부터의 차이에 상당하는 수만큼 로우/컬럼 공통형 구제용 퓨즈 세트(row and co)를 설치하고 있다. 로우/컬럼 공통형 구제용 퓨즈 세트(row and co)를 로우 구제용 퓨즈 세트 또는 컬럼 구제용 퓨즈 세트로서 선택적으로 이용한다.

이와 같이 구성해 두면, 메모리칩 상에 있어서의 퓨즈 세트의 점유면 곱의 증가를 무시할 수 있는 정도까지 면적을 줄이고, 또한 와이어드 OR 노드의 부하 용량의 증가를 억제하여, 와이어드·OR 처리의 동작 스피드의 지연도 억제할 수 있을 뿐만 아니라, 대폭적인 구제 효율의 증가가 기대된다.

또, 상기 각 실시예에 있어서, 로우/컬럼 공통형 구제용 퓨즈 세트를 로우 구제에 이용할 경우, 필요한 퓨즈의 개수는 16개, 로우/컬럼 공통형 구제용 퓨즈 세트를 컬럼 구제에 이용할 경우, 필요한 퓨즈의 개수는 15개이고, 로우/컬럼 공통형 구제용 퓨즈 세트를 컬럼 구제에 사용할 경우, 1개의 미사용 퓨즈가 생긴다.

일반적으로, 로우로 n개의 퓨즈, 컬럼으로 m개의 퓨즈를 사용할 경우, 예를 들면 n>m 시, 임의의 퓨즈 세트를 컬럼 구제에 사용하면 n-m개의 퓨즈는 남는다. 반대로, n<m 시, 어떤 퓨즈 세트를 로우 구제에 사용하면 m-n개의 퓨즈는 남는다. 즉, ｜n-m｜=0인 경우에 퓨즈의 수를 가장 유효하게 활용할 수 있고, ｜n-m｜이 커지면 무용의 가능성이 있는 퓨즈의 수가 증가하여, 면적적으로 불리하게 된다.

이러한 무용의 가능성이 있는 퓨즈(잉여 퓨즈)는 다른 목적으로 전용하는 것이 가능하고, 비교적 간단한 이용 방법은 리던던시의 기능을 확장하는 것이다.

예를 들면 컬럼 구제를 행하는 경우, 본 실시예에서는 하나의 퓨즈 세트로 지정된 불량 컬럼을 구제하기 위해서 노멀 컬럼 선택선(normal CSL)을 스페어 컬럼 선택선(spare CSL)로 치환할 때는 뱅크와 세그먼트를 지정할 필요가 있었다. 이 때, 1개의 노멀 컬럼 선택선(normal CSL)이 모든 뱅크에 걸쳐 불량을 야기하는 경우에는 각 뱅크에 대응한 8개의 퓨즈 세트가 필요하다. 여기서, 퓨즈 세트 내의 잉여 퓨즈에 이하와 같은 의미를 갖게 하는 것이 가능하다.

즉, 예를 들면 도 10에 도시한 바와 같이 1개의 퓨즈 세트 내에서 잉여 퓨즈를 절단함으로써, 모든 뱅크에 대하여 노멀 컬럼 선택선(normal CSL)을 스페어 컬럼 선택선(spare CSL)로 치환하면, 불량 컬럼을 구제하는 경우에는 8개의 퓨즈 세트는 필요없게 되고 1개의 퓨즈 세트만으로 치환할 수 있게 된다.

또한, 컬럼 구제 퓨즈에 잉여 퓨즈가 복수 있는 경우에는 도 10에 도시한 바와 같이 8뱅크 동시 치환, 또는 4 뱅크 동시 치환, 또는 2 뱅크 동시 치환 등의 치환 제어에 할당함으로써, 구제 효율의 향상을 한층 더 도모할 수도 있다.

한편, 로우 구제 퓨즈에 잉여 퓨즈가 복수 있는 경우에는 예를 들면 도 11에 도시한 바와 같이 잉여 퓨즈를 이용하여 로우 구제의 확장이 가능하게 된다. 즉, 본 실시예에서는 워드선은 2개 단위로 치환을 행하고 있었지만, 4개 단위, 또는 16개 단위, 또는 1개 단위로 치환을 행할 수도 있게 된다. 이와 같이 하면, 적은 퓨즈 세트에서의 구제가 가능하게 되어, 특히 거대한 결함이나 거대한 먼지에 의해 연속한 다수의 워드선에 불량이 있는 경우에 효과적이다.

또, 상기한 바와 같이 무용의 가능성이 있는 퓨즈(잉여 퓨즈)는 상기한 바와 같은 리던던시의 기능을 확장하는 목적 이외에 사용하여도 상관없지만, 상기한 바와 같은 리던던시의 기능을 확장함에 따라 퓨즈 세트의 점유 면적이 증가하는 등 확실하게 불리해지는 경우에는 잉여 퓨즈는 미 사용 상태로 있어도 상관없다.

또한, 상기 각 실시예에 있어서 불량 어드레스 기억 회로를 구성하는 불휘발성 기억 소자로서 퓨즈를 이용하였지만, ROM, EPROM, EEPROM 등, 기타 각종 불휘발성 반도체 기억 소자를 이용할 수 있다. 또한, 본 발명이 적용되는 반도체 기억 장치는 단체에 한정되는 것이 아니라, 논리 LSI 등에 혼재된 기억 장치의 경우도 포함한다.

상술한 바와 같이 본 발명의 반도체 기억 장치에 따르면, 플렉시블 맵핑 리던던시 방법을 적용한 퓨즈 세트를 이용하고 있기 때문에, 불량 어드레스를 기억하는 기억 회로 내에 리던던시 셀 어레이와의 맵핑 정보를 기억시킴에 따라, 불량 셀이 메모리 셀 어레이의 일부에 편재한 경우에도 확실하게 불량 셀을 구제할 수 있다. 더구나, 불량 셀의 구제에 필요한 리던던시 셀 어레이의 수를 삭감하고 리던던시 회로의 면적 효율을 향상시킬 수 있다.

또한, 퓨즈 세트 중 적어도 하나로, 로우 구제 및 컬럼 구제 중의 임의의 한쪽에 사용 가능하도록 구성된 로우/컬럼 공통형 구제용 퓨즈 세트를 이용하고 있기때문에, 메모리칩에 로우 불량이 많은 경우 또는 컬럼 불량이 많은 경우 중 어디에 있더라도 로우/컬럼 공통형 구제용 퓨즈 세트의 로우 구제 또는 컬럼 구제의 설정을 그에 대응시켜 조정함으로써, 구제의 효율이 높아져서 적은 면적에서 큰 구제 효율을 얻을 수 있다.

Claims

반도체 기억 장치에 있어서,

복수의 로우 및 복수의 컬럼으로 배열된 복수의 메모리 셀로 이루어지고, 복수의 서브 셀 어레이로 분할된 메모리 셀 어레이와,

상기 각 서브 셀 어레이에 대응하여 배치된 로우 리던던시 엘리먼트 및 컬럼 리던던시 엘리먼트와,

입력된 어드레스에 따라 상기 메모리 셀 어레이의 로우를 선택하는 노멀 로우 디코더와,

입력된 어드레스에 따라 상기 메모리 셀 어레이의 컬럼을 선택하는 노멀 컬럼 디코더와,

각각 상기 메모리 셀 어레이에 포함되는 불량 메모리 셀의 어드레스와, 상기 로우 리던던시 엘리먼트와의 대응 관계 또는 컬럼 리던던시 엘리먼트와의 대응 관계를 나타내는 맵핑 정보를 기억하고 있으며, 상기 불량 메모리 셀의 어드레스와 입력된 어드레스가 일치한 경우, 일치 결과와 상기 맵핑 정보에 기초하여 불량 메모리 셀을 로우 리던던시 엘리먼트로 치환하기 위한 로우 구제 제어 신호 또는 불량 메모리 셀을 컬럼 리던던시 엘리먼트로 치환하기 위한 컬럼 구제 제어 신호를 출력하는 복수의 정보 기억 회로(information storing circuit)와,

상기 정보 기억 회로로부터 공급되는 로우 구제 제어 신호에 따라 상기 노멀 로우 디코더를 비활성화하는 제어 회로와,

상기 정보 기억 회로로부터 공급되는 로우 구제 제어 신호에 따라 활성화되고, 상기 로우 리던던시 엘리먼트를 선택하는 스페어 로우 디코더와,

상기 정보 기억 회로로부터 공급되는 컬럼 구제 제어 신호에 따라 상기 컬럼 디코더를 비활성화하는 제어 회로와,

상기 정보 기억 회로로부터 공급되는 컬럼 구제 제어 신호에 따라 활성화되고, 상기 컬럼 리던던시 엘리먼트를 선택하는 스페어 컬럼 디코더

를 포함하고,

상기 복수의 정보 기억 회로 중 적어도 하나는 상기 정보 기억 회로를 이용하여 로우 구제를 행할지 컬럼 구제를 행할지의 정보를 프로그램할 수 있는 불휘발성 제1 기억 소자를 포함하고, 상기 로우 구제용 및 컬럼 구제용 중 어느 한쪽의 사용으로 선택할 수 있는 로우/컬럼 공통형 정보 기억 회로인 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서,

상기 복수의 각 정보 기억 회로는,

상기 메모리 셀 어레이에 포함되는 상기 불량 메모리 셀의 어드레스를 기억하는 불휘발성 복수의 제2 기억 소자와,

상기 리던던시 셀 어레이와의 대응 관계를 나타내는 상기 맵핑 정보를 기억하는 불휘발성 복수의 제3 기억 소자와,

상기 복수의 제2 기억 소자에 기억된 상기 불량 메모리 셀의 어드레스와 입력된 어드레스를 비교하여 양자가 일치한 경우에 일치 출력 신호를 출력하는 복수의 비교기와,

상기 각 비교기로부터 상기 일치 출력 신호가 출력된 경우에 상기 제3 기억 소자에 기억된 상기 맵핑 정보를 디코드하고, 상기 로우 구제 제어 신호 또는 컬럼 구제 제어 신호를 공급하는 디코더

포함하고,

상기 로우/컬럼 공통형 정보 기억 회로는,

상기 제1 기억 소자의 기억 정보에 따라 상기 복수의 비교기에 입력하는 어드레스로서 로우 구제에 필요한 어드레스 또는 컬럼 구제에 필요한 어드레스 중 어느 하나를 선택함으로써, 상기 노멀 로우 디코더 및 스페어 로우 디코더 또는 상기 노멀 컬럼 디코더 및 스페어 컬럼 디코더를 제어하여 상기 로우 구제 제어 신호 또는 컬럼 구제 제어 신호를 공급시키는 것을 특징으로 하는 반도체 기억 장치.
제2항에 있어서,

상기 복수의 각 정보 기억 회로는 로우 어드레스 입력 및 컬럼 어드레스 입력을 받아, 상기 로우 구제 제어 신호 또는 컬럼 구제 제어 신호에 기초하여 로우 어드레스 입력 및 컬럼 어드레스 입력 중 어느 한쪽을 대응하는 상기 비교기에 출력하는 어드레스 입력 선택 회로를 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
제2항에 있어서,

상기 복수의 제2 기억 소자 및 복수의 제3 기억 소자는 로우 구제 또는 컬럼 구제를 행하는 경우에 상기 어드레스 및 맵핑 정보를 기억하기 위해 필요한 기억 소자 수와 동일 수만큼 설치되어 있는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서,

상기 복수의 각 정보 기억 회로는 상기 로우 구제 제어 신호 또는 컬럼 구제 제어 신호를 출력하기 위한 복수의 출력 단자를 갖고, 상기 각 정보 기억 회로는 상호 이들의 상기 출력 단자가 복수의 로우 구제 제어 신호선 또는 컬럼 구제 제어 신호선에 의해 와이어드·OR 접속되어 있는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서,

상기 복수의 모든 정보 기억 회로부가 로우/컬럼 공통형 정보 기억 회로인 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서,

상기 서브 셀 어레이는 M개×N개의 매트릭스형으로 배치되고, 로우 방향의 복수의 상기 서브 셀 어레이는 뱅크를 구성하고 있으며, 상기 정보 기억 회로의 수는 상기 리던던시 엘리먼트 수 이하인 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서,

상기 각 정보 기억 장치는,

불량 셀의 어드레스를 기억하는 어드레스 지정용 퓨즈와,

상기 뱅크의 어드레스를 기억하는 뱅크 어드레스 맵핑 정보 지정용 퓨즈와,

리던던시 셀 어레이와의 대응 관계를 나타내는 맵핑 정보를 기억하는 맵핑용 퓨즈와,

상기 정보 기억 회로를 사용하는지의 여부를 나타내는 정보를 기억하는 인에이블 퓨즈와,

상기 정보 기억 회로를 로우 구제 및 컬럼 구제의 어느 쪽에 사용하는지를 나타내는 정보를 기억하는 로우·컬럼 선택 퓨즈와,

상기 로우·컬럼 선택 퓨즈의 선택 상태에 따라 선택된 어드레스 입력과 상기 어드레스 지정용 퓨즈 및 뱅크 어드레스 지정용 퓨즈에 기억된 어드레스와의 일치 검출을 행하는 복수의 어드레스 일치 검출 회로와,

상기 복수의 어드레스 일치 검출 회로의 일치 출력 신호와 상기 인에이블 퓨즈의 출력 신호가 공급되는 논리 회로와,

상기 논리 회로의 출력 신호에 따라 상기 맵핑용 퓨즈의 출력 신호를 디코드하고, 상기 로우 구제 제어 신호 또는 컬럼 구제 제어 신호를 생성하는 디코더

를 포함하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서,

상기 복수의 제1 기억 소자 및 복수의 제2 기억 소자는 로우 구제를 행하는 경우에 필요한 기억 소자 수와 컬럼 구제를 행하는 경우에 필요한 기억 소자 수가 다른 것을 특징으로 하는 반도체 기억 장치.
제9항에 있어서,

상기 복수의 제2 기억 소자 및 복수의 제3 기억 소자 중, 로우 구제 또는 컬럼 구제를 행하는 경우에 남은 기억 소자에는 상기 불량 메모리 셀의 어드레스 및 맵핑 정보와는 다른 정보가 기억되는 것을 특징으로 하는 반도체 기억 장치.
제9항에 있어서,

상기 복수의 제2 기억 소자 및 복수의 제3 기억 소자 중, 로우 구제 또는 컬럼 구제를 행하는 경우에 남은 기억 소자는 상기 메모리 셀 어레이의 복수의 뱅크의 소정 단위의 뱅크에서의 치환 정보의 기억에 할당하는 것을 특징으로 하는 반도체 기억 장치.
반도체 기억 장치에 있어서,

복수의 로우 및 복수의 컬럼으로 배열된 복수의 메모리 셀로 이루어지고, 복수의 서브 셀 어레이로 분할된 메모리 셀 어레이와,

상기 각 서브 셀 어레이에 대응하여 배치된 로우 리던던시 엘리먼트 및 컬럼 리던던시 엘리먼트와,

각각 상기 메모리 셀 어레이에 포함되는 불량 메모리 셀의 어드레스와, 상기 로우 리던던시 엘리먼트와의 대응 관계 또는 컬럼 리던던시 엘리먼트와의 대응 관계를 나타내는 맵핑 정보를 기억하고 있으며, 상기 불량 메모리 셀의 어드레스와 입력된 어드레스가 일치한 경우, 일치 결과와 상기 맵핑 정보에 기초하여 불량 메모리 셀을 로우 리던던시 엘리먼트로 치환하기 위한 로우 구제 제어 신호 또는 불량 메모리 셀을 컬럼 리던던시 엘리먼트로 치환하기 위한 컬럼 구제 제어 신호를 출력하는 복수의 정보 기억 회로(information storing circuit)

를 포함하고,

상기 복수의 정보 기억 회로 중의 적어도 하나는 로우 구제를 행할지, 컬럼 구제를 행할지의 정보를 프로그램할 수 있는 불휘발성 제1 기억 소자를 포함하고, 상기 로우 구제용 및 컬럼 구제용 중의 어느 한쪽의 사용으로 선택할 수 있는 로우/컬럼 공통형 정보 기억 회로인 것을 특징으로 하는 반도체 기억 장치.
제12항에 있어서,

입력된 어드레스에 따라 상기 메모리 셀 어레이의 로우를 선택함과 함께 상기 정보 기억 회로로부터 로우 구제 제어 신호가 출력되면 비활성화되는 노멀 로우 디코더와,

입력된 어드레스에 따라 상기 메모리 셀 어레이의 컬럼을 선택함과 함께 상기 정보 기억 회로로부터 컬럼 구제 제어 신호가 출력되면 비활성화되는 노멀 컬럼 디코더와,

상기 정보 기억 회로로부터 공급되는 로우 구제 제어 신호에 의해 활성화되고, 상기 로우 리던던시 엘리먼트를 선택하는 스페어 로우 디코더와,

상기 정보 기억 회로로부터 공급되는 컬럼 구제 제어 신호에 의해 활성화되고, 상기 컬럼 리던던시 엘리먼트를 선택하는 스페어 컬럼 디코더

를 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
제12항에 있어서,

상기 복수의 각 정보 기억 회로는,

상기 메모리 셀 어레이에 포함되는 상기 불량 메모리 셀의 어드레스를 기억하는 불휘발성 복수의 제2 기억 소자와,

상기 리던던시 셀 어레이와의 대응 관계를 나타내는 상기 맵핑 정보를 기억하는 불휘발성 복수의 제3 기억 소자와,

상기 복수의 제2 기억 소자에 기억된 상기 불량 메모리 셀의 어드레스와 입력된 어드레스를 비교하여 양자가 일치한 경우에 일치 출력 신호를 출력하는 복수의 비교기와,

상기 각 비교기로부터 상기 일치 출력 신호가 출력된 경우에 상기 제3 기억 소자에 기억된 상기 맵핑 정보를 디코드하여, 상기 로우 구제 제어 신호 또는 컬럼 구제 제어 신호를 공급하는 디코더

를 포함하고,

상기 로우/컬럼 공통형 정보 기억 회로는,

상기 제1 기억 소자의 기억 정보에 따라 상기 복수의 비교기에 입력하는 어드레스로서 로우 구제에 필요한 어드레스 또는 컬럼 구제에 필요한 어드레스 중 어느 하나를 선택함으로써, 상기 노멀 로우 디코더 및 스페어 로우 디코더 또는 상기 노멀 컬럼 디코더 및 스페어 컬럼 디코더를 제어하여 상기 로우 구제 제어 신호 또는 컬럼 구제 제어 신호를 공급시키는 것을 특징으로 하는 반도체 기억 장치.
제14항에 있어서,

상기 복수의 각 정보 기억 회로는 로우 어드레스 입력 및 컬럼 어드레스 입력을 받아, 상기 로우 구제 제어 신호 또는 컬럼 구제 제어 신호에 기초하여 로우 어드레스 입력 및 컬럼 어드레스 입력의 어느 한쪽을 대응하는 상기 비교기로 출력하는 어드레스 입력 선택 회로를 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
제14항에 있어서,

상기 복수의 제2 기억 소자 및 복수의 제3 기억 소자는 로우 구제 또는 컬럼 구제를 행하는 경우에 상기 어드레스 및 맵핑 정보를 기억하기 위해 필요한 기억 소자 수와 동일 수만큼 설치되어 있는 것을 특징으로 하는 반도체 기억 장치.
제12항에 있어서,

상기 복수의 각 정보 기억 회로는 상기 로우 구제 제어 신호 또는 컬럼 구제제어 신호를 출력하기 위한 복수의 출력 단자를 갖고, 상기 각 정보 기억 회로는 상호 이들의 상기 출력 단자가 복수의 로우 구제 제어 신호선 또는 컬럼 구제 제어 신호선에 의해 와이어드·OR 접속되어 있는 것을 특징으로 하는 반도체 기억 장치.
제12항에 있어서,

상기 복수의 정보 기억 회로의 전부가 로우/컬럼 공통형 정보 기억 회로인 것을 특징으로 하는 반도체 기억 장치.
제12항에 있어서,

상기 서브 셀 어레이는 M개×N개의 매트릭스형으로 배치되어 로우 방향의 복수의 상기 서브 셀 어레이는 뱅크를 구성하고 있으며, 상기 정보 기억 회로의 수는 상기 리던던시 엘리먼트의 수 이하인 것을 특징으로 하는 반도체 기억 장치.
제12항에 있어서,

상기 각 정보 기억 장치는,

불량 셀의 어드레스를 기억하는 어드레스 지정용 퓨즈와,

상기 뱅크의 어드레스를 기억하는 뱅크 어드레스 맵핑 정보 지정용 퓨즈와,

리던던시 셀 어레이와의 대응 관계를 나타내는 맵핑 정보를 기억하는 맵핑용 퓨즈와,

상기 정보 기억 회로를 사용하는지의 여부를 나타내는 정보를 기억하는 인에이블 퓨즈와,

상기 정보 기억 회로를 로우 구제 및 컬럼 구제의 어느 쪽에 사용하는지를 나타내는 정보를 기억하는 로우·컬럼 선택 퓨즈와,

상기 로우·컬럼 선택 퓨즈의 선택 상태에 따라 선택된 어드레스 입력과 상기 어드레스 지정용 퓨즈 및 뱅크 어드레스 지정용 퓨즈에 기억된 어드레스와의 일치 검출을 행하는 복수의 어드레스 일치 검출 회로와,

상기 복수의 어드레스 일치 검출 회로의 일치 출력 신호와 상기 인에이블 퓨즈의 출력 신호가 공급되는 논리 회로와,

상기 논리 회로의 출력 신호에 따라 상기 맵핑용 퓨즈의 출력 신호를 디코드하고, 상기 로우 구제 제어 신호 또는 컬럼 구제 제어 신호를 생성하는 디코더

를 포함하는 것을 특징으로 하는 반도체 기억 장치.
제14항에 있어서,

상기 복수의 제1 기억 소자 및 복수의 제2 기억 소자는 로우 구제를 행하는 경우에 필요한 기억 소자 수와 컬럼 구제를 행하는 경우에 필요한 기억 소자 수가 다른 것을 특징으로 하는 반도체 기억 장치.
제21항에 있어서,

상기 복수의 제2 기억 소자 및 복수의 제3 기억 소자 중, 로우 구제 또는 컬럼 구제를 행하는 경우에 남은 기억 소자에는 상기 불량 메모리 셀의 어드레스 및맵핑 정보와는 다른 정보가 기억되는 것을 특징으로 하는 반도체 기억 장치.
제21항에 있어서,

상기 복수의 제2 기억 소자 및 복수의 제3 기억 소자 중, 로우 구제 또는 컬럼 구제를 행하는 경우에 남은 기억 소자는 상기 메모리 셀 어레이의 복수의 뱅크의 소정 단위의 뱅크에서의 치환 정보의 기억에 할당하는 것을 특징으로 하는 반도체 기억 장치.