JP2980123B2

JP2980123B2 - 半導体装置

Info

Publication number: JP2980123B2
Application number: JP10332236A
Authority: JP
Inventors: 真志堀口; 潤衛藤; 正和青木; 清男伊藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-10-07
Filing date: 1998-11-24
Publication date: 1999-11-22
Anticipated expiration: 2014-11-22
Also published as: KR900006973A; KR930006127B1; JPH02192100A; JP2993684B2; JPH11219597A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体メモリに係
り、特に不良メモリセルを予備のメモリセルで置換する
ことによって修復する技術に関する。

【０００２】

【従来の技術】半導体メモリの高集積化は、近年急速に
進んでおり、メガビット級のものも量産されるようにな
っている。しかし、高集積化に伴う素子の微細化やチッ
プ面積の増大によって、歩留りが低下することが問題に
なってきた。この対策としては、不良メモリセルをあら
かじめチップ上に設けておいた予備のメモリセルで置換
することにより修復する、いわゆる欠陥救済技術があ
る。この技術は、たとえばアイ・イー・イー・イー、ジ
ャーナル・オブ・ソリッド・ステート・サーキッツ、第
１６巻第５号、第４７９頁から第４８７頁、１９８１年
１０月（ＩＥＥＥ，Ｊournal of Ｓolid-Ｓtate Ｃircu
its, vol.ＳＣ−１６,No．５，pp.４７９−４８７，Ｏc
t，１９８１）において論じられているように、半導体
メモリの歩留り向上には非常に有効な手法である。

【０００３】図２５に欠陥救済を適用した半導体メモリ
の構成の一例を示す。図中、１０はメモリセルをマトリ
ックス状に配置したメモリアレーであり、正規のメモリ
セルが配置されている領域１１と、予備メモリセルが配
置されている領域１２から成る。領域１１には、ＮW本
のワード線Ｗ〔ｉ〕（ｉ＝０〜ＮW−１）とＮB本のビッ
ト線Ｂ〔ｊ〕（ｊ＝０〜ＮB−１）との交点に、ＮW×Ｎ
B個のメモリセルが配置されている。領域１２には、Ｌ
本（ここではＬ＝４）の予備ワード線ＳＷ〔ｋ〕（ｋ＝
０〜Ｌ）とＮB本のビット線との交点に、Ｌ×ＮB個のメ
モリセルが配置されている。なお、ビット線は、いわゆ
る折り返し線ビット方式の場合は２本の配線から成る
が、簡単のためここでは１本の線で表されている。２０
はメモリセルから読出された信号を増幅するためのセン
スアンプおよびデータを転送するための入出力線、３０
はロウアドレス信号ＡX〔ｉ〕（ｉ＝０〜ｎW−１、ｎW
＝log2(ＮW)、（但し、log2( )は２を底とする対数関
数を表す））を受けてＮW本のワード線のうちの１本を
選択するためのＸデコーダ、４０はカラムアドレス信号
ＡY〔ｊ〕（ｊ＝０〜ｎB−１、ｎB＝log2(ＮB)）を受け
てＮB本のビット線のうちの１本を選択するためのＹデ
コーダ、５０は欠陥救済回路、６０は欠陥救済回路の出
力を受けて予備ワード線を選択するための予備ワード線
選択回路、７０１はデータ入力バッファ、７０２はデー
タ出力バッファである。

【０００４】本メモリにはワード線の欠陥救済回路が設
けられているので、正規のワード線が不良である場合、
それを予備ワード線のうちの１本で置換することによ
り、修復することができる。欠陥救済回路５０と予備ワ
ード線選択回路６０がこれを司る。Ｌ本の予備ワード線
に対応して各１個、計Ｌ個のアドレス比較回路ＡＣ
〔ｋ〕（ｋ＝０〜Ｌ−１）がある。各アドレス比較回路
は不良のある予備ワード線のロウアドレスを記憶してお
り、アクセス要求されたアドレスと一致するかどうか比
較する。アドレス比較回路ＡＣ〔ｋ〕の出力ＸＲ〔ｋ〕
は、比較結果が「一致」の場合、高レベルになる。予備
ワード線選択回路６０は、図２６に示すように、Ｌ個の
予備ワードドライバ６５０から成る。予備ワードドライ
バはＸＲ〔ｋ〕が高レベルのとき活性化され、ワード線
駆動信号φｘによって予備ワード線ＳＷ〔ｋ〕が選択さ
れる。一方、ＮＯＲゲート５０１の出力は低レベルにな
り、これによりＸデコーダ３０がディスエーブルされ、
本来選択されるはずの正規のワード線は選択されなくな
る。すなわち、正規のワード線が予備ワード線ＳＷ
〔ｋ〕によって置換される。

【０００５】図３２に欠陥救済を適用した半導体メモリ
の構成の他の例を示す。図中、１０はメモリセルをマト
リックス状に配置したメモリアレーであり、正規のメモ
リセルが配置されている領域１４と、予備メモリセルが
配置されている領域１５から成る。領域１４には、ＮW
本のワード線Ｗ〔ｉ〕（ｉ＝０〜ＮW−１）とＮB本のビ
ット線Ｂ〔ｊ〕（ｊ＝０〜ＮB−１）との交点に、ＮW×
ＮB個のメモリセルが配置されている。領域１５には、
Ｌ本（ここではＬ＝４）の予備ビット線ＳＢ〔ｋ〕（ｋ
＝０〜Ｌ）とＮW本のワード線との交点に、ＮW×Ｌ個の
メモリセルが配置されている。２０はメモリセルから読
出された信号を増幅するためのセンスアンプおよびデー
タを転送するための入出力線、３０はロウアドレス信号
ＡX〔ｉ〕（ｉ＝０〜ｎW−１、ｎW＝log2(ＮW)）を受け
てＮW本のワード線のうちの１本を選択するためのＸデ
コーダ、４０はカラムアドレス信号ＡY〔ｊ〕（ｊ＝０
〜ｎB−１、ｎB＝log2(ＮB)）を受けてＮB本のビット線
のうちの１本を選択するためのＹデコーダ、５０は欠陥
救済回路、６３は欠陥救済回路の出力を受けて予備ビッ
ト線を選択するための予備ビット線選択回路である。

【０００６】本メモリにはビット線の欠陥救済回路が設
けられているので、正規のビット線が不良である場合、
それを予備ビット線のうちの１本で置換することによ
り、修復することができる。欠陥救済回路５０と予備ビ
ット線選択回路６３がこれを司る。Ｌ本の予備ビット線
に対応して各１個、計Ｌ個のアドレス比較回路ＡＣ
〔ｋ〕（ｋ＝０〜Ｌ−１）がある。各アドレス比較回路
は不良のある予備ビット線のカラムアドレスを記憶して
おり、アクセス要求されたアドレスと一致するかどうか
比較する。アドレス比較回路ＡＣ〔ｋ〕の出力ＹＲ
〔ｋ〕は、比較結果が「一致」の場合、高レベルにな
る。予備ビット線選択回路６３は、図３３に示すよう
に、Ｌ個のドライバ６８０から成る。ドライバはＹＲ
〔ｋ〕が高レベルのとき活性化され、ビット線選択信号
φYによって、予備ビット線ＳＢ〔ｋ〕がＭＯＳトラン
ジスタ６９０、６９１を介して入出力線Ｉ／Ｏに接続さ
れる。一方、ＮＯＲゲート５０１の出力は低レベルにな
り、これによりＹデコーダ４０がディスエーブルされ、
本来選択されるはずの正規のビット線は選択されなくな
る。すなわち、正規のビット線が予備ビット線ＳＢ
〔ｋ〕によって置換される。

【０００７】

【発明が解決しようとする課題】上記従来の欠陥救済技
術では、メモリの高集積化に伴って次のような問題が発
生する。まず、欠陥救済によって同時に置換されるメモ
リセル数が多くなるので、予備メモリセル自体に不良の
ある確率が大きくなる。これは１本のワード線、ビット
線上のメモリセル数が多くなるからである。たとえば、
２５６Ｋビットメモリ（ＮW＝ＮB＝５１２）の場合は、
同時に置換されるメモリセルは５１２個であるが、１６
Ｍビットメモリ（ＮW＝ＮB＝４０９６）の場合は４０９
６個にもなる。正規のメモリセルと置換された予備メモ
リセルに不良があると、そのチップは不良品になる。欠
陥救済技術は、予備メモリセルには不良がないことを前
提にしているからである。したがって、従来技術では、
メモリの高集積化に伴って歩留り向上効果が上がらなく
なる。

【０００８】この問題は、メモリの大規模化に伴ってメ
モリアレーを分割する必要が生じたとき、さらに深刻に
なる。一般に、メモリの規模が大きくなると、１本のワ
ード線、１本のビット線に接続されるメモリセル数が多
くなるので、配線長が長くなり、配線の寄生抵抗、寄生
容量の増大による信号伝播時間の増加や信号／雑音比の
低下が問題になる。そのために、メモリアレーを複数個
のメモリマットに分割して、１本のワード線、ビット線
の配線長を短くすることが広く行われている。しかし、
マット分割された半導体メモリに従来の欠陥救済技術を
適用すると、次のような問題が生ずる。

【０００９】図２７は、図２５の半導体メモリにおい
て、メモリアレーを４個のメモリマットに分割した（ワ
ード線を２分割、ビット線を２分割）場合の構成の一例
である。図中、１００〜１０３はメモリマット、２００
〜２０３はセンスアンプおよび入出力線、３００、３０
１はＸデコーダ、４００はＹデコーダ、６１０、６１１
は予備ワード線選択回路、７００はマルチプレクサ、７
０１はデータ入力バッファ、７０２はデータ出力バッフ
ァである。各メモリマットは、正規のメモリセルが配置
されている領域１１０〜１１３と、予備メモリセルが配
置されている領域１２０〜１２３から成る。領域１１
０、１１１、１１２、１１３（それぞれ図２５の１１
Ａ、１１Ｂ、１１Ｃ、１１Ｄに相当）にはそれぞれ、Ｎ
W／２本のワード線とＮB／２本のビット線との交点に、
ＮW×ＮB／４個のメモリセルが配置されている。領域１
２０〜１２３にはそれぞれ、Ｌ本（ここではＬ＝４）の
予備ワード線とＮB／２本のビット線との交点に、Ｌ×
ＮB／２個の予備メモリセルが配置されている。たとえ
ば、前記の文献に記載されている例では、ＮW／２＝６
４、ＮB／２＝１２８、Ｌ＝４である。

【００１０】まず、このメモリにおけるワード線の選択
方法について説明する。この例では、ワード線は２マッ
トずつ選択される。たとえば、メモリマット１１０のあ
るワード線Ｗ〔ｉ，０〕が選択されるときは、メモリマ
ット１１２の対応するワード線Ｗ〔ｉ，２〕も同時に選
択される。このときメモリマット１１１と１１３のワー
ド線は選択されない。逆に、メモリマット１１１と１１
３のワード線が選択されるときは、メモリマット１１０
と１１２のワード線は選択されない。これは、ワード線
Ｗ〔ｉ，０〕とＷ〔ｉ，２〕は本来１本のワード線を２
分割したものであり、物理的には２本のワード線である
が、論理的には１本のワード線とみなすことができるか
らである。メモリマット１１０と１１２を選択するか、
１１１と１１３を選択するかは、ロウアドレス信号のう
ちの１つ（ここでは最上位のＡX〔ｎW−１〕）で決定す
る。なお、最終的なメモリセルの選択はカラムアドレス
信号ＡY〔ｊ〕（ｊ＝０〜ｎB−１）によって行う。この
とき、メモリマット１１０あるいは１１１内のメモリセ
ルを選択するか、１１２あるいは１１３内のメモリセル
を選択するかは、マルチプレクサ７００がカラムアドレ
ス信号のうちの１つ（ここでは最上位のＡY〔ｎB−
１〕）を用いて決定する。

【００１１】この例では、各アドレス比較回路は、ロウ
アドレス信号のうち最上位のＡX〔ｎW−１〕を除いたも
のを比較する。アドレス比較回路ＡＣ〔ｋ〕の出力ＸＲ
〔ｋ〕は、各予備ワード線選択回路に共通に供給され
る。予備ワード線選択回路は、図２８に示すように、Ｘ
Ｒ〔ｋ〕とロウアドレス信号ＡX〔ｎW−１〕（またはそ
の補信号）との論理積をとることにより、選択されたメ
モリマットの予備ワード線だけが駆動されるようにして
いる。

【００１２】このメモリにおいては、正規の線と予備線
との置換が、全メモリマット同時に行われる。これを図
２９を用いて説明する。この図はワード線の置換方法の
一例を示したものである。ここでは、欠陥のあるワード
線Ｗ〔０，０〕、Ｗ〔２，０〕Ｗ〔１，１〕、Ｗ〔３，
３〕が、それぞれ予備ワード線ＳＷ〔０，０〕，ＳＷ
〔１，０〕，ＳＷ〔２，１〕、ＳＷ〔３，３〕によって
置換されている。しかし、同時に他のワード線も置換さ
れる。たとえば、Ｗ〔０，０〕をＳＷ〔０，０〕で置換
すると、他のメモリマットの対応するワード線Ｗ〔０，
１〕、Ｗ〔０，２〕、Ｗ〔０，３〕も同時にそれぞれＳ
Ｗ〔０，１〕、ＳＷ〔０，２〕、ＳＷ〔０，３〕によっ
て置換される。

【００１３】図２７に示した例には次のような問題点が
ある。第１の問題点は、図２５と図２７を比較してみれ
ば明らかなように、マット分割をすることによって予備
ワード線用の面積が増加することである。分割された各
マットごとにＬ本ずつの予備ワード線を置いているから
である。図２５の領域１２Ａが図２７の１２０および１
２１に、１２Ｂが１２２および１２３にそれぞれ相当す
るので、予備ワード線用の面積は２倍になる。一般に、
ワード線をＭW分割、ビット線をＭB分割した場合、予備
ワード線用の面積はＭB倍に、予備ビット線（図２５，
図２７には記載されていない）用の面積はＭW倍にな
る。このことは、チップ面積の増大をもたらす。

【００１４】第２の問題点は、ワード線の欠陥救済によ
って同時に置換されるメモリセル数が増えることであ
る。これは、前述のように正規の線と予備線との置換
が、全メモリマット同時に行われるからである。一般
に、ワード線をＭW分割、ビット線をＭＢ分割した場
合、ワード線の欠陥救済によって同時に置換されるメモ
リセル数はＭB倍に、ビット線の欠陥救済によって同時
に置換されるメモリセル数はＭW倍になる。これは前述
のように、同時に置換されるメモリセル数の増加による
歩留り低下を招く。これらの問題は、特に、ＭW、ＭBの
大きい高集積メモリでは、非常に深刻になる。

【００１５】マット分割されたメモリに欠陥救済を適用
する方法としては、図３０に示した方法も考えられる。
ここでは、すべてのメモリマットのすべての予備線に対
応して、それぞれアドレス比較回路が設けられている。
したがってアドレス比較回路数は４Ｌ（ここでは８個）
である。各アドレス比較回路は、ロウアドレス信号ＡX

〔０〕〜ＡX〔ｎW−１〕に加えてカラムアドレス信号の
最上位のＡY〔ｎB−１〕をも比較する。

【００１６】図３１は、図３０のメモリにおけるワード
線の置換方法の一例を示した図である。これを図２９と
比較してみれば明らかなように、図３０に示した方法
は、図２７に示した方法に比較して、次の点ですぐれて
いる。第１点は、予備線の使用効率が良く、メモリマッ
ト当りの予備線数Ｌが少なくても同じ個数の欠陥を修復
できることである。これは、多数の欠陥が１つのメモリ
マットに集中する確率は小さいからである。第２点は、
同時に置換されるメモリセル数が少ないことである。
しかし、図３０に示した方法には、アドレス比較回路に
個数が増大するという問題点がある。一般に、ワード線
をＭW分割、ビット線をＭB分割した場合、アドレス比較
回路数はＭW・ＭB・Ｌである。これはチップ面積の増大
を招く。特に、ＭW、ＭBの大きい高集積メモリでは、非
常に深刻になる。

【００１７】この他に、特開昭６０−１３０１３９で提
案されている方法もある。これは、メモリマット間で相
互に正規の線と予備線との置換を行うことができるよう
にするというものである。しかしこの方法には、特にマ
ット分割数の大きい場合は、メモリマット選択の制御が
複雑になるという問題点がある。アクセス要求されたア
ドレスが不良であるか否かによって、選択するメモリマ
ットを変更しなければならないからである。特に、ＤＲ
ＡＭの場合は、選択するメモリマットを変更すること
は、動作させるセンスアンプの変更を伴うので、アクセ
ス時間の増大をもたらす。

【００１８】本発明の目的は、上記の諸問題点を解決
し、小面積で歩留り改善効果の大きい欠陥救済方式を提
供することにある。

【００１９】

【課題を解決するための手段】上記目的を達成するた
め、本発明では、メモリアレーをＭ個（Ｍ≧２）のメモ
リマットに分割したとき、欠陥救済によって同時に置換
されるワード線もしくはビット線数ｍをＭよりも小さい
Ｍの約数とする。

【００２０】また、アドレス比較回路に“０”、“１”
だけでなく、ドントケア値“Ｘ”をも記憶できるように
する。ドントケア値とは、比較の相手（入力アドレス）
が“０”でも“１”でも比較結果が「一致」となる値で
ある。図１３に比較結果の一覧を示す。

【００２１】ｍをＭよりも小さくすることによって、欠
陥救済によって同時に置換されるメモリセル数が少なく
なる。これにより、予備線自体に不良のある確率が小さ
くなるので、高集積メモリでも歩留り改善効果の大きい
欠陥救済回路を作ることができる。

【００２２】アドレス比較回路にドントケア値“Ｘ”を
記憶できるようにすることによって、アドレスの各ビッ
トを比較するかしないかを選択できる。図１３に示すよ
うに、アドレス比較回路に“０”または“１”が記憶さ
れているときは、入力されたアドレスに従って、比較結
果が「一致」または「不一致」となる。すなわち、入力
アドレスの当該ビットは記憶されているアドレスと比較
される。一方、アドレス比較回路に“Ｘ”が記憶されて
いるときは、入力アドレスの如何にかかわらず、比較結
果は「一致」となる。すなわち、入力アドレスの当該ビ
ットは比較されない。これにより、たとえば次のような
欠陥救済が可能になる。

【００２３】アドレスのすべての（ロウアドレスもカラ
ムアドレスも含めて）ビットを比較するようにすれば、
１ビット単位で正規のメモリセルと予備メモリセルとの
置換が行われる。カラムアドレスのみを比較するように
すれば、ビット線単位の置換が行われる。また、カラム
アドレスの最下位のビットのみ比較しないようにすれ
ば、２ビット単位での置換が行われる。このようにビッ
ト不良、ビット線不良、対ビット不良などの半導体メモ
リの各種不良にきめ細かく対処できるようになるので、
従来技術に比べて、歩留り改善効果の向上が期待でき
る。

【００２４】

【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。なお、以下の説明では、ＤＲＡＭ
（ダイナミックランダムアクセスメモリ）、特に１トラ
ンジスタ・１キャパシタ形メモリセルを用いたＤＲＡＭ
に欠陥救済を導入した場合について述べるが、本発明は
ＳＲＡＭ（スタティックランダムアクセスメモリ）、Ｅ
ＰＲＯＭ（書替可能読出し専用メモリ）、ＥＥＰＲＯＭ
（電気的書替可能読出し専用メモリ）等の他の半導体メ
モリにも適用可能である。また、主としてＣＭＯＳ技術
を用いた半導体メモリについて述べるが、本発明は他の
技術、たとえば単一極性のＭＯＳトランジスタ、バイポ
ーラトランジスタ、あるいはそれらの組合せを用いた半
導体メモリにも適用可能である。

【００２５】（実施例１）図１に本発明の一実施例を示
す。図中、１００〜１０３はメモリマット、２００〜２
０３はセンスアンプおよび入出力線、３００、３０１は
Ｘデコーダ、４００はＹデコーダ、５００は欠陥救済回
路、６００は予備ワード線選択回路（構成は図２６と同
様）、７００はマルチプレクサ、７０１はデータ入力バ
ッファ、７０２はデータ出力バッファである。各メモリ
マットは、正規のメモリセルが配置されている領域１１
０〜１１３と、予備メモリセルが配置されている領域１
２０〜１２３から成る。領域１１０〜１１３にはそれぞ
れ、ＮW／２本のワード線Ｗ〔ｉ，ｎ〕（ｉ＝０〜ＮW／
２−１，ｎ＝０〜３）とＮB／２−１，ｎ＝０〜３）と
の交点に、ＮW×ＮB／４個のメモリセルが配置されてい
る。領域１２０〜１２３にはそれぞれ、Ｌ本（ここでは
Ｌ＝２）の予備ワード線ＳＷ〔ｋ，ｎ〕（ｋ＝０〜Ｌ−
１，ｎ＝０〜３）とＮB／２本のビット線との交点に、
Ｌ×ＮB／２個の予備メモリセルが配置されている。な
お、本実施例のアレー方式は折り返しビット線方式であ
るが、本発明はオープンビット線方式のメモリにも同様
に適用できる。折り返しビット線方式の場合は、ビット
線は２本の配線から成るが、簡単のためここでは１本の
線で表されている。折り返しビット線方式およびオープ
ンビット線方式の詳細については、たとえばアイ・イー
・イー、プロシーディング、第１３０巻第１部第３号、
第１２７頁から第１３５頁、１９８３年６月（ＩＥＥＰ
ＲＯＣ．，Ｖol.１３０，Ｐt.Ｉ，No.３，pp.１２７−
１３５，Ｊune １９８３）に記述されている。

【００２６】以下、本実施例におけるワード線の欠陥救
済について説明する。まず、ワード線の選択方法につい
て述べる。本実施例では、ワード線は２マットずつ選択
される。たとえば、メモリマット１１０のあるワード線
Ｗ〔ｉ，０〕が選択されるときは、メモリマット１１２
の対応するワード線Ｗ〔ｉ，２〕も同時に選択される。
このときメモリマット１１１と１１３のワード線は選択
されない。逆に、メモリマット１１１と１１３のワード
線が選択されるときは、メモリマット１１０と１１２の
ワード線は選択されない。これは、ワード線Ｗ〔ｉ，
０〕とＷ〔ｉ，２〕は本来１本のワード線を２分割した
ものであり、物理的には２本のワード線であるが、論理
的には１本のワード線とみなすことができるからであ
る。メモリマット１１０と１１２を選択するか、１１１
と１１３を選択するかは、ロウアドレス信号のうちの１
つ（ここでは最上位のＡX〔ｎW−１〕）で決定する。な
お、最終的なメモリセルの選択はカラムアドレス信号Ａ
Y〔ｊ〕（ｊ＝０〜ｎB−１）によって行う。このとき、
メモリマット１１０あるいは１１１内のメモリセルを
選択するか、１１２あるいは１１３内のメモリセルを選
択するかは、マルチプレクサ７００がカラムアドレス信
号のうちの１つ（ここでは最上位のＡY〔ｎB−１〕）を
用いて決定する。

【００２７】次に、不良ワード線を予備ワード線で置換
する方法について説明する。図２７の従来例では、図２
９に示したように、４個のメモリマットで同時に正規の
ワード線と予備ワード線との置換を行う。たとえば、メ
モリマット１１０のワード線Ｗ〔０，０〕が不良の場
合、Ｗ〔０，０〕だけでなく、他のメモリマットの対応
するワード線Ｗ〔０，１〕、Ｗ〔０，２〕，Ｗ〔０，
３〕をも同時に予備ワード線で置換する。しかし、本実
施例では同時に選択される２個のメモリマットで同時に
置換を行う。図２は、本実施例におけるワード線の置換
方法の一例である。たとえば、メモリマット１１０のワ
ード線Ｗ〔０，０〕が不良の場合、Ｗ〔０，０〕とＷ
〔０，２〕とを同時に予備ワード線で置換する。しか
し、メモリマット１１１および１１３のワード線は置換
しない。

【００２８】このような置換方法を実現するために、ア
ドレス比較回路で最上位のロウアドレスＡX〔ｎW−１〕
を比較するようにする。ロウアドレスＡX〔ｎW−１〕
は、前述のように、選択されるメモリマットを決定する
アドレスである。図２７の従来例では、全マット同時に
予備ワード線による置換を行うので、アドレス比較回路
ではロウアドレスＡX〔ｎW−１〕は比較されない。それ
に対して本実施例では、ロウアドレスＡX〔ｎW−１〕を
比較するようにすることにより、上記のような置換方法
を実現している。

【００２９】本発明の第１の利点は、上記のような置換
方法によって、同時に置換されるメモリセル数が少なく
なることがある。図２７の従来例では、同時に置換され
るのは、ＮB／２×４＝２ＮB個であるが、図１の実施例
ではＮB／２×２＝ＮB個と半減する。これにより、正規
のメモリセルを置換した予備メモリセルに不良がある確
率が従来よりも小さくなり、歩留りが向上する。本実施
例ではメモリアレーの分割数が比較的少ないので、効果
はさほど顕著でないが、分割数の多い高集積メモリでは
効果は非常に大きい。予備メモリセルがすべて不良でな
い確率は、メモリセル数の指数関数に逆比例するからで
ある。一般に、ワード線をＭW分割、ビット線をＭB分割
したメモリにおいて、ｍマット（ｍはＭW・ＭBの約数）
の正規のワード線を同時に予備ワード線で置換する場
合、同時に置換されるメモリセル数は、従来方式（全マ
ット同時置換）ではＭBＮB個、本発明による方式ではｍ
ＮB／ＭW個であり、従来のｍ／(ＭW・ＭB)倍になる（図
１の例では、ＭW＝２、ＭB＝２、ｍ＝２）。たとえば、
１６ＭビットメモリでＮW＝ＮB＝４０９６、ＭW＝４、
ＭB＝１６、ｍ＝８の場合、同時に置換されるメモリセ
ル数は、従来方式では６５５３６個、本発明による方式
では８１９２個と１／８になり、予備メモリセルに不良
がある確率が従来よりも格段に小さくなる。

【００３０】本発明の第２の利点は、従来方式よりも予
備メモリセルの利用効率が高まることである。たとえ
ば、メモリマット１１０のワード線Ｗ〔ｉ1，０〕とメ
モリマット１１１のワード線Ｗ〔ｉ2，１〕（ｉ1≠ｉ
2）が不良である場合を考える。図２７の従来方式で
は、このような不良を修復するには、メモリマット当り
２本、計８本の予備ワード線が必要である。たとえば、
Ｗ〔ｉ1，０〕〜Ｗ〔ｉ1，３〕をＳＷ〔０，０〕〜ＳＷ
〔０，３〕で、Ｗ〔ｉ2，２〕〜Ｗ〔ｉ2，３〕をＳＷ
〔１，０〕〜ＳＷ〔１，３〕でそれぞれ置換すればよ
い。それに対して本実施例の場合は、メモリマット当り
１本、計４本の予備ワード線で修復できる。たとえば、
Ｗ〔ｉ1，０〕とＷ〔ｉ1，２〕をＳＷ〔０，０〕とＳＷ
〔０，２〕で、Ｗ〔ｉ2，１〕とＷ〔ｉ2，３〕をＳＷ
〔０，１〕とＳＷ〔０，３〕でそれぞれ置換すればよ
い。したがって、予備ワード線ＳＷ〔１，０〕〜ＳＷ
〔１，３〕を他の不良の修復に充てることができるの
で、歩留りの向上が期待できる。

【００３１】本発明のもう一つの利点は、メモリマット
当りの予備ワード線数Ｌとアドレス比較回路数Ｒとの選
択の自由度が大きいことである。従来方式では、全マッ
ト同時に正規のワード線を予備ワード線で置換するの
で、必ずＬ＝Ｒでなければならない。たとえば図２７で
はＬ＝Ｒ＝４である。それに対して本発明による方式で
は、Ｌ、Ｒを比較的自由に選ぶことができるので、小面
積で効率のよい欠陥救済回路を作ることが可能である。
ＬとＲの関係を次に説明する。

【００３２】一般に、ｍマットの正規の線を同時に予備
線で置換する場合、Ｌ≦Ｒ≦(Ｌ・ＭW・ＭB)／ｍ …（１）が成り立つ。左側の不等号は、各メモリマットにアドレ
ス比較回路数よりも多い予備線数を設けても無意味であ
ることを示している。右側の不等号は次のような意味で
ある。各メモリマットにはＬ本の予備線があり、マット
数はＭW・ＭBであるから、物理的には全体でＬ・ＭW・
ＭB本の予備線がある。しかし、このうちｍ本ずつ同時
に置換されるので、論理的な予備線数は(Ｌ・ＭW・ＭB)
／ｍ本である。（１）式の右側の不等号は、アドレス比
較回路数を論理的な予備線数よりも多くしても無意味で
あることを示している。従来方式では、ｍ＝ＭW・ＭBで
あるから、Ｌ＝Ｒでなければならない。それに対して本
発明による方式では、Ｌ、Ｒは（１）式を満たす範囲で
自由に選ぶことができる。

【００３３】チップ面積の観点からいえば、ＬよりもＲ
を増やす方が望ましい。アドレス比較回路を１個設ける
ことによる面積増加は、普通、全メモリマットに予備線
を１本ずつ設けることによる面積増加よりも小さいから
である。従来方式では、Ｌ＝Ｒという関係に束縛されて
Ｒだけを増やすことはできないが、本発明によればそれ
が可能である。したがって、Ｌを比較的小さく、Ｒを比
較的大きくすることにより、小面積で効率のよい欠陥救
済回路を作ることができる。すなわち、本発明の特徴は
（１）式から左側の等号を除いた関係、Ｌ＜Ｒ≦(Ｌ・ＭW・ＭB)／ｍ …（２）とできることにある。たとえば、図１の実施例では、Ｍ
W＝ＭB＝２、ｍ＝２であるから、（２）式はＬ＜Ｒ≦２
Ｌとなる（実際にはＬ＝２、Ｒ＝４）。

【００３４】なお、ＲをＬよりも大きくすることによっ
て、不良線数がＲ以下であるにもかかわらず修復できな
い場合が生ずる。たとえば、１つのメモリマットに不良
線が集中しており、その数がＬ本よりも多くＲ本以下で
ある場合である。この場合は、アドレス比較回路数は十
分であるが、不良のあるメモリマットの物理的な予備線
数が不足するために、修復は不可能である。しかし、１
つのメモリマットに多数の不良が集中する確率は小さい
ので、Ｌをたとえば２以上にしておけば、上のような問
題はほとんど生じない。

【００３５】本実施例は、アドレスマルチプレクス方式
のメモリにも、アドレスマルチプレクス方式でないメモ
リにも適用可能である。

【００３６】（実施例２）上の説明から明らかなよう
に、欠陥救済によって同時に置換されるワード線数ｍは
小さいほど望ましい。図３はｍ＝１とした実施例であ
る。図１の実施例との相違点は、ワード線の選択方法と
不良ワード線の置換方法にある。図１の場合は、ワード
線は２マットずつ同時に選択され、予備ワード線との置
換も２マット同時に行っていた。本実施例では、ワード
線の選択も予備ワード線との置換も１マットずつ行う。

【００３７】これを実現するためには、カラムアドレス
信号ＡY〔ｎB−１〕を用いる。ＡY〔ｎB−１〕は、前述
のように、メモリマット１１０と１１２、１１１と１１
３を区別するアドレスである。まず、Ｘデコーダに、ロ
ウアドレスだけでなくＡY〔ｎB−１〕を入力して、４個
のメモリマットのうち１個しか選択されないようにす
る。次に、アドレス比較回路で、ロウアドレスだけでな
くＡY〔ｎB−１〕を比較するようにして、正規のワード
線と予備ワード線との置換が１マットずつ行われるよう
にする。なお、これに伴って予備ワード線選択回路６１
０〜６１３を図８（ａ）のように変更する。ここでは、
ＸＲ〔ｋ〕とカラムアドレス信号ＡY〔ｎB−１〕（また
はその補信号）との論理積をとることにより、選択され
たメモリマットの予備ワード線だけが駆動されるように
している。

【００３８】このように、ワード線の欠陥救済にカラム
アドレスを用いることが、本実施例の特徴である。従来
の欠陥救済技術では、ワード線の欠陥救済にはロウアド
レスのみ、ビット線の欠陥救済にはカラムアドレスのみ
を用いていた。しかし、マット分割されたメモリにおい
ては、本実施例のようにワード線の欠陥救済にカラムア
ドレスを用いたり、逆にビット線の欠陥救済にロウアド
レスを用いたりすることによって、以下のような効果が
得られる。

【００３９】本実施例におけるワード線の置換方法の一
例を図４に示す。同時に置換されるワード線数ｍ＝１で
あるから、同時に置換されるメモリセル数が、図１の実
施例の１／２と少ない。そのため、予備メモリセルに不
良がある確率がさらに小さくなり、歩留り向上効果がさ
らに大きくなる。

【００４０】また、同時に置換されるワード線数が少な
くなることにより、予備メモリセルの利用効率が図１の
実施例よりもさらに高くなる。たとえば、ワード線Ｗ
〔ｉ1，０〕とＷ〔ｉ2，１〕（ｉ1≠ｉ2）が不良である
場合、図１の実施例では、修復に４本の予備ワード線が
必要であった。それに対して本実施例では、２本の予備
ワード線で修復可能である。

【００４１】本実施例では、同時に置換されるワード線
数ｍが図１の場合よりも小さいため、式（１）からわか
るように、アドレス比較回路数Ｒの選択の自由度が、図
１の場合よりもさらに大きい。したがって、欠陥の発生
状況に応じた、より効率的な欠陥救済回路を作ることが
できる。これは、本実施例と図３０の従来例とを比較し
てみれば明らかである。図３０の場合は、すべてのメモ
リマットのすべての予備ワード線に対応してアドレス比
較回路を設けているため、Ｒ＝ＬＭWＬB、すなわち式
（１）の右側の等号が成り立つ。しかし、本発明では式
（１）の右側の等号は必ずしも成り立たなくてよい。こ
れは、欠陥の個数があまり多くない場合は、Ｒを図３０
の場合よりも減らせることを意味する。したがって、ア
ドレス比較回路によるチップ面積の増加を抑えることが
できる。本実施例の場合、ｍ＝１、Ｌ＝２であるから、Ｌ＝２≦Ｒ≦８＝(Ｌ・ＭW・ＭB)／ｍであり、実際にはＲ＝４である。

【００４２】（実施例３）図５に本発明の第３の実施例
を示す。本実施例では、アドレス比較回路と予備ワード
線選択回路とを直接接続せずに、スイッチ回路５１０と
ＯＲゲート５０５、５０６を介して接続している。ただ
し、これに伴って予備ワード線選択回路６２０〜６２３
を図８（ｂ）のように変更する。ここでは、ＸＬ〔ｋ〕
とメモリマットを選択するアドレス信号ＡX〔ｎW−
１〕、ＡY〔ｎB−１〕（またはその補信号）との論理積
をとることにより、選択されたメモリマットの予備ワー
ド線だけが駆動されるようにしている。本実施例の特徴
は次のとおりである。

【００４３】第１の特徴は、欠陥救済回路５００から予
備ワード線選択回路６２０〜６２３への配線数が少なく
なることである。配線数は、図３の実施例ではＲ本、本
実施例ではＬ本である。前述のように本発明では一般に
Ｌ＜Ｒであるから、本実施例の方が配線数は少ない。

【００４４】第２の特徴は、アドレス比較回路と予備線
との対応関係を柔軟に変えられるため、アドレス比較回
路の仕様の融通性が大きいことである。従来例はもちろ
ん、これまでの実施例においても、アドレス比較回路と
予備線との対応関係は固定であった。たとえば、図２７
の従来例では、ＡＣ〔ｋ〕はＳＷ〔ｋ，０〕〜ＳＷ
〔ｋ，３〕専用である（ｋ＝０〜３）。図３０の従来例
では、ＡＣ〔ｋ，ｌ〕はＳＷ〔ｋ，ｌ〕専用である（ｋ
＝０，１，ｌ＝０〜３）。また、図３の実施例では、Ａ
Ｃ〔２ｋ〕はＳＷ〔ｋ，０〕、ＳＷ〔ｋ，２〕専用、Ａ
Ｃ〔２ｋ＋１〕はＳＷ〔ｋ，１〕、ＳＷ〔ｋ，３〕専用
である（ｋ＝０，１）。しかし、本実施例ではそのよう
な制約はなく、アドレス比較回路内に記憶させるアドレ
ス、およびスイッチ回路５１０の切替によって、１つの
アドレス比較回路はどの予備ワード線にも対応させるこ
とができる。アドレス比較回路に記憶させるアドレスの
うち、ＡX〔ｎW−１〕とＡY〔ｎB−１〕の２ビットによ
り１つのメモリマットが決定され、スイッチ５１０によ
ってそのメモリマット内の１本の予備ワード線が決定さ
れる。これにより、欠陥救済が成功する確率が大きくな
る。たとえば、メモリマット１１０と１１２にそれぞれ
２本ずつ不良ワード線がある場合を考える。このような
不良は、図３の実施例では修復不可能であるが、本実施
例ならば修復可能である。

【００４５】図３の特徴は、上述のようにアドレス比較
回路と予備線との対応関係を柔軟に変えられるため、ア
ドレス比較回路の故障に強いことである。たとえば、予
備ワード線ＳＷ〔０，０〕を使用するためにアドレス比
較回路ＡＣ

〔０〕を使用しようとしたところ、故障して
いたとする。この場合、たとえばＡＣ〔１〕を使えばよ
い。

【００４６】以上の３点の他に、先に述べた図３の実施
例の特徴は、本実施例にもそのままあてはまる。

【００４７】本実施例に用いるスイッチ回路５１０の一
例を図６に示す。図中、５１１はレーザで切断されるヒ
ューズ、５１２、５１８、５２０はＮチャネルＭＯＳト
ランジスタ、５１７、５１９はＰチャネルＭＯＳトラン
ジスタ、５１３はインバータ、５１４、５１５はＮＡＮ
Ｄゲートである。ヒューズが切断されていないときはノ
ード５３２が低レベル、５３３が高レベルであり、端子
ｘとｚとが導通する。ヒューズを切断すると、ノード５
３２が高レベル、５３３が低レベルになり、端子ｙとｚ
とが導通する。

【００４８】本実施例は、図３の実施例を改良したもの
であるが、図１の実施例に対しても、同様な改良は可能
である。

【００４９】（実施例４）図７に本発明の第４の実施例
を示す。本実施例では、４個（一般にはＲ個）のアドレ
ス比較回路の出力ＸＲ

〔０〕〜ＸＲ〔３〕をそのまま配
線せずに、２個ずつ（一般にはＲ／Ｌ個ずつ）論理和を
とった２個（一般にはＬ個）の信号ＸＬ

〔０〕、ＸＬ
〔１〕を配線している。ただし、これに伴って予備ワー
ド線選択回路６２０〜６２３を図８（ｂ）のように変更
する。ここでは、ＸＬ〔ｋ〕とメモリマットを選択する
アドレス信号ＡX〔ｎW−１〕、ＡY〔ｎB−１〕（または
その補信号）との論理積をとることにより、選択された
メモリマットの予備ワード線だけが駆動されるようにし
ている。本実施例の特徴は次のとおりである。

【００５０】まず、先に述べた図５の実施例の特徴は、
そのまま本実施例にもあてはまる。すなわち、第１に欠
陥救済回路から予備ワード線選択回路への配線数が少な
い。第２にアドレス比較回路と予備線との対応関係を柔
軟に変えられるため、アドレス比較回路の使用の融通性
が大きい。第３に、アドレス比較回路の故障に強い。そ
れに加えて、本実施例には次のような特徴がある。ま
ず、図５の実施例に比較して回路構成が簡単である。次
に、スイッチ回路のヒューズを切断しなくても、単にア
ドレス比較回路内に記憶させるアドレスを変えるだけ
で、アドレス比較回路と予備線との対応関係を変えるこ
とができる。アドレス比較回路に記憶させるアドレスの
うち、ＡX〔ｎW−１〕とＡY〔ｎB−１〕の２ビットによ
り、１つのメモリマットが決定される。

【００５１】本実施例では、上の説明から明らかなよう
に、ＲはＬの倍数であることが望ましい。

【００５２】本実施例は、図３の実施例を改良したもの
であるが、図１の実施例に対しても、同様な改良は可能
である。

【００５３】なお、図３、図５、図７に示した方式は、
前述のように、ｍ＝１である点で図１の方式（ｍ＝２）
よりもすぐれているが、これらの方式は、通常のアドレ
スマルチプレクス方式ＤＲＡＭのワード線の欠陥救済に
はそのままでは適用できない。その第１の理由は、ＤＲ
ＡＭではメモリセルのリフレッシュが必要なため、同時
に選択されるワード線数を任意に設定することができな
いからである。同時にリフレッシュされるメモリセル数
は、図１の場合ＮB個であるのに対し、図３、図５、図
７の場合は、ＮB／２個である。

【００５４】したがって、これらの方法をＤＲＡＭに適
用するには、リフレッシュサイクル数の仕様の変更が必
要になる。第２の理由は、アドレスマルチプレクス方式
のため、ワード線選択の時点では、カラムアドレス信号
はまだ入力されていないので使用できないからである。
しかし、上のような問題がない場合、たとえばＳＲＡＭ
の場合や、アドレスマルチプレクス方式でないＤＲＡＭ
でリフレッシュサイクル数の制約がない場合は、これら
の方式が適用できる。通常のＤＲＡＭでもビット線の欠
陥救済には、これらの方式が適用できる。同時に選択さ
れるビット線数はリフレッシュサイクル数に影響しない
し、ビット線選択の時点ではロウアドレス信号は既に入
力されているからである。

【００５５】（実施例５）上述の理由により、ＤＲＡＭ
のワード線の欠陥救済の場合は、図１の実施例のよう
に、同時にリフレッシュされるメモリセルを同時に置換
することが望ましい。しかし、ＤＲＡＭのワード線の欠
陥救済の場合でも図９のような場合は、ｍ＝１とするこ
とができる。これは、メモリアレーを４分割するのに、
ワード線は分割せずに、ビット線を４分割したものであ
る。欠陥救済の方式は図７の実施例と同様である。この
場合は、同時にリフレッシュされるメモリセル数は図１
と同じくＮB個であるし、選択されるメモリマットを決
定するアドレス信号は両方ともロウアドレス信号だから
である。

【００５６】本実施例では、Ｙデコーダ４０は端に１個
だけ設けられ、その出力ＹＳ〔ｊ〕は図中に一点鎖線で
示す配線によって、各メモリマットに供給されている。
これは、多分割ビット線と呼ばれる手法であり、Ｙデコ
ーダを複数のメモリマットで共用することにより面積の
低減を図るものである。また、センスアンプ及び入出力
線を２個のメモリマットで共用している。すなわち、２
４０を１３０と１３１で、２４１を１３２と１３３でそ
れぞれ共用している。これはシェアドセンスと呼ばれる
手法であり、センスアンプの面積を低減するのに有効で
ある。多分割ビット線およびシェアドセンスについて
は、たとえばアイ・エス・エス・シー・シー、ダイジェ
スト・オブ・テクニカル・ペーパーズ、第２８２頁から
第２８３頁、１９８４年２月（ＩＳＳＣＣＤigest of
Ｔechnical Ｐapers, pp.２８２−２８３，Ｆeb.１９
８４）、あるいは特開昭５７−１９８５９２に記載され
ている。

【００５７】以上の実施例１〜５はいずれも、本発明を
ワード線の欠陥救済に適用した例である。しかし、本発
明はビット線の欠陥救済にも適用可能である。

【００５８】（アドレス比較回路の実施例１）次に、本
発明に用いるアドレス比較回路について説明する。図１
０は図１の半導体メモリに用いるアドレス比較回路の一
例である。図中、８０１はＮチャネルＭＯＳトランジス
タ、８０２および８０３はＰチャネルＭＯＳトランジス
タ、８０４はインバータである。８１０は、不良アドレ
スの１ビットを記憶し、それをアドレス信号の１ビット
と比較するビット比較回路であり、８１１はレーザで切
断されるヒューズ、８１２および８２１〜８２４はＮチ
ャネルＭＯＳトランジスタ、８１７〜８２０はＰチャネ
ルＭＯＳトランジスタ、８１３はインバータ、８１４、
８１５はＮＡＮＤゲートである。以下、この回路の動作
を説明する。

【００５９】まず、プリチャージ信号ＸＤＰを低レベル
にしてトランジスタ８０２を導通させ、ノード８０５を
高レベルに設定する。このとき、出力ＸＲは低レベルで
ある。次に、アドレス信号ＡX〔ｉ〕（ｉ＝０〜ｎW−
１）を印加する。各ビット比較回路８１０は、回路内に
記憶されている不良アドレスの１ビットとＡX〔ｉ〕と
を比較し、一致すれば出力Ｃ〔ｉ〕を高レベル、不一致
ならば低レベルにする。すべてのビット比較回路の比較
結果が一致のとき、トランジスタ８０１がすべて導通状
態になる。このとき、ノード８０５が放電されて低レベ
ルになり、出力ＸＲが高レベルになる。すなわち、印加
されたアドレスが不良アドレスと一致したと判定され
る。アドレスのうち、１ビットでも一致しないとノード
８０５は放電されず、したがって出力ＸＲは低レベルの
ままである。なお、トランジスタ８０３は、伝達コンダ
クタンスの比較的小さいトランジスタであり、ノード８
０５の電位をラッチするためのものである。ノード８０
５が放電されないときは、出力ＸＲは低レベルであるか
ら、トランジスタ８０３が導通状態になる。これによ
り、ノード８０５の電位が高レベルに保持される。

【００６０】つぎに、ビット比較回路８１０について詳
細に説明する。この回路は、ヒューズ８１１が切断され
ているか否かによって、不良アドレスの１ビットを記憶
する。ここでは、ヒューズが切断されていない状態を
“０”、ヒューズが切断されている状態を“１”に対応
させている。ヒューズが切断されていないときは、ノー
ド８３０が高レベル、８３１が低レベルになる。交差結
合された２個のＮＡＮＤゲート８１４、８１５から成る
ラッチの出力は、ノード８３２が低レベル、８３３が高
レベルになる。したがって、アドレス信号ＡX〔ｉ〕＝
“０”のとき、すなわち真信号ＡX〔ｉ〕が低レベル、
補信号／ＡX〔ｉ〕が高レベルのときに、出力Ｃ〔ｉ〕
が高レベルになる。ヒューズが切断されているときは、
各ノードの電位は上とは逆になり、アドレス信号ＡX
〔ｉ〕＝“１”のときに、出力Ｃ〔ｉ〕が高レベルにな
る。

【００６１】なお、ビット比較回路の１つには、アドレ
ス信号ＡX〔ｉ〕、／ＡX〔ｉ〕のかわりに、それぞれ電
源Ｖ_CC、タイミング信号／φ_A（アドレス信号と同じタ
イミングで高レベルから低レベルに変化する信号）が入
力されている。これは、いわゆるエネーブル回路であ
り、欠陥救済のためにこのアドレス比較回路を使用する
か否かを決定するためのものである。使用する場合はヒ
ューズを切断する。ヒューズが切断されていないとき
は、エネーブル回路の出力Ｅは常に低レベルであるの
で、アドレス比較回路の出力ＸＲは常に低レベルであ
る。

【００６２】前述のように、図３、図５、図７の実施例
では、カラムアドレスＡY〔ｎB−１〕をも比較する。こ
れは、ビット比較回路８１０とＭＯＳトランジスタ８０
１を１個ずつ追加することによって、実現できる。

【００６３】不良アドレスを記憶するためのデバイス
は、ここで示したレーザで切断されるヒューズに限られ
ない。電気的に切断されるヒューズや、ＥＰＲＯＭ等の
不揮発性のメモリを用いてもよい。

【００６４】（アドレス比較回路の実施例２）図１１に
アドレス比較回路の他の実施例を示す。本実施例は、図
７または図９の半導体メモリに適用するのに好適であ
る。前実施例との相違点は、ビット比較回路８１０とＮ
チャネルＭＯＳトランジスタ８０１とを組合せた回路
が、２組（８５０および８５１）設けられていることで
ある。回路８５０および８５１内には、それぞれ不良ア
ドレスが記憶されている。以下、本実施例の動作を説明
する。

【００６５】まず、プリチャージ信号ＸＤＰを低レベル
にして、ノード８０５を高レベルに設定する。つぎに、
アドレス信号ＡX〔ｉ〕（ｉ＝０〜ｎW−１）を印加す
る。このとき、回路８５０および８５１において、それ
ぞれ不良アドレスとの比較が行われる。印加されたアド
レスが、回路８５０、８５１内に記憶されている不良ア
ドレスのいずれか一方と一致したとき、ノード８０５は
放電され、出力ＸＬは高レベルになる。

【００６６】本実施例の回路は、上の説明から明らかな
ように、図７または図９の欠陥救済回路において、アド
レス比較回路２個にＯＲゲート（５０２または５０３）
を付加した回路と等価である。したがって、本回路を用
いれば、図７または図９のＯＲゲートは必要ない。しか
も、ノード８０５の放電時間は前実施例と同じであるか
ら、ＯＲゲートの付加による遅延をなくすることができ
る。

【００６７】（ドントケアの効用）図９のような構成の
メモリのビット線の欠陥救済の場合、複数のメモリマッ
トにまたがる不良が生ずることがある。Ｙデコーダやセ
ンスアンプを複数のメモリマットで共用しているからで
ある。しかし、この問題は、以下に述べるように、アド
レス比較回路に“０”、“１”だけでなく、ドントケア
値“Ｘ”を記憶させることによって解決できる。以下、
ドントケア値を利用した実施例を説明する。

【００６８】（実施例６）図１２に本発明の第６の実施
例を示す。図中、１０はメモリアレー、２０はセンスア
ンプおよび入出力線、３０はＸデコーダ、４０はＹデコ
ーダ、５００は欠陥救済回路、６３０は予備ビット線選
択回路（構成は図３３と同様）、７０１はデータ入力バ
ッファ、７０２はデータ出力バッファである。メモリア
レー１０は、正規のメモリセルが配置されている領域１
４と、予備メモリセルが配置されている領域１５から成
る。領域１４には、ＮW本のワード線Ｗ〔ｉ〕（ｉ＝０
〜ＮW−１）とＮB本のビット線Ｂ〔ｊ〕（ｊ＝０〜ＮB
−１）との交点に、ＮW×ＮB個のメモリセルＭ〔ｉ，
ｊ〕が配置されている。領域１５には、ＮW本のワード
線とＬ本（ここではＬ＝２）の予備ビット線ＳＢ〔ｋ〕
（ｋ＝０〜Ｌ−１）との交点に、ＮW×Ｌ個の予備メモ
リセルが配置されている。なお、本実施例のアレー方式
は折り返しビット線方式であるが、本発明はオープンビ
ット線方式のメモリにも同様に適用できる。折り返しビ
ット線方式およびオープンビット線方式の詳細について
は、たとえば、アイ・イー・イー、プロシーディング、
第１３０巻第１部第３号、第１２７頁から第１３５頁、
１９８３年６月（ＩＥＥＰＲＯＣ.，Ｖol.１３０，Ｐ
t.Ｉ，Ｎo.３，pp.１２７−１３５，Ｊune １９８３）
に記述されている。

【００６９】以下、本実施例における欠陥救済の特徴に
ついて説明する。本実施例の欠陥救済回路の特徴は、各
アドレス比較回路ＡＣ〔ｋ〕にカラムアドレス信号だけ
でなくロウアドレス信号ＡＸ

〔０〕〜ＡX〔ｎW−１〕が
入力されていること、およびアドレス比較回路にドント
ケア値“Ｘ”を記憶できることである。これにより、ア
ドレス比較回路において、ロウアドレスを比較すること
も比較しないようにすることもできる。図３２の従来例
の場合は、アドレス比較回路ではカラムアドレスのみが
比較される。ビット線単位で正規のメモリセルと予備メ
モリセルとの置換を行うためである。本実施例でも、ロ
ウアドレスを比較しないようにすれば、従来通りのビッ
ト線単位での置換が実現できる。一方、ロウアドレスを
比較するようにすれば、１ビット単位での正規のメモリ
セルと予備メモリセルとの置換ができる。

【００７０】これを図１４を用いて説明する。図１４
は、本実施例の欠陥救済回路において可能な、正規のメ
モリセルと予備メモリセルとの置換方法の例を示した表
である。図中、○印はそのアドレスを比較する（“０”
または“１”を記憶させる）ことを、×印はそのアドレ
スを比較しない（“Ｘ”を記憶させる）ことを示してい
る。表の第１列のようにロウアドレスもカラムアドレス
もすべて比較するようにすれば、１ビット単位で正規の
メモリセルと予備メモリセルとの置換が行われる。第３
列のようにロウアドレスを比較しないようにすれば、従
来通りのビット線単位での置換が行われる。また、第２
列のようにロウアドレスの最下位のビットのみ比較しな
いようにすれば、２ビット単位での置換が行われる。

【００７１】このように、ビット線の欠陥救済にロウア
ドレスを用いることが本実施例のもう一つの特徴であ
る。従来の欠陥救済技術では、ワード線の欠陥救済には
ロウアドレスのみ、ビット線の欠陥救済にはカラムアド
レスのみを用いていた。しかし、本実施例のようにビッ
ト線の欠陥救済にロウアドレスを用いたり、逆にワード
線の欠陥救済にカラムアドレスを用いたりすることによ
って、上記のような各種置換方法を実現できるようにな
る。

【００７２】本発明の利点は、上記のような各種置換方
法によって、半導体メモリの各種不良にきめ細かく対処
できることである。一般に、半導体メモリの不良には、
１ビット不良（たとえばメモリセルキャパシタのピンホ
ールによって生ずる）、対ビット不良（たとえばコンタ
クトの不良によって生ずる）、ビット線不良（たとえば
ビット線の断線によって生ずる）等がある。図３２の従
来例では、１ビットの不良でも、その不良メモリセルを
含むビット線全体を予備ビット線で置換する。それに対
して本実施例では、１ビット不良の場合は不良メモリセ
ル１個のみ、対ビット不良の場合は不良メモリセル２個
のみを予備メモリセルで置換することができる。もちろ
んビット線不良の場合は、従来通りビット線単位での置
換も可能である。このように必要最小限のメモリセルの
みを予備メモリセルで置換することにより、正規のメモ
リセルを置換した予備メモリセルに不良がある確率が従
来よりも小さくなり、歩留りが向上する。予備メモリセ
ルがすべて不良でない確率は、メモリセル数の指数関数
に逆比例するからである。

【００７３】また、不良の修復に必要最小限の予備メモ
リセルを用いるので、予備メモリセルの利用効率が高ま
る。たとえば、正規のメモリセルＭ〔ｉ1，ｊ1〕とＭ
〔ｉ2，ｊ2〕（ｉ1≠ｉ2，ｊ1≠ｊ2）が不良である場合
を考える。このような場合、従来方式では修復のために
２本の予備ビット線が必要である。しかし本実施例の場
合は、たとえば、アドレス比較回路ＡＣ

〔０〕に不良ア
ドレス〔ｉ1，ｊ1〕を、ＡＣ〔１〕に〔ｉ2，ｊ2〕をそ
れぞれ記憶させることにより、１本の予備ビット線ＳＢ

〔０〕だけで修復することができる。したがって、予備
ビット線ＳＢ〔１〕を他の不良の修復に充てることがで
きるので、歩留りの向上が期待できる。

【００７４】次に欠陥救済回路５００の詳細について説
明する。本実施例の欠陥救済回路は、Ｒ個（ここではＲ
＝４）のアドレス比較回路ＡＣ〔ｋ〕（ｋ＝０〜Ｒ−
１）、Ｒ／Ｌ個（ここではＲ／Ｌ＝２）のＯＲゲート５
０２、５０３、およびＮＯＲゲート５０４から成る。Ｒ
個のアドレス比較回路の出力ＹＲ

〔０〕〜ＹＲ〔３〕を
Ｒ／Ｌ個ずつ論理和をとったＬ個の信号ＹＬ

〔０〕、Ｙ
Ｌ〔１〕が、予備ビット線選択回路６３０まで配線さ
れ、予備ビット線の選択に用いられる。ＮＯＲゲート５
０４は、ＹＲ

〔０〕〜ＹＲ〔３〕のいずれかが高レベル
となったときにＹデコーダ４０をディスエーブルするた
めのものである。

【００７５】本発明の特徴は、予備ビット線数Ｌとアド
レス比較回路数Ｒとの選択の自由度が大きいことであ
る。従来方式では、ビット線を単位として置換するの
で、必ずＬ＝Ｒでなければならない。たとえば図３２で
はＬ＝Ｒ＝４である。それに対して本発明による方式で
は、Ｌ、Ｒを比較的自由に選ぶことができるので、小面
積で効率のよい欠陥救済回路を作ることが可能である。
ＬとＲの関係を次に説明する。

【００７６】一般に、一度にメモリセルと置換する正規
のメモリセルの数をｂとすると、Ｌ≦Ｒ≦ＬＮW／ｂ …（３）が成り立つ。左側の不等号は、アドレス比較回路数より
も多い予備線を設けても無意味であることを示してい
る。右側の不等号は、次のような意味である。予備メモ
リセルはＬＮW個であるが、このうちｂ個ずつ同時に置
換されるので、置換の自由度はＬＮW／ｂである。した
がって、これよりもアドレス比較回路数を多くしても無
意味である。従来方式（ビット線単位の置換）では、ｂ
＝ＮWであるから、Ｌ＝Ｒでなければならない。それに
対して本実施例の方式では、ｂは１≦ｂ≦ＮWの範囲で
自由に選ぶことができるから、Ｌ、Ｒの選択の自由度が
大きくなる。

【００７７】チップ面積の観点からいえば、ＬよりもＲ
を増やす方が望ましい。アドレス比較回路を１個設ける
ことによる面積増加は、普通、全メモリマットに予備線
を１本ずつ設けることによる面積増加よりも小さいから
である。従来方式では、Ｌ＝Ｒという関係に束縛されて
Ｒだけを増やすことはできないが、本発明によればそれ
が可能である。したがって、Ｌを比較的小さく、Ｒを比
較的大きくすることにより、小面積で効率のよい欠陥救
済回路を作ることができる。すなわち、本発明の特徴は
（３）式から左側の等号を除いた関係、Ｌ＜Ｒ≦ＬＮW／ｂ …（４）とできることにある。たとえば、図１２の実施例では、
Ｌ＝２、Ｒ＝４である。なお、この例から明らかなよう
に、ＲはＬの倍数にするのが望ましい。

【００７８】（実施例７）図１５に本発明の第７の実施
例を示す。前実施例との相違点は、アドレス比較回路の
出力の配線方法にある。本実施例では、ＹＲ

〔０〕〜Ｙ
Ｒ〔３〕の論理和をとった信号ＹＬを予備ビット線選択
回路６４０まで配線する。これに伴い、予備ビット線選
択信号６４０の構成を図１６（ａ）または（ｂ）のよう
に変更する。これは予備ビット線の多重選択を防止する
ためである。（ａ）ではＹＬビット線を選択するアドレ
ス信号ＡY

〔０〕（またはその補信号）との論理積をと
ることにより、（ｂ）ではビット線選択信号φYをＡY

〔０〕によってプリデコードした信号φY₀およびφY1を
作ることにより、予備ビット線１本だけが選択されるよ
うにしている。

【００７９】本実施例の特徴は、ビット線２本を単位と
した置換が可能なことである。これを図１７を用いて説
明する。表の第１列、第２列、第５列は、図１４と同
様、それぞれビット不良、対ビット不良、ビット線不良
の場合である。第３列は対ビット不良であるが、同一ワ
ード線上の隣接２ビットが不良の場合である（第２列は
同一ビット線上の隣接２ビット）。このような不良は、
たとえばメモリセルキャパシタ同士のショートによって
生ずる。第４列は２×２ビットが不良の場合である。こ
のような不良は、たとえばＳＲＡＭの場合、コンタクタ
不良によって生ずる。第６列は隣接する２本のビット線
が不良の場合である。このような不良は、たとえばビッ
ト線同士のショートによって生ずる。本実施例を用いれ
ば、以上のような各種不良をも容易に修復できる。

【００８０】本実施例のもう一つの特徴は、欠陥救済回
路５００と予備ビット線選択回路６４０との間の配線数
が、少なくてすむことである。

【００８１】（実施例８）図１８に本発明の第８の実施
例を示す。前２実施例との相違点は、メモリアレーがビ
ット線方向に複数（ここでは４個）のメモリマット１３
０〜１３３に分割されていることである。各メモリマッ
トは、正規のメモリセルが配置されている領域１４０〜
１４３と、予備メモリセルが配置されている領域１５０
〜１５３から成る。領域１４０〜１４３にはそれぞれ、
ＮW／４本のワード線Ｗ〔ｉ，ｎ〕（ｉ＝０〜ＮW／４−
１，ｎ＝０〜３）とＮB本のビット線Ｂ〔ｊ，ｎ〕（ｊ
＝０〜ＮB−１，ｎ＝０〜３）との交点にＮW×ＮB／４
個のメモリセルが配置されている。領域１５０〜１５３
にはそれぞれ、ＮW／４本のワード線Ｗ〔ｉ，ｎ〕（ｉ
＝０〜ＮW／４−１，ｎ＝０〜３）とＬ本（ここではＬ
＝２）の予備ビット線Ｂ〔ｋ，ｎ〕（ｋ＝０〜Ｌ−１，
ｎ＝０〜３）との交点にＮW×Ｌ／４個の予備メモリセ
ルが配置されている。センスアンプおよび入出力線２３
０〜２３３は、各メモリマットに対応して設けられてい
る。しかし、Ｙデコーダ４０は端に１個だけ設けられて
いる。Ｙデコーダの出力ＹＳ〔ｊ〕は、図中に一点鎖線
で示す配線によって、各メモリマットに供給されてい
る。予備ビット線選択回路６３０の出力ＳＹＳ〔ｋ〕に
ついても同様である。これは、ビット線分割と呼ばれる
手法であり、Ｙデコーダを複数のメモリマットで共用す
ることにより面積の低減を図るものである。ビット線分
割については、たとえばアイ・エス・エス・シー・シ
ー、ダイジェスト・オブ・テクニカル・ペーパーズ、第
２８２頁から第２８３頁、１９８４年２月（ＩＳＳＣ
Ｃ，Ｄigest of Ｔechnical papers，pp.２８２−２８
３，Ｆeb.１９８４）、あるいは特開昭５７−１９８５
９２に記載されている。

【００８２】本発明は、本実施例のように、複数のメモ
リマットで回路（この場合はＹデコーダおよびその出力
の配線）を共用している場合に特に有効である。なぜな
らば、共用されている回路に欠陥があると、複数のメモ
リマットにまたがる不良が生ずるが、本発明を用いれ
ば、このような不良も容易に修復できるからである。こ
れを図１９を用いて説明する。表の第１列、第２列は、
図１４と同様、それぞれビット不良、対ビット不良の場
合である。第３列はビット線不良の場合である。ただ
し、この場合はメモリアレーが４分割されているので、
メモリマットを選択するアドレス信号（ここではロウア
ドレスの上位２ビット、ＡX〔ｎW−１〕およびＡX〔ｎW
−２〕）をも比較する。これにより、１個のメモリマッ
トのビット線だけが予備ビット線で置換される。表の第
４列はＹデコーダ不良の場合である。この場合は、上記
のＡX〔ｎW−１〕およびＡX〔ｎW−２〕は比較しない。
これにより、４個のメモリマットの対応する位置のビッ
ト線が同時に予備ビット線で置換される。

【００８３】（実施例９）図２０に本発明の第９の実施
例を示す。図１８の実施例との相違点は、センスアンプ
および入出力線を２個のメモリマットで共用しているこ
とである。すなわち、２４０を１３０と１３１で、２４
１を１３２と１３３でそれぞれ共用している。これはシ
ェアドセンスと呼ばれる手法であり、センスアンプの面
積を低減するのに有効である。前記の文献および公開特
許公報には、シェアドセンスについても記載されてい
る。

【００８４】本実施例の場合は、センスアンプに欠陥が
あるとその左右のマットの対応するビット線が同時に不
良になるが、本発明を用いれば、このような不良も容易
に修復できる。これを図２１を用いて説明する。表の第
１列、第２列、第３列、第５列は、図１９と同様、それ
ぞれビット不良、対ビット不良、ビット線不良、Ｙデコ
ーダ不良の場合である。第４列はセンスアンプ不良の場
合である。この場合は、ロウアアドレスのうち、メモリ
マット１３０、１３１を選択するか、１３２、１３３を
選択するかを決定するアドレス信号（ここではＡX〔ｎW
−１〕）のみ比較する。これにより、センスアンプの左
右のメモリマットの対応する位置のビット線が同時に予
備ビット線で置換される。

【００８５】以上の実施例６〜９はいずれも、本発明を
ビット線の欠陥救済に適用した例であった。しかし、ド
ントケア値を利用した欠陥救済は、ワード線の欠陥救済
にも適用可能である。

【００８６】（アドレス比較回路の実施例３）次に、実
施例６〜９に用いるためのアドレス比較回路について説
明する。ここで用いるアドレス比較回路は、前述のよう
に、不良アドレスとして“０”、“１”、“Ｘ”の３値
を記憶できることが特徴である。図２２はアドレス比較
回路の第３の実施例である。図中、８００はＡＮＤゲー
トである。８１０は、ビット比較回路であり、不良アド
レスの１ビットを記憶し、それをアドレス信号の１ビッ
トと比較するものである。８６１〜８６３はレーザで切
断されるヒューズ、８６４、８６７はインバータ、８６
５、８６６はＮＡＮＤゲートである。８０９はエネーブ
ル回路であり、欠陥救済回路のために当該アドレス比較
回路を使用するか否かを決定するためのものである。８
１１はレーザで切断されるヒューズ、８１２はＮチャネ
ルＭＯＳトランジスタ、８１３、８１６はインバータ、
８１４、８１５はＮＡＮＤゲートである。以下、この回
路の動作を説明する。

【００８７】まず、エネーブル回路について述べる。欠
陥救済のために当該アドレス比較回路を使用するとき
は、まずエネーブル回路内のヒューズ８１１を切断す
る。これによりノード８３０が低レベル、８３１が高レ
ベル、８３２が高レベル、８３３が低レベルになる。し
たがってエネーブル信号Ｅが高レベルになる。ヒューズ
８１１が切断されていないときは、各ノードの電位が上
とは逆になり、エネーブル信号Ｅは低レベルになる。

【００８８】次に、ビット比較回路について述べる。ビ
ット比較回路８１０は、ヒューズの切断状況により記憶
されている値と、アドレスＡX〔ｉ〕（またはＡY
〔ｊ〕）とを比較し、一致すれば出力ＣX〔ｉ〕（また
はＣY〔ｊ〕）を高レベル、不一致ならばを低レベルに
する。ヒューズの切断方法は次のとおりである。“０”
を記憶させるときはヒューズ８６１および８６２を切断
する。これにより、アドレスが“０”のとき、すなわち
真信号ＡX〔ｉ〕（またはＡY〔ｊ〕）が低レベル、補信
号／ＡX〔ｉ〕（または／ＡY〔ｊ〕）が高レベルのとき
に出力ＣX〔ｉ〕（またはＣY〔ｊ〕）が高レベルにな
る。“１”を記憶させるときはヒューズ８６１および８
６３を切断する。これにより、アドレスが“１”のと
き、すなわち真信号ＡX〔ｉ〕（またはＡY〔ｊ〕）が高
レベル、補信号／ＡX〔ｉ〕（または／ＡY〔ｊ〕）が低
レベルのときに出力ＣX〔ｉ〕（またはＣY〔ｊ〕）が高
レベルになる。“Ｘ”を記憶させるときはヒューズ８６
２および８６３を切断する。このときはアドレスの如何
にかかわらず、出力ＣX〔ｉ〕（またはＣY〔ｊ〕）は高
レベルである。すべてのビット比較回路の比較結果が一
致のとき、ＡＮＤゲート８００の出力ＹＲが高レベルに
なる。すなわち、印加されたアドレスが不良アドレスと
一致したと判定される。アドレスのうち、１ビットでも
一致しないとＹＲは低レベルになる。なお、上記はエネ
ーブル信号Ｅが高レベルの場合である。エネーブル信号
Ｅが低レベルのときは、すべてのビット比較回路の出力
ＣX〔ｉ〕（またはＣY〔ｊ〕）は低レベルであり、した
がってＹＲも低レベルである。

【００８９】本実施例の特徴は、回路規模が小さく、し
たがって占有面積を小さくできることである。

【００９０】なお、不良アドレスを記憶するためのデバ
イスは、ここで示したレーザで切断されるヒューズに限
られない。電気的に切断されるヒューズや、ＥＰＲＯＭ
等の不揮発性メモリを用いてもよい。

【００９１】（アドレス比較回路の実施例４）図２３に
アドレス比較回路の第４の実施例を示す。前実施例との
相違点は、ビット比較回路８１０の構成にある。８７
１、８８１、８８２はレーザで切断されるヒューズ、８
７２はＮチャネルＭＯＳトランジスタ、８７３、８８７
はインバータ、８７４、８７５、８８５、８８６はＮＡ
ＮＤゲート、８８３、８８４はＯＲゲートである。以
下、この回路の動作を説明する。

【００９２】ビット比較回路８１０に“Ｘ”を記憶させ
るときは、ヒューズ８７１を切断する。これにより、ノ
ード８９０が低レベル、８９１が高レベル、８９２が高
レベル、８９３が低レベルになる。したがってドントケ
ア信号Ｄが高レベルになるので、アドレスの如何にかか
わらず出力ＣX〔ｉ〕（またはＣY〔ｊ〕）は高レベルに
なる。“０”または“１”を記憶させるときは、ヒュー
ズ８７１は切断しない。このとき、Ｄは低レベルであ
る。“０”を記憶させるときは、ヒューズ８８１を切断
する。これにより、アドレスが“０”のとき、すなわち
真信号ＡX〔ｉ〕（またはＡY〔ｊ〕）が低レベル、補信
号／ＡX〔ｉ〕（またはＡY〔ｊ〕）が高レベルのときに
出力ＣX〔ｉ〕（またはＣY〔ｊ〕）が高レベルになる。
“１”を記憶させるときはヒューズ８８２を切断する。
これにより、アドレスが“１”のとき、すなわち真信号
ＡX〔ｉ〕（またはＡY〔ｊ〕）が高レベル、補信号／Ａ
X〔ｉ〕（または／ＡY〔ｊ〕）が低レベルのときに出力
ＣX〔ｉ〕（またはＣY〔ｊ〕）が高レベルになる。

【００９３】本実施例の回路の特徴は、“０”、
“１”、“Ｘ”いずれを記憶させるときも、切断すべき
ヒューズの数は１個でよい（前実施例では２個）ことで
ある。これにより検査の際に欠陥救済に要する時間を短
縮できる。もう一つの特徴は、図には示していないが、
ドントケア信号Ｄを複数のビット比較回路で共有できる
ことである。たとえば図２１に示した５通りの置換方法
を実現するためには、ＡX〔１〕〜ＡX〔ｎW−３〕のド
ントケア信号は共通でよい。このようなときは、８７１
〜８７５から成る回路は１組だけ設ければよいので、占
有面積を小さくできる。

【００９４】（アドレス比較回路の実施例５）図２４に
アドレス比較回路の第５の実施例を示す。前実施例との
相違点は、ビット比較回路８１０の構成にある。９０
１、９１１はレーザで切断されるヒューズ、９０２、９
１２はＮチャネルＭＯＳトランジスタ、９０３、９１３
はインバータ、９０４、９０５、９１４、９１５はＮＡ
ＮＤゲート、９１７、９１８、９１９、９２０はＰチャ
ネルＭＯＳトランジスタ９２１、９２２、９２３、９２
４はＮチャネルＭＯＳトランジスタである。以下、この
回路の動作を説明する。

【００９５】ヒューズ９０１、９１１がいずれも切断さ
れていないときは、ノード９３２および９４２は低レベ
ルである。したがって、アドレスの如何にかかわらず、
ビット比較回路８１０の出力ＣX〔ｉ〕（またはＣY
〔ｊ〕）は高レベルである。これは“Ｘ”が記憶されて
いる状態である。“０”を記憶させるときはヒューズ９
０１を切断する。これにより、ノード９３２は高レベ
ル、ノード９４２は低レベルになる。したがって、アド
レスが“０”のとき、すなわち真信号ＡＸ〔ｉ〕（また
はＡＹ〔ｊ〕）が低レベル、補信号／ＡＸ〔ｉ〕（また
は／ＡＹ〔ｊ〕）が高レベルのときに出力ＣＸ〔ｉ〕
（またはＣＹ〔ｊ〕）が高レベルになる。“１”を記憶
させるときにはヒューズ９１１を切断する。これによ
り、ノード９３２は低レベル、ノード９４２は高レベル
になる。したがって、アドレスが“１”のとき、すなわ
ち真信号ＡX〔ｉ〕（またはＡY〔ｊ〕）が高レベル、補
信号／ＡX〔ｉ〕（または／ＡY〔ｊ〕）が低レベルのと
きに出力ＣX〔ｉ〕（またはＣY〔ｊ〕）が高レベルにな
る。

【００９６】本実施例の特徴は、ヒューズの数が前２実
施例に比べて少なく、したがって占有面積を小さくでき
ることである。しかも、“Ｘ”を記憶させるときはヒュ
ーズを切断しなくてもよいので、欠陥救済に要する時間
を前実施例よりもさらに短縮することができる。

【００９７】もう一つの特徴は、ヒューズ９０１、９１
１を両方共切断することにより、当該アドレス比較回路
を無効にできることである。このときはＣX〔ｉ〕（ま
たはＣY〔ｊ〕）は常に低レベルであるから、ＹＲも常
に低レベルである。この機能は、正規メモリセルを置換
した予備メモリセルが不良であった場合に用いることが
できる。たとえば、図１２の半導体メモリにおいて、不
良ビット線を予備ビット線ＳＢ

〔０〕で置換しようとし
て、アドレス比較回路ＡＣ

〔０〕を用いたところ、ＳＢ

〔０〕が不良であったとする。このときは、ＡＣ

〔０〕
を上記の方法で無効にし、かわりにたとえばＡＣ〔２〕
を用いて予備ビット線ＳＢ〔１〕によって置換すればよ
い。

【００９８】以上紹介したアドレス比較回路の実施例３
〜５では、すべてのビット比較回路にドントケア値
“Ｘ”を記憶させることができる。しかし、一部のビッ
ト比較回路には“Ｘ”を記憶させる必要がないこともあ
る。たとえば図２１に示した５通りの置換方法を実現す
るためには、ＡY

〔０〕〜ＡY〔ｎB−１〕用のビット比
較回路には“Ｘ”を記憶させる必要がない。このような
ときはＡY

〔０〕〜ＡY〔ｎB−１〕用のビット比較回路
として“Ｘ”を記憶できない回路、たとえば図１０に示
した回路を用いて、占有面積の低減を図ることができ
る。また、たとえば図２１〜の第３列〜第５列の３通り
の置換方法のみを実現する（すなわち、ビット単位、対
ビット単位での置換は行わない）場合は次のようにすれ
ばよい。ＡX〔ｎW−２〕、ＡX〔ｎW−１〕の２ビットの
み、“Ｘ”を記憶できるビット比較回路を用い、ＡY

〔０〕〜ＡY〔ｎB−１〕用には“Ｘ”を記憶できないビ
ット比較回路を用いる。ＡX

〔０〕〜ＡX〔ｎW−３〕用
のビット比較回路は不要である。

【００９９】

【発明の効果】本発明によれば、欠陥救済によって同時
に置換されるメモリセル数が少なくなり、予備メモリセ
ル自体に不良のある確率が小さくなり、しかも予備メモ
リセルの利用効率が高くなる。また、各メモリマットの
予備線数とアドレス比較回路数との設定の自由度が大き
くなる。これにより、小面積で歩留り改善効果の大きい
欠陥救済回路を作ることができる。

【図面の簡単な説明】

【図１】本発明の実施例の半導体メモリの構成を示すブ
ロック図。

【図２】本発明による半導体メモリにおける正規のワー
ド線と予備ワード線との置換方法を示す図。

【図３】本発明の実施例の半導体メモリの構成を示すブ
ロック図。

【図４】本発明による半導体メモリにおける正規のワー
ド線と予備ワード線との置換方法を示す図。

【図５】本発明の実施例の半導体メモリの構成を示すブ
ロック図。

【図６】本発明に用いるスイッチ回路の回路図。

【図７】本発明の実施例の半導体メモリの構成を示すブ
ロック図。

【図８】本発明に用いる予備ワード線選択回路の回路
図。

【図９】本発明の実施例の半導体メモリの構成を示すブ
ロック図。

【図１０】本発明に用いるアドレス比較回路の回路図。

【図１１】本発明に用いるアドレス比較回路の回路図。

【図１２】本発明の実施例の半導体メモリの構成を示す
ブロック図。

【図１３】ドントケア値を説明するための表。

【図１４】本発明による欠陥救済を説明するための表。

【図１５】本発明の実施例の半導体メモリの構成を示す
ブロック図。

【図１６】本発明に用いる予備ビット線選択回路の回路
図。

【図１７】本発明による欠陥救済を説明するための表。

【図１８】本発明の実施例の半導体メモリの構成を示す
ブロック図。

【図１９】本発明による欠陥救済を説明するための表。

【図２０】本発明の実施例の半導体メモリの構成を示す
ブロック図。

【図２１】本発明による欠陥救済を説明するための表。

【図２２】本発明に用いるアドレス比較回路の回路図。

【図２３】本発明に用いるアドレス比較回路の回路図。

【図２４】本発明に用いるアドレス比較回路の回路図。

【図２５】従来の半導体メモリの構成を示すブロック
図。

【図２６】従来の半導体メモリに用いる予備ワード線選
択回路の回路図。

【図２７】従来の半導体メモリの構成を示すブロック
図。

【図２８】従来の半導体メモリに用いる予備ワード線選
択回路の回路図。

【図２９】従来の半導体メモリにおける正規のワード線
と予備ワード線との置換方法を示す図。

【図３０】従来の半導体メモリの構成を示すブロック
図。

【図３１】従来の半導体メモリにおける正規のワード線
と予備ワード線との置換方法を示す図。

【図３２】従来の半導体メモリの構成を示すブロック
図。

【図３３】従来の半導体メモリに用いる予備ビット線選
択回路の回路図。

【符号の説明】

１０…メモリアレー、１００〜１０３，１３０〜１３３
…メモリマット、２０，２００〜２０３，２３０〜２３
３，２４０，２４１…センスアンプおよび入出力線、３
０，３００，３０１，３１０〜３１３，３３０〜３３３
…Ｘデコーダ、４０，４００，４１０，４１１…Ｙデコ
ーダ，５００…欠陥救済回路、６００，６１０〜６１
３，６２０〜６２７…予備ワード線選択回路、６３０，
６４０…予備ビット線選択回路、７００…マルチプレク
サ、７０１…データ入力バッファ、７０２…データ出力
バッファ、Ｗ〔ｉ〕，Ｗ〔ｉ，０〕〜Ｗ〔ｉ，３〕…正
規のワード線、ＳＷ〔ｋ，０〕〜ＳＷ〔ｋ，３〕…予備
ワード線、Ｂ〔ｊ〕，Ｂ〔ｊ，０〕〜Ｂ〔ｊ，３〕…正
規のビット線、ＳＢ〔ｋ〕，ＳＢ〔ｋ，０〕〜ＳＢ
〔ｋ，３〕…予備ビット線、ＹＳ〔ｊ〕…Ｙデコーダ出
力線、ＡＣ〔ｋ〕…アドレス比較回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者伊藤清男東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (56)参考文献特開昭62−173700（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G11C 29/00 G11C 11/401

Claims

(57)【特許請求の範囲】

【請求項１】複数のワード線と複数のビット線及び予備
ビット線との交点に設けられた複数のメモリセルをそれ
ぞれに持つ複数のメモリマットと、前記ビット線と前記
予備ビット線の置換を制御するために設けられ、”
０”、”１”、ドントケア値”Ｘ”のいずれかを記憶可
能なビット比較回路を含む欠陥救済回路とを有すること
を特徴とする半導体装置。
【請求項２】請求項１において、前記ビット比較回路
に”０”が記憶された場合に前記ビット比較回路は入力
される信号の論理値が”０”のとき一致信号を発生し、
前記ビット比較回路に”１”が記憶された場合に、前記
ビット比較は入力される信号の論理値が”１”のとき一
致信号を発生し、前記ビット比較回路にドントケア値”
Ｘ”が記憶された場合に、前記ビット比較は入力される
信号の論理値が”０”及び”１”の両方で一致信号を発
生することを特徴とする半導体装置。
【請求項３】請求項１または２において、前記ビット比
較回路は、ヒューズを含むことを特徴とする半導体装
置。
【請求項４】複数のワード線と複数のビット線及び予備
ビット線との交点に設けられた複数のメモリセルをそれ
ぞれに持つ複数のメモリマットと、前記複数のメモリマットに渡って設けられ、前記複数の
メモリマットの前記複数のビット線のそれぞれに対応し
て設けられる複数のビット線選択線と、前記複数のビット線選択線の選択を制御するためのＹデ
コーダと、前記複数のメモリマットに渡って設けられ、前記複数の
メモリマットの前記予備ビット線を選択するための予備
ビット線選択線と、前記第１予備ビット線選択線の選択を制御するために設
けられ、カラムアドレスとロウアドレスに基づくアクセ
ス情報が入力される欠陥救済回路とを備え、前記欠陥救済回路は、前記アクセス情報をビット毎に比
較する複数のビット比較回路を有し、前記ビット比較回路は、”０”、”１”、ドントケア
値”Ｘ”のいずれかを記憶可能とされることを特徴とす
る半導体装置。
【請求項５】請求項４において、前記複数のビット比較
回路は、ロウアドレスに関する情報を比較する第１領域
と、カラムアドレスに関する情報を比較する第２領域と
を有し、前記Ｙデコーダ出力に欠陥がある場合には、前記第１領
域に含まれる前記ビット比較回路はドントケア値”Ｘ”
にプログログラムされることを特徴とする半導体装置。
【請求項６】請求項４において、前記半導体装置は、前
記複数のメモリマットのうち隣り合う２個のメモリマッ
トで共用されるセンスアンプをさらに含み、前記欠陥救済回路は、前記センスアンプに欠陥がある場
合に、前記センスアンプを共用する２個のメモリマット
のそれぞれのビット線を対応する予備ビットで置換する
ようプログラム可能とされることを特徴とする半導体装
置。
【請求項７】請求項１から６のいずれかにおいて、前記
複数のメモリセルのそれぞれはダイナミック形メモリセ
ルであることを特徴とする半導体装置。