JP2002050191A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
- G11C29/848—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by adjacent switching
Abstract
(57)【要約】
【課題】冗長セルアレイは増やさずに冗長の効率を向上
させることで、より多くの不良に対応できる半導体記憶
装置を提供することを目的とする。 【解決手段】半導体記憶装置は、不良箇所をロー方向及
びコラム方向に関して指定するフューズ回路と、フュー
ズ回路がロー方向に関して指定する不良箇所に入力ロー
アドレスが一致する場合にフューズ回路がコラム方向に
関して指定する不良箇所を避けて冗長セルを使用する制
御回路を含む。
させることで、より多くの不良に対応できる半導体記憶
装置を提供することを目的とする。 【解決手段】半導体記憶装置は、不良箇所をロー方向及
びコラム方向に関して指定するフューズ回路と、フュー
ズ回路がロー方向に関して指定する不良箇所に入力ロー
アドレスが一致する場合にフューズ回路がコラム方向に
関して指定する不良箇所を避けて冗長セルを使用する制
御回路を含む。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に冗長セルア
レイを含む半導体記憶装置に関し、詳しくは冗長の効率
を向上させた冗長セルアレイを含む半導体記憶装置に関
する。
レイを含む半導体記憶装置に関し、詳しくは冗長の効率
を向上させた冗長セルアレイを含む半導体記憶装置に関
する。
【０００２】
【従来の技術】ＤＲＡＭ等のメモリには、冗長は必要不
可欠な技術である。微細化が進んでくると、関連する技
術の立ち上げ時期には多くの不良ビットが発生してしま
うので、良品を得るためには、多くの冗長回路及び冗長
セルアレイに入れ替える必要がある。しかし技術が成熟
してくると、不良ビットの発生数が抑えられてくるので、
多めに設けておいた冗長回路が無駄になってしまう。こ
れは不必要なチップ面積の増大につながる。
可欠な技術である。微細化が進んでくると、関連する技
術の立ち上げ時期には多くの不良ビットが発生してしま
うので、良品を得るためには、多くの冗長回路及び冗長
セルアレイに入れ替える必要がある。しかし技術が成熟
してくると、不良ビットの発生数が抑えられてくるので、
多めに設けておいた冗長回路が無駄になってしまう。こ
れは不必要なチップ面積の増大につながる。
【０００３】このように、技術の立ち上げ時には多くの
冗長回路が必要になるが、技術の成熟時には冗長回路が
無駄になるという矛盾が生じることになる。
冗長回路が必要になるが、技術の成熟時には冗長回路が
無駄になるという矛盾が生じることになる。
【０００４】
【発明が解決しようとする課題】従来の冗長回路は、不
良ビット、不良ワード線、不良コラム選択線、不良データ
バス等が存在すると、それに対応するアドレスのフュー
ズを切る。これにより、対応するアドレスにアクセス命
令が入ってきたときには、置き換えられた冗長セルに対
してアクセスが行なわれるようにしている。
良ビット、不良ワード線、不良コラム選択線、不良データ
バス等が存在すると、それに対応するアドレスのフュー
ズを切る。これにより、対応するアドレスにアクセス命
令が入ってきたときには、置き換えられた冗長セルに対
してアクセスが行なわれるようにしている。
【０００５】この動作は、ロー冗長或いはコラム冗長に
関わらず、フューズを切断すると一意的に決定されてし
まう。即ちコラム冗長の場合には、不良のあるコラムを
冗長セルアレイに置き換えると、そのコラムに対するア
クセスは例外なく冗長セルアレイに対するアクセスに置
き換えられる。従って、２つのコラムに対する冗長セッ
トを設けるためには、１つのコラムに対する冗長セット
の２倍の冗長セットを設けることが必要になり、チップ
面積の増大につながってしまう。
関わらず、フューズを切断すると一意的に決定されてし
まう。即ちコラム冗長の場合には、不良のあるコラムを
冗長セルアレイに置き換えると、そのコラムに対するア
クセスは例外なく冗長セルアレイに対するアクセスに置
き換えられる。従って、２つのコラムに対する冗長セッ
トを設けるためには、１つのコラムに対する冗長セット
の２倍の冗長セットを設けることが必要になり、チップ
面積の増大につながってしまう。
【０００６】本発明は、以上の点を鑑み、冗長セルアレイ
は増やさずに冗長の効率を向上させることで、より多く
の不良に対応できる半導体記憶装置を提供することを目
的とする。
は増やさずに冗長の効率を向上させることで、より多く
の不良に対応できる半導体記憶装置を提供することを目
的とする。
【０００７】
【課題を解決するための手段】請求項１の発明では、半
導体記憶装置は、不良箇所をロー方向及びコラム方向に
関して指定するフューズ回路と、該フューズ回路がロー
方向に関して指定する不良箇所に入力ローアドレスが一
致する場合に該フューズ回路がコラム方向に関して指定
する不良箇所を避けて冗長セルを使用する制御回路を含
むことを特徴とする。
導体記憶装置は、不良箇所をロー方向及びコラム方向に
関して指定するフューズ回路と、該フューズ回路がロー
方向に関して指定する不良箇所に入力ローアドレスが一
致する場合に該フューズ回路がコラム方向に関して指定
する不良箇所を避けて冗長セルを使用する制御回路を含
むことを特徴とする。
【０００８】請求項２の発明では、請求項１記載の半導
体記憶装置において、前記制御回路は、前記フューズ回
路がコラム方向に関して指定する不良箇所を避けてメモ
リセル側データバス及び冗長データバスを出力側データ
バスに選択的に接続するデータバス切り替え回路である
ことを特徴とする。
体記憶装置において、前記制御回路は、前記フューズ回
路がコラム方向に関して指定する不良箇所を避けてメモ
リセル側データバス及び冗長データバスを出力側データ
バスに選択的に接続するデータバス切り替え回路である
ことを特徴とする。
【０００９】請求項３の発明では、請求項１記載の半導
体記憶装置において、前記フューズ回路はデコード後の
ローアドレスをフューズにより指定することによって不
良箇所をロー方向に関して指定することを特徴とする。
体記憶装置において、前記フューズ回路はデコード後の
ローアドレスをフューズにより指定することによって不
良箇所をロー方向に関して指定することを特徴とする。
【００１０】請求項４の発明では、請求項３記載の半導
体記憶装置において、前記フューズ回路が指定するデコ
ード後のローアドレスは、ローアドレス方向の活性化単
位であるブロックに対応することを特徴とする特徴とす
る。
体記憶装置において、前記フューズ回路が指定するデコ
ード後のローアドレスは、ローアドレス方向の活性化単
位であるブロックに対応することを特徴とする特徴とす
る。
【００１１】請求項５の発明では、請求項１乃至４の何
れか１項に記載の半導体記憶装置において、前記フュー
ズ回路は、複数の不良箇所にそれぞれ対応する複数のフ
ューズ回路を含むことを特徴とする。
れか１項に記載の半導体記憶装置において、前記フュー
ズ回路は、複数の不良箇所にそれぞれ対応する複数のフ
ューズ回路を含むことを特徴とする。
【００１２】請求項６の発明では、請求項１記載の半導
体記憶装置において、前記フューズ回路は、複数の不良
データバスにそれぞれ対応する複数のフューズ回路を含
み、各フューズ回路はデコード後のローアドレスをフュ
ーズにより指定することによって不良箇所をロー方向に
関して指定すると共に、各フューズ回路でデコード後の
ローアドレスを複数指定可能であることを特徴とする。
体記憶装置において、前記フューズ回路は、複数の不良
データバスにそれぞれ対応する複数のフューズ回路を含
み、各フューズ回路はデコード後のローアドレスをフュ
ーズにより指定することによって不良箇所をロー方向に
関して指定すると共に、各フューズ回路でデコード後の
ローアドレスを複数指定可能であることを特徴とする。
【００１３】請求項７の発明では、請求項１記載の半導
体記憶装置において、前記フューズ回路は、ローアドレ
ス方向の活性化単位である複数のブロックに対応してブ
ロック数と同数個設けられたフューズ回路を含み、各フ
ューズ回路は該ブロックとの対応関係によって不良箇所
をロー方向に関して指定し、フューズ切断によって不良
箇所をコラム方向に関して指定することを特徴とする。
体記憶装置において、前記フューズ回路は、ローアドレ
ス方向の活性化単位である複数のブロックに対応してブ
ロック数と同数個設けられたフューズ回路を含み、各フ
ューズ回路は該ブロックとの対応関係によって不良箇所
をロー方向に関して指定し、フューズ切断によって不良
箇所をコラム方向に関して指定することを特徴とする。
【００１４】請求項８の発明では、請求項１記載の半導
体記憶装置において、前記フューズ回路は、不良箇所を
コラム方向に関して指定するデータバス選択部と、不良
箇所をロー方向に関して指定するローアドレス選択部
と、冗長するか否かを指定する冗長判定部を含むことを
特徴とする。
体記憶装置において、前記フューズ回路は、不良箇所を
コラム方向に関して指定するデータバス選択部と、不良
箇所をロー方向に関して指定するローアドレス選択部
と、冗長するか否かを指定する冗長判定部を含むことを
特徴とする。
【００１５】請求項９の発明では、請求項８記載の半導
体記憶装置において、前記データバス選択部と、前記ロ
ーアドレス選択部と、前記冗長判定部は、フューズの接
続状態によってラッチ状態の異なるラッチ回路を含むこ
とを特徴とする。
体記憶装置において、前記データバス選択部と、前記ロ
ーアドレス選択部と、前記冗長判定部は、フューズの接
続状態によってラッチ状態の異なるラッチ回路を含むこ
とを特徴とする。
【００１６】請求項１０の発明では、半導体記憶装置
は、入力ローアドレスに応じてコラム方向の冗長を行な
うか否かを切り換えることを特徴とする。
は、入力ローアドレスに応じてコラム方向の冗長を行な
うか否かを切り換えることを特徴とする。
【００１７】上記発明では、フューズによってコラム方
向及びロー方向に関して不良箇所を指定して、アクセス
時のローアドレスに基づいて、冗長セルに切り換えるか
否か、即ちコラム冗長を行なうか否かを制御すること
で、効率的な冗長処理を実現することが可能になる。
向及びロー方向に関して不良箇所を指定して、アクセス
時のローアドレスに基づいて、冗長セルに切り換えるか
否か、即ちコラム冗長を行なうか否かを制御すること
で、効率的な冗長処理を実現することが可能になる。
【００１８】
【発明の実施の形態】図１は、本発明による冗長動作の
原理を説明するための図である。
原理を説明するための図である。
【００１９】本発明においては、フューズによってコラ
ム方向及びロー方向に関して不良箇所を指定して、アク
セス時のローアドレスに基づいて、冗長セルに切り換え
るか否か、即ちコラム冗長を行なうか否かを制御可能に
してある。
ム方向及びロー方向に関して不良箇所を指定して、アク
セス時のローアドレスに基づいて、冗長セルに切り換え
るか否か、即ちコラム冗長を行なうか否かを制御可能に
してある。
【００２０】図１に示されるように、本発明においては、
メモリコア回路１０、シフト制御回路１１、及びフュー
ズ回路１２−１及び１２−２が設けられている。メモリ
コア回路１０に対するデータ読み出し及びデータ書き込
みは、データバスＤＢ０乃至ＤＢ３によって行なわれ
る。またメモリコア回路１０には冗長セルが設けられて
おり、データバスＲＤＢに対応する。フューズ回路１２
−１及び１２−２は、フューズ切断によってコラム方向
及びロー方向に関して不良箇所を指定する。例えば図１
の例では、フューズ回路１２−１は、データバスＤＢ０
及びロー方向のブロックＢｌｏｃｋ１に不良箇所が存在
することを指定しており、またフューズ回路１２−２
は、データバスＤＢ２及びロー方向のブロックＢｌｏｃ
ｋ２に不良箇所が存在することを指定しているとする。
ここでブロックとは、ローアドレス方向を分割して得ら
れる各まとまりで、センスアンプ等の回路が活性化され
る単位であり、あるブロックをアクセスするときには通
常そのブロックだけに関連するセンスアンプ等の回路が
活性化される。
メモリコア回路１０、シフト制御回路１１、及びフュー
ズ回路１２−１及び１２−２が設けられている。メモリ
コア回路１０に対するデータ読み出し及びデータ書き込
みは、データバスＤＢ０乃至ＤＢ３によって行なわれ
る。またメモリコア回路１０には冗長セルが設けられて
おり、データバスＲＤＢに対応する。フューズ回路１２
−１及び１２−２は、フューズ切断によってコラム方向
及びロー方向に関して不良箇所を指定する。例えば図１
の例では、フューズ回路１２−１は、データバスＤＢ０
及びロー方向のブロックＢｌｏｃｋ１に不良箇所が存在
することを指定しており、またフューズ回路１２−２
は、データバスＤＢ２及びロー方向のブロックＢｌｏｃ
ｋ２に不良箇所が存在することを指定しているとする。
ここでブロックとは、ローアドレス方向を分割して得ら
れる各まとまりで、センスアンプ等の回路が活性化され
る単位であり、あるブロックをアクセスするときには通
常そのブロックだけに関連するセンスアンプ等の回路が
活性化される。
【００２１】データ読み出し或いは書き込み動作におい
て、メモリコア回路１０にアクセスする場合には、アク
セス先のローアドレスを参照して、冗長セルへの切り替
えを行なうか否かを制御する。図１（ａ）は、ブロック
Ｂｌｏｃｋ０にアクセスする場合を示す。この場合に
は、アクセス先のローアドレスはブロックＢｌｏｃｋ０
を指し示すので、コラム冗長をすることなく、例えばデー
タ読み出しの場合にはデータバスＤＢ０乃至ＤＢ３のデ
ータをデータＤＱ０乃至ＤＱ３として読み出す。
て、メモリコア回路１０にアクセスする場合には、アク
セス先のローアドレスを参照して、冗長セルへの切り替
えを行なうか否かを制御する。図１（ａ）は、ブロック
Ｂｌｏｃｋ０にアクセスする場合を示す。この場合に
は、アクセス先のローアドレスはブロックＢｌｏｃｋ０
を指し示すので、コラム冗長をすることなく、例えばデー
タ読み出しの場合にはデータバスＤＢ０乃至ＤＢ３のデ
ータをデータＤＱ０乃至ＤＱ３として読み出す。
【００２２】図１（ｂ）は、ブロックＢｌｏｃｋ１にア
クセスする場合を示す。この場合には、アクセス先のロ
ーアドレスはブロックＢｌｏｃｋ１を指し示すので、フ
ューズ回路１２−１が指定するブロックである。従っ
て、フューズ回路１２−１が指定するデータバスＤＢ０
を、コラム冗長してアクセス先を冗長セルに切り換え
る。即ち例えばデータ読み出しの場合には、データバス
ＤＢ０を冗長セルに切り換えて、データバスＲＤＢ、Ｄ
Ｂ１、ＤＢ２、及びＤＢ３のデータを、データＤＱ０乃
至ＤＱ３として読み出す。
クセスする場合を示す。この場合には、アクセス先のロ
ーアドレスはブロックＢｌｏｃｋ１を指し示すので、フ
ューズ回路１２−１が指定するブロックである。従っ
て、フューズ回路１２−１が指定するデータバスＤＢ０
を、コラム冗長してアクセス先を冗長セルに切り換え
る。即ち例えばデータ読み出しの場合には、データバス
ＤＢ０を冗長セルに切り換えて、データバスＲＤＢ、Ｄ
Ｂ１、ＤＢ２、及びＤＢ３のデータを、データＤＱ０乃
至ＤＱ３として読み出す。
【００２３】図１（ｃ）は、ブロックＢｌｏｃｋ２にア
クセスする場合を示す。この場合には、アクセス先のロ
ーアドレスはブロックＢｌｏｃｋ２を指し示すので、フ
ューズ回路１２−２が指定するブロックである。従っ
て、フューズ回路１２−２が指定するデータバスＤＢ２
を、コラム冗長してアクセス先を冗長セルに切り換え
る。即ち例えばデータ読み出しの場合には、データバス
ＤＢ２を冗長セルに切り換えて、データバスＲＤＢ、Ｄ
Ｂ０、ＤＢ１、及びＤＢ３のデータを、データＤＱ０乃
至ＤＱ３として読み出す。
クセスする場合を示す。この場合には、アクセス先のロ
ーアドレスはブロックＢｌｏｃｋ２を指し示すので、フ
ューズ回路１２−２が指定するブロックである。従っ
て、フューズ回路１２−２が指定するデータバスＤＢ２
を、コラム冗長してアクセス先を冗長セルに切り換え
る。即ち例えばデータ読み出しの場合には、データバス
ＤＢ２を冗長セルに切り換えて、データバスＲＤＢ、Ｄ
Ｂ０、ＤＢ１、及びＤＢ３のデータを、データＤＱ０乃
至ＤＱ３として読み出す。
【００２４】このようにして、本発明では、フューズに
よってコラム方向及びロー方向に関して不良箇所を指定
して、アクセス時のローアドレスに基づいて、冗長セルに
切り換えるか否か、即ちコラム冗長を行なうか否かを制
御することで、効率的な冗長処理を可能とする。
よってコラム方向及びロー方向に関して不良箇所を指定
して、アクセス時のローアドレスに基づいて、冗長セルに
切り換えるか否か、即ちコラム冗長を行なうか否かを制
御することで、効率的な冗長処理を可能とする。
【００２５】即ち、従来の構成であれば、データバスＤＢ
０を冗長するようにフューズ設定すると、アクセスする
ローアドレスに関わらず、データバスＤＢ０は一意的に
冗長セルに切り換えられてしまう。従って、図１の場合
のように、データバスＤＢ０とデータバスＤＢ２とに不
良が存在する場合に、これらの不良を救済するためには、
冗長セルのセットが２つ必要になってしまう。それに対
して本発明では、アクセス時のローアドレスに基づいて
冗長セルに切り換えるか否かを制御するので、１セット
の冗長セルであっても、複数のデータバスに関する不良
に対応することが可能になる。
０を冗長するようにフューズ設定すると、アクセスする
ローアドレスに関わらず、データバスＤＢ０は一意的に
冗長セルに切り換えられてしまう。従って、図１の場合
のように、データバスＤＢ０とデータバスＤＢ２とに不
良が存在する場合に、これらの不良を救済するためには、
冗長セルのセットが２つ必要になってしまう。それに対
して本発明では、アクセス時のローアドレスに基づいて
冗長セルに切り換えるか否かを制御するので、１セット
の冗長セルであっても、複数のデータバスに関する不良
に対応することが可能になる。
【００２６】以下に、本発明の実施例を、添付の図面を
用いて詳細に説明する。
用いて詳細に説明する。
【００２７】図２は、本発明が適用される半導体記憶装
置の構成を示す構成図である。
置の構成を示す構成図である。
【００２８】図２の半導体記憶装置２０は、コラムアド
レスバッファ２１、コラムデコーダ２２、ローアドレス
バッファ２３、ローデコーダ２４、冗長比較回路２５、
冗長デコーダ２６、冗長回路２７、データバス切り換え
回路２８、ライトアンプ・リードアンプ２９、及びメモ
リセルアレイ３０を含む。
レスバッファ２１、コラムデコーダ２２、ローアドレス
バッファ２３、ローデコーダ２４、冗長比較回路２５、
冗長デコーダ２６、冗長回路２７、データバス切り換え
回路２８、ライトアンプ・リードアンプ２９、及びメモ
リセルアレイ３０を含む。
【００２９】ローアドレスバッファ２３に入力されたロ
ーアドレスが、ローデコーダ２４に供給される。ローデ
コーダ２４はローアドレスをデコードすることで、メモ
リセルアレイ３０の所定のローアドレスにアクセスす
る。冗長比較回路２５は、ローアドレスと冗長アドレス
とを比較する。両者が一致する場合には、冗長デコーダ
２６が冗長セルにアクセスする。これはロー冗長に関す
る処理であり、本発明によるコラム冗長に関する処理と
は異なる。
ーアドレスが、ローデコーダ２４に供給される。ローデ
コーダ２４はローアドレスをデコードすることで、メモ
リセルアレイ３０の所定のローアドレスにアクセスす
る。冗長比較回路２５は、ローアドレスと冗長アドレス
とを比較する。両者が一致する場合には、冗長デコーダ
２６が冗長セルにアクセスする。これはロー冗長に関す
る処理であり、本発明によるコラム冗長に関する処理と
は異なる。
【００３０】コラムアドレスバッファ２１に入力された
コラムアドレスが、コラムデコーダ２２に供給される。
コラムデコーダ２２は、コラムアドレスをデコードする
ことで、メモリセルアレイ３０の所定のコラムアドレス
にアクセスする。このアクセスされたアドレスに対する
データ読み出し・データ書き込みが、ライトアンプ・リ
ードアンプ２９を介して行なわれる。
コラムアドレスが、コラムデコーダ２２に供給される。
コラムデコーダ２２は、コラムアドレスをデコードする
ことで、メモリセルアレイ３０の所定のコラムアドレス
にアクセスする。このアクセスされたアドレスに対する
データ読み出し・データ書き込みが、ライトアンプ・リ
ードアンプ２９を介して行なわれる。
【００３１】冗長回路２７は、フューズによってコラム
方向及びロー方向に関して不良箇所を指定する。データ
バス切り換え回路２８は、冗長回路２７からの不良箇所
に関する情報と、ローアドレスバッファ２３からのロー
アドレスに基づいて、図１で説明したようにデータバス
を冗長バスに切り換える。これによって、ローアドレス
或いはローブロック毎の冗長切り換えの制御が可能にな
る。
方向及びロー方向に関して不良箇所を指定する。データ
バス切り換え回路２８は、冗長回路２７からの不良箇所
に関する情報と、ローアドレスバッファ２３からのロー
アドレスに基づいて、図１で説明したようにデータバス
を冗長バスに切り換える。これによって、ローアドレス
或いはローブロック毎の冗長切り換えの制御が可能にな
る。
【００３２】図３は、冗長回路２７及びデータバス切り
換え回路２８の第１の実施例を示す図である。
換え回路２８の第１の実施例を示す図である。
【００３３】図３に示されるように、第１の実施例にお
いては、冗長回路２７は２つのフューズ回路４０を含
む。各フューズ回路４０は、データバス選択部、ローアド
レス選択部、及び冗長判定部を含む。
いては、冗長回路２７は２つのフューズ回路４０を含
む。各フューズ回路４０は、データバス選択部、ローアド
レス選択部、及び冗長判定部を含む。
【００３４】データバス切り換え回路２８は、２つの比
較／デコード回路４１と、データバスシフト回路４２を
含む。
較／デコード回路４１と、データバスシフト回路４２を
含む。
【００３５】以下に、図３の各部分の詳細な構成につい
て説明する。
て説明する。
【００３６】図４は、フューズ回路４０の回路構成を示
す回路図である。
す回路図である。
【００３７】図４のフューズ回路４０は、データバス選
択部、ローアドレス選択部、及び冗長判定部を含み、各部
分は同一の構成のラッチ回路５０からなっている。図４
では、説明を簡単にするために、データバスに対しては３
ビット選択でラッチ回路５０が３つ、ローアドレスに対
しては２ビット選択でラッチ回路５０が２つ設けられて
いる。なお冗長判定部は、冗長処理を行なうか否かの判
定であるので１ビットあればよい。
択部、ローアドレス選択部、及び冗長判定部を含み、各部
分は同一の構成のラッチ回路５０からなっている。図４
では、説明を簡単にするために、データバスに対しては３
ビット選択でラッチ回路５０が３つ、ローアドレスに対
しては２ビット選択でラッチ回路５０が２つ設けられて
いる。なお冗長判定部は、冗長処理を行なうか否かの判
定であるので１ビットあればよい。
【００３８】ラッチ回路５０は、ＰＭＯＳトランジスタ
５１及び５２、インバータ５３乃至５５、及びフューズ
５６を含む。信号ＳＴは、装置立ち上げ時にＬＯＷでそ
の後ＨＩＧＨになる信号である。信号ＳＴが装置立ち上
げ時にＬＯＷになると、インバータ５３及びＰＭＯＳト
ランジスタ５２からなるラッチに、ノードＡのＨＩＧＨ
電位がラッチされる。
５１及び５２、インバータ５３乃至５５、及びフューズ
５６を含む。信号ＳＴは、装置立ち上げ時にＬＯＷでそ
の後ＨＩＧＨになる信号である。信号ＳＴが装置立ち上
げ時にＬＯＷになると、インバータ５３及びＰＭＯＳト
ランジスタ５２からなるラッチに、ノードＡのＨＩＧＨ
電位がラッチされる。
【００３９】フューズ５６が接続されている場合、信号
ＳＴがＨＩＧＨになると、ノードＡの電位がＬＯＷに落
とされて、その後はノードＡのＬＯＷ電位が維持され
る。フューズ５６が切断されている場合、信号ＳＴがＨ
ＩＧＨになっても、ラッチが保持するノードＡのＨＩＧ
Ｈ電位はそのままの状態で維持される。
ＳＴがＨＩＧＨになると、ノードＡの電位がＬＯＷに落
とされて、その後はノードＡのＬＯＷ電位が維持され
る。フューズ５６が切断されている場合、信号ＳＴがＨ
ＩＧＨになっても、ラッチが保持するノードＡのＨＩＧ
Ｈ電位はそのままの状態で維持される。
【００４０】このようにして、ラッチ回路５０は、フュ
ーズ５６を切断するか否かに応じて異なる状態をラッチ
することになる。
ーズ５６を切断するか否かに応じて異なる状態をラッチ
することになる。
【００４１】これによって、適当な箇所のフューズを切
断することで、不良箇所の存在するデータバス及びロー
アドレス（ローブロック）を指定することが可能にな
る。
断することで、不良箇所の存在するデータバス及びロー
アドレス（ローブロック）を指定することが可能にな
る。
【００４２】図５は、比較／デコード回路４１の回路構
成を示す回路図である。
成を示す回路図である。
【００４３】比較／デコード回路４１は、複数のＮＡＮ
Ｄ回路及び複数のインバータから構成されており、冗長
ローアドレスデコーダ６１、入力ローアドレスデコーダ
６２、冗長判定ゲート６３、ローアドレス比較回路６
４、冗長データバスデコーダ６５、及び冗長制御ゲート
６６を含む。
Ｄ回路及び複数のインバータから構成されており、冗長
ローアドレスデコーダ６１、入力ローアドレスデコーダ
６２、冗長判定ゲート６３、ローアドレス比較回路６
４、冗長データバスデコーダ６５、及び冗長制御ゲート
６６を含む。
【００４４】冗長ローアドレスデコーダ６１は、不良が
あるローブロックを指定するローアドレス信号ｒ０ｘ、
ｒ０ｚ、ｒ１ｘ、及びｒ１ｚを、図４のフューズ回路４
０のローアドレス選択部から受け取る。冗長ローアドレ
スデコーダ６１は、受け取ったローアドレスをデコード
して出力する。なお信号名の最後のアルファベットがｚ
の場合には、この信号は正論理であることを示し、最後の
アルファベットがｘの場合には、この信号は負論理であ
ることを示す。従って例えば、信号ｒ０ｘ及びｒ０ｚは
互いに反転した相補信号である。
あるローブロックを指定するローアドレス信号ｒ０ｘ、
ｒ０ｚ、ｒ１ｘ、及びｒ１ｚを、図４のフューズ回路４
０のローアドレス選択部から受け取る。冗長ローアドレ
スデコーダ６１は、受け取ったローアドレスをデコード
して出力する。なお信号名の最後のアルファベットがｚ
の場合には、この信号は正論理であることを示し、最後の
アルファベットがｘの場合には、この信号は負論理であ
ることを示す。従って例えば、信号ｒ０ｘ及びｒ０ｚは
互いに反転した相補信号である。
【００４５】冗長判定ゲート６３は、冗長を行なうか否
かを決定する信号ｆｚを、図４のフューズ回路４０の冗
長判定部から受け取る。この信号ｆｚがＨＩＧＨの場合
には、冗長判定ゲート６３は、冗長ローアドレスデコー
ダ６１からのデコード信号をそのまま通過させる。
かを決定する信号ｆｚを、図４のフューズ回路４０の冗
長判定部から受け取る。この信号ｆｚがＨＩＧＨの場合
には、冗長判定ゲート６３は、冗長ローアドレスデコー
ダ６１からのデコード信号をそのまま通過させる。
【００４６】入力ローアドレスデコーダ６２は、装置外
部から入力されたローアドレスから生成されたローアド
レス信号ｒｉ０ｘ、ｒｉ０ｚ、ｒｉ１ｘ、及びｒｉ１ｚ
を受け取り、これをデコードする。
部から入力されたローアドレスから生成されたローアド
レス信号ｒｉ０ｘ、ｒｉ０ｚ、ｒｉ１ｘ、及びｒｉ１ｚ
を受け取り、これをデコードする。
【００４７】冗長判定ゲート６３を介して冗長ローアド
レスデコーダ６１から供給されるデコード信号と、入力
ローアドレスデコーダ６２から供給されるデコード信号
は、ローアドレス比較回路６４で比較される。両者のデ
コード信号が一致する場合に、ローアドレス比較回路６
４は、ＨＩＧＨ信号を出力する。
レスデコーダ６１から供給されるデコード信号と、入力
ローアドレスデコーダ６２から供給されるデコード信号
は、ローアドレス比較回路６４で比較される。両者のデ
コード信号が一致する場合に、ローアドレス比較回路６
４は、ＨＩＧＨ信号を出力する。
【００４８】即ち、入力ローアドレスの示すブロック
が、フューズ回路によって指定された不良箇所と一致す
る場合に、ローアドレス比較回路６４はＨＩＧＨ信号を
出力する冗長データバスデコーダ６５は、不良があるデ
ータバスを指定するデータバス選択信号ｄ０ｘ、ｄ０
ｚ、ｄ１ｘ、ｄ１ｚ、ｄ２ｘ、及びｄ２ｚを、図４のフ
ューズ回路４０のデータバス選択部から受け取る。冗長
データバスデコーダ６５は、受け取ったデータバス選択
信号をデコードして出力する。
が、フューズ回路によって指定された不良箇所と一致す
る場合に、ローアドレス比較回路６４はＨＩＧＨ信号を
出力する冗長データバスデコーダ６５は、不良があるデ
ータバスを指定するデータバス選択信号ｄ０ｘ、ｄ０
ｚ、ｄ１ｘ、ｄ１ｚ、ｄ２ｘ、及びｄ２ｚを、図４のフ
ューズ回路４０のデータバス選択部から受け取る。冗長
データバスデコーダ６５は、受け取ったデータバス選択
信号をデコードして出力する。
【００４９】冗長制御ゲート６６は、入力ローアドレス
の示すブロックが不良ブロックであるか否かを示す信号
を、ローアドレス比較回路６４から受け取る。この信号
がＨＩＧＨの場合には、冗長制御ゲート６６は、冗長デ
ータバスデコーダ６５からのデコード信号をそのまま通
過させる。こうして出力される信号は、データバス選択
信号ｃ０ｚ乃至ｃ７ｚである。例えば、８本のデータバ
スのうちで、３番目のデータバスに不良がある場合には、
フューズ回路４０の設定によって、データバス選択信号
ｃ２ｚがＨＩＧＨになる。
の示すブロックが不良ブロックであるか否かを示す信号
を、ローアドレス比較回路６４から受け取る。この信号
がＨＩＧＨの場合には、冗長制御ゲート６６は、冗長デ
ータバスデコーダ６５からのデコード信号をそのまま通
過させる。こうして出力される信号は、データバス選択
信号ｃ０ｚ乃至ｃ７ｚである。例えば、８本のデータバ
スのうちで、３番目のデータバスに不良がある場合には、
フューズ回路４０の設定によって、データバス選択信号
ｃ２ｚがＨＩＧＨになる。
【００５０】上記のように１つのフューズ回路４０によ
って、１つの不良箇所をロー方向及びコラム方向に指定
する。比較／デコード回路４１は、対応するフューズ回
路４０からの信号と入力ローアドレス信号とに基づい
て、現在入力されているローアドレスに対して冗長セル
に切り換えるデータバスを指定する。
って、１つの不良箇所をロー方向及びコラム方向に指定
する。比較／デコード回路４１は、対応するフューズ回
路４０からの信号と入力ローアドレス信号とに基づい
て、現在入力されているローアドレスに対して冗長セル
に切り換えるデータバスを指定する。
【００５１】図３の構成では、フューズ回路４０が２つ
設けられているので、異なった２つのブロックに対して
冗長するデータバスを指定することが出来る。当然なが
ら、フューズ回路４０の数は２つに限られず、必要に応じ
て３つ或いはそれ以上設けてもよい。
設けられているので、異なった２つのブロックに対して
冗長するデータバスを指定することが出来る。当然なが
ら、フューズ回路４０の数は２つに限られず、必要に応じ
て３つ或いはそれ以上設けてもよい。
【００５２】図６は、データバスシフト回路４２の回路
構成を示す回路図である。
構成を示す回路図である。
【００５３】データバスシフト回路４２は、出力側デー
タバスＣＤＢ０乃至ＣＤＢ３に対して、メモリセルアレ
イ３０側データバスＤＢ０乃至ＤＢ３及び冗長データバ
スＲＤＢを割り当てる役割を有する。データバスシフト
回路４２は、図５の比較／デコード回路４１からデータ
バス選択信号ｃ０ｚ乃至ｃ4ｚを受け取る。
タバスＣＤＢ０乃至ＣＤＢ３に対して、メモリセルアレ
イ３０側データバスＤＢ０乃至ＤＢ３及び冗長データバ
スＲＤＢを割り当てる役割を有する。データバスシフト
回路４２は、図５の比較／デコード回路４１からデータ
バス選択信号ｃ０ｚ乃至ｃ4ｚを受け取る。
【００５４】ここで図６において、図面スペースの都合
上、８ビット構成ではなく４ビット構成のデータバスシ
フト回路４２を示してある。また図３に示される２つの
比較／デコード回路４１の一方からのデータバス選択信
号ｃ０ｚ乃至ｃ4ｚをｃ００ｚ乃至ｃ０4ｚとして表示
し、もう一方からのデータバス選択信号ｃ０ｚ乃至ｃ4ｚ
をｃ１０ｚ乃至ｃ１4ｚとして表示している。
上、８ビット構成ではなく４ビット構成のデータバスシ
フト回路４２を示してある。また図３に示される２つの
比較／デコード回路４１の一方からのデータバス選択信
号ｃ０ｚ乃至ｃ4ｚをｃ００ｚ乃至ｃ０4ｚとして表示
し、もう一方からのデータバス選択信号ｃ０ｚ乃至ｃ4ｚ
をｃ１０ｚ乃至ｃ１4ｚとして表示している。
【００５５】図６のデータバスシフト回路４２は、デー
タバスＤＢ０乃至ＤＢ３及び冗長データバスＲＤＢに対
応して、５つのスイッチ回路Ｓ１乃至Ｓ５を含む。両端
のスイッチ回路Ｓ１及びＳ５の構成は、間に配置されて
いるスイッチ回路Ｓ２乃至Ｓ４の構成とは若干異なる
が、配線が異なるだけであり回路を構成する回路素子は
同一である。
タバスＤＢ０乃至ＤＢ３及び冗長データバスＲＤＢに対
応して、５つのスイッチ回路Ｓ１乃至Ｓ５を含む。両端
のスイッチ回路Ｓ１及びＳ５の構成は、間に配置されて
いるスイッチ回路Ｓ２乃至Ｓ４の構成とは若干異なる
が、配線が異なるだけであり回路を構成する回路素子は
同一である。
【００５６】例えば、スイッチ回路Ｓ２は、ＮＯＲ回路
７１、ＮＡＮＤ回路７２及び７３、インバータ７４乃至
７６、及びＰＭＯＳトランジスタとＮＭＯＳトランジス
タからなるトランスファーゲート７７乃至８４を含む。
７１、ＮＡＮＤ回路７２及び７３、インバータ７４乃至
７６、及びＰＭＯＳトランジスタとＮＭＯＳトランジス
タからなるトランスファーゲート７７乃至８４を含む。
【００５７】このスイッチ回路Ｓ２に対応するデータバ
スが指定されていない場合は、データバス選択信号ｃ０
１ｚ及びｃ１１ｚはＬＯＷであり、信号線Ｂ１の信号は
ＬＯＷ、信号線Ｂ２の信号はＨＩＧＨとなる。隣のデー
タバス選択信号ｃ００ｚ及びｃ１０ｚもＬＯＷであると
仮定すると、図左端にあるノードＡ２の電源電圧ＶＤＤ
が、スイッチ回路Ｓ１のトランスファーゲート７８及び
スイッチ回路Ｓ２のトランスファーゲート８０を介して
ＮＡＮＤ回路７３に供給され、またノードＡ１のグラン
ド電圧が、スイッチ回路Ｓ１のトランスファーゲート８
０及びスイッチ回路Ｓ２のトランスファーゲート７８を
介してＮＡＮＤ回路７２に供給される。従って、ＮＡＮ
Ｄ回路７３の出力がＬＯＷになってトランスファーゲー
ト８３及び８４を開く一方で、ＮＡＮＤ回路７２の出力
はＨＩＧＨになってトランスファーゲート８１及び８２
は閉じたままである。従って、データバスＤＢ１が出力
側データバスＣＤＢ１に接続される。
スが指定されていない場合は、データバス選択信号ｃ０
１ｚ及びｃ１１ｚはＬＯＷであり、信号線Ｂ１の信号は
ＬＯＷ、信号線Ｂ２の信号はＨＩＧＨとなる。隣のデー
タバス選択信号ｃ００ｚ及びｃ１０ｚもＬＯＷであると
仮定すると、図左端にあるノードＡ２の電源電圧ＶＤＤ
が、スイッチ回路Ｓ１のトランスファーゲート７８及び
スイッチ回路Ｓ２のトランスファーゲート８０を介して
ＮＡＮＤ回路７３に供給され、またノードＡ１のグラン
ド電圧が、スイッチ回路Ｓ１のトランスファーゲート８
０及びスイッチ回路Ｓ２のトランスファーゲート７８を
介してＮＡＮＤ回路７２に供給される。従って、ＮＡＮ
Ｄ回路７３の出力がＬＯＷになってトランスファーゲー
ト８３及び８４を開く一方で、ＮＡＮＤ回路７２の出力
はＨＩＧＨになってトランスファーゲート８１及び８２
は閉じたままである。従って、データバスＤＢ１が出力
側データバスＣＤＢ１に接続される。
【００５８】スイッチ回路Ｓ２に対応するデータバスが
指定されている場合は、データバス選択信号ｃ０１ｚ或
いはｃ１１ｚがＨＩＧＨであり、信号線Ｂ１の信号はＨ
ＩＧＨ、信号線Ｂ２の信号はＬＯＷとなる。このとき、
ＮＡＮＤ回路７２及び７３は共に、その一方の入力がＬ
ＯＷであるので、その出力はＨＩＧＨとなる。従って、
トランスファーゲート８１及び８２並びにトランスファ
ーゲート８３及び８４は、閉じることになり、不良デー
タバスＤＢ１は出力側に接続されない。
指定されている場合は、データバス選択信号ｃ０１ｚ或
いはｃ１１ｚがＨＩＧＨであり、信号線Ｂ１の信号はＨ
ＩＧＨ、信号線Ｂ２の信号はＬＯＷとなる。このとき、
ＮＡＮＤ回路７２及び７３は共に、その一方の入力がＬ
ＯＷであるので、その出力はＨＩＧＨとなる。従って、
トランスファーゲート８１及び８２並びにトランスファ
ーゲート８３及び８４は、閉じることになり、不良デー
タバスＤＢ１は出力側に接続されない。
【００５９】この場合、隣のデータバス選択信号ｃ００
ｚ及びｃ１０ｚはＬＯＷであるので、図左端にあるノー
ドＡ２の電源電圧ＶＤＤが、スイッチ回路Ｓ１のトラン
スファーゲート７８及びスイッチ回路Ｓ２のトランスフ
ァーゲート７７を介して、右隣のスイッチ回路Ｓ３に供
給される。スイッチ回路Ｓ３では、この電源電圧が、ト
ランスファーゲート８０を介してＮＡＮＤ回路７３に供
給されて、データバスＤＢ２が出力側データバスＣＤＢ
１に接続される。
ｚ及びｃ１０ｚはＬＯＷであるので、図左端にあるノー
ドＡ２の電源電圧ＶＤＤが、スイッチ回路Ｓ１のトラン
スファーゲート７８及びスイッチ回路Ｓ２のトランスフ
ァーゲート７７を介して、右隣のスイッチ回路Ｓ３に供
給される。スイッチ回路Ｓ３では、この電源電圧が、ト
ランスファーゲート８０を介してＮＡＮＤ回路７３に供
給されて、データバスＤＢ２が出力側データバスＣＤＢ
１に接続される。
【００６０】スイッチ回路Ｓ１乃至Ｓ５の全てが、上記
と同様の動作を行なうことで、図１に示されるようなデ
ータバスのシフトを実現することが出来る。
と同様の動作を行なうことで、図１に示されるようなデ
ータバスのシフトを実現することが出来る。
【００６１】図７は、フューズ回路の第２実施例の回路
構成を示す回路図である。
構成を示す回路図である。
【００６２】図７のフューズ回路４０Ａは、データバス
選択部、ローアドレス選択部、及び冗長判定部を含み、各
部分は同一の構成のラッチ回路５０からなっている。図
７の構成においては、ローアドレス選択部のラッチ回路
５０の数だけが、図４の構成と異なっている。この第２
実施例では、ローアドレスに対しては既にデコードした
状態をフューズで指定する構成となっており、４つのラ
ッチ回路５０で４つのブロックを指定できる構成となっ
ている。
選択部、ローアドレス選択部、及び冗長判定部を含み、各
部分は同一の構成のラッチ回路５０からなっている。図
７の構成においては、ローアドレス選択部のラッチ回路
５０の数だけが、図４の構成と異なっている。この第２
実施例では、ローアドレスに対しては既にデコードした
状態をフューズで指定する構成となっており、４つのラ
ッチ回路５０で４つのブロックを指定できる構成となっ
ている。
【００６３】図８は、 比較／デコード回路の第２実施
例の回路構成を示す回路図である。
例の回路構成を示す回路図である。
【００６４】図８の比較／デコード回路４１Ａにおいて
は、図５の構成と比較して、冗長ローアドレスデコーダ
６１が取り除かれている。そして、冗長判定ゲート６３
に、図７のフューズ回路４０Ａのローアドレス選択部か
らの出力であるｂ０ｚ、ｂ１ｚ、ｂ２ｚ、及びｂ３ｚが
直接供給される。
は、図５の構成と比較して、冗長ローアドレスデコーダ
６１が取り除かれている。そして、冗長判定ゲート６３
に、図７のフューズ回路４０Ａのローアドレス選択部か
らの出力であるｂ０ｚ、ｂ１ｚ、ｂ２ｚ、及びｂ３ｚが
直接供給される。
【００６５】上記の第２の実施例では、フューズ回路に
おいてローアドレス選択部のラッチ回路５０の数が増え
るが、比較／デコード回路において冗長ローアドレスデ
コーダ６１を削除することが可能になる。
おいてローアドレス選択部のラッチ回路５０の数が増え
るが、比較／デコード回路において冗長ローアドレスデ
コーダ６１を削除することが可能になる。
【００６６】図９は、 比較／デコード回路の第３実施
例の回路構成を示す回路図である。
例の回路構成を示す回路図である。
【００６７】図９の比較／デコード回路４１Ｂにおいて
は、図８の構成と比較して更に、入力ローアドレスデコ
ーダ６２が取り除かれて、入力ローアドレスによって指
定されるブロックを示す信号ｂｉ０ｚ、ｂｉ１ｚ、ｂｉ
２ｚ、及びｂｉ３ｚが直接に供給される。このような構
成とすれば、ブロックを示す信号ｂｉ０ｚ、ｂｉ１ｚ、
ｂｉ２ｚ、及びｂｉ３ｚを生成する回路を、各比較／デ
コード回路毎に設ける必要がなくなる。
は、図８の構成と比較して更に、入力ローアドレスデコ
ーダ６２が取り除かれて、入力ローアドレスによって指
定されるブロックを示す信号ｂｉ０ｚ、ｂｉ１ｚ、ｂｉ
２ｚ、及びｂｉ３ｚが直接に供給される。このような構
成とすれば、ブロックを示す信号ｂｉ０ｚ、ｂｉ１ｚ、
ｂｉ２ｚ、及びｂｉ３ｚを生成する回路を、各比較／デ
コード回路毎に設ける必要がなくなる。
【００６８】図７乃至図９に示される構成では、１つの
フューズ回路で複数のブロックを指定することが可能で
ある。即ち、図４の構成のフューズ回路では、デコード
前のローアドレスをフューズで指定する構成となってい
るために、ある１つのローアドレスブロックしか指定す
ることが出来ない。それに対して、図７の構成のフュー
ズ回路では、デコード後のローアドレス即ちブロック番
号をそのままフューズで指定するので、複数のフューズ
を切断すれば複数のブロックを指定することが可能にな
る。しかしこの場合でも、データバスの指定は、１つの
フューズ回路あたり一つしか出来ない。
フューズ回路で複数のブロックを指定することが可能で
ある。即ち、図４の構成のフューズ回路では、デコード
前のローアドレスをフューズで指定する構成となってい
るために、ある１つのローアドレスブロックしか指定す
ることが出来ない。それに対して、図７の構成のフュー
ズ回路では、デコード後のローアドレス即ちブロック番
号をそのままフューズで指定するので、複数のフューズ
を切断すれば複数のブロックを指定することが可能にな
る。しかしこの場合でも、データバスの指定は、１つの
フューズ回路あたり一つしか出来ない。
【００６９】図１０は、冗長回路及びデータバス切り換
え回路の第２実施例を示す図である。
え回路の第２実施例を示す図である。
【００７０】図１０に示される構成においては、冗長回
路２７Ａは４つのフューズ回路４０Ｃを含む。またデー
タバス切り換え回路２８Ａは、４つの比較／デコード回
路４１Ｃと、データバスシフト回路４２を含む。
路２７Ａは４つのフューズ回路４０Ｃを含む。またデー
タバス切り換え回路２８Ａは、４つの比較／デコード回
路４１Ｃと、データバスシフト回路４２を含む。
【００７１】この第２実施例では、前述の第1実施例と異
なり、４つのフューズ回路４０Ｃは各々４つのブロック
の対応する１つに割り当てられており、各フューズ回路
４０Ｃでローアドレス或いはブロックを指定する必要は
ない。即ち、例えばブロック２用のフューズ回路４０Ｃ
でフューズが切断されて、不良のあるデータバスとして
例えばデータバスＤＢ０が指定されたときには、不良の
箇所は、ブロック２のデータバスＤＢ０であるとして解
釈される。
なり、４つのフューズ回路４０Ｃは各々４つのブロック
の対応する１つに割り当てられており、各フューズ回路
４０Ｃでローアドレス或いはブロックを指定する必要は
ない。即ち、例えばブロック２用のフューズ回路４０Ｃ
でフューズが切断されて、不良のあるデータバスとして
例えばデータバスＤＢ０が指定されたときには、不良の
箇所は、ブロック２のデータバスＤＢ０であるとして解
釈される。
【００７２】このような構成とすると、フューズ回路４
０Ｃには、ローアドレス選択部を設ける必要はなくな
る。また比較／デコード回路４１Ｃでは、供給されたロ
ーアドレスが対応するローアドレスに一致する場合に、
図５に示されるような冗長制御ゲート６６に供給される
ゲート信号がＨＩＧＨになる構成とすればよい。即ち、
例えば、ブロック２用のフューズ回路４０Ｃに対応する
比較／デコード回路４１Ｃでは、入力されたローアドレ
スがブロック２に一致するときにＨＩＧＨになる信号を
生成する論理回路を内蔵して、この論理回路の出力を冗
長制御ゲート６６にゲート信号として入力すればよい。
０Ｃには、ローアドレス選択部を設ける必要はなくな
る。また比較／デコード回路４１Ｃでは、供給されたロ
ーアドレスが対応するローアドレスに一致する場合に、
図５に示されるような冗長制御ゲート６６に供給される
ゲート信号がＨＩＧＨになる構成とすればよい。即ち、
例えば、ブロック２用のフューズ回路４０Ｃに対応する
比較／デコード回路４１Ｃでは、入力されたローアドレ
スがブロック２に一致するときにＨＩＧＨになる信号を
生成する論理回路を内蔵して、この論理回路の出力を冗
長制御ゲート６６にゲート信号として入力すればよい。
【００７３】このような構成とすれば、フューズ回路か
らローアドレス選択部を削除することが可能になると共
に、比較／デコード回路から不必要なデコード回路部分
を取り除くことが可能になる。
らローアドレス選択部を削除することが可能になると共
に、比較／デコード回路から不必要なデコード回路部分
を取り除くことが可能になる。
【００７４】以上、本発明を実施例に基づいて説明した
が、本発明は上記実施例に限定されるものではなく、特
許請求の範囲に記載の範囲内で様々な変形が可能であ
る。
が、本発明は上記実施例に限定されるものではなく、特
許請求の範囲に記載の範囲内で様々な変形が可能であ
る。
【００７５】
【発明の効果】上記発明では、フューズによってコラム
方向及びロー方向に関して不良箇所を指定して、アクセ
ス時のローアドレスに基づいて、冗長セルに切り換える
か否か、即ちコラム冗長を行なうか否かを制御すること
で、効率的な冗長処理を実現することが可能になる。
方向及びロー方向に関して不良箇所を指定して、アクセ
ス時のローアドレスに基づいて、冗長セルに切り換える
か否か、即ちコラム冗長を行なうか否かを制御すること
で、効率的な冗長処理を実現することが可能になる。
【００７６】従来の構成であれば、あるデータバスを冗
長するようにフューズ設定すると、アクセスするローア
ドレスに関わらず、このデータバスは一意的に冗長セル
に切り換えられてしまう。従って、異なる２本のデータ
バスに不良が存在する場合に、これらの不良を救済する
ためには、冗長セルのセットが２つ必要になってしま
う。それに対して本発明では、アクセス時のローアドレ
スに基づいて冗長セルに切り換えるか否かを制御するの
で、１セットの冗長セルであっても、複数のデータバス
に関する不良に対応することが可能になる。
長するようにフューズ設定すると、アクセスするローア
ドレスに関わらず、このデータバスは一意的に冗長セル
に切り換えられてしまう。従って、異なる２本のデータ
バスに不良が存在する場合に、これらの不良を救済する
ためには、冗長セルのセットが２つ必要になってしま
う。それに対して本発明では、アクセス時のローアドレ
スに基づいて冗長セルに切り換えるか否かを制御するの
で、１セットの冗長セルであっても、複数のデータバス
に関する不良に対応することが可能になる。
【図１】本発明による冗長動作の原理を説明するための
図である。
図である。
【図２】本発明が適用される半導体記憶装置の構成を示
す構成図である。
す構成図である。
【図３】冗長回路及びデータバス切り換え回路の第１の
実施例を示す図である。
実施例を示す図である。
【図４】フューズ回路の回路構成を示す回路図である。
【図５】比較／デコード回路の回路構成を示す回路図で
ある。
ある。
【図６】データバスシフト回路の回路構成を示す回路図
である。
である。
【図７】フューズ回路の第２実施例の回路構成を示す回
路図である。
路図である。
【図８】比較／デコード回路の第２実施例の回路構成を
示す回路図である。
示す回路図である。
【図９】比較／デコード回路の第３実施例の回路構成を
示す回路図である。
示す回路図である。
【図１０】冗長回路及びデータバス切り換え回路の第２
実施例を示す図である。
実施例を示す図である。
２０ 半導体記憶装置 ２１ コラムアドレスバッファ ２２ コラムデコーダ ２３ ローアドレスバッファ ２４ ローデコーダ ２５ 冗長比較回路 ２６ 冗長デコーダ ２７ 冗長回路 ２８ データバス切り換え回路 ２９ ライトアンプ・リードアンプ ３０ メモリセルアレイ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡島 義憲 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 菅本 博之 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 Ｆターム(参考） 5L106 CC04 CC16 EE07 FF04 FF05 GG00
Claims (10)
- 【請求項１】不良箇所をロー方向及びコラム方向に関し
て指定するフューズ回路と、該フューズ回路がロー方向
に関して指定する不良箇所に入力ローアドレスが一致す
る場合に該フューズ回路がコラム方向に関して指定する
不良箇所を避けてデータバスを切り換えることにより冗
長セルを使用する制御回路を含むことを特徴とする半導
体記憶装置。 - 【請求項２】前記制御回路は、前記フューズ回路がコラ
ム方向に関して指定する不良箇所を避けてメモリセル側
データバス及び冗長データバスを出力側データバスに選
択的に接続するデータバス切り替え回路であることを特
徴とする請求項１記載の半導体記憶装置。 - 【請求項３】前記フューズ回路はデコード後のローアド
レスをフューズにより指定することによって不良箇所を
ロー方向に関して指定することを特徴とする請求項１記
載の半導体記憶装置。 - 【請求項４】前記フューズ回路が指定するデコード後の
ローアドレスは、ローアドレス方向の活性化単位である
ブロックに対応することを特徴とする特徴とする請求項
３記載の半導体記憶装置。 - 【請求項５】前記フューズ回路は、複数の不良箇所にそ
れぞれ対応する複数のフューズ回路を含むことを特徴と
する請求項１乃至４の何れか１項に記載の半導体記憶装
置。 - 【請求項６】前記フューズ回路は、複数の不良データバ
スにそれぞれ対応する複数のフューズ回路を含み、各フ
ューズ回路はデコード後のローアドレスをフューズによ
り指定することによって不良箇所をロー方向に関して指
定すると共に、各フューズ回路でデコード後のローアド
レスを複数指定可能であることを特徴とする請求項１記
載の半導体記憶装置。 - 【請求項７】前記フューズ回路は、ローアドレス方向の
活性化単位である複数のブロックに対応してブロック数
と同数個設けられたフューズ回路を含み、各フューズ回
路は該ブロックとの対応関係によって不良箇所をロー方
向に関して指定し、フューズ切断によって不良箇所をコ
ラム方向に関して指定することを特徴とする請求項１記
載の半導体記憶装置。 - 【請求項８】前記フューズ回路は、不良箇所をコラム方
向に関して指定するデータバス選択部と、不良箇所をロ
ー方向に関して指定するローアドレス選択部と、冗長す
るか否かを指定する冗長判定部を含むことを特徴とする
請求項１記載の半導体記憶装置。 - 【請求項９】前記データバス選択部と、前記ローアドレ
ス選択部と、前記冗長判定部は、フューズの接続状態に
よってラッチ状態の異なるラッチ回路を含むことを特徴
とする請求項８記載の半導体記憶装置。 - 【請求項１０】入力ローアドレスに応じてコラム方向の
冗長を行なうか否かを切り換えることを特徴とする半導
体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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