JP3450621B2

JP3450621B2 - 記憶装置及び読み出し方法

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Publication number: JP3450621B2
Application number: JP01253097A
Authority: JP
Inventors: 一久金澤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-01-27
Filing date: 1997-01-27
Publication date: 2003-09-29
Anticipated expiration: 2017-01-27
Also published as: JPH10208494A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、冗長回路を備えた
記憶装置に関し、特にアドレス番地に対応した制御信号
を持つものに関する。

【０００２】

【従来の技術】従来の記憶装置における、データの読み
出し方法に関して、図を用いて詳細に説明する。図１に
メモリセルアレー部周辺の概略図を示した。尚、図１に
おいては、説明の便宜上、必要な部分のみを示した。図
１に示したように、メモリセルアレー、冗長メモリセル
アレー、ページバッファ回路、冗長バッファ回路から構
成されている。また、メモリセルアレーは二つに分割さ
れており、左側のメモリセルアレー１、右側のメモリセ
ルアレー２には、それぞれ冗長回路３及び４が併設され
ている。また、メモリセルアレー１及び２、冗長メモリ
セルアレー３及び４は、ビット線群６を介して、ページ
バッファ回路５及び８、冗長バッファ回路７及び９に接
続されている。次に、図１に示した記憶装置のページ間
連続アクセスモードの読み出し動作を、図２を用いて説
明する。図２においては、説明の便宜の為、ビット線は
省略してある。また、アドレス信号に基づいてワード線
が一本選択され、その一本のワード線に接続された複数
のメモリセルを１ページと言いい、今、ｎ番目のペー
ジ、即ち、ｎｔｈのページが選択された場合を考える。
図２（１）に示す様に、まず初めに、左側のメモリセル
アレー１のｎｔｈページ分のデータがバッファ回路５に
転送され、このバッファ回路５において、一時記憶され
る。次に、図２（２）に示される様に、右側のメモリセ
ルアレー２のｎｔｈページ分のデータがバッファ回路８
に転送されると同時に、左側のバッファ回路５に一時記
憶されていたデータがＤＱ線へ出力される。次に、図２
（３）に示される様に、左側のメモリセル１に（ｎ＋
１）ｔｈページ分のデータがバッファ回路５に転送され
ると同時に、右側のバッファ回路８に一時記憶されてい
たデータがＤＱ線へ出力される。次に、図２の（４）に
示される様に、右側のメモリセルアレー２の（ｎ＋１）
ｔｈページ分のデータがバッファ回路８へ転送されると
同時に、左側のバッファ回路５に一時記憶されていたデ
ータがＤＱ線へ出力される。以上の動作を繰り返す事に
より、メモリセルアレーに記憶されていた全てのデータ
が出力される。尚、この読み出し方法を、ページ間連続
アクセスモードと言う。次に、この読み出し方法を、よ
り詳細に説明する。図３に、図１に示した記憶装置のバ
ッファ回路５及び８、冗長バッファ回路７及び９の詳細
回路図を示した。図３（１）に示した様に、左側のメモ
リセルアレー１及び左側の冗長メモリセルアレー３はビ
ット線群６を介して、複数の一時記憶回路１０に接続さ
れている。また、右側のメモリセルアレー２及び右側の
冗長メモリセルアレー４はビット線群６を介して、複数
の一時記憶回路２０に接続されている。次に、図３
（２）に一時記憶回路１０の詳細回路図を示した。図３
（２）に示した様に、一時記憶回路１０は、Ｐチャン
ネルトランジスタであるトランジスタＴｒ３、Ｎチャ
ンネルトランジスタであるトランジスタＴｒ１、Ｔｒ
２、Ｔｒ４〜７、インバータＩ１及びＩ２から構成され
る。ここで、逆並列接続された二つのインバータＩ１、
Ｉ２はラッチ回路として動作する。次に、この回路の動
作を簡単に説明する。初めに、信号ＤＣＢ及び信号ＢＬ
ＳＨＦをＨにする。すると、ビット線１１はＧＮＤに接
続されるので、ビット線１１は放電される事になる。そ
の後、信号ＢＬＳＨＦをＬにして、トランジスタＴｒ５
をＯＦＦし、ビット線１１と、一時記憶回路１０とを電
気的に分離する。ここで、ビット線１１は、ビット線群
６の内の一本である。

【０００３】次に、信号ｌａｔｃｈ２ＬをＨにしてトラ
ンジスタＴｒ２をＯＮにし、信号ＶｒｅｆをＨにしてト
ランジスタＴｒ３をＯＮにする。すると、トランジスタ
Ｔｒ６はＯＮになり、ノード１はＧＮＤに接続される事
となるので、ノード１の電位はＬとなる。また、それに
伴い、ノード２はＨにセットされる。その後に、信号ｌ
ａｔｃｈ２Ｌ及び信号ＶｒｅｆをＬにし、トランジスタ
Ｔｒ２及び３をＯＦＦにする。これで、インバータＩ１
及びＩ２からなるラッチ回路に初期値が与えられる。次
に、信号ＢＬＳＨＦをＨにしてトランジスタＴｒ５をＯ
Ｎにして、ビット線１１と一時記憶回路１０とを電気的
に接続する。また、ｌａｔｃｈ１ＬをＨにして、トラン
ジスタＴｒ１をＯＮにする。また、トランジスタＴｒ３
のゲート入力信号Ｖｒｅｆは、中間電位（例えば、１．
８Ｖ）に設定する。この時のトランジスタＴｒ３の電流
駆動能力よりもメモリセルが電流を流すか否かで、ビッ
ト線の電位が決定する。このビット線の電位がトランジ
スタＴｒ６のゲート電極に伝達される。もし、伝達され
た電圧がＨならトランジスタＴｒ６がＯＮになり、ノー
ド２の電位はセットされていた電位ＨからＬに変化し、
ノード１の電位はＬからＨに変化する。この様にして、
インバータＩ１及びＩ２から構成されるラッチ回路にデ
ータがラッチされる。即ち、一時記憶される。もし、ゲ
ート電極に伝達された電圧がＬの場合、トランジスタＴ
ｒ６はＯＦＦのままであるので、ノード１及び２の電位
に変化はない。読み出し動作の際には、一時記憶回路１
０は、以上の様に動作する。

【０００４】ここで、注意しなければならない事は、左
側のメモリセルアレー１、及び、それに併設して設けら
れた冗長メモリセルアレー３には全て同じ一時記憶回路
１０が接続されており、この一時記憶回路１０は、制御
信号ｌａｔｃｈ１Ｌ及び制御信号ｌａｔｃｈ２Ｌにより
制御されている事である。即ち、一時記憶回路１０は全
て同じ制御信号ｌａｔｃｈ１Ｌ及びｌａｔｃｈ２Ｌで制
御されている。次に、図３（３）には、一時記憶回路２
０の詳細回路図を示した。回路構成及び回路動作は図３
（２）に示した一時記憶回路１０と全く同じである。

【０００５】ここで、左側の一時記憶回路１０と異なる
点は、右側の一時記憶回路２０は全て同じ制御信号ｌａ
ｔｃｈ１Ｒ及びｌａｔｃｈ２Ｒで制御されている点であ
る。次に、左側のメモリセルアレー１に不良メモリセル
１５が存在しているとする。この場合、不良セル１５に
接続されたビット線１１を使用せず、代わりに冗長メモ
リセルアレー３内のビット線１３を使用する。また、前
述の様に、複数の一時記憶回路１０は、全て同じ制御信
号で制御されるので、ビット線１１の代わりにビット線
１３を使用しても、一時記憶回路１０の動作に何ら影響
はない。逆に、ビット線１１の代わりに、ビット線１４
を使用する事はできない。ビット線１１に接続された一
時記憶回路１０を制御する信号と、ビット線１４に接続
されている一時記憶回路２０を制御する信号とが、異な
るからである。

【０００６】

【発明が解決しようとする課題】上述のように、従来の
記憶装置においては、不良セルが接続されたビット線
を、冗長メモリセルアレー内のビット線で置き換えてい
る。また、不良セルに対応したビット線に接続された一
時記憶回路と、冗長メモリセルアレー内のビット線が接
続された一時記憶回路は、同じ制御信号で制御されてい
る。図３（１）には、左側のメモリセルアレー１に併設
された冗長メモリセルアレー３内の冗長ビット線が３本
の場合を例に取っている。この為、左側のメモリセルア
レー１内に不良セルが接続されたビット線が４本あった
と仮定すると、冗長ビット線での置き換えができない。
なぜなら、冗長ビット線は３本しか用意されていないか
らである。また、隣の冗長ビット線１４で置き換える事
もできない。なぜなら、右側の一時記憶回路２０と、左
側の一時記憶回路１０は、上述の様に、異なる制御信号
で制御されているからである。即ち、ページを分割して
データを読み出す場合、不良セルが、あるメモリセルア
レー（ここでは、左側のメモリセルアレー）に集中する
と、置き換える事ができない場合がある。そこで、本発
明は、かかる問題に鑑み、不良セルが接続されたビット
線の場所によらず、全ての冗長ビット線を有効に使用で
きる記憶装置を提供する事を目的とする。

【０００７】

【課題を解決するための手段】上記の目的を達成すべ
く、本発明は、分割読み出し可能な記憶装置において、
複数のメモリセルからなるメモリセルアレーと、前記メ
モリセルアレーの左半分から読み出されたデータを一時
記憶し、第一の制御信号により制御された複数の第一の
バッファ回路と、前記メモリセルアレーの右半分から読
み出されたデータを一時記憶し、第二の制御信号により
制御された複数の第二のバッファ回路と、複数のメモリ
セルからなる冗長メモリセルアレーと、前記冗長メモリ
セルアレーから読み出されたデータを一時記憶する為の
冗長バッファ回路と、前記記憶装置に入力されたアドレ
スが不良アドレスであって、かつ、その不良アドレスに
対応するメモリセルが前記メモリセルアレーの左半分に
位置する場合は、前記冗長バッファ回路に、前記第一の
制御信号を与え、不良アドレスに対応するメモリセルが
前記メモリセルアレーの右半分に位置する場合は、前記
冗長バッファ回路に、前記第二の制御信号を与える為の
制御信号供給回路と、を有する事を特徴としている。即
ち、冗長メモリセル内の冗長ビット線に接続された一時
記憶回路を制御する制御信号を固定せず、不良セルに対
応したビット線の位置に応じた制御信号を、前記一時記
憶回路に供給する。言い換えれば、不良セルに対応した
ビット線に接続された一時記憶回路を制御する制御信号
と同じ制御信号を、冗長ビット線に接続された一時記憶
回路に供給する。本発明は、以上の様な構成を採用する
事により、不良セルが接続されたビット線の場所によら
ず、全ての冗長ビット線を有効に使用できる。

【０００８】

【発明の実施の形態】本発明に係る第一の実施形態を図
を用いて詳細に説明する。図４は第一の実施形態にかか
る記憶装置の概略ブロック図である。この記憶装置に
は、分割されたメモリセルアレー、アドレス信号が一時
記憶されるアドレスバッファ、メモリセルアレー内のワ
ード線を選択するロウデコーダ、メモリセルアレー内の
不良ビットを置き換えるための冗長メモリセルアレー、
読み出されたデータを一時記憶するためのページバッフ
ァ（一時記憶回路）、冗長ページバッファ（一時記憶回
路）、メモリセルアレー内のビット線を選択するための
カラムデコーダ、冗長メモリセルアレー内のビット線を
選択するための冗長カラムデコーダ、不良アドレスが入
力された場合に所定の制御を行うためのカラム冗長回
路、分割信号発生回路、冗長ページバッファに制御信号
を転送する分割認識回路（制御信号供給回路）から構成
される。

【０００９】ここで、注意しなければならない事は、冗
長メモリセルアレーは、分割されたメモリセルアレーの
それぞれに併設した設けられているのではなく、分割さ
れたメモリセルアレーに共通に設けられている事であ
る。次に、この記憶装置の動作を簡単に説明する。ここ
では、データの読み出し動作を例に取り、その動作を説
明する。（１）入力されたアドレス信号が、正常なメモリセル
を選択するアドレス信号の場合この場合、通常の読み出し動作が行われる。まず、初め
に、この記憶装置の外部から、アドレス信号が入力さ
れ、アドレスバッファに一時記憶される。このアドレス
信号をもとに、ロウアドレスがロウデコーダに転送さ
れ、このロウアドレスに対応したメモリセルアレー内の
ワード線（図示せず）が一本選択される。また、アドレ
スバッファに一時記憶されたアドレス信号をもとに、カ
ラムアドレスがカラムデコーダへ転送され、カラムアド
レスに対応したビット線が選択される。更に、カラムア
ドレスは、分割信号発生回路を介してページバッファに
転送される。すると、アドレス信号に対応したメモリセ
ルからデータが、ページバッファへ転送され、この読み
出しデータはページバッファで一時記憶される。その
後、ページバッファで一時記憶されていた読み出しデー
タは、図示していないＤＱ線へ出力される。ただし、上
記読み出し動作は、説明の便宜上簡略化したものであ
り、実際には、この読み出し動作はページ間連続アクセ
スモード等であってもよい。（２）入力されたアドレス信号が、不良メモリセルを選
択する不良アドレス信号の場合まず、初めに、この記憶装置の外部から、アドレス信号
が入力され、アドレスバッファに一時記憶される。この
アドレス信号をもとに、ロウアドレスがロウデコーダに
転送され、このロウアドレスに対応したメモリセルアレ
ー内のワード線（図示せず）が一本選択される。また、
アドレスバッファに一時記憶されたアドレス信号をもと
に、カラムアドレスがカラムデコーダ、及び、カラム冗
長回路へ転送される。更に、分割信号発生回路を介して
ページバッファにも転送される。不良アドレス信号を受
けカラム冗長回路は、不良メモリセルの位置が、左側メ
モリセルアレーに位置するか、右側メモリセルアレーに
位置するかに応じて、所定の信号（例えば、不良メモリ
セルアレーの位置が左側なら“Ｈ”、右側なら“Ｌ”）
を分割信号認識回路に転送する。この所定の信号によ
り、分割認識制御回路は、不良セルが右側のメモリセル
に位置するか、左側に位置するかを認識する事が出来、
不良セルの位置に応じた制御信号を、冗長ぺージバッフ
ァに転送する。冗長ページバッファはこの制御信号によ
り制御される。即ち、従来の様に、冗長ページバッファ
を制御する為の制御信号を固定せず、不良セルの位置に
応じて冗長ページバッファをする制御信号を変化させて
いる（この動作は、以下で詳細に説明する）。また、不
良アドレス信号に対応したカラムアドレスを受けたカラ
ム冗長回路は、制御信号ＳＰＥをカラムデコーダ及び冗
長カラムデコーダに転送する。前記制御信号ＳＰＥを受
けたカラムデコーダは、メモリセルアレー内の不良メモ
リセルが接続されたビット線を選択せず、また、前記制
御信号ＳＰＥを受けた冗長カラムデコーダは、冗長メモ
リセルアレー内のビット線を選択する。以上の動作によ
り、アドレス信号に応じたメモセルが選択され、このメ
モリセルからデータがページバッファに読み出され、一
時記憶される。以上が本発明にかかる記憶回路の読み出
し動作の概要である。次に、本実施形態にかかる記憶回
路の読み出し動作を、波形図、詳細回路図を用いて、よ
り詳細に説明する。図５は、図４におけるメモリセルア
レー及びバッファ回路部分の詳細回路図を示した。ま
た、図５（１）における左側バッファ回路の詳細回路図
を、図５（２）に示した。更に、図５（１）における右
側バッファ回路の詳細回路図を、図５（３）に示した。
左側バッファ回路と右側バッファ回路の双方とも回路構
成は全く同じであるが、供給される制御信号が異なる。
即ち、左側バッファ回路には制御信号ｌａｔｃｈ１Ｌ及
びｌａｔｃｈ２Ｌが供給されるが、右側バッファ回路に
は制御信号ｌａｔｃｈ１Ｒ及びｌａｔｃｈ２Ｒが供給さ
れている。また、図５（１）に示した冗長バッファ回路
の詳細回路図を、図５（４）に示した。この冗長バッフ
ァ回路の回路構成も、図５（２）又は（３）の回路構成
と全く同様であるが、供給される制御信号が異なる。即
ち、図５（４）に示される様に、冗長バッファ回路に
は、制御信号ＲＤｎｌａｔｃｈ１及びＲＤｎｌａｔｃｈ
２が供給されうる。ただし、ｎは正の整数であり、ここ
では、ｎは１〜３と仮定する。また、図６は、図４にお
けるカラム冗長回路の詳細回路図を示した。図６（１）
に示される様に、カラム冗長回路は、トランジスタＴｒ
１０１〜Ｔｒ１１１、フューズｆ０〜ｆ７、ｆ０１〜ｆ
７１、インバータＩ３１とＩ３２から構成される。ま
た、トランジスタＴｒ１０１〜Ｔｒ１０６のゲート端子
には、それぞれ、カラムアドレスＡ０、Ａ０Ｂ、Ａ１、
Ａ１Ｂ、、、Ａ８、Ａ８Ｂが供給される。ここで、カラ
ムアドレスは、Ａ０〜Ａ８までの９ビット構成と仮定
し、また、Ａ０Ｂは、Ａ０の相補信号を意味するものと
する。また、トランジスタＴｒ１０７とＴｒ１０８のゲ
ート端子には、それぞれ制御信号Ａ８ＲＤ、Ａ８ＲＤＢ
が供給される。これらの制御信号Ａ８ＲＤ、Ａ８ＲＤＢ
は、図６（２）に示される回路で形成された信号であ
る。また、図６（２）には、制御信号Ａ８ＲＤ、Ａ８Ｒ
ＤＢを形成する為の回路構成図を示している。図６
（２）に示した様に、インバータＩ３３〜Ｉ３６、トラ
ンジスタＴｒ１１１、フューズｆ１６から構成される。
また、この回路にはチップイネーブル信号ＣＥが入力さ
れ、その相補信号ＣＥＢは図６（１）のトランジスタＴ
Ｒ１１０のゲート端子に供給される。次に、フューズｆ
１〜ｆ５の切り方について説明する。今、不良アドレス
が１、１、１、１、１、１、１、１、１（＝Ａ０、Ａ
１、Ａ２、Ａ３、Ａ４、Ａ５、Ａ６、Ａ７、Ａ８）とす
る。即ち、不良アドレスをＡ０＝１、Ａ１＝１、、、Ａ
８＝１と仮定する。また、カラムアドレスの最上位ビッ
トＡ８が“０”の時、左側メモリセルを指定し、最上位
ビットＡ８が“１”の時、右側メモリセルアレーを指定
すると仮定する。即ち、今、不良アドレスの最上位ビッ
トＡ８が“１”と仮定しているので、不良ビットは右側
メモリセルアレーに存在する事になる。もし、不良アド
レスが選択された場合、図６（１）に示される配線５０
０が、接地電位ＧＮＤから切り離すようにフューズｆ１
〜ｆ５を切る。言い換えれば、トランジスタＴｒ１０１
〜Ｔｒ１０６の電流経路の全部を配線５００に接続しな
いようする。具体的に説明すると、今、不良アドレスが
１、１、１、１、１、１、１、１、１と仮定しているの
で、アドレス信号Ａ０〜Ａ７が供給されるトランジスタ
は全てＯＮする。従って、フューズｆ０〜ｆ７を全て切
断すれば、接地電位ＧＮＤと配線５００は電気的に分離
される。また、アドレス信号の相補信号Ａ０Ｂ〜Ａ７Ｂ
が、供給されるトランジスタは全てＯＦＦするので、そ
れらに対応したフューズは切断する必要はない。また、
トランジスタＴｒ１０５がＯＮしているので、このトラ
ンジスタＴｒ１０５の電流経路を配線５００と電気的に
接続させないためには、制御信号Ａ８ＲＤを“Ｌ”にす
ればよい。この時、トランジスタＴｒ１０７はＯＦＦす
るので、トランジスタＴｒ１０５は配線５００から電気
的に分離される。制御信号Ａ８ＲＤを“Ｌ”とする為
に、フューズｆ１６を切断する。また、制御信号Ａ８Ｒ
Ｄを形成するための回路（図６（２）参照）の動作は後
述する。即ち、フューズｆ０〜ｆ１６は、不良アドレス
が入力された場合に、全てのトランジスタＴｒ１０１〜
Ｔｒ１６０が、配線５００から電気的に分離するように
切断する。次に、上記の様な方法でフューズが切断され
た状態での図６（１）に示された回路の動作を説明す
る。（１）入力アドレスが不良アドレスである場合チップイネーブル信号ＣＥは、着目しているチップを選
択している場合、常に“Ｈ”である信号である。従っ
て、図６（２）に示すように、チップイネーブル信号Ｃ
Ｅが“Ｈ”ならば、制御信号Ａ８ＲＤは“Ｌ”、制御信
号Ａ８ＲＤＢは“Ｈ”となる。すると、トランジスタＴ
ｒ１０７はＯＦＦ、トランジスタＴｒ１０８はＯＮとな
る。また、今、不良アドレスが入力された場合を考慮し
ている。この場合、フューズｆ０〜ｆ７は切断されてい
るので、トランジスタＴｒ１０１〜Ｔｒ１０４は、配線
５００から電気的に分離される。また、トランジスタＴ
ｒ１０７及びＴｒ１０８も、配線５００から電気的に分
離される。従って、トランジスタＴｒ１０１〜Ｔｒ１０
６は全て配線５００には接続されていない。一方、信号
ＣＥＢは“Ｌ”なので、トランジスタＴｒ１１０及びＴ
ｒ１０９はＯＮするので、配線５００の電位は、電源電
圧ＶＤＤとなる。従って、制御信号ＳＰＥは“Ｈ”とな
る。（２）入力アドレスが不良アドレスでない場合この場合、トランジスタＴｒ１０１〜Ｔｒ１０６のどれ
か一つは、配線５００に接続される。一方、前述と同様
に、信号ＣＥＢは“Ｌ”なので、トランジスタＴｒ１１
０及びＴｒ１０９はＯＮするので、配線５００は、電源
電圧ＶＤＤに接続される。しかし、トランジスタＴｒ１
０１〜Ｔｒ１０６の電流駆動能力（チャネルコンダクタ
ンス）は、トランジスタＴｒ１１０のそれよりも相当大
きく製造するため、配線５００の電位は、接地電位ＧＮ
Ｄとなる。従って、制御信号ＳＰＥは“Ｌ”となる。以
上の様にして、不良アドレスが入力された場合、制御信
号ＳＰＥは“Ｈ”となり、そうでない場合は、“Ｌ”に
設定する。不良セルが右側メモリセルアレー２に存在す
る場合には制御信号Ａ８ＲＤは“Ｌ”に設定し、不良セ
ルが左側メモリセルアレー１に存在する場合には制御信
号Ａ８ＲＤは“Ｈ”となる。また、図７は、図４の分割
認識回路の詳細回路図を示した。図７に示される様に、
分割回路認識回路は、論理回路ＮＡＮＤ１〜ＮＡＮＤ５
から構成され、制御信号ｌａｔｃｈ１Ｌ、ｌａｔｃｈ１
Ｒ、制御信号ビットＡ８ＲＤ、Ａ８ＲＤＢとから、制御
信号ＲＤ１ｌａｔｃｈ１及びＲＤ１ｌａｔｃｈ２を形成
する。この整形された制御信号ＲＤ１ｌａｔｃｈ１及び
ＲＤ１ｌａｔｃｈ２は、図５（４）に示された冗長バッ
ファ回路を制御する。次に、図７に示した回路の動作を
説明する。今、不良セルが右側メモセルアレー２に存在
している場合を考えているので、上述の様に制御信号Ａ
８ＲＤ＝“Ｌ”、制御信号Ａ８ＲＤＢ＝“Ｈ”である。
制御信号Ａ８ＲＤは“Ｌ”なので、図７（１）における
論理ゲートＮＡＮＤ１の出力は“Ｈ”となる。また、制
御信号Ａ８ＲＤＢは“Ｈ”なので、論理ゲートＮＡＮＤ
２の出力は、信号ｌａｔｃｈ１Ｒに依存する。従って、
制御信号ＲＤ１ｌａｔｃｈ１は、論理ゲートＮＡＮＤ２
の出力信号に依存する事になる。具体的に言えば、制御
信号ｌａｔｃｈ１Ｒが“Ｈ”の時、制御信号ＲＤ１ｌａ
ｔｃｈ１も“Ｈ”となり、制御信号ｌａｔｃｈ１Ｒが
“Ｌ”の時、制御信号ＲＤ１ｌａｔｃｈ１も“Ｌ”とな
る（図８参照）。即ち、制御信号ｌａｔｃｈ１Ｒと、制
御信号ＲＤ１ｌａｔｃｈ１は等しくなる。また、図７
（２）の回路動作も全く同じである。ここで、注意しな
ければならない事は、制御信号ｌａｔｃｈ１Ｒは、右側
メモリセルアレー２に接続された一時記憶回路を制御す
る為の信号であり、制御信号ＲＤｌａｔｃｈ１は、冗長
メモリセルに接続された一時記憶回路を制御する為の信
号である事である。今、右側メモリセルアレー２に不良
ビット（不良セルが接続されたビット線）が存在してい
ると仮定しており、その不良ビットの代わりに冗長ビッ
トを使用する。この時、上述の様に、制御信号ｌａｔｃ
ｈ１Ｒと、制御信号ＲＤｌａｔｃｈ１とが同一の信号
値なので、冗長ビットに接続された一時記憶回路は、不
良ビットに接続された一時記憶回路と同じ動作をする事
になる。これにより、不良ビットの代わりに冗長ビット
が使用できる。

【００１０】また、上記説明は、不良ビットが右側メモ
リセルアレー２に存在していると仮定しているが、左側
に存在していても基本動作は同様である。次に、以上の
様に構成される記憶装置の動作波形を図９に示した。こ
の波形から分かるように、ページ間分割アクセスモード
の読み出し動作を示している。（期間１）チップイネーブル信号ＣＥが、ＬからＨに
なる。そして、読み出しを行うためのコマンド及び、ア
ドレス信号が、当該チップに入力される。従って、アド
レス信号に対応したページのメモリセルが選択される。

【００１１】ここで、ＲＤ１は左側メモリセルアレー内
にある不良ビットを置き換え、ＲＤ２は右側メモリセル
アレー内にある不良ビットを置き換えると仮定する。す
ると、チップイネーブル信号ＣＥがＨになると同時に、
ＲＤ１のＡ８ＲＤは“Ｈ”に設定され、ＲＤ２のＡ８Ｒ
Ｄは“Ｌ”に設定される。（期間２）制御信号ｌａｔｃｈ２Ｌ、制御信号ｌａｔ
ｃｈ２ＲをＬからＨにする。すると、制御信号ＲＤ１ｌ
ａｔｃｈ２がＬからＨとなる（図７参照）。次に、制御
信号ｌａｔｃｈ１Ｌとｌａｔｃｈ１ＲをＬからＨにする
と、制御信号ＲＤ１ｌａｔｃｈ１がＬからＨになる。以
上の様にして、一時記憶回路がリセットされ、その後、
Ｎページ分データがページバッファに一斉に読み出さ
れる。即ち、この期間で、一時記憶回路がリセットさ
れ、Ｎページ分データがページバッファに読み出され、
そこで一時記憶される。（期間３）制御信号ｌａｔｃｈ２ＲをＨにして、右側
のページバッファ回路内の一時記憶回路をリセットす
る。その後、制御信号ｌａｔｃｈ１ＲをＨにして、右側
のメモリセルアレーのＮページ分のデータが読み出され
る。これと同時に、左側のメモリセルアレーのＮページ
分がＤＱ線へ出力される。

【００１２】また、この時、ＲＤ１は左側メモリセルア
レー内にある不良ビットを置き換えるので、その不良ビ
ットアドレスに当たったときに制御信号ＳＰＥ（１）
は、“Ｈ”となり、ＲＤ１のデータを出力する。ＲＤ２
は右側メモリセルアレー内にある不良ビットを置き換え
るので、右側のメモリセルアレーの動作と同じにメモリ
セルのデータをページバッファに記憶する。

【００１３】従って、メモリセルアレー内のビット線を
選択せず、冗長メモリセルアレーのビット線を選択して
いるが、動作波形上は通常の読み出し動作は同じであ
る。（期間４）次に、メモリアドレス最上ビットであるＡ
８をＬからＨする事により、右側のメモリセルアレーの
読み出しが行われる。動作自体は上記期間３の場合と同
様である。以上の様にして、本発明にかかる記憶装置の
読み出し動作が行われる。上述の様に、本発明の構成に
よれば、不良ビット（不良セルが接続されたビット線）
を冗長ビットと置き換える際、不良ビットに接続された
一時記憶回路に供給される制御信号と、同じ制御信号
を、冗長ビットに接続された一時記憶回路に供給する事
が出来る。即ち、冗長ビットに接続された一時記憶回路
に供給される信号を固定せず、不良ビットの位置に応じ
て決定している。この為、従来、不良ビットがある場所
に集中しても、効果的に冗長ビットを使用する事が出来
る。また、図７よりわかるように、分割認識回路を設け
た事によるチップ面積の増加も問題ではなく、消費電力
の大幅な増大もない。また、図４に示した様に、メモリ
セルアレーは揮発性、不揮発性のメモリセルアレーのど
ちらであっても、本発明にかかる回路構成を使用でき
る。

【００１４】

【発明の効果】本発明に係る記憶装置を用いれば、不良
アドレスの位置に拘らず、予め準備した冗長回路を有効
に活用する事が出来る。

【図面の簡単な説明】

【図１】従来の記憶装置におけるメモリセルアレー付近
の概略図を示した図である。

【図２】図１に示した記憶装置のページ間連続アクセス
モードの読み出し動作を説明するための図である。

【図３】図１に示した記憶装置のバッファ回路、冗長バ
ッファ回路の詳細回路図を示した図である。

【図４】本発明の第一の実施形態にかかる記憶装置の概
略ブロック図を示したものである。

【図５】図４におけるメモリセルアレー及びバッファ回
路部分の詳細回路図を示したものである。

【図６】図４におけるカラム冗長回路の詳細回路図を示
したものである。

【図７】図４の分割認識回路の詳細回路図を示したもの
である。

【図８】図７に示した回路の真理値表の一部を示したも
のである。

【図９】記憶装置の動作波形を示した図である。

【符号の説明】

１左側メモリセルアレー２右側メモリセルアレー４冗長メモリセルアレー６ビット線群２０、２１ビット線Ｔｒ１０１〜Ｔｒ１１１トランジスタｆ０〜ｆ７、ｆ１６フューズＶＤＤ電源電圧ＧＮＤ接地電位Ｉ３１〜Ｉ３６インバータＮＡＮＤ１〜ＮＡＮＤ５ナンドゲート

Claims

(57)【特許請求の範囲】

【請求項１】分割読み出し可能な記憶装置において、
複数のメモリセルからなるメモリセルアレーと、前記メ
モリセルアレーの左半分から読み出されたデータを一時
記憶し、第一の制御信号により制御された複数の第一の
バッファ回路と、前記メモリセルアレーの右半分から読
み出されたデータを一時記憶し、第二の制御信号により
制御された複数の第二のバッファ回路と、複数のメモリ
セルからなる冗長メモリセルアレーと、前記冗長メモリセルアレーから読み出されたデータを一
時記憶する為の冗長バッファ回路と、前記記憶装置に入
力されたアドレスが不良アドレスであって、かつ、その
不良アドレスに対応するメモリセルが前記メモリセルア
レーの左半分に位置する場合は、前記冗長バッファ回路
に、前記第一の制御信号を与え、不良アドレスに対応す
るメモリセルが前記メモリセルアレーの右半分に位置す
る場合は、前記冗長バッファ回路に、前記第二の制御信
号を与える為の制御信号供給回路と、を有する事を特徴
とする記憶装置。
【請求項２】分割読み出し可能な記憶装置において、
複数のビット線対を有するメモリセルアレーと、前記複
数のビット線対のうちの半分のビット線対に接続され、
第一の制御信号により制御された第一のバッファ回路
と、前記複数のビット線対のうちの残り半分のビット線
対に接続され、第二の制御信号により制御された第二の
バッファ回路と、複数のビット線対を有する冗長メモリ
セルアレーと、前記冗長メモリセルアレーから読み出さ
れたデータを一時記憶する為のバッファ回路と、不良ア
ドレスの位置に応じて、前記冗長バッファ回路に、前記
第一又は前記第二の制御信号を供給する為の制御信号供
給回路と、を有する事を特徴とする記憶装置。
【請求項３】複数のビット線対を有するメモリセルア
レーと、前記メモリセルアレーの半分から読み出された
データを一時記憶し、第一の制御信号により制御された
複数の第一のバッファ回路と、前記メモリセルアレーの
残り半分から読み出されたデータを一時記憶し、第二の
制御信号により制御された複数の第二のバッファ回路
と、複数のメモリセルからなる冗長メモリセルアレー
と、前記冗長メモリセルアレーから読み出されたデータ
を一時記憶する為のバッファ回路と、不良アドレスの位
置が、前記メモリセルアレーの前記半分に位置する場合
は、前記冗長バッファ回路に、前記第一の制御信号を与
え、不良アドレスの位置が、前記メモリセルアレーの残
りの半分に位置する場合は、前記冗長バッファ回路に、
前記第二の制御信号を供給する為の制御信号供給回路
と、を有する事を特徴とする記憶装置。
【請求項４】分割読み出し可能な記憶装置において、
複数のメモリセルからなるメモリセルアレーと、前記メ
モリセルアレーが、Ｎ個（Ｎは正の整数）に分割され、
分割された第Ｋ番目（Ｋは１からＮまでの整数）のメモ
リセルアレーから読み出されたデータを一時記憶し、第
Ｋの制御信号により制御された第Ｋ番目のバッファ回路
と、前記メモリセルアレーに併設して設けられた冗長メ
モリセルアレーと、前記冗長メモリセルアレーから読み出されたデータを一
時記憶する為の冗長バッファ回路と、前記記憶装置に入
力されたアドレスが不良アドレスであって、かつ、その
不良アドレスに対応するメモリセルが前記分割されたメ
モリセルアレーのうちＫ番目の分割メモリセルアレーに
存在する場合は、前記冗長バッファ回路に、前記第Ｋの
制御信号を与える為の制御信号供給回路と、を有する事
を特徴とする記憶装置。
【請求項５】前記制御信号供給回路は、データ読み出
し時において、不良アドレスが存在するビット線対に接
続された前記バッファ回路に与えられている制御信号と
同じ制御信号を、前記冗長バッファ回路に供給する事を
特徴とする請求項１乃至４記載の記憶装置。
【請求項６】前記冗長バッファ回路に供給される制御
信号は、前記記憶装置に不良アドレスが入力されるま
で、特定の制御信号に固定せず、不良アドレスが入力さ
れた場合に、この不良アドレスの位置に応じて決定され
る事を特徴とする請求項１乃至４記載の記憶装置。
【請求項７】記憶装置の読み出し方法において、前記記
憶装置にアドレス信号を入力する工程と、前記アドレス
信号に応じて、ビット線対及びワード線を選択する工程
と、選択された前記ビット線対とワード線の交差する位
置にあるメモリセルが不良の場合、この不良のメモリセ
ルを、予め用意されている冗長メモリセル内のメモリセ
ルと入れ替える為の入れ替え工程と、入れ替えられた前
記冗長メモリセルに書き込まれているデータを、前記冗
長メモリセルに対応した冗長バッファ回路に転送するデ
ータ転送工程とを備え、前記入れ替え工程は、前記冗長
バッファ回路に供給される制御信号を、前記不良メモリ
セルに対応したバッファ回路に供給される制御信号と同
じ制御信号にする工程である事を特徴とする読み出し方
法。