JP2741824B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に使用
して半導体記憶装置を記憶媒体の不良から救済するリダ
ンダンシ回路に関し、特にリダンダンシ回路を含む半導
体記憶装置の、小型化、高速化を図る技術に関するもの
である。

【０００２】

【従来の技術】半導体記憶装置の不良はメモリセルアレ
イ内のメモリセルが、１個，２個欠陥となるといった数
ビット不良が多く、この数ビット不良でも、その半導体
記憶装置は製品としては不良品であると判定される。冗
長性を有する半導体記憶装置は、この様なビット不良を
救済するための回路であるリダンダンシ回路を備えた半
導体記憶装置である。

【０００３】図９は従来の半導体記憶装置を示すブロッ
ク図である。図において、１は記憶すべきデータＤｉｎ
が入力するデータ入力端子、２はデータの書き込み、読
み出しを制御するライトイネーブル信号ＷＥが入力する
ライト信号入力端子、３は記憶されていたデータＤｏｕ
ｔが出力されるデータ出力端子、４は、入力した記憶す
べきデータＤｉｎ及び記憶している出力すべきデータＤ
ｏｕｔの行と列で示される記憶場所の番地を指定するア
ドレス信号ＡＤが入力されるアドレス信号入力端子、５
はアドレス信号ＡＤによって行と列で指定される番地に
入力されたデータＤｉｎを記憶し、または記憶していた
データＤｏｕｔを出力するメモリセルが行列配置された
メモリセルアレイ、６はアドレス信号入力端子４に接続
され、入力されたアドレス信号ＡＤのうち行アドレス信
号を複号して番地の行を指定する行デコーダ、７は行デ
コーダ６とメモリセルアレイ５を構成するメモリセルと
に接続されてメモリセルを制御する信号を伝えるワード
線、８は複数のヒューズを有し、ヒューズをレーザブロ
ウ等により切断することで欠陥のある不良メモリセルの
含まれている行を指定する行アドレス信号を発生する不
良行アドレス信号発生回路、９は不良行アドレス信号発
生回路８及びアドレス信号入力端子４に接続され、入力
された行アドレス信号と不良行アドレス信号との一致不
一致を判別し、一致した時に予備の行を指定する不良行
アドレス信号検出回路、１０は予備の行のメモリセルと
不良行アドレス信号検出回路９とに接続され、予備のメ
モリセルを制御する信号を伝える予備ワード線、１１は
ワード線７及び予備ワード線１０に設けられ、行デコー
ダ６または不良行アドレス信号検出回路９から出力され
る制御信号をメモリセルまたは予備メモリセルに伝えな
いために切断されるヒューズ、１２はアドレス信号入力
端子４に接続され、入力されたアドレス信号ＡＤのうち
列アドレス信号を複号して番地の列を指定する列デコー
ダ、１４は列デコーダ１２に接続され、列デコーダから
出力される信号に応じてビット線１３を選択してデータ
入力端子１またはデータ出力端子３とビット線１３との
データの受渡しを仲介する列セレクタ、１３はメモリセ
ルアレイ５を構成するメモリセルに接続され、データＤ
ｉｎまたはデータＤｏｕｔをメセリセルに伝達するビッ
ト線、１５は複数のヒューズを有し、ヒューズをレーザ
ブロウ等により切断することで不良メモリセルの含まれ
ている列を指定する列アドレス信号を発生する不良列ア
ドレス信号発生回路、１６は不良列アドレス信号発生回
路１５及びアドレス信号入力端子４に接続され、入力さ
れた列アドレス信号と、不良列アドレス信号との一致不
一致を判別し、一致した時に予備の列を指定する信号を
出力する不良列アドレス信号検出回路、１７は予備の列
のメモリセルと列セレクタ１４に接続されて予備のメモ
リセルへ記憶すべきデータＤｉｎまたは予備のメモリセ
ルから読み出したデータＤｏｕｔを伝達する予備ビット
線、１８はビット線１３及び予備ビット線１７に設けら
れて列セレクタ１４とメモリセルまたは予備メモリセル
との接続を断ってデータＤｉｎ，Ｄｏｕｔを伝達させな
いように切断されるヒューズ、２０ａは半導体記憶装置
である。

【０００４】次にメモリセルアレイ５に欠陥のある不良
メモリセルが発生しないときの半導体記憶装置２０の状
態について説明する。この場合には、予備ワード線１０
のヒューズ１１及び予備ビット線１７のヒューズ１８を
切断する。そうすることで、不良行アドレス信号発生回
路９から制御信号が予備ワード線１０を通して予備の行
のメモリセルに伝達されるのを防止する。また、不良列
アドレス信号発生回路１６によって予備ビット線１７が
選択されるのを防止する。そして、行デコーダ６及び列
デコーダ１２によって指定される番地のメモリセルのみ
が働く。

【０００５】次にテスト工程において、メモリセルアレ
イ５のａ行，ｂ列のメモリセルが不良と判別された場合
の半導体記憶装置２０ａの状態について説明する。この
場合、半導体記憶装置２０ａを救済する方法が２通りあ
る。

【０００６】第１の方法は、ビット線救済方式である。
ビット線救済方式を選んだ場合には、ビット線１３のｂ
列に設けられたヒューズ１８及び予備ワード線１０のヒ
ューズ１１を切断する。次に、不良列アドレス信号発生
回路１５がｂ列を指定する列アドレス信号を発生するよ
うに不良列アドレス信号発生回路１５内のヒューズを切
断する。以上の設定を半導体記憶装置２０に施すことに
より、例えばアドレス信号入力端子４から入力されるア
ドレス信号ＡＤの列アドレス信号がｂ列以外のｎ列を指
示するとき、列デコーダ１２がｎ列を指定する信号を列
セレクタ１４に対して出力する一方、不良列アドレス信
号検出回路１６ではｎ列とｂ列の不一致を判別して予備
ビット線１７を選択しない信号を出力する。このよう
に、列セレクタ１４は、ｎ列のビット線１３のみを選択
してｎ列に接続するメモリセルがアクセスされる。

【０００７】例えば、以上の設定において、アドレス信
号入力端子４から入力されるアドレス信号ＡＤの列アド
レス信号がｂ列を指示するとき、列デコーダ１２がｂ列
を指定する信号を列セレクタ１４に対して出力する一
方、不良アドレス信号検出回路１６ではアドレス信号入
力端子４から入力された列アドレス信号と不良列アドレ
ス信号発生回路１５が出力する列アドレス信号とがｂ列
で一致したことを検出し、列セレクタ１４に対して予備
ビット線１７を選択する信号を出力する。列セレクタ１
４はｂ列のビット線１３及び予備ビット線１７を同時に
選択するが、ｂ列のビット線１３に設けられたヒューズ
１８が切断されているため、ｂ列のビット線１３に接続
されているメモリセルはアクセスされずに、予備ビット
線１７に継がっているメモリセルがアクセスされること
になる。このようにして、ｂ列のビット線１３に接続さ
れた不良メモリセルの代わりに予備ビット線１７に接続
された予備のメモリセルを使うことによって欠陥のある
メモリセルによって半導体記憶装置２０全体が不良品と
なることを防止している。

【０００８】第２の方法として、ワード線救済方式があ
るが、上記の例の場合は、ａ列のワード線７に設けられ
たヒューズ１１及び予備ビット線１７のヒューズ１８を
切断する。このようにして、ビット線救済方式と同様に
不良メモリセルに接続したａ列のワード線７の代わりに
予備ワード線１０を用いて半導体記憶装置２０の不良救
済を行うことができる。

【０００９】

【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されているので、１つの欠陥のある
メモリセルの代替を行うにも行または列すべてを代替す
るライン対応の不良救済方式になる。例えば、２５６Ｋ
ビットのメモリ容量を有する半導体記憶装置の場合に
は、その構成が８ビット，４列／ビット，１６ブロック
分割とすると、全ビット線数が５１２本（８×４×１
６）となり、予備ビット線数は１２８本（８×１６）必
要になる。従って、冗長性を持たせるためにはメモリセ
ルの列数が５１２ラインから６４０ラインに増加するこ
ととなり、メモリセルアレイの専有面積が増大してチッ
プサイズが大きくなってしまうという問題点があった。

【００１０】また、不良メモリセルの代わりに予備のメ
モリセルをアクセスするとき、不良行アドレス検出回路
９または不良列アドレス検出回路１６の遅延が付加され
るため、不良メモリセルが発生した番地の行または列を
アクセスするとアクセスタイムが長くなり、半導体記憶
装置の高速化を防げるという問題点があった。

【００１１】さらに、従来のリダンダンシ回路を有する
半導体記憶装置を特定用途向け半導体集積回路（ＡＳＩ
Ｃ）に内蔵した場合、半導体記憶装置の配置される座標
がＡＳＩＣ毎に異なるため、また用いられる各半導体記
憶装置の規格によってもワード線７，１０及びビット線
１３，１７に設けられるヒューズ１１，１８の数や位置
が異なるため、また不良行アドレス信号発生回路８及び
不良列アドレス信号発生回路１５の有するヒューズの数
や位置が異なるため、これらのヒューズ位置をＡＳＩＣ
毎にヒューズトリミング装置に入力して記憶させること
が必要となり、ＡＳＩＣ内蔵時の量産性が悪くなるとい
う問題点があった。

【００１２】この発明は上記のような問題点を解決する
ためになされたもので、冗長性を持たせた半導体記憶装
置において、チップサイズの増加を抑制し、予備のメモ
リセルを用いても遅延を発生させず、ＡＳＩＣに使用さ
れた場合にも量産性の良い半導体記憶装置を得ることを
目的としている。

【００１３】

【課題を解決するための手段】第１の発明に係る半導体
記憶装置は、記憶すべきデータが入力されるデータ入力
端子と、前記データを読み書きすべき番地を指定するア
ドレス信号が入力されるアドレス信号入力端子と、前記
データ入力端子及び前記アドレス信号入力端子から前記
データ及び前記アドレス信号を入力し、前記アドレス信
号で指定された番地に対し、前記データを書き込み、あ
るいは既に書き込まれた前記データを読み出す主記憶回
路と、前記主記憶回路に発生した不良箇所に対応する番
地を指定する不良番地指定情報を出力する不良番地指定
回路と、前記アドレス信号入力端子及び不良番地指定回
路から前記アドレス信号及び前記不良番地指定情報を入
力し、前記アドレス信号が指定している番地と前記不良
番地指定情報が指定している番地とが一致するか否かを
検出し、その検出した結果を示す検出信号を出力する検
出回路と、前記検出回路及び前記データ入力端子から前
記検出信号及び前記データを入力し、一致を示す前記検
出信号に応答して、不良番地の前記データを記憶し、あ
るいは既に記憶した不良番地の前記データを出力する冗
長記憶回路と、前記主記憶回路から読み出された前記デ
ータ及び前記冗長記憶回路から出力された前記データを
入力するとともに、前記検出回路から前記検出信号を入
力し、前記検出信号に応じて、前記主記憶回路あるいは
前記冗長記憶回路からの前記データを選択的に出力する
データセレクト回路とを備え、前記半導体記憶装置は半
導体基板上に形成され、前記不良番地指定回路は、前記
半導体基板上に形成され、前記不良番地指定回路の前記
半導体基板上の位置を示す基準座標マークと、前記基準
座標マークから所定の方向と所定の距離に配置され、外
部からの操作によって選択的に導通または非導通状態と
なることにより不良箇所を指定する前記情報を与えるヒ
ューズ素子とを有して構成されている。

【００１４】第２の発明に係る半導体記憶装置の前記冗
長記憶回路は、複数の不良番地の前記データを記憶可能
に構成され、前記データセレクト回路は、前記冗長記憶
回路に記憶された前記複数の不良番地の前記データのう
ちのいづれか一つの不良番地の前記データを選択的に出
力するための第１のセレクト回路と、前記主記憶回路か
ら読み出された前記データ及び前記第１のセレクト回路
から出力された前記データを入力し、前記検出信号に応
じて、前記主記憶回路あるいは前記第１のセレクト回路
からの前記データを選択的に出力する第２のセレクト回
路とを備えて構成されている。

【００１５】

【００１６】

【作用】第１の発明における不良番地指定回路は、半導
体基板上に形成された自己の位置を基準座標マークによ
って容易に検知される。そして、外部から基準座標マー
クを用いてヒューズ素子の位置を確認し、ヒューズ素子
を導通または、非道通状態として不良番地指定回路が指
定する不良番地を設定することが出きる。また、不良番
地指定回路は、主記憶回路の構成が変化しても、それと
は独立に一定の規格化された構成をとることができる。
したがって、主記憶回路から出力されるデータの遅延を
最小限に抑えることができる。

【００１７】第２の発明におけるデータセレクト回路の
第１のセレクト回路は、冗長記憶回路に記憶された複数
のデータの中の１つのデータを選択する。そのため、第
１のセレクタ回路は多少回路構成が大きくなる。一方、
第２のセレクト回路は、主記憶回路のデータか、第１の
セレクト回路の出力かの選択を検出回路からの出力に応
じて行うため、簡単な回路構成をとることができ主記憶
回路からの出力の遅延時間を抑制することができる。冗
長記憶回路は主記憶回路より高速で動作するので第１の
セレクト回路における遅延時間を合わせても、第２のセ
レクト回路には主記憶回路よりも早くデータを伝達する
ことができる。

【００１８】

【００１９】

【実施例】以下この発明の第１実施例を図１乃至図７を
用いて説明する。図１はこの発明の第１実施例による冗
長性を有する半導体記憶装置の構成を示すブロック図で
ある。図において、２０はデータ入力端子１から入力さ
れたｍビットのデータＤｉｎを、アドレス信号入力端子
４から入力されたｎビットのアドレス信号ＡＤで指定さ
れた番地に、ライト信号入力端子２から入力されたライ
トイネーブル信号ＷＥに応じて記憶し、または出力する
メインメモリ、２１はメインメモリ２０内に発生した欠
陥のあるメモリセルの番地を指定する不良番地指定回
路、２１ａ〜２１ｒは欠陥のあるメモリセル１つに対応
した１つの番地を指定する不良番地発生部、２２ａ〜２
２ｒはアドレス信号入力端子４からアドレス信号ＡＤを
入力し、不良番地指定回路２１の中の対応する不良番地
発生部２１ａ〜２１ｒから不良番地を指定する不良番地
指定情報を入力し、入力されたアドレス信号ＡＤが不良
番地に対応しているか否かを検出する不良番地検出回
路、２３ａ〜２３ｒは対応する不良番地検出回路２２ａ
〜２２ｒから検出結果を入力し、データ入力端子１から
データＤｉｎを入力し、かつライト信号入力端子２から
ライトイネーブル信号ＷＥを入力し、ライトイネーブル
信号ＷＥに従って、メインメモリ２０と同様に書き込み
・読み出しの状態を判断し、対応する不良番地検出回路
２２ａ〜２２ｒから出力された検出結果によって制御さ
れて例えばビット毎に設けられたｍ個のラッチ回路にデ
ータＤｉｎを保持する不良番地救済用ラッチ回路群、２
３は不良番地救済用ラッチ群から成る冗長記憶回路、２
４はメインメモリ２０から出力されたデータＤｏｕｔ及
び冗長記憶回路２３から出力された例えば異なる１８個
のデータＤｏｕｔを入力して記憶することができ、不良
番地検出回路２２ａ〜２２ｒから出力された検出結果を
示す信号Ｓ₁ 〜Ｓ_r を入力し、信号Ｓ₁ 〜Ｓ_r に基づい
て、いづれか１つのデータＤｏｕｔを半導体記憶装置の
出力としてデータ出力端子３を通して、選択的に出力す
るデータセレクタである。

【００２０】次に動作について説明する。まず、メイン
メモリ２０に欠陥のあるメモリセルが存在せず、冗長記
憶回路２３を働かせる必要がない場合について説明す
る。この場合には、不良番地指定回路２１内の全ての不
良番地発生部２１ａ〜２１ｒの冗長記憶回路使用フラグ
のヒューズ素子を切断せず、冗長記憶回路使用フラグと
して“０”＝“Ｌ”を出力させる。不良番地検出回路２
２ａ〜２２ｒは対応する不良番地発生部２１ａ〜２１ｒ
から冗長記憶回路使用フラグとして“０”を受けとる
と、入力されるアドレス信号ＡＤにかかわらず、冗長記
憶回路２３に対して、アドレス信号ＡＤが不良番地では
ないことを示す信号を出力する。従って、冗長記憶回路
２３はライトイネーブル信号ＷＥが書き込み状態になっ
ていてもデータ入力端子１から入力されたデータＤｉｎ
を書き込む動作は行わない。冗長記憶回路２３の読み出
しの動作についても同様である。また、データセレクタ
２４は、不良番地検出回路２２ａ〜２２ｒから出力され
る信号Ｓ1 〜Ｓr によって常にメインメモリ２０のデー
タＤｏｕｔを選択して、出力端子３を通して出力する。

【００２１】次に、メインメモリ２０内のメモリセルに
欠陥が発生した場合について説明する。この時、不良番
地指定回路２１の各不良番地発生部２１ａ〜２１ｒの中
の必要な数だけ冗長記憶回路使用フラグのヒューズ素子
を切断するとともに、不良番地を示すアドレス信号を発
生するようにヒューズ素子を切断する。例えば不良番地
がｑであればｑ番地を指定するアドレス信号を不良番地
発生部２１ａに発生させるようにする。このような設定
が行われた半導体記憶装置のアドレス信号入力端子４に
不良番地ではないｐ番地を示すアドレス信号が入力され
たとき、不良番地検出回路２２ａ〜２２ｒは全て、アド
レス信号ＡＤと不良番地発生部２１ａ〜２１ｒが発生す
るアドレス信号との不一致を確認し、冗長記憶回路２３
に対して不一致を示す信号を出力する。従って冗長記憶
回路２３は、書き込み動作も読み出し動作も行わない。
また、ライトイネーブル信号ＷＥが読み出しのモードで
あれば、データセレクタ２４もこの時メインメモリ２０
の出力したデータＤｏｕｔを選択して出力する。

【００２２】ところが、アドレス信号入力端子４に不良
番地ｑを示すアドレス信号ＡＤが入力されたとき、不良
番地検出回路２２ａは、アドレス信号ＡＤと不良番地発
生部２１ａの出力信号との一致を検出し、一致したこと
を示す信号を２３ａに対して出力する。このとき不良番
地救済用ラッチ回路２３ａはライトイネーブル信号ＷＥ
がデータの書き込みを指示していれば、データ入力端子
１から入力されたデータＤｉｎを記憶する。一方、この
とき、ライトイネーブル信号ＷＥがデータの読み出しを
指示していれば、記憶されているデータＤｏｕｔをデー
タセレクタ２４に対して出力する。データセレクタ２４
は入力されたデータＤｏｕｔの中の不良番地救済用ラッ
チ回路２３ａのデータＤｏｕｔを不良番地検出回路２２
ａ〜２２ｒの出力信号Ｓ₁ 〜Ｓ_r に基づいて選択して出
力する。なお、このとき、メインメモリ２０もアドレス
信号ＡＤによって指定されたｑ番地へのデータの書き込
み・読み出しを行っているが、データセレクタ２４がメ
インメモリ２０の出力したデータＤｏｕｔを選択しない
のでこのデータが出力されることはない。

【００２３】次に、不良番地検出回路２２ａ〜２２ｒの
構成について図２を用いて詳しく説明する。図２におい
て、２２ｘは不良番地検出回路、Ａ１はアドレス信号入
力端子４からのアドレス信号ＡＤが入力される入力端
子、Ｂ１は不良番地発生部２１ａ〜２１ｒからのアドレ
ス信号が入力する入力端子、Ｅ１は不良番地発生部２１
ａ〜２１ｒからの冗長記憶回路使用フラグが入力する入
力端子、Ｙ１は検出結果を出力する出力端子、ＥＸ１〜
ＥＸｎはそれぞれ入力端子Ａ，Ｂから入力されるｎビッ
トのアドレス信号の各ビットを入力して排他的論理和を
出力する排他的論理和回路、ＮＯＲ２は排他的論理和回
路ＥＸ１〜ＥＸｎの出力信号を入力し、それらの反転論
理の論理積を出力するＮＯＲゲート、ＡＮ２はＮＯＲゲ
ートＮＯＲ２の出力と入力端子Ｅ１から入力された信号
との論理積を出力する論理積回路である。入力端子Ａ
１，Ｂ１，Ｅ１から入力される信号と、出力端子Ｙ１か
ら出力される信号との関係は表１に示す。すなわち、入
力端子Ｅ１に入力された信号が“Ｈ”で、かつ不良番地
検出回路２２Ｘが動作状態のとき、入力端子Ａ１から入
力された信号と入力端子Ｂ１から入力された信号が一致
していれば出力端子Ｙ１から一致を示す信号“Ｈ”が出
力される。

【００２４】

【表１】

【００２５】次にデータセレクタ２４の構成について図
３を用いて詳しく説明する。図３においてＸ２はメイン
メモリ２０の出力したデータＤｏｕｔが入力する入力端
子、Ａ２〜Ｒ２は冗長記憶回路２３の不良番地救済用ラ
ッチ回路群２３ａ〜２３ｒから出力されたデータＤｏｕ
ｔが入力する入力端子、Ｙ２は選択したデータを出力す
る出力端子、ＳＴ₁ 〜ＳＴ_r は不良番地検出回路２２ａ
〜２２ｒが出力した信号Ｓ₁ 〜Ｓ_r が入力する入力端
子、ＡＮ３ｘは入力端子Ｘ２から入力したメインメモリ
２０のデータＤｏｕｔのうちの１ビットのデータと不良
番地検出回路２２ａ〜２２ｒから出力された信号Ｓ₁ 〜
Ｓ_r の反転論理との論理積を出力する論理積回路、ＡＮ
３ａは入力端子Ａ２から入力した不良番地救済用ラッチ
回路群２３ａのデータＤｏｕｔのうちの１ビットのデー
タと不良番地検出回路２２ｂ〜２２ｒから出力された信
号Ｓ₂ 〜Ｓ_r の反転論理と不良番地検出回路２２ａから
出力された信号Ｓ₁ との論理積を出力する論理積回路、
ＯＲ１は論理積回路ＡＮ３ｘ〜ＡＮ３ｒの出力を入力し
てそれら全ての論理和を出力する論理和回路である。入
力端子Ｘ２，Ａ２〜Ｒ２，ＳＴ₁ 〜ＳＴ_r から入力され
た信号と出力端子Ｙ２から出力される信号との関係は表
２に示す。ここで、入力端子Ｘ２，Ａ２〜Ｒ２には不良
番地救済用ラッチ群２３ａ〜２３ｒからデータＤｏｕｔ
のうちの一ビット分の信号を入力する。従って、データ
Ｄｏｕｔがｍビットであれば図３に示した回路がｍ個必
要となる。

【００２６】

【表２】

【００２７】次にデータセレクタ２４の他の態様を図４
を用いて説明する。図４において、２６は、入力端子Ａ
２〜Ｒ２へ冗長記憶回路２３の不良番地救済用ラッチ回
路群２３ａ〜２３ｒから出力されたデータＤｏｕｔを入
力し、不良番地検出回路２２ａ〜２２ｒから出力された
信号Ｓ₁ 〜Ｓ_r を入力端子ＳＴ₁ 〜ＳＴ_r から入力し
て、１つの不良番地救済用ラッチ回路群から出力された
データＤｏｕｔのみを出力する第１のデータセレクタ、
２７は第１のデータセレクタから入力したデータＤｏｕ
ｔとメインメモリ２０から出力されたデータＤｏｕｔを
入力して、信号Ｓ₁ 〜Ｓ_r に応じていづれか一方のみを
出力する第２のデータセレクタである。第１及び第２の
データセレクタの構成は図５に示す。図５において、Ｏ
Ｒ２は入力端子ＳＴ1 〜ＳＴr から信号Ｓ1 〜Ｓr を入
力してその論理和を取って出力するＯＲゲート、ＡＮ３
は一方入力端を入力端子Ｘ２に接続され、他方入力端子
をＯＲゲートＯＲ２の出力端に接続され、入力端子Ｘ２
からの入力信号とＯＲゲートＯＲ２の出力信号の反転論
理との論理積をとって出力するＡＮＤゲート、ＡＮ４は
ＯＲゲートＯＲ１の出力端に一方入力端を接続され、他
方入力端子をＯＲゲートＯＲ２の出力端に接続され、Ｏ
ＲゲートＯＲ１の出力信号とＯＲゲートＯＲ２の出力信
号との論理積をとって出力するＡＮＤゲート、ＯＲ３は
ＡＮＤゲートＡＮ３，ＡＮ４の出力の論理和を取って出
力するＯＲゲートである。図５におけるＡＮＤゲートＡ
Ｎ３，ＡＮ４とＯＲゲートＯＲ２，ＯＲ３が図４におけ
る第２のデータセレクタ２７に相当し、その他の回路が
第１のデータセレクタ２６に相当する。

【００２８】図４に示すにようにデータセレクタ２４を
２つのセレクタで構成したのは、メインメモリ２０の動
作が冗長記憶回路２３の動作よりも遅く、メインメモリ
２０から出て来たデータＤｏｕｔは冗長記憶回路２３の
データＤｏｕｔに対して遅延することから第２のデータ
セレクタの構成を簡単にしてメインメモリ２０のデータ
Ｄｏｕｔの遅延を防止するためである。ここでも、入力
端子Ｘ２，Ａ２〜Ｒ２には不良番地救済用ラッチ群２３
ａ〜２３ｒからデータＤｏｕｔのうちの一ビット分の信
号を入力する。従って、データＤｏｕｔがｍビットであ
れば図３に示した回路がｍ個必要となる。

【００２９】次に、図１に示した不良番地指定回路２１
の構成について図６及び図７を用いて説明する。図６は
不良番地指定回路の構成の概念を示す図である。図にお
いて、２８は半導体基板上における不良番地指定回路の
位置及び向きを示す光学的に読み取り可能な基準座標検
出マーク、２９は図１における冗長記憶回路２３の不良
番地救済用ラッチ回路群２３ａ〜２３ｒを使用するか否
かを不良番地検出回路２２ａ〜２２ｒに指示する信号と
して働く冗長記憶回路使用フラグ、３０はバイナリコー
ドＡ₀ 〜Ａ_n で与えられるアドレス信号、３１はヒュー
ズ素子がアレイ状に配置されたヒューズ回路アレイ、３
２〜３５はヒューズ回路アレイ３１の一列であり、図１
における不良番地発生部２１ａ〜２１ｒに対応し、不良
メセリセルの番地を発生する部分、３６はヒューズ回路
アレイ３１で発生した信号を不良番地検出回路２２ａ〜
２２ｒ等の外部へ対して出力するためのヒューズ回路出
力用バッファである。基準座標検出マーク２８はエッチ
ング等により基板上に付けられた印である。

【００３０】また、不良番地指定回路の実際の回路構成
の一例を図７に示す。図７（ａ）には、図６のヒューズ
回路アレイ３１の一行分が記載されている。図６におけ
るヒューズ回路アレイ３１は、図７（ａ）に示す個々の
ヒューズ回路３１ａ〜３１ｎ等により構成される。ヒュ
ーズ回路３１ａ〜３１ｎの出力は、バッファとして働く
インバータＩＮａ〜ＩＮｎを通して外部へ出力される。

【００３１】ヒューズ回路３１ａ〜３１ｎの個々の構成
は図７（ｂ）に示す。例えばヒューズ回路３１は、一方
端を接地したヒューズ素子Ｈｕ３１と、ヒューズ素子Ｈ
ｕ３１の他方端に一方端を接続し、電源に他方端を接続
したキャパシタＣａ３１と、キャパシタＣａ３１と並列
に接続された抵抗値の高い抵抗Ｒｅ３１と、キャパシタ
Ｃａ３１と並列に接続されたＰチャネルＭＯＳトランジ
スタＰＭ３１と、ヒューズ素子Ｈｕ３１の他方端に入力
端を接続し、ＰＭＯＳトランジスタＰＭ３１のゲート電
極に接続されたインバータＩＮ３１とを備えて構成され
ている。そして、ヒューズ素子Ｈｕ３１がレーザブロウ
等により切断された場合、抵抗Ｒｅ３１を通してキャパ
シタＣａ３１に電荷が蓄積され、インバータＩＮ３１の
入力端の電位が上昇する。インバータＩＮ３１の閾値電
圧を越えるとインバータＩＮ３１の出力が反転して、出
力信号として“Ｌ”を出力する。そのため、トランジス
タＰＭ３１がオン状態となり、ヒューズ回路３１の出力
が“Ｌ”、即ち２進数表示における“０”に固定され
る。ヒューズ素子Ｈｕ３１が切断されていないときは、
ヒューズ回路３１の出力は“Ｈ”、即ち２進数表示にお
ける“１”に固定される。

【００３２】しかし、図７（ａ）に示すバッファ回路３
６を通して不良番地検出回路に対して出力されるときに
は、その出力信号がバッファ回路３６で反転されて出力
される。

【００３３】次に、この発明の第２実施例について図８
を用いて説明する。図８はこの発明の第２実施例による
冗長性を有する半導体記憶装置の構成を示すブロック図
である。図において、４０はスタティックランダムアク
セスメモリ（以下ＳＲＡＭという）で構成された不良メ
セリセルのデータを記憶する冗長記憶回路の記憶部、４
１は不良番地検出回路２２ａ〜２２ｒの出力信号を入力
し、不良メセリセルの代替を行うメセリセルのメセリセ
ルアレイ４０上の番地を示すアドレス信号を発生する番
地生成回路、ＮＯＲ１は不良番地検出回路２２ａ〜２２
ｒの出力信号を入力し、入力したすべての信号の論理和
をとってその反転論理をデータセレクタ２４に出力する
ＮＯＲゲート、４２は記憶部４０と番地生成回路４１と
で構成された冗長記憶回路であり、その他図１と同一符
号は図１と同一もしくは相当する部分を示す。ただし、
データセレクタ２４は、メインメモリ２０の出力するデ
ータＤｏｕｔと冗長記憶回路４２から出力されるデータ
Ｄｏｕｔとの二者択一をＮＯＲゲートＮＯＲ１の出力に
応じて行うセレクタである。

【００３４】ここで、ＳＲＡＭ４０は、メインメモリ２
０とほぼ同様の動作を行い、ライト信号入力端子２から
入力されるライトイネーブル信号ＷＥにより制御され、
番地生成回路４１から入力したアドレス信号で指定され
る番地にデータ入力端子１から入力されたデータＤｉｎ
を記憶し、またデータＤｏｕｔとして出力する。ただ
し、その動作はメインメモリ２０よりも高速である。Ｓ
ＲＡＭ４０の動作がメインメモリ２０の動作と異なるの
は番地生成回路４１により指定された番地にデータＤｉ
ｎを書き込む点で、メインメモリ２０がアドレス信号入
力端子４から 入力されるアドレス信号ＡＤによって番
地の指定が行われているのとは異なり、ＳＲＡＭ４０の
メモリ容量もアドレスデコーダ等の構成もメインメモリ
２０より極めて小さなものとなる。また、ＳＲＡＭ４０
はＮＯＲゲートＮＯＲ１の出力信号を入力端ＣＳに入力
し、ＮＯＲゲートＮＯＲ１の出力信号によっても制御さ
れている。これは、不良番地指定回路２１の出力と、ア
ドレス信号入力端子４から入力されたアドレス信号ＡＤ
とが一致しないとき、ＳＲＡＭ４０から出力を禁止する
ためである。

【００３５】また、番地生成回路４１は一般的なエンコ
ーダであり、入力信号と出力信号の関係の一例を表３に
示す。

【００３６】

【表３】

【００３７】なお、上記第２実施例では記憶部にＳＲＡ
Ｍを用いたが、メインメモリ２０よりも高速で動作すれ
ばよく、他のアドレス指定タイプの記憶回路を用いても
よい。

【００３８】

【発明の効果】以上のように請求項１記載の発明の半導
体記憶装置によれば、半導体基板上に形成された半導体
記憶装置において、不良番地指定回路は、半導体基板上
に形成され、不良番地指定回路の半導体基板上の位置を
示す基準座標マークと、基準座標マークから所定の方向
と所定の距離に配置され、外部からの操作によって選択
的に導通または非導通状態となることにより不良箇所を
指定する情報を与えるヒューズ素子とを備えて構成され
ているので、種々の半導体記憶回路に対して規格化しや
すく、量産性の高い半導体記憶装置が得られるという効
果がある。

【００３９】請求項２記載の発明の半導体記憶装置によ
れば、冗長記憶回路は、複数の不良番地のデータを記憶
可能に構成され、データセレクト回路は、冗長記憶回路
に記憶された複数の不良番地のデータのうちのいづれか
一つの不良番地のデータを選択的に出力するための第１
のセレクト回路と、主記憶回路から読み出されたデータ
及び第１のセレクト回路から出力されたデータを入力
し、検出信号に応じて、前記主記憶回路あるいは前記第
１のセレクト回路からの前記データを選択的に出力する
第２のセレクト回路とを備えて構成されているので、請
求項１記載の半導体記憶装置の効果に加え、よりアクセ
スタイムの速い半導体装置が得られるという効果があ
る。

【００４０】

【図面の簡単な説明】

【図１】この発明の第１実施例による半導体記憶装置の
構成を示すブロック図である。

【図２】図１に示した半導体記憶装置の不良番地検出回
路の構成を示す論理回路図である。

【図３】図１に示したデータセレクタの構成を示す論理
回路図である。

【図４】図１に示したデータセレクタの構成を示すブロ
ック図である。

【図５】図４に示したデータセレクタの構成を示す論理
回路図である。

【図６】図１に示した不良番地指定回路の構成を示す概
念図である。

【図７】図６に示した不良番地指定回路の構成を示す回
路図である。

【図８】この発明の第２実施例による半導体記憶装置の
構成を示すブロック図である。

【図９】従来の半導体記憶装置の構成を示すブロック図
である。

【符号の説明】

１ データ入力端子 ２ ライト信号入力端子 ３ データ出力端子 ４ アドレス信号入力端子 ２０ メインメモリ ２１ 不良番地指定回路 ２２ａ〜２２ｒ 不良番地検出回路 ２３ 冗長記憶回路 ２４ データセレクタ

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 記憶すべきデータが入力されるデータ入
   力端子と、 前記データを読み書きすべき番地を指定するアドレス信
   号が入力されるアドレス信号入力端子と、 前記データ入力端子及び前記アドレス信号入力端子から
   前記データ及び前記アドレス信号を入力し、前記アドレ
   ス信号で指定された番地に対し、前記データを書き込
   み、あるいは既に書き込まれた前記データを読み出す主
   記憶回路と、 前記主記憶回路に発生した不良箇所に対応する番地を指
   定する不良番地指定情報を出力する不良番地指定回路
   と、 前記アドレス信号入力端子及び不良番地指定回路から前
   記アドレス信号及び前記不良番地指定情報を入力し、前
   記アドレス信号が指定している番地と前記不良番地指定
   情報が指定している番地とが一致するか否かを検出し、
   その検出した結果を示す検出信号を出力する検出回路
   と、 前記検出回路及び前記データ入力端子から前記検出信号
   及び前記データを入力し、一致を示す前記検出信号に応
   答して、不良番地の前記データを記憶し、あるいは既に
   記憶した不良番地の前記データを出力する冗長記憶回路
   と、 前記主記憶回路から読み出された前記データ及び前記冗
   長記憶回路から出力された前記データを入力するととも
   に、前記検出回路から前記検出信号を入力し、 前記検出信号に応じて、前記主記憶回路あるいは前記冗
   長記憶回路からの前記データを選択的に出力するデータ
   セレクト回路とを備え、前記半導体記憶装置は半導体基板上に形成され、 前記不良番地指定回路は、 前記半導体基板上に形成され、前記不良番地指定回路の
   前記半導体基板上の位置を示す基準座標マークと、 前記基準座標マークから所定の方向と所定の距離に配置
   され、外部からの操作によって選択的に導通または非導
   通状態となることにより不良箇所を指定する前記情報を
   与えるヒューズ素子とを有することを特徴とする半導体
   記憶装置。
2. 【請求項２】 前記冗長記憶回路は、複数の不良番地の
   前記データを記憶可能に構成され、 前記データセレクト回路は、前記冗長記憶回路に記憶された前記複数の不良番地の前
   記データのうちのいづれか一つの不良番地の前記データ
   を選択的に出力するための 第１のセレクト回路と、 前記主記憶回路から読み出された前記データ及び前記第
   １のセレクト回路から出力された前記データを入力し、
   前記検出信号に応じて、前記主記憶回路あるいは前記第
   １のセレクト回路からの前記データを選択的に出力する
   第２のセレクト回路と、 を備える請求項１記載の半導体記憶装置。