JP4891748B2 - 半導体集積回路およびそのテスト方法 - Google Patents

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Description

本発明は、半導体集積回路（ＬＳＩ）およびそのテスト方法に係り、特に複数のメモリ回路およびメモリ救済情報を生成するビルトイン置換解析回路を搭載したＬＳＩとそのテスト方法に関するもので、例えば複数のＳＲＡＭが搭載されたＬＳＩに使用されるものである。
近年、ＬＳＩの製造プロセスの微細化に伴うＬＳＩの欠陥率上昇に対処して、比較的小容量のメモリ回路（ＳＲＡＭなど）も冗長（Ｒ／Ｄ：リダンダンシ）機構を搭載する傾向にある。メモリのＲ／Ｄ化率が増加した場合、救済情報を例えばヒューズ（Fuse）に蓄えておくヒューズ回路、比較回路、メモリ救済情報を生成するＢＩＲＡ（ビルトイン置換解析）回路などを付加している。
従来、複数のＳＲＡＭが搭載されたＬＳＩは、テストを効率的に行う目的で、複数のＳＲＡＭに対して同時にテストおよび置換解析を行うために、１つのＳＲＡＭに対して１つの比較回路、１つのＢＩＲＡ回路、１つのヒューズ回路を対応して付加しているが、付加回路の回路規模が大きくなる。従って、１つのＬＳＩチップに搭載されるメモリ回路の数が増加していくと、前記した付加回路の数も増加していくという問題がある。
なお、ＢＩＳＴ（ビルトインテスト）回路とＢＩＲＡ回路を共有し、複数のメモリ回路に対して１つずつ（シリアルに）冗長解析を行う技術が特許文献１に開示されている。また、特許文献２には、ＤＲＡＭ内で同一の列を置換する技術が開示されているが、複数のメモリに対応するものではない。
特開２００３−３１９２９８号公報 特開２００３−１５１２９３号公報
本発明は前記した従来の問題点を解決すべくなされたもので、同一チップに搭載される複数のメモリ回路に対して同時にテストおよび置換解析を行うことができ、メモリ回路の数の増加に対するＢＩＲＡ回路等の付加回路の増大を最小限に抑えることができ、また、救済情報を蓄えておくヒューズの本数を削減ことが可能になる半導体集積回路を提供することを目的とする。
また、本発明の他の目的は、同一チップに搭載される複数のメモリ回路のテストを効率良く行うことが可能になる半導体集積回路のテスト方法を提供することにある。
本発明の半導体集積回路は、同一チップに搭載され、Ｉ／Ｏ方向の救済が可能な多ビット構成の複数のメモリ回路と、前記各メモリ回路に対応して出力側に接続され、対応するメモリ回路から出力される多ビットのメモリデータをそれぞれ供給される多ビットの期待値データと比較する複数の比較回路と、前記複数の比較回路からそれぞれ出力される多ビットの比較結果を纏める論理回路と、前記複数のメモリ回路で共有され、前記論理回路から出力される多ビットのデータを処理して置換解析を行い、前記複数のメモリ回路を救済する救済情報を生成する１つの置換解析回路と、前記救済情報を格納し、当該救済情報を使用して前記複数のメモリ回路に対して救済を行う不揮発記憶回路とを具備することを特徴とする。
また、本発明の半導体集積回路のテスト方法は、同一チップに搭載された多ビット構成の複数のメモリ回路と、前記各メモリ回路に対応して出力側に接続され、対応するメモリ回路から出力される多ビットのメモリデータをそれぞれ供給される多ビットの期待値データと比較する複数の比較回路と、前記複数の比較回路からそれぞれ出力される多ビットの比較結果を纏める論理回路と、前記複数のメモリ回路で共有され、前記論理回路から出力される多ビットのデータを処理して置換解析を行い、前記複数のメモリ回路を救済する救済情報を生成する１つの置換解析回路と、前記救済情報を格納し、当該救済情報を使用して前記複数のメモリ回路に対して救済を行う不揮発記憶回路とを具備し、前記複数の比較回路は、それぞれ対応して制御信号が供給され、当該制御信号により個別に制御され、当該制御信号の非活性状態の時には多ビットの比較結果を強制的に一致データに設定し、前記置換解析回路は、前記複数の比較回路が択一的に活性されることによって前記複数のメモリ回路に対して個別に置換解析を行い、当該メモリを救済する救済情報を生成し、前記不揮発記憶回路は、前記救済情報を個別に格納する複数個の不揮発記憶回路からなる半導体集積回路の前記メモリ回路のテストに際して、前記複数のメモリ回路に対して同時にテストを行い、そのテスト結果に基づいて、前記複数のメモリ回路に対して個別にテストを行うかどうかを決定し、必要であれば個別にテストを行うことを特徴とする。
本発明の半導体集積回路によれば、同一チップに搭載される複数のメモリ回路に対して同時にテストおよび置換解析を行うことができ、メモリ回路の数の増加に対するＢＩＲＡ回路等の付加回路の増大を最小限に抑えることができ、また、救済情報を蓄えておくヒューズの本数を削減ことが可能になる半導体集積回路を提供することができる。
また、本発明の半導体集積回路のテスト方法によれば、同一チップに搭載される複数のメモリ回路のテストを効率良く行うことが可能になる半導体集積回路のテスト方法を提供することができる。
以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。
＜第１の実施形態＞
図１は、本発明の半導体集積回路の第１の実施形態に係るメモリＬＳＩの一部とそのテスト方法のシステム構成を示すブロック図である。図２は、図１中のＢＩＲＡ回路の構成および出力情報の一例を示している。図３は、図１中の比較回路、論理回路、ＢＩＲＡ回路の構成の一具体例を示している。
図１乃至図３において、同一のＬＳＩチップ上に、それぞれＩ／Ｏ方向（カラム方向）の救済が可能な多ビット構成の複数のメモリ回路（本例ではＳＲＡＭ）が搭載されている。この複数のＳＲＡＭは、例えば複数個ずつ複数のグループに区分されており、ここでは、各グループに３つのＳＲＡＭ（ＳＲＡＭ１、ＳＲＡＭ２、ＳＲＡＭ３）１１１〜１１３が属している例を示している。
そして、ＬＳＩのテストを効率的に行う目的で、各グループの３つのＳＲＡＭ（ＳＲＡＭ１、ＳＲＡＭ２、ＳＲＡＭ３）１１１〜１１３に対して同時にテストおよび置換解析を行うために、３つのＳＲＡＭ１１１〜１１３の出力側に対応して比較回路１２１〜１２３を設け、３つのＳＲＡＭ１１１〜１１３で共有する１つの論理回路１３と、１つのＢＩＲＡ回路１４、ＢＩＳＴ（ビルトインテスト）回路１５、不揮発記憶回路であるヒューズ（Fuse）回路１６を設けている。
各比較回路１２１〜１２３は、制御信号ＦＺが供給され、制御信号ＦＺが活性状態“０”の時に活性化され、ＢＩＳＴ回路１５からそれぞれ供給される多ビットの期待値データと各ＳＲＡＭ１１１〜１１３から出力される多ビットの出力データとを比較する。そして、各ビット毎の比較結果として、一致（良）／不一致（不良）に応じて例えば“０”／“１”データを出力する。各比較回路１２１〜１２３から出力される多ビットの比較出力データは論理回路１３に入力される。論理回路１３は、図３に示すように、各ビット毎の論理をとり、多ビットの出力データを生成する。論理回路１３として、正論理あるいは負論理に応じてオア回路あるいはアンド回路が用いられ、本例では、オア回路が用いられる。
論理回路１３から出力される多ビットの論理出力データは、ＢＩＲＡ回路１４に入力され、ここで置換解析が行われる。この際、３つのＳＲＡＭ１１１〜１１３の各テスト結果の論理出力に対する置換解析が行われ、３つのＳＲＡＭ１１１〜１１３に対して同時にテストおよび置換解析が行われる。
図２は、図１中のＢＩＲＡ回路１４の一例として、論理回路（オア回路）１３から５ビットのＩ／ＯデータIo[0]〜Io[4]が入力されるＢＩＲＡ回路１４と、その出力情報例を示している。本例のＢＩＲＡ回路１４は、Ｉ／Ｏデータ入力から救済情報を生成してＩ／Ｏ毎に置換解析を行い、ヒューズ回路１６によって３つのＳＲＡＭ１１１〜１１３のＩ／Ｏ毎に救済する場合を想定している。救済が不可能な場合には、それを示すフラグ(Flag)ビットが出力され、救済が可能な場合には、それを示すFlagビットおよび救済情報（Enableビット＋救済Ｉ／Ｏアドレスデータ）が出力される。ＳＲＡＭのカラム救済等に対応するためには、ＢＩＳＴ回路１５からカラムアドレス情報等の必要な情報をＢＩＲＡ回路１４へ入力することにより、容易に対応可能である。
なお、３つのＳＲＡＭ１１１〜１１３において、互いに異なるＩ／Ｏの不良が多く存在する場合は、ＢＩＲＡ回路１４による救済が不可能になってしまうが、小容量のＳＲＡＭの場合は不良自体が存在する確率は低く、救済が不可能となることは稀である。救済が可能な場合は、ＢＩＲＡ回路１４によって生成された救済情報は全てのＳＲＡＭ１１１〜１１３を救済できるので、３つのＳＲＡＭ１１１〜１１３へ同じ情報を入力して支障はなく、ＬＳＩ内で各ＳＲＡＭ１１１〜１１３に対して共通に１つのヒューズ回路１６のみを用意（接続）することによって、３つのＳＲＡＭ１１１〜１１３を救済するように構成されている。
次に、図１乃至図３に示したメモリＬＳＩのテスト動作および救済処理の一例について説明する。ＬＳＩのテスト時には、ＬＳＩ外部のテスタ１にＢＩＳＴ回路１５およびＢＩＲＡ回路１４が接続され、ヒューズ回路１６内のヒューズの切断のために、ＬＳＩ外部にヒューズブロー(Fuse Blow) マシン２が用意される。そして、テスタ１による制御に基づくＢＩＳＴ回路１５によるアクセスにより、各ＳＲＡＭ１１１〜１１３からの出力データが対応する比較回路１２１〜１２３へ入力される。各比較回路１２１〜１２３は、供給され制御信号ＦＺが活性状態“０”の時に活性化され、各ＳＲＡＭ１１１〜１１３から出力するビット幅のデータをＢＩＳＴ回路１５からの期待値とビット毎に比較し、ビット毎に一致していれば“０”、一致していなければ“１”を出力する。論理回路１３は、各比較回路１２１〜１２３から出力されるビット幅のデータをビット毎に論理和をとり、その出力データはＢＩＲＡ回路１４に入力される。なお、３つのＳＲＡＭ１１１〜１１３は、それぞれのビット幅が同じであっても異なってもよい。３つのＳＲＡＭ１１１〜１１３のビット幅が同じでない場合には、３つのＳＲＡＭ１１１〜１１３のうちでビット幅が少ないＳＲＡＭについては、ビット幅が少ない分だけ対応する比較回路の出力ビットを図３中に示すようにダミービット“０”に設定してもよいが、ビット幅が少ない部分のビットに対しての論理和をとらないようにした方が回路規模を小さくすることができる（論理和をとる必要は無い）。
ＢＩＲＡ回路１４から出力される救済情報をＬＳＩ外部のテスタ１に一旦読み出し、それをＬＳＩ外部のヒューズブローマシン２へ転送し、このヒューズブローマシン２によりヒューズ回路１６のヒューズを切断することで救済が実現される。なお、ヒューズに記憶された救済情報は、ＬＳＩのパワーオン時に読み出されて各ＳＲＡＭ１１１〜１１３に設定される。
上記した第１の実施形態によれば、比較回路１２１〜１２３、論理回路１３、ＢＩＲＡ回路１４を付加し、各ＳＲＡＭ１１１〜１１３の不良検出結果の論理和出力をＢＩＲＡ回路１４に入力することによって、ＢＩＲＡ回路１４は全てのＳＲＡＭ１１１〜１１３の不良を置換できる置換解析を行うことが可能となる。したがって、冗長置換機能を持ったメモリ回路の数が増加した場合にも、ＢＩＲＡ回路の回路規模の増加を最小限に抑えることができる。
なお、上記テストフローを実現する制御は外部のテスタ１で行うことを想定しているが、制御信号ＦＺの制御をＢＩＳＴ回路１５から行って、ＬＳＩ内で自動的に行うように構成することも容易に実現できる。
＜第２の実施形態＞
図４は、本発明の第２の実施形態に係るメモリＬＳＩの一部の構成の一具体例を示している。図４に示すＬＳＩは、第１の実施形態のＬＳＩと比べて、３つのヒューズ回路１６１〜１６３を用いた点と、３つの比較回路１２１〜１２３を同時または択一的に使用するように制御する制御信号ＦＺ１〜ＦＺ３を用いた点と、テストシーケンスが異なり、その他は同じである。
各比較回路１２１〜１２３は、対応して供給される制御信号ＦＺ１〜ＦＺ３が非活性状態“１”の時に比較出力ビットを全て一致状態“０”とすることができる機能を追加したものである。これにより、第１の実施形態と同様に３つのＳＲＡＭ１１１〜１１３を同時にテストおよび置換解析を行う場合には、制御信号ＦＺ１〜ＦＺ３をそれぞれ活性状態“０”とすればよい。これに対して、３つのＳＲＡＭ１１１〜１１３に対して個別（順次）にテストおよび置換解析を行う場合には、制御信号ＦＺ１〜ＦＺ３のうちの１つを活性状態“０”とし、その他を非活性状態“１”とするように選択的に制御すればよい。そして、選択したＳＲＡＭを対応するヒューズ回路により救済することが可能になり、ＳＲＡＭ毎に別々の救済を行うことが可能である。
これにより、第１の実施形態と比べて、救済効率を向上させた置換解析を行うことができる。
図５は、図４のメモリＬＳＩのテストフローの一例を示している。最初に全てのＳＲＡＭの同時テストを行うように、全てのＳＲＡＭの出力の論理和をとった結果に対してテストを行い、その結果が良(Pass)であれば良品とする。上記結果が不良(Fail)の場合は置換解析を行う。この際、最初の解析は、制御信号ＦＺ１〜ＦＺ３を全て活性状態“０”とし、全てのＳＲＡＭの置換解析を同時に行う。この結果、救済可能であれば、全てのヒューズ回路に同じ救済情報を書き込むことにより、全てのＳＲＡＭを救済良品とすることができる（第１の実施形態と同様）。
これに対して、同時テストの結果が救済不可能である場合は、各ＳＲＡＭを個別（順次）にテストおよび置換解析を行う。この結果、全てのＳＲＡＭが救済可能な場合には、個別テストの結果の救済情報をテストされたＳＲＡＭに対応するヒューズ回路に書き込むことにより、全てのＳＲＡＭを救済良品とすることができる。個別テストの結果が救済不可能な場合は不良品である。
なお、上記テストフローを実現する制御は外部のテスタで行うことを想定しているが、制御信号ＦＺ１〜ＦＺ３の制御をＢＩＳＴ回路から行ってＬＳＩ内で自動的に行うように構成することも容易に実現できる。
＜第３の実施形態＞
前述した第２の実施形態においてＳＲＡＭの不良は実際には少ないので、第３の実施形態では、ヒューズ回路の数をＳＲＡＭの数よりも削減している。図６は、本発明の第３の実施形態に係るメモリＬＳＩの一部の構成の一具体例を示している。図６に示すＬＳＩは、第２の実施形態のＬＳＩと比べて、ヒューズ回路６０と、各ＳＲＡＭ１１１〜１１３に対応して設けられた選択回路(Sel.)６４１〜６４３と、テストシーケンスが異なり、その他は同じである。
ヒューズ回路６０は、ＳＲＡＭの数より少ない２つのヒューズ回路(Fuse1、Fuse2)６１、６２と、この２つのヒューズ回路のどちらのヒューズデータ（救済情報）を使うかを示すヒューズ選択データを格納する選択用ヒューズ(Sel.用Fuse)６３を有する。選択回路(Sel.)６４１〜６４３は、選択用ヒューズ６３により選択されたヒューズデータを３つのＳＲＡＭ１１１〜１１３のうちのどれに供給するかを実際に選択する。なお、選択用ヒューズ６３、選択回路６４１〜６４３は、ヒューズ回路６１、６２に比べて占有面積が非常に小さいものである。
これにより、第２の実施形態と近い救済効率でありながら、ヒューズ回路の数を削減することが可能となる。
図７は、図６のメモリＬＳＩのテストフローの一例を示している。最初に全てのＳＲＡＭ１１１〜１１３の同時テストを行うように、全てのＳＲＡＭの出力の論理和をとった結果に対してテストを行い、その結果が良(Pass)であれば良品とする。上記結果が不良(Fail)の場合は置換解析を行う。この際、最初の解析は、制御信号ＦＺ１〜ＦＺ３を全て活性状態“０”とし、全てのＳＲＡＭ１１１〜１１３の置換解析を同時に行う。この結果、救済可能であれば、全てのヒューズ回路６１、６２に同じ救済情報を書き込むことにより、全てのＳＲＡＭを救済良品とすることができる（第２の実施形態と同様）。
これに対して、同時テストの結果が救済不可能である場合は、各ＳＲＡＭ１１１〜１１３を個別（順次）にテストおよび置換解析を行う。この結果、ヒューズ回路の数（本例では２つ）以下の数のＳＲＡＭが救済可能な場合には、個別テストの結果の救済情報をヒューズ回路へ書き込むとともに、ヒューズ選択データを生成することにより、全てのＳＲＡＭを救済良品とすることができる。個別テストの結果が救済不可能な場合と、ヒューズ回路数以上の数のＳＲＡＭが救済可能な場合は不良品である。
本発明の第１の実施形態に係るメモリＬＳＩの一部およびメモリＬＳＩのカスト方法のシステム構成を示すブロック図。 図１中のＢＩＲＡ回路の構成および出力情報の一例を示す図。 図１中の比較回路、論理回路、ＢＩＲＡ回路の構成の一具体例を示す回路図。 本発明の第２の実施形態に係るメモリＬＳＩの一部の構成の一具体例を示すブロック図。 図４のメモリＬＳＩのテストフローの一例を示す図。 本発明の第３の実施形態に係るメモリＬＳＩの一部の構成の一具体例を示すブロック図。 図６のメモリＬＳＩのテストフローの一例を示す図。
符号の説明
１１１〜１１３…ＳＲＡＭ、１２１〜１２３…比較回路、１３…論理回路、１４…ＢＩＲＡ回路、１５…ＢＩＳＴ回路、１６…ヒューズ回路。

Claims (5)

  1. 同一チップに搭載され、Ｉ／Ｏ方向の救済が可能な多ビット構成の複数のメモリ回路と、
    前記各メモリ回路に対応して出力側に接続され、対応するメモリ回路から出力される多ビットのメモリデータをそれぞれ供給される多ビットの期待値データと比較する複数の比較回路と、
    前記複数の比較回路からそれぞれ出力される多ビットの比較結果を纏める論理回路と、
    前記複数のメモリ回路で共有され、前記論理回路から出力される多ビットのデータを処理して置換解析を行い、前記複数のメモリ回路を救済する救済情報を生成する１つの置換解析回路と、
    前記救済情報を格納し、当該救済情報を使用して前記複数のメモリ回路に対して救済を行う不揮発記憶回路と
    を具備することを特徴とする半導体集積回路。
  2. 前記論理回路は、前記各比較回路からそれぞれ出力される多ビットの比較結果をビット毎に論理和または論理積をとることを特徴とする請求項１記載の半導体集積回路。
  3. 前記複数の比較回路は、それぞれ対応して制御信号が供給され、当該制御信号により個別に制御され、当該制御信号の非活性状態の時には多ビットの比較結果を強制的に一致データに設定し、
    前記置換解析回路は、前記複数の比較回路が択一的に活性されることによって前記複数のメモリ回路に対して個別に置換解析を行い、当該メモリ回路を救済する救済情報を生成し、
    前記不揮発記憶回路は、前記救済情報を個別に格納する複数個の不揮発記憶回路からなる
    ことを特徴とする請求項２記載の半導体集積回路。
  4. 前記複数個の不揮発記憶回路の数は、前記複数個のメモリ回路の数よりも少なく、
    前記複数個の不揮発記憶回路に格納された複数個の救済情報のうちのどの救済情報をどのメモリ回路で使用するかの対応関係を指定するメモリ選択データを格納する選択回路をさらに具備することを特徴とする請求項３記載の半導体集積回路。
  5. 同一チップに搭載された多ビット構成の複数のメモリ回路と、
    前記各メモリ回路に対応して出力側に接続され、対応するメモリ回路から出力される多ビットのメモリデータをそれぞれ供給される多ビットの期待値データと比較する複数の比較回路と、
    前記複数の比較回路からそれぞれ出力される多ビットの比較結果を纏める論理回路と、
    前記複数のメモリ回路で共有され、前記論理回路から出力される多ビットのデータを処理して置換解析を行い、前記複数のメモリ回路を救済する救済情報を生成する１つの置換解析回路と、
    前記救済情報を格納し、当該救済情報を使用して前記複数のメモリ回路に対して救済を行う不揮発記憶回路とを具備し、
    前記複数の比較回路は、それぞれ対応して制御信号が供給され、当該制御信号により個別に制御され、当該制御信号の非活性状態の時には多ビットの比較結果を強制的に一致データに設定し、前記置換解析回路は、前記複数の比較回路が択一的に活性されることによって前記複数のメモリ回路に対して個別に置換解析を行い、当該メモリを救済する救済情報を生成し、前記不揮発記憶回路は、前記救済情報を個別に格納する複数個の不揮発記憶回路からなる半導体集積回路の前記メモリ回路のテストに際して、
    前記複数のメモリ回路に対して同時にテストを行い、そのテスト結果に基づいて、前記複数のメモリ回路に対して個別にテストを行うかどうかを決定し、必要であれば個別にテストを行うことを特徴とする半導体集積回路のテスト方法。
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