JP2007250125A - ヒューズラッチ回路及び半導体装置 - Google Patents

Abstract

【課題】実ヒューズ素子切断数を低減させ、ヒューズ素子切断工程のスループット向上及び歩留まり向上を可能とするヒューズラッチ回路及びこれを含む半導体装置を提供することである。
【解決手段】データ記憶用ヒューズ素子部２１は、複数のヒューズ素子２１ａを備え、ヒューズ素子切断の有無によって、それぞれのヒューズ素子にデータをビット単位で記憶しておき、ラッチ回路部２２はこの記憶した前記データをビット単位でラッチする。論理情報記憶用ヒューズ素子部２３は、前記ヒューズ素子２１ａに記憶したデータの出力論理を反転させるか否かの論理情報を記憶してある。データ選択部２５は、ラッチ回路部２２にラッチしたデータと、ラッチ回路部２２にラッチしたデータの出力論理を論理反転部２４で反転させたデータとのいずれか一方を、論理情報記憶用ヒューズ素子部２３の論理情報に応じて選択し出力する。
【選択図】図１

Description

本発明は、複数のヒューズ素子を備え、これら複数のヒューズ素子切断の有無によって、それぞれのヒューズ素子にデータをビット単位で記憶する際に、ヒューズ素子を切断する本数を減少させて、ヒューズ素子切断工程のスループット及び歩留まり向上を図ったヒューズラッチ回路及び半導体装置に関する。

ＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）等の半導体記憶装置（メモリチップ）においては、メモリセルアレイ内のメモリセルに不良（欠陥）が検出された場合に、この欠陥を冗長メモリセルアレイ内のメモリセルにより置換し、製品の歩留りを向上させる冗長（リダンダンシ）回路方式が採用されている。

現在一般的に用いられている冗長回路方式では、メモリセルのサブブロック内において、複数または単数のワード線、或いは複数または単数のビット線が救済のための単位（つまり救済単位）とされる。そして、サブブロックの内で欠陥のあったメモリセルを含む救済単位が、冗長メモリセルアレイ内のそれと同じ大きさの冗長単位と置換される。

欠陥をもつ救済単位のアドレス情報の記憶には、不揮発性の記憶素子を用いる必要があり、現在では一般にヒューズラッチ回路が用いられている。アドレス情報は通常複数ビットで構成されるので、それに対応した複数本のヒューズ素子を含むヒューズセットがリダンダンシの単位となる。ヒューズラッチ回路からは、複数本のヒューズ素子の切断／非切断状態に応じて記憶させた複数ビットの１／０論理値のデータが出力される。

通常、救済単位とヒューズセットとは一対一に対応させ、チップ内には救済単位の数と同数のヒューズセットが設けられる。そして、不良メモリセルの冗長救済を行う場合には、これに対応するヒューズセット内のヒューズ素子を指定アドレス情報のビット内容に応じて切断する。アドレスデコーダは、ヒューズラッチ回路に記憶された不良メモリセルのアドレスと、入力アドレスとを比較して、これ等が一致した場合、冗長メモリセルアレイ内の置換すべき冗長メモリセルを選択する。この方式は構成が単純であり、現在広く採用されている。

ヒューズ素子切断工程では、チップ内に外部よりレーザービームを照射することにより、配線の切断を行う。以下の説明では、ヒューズ素子切断として、レーザービームを照射してヒューズ素子を切断する場合について説明する。
従来、冗長セルを有した半導体記憶装置の欠陥救済情報（例えば不良セルのアドレス情報）をラッチするヒューズラッチ回路は、その内の１ビット当たりの回路つまりヒューズ素子１本当たりの回路について言えば、高電位（ＶDD）と低位（ＶSS）の間にヒューズ素子を接続し、高電位（ＶDD）側を出力端子として出力を取り出す構成となっている。このような構成では、ヒューズ素子が切断していなければ、ＶSS即ち‘０’（ローレベル）を出力し、切断していれば、ＶDD即ち‘１’（ハイレベル）を出力する。

つまり、ヒューズラッチ回路では、ヒューズ素子をレーザー切断するかしないかで出力するデータ方向（‘１’，‘０’）を決めており、上記の構成では非切断（導通状態）で“０”（ローレベルル）、切断で“１”（ハイレベル）とするのが一般的である。この場合、切断するヒューズ素子の本数は欠陥の救済情報即ち不良セルのアドレス情報に依存し、情報に“１”が多ければ 切断本数が増加し、工程のスループット及び歩留まりに悪影響を与えてしまう。つまり、切断本数が増加すると、ヒューズ素子切断工程に時間を要し、工程のスループットを悪くし、かつ切断失敗（切断し損ない）に基づく歩留まりの悪化を招くという問題を生ずる。

従来技術としては、ヒューズラッチ回路において、ノイズ等に起因する誤出力を発生しにくくする手段として出力の論理値を反転させないものと反転させたものの正負２つの論理値のビットデータを持たせて、ラッチされるデータを二重化することで、ノイズ等による誤出力低減を図った半導体記憶装置が提案されている（例えば、特許文献１参照）。
しかしながら、特許文献１は、一種の歩留まり向上の１つの手段とはなっているが、上述したようにヒューズ素子切断工程で切断本数を低減させるものではなかった。
特開２００２−２８８９９２号公報

そこで、本発明は上記の問題に鑑み、実ヒューズ素子切断数を低減させ、ヒューズ素子切断工程のスループット向上及び歩留まり向上を可能とするヒューズラッチ回路及びこれを含む半導体装置を提供することを目的とするものである。

本願発明の一態様によれば、複数のヒューズ素子を備え、これら複数のヒューズ切断の有無によって、それぞれのヒューズ素子にデータをビット単位で記憶するデータ記憶用ヒューズ素子部と、前記データ記憶用ヒューズ素子部の複数のヒューズ素子に対応した数のラッチ回路を備え、前記データ記憶用ヒューズ素子部に記憶した前記データをビット単位でラッチするラッチ回路部と、前記ヒューズ素子に記憶したデータの出力論理を反転させるか否かの論理情報を、ヒューズ切断の有無によって記憶する論理情報記憶用ヒューズ素子部と、前記ラッチ回路部を構成する複数のラッチ回路にビット単位でラッチされた前記データを入力し、その出力論理を反転してシリアル出力する論理反転部と、前記ラッチ回路部にラッチされた前記データの出力論理を変えないでシリアル出力されるデータと、前記ラッチ回路部にラッチされた前記データの出力論理を前記論理反転部で反転してシリアル出力されるデータとのいずれか一方を、前記論理情報記憶用ヒューズ素子部に記憶した論理情報に応じて選択しシリアル出力するデータ選択部と、を具備したことを特徴とするヒューズラッチ回路が提供される。

本願発明の他の態様によれば、複数のヒューズ素子を備え、これら複数のヒューズ切断の有無によって、それぞれのヒューズ素子にデータをビット単位で記憶するデータ記憶用ヒューズ素子部と、前記ヒューズ素子に記憶したデータの出力論理を反転させるか否かの論理情報を、ヒューズ切断の有無によって記憶する論理情報記憶用ヒューズ素子部と、
前記データ記憶用ヒューズ素子部を構成する複数のヒューズ素子に対応した数の論理反転回路を備え、前記データ記憶用ヒューズ素子部に記憶された前記データの出力論理をビット単位で反転してパラレル出力する論理反転部と、前記データ記憶用ヒューズ素子部の複数のヒューズ素子に対応した数のデータ選択回路を備え、前記データ記憶用ヒューズ素子部に記憶された前記データの出力論理を変えないでパラレル出力されるデータと、前記データ記憶用ヒューズ素子部に記憶された前記データの出力論理を前記論理反転部で反転させてパラレル出力されるデータとのいずれか一方を、前記論理情報記憶用ヒューズ素子部に記憶した論理情報に応じて選択しパラレル出力するデータ選択部と、前記データ選択部を構成する複数のデータ選択回路に対応した数のラッチ回路を備え、前記データ選択部から出力されるデータをビット単位でラッチしてパラレル及び／又はシリアル出力するラッチ回路部と、を具備したことを特徴とするヒューズラッチ回路が提供される。

本発明によれば、実ヒューズ素子切断数を低減させ、ヒューズ素子切断工程のスループット及び歩留まりを向上させることができる。

発明の実施の形態について図面を参照して説明する。
図１で本発明のヒューズラッチ回路を説明する前に、図２を参照して、本発明のヒューズラッチ回路が用いられる半導体装置について説明する。
図２は本発明に係るヒューズラッチ回路が用いられる半導体装置を示すブロック図である。ここでは、半導体装置としてＤＲＡＭについて説明する。

図２に示すように、半導体装置としてのメモリチップ１０は、入力バッファ１１と、セルアレイ１２と、冗長セル部１３と、ヒューズラッチ回路１４と、制御部１５と、アドレスデコーダ１６と、出力バッファ１７とを備えている。
前記入力バッファ１１へは、入力として、制御信号，データ及びアドレスが供給される。セルアレイ１２は、マトリックス状に配列された複数のメモリセルを備えている。
前記冗長セル部１３は、セルアレイ１２内の不良セルと置換するための冗長セルを有する。冗長セルには、セルアレイ１２内のメモリセルとは異なったアドレスが付されている。

前記ヒューズラッチ回路１４は、ヒューズ素子切断の有無に対応した不良セルのアドレスを記憶し出力する。制御部１５は、入力される制御信号を用いてセルアレイ１２へのデータの読み書きを制御する。
前記アドレスデコーダ１６は、入力されるアドレスとヒューズラッチ回路１４からの不良セルのアドレスとを比較し、一致した場合、その入力アドレスに対応して冗長セル部１３内に予め定められているアドレスの冗長セルを駆動し、一致しない場合は、入力アドレスに対応したセルアレイ１２内のメモリセルを駆動する。出力バッファ１７は、セルアレイ１２から読み出されたデータを入力し、出力データとして出力する。出力バッファ１７は、例えば、セルアレイ１２から読み出されたパラレル信号を入力し、出力データとしてシリアル信号を出力する。

なお、セルアレイ１２に含まれる不良セルを検出するには、例えば図示しないメモリテスタが用いられ、テストデータを入力としてメモリセルにアドレス順に順次供給し、この入力されたテストデータと、メモリセルから出力として読み出されるデータとを比較することによって不良セルを見つけ、その不良セルのアドレスを取得できる。
上記の構成で、データをセルアレイ１２へ書き込むときは、入力データとアドレスと書込みを指示する書込み制御信号とが、入力バッファ１１に供給されて一旦保持される。その後に、書込み制御信号は制御部１５へ、アドレスはアドレスデコーダ１６へ、入力データはセルアレイ１２へそれぞれ供給され、制御部１５は、書込み制御信号に基づいて、供給されるアドレスをアドレスデコーダ１６でデコードしたアドレスに従って入力データをセルアレイ１２へ書き込む制御を行う。

一方、セルアレイ１２のデータを読み出すときは、アドレスと読出しを指示する読出し制御信号とが、入力バッファ１１に供給されて一旦保持される。その後に、読出し制御信号は制御部１５へ、アドレスはアドレスデコーダ１６へそれぞれ供給され、制御部１５は、読出し制御信号に基づいて、セルアレイ１２に書き込まれているデータをアドレスデコーダ１６でデコードしたアドレスに従ってセルアレイ１２から読み出す制御を行う。

このようにセルアレイ１２に対する書き込み，読み出しを行う際に、アドレスデコーダ１６は、セルアレイ１２内のメモリセル又は冗長セル部１３内の冗長セルにアクセスするために、先ず、入力されるアドレスをヒューズラッチ回路１４に記憶した不良セルのアドレスと比較し、アドレスが一致した場合、冗長セル部１３内の冗長セルを選択駆動し、アドレスが一致しなかった場合は、入力アドレスに対応したセルアレイ１２内のメモリセルを駆動することができる。

［第１の実施形態］
図１は本発明の第１の実施形態のヒューズラッチ回路を示す回路図である。
図１に示すように、ヒューズラッチ回路１４は、データ記憶用ヒューズ素子部２１と、ラッチ回路部２２と、論理情報記憶用ヒューズ素子部２３と、論理反転部２４と、データ選択部２５とを備えている。
前記データ記憶用ヒューズ素子部２１は、複数（図では１０個）のヒューズ素子２１ａを備え、ヒューズ素子切断の有無によって、それぞれのヒューズ素子にデータ（例えば、不良セルのアドレス情報）をビット単位で記憶する。データ記憶用ヒューズ素子部２１の複数のヒューズ素子２１ａにビット単位で記憶された情報は、電気的に読み出し可能とされている。ヒューズ素子切断によって記憶する不良セルのアドレス情報については、後述する。なお、ヒューズ素子の金属材料としては、配線で通常使用しているものと同様な導電材料が用いられ、例えばアルミニウム（Ａｌ）、銅（Ｃｕ）、ポリシリコンなどが使用される。

前記ラッチ回路部２２は、前記データ記憶用ヒューズ素子部２１の複数のヒューズ素子２１ａに対応した数（図では１０個）のラッチ回路を備え、データ記憶用ヒューズ素子部２１のヒューズ素子２１ａから出力されるデータをビット単位でラッチしてシリアル出力する。なお、ラッチ回路部２２を構成する各ラッチ回路はフリップフロップで構成されている。データ記憶用ヒューズ素子部２１は複数のヒューズ素子２１ａの記憶情報をビット単位で並列出力し、ラッチ回路部２２はこの並列出力される複数のビット単位のデータを保持する複数のラッチ回路（フリップフロップ）を備えたシフトレジスタを構成している。シフトレジスタとしてのラッチ回路部２２は、並列入力したデータをクロック信号に同期してシリアル出力する。

前記論理情報記憶用ヒューズ素子部２３は、１本のヒューズ素子を備え、ヒューズ素子切断の有無によって、前記データ記憶用ヒューズ素子部２１のヒューズ素子２１ａに記憶したデータの出力論理を反転させるか否かの論理情報（反転‘１’、非反転‘０’）を１ビットで記憶する。論理反転部２４は、ラッチ回路部２２から出力されるデータを構成するビット列の出力論理を反転してシリアル出力する。
前記データ選択部２５は、ラッチ回路部２２から出力されるデータの出力論理を変えない状態のシリアルデータと、ラッチ回路部２２から出力されるデータの出力論理を論理反転部２４で反転させたシリアルデータとのいずれ一方を、論理情報記憶用ヒューズ素子部２３の１ビットの論理情報（‘１’か‘０’）に応じて選択して不良セルのアドレスとしてアドレスデコーダ１６（図２参照）へシリアル出力する。すなわち、論理情報が‘１’であれば、論理反転部２４で反転させたデータが選択されて不良セルのアドレスとしてアドレスデコーダ１６へ出力される。また、論理情報が‘０’であれば、論理反転部２４をスルーしたデータが選択されて不良セルのアドレスとしてアドレスデコーダ１６へ出力される。

なお、図１に示すデータ記憶用ヒューズ素子部２１の１０個のヒューズ素子２１ａのうち、どのヒューズ素子を切断とするか非切断とするかは、例えば不良セルのアドレスが１０ビットで構成されていた場合、‘０’ならば非切断、‘１’ならば切断することになるので、アドレスに‘１’が多ければヒューズ素子切断すべき切断本数が非切断本数より多くなる。

そこで、レーザーによってヒューズ素子切断を実施するヒューズ切断装置（図示せず）では、メモリテスタによるメモリチップ１０のテストの結果得られる不良セルのアドレスを構成する全てのビットデータで、‘１’の個数が‘０’の個数に比べて多ければ、アドレスの全てのビットデータを反転し、かつ論理情報付加ビットとして‘１’を生成して、データ記憶用ヒューズ素子部２１の複数のヒューズ素子及び論理情報記憶用ヒューズ素子部２３のヒューズ素子の切断／非切断処理をする。‘１’ならば切断、‘０’ならば非切断である。また、メモリテスタによるメモリチップ１０のテストの結果得られる不良セルのアドレスを構成する全てのビットデータで、‘１’の個数が‘０’の個数に比べて少なければ、アドレスの全てのビットデータをそのまま（非反転）とし、論理情報付加ビットとして‘０’を生成して、データ記憶用ヒューズ素子部２１の複数のヒューズ素子及び論理情報記憶用ヒューズ素子部２３のヒューズ素子の切断／非切断処理を行う。なお、不良セルのアドレスを構成する全てのビットデータで、‘１’の個数と‘０’の個数が同数であれば、アドレスの全てのビットデータを非反転とし、論理情報付加ビットとして‘０’を生成すれば、アドレスの全てのビットデータを反転したときに比べ、切断本数が１本少なくて済む。

具体的に説明すると、ヒューズ切断装置において、例えば、不良セルのアドレスを構成する全てのビットデータが‘１０１１１１０１０１’であれば、‘１’の数が多いので、全て反転して‘０１００００１０１０’を生成する一方、論理情報付加ビットとして‘１’を生成して、データ記憶用ヒューズ素子部２１のヒューズ素子の３ビット分の切断処理、及び、論理情報記憶用ヒューズ素子部２３のヒューズ素子の１ビット分の切断処理を実行する。また、例えば、アドレスを構成する全てのビットデータが‘１’であれば、全てのビットを反転して‘０’とし、論理情報付加ビットとして‘１’を生成して、論理情報記憶用ヒューズ素子部２３のヒューズ素子の１ビット分の切断処理のみを実行すればよい。

このように、不良セルのアドレスを構成する全てのビットデータで、‘１’の個数が‘０’の個数に比べて多ければ、反転処理を行うことにより、‘１’の個数を‘０’の個数に比べて少なくし、ヒューズ素子切断工程での切断本数を減らすことができる。

なお、図１では、アドレス情報の救済単位即ち１つのヒューズセットのヒューズ本数が１０本である場合について説明したが、１つのヒューズセットのヒューズ本数はチップの容量（ワード線，ビット線の各線数など）により異なってくる。例えば、１ＭｂｉｔのＤＲＡＭの例について言えば、ワード線，ビット線はそれぞれ５１２，２０４８本、即ちロウアドレス５１２個，カラムアドレス２０４８個である。ここでは説明を容易とするためワード線即ちロウアドレスを単位として説明する。ロウアドレスの５１２個のメモリセルに対して冗長セルを例えば８個用意する。８個の冗長セルに対して不良セルのロウアドレスを表現するために必要なヒューズ素子の本数は不良セルのアドレス０〜５１１の５１２通りを表現できるものでなければならないので、５１２＝２^９ であるから、１つの冗長セル即ち１つのヒューズセットに対して９本のヒューズが必要である。従って、８個の冗長セルでは７２本のヒューズ素子が必要になる。さらに、３２ＭｂｉｔのＤＲＡＭでは、１Ｍｂｉｔの場合の３２倍となり、２３０４本のヒューズが必要になる。

次に、図１の回路動作を説明する。
上記のヒューズ切断装置によるヒューズ素子切断／非切断処理により、データ記憶用ヒューズ素子部２１では、例えば１０個のヒューズ素子の切断‘１’の個数が非切断‘０’の個数に比べて常に１／２以下になるように記憶される。一方、論理情報記憶用ヒューズ素子部２３は、データ記憶用ヒューズ素子部２１での複数のヒューズ素子に対して論理反転処理をしたか否かを示す論理情報（‘１’か‘０’）を１個のヒューズ素子に記憶している。

このような状態で、ヒューズラッチ回路１４が図２に示したアドレスデコーダ１６へ不良セルのアドレスを供給する際には、データ記憶用ヒューズ素子部２１の１０個のヒューズ素子に予め論理反転処理を施して記憶したビットデータをそれぞれに対応したラッチ回路部２２の１０個のラッチ回路にラッチし、これを逆の論理反転処理を施して正しいアドレスのシリアルデータとしてアドレスデコーダ１６へ出力することになる。その際、論理情報記憶用ヒューズ素子部２３に記憶してある論理情報付加ビットが‘１’である場合は、データ選択部２５が論理反転部２４からの反転出力を選択するように制御されるので、ヒューズラッチ回路１４からはラッチ回路部２２の出力データを論理反転して、不良セルの正しいアドレスデータが生成されてアドレスデコーダ１６へ供給されることになる。

一方、論理情報記憶用ヒューズ素子部２３に記憶してある論理情報付加ビットが‘０’である場合は、データ選択部２５が論理反転部２４をスルーしたラッチ回路部２２の出力データを選択するので、ヒューズラッチ回路１４からはラッチ回路部２２の出力データがそのまま出力され、不良セルの正しいアドレスとしてアドレスデコーダ１６へ供給されることになる。

従って、ヒューズラッチ回路１４では、論理情報記憶用ヒューズ素子部２３の状態が‘１’のときのみ、データ記憶用ヒューズ素子部２１の複数のヒューズ素子２１ａで記憶している記憶データを反転して出力することによって、不良セルの正しいアドレスデータに戻すことができる。
第１の実施形態によれば、データ記憶用ヒューズ素子部２１とラッチ回路部２２と論理情報記憶用ヒューズ素子部２３と論理反転部２４とデータ選択部２５を有しており、ヒューズ素子切断本数を、チップに搭載しているヒューズ素子本数の半分の以下にすることができ、データ記憶用ヒューズ素子部２１の実ヒューズ素子切断本数を低減させ、ヒューズ素子切断工程におけるスループット及び歩留まりを向上させることが可能となる。

［第２の実施形態］
図３は本発明の第２の実施形態のヒューズラッチ回路を示す回路図である。
図３に示すように、ヒューズラッチ回路１４は、データ記憶用ヒューズ素子部２１と、ラッチ回路部２２と、論理情報記憶用ヒューズ素子部２３と、論理反転部２４Ａと、データ選択部２５Ａとを備えている。
前記データ記憶用ヒューズ素子部２１は、複数（図では１０個）のヒューズ素子２１ａを備え、ヒューズ素子切断の有無によって、それぞれのヒューズ素子にデータ（例えば、不良セルのアドレス情報）をビット単位で記憶する。

前記論理情報記憶用ヒューズ素子部２３は、ヒューズ素子切断の有無によって、上記データ記憶用ヒューズ素子部２１に記憶したデータの出力論理を反転させるか否かの論理情報（反転‘１’、非反転‘０’）を１ビットで記憶する。
前記論理反転部２４Ａは、前記データ記憶用ヒューズ素子部２１の複数のヒューズ素子に対応した数（図では１０個）の論理反転回路で構成され、データ記憶用ヒューズ素子部２１に記憶されたデータを構成する全てのビットデータの出力論理をビット単位で反転してパラレル出力する。

前記データ選択部２５Ａは、前記データ記憶用ヒューズ素子部２１の複数のヒューズ素子に対応した数（図では１０個）のデータ選択回路で構成され、データ記憶用ヒューズ素子部２１に記憶されたデータを構成する全てのビットデータの出力論理を変えない状態のデータと、データ記憶用ヒューズ素子部２１に記憶されたデータを構成する全てのビットデータの出力論理を論理反転部２４Ａで反転させたデータとのいずれ一方を、論理情報記憶用ヒューズ素子部２３の１ビットの論理情報（‘１’か‘０’）に応じて選択してラッチ回路部２２へ出力する。勿論、論理情報が‘１’であれば、論理反転部２４Ａで反転させたデータが選択されて出力され、論理情報が‘０’であれば、前記データ記憶用ヒューズ素子部２１に記憶したデータがそのまま選択されて出力される。

前記ラッチ回路部２２は、前記データ選択部２５Ａの複数のデータ選択回路に対応した数（図では１０個）のラッチ回路（フリップフロップ）を備えたシフトレジスタで構成され、データ選択部２５Ａから出力されるデータをビット単位でラッチし出力する。ラッチ回路部２２からは、不良セルの正しいアドレスを構成する全てのビットデータをパラレル出力することが可能である一方、シリアル出力することが可能となる。

次に、図３の回路動作を説明する。
前述したようにヒューズ切断装置によるヒューズ素子切断／非切断処理により、データ記憶用ヒューズ素子部２１では、１０個のヒューズ素子の切断‘１’の個数が非切断‘０’の個数に比べて１／２以下になるように記憶されている。一方、論理情報記憶用ヒューズ素子部２３は、データ記憶用ヒューズ素子部２１での複数のヒューズ素子に対して反転処理をしたか否かを示す論理情報（‘１’か‘０’）を１個のヒューズ素子に記憶している。

このような状態で、ヒューズラッチ回路１４が図２に示したアドレスデコーダ１６へ不良セルのアドレスを供給する際には、データ記憶用ヒューズ素子部２１の１０個のヒューズ素子に予め論理反転処理を施して記憶したビットデータをそれぞれに対応した論理反転部２４Ａの１０個の論理反転回路に入力し、これらを論理反転したビットデータ出力と、データ記憶用ヒューズ素子部２１の１０個のヒューズ素子に記憶したビットデータを反転しないビットデータ出力とをデータ選択部２５Ａの１０個のデータ選択回路にそれぞれ入力する。その際、論理情報記憶用ヒューズ素子部２３に記憶してある論理情報付加ビットが‘１’である場合は、データ選択部２５Ａが論理反転部２４Ａからの反転出力を選択するように制御されるので、データ選択部２５Ａの１０個のデータ選択回路からはデータ記憶用ヒューズ素子部２１の１０個のヒューズ素子に記憶したビットデータが反転して出力され、ラッチ回路部２２の１０個のラッチ回路にそれぞれラッチされる。その結果、ラッチ回路部２２からは不良セルの正しいアドレスが生成されてパラレル出力されると共にシリアル出力されて、アドレスデコーダ１６へ供給されることになる。

一方、論理情報記憶用ヒューズ素子部２３に記憶してある論理情報付加ビットが‘０’である場合は、データ選択部２５Ａが論理反転部２４Ａをスルーしたデータ記憶用ヒューズ素子部２１からのデータを選択して出力し、ラッチ回路部２２の１０個のラッチ回路にそれぞれラッチされる。その結果、ラッチ回路部２２からは不良セルの正しいアドレスデータがパラレル出力されると共にシリアル出力されて、アドレスデコーダ１６へ供給されることになる。

従って、ヒューズラッチ回路１４では、論理情報記憶用ヒューズ素子部２３の状態が‘１’のときのみ、データ記憶用ヒューズ素子部２１の複数のヒューズ素子２１ａで記憶しているデータを反転して出力することによって、不良セルの正しいアドレスデータに戻すことができる。
このように、データ記憶用ヒューズ素子部２１とラッチ回路部２２との間に、論理反転部２４Ａとデータ選択部２５Ａを挿入し、ラッチ回路部２２からデータのシリアル出力及びパラレル出力を可能としている。

ここで、パラレル出力とシリアル出力それぞれの利点について述べる。
パラレル出力に関しては、ヒューズ情報即ち不良セルのアドレス情報を頻繁に必要としている他の回路に対してその情報を転送する場合にはパラレル出力は高速に転送できてパフォーマンスも上がる。これに対して、シリアル出力に関しては、例えばチップに電源が投入されたときだけヒューズ情報を必要としている他の回路に対してその情報を転送するような場合にはシリアル出力であってもよい。さらに、シリアル出力については、チップ製造後のテスト工程でヒューズ素子に記憶しているデータをチップから読み出す際に、複数本のパラレル出力線をチップの外部に導出することは無理であるような場合に、複数のパラレル出力線の代わりに１本のシリアル出力線をチップ外部に導出する構成とすることによって、回路規模を大きくすることなく且つコスト的にも有利に、テストを行える利点がある。

第２の実施形態によれば、第１の実施形態と同様に、ヒューズ素子切断本数を、チップに搭載しているヒューズ素子本数の半分の以下にすることができ、ヒューズ素子切断工程における切断本数を減らし工程のスループット及び歩留まりを向上させることが可能であり、しかも記憶データのシリアル出力のほかにパラレル出力が可能となる利点を有する。

［第３の実施形態］
図４は本発明の第３の実施形態のヒューズラッチ回路を示す回路図である。
図４に示すように、ヒューズラッチ回路１４は、データ記憶用ヒューズ素子部２１-1，２１-2，２１-3と、ラッチ回路部２２-1，２２-2，２２-3と、論理情報記憶用ヒューズ素子部２３-1，２３-2，２３-3と、論理反転部２４Ｂ-1，２４Ｂ-2，２４Ｂ-3と、データ選択部２５Ｂ-1，２５Ｂ-2，２５Ｂ-3とを備えている。

前記データ記憶用ヒューズ素子部２１-1，２１-2，２１-3は、複数（例えば１５個）のヒューズ素子をそれぞれ所定数（図では５個）ずつのヒューズ素子２１-1a，２１-2a，２１-3aに細分して複数（図では３つ）のヒューズセットを構成し、各ヒューズセットごとに論理情報記憶用ヒューズ素子部２３-1，２３-2，２３-3を設けている。
各ヒューズセットは、前述したように欠陥を持つ救済単位（例えば不良セルのアドレス情報）と一対一に対応しており、救済単位のアドレス情報は通常複数ビットで構成される。

本実施形態では、１つのヒューズセットは５本のヒューズ素子で構成され、これは不良セルのアドレス情報が５ビットであることに対応している。

前記論理情報記憶用ヒューズ素子部２３-1，２３-2，２３-3はそれぞれ、１個のヒューズ素子を備え、ヒューズ素子切断の有無によって、上記５ビットずつのデータの出力論理を反転させるか否かの論理情報を１ビットで記憶している。
前記データ記憶用ヒューズ素子部２１-1，２１-2，２１-3の各ヒューズセットの５個ずつのヒューズ素子２１-1a，２１-2a，２１-3aに記憶されるデータに関しては、ヒューズ切断装置によるヒューズ素子切断／非切断処理によって各５個のヒューズ素子にビットデータを記憶する際には、まず、不良セルのアドレスごとに独立に‘１’の個数と‘０’の個数を比較して、‘１’の数が‘０’の数より多いか少ないか判定する。

従って、例えばデータ記憶用ヒューズ素子部２１-1について言えば、５本のヒューズ素子２１-1aに記憶すべき５ビットのデータにつき‘１’の個数と‘０’の個数を比較して、‘１’の数が‘０’の数より多ければその５ビットデータを反転したデータで５本のヒューズ素子２１-1aを切断／非切断処理し、論理情報記憶用ヒューズ素子部２３-1の１本のヒューズ素子に‘１’を記憶する。勿論、‘１’の個数が‘０’の個数より少なければ、その５ビットデータを反転せずに切断／非切断処理し、論理情報記憶用ヒューズ素子部２３-1の１本のヒューズ素子に‘０’を記憶する。データ記憶用ヒューズ素子部２１-2，２１-3の各ヒューズセットの分割された５ビットのデータについても同様であり、各ヒューズセット独立に各５ビットデータの‘１’の数と‘０’の数を比較することによって各ヒューズセットのデータを論理反転するか否かが決定される。

前記論理反転部２４Ｂ-1，２４Ｂ-2，２４Ｂ-3はそれぞれ、データ記憶用ヒューズ素子部２１-1，２１-2，２１-3と対になっており、データ記憶用ヒューズ素子部２１-1，２１-2，２１-3に記憶された上記５ビットずつのデータの出力論理を反転して出力する。
前記データ選択部２５Ｂ-1，２５Ｂ-2，２５Ｂ-3は、データ記憶用ヒューズ素子部２１-1，２１-2，２１-3と対になっており、データ記憶用ヒューズ素子部２１-1，２１-2，２１-3に記憶された上記５ビットずつのデータの出力論理を変えない状態のデータと、データ記憶用ヒューズ素子部２１に記憶された上記５ビットずつのデータの出力論理を論理反転部２４Ｂ-1，２４Ｂ-2，２４Ｂ-3で反転させたデータとのいずれ一方を、論理情報記憶用ヒューズ素子部２３-1，２３-2，２３-3の１ビットの論理情報（‘１’か‘０’）に応じて選択してラッチ回路部２２-1，２２-2，２２-3へ出力する。勿論、論理情報が‘１’であれば、論理反転部２４Ｂ-1，２４Ｂ-2，２４Ｂ-3で反転させたデータが選択されて出力される。

前記ラッチ回路部２２-1，２２-2，２２-3は、データ選択部２５Ｂ-1，２５Ｂ-2，２５Ｂ-3と対となっており、それぞれ、５個ずつのラッチ回路（フリップフロップ）で構成され、かつ１５個のラッチ回路が連続して接続してシフトレジスタを構成している。これによって、ラッチ回路部２２-1，２２-2，２２-3は、データ選択部２５Ｂ-1，２５Ｂ-2，２５Ｂ-3からの同じビット数のデータをラッチして、パラレル出力したり、シリアル出力することができる。

次に、図４の回路動作を説明する。
ヒューズラッチ回路１４のデータ記憶用ヒューズ素子部２１-1，２１-2，２１-3の各ヒューズセットは、不良セルのアドレスの５ビットずつの救済単位を担当しており、かつ各ヒューズセットごとに論理反転の可否が決定されるので、各ヒューズセットごとに５個のヒューズ素子の切断／非切断処理を行う際には切断数が５ビットの半分以下となる。つまり、３つのヒューズセットの各ヒューズセットごとに不良セルの５ビット分のアドレスデータについて論理反転するか否かが決められ、かつその論理反転可否の結果に応じて各ヒューズセットごとに独立に論理情報追加ビットが付与される。

従って、第３の実施形態によれば、データ記憶用ヒューズ素子部の複数のヒューズ素子を所定数ごとに細分して複数のヒューズセットを構成することで、論理反転単位を縮小しトータル切断本数を低減することを可能としている。換言すれば、論理反転効率を向上させ、実ヒューズ素子切断本数の低減化を更に図ることができる。

尚、以上述べた実施形態では、レーザービーム照射によってヒューズ素子を切断する例について説明したが、本発明はこれに限定されることなく、通常の配線幅よりも配線を細くしてその部分に大きな電流を流すことによって断線させたり、ＭＯＳトランジスタ等の半導体スイッチ素子のゲートに高電圧を印加することによってドレイン・ソース間の配線の切断若しくは絶縁膜の破壊を行う電気ヒューズ、を用いた場合にも同様な効果を得ることができる。

なお、以上述べた実施形態では、データ記憶用ヒューズ素子部２１の複数のヒューズ素子には、ＤＲＡＭのような半導体装置において、冗長セルのアドレスを決める際に必要な不良セルのアドレスを論理反転処理（反転又は非反転）して少ない切断本数でアドレスデータを記憶させるものについて説明しているが、本発明はこのような半導体記憶装置における不良セルのアドレス情報の記憶だけに限定されるものではなく、例えば、チップ自体が何処で何時作成されたものであるかといった、チップ自体の素性（トレース情報と言ってもよい）を示すデータや、チップ自体の特性を特定するようなデータをヒューズ素子切断／非切断処理によって複数のヒューズ素子にビット記憶する際にも適用することができる。従って、本発明によるヒューズラッチ回路は、データの種類によらずデータを記憶する際に利用することができ、その際の実ヒューズ素子切断本数を低減でき、ヒューズ素子切断工程におけるスループット及び歩留まりを向上させることができるものである。

本発明の第１の実施形態のヒューズラッチ回路を示す回路図。 本発明に係る半導体装置の構成を示すブロック図。 本発明の第２の実施形態のヒューズラッチ回路を示す回路図。 本発明の第３の実施形態のヒューズラッチ回路を示す回路図。

符号の説明

１４…ヒューズラッチ回路
２１，２１-1，２１-2，２１-3…データ記憶用ヒューズ素子部
２１ａ，２１-1a，２１-2a，２１-3a…ヒューズ素子
２２，２２-1，２２-2，２２-3…ラッチ回路部、
２３，２３-1，２３-2，２３-3…論理情報記憶用ヒューズ素子部
２４，２４Ａ，２４Ｂ-1，２４Ｂ-2，２４Ｂ-3…論理反転部
２５，２５Ａ，２５Ｂ-1，２５Ｂ-2，２５Ｂ-3…データ選択部

Claims (5)

1. 複数のヒューズ素子を備え、これら複数のヒューズ切断の有無によって、それぞれのヒューズ素子にデータをビット単位で記憶するデータ記憶用ヒューズ素子部と、
   前記データ記憶用ヒューズ素子部の複数のヒューズ素子に対応した数のラッチ回路を備え、前記データ記憶用ヒューズ素子部に記憶した前記データをビット単位でラッチするラッチ回路部と、
   前記ヒューズ素子に記憶したデータの出力論理を反転させるか否かの論理情報を、ヒューズ切断の有無によって記憶する論理情報記憶用ヒューズ素子部と、
   前記ラッチ回路部を構成する複数のラッチ回路にビット単位でラッチされた前記データを入力し、その出力論理を反転してシリアル出力する論理反転部と、
   前記ラッチ回路部にラッチされた前記データの出力論理を変えないでシリアル出力されるデータと、前記ラッチ回路部にラッチされた前記データの出力論理を前記論理反転部で反転してシリアル出力されるデータとのいずれか一方を、前記論理情報記憶用ヒューズ素子部に記憶した論理情報に応じて選択しシリアル出力するデータ選択部と、
   を具備したことを特徴とするヒューズラッチ回路。
2. 複数のヒューズ素子を備え、これら複数のヒューズ切断の有無によって、それぞれのヒューズ素子にデータをビット単位で記憶するデータ記憶用ヒューズ素子部と、
   前記ヒューズ素子に記憶したデータの出力論理を反転させるか否かの論理情報を、ヒューズ切断の有無によって記憶する論理情報記憶用ヒューズ素子部と、
   前記データ記憶用ヒューズ素子部を構成する複数のヒューズ素子に対応した数の論理反転回路を備え、前記データ記憶用ヒューズ素子部に記憶された前記データの出力論理をビット単位で反転してパラレル出力する論理反転部と、
   前記データ記憶用ヒューズ素子部の複数のヒューズ素子に対応した数のデータ選択回路を備え、前記データ記憶用ヒューズ素子部に記憶された前記データの出力論理を変えないでパラレル出力されるデータと、前記データ記憶用ヒューズ素子部に記憶された前記データの出力論理を前記論理反転部で反転させてパラレル出力されるデータとのいずれか一方を、前記論理情報記憶用ヒューズ素子部に記憶した論理情報に応じて選択しパラレル出力するデータ選択部と、
   前記データ選択部を構成する複数のデータ選択回路に対応した数のラッチ回路を備え、前記データ選択部から出力されるデータをビット単位でラッチしてパラレル及び／又はシリアル出力するラッチ回路部と、
   を具備したことを特徴とするヒューズラッチ回路。
3. 前記データ記憶用ヒューズ素子部を構成する複数のヒューズ素子を所定数ごとに細分して複数のヒューズセットを構成し、各ヒューズセットごとに前記論理情報記憶用ヒューズ素子部を設けたことを特徴とする請求項１又は２に記載のヒューズラッチ回路。
4. 前記データ記憶用ヒューズ素子部及び前記論理情報記憶用ヒューズ素子部のヒューズ素子として、電気ヒューズを用いたことを特徴とする請求項１乃至３のいずれか１つに記載のヒューズラッチ回路。
5. 請求項１乃至４のいずれか１つに記載のヒューズラッチ回路を有することを特徴とする半導体装置。

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