JP2003233999A - 半導体集積回路及び半導体集積回路の製造方法 - Google Patents

半導体集積回路及び半導体集積回路の製造方法

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敏夫 佐々木
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Abstract

(57)【要約】 【課題】 複数のオンチップ回路モジュールに対する欠
陥救済等のために配信される制御情報に対して高い信頼
性を保証する。 【解決手段】 半導体集積回路（１）は、回路モジュー
ル（２，３）の欠陥救済等のための制御情報の記憶に、
共通バス（５）に接続される汎用利用される不揮発性メ
モリを用いず、専用信号線（９）に接続されたヒューズ
回路（７）の不揮発性メモリセル（６）を用いる。制御
情報に対する情報記憶の信頼性が汎用不揮発性メモリの
情報記憶性能に制限されず、制御情報に対する情報記憶
の信頼性を向上させることが容易である。制御情報の伝
達に用いる第２配線はそれ専用の配線であるから、回路
モジュールで実動作に利用される回路部分との接続の切
換えやその制御を行なうことを要しない。制御情報を配
信するための回路構成を簡素化することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は前記複数の回路モジ
ュールに対する欠陥救済、回路特性のトリミング又は機
能切換えのための制御情報を記憶するのに不揮発性メモ
リセルを用いた半導体集積回路、更にはそのような不揮
発性メモリセルに制御情報を書き込んで半導体集積回路
を製造する方法に関し、例えば、ロジック回路とＲＡＭ
を搭載したマイクロコンピュータもしくはシステムＬＳ
Ｉに適用して有効な技術に関する。
【０００２】
【従来の技術】オンチップメモリの欠陥救済や論理回路
の特性調整に用いる救済情報等をフラッシュメモリセル
のような不揮発性メモリセルに保持させる技術について
特開２０００―１４９５８８に記載がある。これによれ
ば、ＣＰＵ（Central Processing Unit）と共にＲＡＭ
やフラッシュメモリがオンチップされた半導体集積回路
において、ＲＡＭの欠陥に対する救済情報などをフラッ
シュメモリに格納しておき、パワーオン等における初期
化動作の一環として、フラッシュメモリが保持する救済
情報等を汎用バスに読み出し、読み出した救済情報等を
ＲＡＭ等に固有のレジスタにロードする。レジスタにロ
ードされた救済情報等は対応するＲＡＭにおいて欠陥ア
ドレスの判定回路、欠陥アドレスを救済用アドレスに切
換える切換え回路路などに供給される。
【０００３】
【発明が解決しようとする課題】本発明者はオンチップ
回路モジュールに対する欠陥救済、回路特性のトリミン
グ又は機能切換えのための制御情報について検討した。
【０００４】第１に、そのような制御情報に対しては情
報記憶に高い信頼性が要求される。そのような制御情報
に少しでも誤りがあると回路モジュールは恒常的に誤動
作を生じ、或は不所望な性能低下を生ずる。このとき、
ＬＳＩの実動作で汎用的に用いられるフラッシュメモリ
を制御情報の保持に流用する場合には、制御情報に対し
て一般的なデータに対する信頼性と同様の信頼性しか得
ることができない。
【０００５】第２に、汎用バスを用いて制御情報の初期
設定を行なう場合には、実動作でも利用される汎用バス
と回路モジュールの接続形態若しくは回路モジュール内
部での接続先を変更する切換え回路やその制御論理を設
けることが必要である。然も共通バスを用いて回路モジ
ュールに制御情報をロードするにはロード先のレジスタ
選択もしくはアドレス指定などの制御も必要になる。要
するに回路構成が比較的複雑になる。
【０００６】第３に、そのような制御情報は容易に書換
えが行なわれないことが必要である。したがって、実動
作で利用可能なフラッシュメモリの前記制御情報格納領
域に対しては特権モード若しくはユーザ非公開モードの
みで書換え可能とするように、システムのアドレス管理
も必要になる。
【０００７】第４に、制御情報による動作確認を行なう
場合、フラッシュメモリにその都度制御情報を書き込む
ことを要するなら、動作確認のために書換え頻度が増
え、それによって不揮発性メモリセルに特性劣化を招く
虞がある。
【０００８】本発明の目的は、複数のオンチップ回路モ
ジュールに対する欠陥救済、回路特性のトリミング又は
機能切換えのために配信される制御情報に対して高い信
頼性を保証することができる半導体集積回路を提供する
ことにある。
【０００９】本発明の別の目的は、欠陥救済、回路特性
のトリミング又は機能切換え用の制御情報に対する配信
に必要な回路構成を簡素化できる半導体集積回路を提供
することにある。
【００１０】本発明の更に別の目的は、欠陥救済、回路
特性のトリミング又は機能切換え用の制御情報に対して
不所望に書換え操作される虞の少ない半導体集積回路を
提供することにある。
【００１１】本発明の更に別の目的は、欠陥救済、回路
特性のトリミング又は機能切換え用の制御情報による動
作確認を行なうために不揮発性メモリセルを書換える頻
度を極力少なくすることができる半導体集積回路を提供
することにある。
【００１２】本発明のその他の目的は、欠陥救済、回路
特性のトリミング又は機能切換え用の制御情報に基づく
動作の信頼性が高い半導体集積回路を製造する方法を提
供することにある。
【００１３】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【００１４】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１５】〔１〕本発明に係る半導体集積回路は、共
通バス等の第１配線に接続された複数の回路モジュール
を有し、前記複数の回路モジュールに対する欠陥救済、
回路特性のトリミング又は機能切換えのための制御情報
を記憶するのに複数の不揮発性メモリセルを備え電気的
に記憶情報を読み出し可能にされるヒューズ回路を備え
ている。前記回路モジュールに個別に対応して前記制御
情報を記憶するのに複数の揮発性メモリセルを備えた複
数のレジスタ手段を採用し、前記ヒューズ回路と前記複
数のレジスタ手段を前記制御情報の伝達に専用化された
第２配線で接続する。前記ヒューズ回路から記憶情報を
読み出し可能にする不揮発性メモリセルへの電圧印加状
態を形成する制御、前記ヒューズ回路から読み出した制
御情報を前記第２配線を介して前記レジスタ手段に伝達
する制御、及びヒューズ回路から第２配線への読み出し
後に、前記不揮発性メモリセルから記憶情報を読み出し
可能にする電圧印加状態を解除する制御を行なう制御手
段を備えている。
【００１６】本発明に係る半導体集積回路の更に詳しい
一つの態様では、前記ヒューズ回路から読み出された制
御情報を保持する複数の揮発性メモリセルを備えた第１
レジスタ手段を設け、前記第１レジスタ手段と前記複数
の第２レジスタ手段を前記制御情報の伝達に専用化され
た第２配線で接続する。このとき、制御手段は、前記ヒ
ューズ回路の不揮発性メモリセルから記憶情報を読み出
し可能にする電圧印加状態を形成する制御、前記不揮発
性メモリセルから第１レジスタ手段に読み出した制御情
報を前記第２配線を介して前記第２レジスタ手段に伝達
する制御、及び第１レジスタ手段への読み出し後に、前
記不揮発性メモリセルから記憶情報を読み出し可能にす
る電圧印加状態を解除する制御を行なう。
【００１７】上記した手段によれば、共通バスのような
第１配線を共有していないヒューズ回路の不揮発性メモ
リセルを制御情報の記憶に用いる。したがって、汎用利
用されるフラッシュッメモリを制御情報の格納に用いる
場合に顕在化される虞のある情報記憶の信頼性低下を抑
制できる。要するに、汎用メモリが保証する情報記憶の
信頼性よりも高い信頼性を有する不揮発性メモリセルを
用いることができる。
【００１８】制御情報の伝達に用いる第２配線はそれ専
用の配線であるから、回路モジュールで実動作に利用さ
れる回路部分との接続の切換えやその制御を行なうこと
を要しない。これによって、制御情報を配信するための
回路構成を簡素化することができる。
【００１９】前記ヒューズ回路から制御情報を読み出し
てレジスタ手段（第２レジスタ手段）に読み出した後、
前記不揮発性メモリセルから記憶情報を読み出し可能に
する電圧印加状態を解除するので、それ以降、半導体集
積回路の実動作期間であっても、ヒューズ回路の不揮発
性メモリセルには電気的なストレスがかからない。この
点においても、制御情報に対する情報記憶の信頼性が向
上する。
【００２０】本発明の一つの望ましい形態として、前記
ヒューズ回路は前記半導体基板の一個所に集中配置され
るのがよい。記憶情報の書込みに必要な高電圧動作回路
を一個所に集中配置でき、低耐圧回路部分との分離もし
くは離間のためのスペースを最小限に抑えることが可能
になる。
【００２１】本発明の一つの望ましい形態として、前記
制御手段による動作は半導体集積回路の初期化の指示に
応答して開始するとよい。回路モジュールに対する欠陥
救済、回路特性のトリミング又は機能切換えを行なうの
は、実動作が開始される直前とするのが合理的である。
例えばマイクロコンピュータであればパワーオンリセッ
ト若しくはシステムリセットに合わせて行なうのがよ
い。
【００２２】本発明の一つの望ましい形態として、前記
第２配線は前記回路モジュールに個別のレジスタ手段を
直列接続するのがよい。クロック同期のシフトレジスタ
動作で順次制御情報を直列的に送ることにより、制御情
報を複数のレジスタ手段に配信することができる。更に
具体的には、前記第１レジスタ手段は、ヒューズ回路か
ら並列出力される制御情報を保持して直列的に出力する
シフトレジスタである。前記第２レジスタ手段は、シリ
アル入力端子が第２配線の上流に接続しシリアル出力端
子が第２配線の下流に接続し、対応する回路モジュール
に接続するパラレル出力端子を有するシフトレジスタで
ある。
【００２３】本発明の一つの望ましい形態として、前記
第２配線の情報を半導体基板の外部に出力し、また、第
２配線に外部からデータ入力を可能にするテスト用外部
インタフェース手段を有するのがよい。外部からのテス
ト用制御情報を直接レジスタ手段にロードすることが可
能になる。欠陥救済、回路特性のトリミング又は機能切
換え用の制御情報による動作確認を行なうために不揮発
性メモリセルを書換える頻度を極力少なくすることがで
き、それによって不揮発性メモリセルの特性劣化の虞を
低減することができる。
【００２４】本発明の一つの望ましい形態として、前記
ヒューズ回路は前記不揮発性メモリセルに対する制御情
報の書き込みが行われたか否かを示すサインビットの格
納用に割当てられた不揮発性メモリセルを有する。制御
情報の書込み完了の有無を容易に見分けられ、誤ってオ
ーバライトすることによる素子特性の劣化や情報記憶の
不安定を未然に防止することができる。
【００２５】前記ヒューズ回路が記憶する制御情報は、
欠陥のある回路モジュールを予備の回路モジュールに置
き換えるための情報と、回路モジュール内の部分的欠陥
を救済する為の制御情報との内の何れか一方の情報又は
双方の情報としてよい。双方の情報とすれば、回路モジ
ュールに対して欠陥救済を階層的に行なう場合に便利で
ある。回路モジュールを予備の回路モジュールに置き換
える手法は、回路の機能単位を成す回路モジュールを複
数個並べて機能ユニットを構成するようなときに用いら
れる。
【００２６】〔２〕本発明の一つの望ましい形態とし
て、上記不揮発性メモリセルには、読み出し動作におい
て不揮発性記憶素子にチャネル電流を流さなくても済
み、また大きなワード線電圧を印加させなくても済むよ
うにした構造を採用して、チャージゲイン等に起因する
データ反転を生じないようにする。即ち、前記不揮発性
メモリセルは、第１ソース電極、第１ドレイン電極、フ
ローティングゲート電極及びコントロールゲート電極を
有し、異なる閾値電圧を持つことが可能な不揮発性記憶
素子と、第２ソース電極及び第２ドレイン電極を有し前
記フローティングゲート電極をゲート電極とし、前記不
揮発性記憶素子が持つ閾値電圧に応じて異なる相互コン
ダクタンス（或はスイッチ状態）を持つことが可能な読
み出しトランジスタ素子と、前記読み出しトランジスタ
素子を読み出し信号線に接続する選択トランジスタと、
を含んで構成するとよい。
【００２７】例えば、前記不揮発性記憶素子の一つの閾
値電圧を相対的に高い閾値電圧（フローティングゲート
に電子が注入された書込み状態の閾値電圧）、他の閾値
電圧を低い閾値電圧（フローティングゲートから電子が
放出された消去状態の閾値電圧）とするとき、高閾値電
圧状態において前記トランジスタ素子はカットオフ状
態、低閾値電圧状態においてトランジスタ素子はオン状
態にされるものとする（トランジスタ素子の導電型によ
っては当然逆の場合もある）。不揮発性記憶素子の消去
状態は、例えば不揮発性記憶素子の第１ドレイン電極と
コントロールゲート電極を回路の接地電圧のような０
Ｖ、不揮発性記憶素子の第１ソース電極を６Ｖとし、フ
ローティングゲート電極からトンネル電流で電子を第１
ソース電極に引き抜くことによって達成できる。前記書
込み状態は、例えば不揮発性記憶素子の第１ドレイン電
極とコントロールゲート電極を５Ｖ、不揮発性記憶素子
の第１ソース電極を回路の接地電圧のような０Ｖとし、
第１ドレイン電極で発生したホットエレクトロンをフロ
ーティングゲートに注入することによって達成すること
ができる。
【００２８】不揮発性記憶素子のフローティングゲート
電極は前記読み出しトランジスタ素子のゲート電極にな
るから、読み出しトランジスタ素子は、フローティング
ゲート電極の電子注入状態・電子放出状態、換言すれば
書込み状態・消去状態に応じたスイッチ状態若しくは相
互コンダクタンスを採る。したがって、コントロールゲ
ートに選択レベルを与えなくても、そのスイッチ状態若
しくは相互コンダクタンス状態に応じた電流を前記伝達
手段に流すことができる。コントロールゲート電極に選
択レベルを与えないため、必要な読み出し信号量を確保
するという意味で、前記読み出しトランジスタ素子には
ディプレッションタイプのＭＯＳトランジスタを採用す
るとよい。
【００２９】一方、前記読み出しトランジスタ素子にエ
ンハンスメントタイプのＭＯＳトランジスタを採用する
場合には、必要な読み出し信号量を確保するという意味
で、読み出し動作においてもコントロールゲート電極に
選択レベルを与えることが望ましい。この形式では、読
み出しトランジスタ素子は、フローティングゲート電極
の電子注入状態・電子放出状態、換言すれば書込み状態
・消去状態に応じて異なる閾値電圧を持つ事になるとも
理解することができる。
【００３０】上記より、読み出し動作では、不揮発性記
憶素子に閾値電圧に応じてチャネル電流を流す必要はな
い。読み出し動作時には不揮発性記憶素子のソース電極
及びドレイン電極を夫々０Ｖのような回路の接地電位に
してよい。したがって、第１ドレイン電極からフローテ
ィングゲートに弱いホットエレクトロン注入は生じな
い。この時コントロールゲート電極も回路の接地電位に
されている場合にはトンネル電流も生じない。仮に、コ
ントロールゲート電極に選択レベルを印加しても、第１
ドレイン電極とフローティングゲート電極の間でトンネ
ル電流を生ずる事はない。読み出しトランジスタ素子の
第２ドレイン電極との間で弱いトンネル等を生ずる虞は
あるが、コントロールゲート電極の選択レベルが低けれ
ば実質的に問題ないと考えられる。このように、読み出
し動作において、チャージゲインによるデータ反転の問
題を生ぜず、これによって、長期のデータ保持性能を向
上させ、読み出し不良率の低下を実現することが可能に
なる。
【００３１】前記不揮発性記憶素子は、コントロールゲ
ート電極として機能される第１半導体領域の上に絶縁層
を介して容量電極が設けられたＭＯＳ容量素子と、第２
半導体領域に形成された第１ソース電極及び第１ドレイ
ン電極とゲート電極とを有するＭＯＳトランジスタとを
有し、前記容量電極は前記ゲート電極に共通接続されて
フローティングゲート電極として機能させる構成を採用
してよい。
【００３２】〔３〕上記不揮発性記憶素子と読み出しト
ランジスタ素子とのペア構造によるチャージゲイン対策
を行った情報記憶セルに対して、更にデータリテンショ
ン対策を行って読み出し不良率を改善するには、以下の
構成を採用するとよい。
【００３３】第１は、前記不揮発性記憶素子と読み出し
トランジスタ素子を夫々一対有し、一方の不揮発性記憶
素子のフローティングゲート電極は一方の読み出しトラ
ンジスタ素子が共有し、他方の不揮発性記憶素子のフロ
ーティングゲート電極は他方の読み出しトランジスタ素
子が共有し、前記一対の読み出しトランジスタ素子を前
記選択トランジスタ素子に直列接続する。この構成にお
いて一対の不揮発性記憶素子は共に書込み状態又は消去
状態にプログラムされる。双方の不揮発性記憶素子の書
込み状態において双方の読み出しトランジスタ素子はオ
フ状態になっている。書込み状態の不揮発性記憶素子か
ら何らかの原因で保持電荷が漏洩する可能性は確率的に
０ではないが、一方の不揮発性記憶素子から保持電荷が
漏洩しても前記読み出しトランジスタ素子の直列経路は
カットオフ状態のままであり、双方の不揮発性記憶素子
から共に保持電荷が漏洩する確率は極めて低く、これに
より、データリテンションが改善され、読み出し不良率
を更に低くすることが可能になる。
【００３４】第２は、前記不揮発性記憶素子と読み出し
トランジスタ素子を夫々一対有し、一方の不揮発性記憶
素子のフローティングゲート電極は一方の読み出しトラ
ンジスタ素子が共有し、他方の不揮発性記憶素子のフロ
ーティングゲート電極は他方の読み出しトランジスタ素
子が共有し、前記一対の読み出しトランジスタ素子を前
記選択トランジスタ素子に並列接続する。この構成にお
いても上記同様に、一対の不揮発性記憶素子は共に書込
み状態又は消去状態にプログラムされる。第２の例は、
前記読み出しトランジスタ素子の導電型が上記とは相違
する場合を想定するものであるから、不揮発性記憶素子
が書込み状態にされているとき、双方の読み出しトラン
ジスタ素子はオン状態になっている。このとき、書込み
状態の不揮発性記憶素子から何らかの原因で保持電荷が
漏洩する可能性は確率的に０ではないが、一方の不揮発
性記憶素子から保持電荷が漏洩しても前記読み出しトラ
ンジスタ素子の並列経路はオン状態のままであり、双方
の不揮発性記憶素子から共に保持電荷が漏洩する確率は
極めて低く、これにより、データリテンションが改善さ
れ、読み出し不良率を更に低くすることが可能になる。
【００３５】〔４〕本発明に係る半導体集積回路の製造
方法は、複数の回路モジュールと、前記複数の回路モジ
ュールに対する欠陥救済、回路特性のトリミング又は機
能切換えのための制御情報の書き込みが可能にされた複
数の不揮発性メモリセルを備え電気的に記憶情報を読み
出し可能にされるヒューズ回路と、前記ヒューズ回路の
記憶情報を回路モジュールに配信可能にする専用配線
と、前記専用配線の情報を半導体基板の外部に出力し、
また、前記専用配線に外部からデータ入力を可能にする
テスト用外部インタフェース手段と、を有する半導体集
積回路の製造に当たり、前記テスト用外部インタフェー
ス手段から専用配線を介して回路モジュールに制御情報
を与える第１処理と、前記制御情報が与えられ得た状態
で回路モジュールの動作を確認する第２処理と、前記第
２処理による確認結果に応じて前記ヒューズ回路に制御
データを書き込む第３処理と、を含む。
【００３６】上記より、制御情報による動作確認を行な
う場合、不揮発性メモリセルにその都度制御情報を書き
込むことを要しないから、動作確認のために不揮発性メ
モリセルの書換えを要せず、それによって、不揮発性メ
モリセルに特性劣化を招く虞が低減する。
【００３７】
【発明の実施の形態】図１には本発明に係る半導体集積
回路の一例が示される。同図に示される半導体集積回路
１は、代表的に示された３個の回路モジュール２，３，
４を有し、それらは第１配線の一例である内部バス５に
共通接続される。前記複数の回路モジュール２，３に対
する欠陥救済、回路特性のトリミング又は機能切換えの
ための制御情報を記憶する複数の不揮発性メモリセル６
を備え電気的に記憶情報を読み出し可能にされるヒュー
ズ回路７が設けられる。この例ではヒューズ回路７は不
揮発性メモリセル６の記憶情報を並列出力する。この並
列出力される制御情報を保持する複数の揮発性メモリセ
ルを備えた第１レジスタ手段としてのシフトレジスタ８
を有する。このシフトレジスタ８は、特に制限されない
は、並列入力した制御情報をクロック信号φ１に同期し
てシリアル出力する。そのシリアル出力は制御情報の伝
達に専用化された第２配線としてのシリアルバス９に伝
達される。シリアルバス９には順次第２レジスタ手段と
してのシフトレジスタ１０，１１が直列接続される。シ
フトレジスタ１０，１１は、前記回路モジュール２，３
に個別に対応されて前記制御情報を記憶する複数の揮発
性メモリセルを備え、シリアルバス９の上流に接続する
シリアル入力端子、シリアルバスの下流側に接続するシ
リアル出力端子、及び対応する回路モジュール２，３に
接続するパラレル出力端子を有する。前記シフトレジス
タ１０，１１はクロック信号φ２に同期してシリアルシ
フト動作を行なう。
【００３８】回路モジュール４はシステムコントローラ
であり、外部から与えられるリセット信号ＲＥＳやモー
ド信号ＭＤ０〜ＭＤ２等を入力し、それらによって与え
られる指示に従って半導体集積回路内部の状態もしくは
動作モードを制御する。
【００３９】図１においてテストパッド１５はヒューズ
回路７に対する書込みのための外部インタフェース用端
子を構成し、テストパッド１６は前記シリアルバス９を
直接外部から入出力可能にするための外部インタフェー
ス用端子を構成する。特に図示はしないがテストパッド
１５，１６は適宜の外部インタフェース制御回路を介し
て外部に接続されてよいことは言うまでもない。特に制
限されないが、テストパッド１５，１６はテスト専用と
され、パッケージの外部端子には接続されない、或はそ
の入力端子はパッケージの電源電圧端子又は回路の接地
電圧端子に結合されて入力状態が固定される。これによ
り、半導体集積回路の実動作においてヒューズ回路７に
対する書込みやシリアルバス９の外部インタフェースは
不可能な状態にされる。テストパッド１５の一つは不揮
発性メモリセル６に対する書込みのために高電圧Ｖｐｐ
が印加される端子とされる。
【００４０】図１において１７で示される制御ロジック
は、前記ヒューズ回路７に対する読み出しと、シフトレ
ジスタ８，１０，１１に対するシフト動作等を制御す
る。例えばこの制御ロジック１７は、前記ヒューズ回路
７の不揮発性メモリセル６から記憶情報を読み出し可能
にする電圧印加状態を形成する制御（読み出し制御）、
前記不揮発性メモリセル６からシフトレジスタ８に読み
出した制御情報を前記シリアルバス９を介して前記シフ
トレジスタ９，１０に伝達する制御（配信制御）、シフ
トレジスタ８への制御情報の読み出し後に、前記不揮発
性メモリセル６から記憶情報を読み出し可能にする電圧
印加状態を解除する制御（電源遮断制御）等を行なう。
この制御動作は、特に制限されないが、リセット信号Ｒ
ＥＳによる初期化の指示に応答してシステムコントロー
ラ４から信号ｒｅｓにて指示される。前記読み出し制御
における読み出し動作は制御ロジック１７より信号ｆｒ
ｄにて指示される。前記配信制御におけるシリアル転送
動作の開始は制御ロジック１７より信号ｆｔｒにて指示
される。
【００４１】図２には前記クロック信号φ１、φ２が例
示される。図３には制御情報のシリアル配信動作の様子
が例示される。制御ロジック１７は相互に１／２周期ず
らしたクロック信号φ１、φ２を出力する。クロック信
号φ１、φ２のクロックパルス数はシリアル転送する制
御情報のビット数に従って予め決まっている。図３の例
では、全てのシフトレジスタ１０，１１のビット数がｎ
ビットであり、これに応じて必要な制御情報もＤ１〜Ｄ
ｎのｎビットになる。このとき、クロック信号φ１、φ
２はｎ回クロック変化される。このクロック変化の制御
は、前記制御ロジック１７が、不揮発性メモリセル６か
らｎビットの制御データＤ１〜Ｄｎを読み出してシフト
レジスタ８に並列転送した後に開始する。
【００４２】半導体集積回路１において制御情報を配信
する上記構成によれば、共通バスのような内部バス５を
共有していないヒューズ回路７の不揮発性メモリセル６
を制御情報の記憶に用いる。したがって、汎用利用され
るフラッシュッメモリに制御情報を格納する場合顕在化
の虞ある制御情報に対する情報記憶の信頼性低下を抑制
できる。制御情報の伝達に用いるシリアルバス９はそれ
専用の配線であるから、回路モジュール２，３で実動作
に利用される回路部分との接続の切換えやその制御を行
なうことを要しない。これによって、制御情報を配信す
るための回路構成を簡素化することができる。
【００４３】図４には前記ヒューズ回路７に対する電源
遮断制御の様子が例示される。Ｖｄｄは外部電源、Ｆｖ
ｄｄはヒューズ回路の動作電源である。システムコント
ローラ４からの信号ｒｅｓによる指示により、制御ロジ
ック１７から出力される配信信号ｆｔｒが活性化される
と、クロック信号φ１、φ２のクロック変化が開始さ
れ、例えば転送ビット数がｎビットで規定されていると
き、制御ロジック１７はｎ回パルス変化をさせた後に、
信号ｆｔｒを非活性に変化される。この変化を受けるヒ
ューズ回路７は動作電源Ｆｖｄｄの供給スイッチが閉じ
られる。
【００４４】動作電源Ｆｖｄｄの供給スイッチを閉じる
別の方法として、カウンタ回路によるパルス計数値を元
にしてもよい。またヒューズ回路７からシフトレジスタ
８への情報転送は１クロックで転送ラッチし、その後動
作電源Ｆｖｄｄの供給スイッチを閉じても良い。
【００４５】前記電源遮断制御により、前記ヒューズ回
路７から制御情報を読み出してシフトレジスタ８にラッ
チした後、前記ヒューズ回路７の動作電源Ｆｖｄｄが遮
断され、不揮発性メモリセル６から記憶情報を読み出し
可能にする電圧印加状態が解除されるので、それ以降、
半導体集積回路の実動作期間であっても、ヒューズ回路
７の不揮発性メモリセル７には電気的なストレスがかか
らない。この点においても、制御情報に対する情報記憶
の信頼性が向上する。
【００４６】図５は前記電源遮断制御の別の例が示され
る。ヒューズ回路７の動作電源Ｆｖｄｄはスイッチ回路
１８を介して供給される。スイッチ回路１８のスイッチ
制御信号は論理値“１”でスイッチをオンとし、論理値
“０”でスイッチをオフとする。半導体集積回路のリセ
ット動作では前記スイッチ制御信号のノードは論理値
“０”に強制される。同図では不揮発性メモリ７の一つ
のメモリセル６に論理値“０”のスイッチ制御ビットＤ
ｓｗを記憶し、スイッチ制御ビットＤｓｗを制御情報Ｄ
１〜Ｄｎの先頭に配置してシリアル転送を行なうように
する。ヒューズ回路７の読み出し動作に先立ってシフト
レジスタ８，１０，１１の各ビットは論理値“１”に初
期化され、ヒューズ回路７に動作電源Ｆｖｄｄが供給さ
れる。シリアル転送においてはスイッチ制御ビットＤｓ
ｗは最終段のシフトレジスタ１１からオーバーフローし
てスイッチ回路１８に供給される。オーバーフローした
スイッチ制御ビットＤｓｗはスイッチ回路１８のスイッ
チ制御信号とされ、スイッチ制御信号の論理値“０”で
スイッチ回路１８は電源電圧Ｖｄｄを遮断し、ヒューズ
回路７への動作電源Ｆｖｄｄの供給を停止する。
【００４７】尚、図示はしないが、シフトレジスタ８，
１０，１１の各ビットを論理値“１”に初期化するに
は、制御ロジック１７よりシフトレジスタ８，１０，１
１にリセット制御信号を供給して実現するようにした
り、或はテストパッド１６からシリアルバス９経由でシ
フトレジスタ１０，１１の各ビットに論理値“１”をシ
フト入力させればよい。
【００４８】図６にはヒューズ回路の不揮発性メモリセ
ル６の後段にラッチ回路２０を有するヒューズ回路７Ａ
を採用し、ラッチ回路２０の出力をシフトレジスタ８に
供給するようにしたシリアル配信の構成が例示される。
その他の構成は図１と同様であるので詳細な説明は省略
する。
【００４９】図７には図１において回路６と８の機能を
合わせてヒューズ回路７Ｂと位置付けたシリアル配信の
構成が例示される。ヒューズ回路７Ｂ及び回路モジュー
ル２，３をＩＰ（知的所有権）と称される回路モジュー
ルを用いて構成する場合、ＩＰモジュール以外の回路モ
ジュールとして用意すべき回路が図１及び図６の構成よ
りもシフトレジスタ１個分少なくなる。その際、同図の
シフトレジスタ８はヒューズ回路７の不揮発性メモリセ
ル６の書き込み用データを保持させることも可能である
から、配信用と書き込み用の双方向性機能、すなわち双
方向入出力機能を持たせるとよい。
【００５０】図８には図１の更に具体例が示される。同
図では、欠陥救済、回路特性のトリミング、又は機能切
換えの対象とされる回路モジュールとして、Ａ／Ｄ・Ｄ
／Ａ変換回路２２、ＣＰＵ２３、ＣＰＵ２３のアクセラ
レータを構成する論理回路（ＬＯＧＩＣ）２４、ＳＲＡ
Ｍ（Static Random Access Memory）２５、ＤＲＡＭ（D
ynamic Random Access Memory）２６、ＲＯＭ（Read On
ly Memory）２７、電源回路２８、及び入出力ポート
（ＩＯ）２９を備える。図面上、それらの回路が制御情
報を欠陥救済に用いる構成であれば “(救済)”の語
を、回路特性のトリミングに用いる構成であれば“（ト
リミング）”の語を便宜上付記してある。３２〜３９は
各回路モジュールに割当てられたシフトレジスタであ
る。前記回路モジュール２２〜２９は内部バス５に接続
される。
【００５１】図８では、特に制限されないが、デバイス
テストなどに用いるＪＴＡＧ（Joint Test Action Grop
e）に準拠したテストインタフェース回路４０をヒュー
ズ回路に対する書込み処理等のための外部インタフェー
スに利用している。シリアルバス９に対する外部からの
直接的なデータ入力や出力にも前記テストインタフェー
ス回路４０を用いるようになっている。シリアルバス９
に対する外部からの直接的なデータ入力に際して、シフ
トレジスタ３２〜３９に対するクロック制御は、特に図
示はしないが、テストインタフェース回路４０を経由し
て入力し、或はテスタのプローブ端子を前記クロック信
号φ２の供給経路に設けたパッド電極に接触させて供給
すようにしてもよい。
【００５２】図９には同一の小規模回路ブロックの集合
によって構成された大規模回路モジュールに対する救済
手法の一例が示される。同図では図８のＳＲＡＭを１６
Kバイトのような小規模のメモリブロックを１６個集め
て大容量化したときの小規模メモリブロック単位の救済
手法が例示される。ここではＳＲＡＭ２５は制御情報を
受けるシフトレジスタ３５を有し、シフトレジスタ３５
にラッチされた制御情報はＳＲＡＭ２５の全体的な制御
回路４１等に供給される。ＳＲＡＭ２５は、正規メモリ
ブロック４２を１６個、救済用メモリブロック（冗長メ
モリブロック）４３を２個備える。不良のある正規メモ
リブロック（不良メモリブロック）４２（Ｆ）は冗長メ
モリブロック４３に置き換えられる。この置き換えを指
示する情報（冗長プログラム情報）として、シフトレジ
スタ３５にラッチされた特定の制御情報を利用する。そ
の置き換えの制御はシフトレジスタ３５から制御情報等
を受取る前記制御回路４１が行なう。
【００５３】メモリブロック４２，４３は夫々同じＩＰ
モジュールとして提供される設計部品を用いて設計され
たものである。メモリブロック４２，４３は、メモリア
レイ４５、アドレスデコーダやセンスアンプ等のメモリ
アレイ４５に固有の制御回路から成るローカル制御部４
６、及び制御回路４１等による全体的な制御情報を受け
て当該メモリブロック４２，４３の動作を制御するグロ
ーバル制御部４７から構成される。
【００５４】メモリブロック４２，４３は、図１０に例
示されるように外部とのインタフェースを、クロック同
期又は、非同期などのように、選択可能なインタフェー
ス形式から選んだ一つのインタフェース形式をユニバー
サルインタフェース部４８として持つことも可能であ
る。
【００５５】図１１には不良メモリブロックを置き換え
る構成が例示される。メモリブロック４２，４３の各グ
ローバル制御部４７は自らに割当てられたブロックＩＤ
番号を有する。正規メモリブロック４２に対しては１〜
ｎまでのＩＤ番号が割当てられ、冗長メモリブロック４
３に対してはｎ＋αのＩＤ番号が割当てられている。メ
モリアクセス動作においてメモリブロックにはメモリブ
ロック選択情報ＳＢＬと、メモリブロック内のアクセス
アドレス信号（図示を省略）とが制御回路４１から供給
される。ここでは前記メモリブロック選択情報ＳＢＬ
は、動作を選択しようとするメモリブロックのＩＤ番号
情報とされる。各メモリブロック４２，４３はメモリブ
ロック選択情報ＳＢＬと固有のＩＤ番号とを比較する比
較回路４７Ａを有する。比較回路４７Ａによる比較結果
が一致の場合、一致に係るグローバル制御部４７がブロ
ック選択信号ＢＳによりローカル制御部４６をイネーブ
ルとし、メモリブロック内アドレス信号に対するメモリ
セルの選択動作、選択されたメモリセルに対するデータ
書込み又は読み出し動作等を可能とする。比較結果の不
一致に係るメモリブロックでは不一致に係るグローバル
制御部４７がローカル制御部４６をディスエーブルと
し、また、メモリブロック４５のパワースイッチ４７Ｂ
をカットオフにして、当該メモリブロックにおけるメモ
リ動作が抑止される。このとき、前記制御部４１は、内
部バス５を介してＣＰＵなどから与えられるアクセスア
ドレス信号に従ってメモリブロック選択情報ＳＢＬを生
成するとき、シフトレジスタ３５の一部として位置付け
られるＩＤテーブル３５Ａの救済情報を参照して、不良
メモリブロックを冗長メモリブロックに置き換えるよう
に、メモリブロック選択情報ＳＢＬを生成する。即ち、
ＩＤテーブル３５Aには救済情報として不良メモリブロ
ックのＩＤ番号情報とそれを置き換える冗長メモリブロ
ックのＩＤ番号情報とのペアが保持されている。制御部
４１は、ＣＰＵなどから与えられるアクセスアドレス信
号で指定されるメモリブロックのＩＤ番号がＩＤテーブ
ル３５Aに登録されている不良ＩＤ番号に一致するかを
検索し、一致しなければアクセスアドレス信号で指定さ
れるメモリブロックのＩＤ番号をそのまま出力し、一致
していれば、不良ＩＤ番号とペアを成す冗長ＩＤ番号の
情報を出力する。これにより、メモリブロック単位で不
良メモリブロックを冗長メモリブロックに置き換えて、
不良メモリブロックの救済が行なわれる。
【００５６】シフトレジスタ３５の一部を構成するブロ
ック内救済情報レジスタ３５Ｂ〜３５Ｆは対応するメモ
リブロック４５内の不良を個別に救済する救済情報を保
持する。この救済情報はワード線単位又はビット線単位
で不良メモリセルを救済する為の不良アドレスをＸアド
レス情報又はＹアドレス情報によって特定する情報であ
る。この救済のための構成については、メモリＬＳ内部
の不良救済として公知の技術を適用すればよいので、こ
こではその詳細な説明は省略する。前記メモリブロック
単位の置き換えは、メモリブロック内で救済不可能な不
良を有するメモリブロックを対象とすることになる。回
路モジュールに対して欠陥救済を階層的に行なうことが
できる。
【００５７】図１２には不良メモリブロックを置き換え
る別の構成が例示される。図１１との相違点はメモリブ
ロック４２，４３のＩＤ番号を可変とする。即ち不良メ
モリブロックには有意のＩＤ番号を与えず、無効番号、
例えば値“０”を与えるようにする。メモリブロック４
２、４３はＩＤ番号を可変に設定可能とするＩＤ制御ブ
ロック４７Ｃを有する。このＩＤ制御ブロック４７Ｃ
は、＋１のインクリメントカウンタ５０を有し、前段か
らの計数値を端子（Ａ）から入力し、入力した計数値を
バイパスさせるかインクリメントカウンタ５０でインク
リメントするかをスイッチ５１で選択し、バイパス計数
値又はインクリメントカウンタ５０によるインクリメン
ト値はスイッチ５３を介して端子（Ｂ）から次段に送ら
れる。選択ゲート５４はスイッチ５２がオフ状態のとき
前記インクリメントカウンタ５０の計数値をＩＤ番号と
して比較回路４７Ａに供給し、スイッチ５２がオン状態
のときはＩＤの無効番号を出力する。スイッチ５１，５
２，５３は端子（Ｃ）から入力される制御信号によって
スイッチ制御され、図１２の第１スイッチ状態では前段
からのＩＤ番号情報をバイパスさせて次段に送り、比較
回路４７Ａには無効番号を与える。前記第１スイッチ状
態とは反対の第２スイッチ状態では、前段からのＩＤ番
号情報をインクリメントして次段及び比較回路４７Ａに
与える。ＩＤ制御ブロック４７Ｃに供給される制御信号
はＩＤ制御ブロック４７Ｃ毎に個別化された、前記シフ
トレジスタ３５の一部であるＩＤテーブル３５ａにラッ
チされた制御情報によって与えられる。初段のＩＤ制御
ブロック４７Ｃに端子（Ａ）から供給される初期値は前
記ＩＤテーブル３５ａにラッチされた制御情報によって
与えられる。したがって、不良のメモリブロック４２に
対してＩＤ制御ブロック４７Ｃを第２スイッチ状態に制
御すれば、当該不良のメモリブロック４２には有意のＩ
Ｄ番号が割り当てられず、メモリブロック選択情報ＳＢ
Ｌによる動作選択の対象から外される。要するに、メモ
リブロック４２，４３に対するＩＤ番号の割り当てを可
変に制御する。例えば、初段のＩＤ制御ブロック４７Ｃ
の端子（Ａ）に供給される初期値を“ｉ−１”とする
と、初段メモリブロック４２のＩＤ番号は“ｉ”とされ
る。このとき、次段メモリブロックのＩＤ制御ブロック
４７Ｃに対して第１スイッチ状態を選択すれば当該メモ
リブロックのＩＤ番号は“ｉ＋１”となる。一方、次段
メモリブロックのＩＤ制御ブロック４７Ｃに対して第２
スイッチ状態を選択すれば当該メモリブロックのＩＤ番
号は無効となる。その次のメモリブロックのＩＤ制御ブ
ロック４７Ｃに対して第１スイッチ状態を選択すれば当
該メモリブロックのＩＤ番号が“ｉ＋１”となる。
【００５８】尚、図１２には図１１で説明したシフトレ
ジスタ３５の一部を構成するブロック内救済情報レジス
タ３５Ｂ〜３５Ｆの図示を省略している。ブロック内救
済情報レジスタ３５Ｂ〜３５Ｆを設けずに、回路モジュ
ールに対して階層的に欠陥救済を行なわないようにして
もよい。
【００５９】図１３には前記制御情報などの情報フォー
マットが例示される。先頭にサインビットＳＩＧが設け
られ、その後に前記制御情報が続き、最後に管理情報が
付加される。
【００６０】サインビットＳＩＧは、前記ヒューズ回路
７に対する救済情報などの制御情報の書き込みの有無、
救済された良否チップか否か等を示す情報とされる。こ
のサインビットＳＩＧをチップ外部に読み出すことで、
チップの救済有無等を判別できる。このサインビットＳ
ＩＧを１ビットでの表現する場合は良品と救済良品の判
別を１ビットで現す場合、救済情報を書き込んだ良品を
“１”で示し、救済情報を書き込まない良品を“０”で
示し、不良品は別の識別子が表すことになる。２ビット
を用いる場合、１ビットは書き込みの有無を示し、他の
１ビットは良否を表す。サインビットＳＩＧを用いるこ
とにより一度書き込まれたデバイスに対しては再書き込
みを防止することができる。さらにヒューズ回路にデー
タを書き込む際、Ｐ検（プローブ検査）を一度途中まで
実施したウェーハに対して、何らかの原因で中断され、
同じチップに再度書き込むようなオーバーライトによる
メモリセルの特性劣化を防止することができる。
【００６１】前記制御情報は例えば、前記ＩＤテーブル
２５Ａ，３５ａの情報、ブロック内救済レジスタ３５Ｂ
〜３５Ｆの情報、機能設定情報、及びトリミング情報を
含む。前記ＩＤテーブル２５Ａ，３５ａの情報は前述し
た通りである。前記ブロック内救済レジスタ３５Ｂ〜３
５Ｆの情報は、メモリの救済イネーブルビットＲＥＢ、
救済すべきメモリのＸアドレスＸａｄｄ、救済すべきメ
モリのＹアドレスＹａｄｄ等とされる。機能設定情報は
前記入出力ポート２９における外部インタフェースの信
号仕様（ＣＭＯＳレベルインタフェース、ＴＴＬレベル
インタフェース）の選択情報等である。トリミング情報
は例えばＡ／Ｄ・Ｄ／Ａ変換回路２２や電源回路２８に
おける抵抗分圧回路の抵抗値トリミングの情報等であ
る。
【００６２】前記管理情報は、半導体集積回路の製造ロ
ット番号（ＬＯＴ＿Ｎｏ．）、ウェーハ上のチップアド
レス、及びＭＯＳトランジスタの閾値電圧Ｖｔｈやソー
ス・ドレイン間電流Ｉｄｓなどの素子特性の情報とされ
る。
【００６３】図１４には半導体集積回路の製造過程にお
けるヒューズ回路７に対する書き込みと検証の処理フロ
ーが例示される。
【００６４】同図は例えばＳＲＡＭ２５に対するメモリ
テストに適用する場合を一例とする。先ず、ウェーハ状
態で半導体集積回路のチップに対してプローブテストに
よりＡＣ、ＤＣ、及びファンクションの各テストを行う
（Ｓ１）。テスト結果に基づいて良否判定を行う（Ｓ
２）。不良品に対しては、機能、ＤＣ特性等の点より救
済可能性を判定する（Ｓ３）。救済不可能なチップは不
良品とされる。救済可能なチップに対して救済データを
そのチップのシフトレジスタ３５に設定する（Ｓ４）。
設定の操作は前述の通り、図１３で例示したフォーマッ
トでテスタによりテストパッド１６を介してシリアル配
線９に供給することで行う。このときのシフトレジスタ
３５等に対するクロック制御（シフト制御は）前記クロ
ック信号φ２の信号パッドにプローブを介してテスタか
らクロック信号を供給することによって行えばよい。救
済情報をシフトレジスタ３５などにセットした状態でＳ
ＲＡＭ２５等を動作させて、そのメモリ動作が正常であ
るかを検証する（Ｓ５）。特に図示はしないが、ステッ
プＳ４のシフトレジスタ設定処理とステップＳ５のメモ
リテスト動作は、シフトレジスタへの設定値を変えて異
なる条件で何回かに分けて行う場合もある。このような
場合であってもシフトレジスタに対するデータロードを
行えばよく、不揮発性メモリセルの記憶情報を書き換え
ることは一切必要ない。
【００６５】ステップＳ５のメモリテストで最終的にメ
モリ動作が異常であればそのチップは不良品とされる。
メモリテストをパスしたチップに対して今度はヒューズ
回路７のテストが正常であるかを検証する（Ｓ６）。ヒ
ューズ回路７が異常であればそのチップは不良である。
ヒューズ回路が正常であればヒューズ回路７に対してサ
インビット、救済情報などの制御データ、及び前記管理
情報を書き込む。（Ｓ７）。更にここでは、ヒューズ回
路７の記憶情報に対するＥＣＣ機能をセットする（Ｓ
８）。要するに、ステップＳ７で書き込んだ制御情報及
び管理情報等に対する１ビットのエラー訂正コードを生
成し、このエラー訂正コードをヒューズ回路７に追加し
て、ヒューズ回路７からの読み出し情報に対してエラー
検出・訂正を可能にする。最後に、ヒューズ回路７に対
する設定を全て終わった後、ヒューズ回路７の記憶情報
を用いた実動作にて半導体集積回路のチップを動作させ
てテストを行い、正常であればその半導体集積回路を救
済された良品チップとし、異常であれば不良チップとす
る。
【００６６】図１５にはチップ上におけるヒューズ回路
の配置が例示される。ヒューズ回路７はチップ上の一カ
所に集中配置され、分散されていない。ヒューズ回路７
は書き込みに高電圧を利用するから高電圧領域（高耐圧
領域）６０に形成される。外部とのインタフェースを行
う一部の回路例えばＩＯ２９を除いたその他の回路モジ
ュール２，３例えばＣＰＵ２３，ＳＲＡＭ２５，ＤＲＡ
Ｍ２６等は高耐圧を必要とせず高速動作が優先されるか
ら低電圧領域（低耐圧領域）６１に形成される。図１５
には高電圧領域６０から低電圧領域６１に至る一部の領
域に形成されたＣＭＯＳインバータの平面図と縦断面図
が例示される。前記高耐圧領域６０と低耐圧領域６１と
の間は分離領域として離さなければならない。高電圧領
域６０を一カ所に集中配置すれば分散配置する場合に比
べて全体として必要な分離領域の面積を小さくすること
が容易でる。
【００６７】次に、ヒューズ回路７に用いる不揮発性メ
モリセルについて説明する。
【００６８】図１６にヒューズ回路７に採用される不揮
発性メモリセルが例示される。この不揮発性メモリセル
６は、第１ソース電極Ｔｓ１、第１ドレイン電極Ｔｄ
１、フローティングゲート電極Ｔｆ及びコントロールゲ
ート電極Ｔｃを有し、異なる閾値電圧を持つことが可能
な一対の不揮発性記憶素子ＰＭ１，ＰＭ２と、第２ソー
ス電極Ｔｓ２及び第２ドレイン電極Ｔｄ２を有し前記フ
ローティングゲート電極Ｔｆをゲート電極とし、前記不
揮発性記憶素子ＰＭ１，ＰＭ２が持つ閾値電圧に応じて
異なる相互コンダクタンス（或はスイッチ状態）を持つ
ことが可能な直列された読み出し用のＭＯＳトランジス
タＤＭ１，ＤＭ２と、前記ＭＯＳトランジスタＤＭ１，
ＤＭ２を読み出し信号線ＲＤＬに接続する選択ＭＯＳト
ランジスタＳＭと、を有して成る。前記不揮発性記憶素
子ＰＭ１，ＰＭ２のコントロールゲート電極Ｔｃは書き
込みワード線ＰＷＬに共通接続される。前記不揮発性記
憶素子ＰＭ１，ＰＭ２の共通ソース電極Ｔｓ１は読み出
し用ＭＯＳトランジスタＤＭ１，ＤＭ２に直列接続され
る。前記不揮発性記憶素子ＰＭ１，ＰＭ２の共通ドレイ
ン電極Ｔｄ１は書き込みデータ線ＰＤＬの共通接続され
る。
【００６９】前記不揮発性記憶素子ＰＭ１，Ｍ２の高閾
値電圧（フローティングゲートに電子が注入された書込
み状態の閾値電圧）状態において前記ＭＯＳトランジス
タＤＭ１，ＤＭ２はカットオフ状態、前記不揮発性記憶
素子ＰＭ１，Ｍ２の低閾値電圧状態（フローティングゲ
ートから電子が放出された消去状態の閾値電圧）におい
てＭＯＳトランジスタＤＭ１，ＤＭ２はオン状態にされ
る。不揮発性記憶素子ＰＭ１，ＰＭ２の消去状態は、例
えば不揮発性記憶素子ＰＭ１，ＰＭ２の第１ドレイン電
極Ｔｄ１とコントロールゲート電極Ｔｃを回路の接地電
圧のような０Ｖ、不揮発性記憶素子の第１ソース電極Ｔ
ｓ１を６Ｖとし、フローティングゲート電極Ｔｆからト
ンネル電流で電子を第１ソース電極Ｔｓ１に引き抜くこ
とによって達成できる。前記書込み状態は、例えば不揮
発性記憶素子ＰＭ１，ＰＭ２の第１ドレイン電極Ｔｄ１
とコントロールゲート電極Ｔｃを５Ｖ、不揮発性記憶素
子の第１ソース電極Ｔｓ１を回路の接地電圧のような０
Ｖとし、第１ドレイン電極Ｔｄ１で発生したホットエレ
クトロンをフローティングゲートＴｆに注入することに
よって達成することができる。
【００７０】不揮発性記憶素子ＰＭ１，ＰＭ２のフロー
ティングゲート電極Ｔｆは前記読み出しＭＯＳトランジ
スタＤＭ１，ＤＭ２のゲート電極になるから、読み出し
ＭＯＳトランジスタＤＭ１，ＤＭ２は、フローティング
ゲート電極Ｔｆの電子注入状態・電子放出状態、換言す
れば書込み状態・消去状態に応じたスイッチ状態若しく
は相互コンダクタンスを採る。したがって、コントロー
ルゲートＴｃに選択レベルを与えなくても、そのスイッ
チ状態若しくは相互コンダクタンス状態に応じた電流を
前記スイッチＳＭを介して読み出しデータ線ＲＤＬに流
すことができる。コントロールゲート電極Ｔｃに選択レ
ベルを与えないため、必要な読み出し信号量を確保する
という意味で、前記読み出しＭＯＳトランジスタＤＭ
１，ＤＭ２にはディプレッションタイプのＭＯＳトラン
ジスタを採用するとよい。
【００７１】一方、前記読み出しＭＯＳトランジスタＤ
Ｍ１，ＤＭ２にエンハンスメントタイプのＭＯＳトラン
ジスタを採用する場合には、必要な読み出し信号量を確
保するという意味で、読み出し動作においてもコントロ
ールゲート電極Ｔｃに選択レベルを与えることが望まし
い。
【００７２】上記より、読み出し動作では、不揮発性記
憶素子ＰＭ１，ＰＭ２に閾値電圧に応じてチャネル電流
を流す必要はない。読み出し動作時には不揮発性記憶素
子ＰＭ１，ＰＭ２のソース電極Ｔｓ１及びドレイン電極
Ｔｄ１を夫々０Ｖのような回路の接地電位電位にしてよ
い。したがって、第１ドレイン電極Ｔｄ１からフローテ
ィングゲートＴｆに弱いホットエレクトロン注入は生じ
ない。この時コントロールゲート電極Ｔｃも回路の接地
電位にされている場合にはトンネル電流も生じない。仮
に、コントロールゲート電極Ｔｃに選択レベルを印可し
ても、第１ドレイン電極Ｔｄ１とフローティングゲート
電極Ｔｆの間でトンネル電流を生ずる事はない。読み出
しＭＯＳトランジスタＤＭ１，ＤＭ２の第２ドレイン電
極Ｔｄ２との間で弱いトンネル等を生ずる虞はあるが、
コントロールゲート電極Ｔｃの選択レベルが低ければ実
質的に問題ないと考えられる。このように、読み出し動
作において、チャージゲインによるデータ反転の問題を
生ぜず、これによって、長期のデータ保持性能を向上さ
せ、読み出し不良率の低下を実現することが可能にな
る。
【００７３】特に図１６の例では、一方の不揮発性記憶
素子ＰＭ１のフローティングゲート電極Ｔｆは一方の読
み出しＭＯＳトランジスタＤＭ１が共有し、他方の不揮
発性記憶素子ＰＭ２のフローティングゲート電極は他方
の読み出しＭＯＳトランジスタＤＭ２が共有し、前記一
対の読み出しＭＯＳトランジスタＤＭ１，ＤＭ２を前記
選択トランジスタ素子ＳＭに直列接続する。この構成に
おいて一対の不揮発性記憶素子ＰＭ１，ＰＭ２は共に書
込み状態又は消去状態にプログラムされる。双方の不揮
発性記憶素子ＰＭ１，ＰＭ２の書込み状態において双方
の読み出しＭＯＳトランジスタＤＭ１，ＤＭ２はオフ状
態になっている。書込み状態の不揮発性記憶素子ＰＭ
１，ＰＭ２から何らかの原因で保持電荷が漏洩する可能
性は確率的に０ではないが、一方の不揮発性記憶素子Ｐ
Ｍ１又はＰＭ２から保持電荷が漏洩しても前記読み出し
ＭＯＳトランジスタＤＭ１，ＤＭ２の直列経路はカット
オフ状態のままであり、双方の不揮発性記憶素子ＰＭ１
及びＰＭ２から共に保持電荷が漏洩する確率は極めて低
く、これにより、データリテンションが改善され、読み
出し不良率を更に低くすることが可能になる。
【００７４】図１７には不揮発性メモリセルの別の例が
示される。同図に示されるメモリセル６Aは、前記不揮
発性記憶素子ＰＭ１，ＰＭ２とｐチャネル型の読み出し
ＭＯＳトランジスタＥＭ１，ＥＭ２を夫々一対有し、一
方の不揮発性記憶素子ＰＭ１のフローティングゲート電
極Ｔｆは一方の読み出しＭＯＳトランジスタＥＭ１が共
有し、他方の不揮発性記憶素子ＰＭ２のフローティング
ゲートＴｆ電極は他方の読み出しＭＯＳトランジスタＥ
Ｍ２が共有し、前記一対の読み出しＭＯＳトランジスタ
ＥＭ１，ＥＭ２を前記選択ＭＯＳトランジスタＳＭに並
列接続する。この構成においても上記同様に、一対の不
揮発性記憶素子ＰＭ１，ＰＭ２は共に書込み状態又は消
去状態にプログラムされる。この例は、前記読み出しＭ
ＯＳトランジスタＥＭ１，ＥＭ２の導電型が図１６とは
相違する場合を想定するものであるから、不揮発性記憶
素子ＰＭ１，ＰＭ２が書込み状態にされているとき、双
方の読み出しＭＯＳトランジスタＥＭ１，ＥＭ２はオン
状態になっている。このとき、何らかの原因で書込み状
態の不揮発性記憶素子ＰＭ１，ＰＭ２から保持電荷が漏
洩する可能性は確率的に０ではないが、一方の不揮発性
記憶素子ＰＭ１，ＰＭ２から保持電荷が漏洩しても前記
読み出しＭＯＳトランジスタＥＭ１，ＥＭ２の並列経路
はオン状態のままであり、双方の不揮発性記憶素子ＰＭ
１，ＰＭ２から共に保持電荷が漏洩する確率は極めて低
く、これにより、データリテンションが改善され、読み
出し不良率を更に低くすることが可能になる。
【００７５】図１８には前記不揮発性記憶素子ＰＭ１，
ＰＭ２のデバイス的な構造断面が例示される。前記不揮
発性記憶素子ＰＭ１，ＰＭ２は、コントロールゲート電
極として機能される第１半導体領域（Ｎｗｅｌｌ）の上
に絶縁層を介して容量電極が設けられたＭＯＳ容量素子
ＰＭｂと、第２半導体領域（Ｐｗｅｌｌ）に形成された
第１ソース電極及び第１ドレイン電極とゲート電極とを
有するＭＯＳトランジスタＰＭａとを有し、前記容量電
極は前記ゲート電極に共通接続されてフローティングゲ
ート電極（ＦＧ）として機能させるように構成される。
【００７６】図１９には図１６の不揮発性メモリセル６
の更に詳細な別の例が示される。不揮発性記憶素子ＰＭ
１，ＰＭ２は、コントロールゲート電極として機能され
る第１半導体領域の上に絶縁層を介して容量電極が設け
られたＭＯＳ容量素子ＭＰ１ｂ，ＰＭ２ｂと、第２半導
体領域に形成された第１ソース電極及び第１ドレイン電
極とゲート電極とを有するＭＯＳトランジスタＰＭ１
ａ，ＰＭ２ａとを有する。ＭＯＳ容量素子ＭＰ１ｂ，Ｐ
Ｍ２ｂは、要するに、ソース電極、ドレイン電極、及び
バックゲートを夫々共通接続したＭＯＳトランジスタ容
量によって構成される。ＭＯＳ容量素子ＭＰ１ｂ，ＰＭ
２ｂの容量電極が前記ＭＯＳトランジスタＰＭ１ａ，Ｐ
Ｍ２ａゲート電極に共通接続されて前記フローティング
ゲート電極Ｔｆとして機能される。読み出しＭＯＳトラ
ンジスタＤＭ１，ＤＭ２はエンハンスメントタイプで構
成される。このＭＯＳトランジスタＤＭ１，ＤＭ２のコ
ントロールゲート電圧ｃｇに対する電圧―電流特性は、
対応する不揮発性記憶素子の書込み状態と消去状態によ
り相違する。
【００７７】読み出しＭＯＳトランジスタＤＭ２のドレ
インはｎチャンネル型のＭＯＳトランジスタＴＲ３，Ｔ
Ｒ４を介して制御ノードｐｕに結合され、トランジスタ
ＴＲ３とＴＲ４の結合ノードの電位が出力ｒｌとされ
る。前記ＭＯＳトランジスタＰＭ１ａ、ＰＭ２ａは夫々
ｎチャンネル型ＭＯＳトランジスタＴＲ１，ＴＲ２を介
して制御ノードｗｌに結合される。トランジスタＴＲ１
〜ＴＲ４のゲート電極が電源電圧でバイアスされる。ｃ
ｇはコントロールゲート、ｓｌはソース線に相当する。
【００７８】図１９の不揮発性メモリセルの動作を概略
的に説明する。データ書込み時は、端子ｓｌ、ｃｇに５
Ｖ、端子ｗｌを０Ｖとして不揮発性記憶素子ＰＭ１，Ｐ
Ｍ２をオンさせ、端子ｓｌ側からフローティングゲート
にホットエレクトロン注入を行う。消去動作は、端子ｓ
ｌにのみ５Ｖを印加し、トンネル放出によりフローティ
ングゲートから電子を放出させる。読み出し動作では、
端子ｐｕを１．５Ｖ、端子ｃｇに１．５Ｖを印加し、フ
ローティングゲート上の蓄積電荷に応じたトランジスタ
ＤＭ１，ＤＭ２のスイッチ状態若しくは相互コンダクタ
ンス状態で決まる端子ｒｌの電位を後段のラッチ回路に
ラッチさせる。読み出し動作では、不揮発性記憶素子Ｐ
Ｍ１ａ，ＰＭ２ａのソース電極（ｓｌ）及びドレイン電
極（ｗｌ）側は共に０Ｖに固定されている。したがっ
て、読み出し時に、トランジスタＰＭ１ａ，ＰＭ２ａか
ら弱いホットエレクトロンがフローティングゲートに注
入されることはない。その際、読み出しＭＯＳトランジ
スタＤＭ１，ＤＭ２からフローティングゲートに弱いホ
ットエレクトロン注入が発生しようとするが、ＴＲ４，
ＴＲ３、ＤＭ２、ＤＭ１が縦積みされているから、読み
出しＭＯＳトランジスタＤＭ１，ＤＭ２のドレイン電圧
はｐｕ以下の電圧になり、また、読み出し時におけるｃ
ｇの制御レベルも低いので、そのようなホットエレクト
ロン注入は実質的に無視し得るほど小さいと推定するこ
とができる。したがって、不揮発性記憶素子ＰＭ１，Ｐ
Ｍ２それ自体の読み出し不良率は低くされる。
【００７９】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
【００８０】例えば、不揮発性メモリセルの構造は図１
６乃至図１９で説明した構成に限定されない。また、そ
のデータ記憶形式も上記に限定されず高誘電体記憶形式
のメモリセルを用いてもよい。更に不揮発性メモリセル
は、不揮発性記憶素子をペアで用いるＯＲ形式又はＡＮ
Ｄ形式に限定されず、不揮発性記憶素子と読み出し用Ｍ
ＯＳトランジスタとをそれぞれ１個用いる回路形式であ
ってもよい。また、制御情報の配信にはシフトレジスタ
を順次直列接続するシリアルバスの代わりにパラレルバ
スを用いてもよい。また、制御情報を受けるレジスタ手
段はシフトレジスタに限定されず、パラレル・イン−パ
ラレル・アウト形式のレジスタであってもよい。データ
転送形式に適合する形態を採用すればよい。本発明はＣ
ＰＵとＲＡＭを含むマイクロコンピュータ、マイクロプ
ロセッサ若しくはデータプロセッサと称される半導体集
積回路、更にシステムオンチップＬＳＩ若しくはシステ
ムＬＳＩと称される大規模な半導体集積回路などに広く
適用することができる。
【００８１】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００８２】すなわち、本発明に係る半導体集積回路
は、回路モジュールの欠陥救済、回路特性のトリミング
又は機能切り換えのための制御情報の記憶に、共通バス
のような第１配線に接続される汎用利用されるフラッシ
ュメモリ等の不揮発性メモリを用いず、専用信号線に接
続されたヒューズ回路の不揮発性メモリセルを用いる。
したがって、制御情報に対する情報記憶の信頼性が汎用
利用フラッシュメモリ等の不揮発性メモリの情報記憶性
能に制限されず、制御情報に対する情報記憶の信頼性を
向上させることが容易である。
【００８３】制御情報の伝達に用いる第２配線はそれ専
用の配線であるから、回路モジュールで実動作に利用さ
れる回路部分との接続の切換えやその制御を行なうこと
を要しない。これによって、制御情報を配信するための
回路構成を簡素化することができる。
【００８４】前記ヒューズ回路から制御情報を読み出し
た後、前記不揮発性メモリセルから記憶情報を読み出し
可能にする電圧印加状態を解除するので、それ以降、半
導体集積回路の実動作期間であっても、ヒューズ回路の
不揮発性メモリセルには電気的なストレスがかからな
い。この点においても、制御情報に対する情報記憶の信
頼性が向上する。
【００８５】前記ヒューズ回路を前記半導体基板の一個
所に集中配置することにより、記憶情報の書込みに必要
な高電圧動作回路を分散させずに済み、低耐圧回路部分
との分離もしくは離間のためのスペースを最小限に抑え
ることができる。
【００８６】半導体集積回路の外部との間で前記第２配
線の情報を入出力可能にするテスト用外部インタフェー
ス手段を採用することにより、前記制御情報による動作
確認を行なうために不揮発性メモリセルを書換える頻度
を極力少なくすることができ、それによって不揮発性メ
モリセルの特性劣化の虞を低減することができる。
【００８７】上記不揮発性メモリセルには、読み出し動
作において不揮発性記憶素子にチャネル電流を流さなく
ても済み、また大きなワード線電圧を印加させなくても
済むようにした構造を採用して、チャージゲイン等に起
因するデータ反転を生じないようにする。
【００８８】不揮発性記憶素子のフローティングゲート
電極を読み出しトランジスタ素子のゲート電極とするか
ら、読み出しトランジスタ素子は、フローティングゲー
ト電極の電子注入状態・電子放出状態、換言すれば書込
み状態・消去状態に応じたスイッチ状態若しくは相互コ
ンダクタンスを採る。したがって、コントロールゲート
に選択レベルを与えなくても、そのスイッチ状態若しく
は相互コンダクタンス状態に応じた電流を前記伝達手段
に流すことができる。
【００８９】上記より、読み出し動作では、不揮発性記
憶素子に閾値電圧に応じてチャネル電流を流す必要はな
い。読み出し動作時には不揮発性記憶素子のソース電極
及びドレイン電極を夫々０Ｖのような回路の接地電位に
してよい。したがって、第１ドレイン電極からフローテ
ィングゲートに弱いホットエレクトロン注入は生じな
い。このように、読み出し動作において、チャージゲイ
ンによるデータ反転の問題を生ぜず、これによって、長
期のデータ保持性能を向上させ、読み出し不良率の低下
を実現することが可能になる。
【００９０】前記不揮発性記憶素子と読み出しトランジ
スタ素子を夫々一対有し、一方の不揮発性記憶素子のフ
ローティングゲート電極は一方の読み出しトランジスタ
素子が共有し、他方の不揮発性記憶素子のフローティン
グゲート電極は他方の読み出しトランジスタ素子が共有
し、前記一対の読み出しトランジスタ素子を前記選択ト
ランジスタ素子に直列接続、或いは並列接続する。この
構成において一対の不揮発性記憶素子は共に書込み状態
又は消去状態にプログラムされる。双方の不揮発性記憶
素子の書込み状態において双方の読み出しトランジスタ
素子はオフ状態になっている。書込み状態の不揮発性記
憶素子から何らかの原因で保持電荷が漏洩する可能性は
確率的に０ではないが、一方の不揮発性記憶素子から保
持電荷が漏洩しても前記読み出しトランジスタ素子の直
列経路はカットオフ状態のままであり、また、前記読み
出しトランジスタ素子の並列経路の一方はオン状態のま
まであり、双方の不揮発性記憶素子から共に保持電荷が
漏洩する確率は極めて低く、これにより、データリテン
ション対策が改善され、読み出し不良率を更に低くする
ことが可能になる。
【００９１】本発明に係る半導体集積回路の製造方法
は、外部から与えられた制御情報にしたがって回路モジ
ュールの動作を確認し、その確認結果に応じて前記ヒュ
ーズ回路に制御データを書き込むから、制御情報による
動作確認を行なう場合に、不揮発性メモリセルにその都
度制御情報を書き込むことを要しない。したがって、動
作確認のために不揮発性メモリセルの書換えを要せず、
それによって不揮発性メモリセルの特性劣化を低減する
ことができる。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路の一例を示すブロ
ック図である。
【図２】シフトレジスタのクロック信号波形を例示する
説明図である。
【図３】制御情報のシリアル配信動作の様子を例示する
説明図である。
【図４】ヒューズ回路に対する電源遮断制御の様子を例
示するタイミングチャートである。
【図５】電源遮断制御の別の例を示す概略ブロック図で
ある。
【図６】ヒューズ回路の不揮発性メモリセルの後段にラ
ッチ回路を有するヒューズ回路を採用し、ラッチ回路の
出力をシフトレジスタに供給するようにしたシリアル配
信の構成を例示する概略ブロック図である。
【図７】図１における回路６と８の機能を合わせてヒュ
ーズ回路と位置付けたシリアル配信の構成を例示する概
略ブロック図である。
【図８】図１の更に具体例を示すブロック図である。
【図９】同一の小規模回路ブロックの集合によって構成
された大規模回路モジュールに対する救済手法の一例を
示すブロック図である。
【図１０】メモリブロックの拡張的な別の例を示すブロ
ック図である。
【図１１】不良メモリブロックを置き換える構成を例示
する概略ブロック図である。
【図１２】不良メモリブロックを置き換える別の構成を
例示する概略ブロック図である。
【図１３】制御情報などの情報フォーマットを例示する
説明図である。
【図１４】半導体集積回路の製造過程におけるヒューズ
回路に対する書き込みと検証の処理フローを例示するフ
ローチャートである。
【図１５】チップ上におけるヒューズ回路の配置を例示
する説明図である。
【図１６】ヒューズ回路に採用される不揮発性メモリセ
ルを例示する回路図である。
【図１７】不揮発性メモリセルの別の例を示す回路図で
ある。
【図１８】不揮発性記憶素子のデバイス的な構造断面を
例示する縦断面図である。
【図１９】図１６の不揮発性メモリセルの更に詳細な別
の例を示す回路図である。
【符号の説明】
１、１Ａ 半導体集積回路 ２、３ 回路モジュール ４ システムコントローラ ５ 内部バス ６、６Ａ 不揮発性メモリセル ７ ヒューズ回路 ８ シフトレジスタ ９ シリアルバス １０、１１ シフトレジスタ １５ テストパッド １６ テストパッド １７ 制御ロジック ＲＥＳ リセット信号 ＭＤ０〜ＭＤ２ モード信号 φ１、φ２ クロック信号 ２２〜２９ 回路モジュール ３２〜３９ シフトレジスタ ３５Ａ ＩＤテーブル ３５ａ ＩＤテーブル ＳＢＬ メモリブロック選択情報 ＢＳ ブロック選択信号 ４０ テストインタフェース回路 ４１ 制御回路 ４２ メモリブロック ４３ 冗長メモリブロック ４５ メモリアレイ ４６ ローカル制御部 ４７ グローバル制御部 ４７Ａ 比較回路 ４７Ｃ ＩＤ制御ブロック ６０ 高電圧領域（高耐圧領域） ６１ 低電圧領域（低耐圧領域）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/10 ４６１ Ｈ０１Ｌ 27/10 ４３４ ４９１ 29/78 ３７１ 27/115 27/04 Ｆ 29/788 29/792 Ｈ０３Ｋ 19/00 Ｆターム(参考） 5F038 AV06 AV15 AV16 DF03 DF04 DF05 DT04 DT08 DT15 DT18 EZ20 5F083 EP01 EP22 ER02 ER06 ER16 ZA10 ZA12 ZA13 ZA20 5F101 BA01 BB06 BC11 BE02 BE05 BE07 BG07 5J056 BB21 BB51 CC00 CC14 CC17 CC18 DD60 5L106 AA01 AA02 AA07 CC05 CC09 CC13 GG07

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 複数の回路モジュールと、前記複数の回
    路モジュールを接続する第１配線と、前記複数の回路モ
    ジュールに対する欠陥救済、回路特性のトリミング又は
    機能切換えのための制御情報を記憶する複数の不揮発性
    メモリセルを備え電気的に記憶情報を読み出し可能にさ
    れるヒューズ回路と、前記回路モジュールに個別に対応
    され前記制御情報を記憶する揮発性の複数のレジスタ手
    段と、前記ヒューズ回路と前記複数のレジスタ手段を接
    続し前記制御情報の伝達に専用化された第２配線と、前
    記ヒューズ回路から記憶情報を読み出し可能にする不揮
    発性メモリセルへの電圧印加状態を形成する制御、前記
    ヒューズ回路から読み出した制御情報を前記第２配線を
    介して前記レジスタ手段に伝達する制御、及びヒューズ
    回路から第２配線への読み出し後に、前記不揮発性メモ
    リセルから記憶情報を読み出し可能にする電圧印加状態
    を解除する制御を行なう制御手段と、を半導体基板に有
    することを特徴とする半導体集積回路。
  2. 【請求項２】 複数の回路モジュールと、前記複数の回
    路モジュールを接続する第１配線と、前記複数の回路モ
    ジュールに対する欠陥救済、回路特性のトリミング又は
    機能切換えのための制御情報を記憶する複数の不揮発性
    メモリセルを備え電気的に記憶情報を読み出し可能にさ
    れるヒューズ回路と、前記ヒューズ回路から読み出され
    た制御情報を保持する揮発性の第１レジスタ手段と、前
    記回路モジュールに個別に対応され前記制御情報を記憶
    する揮発性の複数の第２レジスタ手段と、前記第１レジ
    スタ手段と前記複数の第２レジスタ手段を接続し前記制
    御情報の伝達に専用化された第２配線と、前記ヒューズ
    回路の不揮発性メモリセルから記憶情報を読み出し可能
    にする電圧印加状態を形成する制御、前記不揮発性メモ
    リセルから第１レジスタ手段に読み出した制御情報を前
    記第２配線を介して前記第２レジスタ手段に伝達する制
    御、及び第１レジスタ手段への読み出し後に、前記不揮
    発性メモリセルから記憶情報を読み出し可能にする電圧
    印加状態を解除する制御を行なう制御手段と、を半導体
    基板に有することを特徴とする半導体集積回路。
  3. 【請求項３】 前記ヒューズ回路は前記半導体基板の一
    個所に集中配置されて成ることを特徴とする請求項1又
    は２記載の半導体集積回路。
  4. 【請求項４】 前記制御手段による動作は半導体集積回
    路の初期化の指示に応答して開始されることを特徴とす
    る請求項１又は２記載の半導体集積回路。
  5. 【請求項５】 前記第２配線は第１レジスタ手段及び複
    数の第１レジスタ手段を直列に接続することを特徴とす
    る請求項２記載の半導体集積回路。
  6. 【請求項６】 前記第１レジスタ手段は、ヒューズ回路
    から並列出力される制御情報を保持して直列的に出力す
    るシフトレジスタであることを特徴とする請求項５記載
    の半導体集積回路。
  7. 【請求項７】 前記第２レジスタ手段は、シリアル入力
    端子が第２配線の上流に接続しシリアル出力端子が第２
    配線の下流に接続し、対応する回路モジュールに接続す
    るパラレル出力端子を有するシフトレジスタであること
    を特徴とする請求項６記載の半導体集積回路。
  8. 【請求項８】 前記第２配線の情報を半導体基板の外部
    に出力し、また、第２配線に外部からデータ入力を可能
    にするテスト用外部インタフェース手段を有することを
    特徴とする請求項１又は２記載の半導体集積回路。
  9. 【請求項９】 前記ヒューズ回路は前記不揮発性メモリ
    セルに対する制御情報の書き込みが行われたか否かを示
    すサインビットの格納用に割当てられた不揮発性メモリ
    セルを有することを特徴とする請求項１又は２記載の半
    導体集積回路。
  10. 【請求項１０】 前記ヒューズ回路が記憶する制御情報
    は、欠陥のある回路モジュールを予備の回路モジュール
    に置き換えるための情報と回路モジュール内の部分的欠
    陥を救済する為の制御情報との内の何れか一方の情報又
    は双方の情報であることを特徴とする請求項１又は２記
    載の半導体集積回路。
  11. 【請求項１１】 前記不揮発性メモリセルは、第１ソー
    ス電極、第１ドレイン電極、フローティングゲート電極
    及びコントロールゲート電極を有し、異なる閾値電圧を
    持つことが可能な不揮発性記憶素子と、 第２ソース電極及び第２ドレイン電極を有し前記フロー
    ティングゲート電極をゲート電極とし、前記不揮発性記
    憶素子が持つ閾値電圧に応じて異なる相互コンダクタン
    スを持つことが可能な読み出しトランジスタ素子と、 前記読み出しトランジスタ素子を読み出し信号線に接続
    する選択トランジスタと、を含んで成るものであること
    を特徴とする請求項１又は２記載の半導体集積回路。
  12. 【請求項１２】 前記不揮発性メモリセルは、第１ソー
    ス電極、第１ドレイン電極、フローティングゲート電極
    及びコントロールゲート電極を有し、異なる閾値電圧を
    持つことが可能な不揮発性記憶素子と、 第２ソース電極及び第２ドレイン電極を有し前記フロー
    ティングゲート電極をゲート電極とし、前記不揮発性記
    憶素子が持つ閾値電圧に応じて異なるスイッチ状態を持
    つことが可能な読み出しトランジスタ素子と、 前記読み出しトランジスタ素子を読み出し信号線に接続
    する選択トランジスタと、を含んで成るものであること
    を特徴とする請求項１又は２記載の半導体集積回路。
  13. 【請求項１３】 前記不揮発性記憶素子は、コントロー
    ルゲート電極として機能される第１半導体領域の上に絶
    縁層を介して容量電極が設けられたＭＯＳ容量素子と、
    第２半導体領域に形成された第１ソース電極及び第１ド
    レイン電極とゲート電極とを有するＭＯＳトランジスタ
    とを有し、前記容量電極は前記ゲート電極に共通接続さ
    れてフローティングゲート電極として機能されて成るも
    のであることを特徴とする請求項１１又は１２記載の半
    導体集積回路。
  14. 【請求項１４】 前記不揮発性記憶素子と読み出しトラ
    ンジスタ素子を夫々一対有し、一方の不揮発性記憶素子
    のフローティングゲート電極は一方の読み出しトランジ
    スタ素子が共有し、他方の不揮発性記憶素子のフローテ
    ィングゲート電極は他方の読み出しトランジスタ素子が
    共有し、 前記一対の読み出しトランジスタ素子は前記選択トラン
    ジスタ素子に直列接続されて成ることを特徴とする請求
    項１１又は１２記載の半導体集積回路。
  15. 【請求項１５】 前記不揮発性記憶素子と読み出しトラ
    ンジスタ素子を夫々一対有し、一方の不揮発性記憶素子
    のフローティングゲート電極は一方の読み出しトランジ
    スタ素子が共有し、他方の不揮発性記憶素子のフローテ
    ィングゲート電極は他方の読み出しトランジスタ素子が
    共有し、 前記一対の読み出しトランジスタ素子は前記選択トラン
    ジスタ素子に並列接続されて成ることを特徴とする請求
    項１１又は１２記載の半導体集積回。
  16. 【請求項１６】 複数の回路モジュールと、前記複数の
    回路モジュールに対する欠陥救済、回路特性のトリミン
    グ又は機能切換えのための制御情報の書き込みが可能に
    された複数の不揮発性メモリセルを備え電気的に記憶情
    報を読み出し可能にされるヒューズ回路と、前記ヒュー
    ズ回路の記憶情報を回路モジュールに伝達可能にする専
    用配線と、前記専用配線の情報を半導体基板の外部に出
    力し、また、前記専用配線に外部からデータ入力を可能
    にするテスト用外部インタフェース手段と、を有する半
    導体集積回路の製造に当たり、 前記テスト用外部インタフェース手段から専用配線を介
    して回路モジュールに制御情報を与える第１処理と、 前記制御情報が与えられ得た状態で回路モジュールの動
    作を確認する第２処理と、 前記第２処理による確認結果に応じて前記ヒューズ回路
    に制御データを書き込む第３処理と、を含むことを特徴
    とする半導体集積回路の製造方法。
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