JPH087597A

JPH087597A - 不揮発性半導体記憶装置

Info

Publication number: JPH087597A
Application number: JP14326594A
Authority: JP
Inventors: Yoshihisa Iwata; 佳久岩田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-06-24
Filing date: 1994-06-24
Publication date: 1996-01-12

Abstract

(57)【要約】【目的】ＥＥＰＲＯＭの使用段階における不揮発性メモ
リセルの書込み・消去特性の劣化が生じた場合に、書込
み・消去特性を良好に維持するように自動的に冗長用の
セルあるいはセルブロックに置換できるようにする。【構成】ＥＥＰＲＯＭセルが配列されたセルアレイ10
と、アドレス入力に応じてセルアレイのセルを選択する
アドレスデコーダ11と、セルに対するデータの書込み特
性または消去特性が所定以下に劣化した場合を検知する
特性劣化セル検知回路23と、この検知回路からの検知信
号に基づいて、この後は書込み特性または消去特性が劣
化したセルに代えて冗長用または空きアドレス（未使用
アドレス）のセルあるいはセルブロックを選択するよう
に自動的に制御する置換制御回路24とを具備することを
特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電気的消去・再書込み
可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係
り、特に使用時における不揮発性セルの書込み特性また
は消去特性の劣化が生じた場合の対応手段を有するＥＥ
ＰＲＯＭに関する。

【０００２】

【従来の技術】ＥＥＰＲＯＭは、電源を切っても不揮発
性セルのデータが消えない等の利点があり、近年大幅に
需要が増大している。特に、１トランジスタでメモリセ
ルが構成された一括消去可能なフラッシュメモリは、大
容量の磁気ディスクの代替等の用途が期待されている。

【０００３】図２０は、従来のＥＥＰＲＯＭのセルアレ
イで使用されているメモリセルの一例の断面構造を示し
ており、このＥＥＰＲＯＭセルは、ゲート絶縁膜中に電
荷蓄積層として浮遊ゲート電極が形成された積層ゲート
構造を有するＮＭＯＳ型の電界効果トランジスタからな
る。ここで、 191はＰ型の半導体基板、 192および 193
はこの半導体基板 191の表面に選択的に設けられたＮ型
の不純物拡散層で構成されたソース領域およびドレイン
領域、 195は上記半導体基板上のソース・ドレイン間上
でゲート絶縁膜 194を介して設けられた浮遊ゲート、 1
97は上記浮遊ゲート上に層間絶縁膜 196を介して設けら
れた制御ゲート電極である。

【０００４】このようなメモリセルは、ファウラー・ノ
ルトハイム（Fowler−Nordheim）・トンネリングやホッ
ト・キャリア（例えばホット・エレクトロン）によるト
ンネリングなどにより浮遊ゲート 195やソース領域 19
2、ドレイン領域 193またはチャネル領域またはバック
ゲートからゲート絶縁膜 194中にトンネル電流を流し、
浮遊ゲート 195に対する電荷の注入・放出を行うことに
よってデータの書込みや消去を行っている。

【０００５】上記浮遊ゲート 195に対する電荷の注入に
際しては、一部のキャリアのみ浮遊ゲート 195に到達
し、到達できなかったキャリアは、絶縁膜 194中や絶縁
膜 194と半導体基板 191との界面にトラップされたり、
散乱し、この散乱により発生した二次キャリアも絶縁膜
194中にトラップされる。

【０００６】このようなトラップは、書込み特性または
消去特性の劣化を引き起こし、使用開始の初期と比べ
て、書込み・消去に時間がかかったり、浮遊ゲート 195
に対する電荷の注入量・放出量が減少していき、メモリ
セルの書込み状態の閾値と消去状態の閾値との変化幅が
小さくなる。

【０００７】なお、図２１は、図２０に示した構造のＥ
ＥＰＲＯＭセルに対する書込み・消去の繰り返しの回数
とセル閾値との関係の一例を示す特性図である。

【０００８】さらに、使用時における書込み・消去の繰
り返しに伴って、前記したように絶縁膜 194中にトラッ
プされたキャリアに電界が集中し、メモリセルの絶縁破
壊を引き起こす。メモリセルの絶縁破壊が生じると、こ
の破壊したセルと制御ゲート197あるいはソース領域 19
2、ドレイン領域 193を共有する他のセルに対する書込
み・消去が不可能になったり、メモリセルから誤ったデ
ータを読み出してしまう。例えば破壊したセルと共通の
制御ゲート 197に高電圧の書込み電圧Ｖppを印加した時
に、上記制御ゲート 197から破壊したセルの絶縁膜 194
を経て半導体基板 191にリーク電流が流れ、書込み電圧
Ｖppが所望の電位より下がってしまって書込みができな
くなるとか、消費電流が増加する。

【０００９】一方、最近の大容量化しているＥＥＰＲＯ
Ｍを始めとする半導体メモリにおいては、製造歩留りを
向上させるために冗長回路を設けることが必須の技術に
なってきている。この冗長技術は、通常のメモリセルア
レイ（正規のメモリセルアレイ）とは別に、正規のメモ
リセルアレイの例えば不良行を救済するための予備のメ
モリセルアレイおよびこの予備のメモリセルアレイの行
選択を行うための予備アドレスデコーダ（プログラマブ
ルデコーダ）を同一の半導体チップ上に設けておき、製
造段階における検査工程で発見された正規メモリセルア
レイの不良セルを救済するものである。

【００１０】

【発明が解決しようとする課題】上記したように従来の
ＥＥＰＲＯＭは、使用段階における不揮発性メモリセル
の書込み特性または消去特性の劣化や破壊が生じること
があるが、その対策が何ら施されていないという問題が
あった。

【００１１】本発明は上記の問題点を解決すべくなされ
たもので、使用段階において不揮発性メモリセルの書込
み特性または消去特性の劣化が生じた場合に、この書込
み特性または消去特性が劣化したメモリセルを選択しな
いようにし、メモリ特性を良好に維持するようにチップ
内で自動的に制御し得る不揮発性半導体記憶装置を提供
することを目的とする。

【００１２】

【課題を解決するための手段】第１の発明の不揮発性半
導体記憶装置は、電気的消去・書込み可能な不揮発性メ
モリセルが配列されたメモリセルアレイと、アドレス入
力に応じて上記メモリセルアレイにおけるメモリセルを
選択するための第１のアドレスデコーダと、冗長用のメ
モリセルあるいはメモリセルブロックと、上記冗長用の
メモリセルあるいはメモリセルブロックを選択するため
の第２のアドレスデコーダと、前記メモリセルアレイの
メモリセルに対するデータの書込み特性または消去特性
が所定以下に劣化した場合を検知する特性劣化セル検知
回路と、この特性劣化セル検知回路から出力する検知信
号に基づいて、この後は書込み特性または消去特性が劣
化したメモリセルに代えて前記冗長用のメモリセルある
いはメモリセルブロックを選択するように自動的に制御
する置換制御回路とを具備することを特徴とする。

【００１３】第２の発明の不揮発性半導体記憶装置は、
電気的消去・書込み可能な不揮発性メモリセルが配列さ
れたメモリセルアレイと、アドレス入力に応じて上記メ
モリセルアレイにおけるメモリセルを選択するためのア
ドレスデコーダと、前記メモリセルアレイのメモリセル
に対するデータの書込み特性または消去特性が所定以下
に劣化した場合を検知する特性劣化セル検知回路と、こ
の特性劣化セル検知回路から出力する検知信号に基づい
て、この後は書込み特性または消去特性が劣化したメモ
リセルを指定するために入力するアドレス信号を未使用
のアドレス信号に変換し、この変換後のアドレスのメモ
リセルあるいはメモリセルブロックを書込み特性または
消去特性が劣化したメモリセルに代えて選択するように
自動的に制御する置換制御回路とを具備することを特徴
とする。

【００１４】第３の発明の不揮発性半導体記憶装置は、
電気的消去・書込み可能な不揮発性メモリセルが配列さ
れたメモリセルアレイと、アドレス入力に応じて上記メ
モリセルアレイにおけるメモリセルを選択するためのア
ドレスデコーダと、前記メモリセルアレイのメモリセル
に対するデータの書込み特性または消去特性が所定以下
に劣化した場合を検知する特性劣化セル検知回路と、こ
の特性劣化セル検知回路から出力する検知信号に基づい
て、この後は書込み特性または消去特性が劣化したメモ
リセルを選択しないように自動的に制御する置換制御回
路とを具備することを特徴とする。

【００１５】

【作用】ＥＥＰＲＯＭの使用段階においてメモリセルの
書込み特性または消去特性の劣化が生じた場合（書込み
・消去が不可能になった場合を含む）に、この書込み特
性または消去特性が劣化したメモリセルを選択しないよ
うにし、冗長なセルあるいはセルブロック、または、空
きアドレス（未使用アドレス）のセルあるいはセルブロ
ックに置換するなどの対策を施すことができ、ＥＥＰＲ
ＯＭの使用段階においてもメモリ特性を良好に維持する
ことが自動的に可能になる。

【００１６】この場合、書込み特性または消去特性の劣
化が生じたメモリセルを検知する動作を、ＥＥＰＲＯＭ
の外部からの制御に基づいて開始するようにすれば、Ｅ
ＥＰＲＯＭの使用段階における任意の時期に特性劣化セ
ル検知動作を開始させて特性劣化セルを検知した時に自
動的に冗長セルに置換することができる。

【００１７】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。

【００１８】図１は、本発明のＥＥＰＲＯＭの第１実施
例の全体構成を概略的に示すブロック回路図である。こ
のＥＥＰＲＯＭは、セルアレイの不良行を救済するよう
にしたロウ不良救済方式の冗長回路を採用している。

【００１９】図１のＥＥＰＲＯＭにおいて、第１のメモ
リセルアレイ（主たるメモリセルアレイ）10は、それぞ
れ図２０を参照して前述したような浮遊ゲートと制御ゲ
ートを有するＮＭＯＳトランジスタからなるメモリセル
が行列状に配列されてなり、同一行のメモリセルの各制
御ゲートに共通に１本づつ接続された複数のワード線Ｗ
Ｌおよび同一列のメモリセルのドレインに共通に１本づ
つ接続された複数のビット線ＢＬを含む。

【００２０】第１のロウデコーダ11は、外部から入力さ
れたアドレスに基いて上記第１のメモリセルアレイ10の
ワード線ＷＬを選択的に駆動するものであり、入力アド
レス信号をデコードするデコーダと、このデコーダの出
力に従って前記ワード線ＷＬにデータの書込み時、消去
時及び読み出し時に応じて所定の電圧を供給するワード
線ドライバとから構成されている。

【００２１】12は上記メモリセルアレイ10のビット線Ｂ
Ｌに接続されているカラムゲート、13は外部から入力さ
れたアドレスに基き上記カラムゲート12を制御するカラ
ムデコーダ、14は前記カラムゲート12に接続されている
センスアンプ・書込み回路、15は上記センスアンプ・書
込み回路14に接続されている入出力回路、16は書込み動
作や消去動作に必要な高電圧を供給するための昇圧回
路、17は各部の動作を制御するための制御回路である。

【００２２】冗長用の第２のメモリセルアレイ21は、上
記第１のメモリセルアレイ10のメモリセルと同様の冗長
用のメモリセルが例えば３行分配列されてなり、同一行
のメモリセルの各制御ゲートに共通に１本づつ接続され
たワード線ＷＬおよび同一列のメモリセルのドレインに
共通に１本づつ接続され、前記第１のメモリセルアレイ
10と共有されている複数のビット線を含む。

【００２３】冗長用の第２のロウデコーダ22は、外部か
ら入力されたアドレスのうちの特定のアドレスをデコー
ドするようにプログラム可能なプログラマブルデコーダ
であり、上記特定のアドレスに基いて前記第２のメモリ
セルアレイ21の特定のワード線ＷＬを選択的に駆動にす
る、つまり、上記特定のワード線ＷＬに接続されている
メモリセルを選択するものである。この場合、前記３行
分の冗長用のメモリセルに対応して、第１のメモリセル
アレイ10中に３行以下の不良行が存在した場合にこれら
の不良行のアドレス（不良ロウアドレス）を不揮発性的
に記憶しておくための不良アドレス記憶回路が３個設け
られている。

【００２４】上記第２のメモリセルアレイ21および第２
のロウデコーダ22からなる冗長回路は、ＥＥＰＲＯＭの
使用段階において第１のメモリセルアレイ10のメモリセ
ルに対するデータの書込み特性または消去特性が所定以
下に劣化した場合に、この後はこの書込み特性または消
去特性が劣化したメモリセルに代えて冗長用のメモリセ
ルに置換するために使用される。

【００２５】そこで、本実施例では、さらに、第１のメ
モリセルアレイ10のメモリセルに対するデータの書込み
特性または消去特性が所定以下に劣化した場合を検知す
る特性劣化セル検知回路23と、この特性劣化セル検知回
路23から出力する検知信号に基づいて、この後は書込み
特性または消去特性が劣化したメモリセルに代えて前記
冗長用のメモリセルアレイ21のセルを選択するように自
動的に制御する置換制御回路24が付加されている。

【００２６】上記特性劣化セル検知回路23は、例えば図
２中に示すようなシーケンス動作を行うように構成され
ている。このシーケンス動作は、第１のメモリセルアレ
イ10のメモリセルに対するデータの書込み後あるいは消
去後のベリファイ読み出しを行うことにより、上記書込
みあるいは消去が正しく行われているか否かを検証する
一連の制御を行い、上記書込みあるいは消去が正しく行
われていなかった場合に特性劣化セル検知信号を出力す
るものである。

【００２７】この場合、上記一連の制御を前記書込みあ
るいは消去が正しく行われるまで必要に応じて所定回数
繰り返すようにし、この所定回数の繰り返し後に書込み
あるいは消去が正しく行われていなかった場合に特性劣
化セル検知信号を出力するように変更してもよい。

【００２８】前記置換制御回路24は、例えば図２中に示
すようなシーケンス動作を行うように構成されている。
このシーケンス動作は、前記特性劣化セル検知回路23か
らの特性劣化セル検知信号に基づいて、置換可能な冗長
用のメモリセルの有無を判定し、冗長用のメモリセルが
有れば、書込み特性または消去特性が劣化したメモリセ
ルに代えて冗長用のメモリセルを選択する状態に設定す
る（特性が劣化したセルを冗長用のセルに置換する）よ
うに自動的に制御し、置換可能な冗長用のメモリセルが
無い場合には、置換不可能である状態（フェイル状態）
を表わす信号をＥＥＰＲＯＭ外部に出力可能な状態とす
るものである。

【００２９】従って、上記第１実施例のＥＥＰＲＯＭに
よれば、ＥＥＰＲＯＭの使用段階においてメモリセルの
書込み特性または消去特性の劣化が生じた場合（書込み
・消去が不可能になった場合を含む）に、この後は上記
書込み特性または消去特性が劣化したメモリセルを選択
せずに冗長なセルを選択することができ、ＥＥＰＲＯＭ
の使用段階においてもメモリ特性を良好に自動的に維持
することができる。

【００３０】なお、上記第１実施例における特性劣化セ
ル検知回路23による書込みあるいは消去が正しく行われ
ているか否かを検証する一連の制御を行い、上記書込み
あるいは消去が正しく行われていなかったことを検知す
る動作は、ＥＥＰＲＯＭの書込み・ベリファイ読み出し
および消去・ベリファイ読み出しの動作と同じであるの
で、この動作を行うためのＥＥＰＲＯＭの既存の回路を
特性劣化セル検知回路23と兼用させ、書込みあるいは消
去が正しく行われていなかった場合に特性劣化セル検知
信号出力を置換制御回路に供給するように変更してもよ
い。

【００３１】また、前記特性劣化セル検知回路23による
特性劣化セル検知動作を、ＥＥＰＲＯＭの外部からの制
御に基づいて開始するように構成してもよく、この場合
には、ＥＥＰＲＯＭの使用段階における任意の時期に特
性劣化セル検知動作を開始させて特性劣化セルを検知し
た時に自動的に冗長セルに置換することができる。

【００３２】なお、このようなＥＥＰＲＯＭの使用に伴
う書込み特性または消去特性の劣化が生じた場合に冗長
セルに置換する技術は、ＥＥＰＲＯＭの製造歩留りを向
上させるための冗長技術と比べて、目的が異なり、特性
劣化セル検知出力に基づいてＥＥＰＲＯＭチップ内部で
自動的に冗長セルに置換する点で構成も異なる。

【００３３】なお、前記第２のメモリセルアレイ21およ
び第２のロウデコーダ22からなる冗長回路は、ＥＥＰＲ
ＯＭの製造段階における検査工程で発見された不良セル
を救済するためにも使用することが可能である。上記冗
長回路を製造段階でも使用するものとすると、上記不良
セルを救済した後に冗長回路の未使用分が残る場合に、
この未使用分の冗長回路を使用段階における特性劣化セ
ルの置換に使用するようにしておけばよい。

【００３４】図３は、図１中の書込み特性劣化セルの検
知動作および置換制御動作に関連する回路の一例を示す
ブロック図である。

【００３５】図３において、10は第１のメモリセルアレ
イ、11は第１のロウデコーダ、14はセンスアンプ・書込
み回路、21は第２のメモリセルアレイ、22は第２のロウ
デコーダ、23は特性劣化セル検知回路、30は書込みパル
ス発生回路である。31はデータ比較回路であり、第１の
メモリセルアレイ10のセルに対する書込み後のベリファ
イ読み出しに際して、書込みデータと読み出しデータと
が入力し、２つの入力データを比較して一致するか否か
を判定し、一致する場合に出力信号CYESを活性化させ、
一致しない場合には、上記セルに再書込みを行わせるた
めの出力信号CNO を活性化させる。32は書込み回数カウ
ンタ回路である。特性劣化セル検知回路23は、上記書込
み回数カウンタ回路32のカウント内容が所定値以上にな
って上記データ比較回路31の出力信号CNO が活性化して
いると、特性劣化セル検知信号を出力するものである。
33は、前記データ比較回路31の出力信号CNO を受けた時
に上記特性劣化セル検知信号が出力していなければ書込
みパルス発生回路30に書込みパルスを発生させるための
制御信号を供給する論理ゲート回路である。

【００３６】なお、本例では、冗長用のメモリセルが３
行分配列されており、置換可能な回数は３回までであ
り、置換回数の管理と置換毎に置換先の冗長用行の管理
を行う必要がある。このためには、例えば置換可能な回
数を不揮発的に記憶した置換回数カウンタ回路34を設け
ておき、置換毎に上記カウンタ回路34をカウントダウン
させることにより、上記置換回数カウンタ回路34の出力
が０になっていないか否かをチェックすることにより、
置換可能な冗長用のメモリセルが存在するか否かを判定
することが可能になる。そして、上記置換回数カウンタ
回路34の出力により置換先の冗長行に対応するロウデコ
ーダを選択する冗長行選択回路35を設けておけばよい。

【００３７】次に、図３の回路を用いた書込み特性劣化
セル検知動作および置換制御動作の一例について、図４
に示すフローチャートを参照しながら説明する。

【００３８】第１のメモリセルアレイ10のメモリセルに
対する１回目のデータの書込みを行った後に上記メモリ
セルの記憶データのベリファイ読み出しを行うことによ
りデータの書込みが正しく行われているか否かを検証す
る一連の制御を行う。検証の結果、メモリセルが正常に
書き込まれた時には比較出力信号CYESが活性化し、書込
み動作を終了する。

【００３９】これに対して、書込みが完了しなかった場
合には、比較出力信号CNO が活性化し、書込み回数カウ
ンタ回路32をカウントアップした後にメモリセルに２回
目のデータの書込み（上書き）を行う。このような一連
の制御を上記書込みが正しく行われるまで必要に応じて
所定回数（ｋ回）繰り返し、上記所定回数の繰り返し後
に、未だ書込みが正しく行われていなかった場合には特
性劣化セル検知信号を出力し、置換制御ステップに移
る。上記所定回数ｋは、例えば内部のカウンタに予めセ
ットする、または、上記カウンタの値を書換え可能なも
のにするとか、不揮発的に記憶するとか、上記両者を兼
ね備えたものにするとか、ユーザーが書換え可能なもの
にするなどが可能である。

【００４０】置換制御ステップでは、置換可能な冗長用
のメモリセルが存在するか否かを判定し、冗長用のメモ
リセルが存在する場合には、書込み特性が劣化したメモ
リセルに代えて冗長用のメモリセルアレイ21のセルを使
用するように前記第１のロウデコーダ11および第２のロ
ウデコーダ22を制御する。

【００４１】即ち、正常に書込みが完了しなかったメモ
リセルのロウアドレス（不良ロウアドレス）を不良ロウ
アドレス記憶回路に記憶させることにより、この後は不
良ロウアドレスが入力した時には第２のロウデコーダ22
が冗長用のメモリセルを選択すると共に第１のロウデコ
ーダ11がメモリセルを選択しないように制御する。

【００４２】これに対して、置換可能な冗長用のメモリ
セルが存在しない場合には、置換不可能である状態（フ
ェイル状態）を表わす信号をＥＥＰＲＯＭ外部に出力可
能な状態とする。

【００４３】なお、図３の回路は書込み特性が劣化した
メモリセルを検知して冗長なセルに置換する場合を説明
したが、図３の回路構成に準じて、メモリセルのデータ
の消去後に読み出しを行う処理を必要に応じて繰り返
し、消去特性が劣化したメモリセルを検知し、冗長用の
メモリセルに置換するように構成することができる。

【００４４】また、上述したような置換制御動作の一部
は、ＥＥＰＲＯＭのチップ上にマイコンを搭載（あるい
は、マイコンが搭載されている場合には、これを利用す
る）し、このマイコンを用いて実行させることも可能で
ある。

【００４５】図５は、図１中の置換制御回路24中に設け
られている不揮発性の不良アドレス記憶回路の１個分の
一例を示している。

【００４６】411 〜41n は不良ロウアドレスの各ビット
の相補的な信号Ａ０、／Ａ０、Ａ１、／Ａ１、…Ａｍ、
／Ａｍに対応してｎ＝２（ｍ＋１）個設けられている不
揮発性セルであり、各不揮発性セルは、浮遊ゲートを共
有する書込み用のＮＭＯＳトランジスタＷＴおよび読み
出し用のＮＭＯＳトランジスタＲＴからなる。

【００４７】421 〜42n は不良ロウアドレスの各ビット
の相補的な信号Ａ０、／Ａ０、…Ａｍ、／Ａｍに対応し
てｎ＝２（ｍ＋１）個設けられている書込み制御回路で
あり、不良アドレスを記憶するための書込み制御が行わ
れる時には対応する不揮発性セル411 〜41n に書込みを
行うものであり、この書込み後は再書込みが不可能とな
るように再書込み禁止信号生成回路50からの再書込み禁
止信号Ｓにより制御される。

【００４８】前記複数個の不揮発性セルの各書込み用ト
ランジスタＷＴは、ドレイン・ソースが共通に接地ノー
ドに接続されており、制御ゲートには対応する書込み制
御回路421 〜42n の出力が印加される。

【００４９】前記複数個の不揮発性セルの読み出し用の
トランジスタＲＴは、各ドレインが共通に接続され、各
ソースが接地ノードに接続され、各制御ゲートに対応し
てロウアドレスの各ビットの相補的な信号Ａ０、／Ａ
０、…Ａｍ、／Ａｍが印加される。

【００５０】この複数個の読み出し用のトランジスタＲ
Ｔは、上記ドレイン共通ノードと電源ノードとの間に接
続されている負荷用のディプレッション型のＮＭＯＳト
ランジスタ43と共にノア回路を形成しており、このノア
回路は、ノア出力を整形して出力する二段のインバータ
回路44、45と共に不良ロウアドレスのデコーダを形成し
ており、デコード条件を満たした時に出力信号ＲＳが
“Ｈ”レベルになる。

【００５１】上記書込み用トランジスタＷＴに対するデ
ータの書込みは、その制御ゲートに高電圧の書込み電圧
Ｖppを与えてファウラー・ノルトハイム・トンネリング
により浮遊ゲートに電荷を注入することにより、制御ゲ
ートからみた閾値を所定値以上まで上昇させる。この書
込み用トランジスタＷＴと浮遊ゲートを共有する読み出
し用トランジスタＲＴからのデータの読み出しは、その
制御ゲートに読み出し電圧として前記アドレスビット信
号を印加する。この時、読み出し用トランジスタＲＴの
閾値が読み出し電圧よりも十分高ければ、読み出し用ト
ランジスタＲＴはオフ状態になる。書込みが行われなか
った書込み用トランジスタＷＴと浮遊ゲートを共有する
読み出し用トランジスタＲＴからのデータの読み出し時
は、読み出し用トランジスタＲＴの閾値が読み出し電圧
よりも十分低いので、読み出し用トランジスタＲＴはオ
ン状態になる。

【００５２】再書込み禁止信号生成回路50は、書込み制
御信号Ｗおよび置換制御信号ＲＳが入力するナンド回路
51と、このナンド回路の出力を反転させる第１のインバ
ータ回路52と、この第１のインバータ回路52の出力およ
び前記ナンド回路51の出力をラッチするＣＭＯＳ型のラ
ッチ回路53と、このラッチ回路53の出力が書き込まれる
不揮発性セル54と、この不揮発性セル54の読み出し出力
を整形する第２のインバータ回路55とを有し、上記ラッ
チ回路53の電源として、通常はＶcc、不揮発性セル54に
書き込む時は書込み電圧Ｖppが用いられる。

【００５３】上記不揮発性セル54は、浮遊ゲートを共有
する書込み用のＮＭＯＳトランジスタＷＴおよび読み出
し用のＮＭＯＳトランジスタＲＴからなる。上記書込み
用のトランジスタＷＴは、ドレイン・ソースが共通に接
地ノードに接続されており、制御ゲートに前記ラッチ回
路53の出力が印加される。また、前記読み出し用トラン
ジスタＲＴは、ソースが接地ノードに接続され、ドレイ
ンと電源ノードとの間に負荷用のディプレッション型の
ＮＭＯＳトランジスタ56が接続されており、制御ゲート
に制御信号Ｒが印加される。

【００５４】ここで、上記構成の再書込み禁止信号生成
回路50の動作を述べておく。

【００５５】書込み制御信号Ｗが“Ｈ”レベルにならな
い限り、ナンド回路51の出力は“Ｈ”レベル、ラッチ回
路53の出力は接地電位であり、不揮発性セル54は書込み
が行われない（消去状態のままである）。従って、読み
出し用トランジスタＲＴの出力は“Ｌ”レベルであり、
第２のインバータ回路55の出力Ｓは“Ｈ”レベル（書込
み許可レベル）である。

【００５６】これに対して、書込み制御信号Ｗが“Ｈ”
レベルになり、ナンド回路51の出力が“Ｌ”レベルにな
り、第１のインバータ回路52の出力が“Ｈ”レベルにな
り、ラッチ回路53の出力が書込み電圧Ｖppになり、不揮
発性セル54に書込みが行われると、読み出し用トランジ
スタＲＴの出力は“Ｈ”レベルになり、第２のインバー
タ回路55の出力Ｓは“Ｌ”レベル（再書込み禁止レベ
ル）になる。

【００５７】次に、図５の構成の不良アドレス記憶回路
の動作を述べる。

【００５８】不良ロウアドレスを記憶していない状態で
は、各不揮発性セル411 〜41n の浮遊ゲートは電子が放
出されている状態（消去状態）であり、読み出し用のト
ランジスタＲＴの制御ゲートに読み出し電位としてアド
レスビット信号が印加された時、少なくとも１個の読み
出し用のトランジスタＲＴがオン状態になるので、ノア
出力は“Ｌ”レベルになり、デコーダ出力（置換制御信
号ＲＳ）は“Ｌ”レベルになり、冗長用セルへの置換は
行われない。

【００５９】これに対して、不良ロウアドレスを記憶し
ている状態では、各不揮発性セル411 〜41n は不良ロウ
アドレスの各ビットの相補的な信号Ａ０、／Ａ０、Ａ
１、／Ａ１、…Ａｍ、／Ａｍの論理レベルに対応して書
込みが行われている状態（消去状態）であり、読み出し
用のトランジスタＲＴの制御ゲートに読み出し電位とし
て不良ロウアドレスのビット信号が入力した時に、複数
個の読み出し用のトランジスタＲＴは全てオフ状態にな
るので、ノア出力は“Ｈ”レベルになり、置換制御信号
ＲＳは“Ｈ”レベルになり、冗長用セル（本例では一行
分のセルブロック）への置換が行われる。

【００６０】従って、不良ロウアドレスが複数存在する
場合、複数の不良ロウアドレスを複数個の不良アドレス
記憶回路に別々に記憶させておけば、不良ロウアドレス
の入力時に、対応する不良アドレス記憶回路から“Ｈ”
レベルの置換制御信号ＲＳが出力するようになり、この
信号ＲＳに基ずいて冗長用セルに置換する（本例では冗
長用ロウを選択する）ように制御することが可能にな
る。

【００６１】図６は、図５中の書込み制御回路のうちの
１ビット分42i の一例を示す。

【００６２】この書込み制御回路は、アドレスビット信
号Ａｉおよび再書込み禁止信号Ｓが入力するナンド回路
61と、このナンド回路の出力を反転させるインバータ回
路62と、このインバータ回路の出力および前記ナンド回
路の出力をラッチするＣＭＯＳ型のラッチ回路63とを有
し、上記ラッチ回路63の電源として、通常はＶcc、不揮
発性セル41i に書き込む時は書込み電圧Ｖppが用いられ
る。

【００６３】次に、上記構成の書込み制御回路の動作を
述べる。

【００６４】再書込み禁止信号Ｓが“Ｈ”レベル（書込
み許可レベル）の時にアドレスビット信号入力が“Ｈ”
レベルになると、ナンド回路61の出力が“Ｌ”レベルに
なり、インバータ回路62の出力が“Ｈ”レベルになり、
ラッチ回路63の出力が書込み電圧Ｖppになるので、不良
アドレス記憶回路の対応する１ビット分の不揮発性セル
に書込みを行う。

【００６５】これに対して、再書込み禁止信号Ｓが
“Ｌ”レベル（再書込み禁止レベル）の時には、アドレ
スビット信号入力が“Ｈ”レベルになったとしても、ナ
ンド回路61の出力は“Ｈ”レベルになり、ラッチ回路63
の出力は接地電位になるので、不良アドレス記憶回路の
対応する１ビット分の不揮発性セルに対する再書込みは
行われなくなる。

【００６６】図７は、本発明のＥＥＰＲＯＭの第２実施
例の構成を概略的に示している。

【００６７】このＥＥＰＲＯＭは、第１実施例のＥＥＰ
ＲＯＭと比べて、次の（ａ）乃至（ｃ）の点が異なり、
その他は同じであるので図１中と同一符号を付してい
る。

【００６８】（ａ）第１のメモリセルアレイ10における
未使用のロウアドレスを検知するための未使用アドレス
検知回路71が設けられている。この未使用アドレス検知
回路71の一例として、第１のロウアドレスデコーダ11の
各デコーダの出力側にそれぞれフラグビット用のラッチ
回路を設けておき、デコーダが対応するロウの書込み選
択を行ったか消去選択を行ったかに応じてラッチ回路を
セット／リセットし、このラッチ回路の状態を読み出す
ように構成することができる。

【００６９】（ｂ）置換制御を行うための回路として、
特性劣化セル検知回路23から出力する特性劣化セル検知
信号に基づいて、この後は、アドレス信号入力Ａ０、Ａ
１、Ａ２…が書込み特性または消去特性の劣化したメモ
リセルに対応する不良ロウアドレスの時に、これを未使
用アドレス検知回路71により検知された未使用のロウア
ドレスを指定するための内部アドレス信号Ｂ０、Ｂ１、
Ｂ２…に変換し、この変換後のアドレスに対応するメモ
リセルを上記不良ロウアドレスのメモリセルに代えて選
択する状態に設定する（置換する）ように自動的に制御
するアドレス変換バッファ（ＡＴＢ）回路72が用いられ
ている。

【００７０】（ｃ）第２のメモリセルアレイ21および第
２のアドレスデコーダ22は、製造歩留りを向上させるた
めの冗長回路として使用されており、使用段階での特性
劣化セルを置換するためには使用されていない。

【００７１】次に、上記第２実施例のＥＥＰＲＯＭにお
ける特性劣化セル検知動作・置換制御動作の一例につい
て、図８に示すフローチャートを参照しながら説明す
る。

【００７２】第１実施例のＥＥＰＲＯＭと同様に特性劣
化セル検知動作を行った後の置換制御ステップＳ４で
は、未使用のロウアドレスが存在するか否かを判定し、
存在する場合には、書込み特性が劣化したメモリセルに
対応する不良ロウアドレス入力を未使用のロウアドレス
に変換し、この後は上記変換先アドレスのメモリセルを
書込み特性または消去特性が劣化したメモリセルに代え
て選択する状態に自動的に設定する。これに対して、未
使用のロウアドレスが存在しない場合には、置換不可能
である状態（フェイル状態）を表わす信号をＥＥＰＲＯ
Ｍ外部に出力可能な状態とする。

【００７３】なお、ＥＥＰＲＯＭの外部からの制御によ
り上記したような特性劣化セル検知動作を開始させるよ
うにしてもよい。

【００７４】図９は、図７中のＡＴＢ回路72の１ビット
分の一例を示す回路図である。

【００７５】２個の不揮発性セル91、92は、それぞれ浮
遊ゲートを共有する書込み用のＮＭＯＳトランジスタＷ
Ｔおよび読み出し用のＮＭＯＳトランジスタＲＴからな
る。上記書込み用のトランジスタＷＴは、ドレイン・ソ
ースが共通に接続されており、書込み時には、制御ゲー
トに書込み電圧Ｖpp、ドレイン・ソースに接地電位が印
加され、消去時には、制御ゲートに接地電位、ドレイン
・ソースに書込み電圧Ｖppが印加される。この場合、一
方の不揮発性セル91は、書込み時に書込み用のトランジ
スタＷＴの制御ゲート、ドレイン・ソースに対して相補
的な信号Ｐｉ、／Ｐｉが印加され、逆に、他方の不揮発
性セル92は、書込み時に書込み用のトランジスタＷＴの
制御ゲート、ドレイン・ソースに対して相補的な信号／
Ｐｉ、Ｐｉが印加される。

【００７６】また、前記読み出し用トランジスタＲＴ
は、ソースが接地ノードに接続され、制御ゲートには、
書込み時に“Ｌ”レベル、読み出し時に“Ｈ”レベルに
なる制御信号Ｓが印加される。

【００７７】ラッチ回路93は、ＣＭＯＳ型のフリップフ
ロップ回路部94およびイネーブル制御用のＰＭＯＳトラ
ンジスタ95が接続されてなり、制御信号Ｓの反転信号／
Ｓにより動作の可否が制御され、前記２個の不揮発性セ
ル91、92の読み出し用トランジスタＲＴの各ドレイン電
位をラッチするものであり、電源として通常の電源電圧
Ｖccが使用される。

【００７８】クロックドインバータ回路96は、ＣＭＯＳ
インバータ回路部97およびイネーブル制御用のＰＭＯＳ
トランジスタ98とＮＭＯＳトランジスタ99が直列に接続
されてなり、イネーブル制御用のＰＭＯＳトランジスタ
98とＮＭＯＳトランジスタ99は対応してアドレス信号入
力のビット／Ａｉ、Ａｉにより制御され、その出力ノー
ドの信号が内部アドレス信号のビットＢｉとして出力す
るものであり、電源として通常の電源電圧Ｖccが使用さ
れる。

【００７９】ラッチ回路 140は、２個のインバータ回路
141、 142が逆並列接続されてなり、前記内部アドレス
信号ビットＢｉをラッチし、その反転信号／Ｂｉを出力
する。クロックドインバータ回路 143は、ＣＭＯＳイ
ンバータ回路部 144およびイネーブル制御用のＰＭＯＳ
トランジスタ 145とＮＭＯＳトランジスタ 146が直列に
接続されてなり、電源として通常の電源電圧Ｖccが使用
される。そして、上記イネーブル制御用のＰＭＯＳトラ
ンジスタ 145とＮＭＯＳトランジスタ 146は対応してア
ドレス信号入力のビットＡｉ、／Ａｉにより制御され、
上記ＣＭＯＳインバータ回路部 144は前記反転信号／Ｂ
ｉが入力し、その出力ノードの信号Ｂｉが前記ラッチ回
路93と前記不揮発性セル92の読み出し用トランジスタＲ
Ｔのドレインとの接続ノードに接続されている。

【００８０】次に、上記構成のＡＴＢ回路の動作を述べ
る。

【００８１】アドレス信号入力を未使用のロウアドレス
を指定するための内部アドレス信号に変換するようにプ
ログラムする時は、制御信号Ｓを“Ｌ”レベルにした状
態で、相補的な信号Ｐｉ、／Ｐｉを対応して書込み電圧
Ｖpp、接地電位とするか、逆に、接地電位、書込み電圧
Ｖppにして一方の不揮発性セルに書込みを行った後、制
御信号Ｓを“Ｈ”レベルにし、２個の不揮発性セル91、
92から読み出したデータをラッチ回路93にラッチさせ
る。この場合、上記相補的な信号Ｐｉ、／Ｐｉの論理レ
ベルの関係は、アドレス入力を変換しようとする未使用
のロウアドレスの対応するビット毎に定められる。

【００８２】上記したようなプログラムが完了した後
は、アドレス信号入力のビット／Ａｉ、Ａｉが入力する
と、ＡＴＢ回路にプログラムされた状態に応じて内部ア
ドレス信号のビットＢｉが“Ｈ”レベルまたは“Ｌ”レ
ベルになる。

【００８３】なお、ＡＴＢ回路を図５に示した不良ロウ
アドレス記憶回路と組み合わせて使用することも考えら
れる。つまり、あるロウアドレスが入力した時に図５に
示した不良ロウアドレス記憶回路の出力ＲＳが“Ｈ”レ
ベルであるか“Ｌ”レベルであるかによって上記ロウア
ドレス入力が不良ロウアドレスであるか否かを検知し、
不良ロウアドレスであることを検知した時にはＡＴＢ回
路の変換後のアドレス出力を用いるようにすればよい。
また、全てのロウアドレス分のＡＴＢ回路が用意されて
いれば、図５に示した不良ロウアドレス記憶回路を使用
する必要はない。何故なら、変換前と変換後のアドレス
を１：１に対応させることができるからであり、また、
初期状態としては変換前と変換後のアドレスを１：１に
対応させておかねばならない。例えば初期状態は、前記
ＡｉとＢｉとが同一論理であるようにしておけばよい。

【００８４】また、図９に示したＡＴＢ回路中のラッチ
回路93を図１０の（Ａ）に示すように変更してもよい。
即ち、図１０の（Ａ）に示すラッチ回路 93bは、図９中
に示したラッチ回路93と比べて、ＣＭＯＳ型のフリップ
フロップ回路部94の接地ノード側にもイネーブル制御用
のＮＭＯＳトランジスタ 95bが付加接続されてなり、こ
のＮＭＯＳトランジスタ 95bが制御信号Ｓ´により動作
の可否が制御される。

【００８５】上記図１０の（Ａ）の回路で使用される制
御信号Ｓ´は、図１０の（Ｂ）に示すように制御信号／
Ｓの活性化（“Ｌ”レベル）タイミングより若干遅れて
活性化（“Ｈ”レベル）するものであり、これによりラ
ッチ動作のマージンが改善される。

【００８６】図１１は、図７中の未使用アドレス検知回
路71の１個分の一例を示す。

【００８７】この回路において、 102は相補的な制御信
号Ｓ、／Ｓにより制御され、第１のロウデコーダ11のう
ちの１個のロウアドレスデコーダ 101の出力を反転させ
る第１のドインバータ回路（クロックドインバータ）、
103は上記第１のインバータ回路の出力が第１の入力ノ
ードに接続され、制御信号Ｓ´、／Ｓにより制御される
ラッチ回路である。

【００８８】104は前記第１のインバータ回路 102の出
力および書込み制御信号Ｗが入力するする第１のナンド
回路、 105は上記第１のナンド回路の出力を反転させる
第２のインバータ回路、 106は上記第２のインバータ回
路 105の出力および前記第１のナンド回路 104の出力を
ラッチする書込みフラグ用のラッチ回路であり、その電
源として、通常はＶcc、後述する第１の書込み用のトラ
ンジスタＷＴ1 ／第２の消去用のトランジスタＥＴ2 に
書き込み／消去を行う時（あるいは、書き込みフラグ用
のＷＴ1 ／ＥＴ2 にセットする時）は書込み電圧Ｖppが
用いられる。

【００８９】ＷＴ1 は上記書込みフラグ用のラッチ回路
106の出力が制御ゲートに印加される第１の書込み用の
トランジスタであり、そのドレイン・ソースが共通に接
地電位に接続されている。ＥＴ2 は上記書込みフラグ用
のラッチ回路 106の出力がドレイン・ソースに共通に印
加される第２の消去用のトランジスタであり、その制御
ゲートは接地電位に接続されている。

【００９０】ＲＴ1 は第１の読み出し用のＮＭＯＳトラ
ンジスタであり、そのソースは接地電位に接続されてお
り、その制御ゲートはメモリセルの書込み状態と消去状
態とを識別できる電位Ｖg に接続されている。この場
合、書込みセルの閾値をＶtw、消去セルの閾値をＶteで
表わすと、例えばＶg ＝（Ｖtw＋Ｖte）／２に設定され
ている。この第１の読み出し用のＮＭＯＳトランジスタ
ＲＴ1 は、前記第１の書込み用のトランジスタＷＴ1 お
よび後述する第１の消去用のトランジスタＥＴ1と浮遊
ゲートを共有しており、これらは第１の不揮発性セル 1
07を形成している。

【００９１】108は上記第１の読み出し用トランジスタ
ＲＴ1 のドレインと前記ラッチ回路103の第２の入力ノ
ードとの間に挿入接続された第１のスイッチ用のＮＭＯ
Ｓトランジスタであり、そのゲートには制御信号Ｓが印
加される。

【００９２】109は前記第１のインバータ回路 102の出
力および消去制御信号Ｅが入力する第２のナンド回路、
110は上記第２のナンド回路の出力を反転させる第３の
インバータ回路、 111は上記第３のインバータ回路 110
の出力および前記第２のナンド回路 109の出力をラッチ
する消去フラグ用のラッチ回路であり、その電源とし
て、通常はＶcc、後述する第２の書込み用のトランジス
タＷＴ2 ／第１の消去用のトランジスタＥＴ1 に書き込
み／消去を行う時（あるいは、消去フラグ用のＷＴ2 ／
ＥＴ1 にセットする時）は書込み電圧Ｖppが用いられ
る。

【００９３】ＷＴ2 は上記消去フラグ用のラッチ回路 1
11の出力が制御ゲートに印加される第２の書込み用のト
ランジスタであり、そのドレイン・ソースが共通に接地
電位に接続されている。ＥＴ1 は上記消去フラグ用のラ
ッチ回路 111の出力がドレイン・ソースに共通に印加さ
れる第１の消去用のトランジスタであり、その制御ゲー
トは接地電位に接続されている。

【００９４】ＲＴ2 は第２の読み出し用のＮＭＯＳトラ
ンジスタであり、そのソースは接地電位に接続されてお
り、その制御ゲートは前記電位Ｖg に接続されている。
この第２の読み出し用のＮＭＯＳトランジスタＲＴ2
は、前記第２の書込み用のトランジスタＷＴ2 および第
２の消去用のトランジスタＥＴ2 と浮遊ゲートを共有し
ており、これらは第２の不揮発性セル 112を形成してい
る。

【００９５】113は上記第２の読み出し用トランジスタ
ＲＴ2 のドレインと前記ラッチ回路103の第１の入力ノ
ードとの間に挿入接続された第２のスイッチ用のＮＭＯ
Ｓトランジスタであり、そのゲートには制御信号Ｓが印
加される。

【００９６】さらに、前記第１のインバータ回路 102の
出力が入力する第４のインバータ回路 114が設けられて
おり、上記第１のインバータ回路 102の出力および第４
のインバータ回路 114の出力が対応して２個のＮＭＯＳ
トランジスタ 115、 116のゲートに印加される。そし
て、電源ノードの接地ノードとの間に、負荷用のディプ
レッション型のＮＭＯＳトランジスタ 117および前記２
個のＮＭＯＳトランジスタ 116、 115が直列に接続され
ており、上記ＰＭＯＳトランジスタ 117とＮＭＯＳトラ
ンジスタ 116との接続ノードの出力が未使用アドレス検
知信号Ｃとして取り出される。

【００９７】なお、前記第１の読み出し用トランジスタ
ＲＴ1 のドレインの電位は、ゲートに制御信号／Ｓが印
加されるＮＭＯＳトランジスタ 118を介して取り出さ
れ、前記第２の読み出し用トランジスタＲＴ2 のドレイ
ンの電位は、ゲートに制御信号／Ｓが印加されるＮＭＯ
Ｓトランジスタ 119を介して取り出される。

【００９８】図１２は、上記図１１の回路で使用される
制御信号Ｓ、Ｓ´、／Ｓのタイミング関係の一例を示す
波形図である。

【００９９】次に、上記構成の未使用アドレス検知回路
の動作を述べる。

【０１００】ロウアドレスデコーダ 101が対応するロウ
アドレス信号をデコードすると、その出力は“Ｌ”にな
り、第１のインバータ回路 102の出力は“Ｈ”、第４の
インバータ回路 114の出力も“Ｈ”になる。これによ
り、前記２個のＮＭＯＳトランジスタ 115、 116はそれ
ぞれオンになり、未使用アドレス検知信号Ｃは“Ｌ”に
なる。

【０１０１】この場合、制御信号Ｓを“Ｌ”レベルにし
ておくと、２個のスイッチ用トランジスタ 108および 1
13はオフであり、ラッチ回路 103はラッチしない。この
時、書込み制御信号Ｗが“Ｈ”（書込み動作モード）、
消去制御信号Ｅが“Ｌ”であると、第１のナンド回路 1
04の出力は“Ｌ”、第２のナンド回路 109の出力は
“Ｈ”となり、書込みフラグ用のラッチ回路 106の出力
は書込み電圧Ｖpp、消去フラグ用のラッチ回路 111の出
力は接地電位となる。これにより、第１の不揮発性セル
107は、第１の書込み用のトランジスタＷＴ1 の書込み
が行われ、第１の消去用のトランジスタＥＴ1 の消去が
行われる。これに対して、第２の不揮発性セル 112は、
書込みも消去も行われない。

【０１０２】この状態で、制御信号Ｓが“Ｈ”になる
と、２個のスイッチ用トランジスタ 108および 113がオ
ンになり、ラッチ回路 103が入力をラッチする。この場
合、第１の不揮発性セル 107の第１の読み出し用トラン
ジスタＲＴ1 はオフ、第２の不揮発性セル 112の第２の
読み出し用トランジスタＲＴ2 はオンであるので、ラッ
チ回路 103の第１の入力ノードが“Ｌ”になり、これに
より一方のスイッチ用トランジスタ 115はオフになり、
未使用アドレス検知信号Ｃは“Ｈ”になる。

【０１０３】これに対して、前記ロウアドレスデコーダ
101の出力が“Ｌ”、第１のインバータ回路 102の出力
が“Ｈ”になった時、書込み制御信号Ｗが“Ｌ”、消去
制御信号Ｅが“Ｈ”（消去動作モード）であると、第１
のナンド回路 104の出力は“Ｈ”、第２のナンド回路 1
09の出力は“Ｌ”となり、書込みフラグ用のラッチ回路
の出力 106は接地電位、消去フラグ用のラッチ回路 111
の出力は書込み電圧Ｖppとなる。これにより、第１の不
揮発性セル 107は、書込みも消去も行われないが、第２
の不揮発性セル 112は、第２の書込み用のトランジスタ
ＷＴ2 の書込みが行われ、第２の消去用のトランジスタ
ＥＴ2 の消去が行われる。

【０１０４】この状態で、制御信号Ｓが“Ｈ”になる
と、２個のスイッチ用トランジスタ 108および 113がオ
ンになり、ラッチ回路 103が入力をラッチする。この場
合、第２の不揮発性セル 112の第２の読み出し用トラン
ジスタＲＴ2 はオフ、第１の不揮発性セル 107の第１の
読み出し用トランジスタＲＴ1 はオンであるので、ラッ
チ回路 103の第２の入力ノードが“Ｌ”、ラッチ回路 1
03の第１の入力ノードが“Ｈ”になり、これにより前記
２個のＮＭＯＳトランジスタ 115、 116はそれぞれオン
になり、未使用アドレス検知信号Ｃは“Ｌ”になる。

【０１０５】なお、複数個の未使用アドレス検知回路71
の各検知信号Ｃ出力ノードを例えばワイヤードオア接続
することによって各検知信号Ｃの論理和をとれば、複数
個の未使用アドレス検知回路71の少なくとも１個で未使
用アドレスの存在を検知した場合に、検知信号Ｃの論理
和出力により未使用アドレスの存在を検出することが可
能になる。

【０１０６】また、図７中の未使用アドレス検知回路71
の他の例としては、ワードデータ中に書込み状態／消去
状態を示す１ビットのフラグビットを持たせ、このフラ
グビットの内容を読み出すように構成することができ
る。

【０１０７】なお、上記各実施例では、セルの書込み・
消去特性の劣化が生じたことを検知した出力に基づい
て、以後は、書込み特性または消去特性が劣化したセル
に代えて冗長用のセルあるいはセルブロック、または、
空きアドレス（未使用アドレス）のセルあるいはセルブ
ロックに置換するように制御したが、置換するセルがな
い場合には、以後は、書込み特性または消去特性が劣化
したメモリセルを選択しないようにアドレスデコーダを
制御するように構成することも可能である。

【０１０８】図１３は、本発明のＥＥＰＲＯＭの第３実
施例で使用される書込み特性または消去特性が劣化した
メモリセルを選択しないようにアドレスデコーダを制御
するメモリセル選択禁止制御回路の一例を示している。

【０１０９】この回路において、 122は第１のロウデコ
ーダ11のうちの１個のロウアドレスデコーダ 121の出力
を反転させる第１のインバータ回路、 123は上記第１の
インバータ回路 122の出力が入力するＣＭＯＳ回路部で
ある。このＣＭＯＳ回路部 123の高電位電源側の一端は
電源ノードに接続されており、低電位電源側の一端と接
地ノードとの間には読み出し用のトランジスタＲＴが挿
入接続されている。この読み出し用のトランジスタＲＴ
と書込み用のトランジスタＷＴとは浮遊ゲートを共有し
ており、これらは書込み禁止設定用の不揮発性セル 124
を形成している。上記読み出し用のトランジスタＲＴの
制御ゲートはメモリセルの書込み状態と消去状態とを弁
別可能な電位Ｖg に接続されており、上記書込み用のト
ランジスタＷＴのドレイン・ソースは共通に接地電位に
接続されている。

【０１１０】125は上記ＣＭＯＳ回路部 123の出力ノー
ドに接続されている第１のラッチ回路であり、その電源
として、動作モードに応じて書込み電圧Ｖpp／通常の電
源電圧Ｖccが供給され、その出力は上記ロウアドレスデ
コーダに対応するロウのＥＥＰＲＯＭセルの制御ゲート
に供給される。

【０１１１】126は前記第１のインバータ回路 122の出
力および制御信号Ｉが入力するナンド回路、 127は上記
ナンド回路の出力を反転させる第２のインバータ回路で
ある。 128は上記第２のインバータ回路 127の出力およ
び前記ナンド回路 126の出力をラッチする第２のラッチ
回路であり、その電源として、動作モードに応じて通常
の電源電圧Ｖcc／書込み電圧Ｖppが用いられており、そ
の出力は前記書込み用のトランジスタＷＴの制御ゲート
に印加される。

【０１１２】次に、上記構成のメモリセル選択禁止制御
回路の動作を述べる。

【０１１３】ロウアドレスデコーダ 121が対応するロウ
アドレス信号をデコードすると、その出力は“Ｌ”にな
り、第１のインバータ回路 122の出力は“Ｈ”になる。
この場合、制御信号Ｉを“Ｌ”レベルにしておくと、ナ
ンド回路 126の出力は“Ｈ”となり、第２のラッチ回路
128の出力は接地電位となり、書込み禁止設定用の不揮
発性セル 124の書込みは行われない。これにより、不揮
発性セルの読み出し用トランジスタＲＴはオンとなり、
ＣＭＯＳ回路部 123は前記第１のインバータ回路 122か
らの“Ｈ”入力を反転させて“Ｌ”を出力するので、第
１のラッチ回路125の出力は動作モードに応じて書込み
電圧Ｖpp／通常の電源電圧Ｖccとなり、これをＥＥＰＲ
ＯＭセルの制御ゲートに供給する。

【０１１４】これに対して、書込み特性または消去特性
が劣化したＥＥＰＲＯＭセルに対応するロウアドレスデ
コーダ 121の出力が“Ｌ”、第１のインバータ回路 122
の出力が“Ｈ”になったとしても、この第１のインバー
タ回路 122の出力と共にナンド回路 126に入力する制御
信号Ｉを“Ｈ”レベルにしておくと、ナンド回路 126の
出力は“Ｌ”となり、第２のラッチ回路 128の出力は書
込み電圧Ｖppとなり、書込み禁止設定用の不揮発性セル
に書込みが行われるので、不揮発性セル 124の読み出し
用トランジスタＲＴはオフとなり、ＣＭＯＳ回路部 123
は非動作状態になる。これにより、第１のラッチ回路 1
25からＥＥＰＲＯＭセルの制御ゲートに対して書込み電
圧Ｖpp／通常の電源電圧Ｖccは供給されなくなる。

【０１１５】なお、図５に示したような不良ロウアドレ
ス記憶回路を複数個使用し、それぞれに相異なる不良ロ
ウアドレスを記憶させた後においては、ある動作モード
に設定した状態であるロウアドレスを入力した時に上記
不良ロウアドレス記憶回路の出力をモニターすれば、こ
の時のロウアドレス入力が不良ロウアドレスであるか否
かが分かり、これに基づいて制御信号Ｉの論理レベルを
決定することが可能である。上記動作モードの設定を行
うために、ＥＥＰＲＯＭに対する制御コマンド入力を用
いるようにしてもよく、あるいは通常の“Ｈ”レベル入
力、“Ｌ”レベル入力のほかに“Ｈ”レベルより高い電
位を使用する３値レベル制御入力のうちの高電位入力を
用いるようにしてもよい。

【０１１６】また、上記不良ロウアドレス記憶回路のモ
ニター出力をＥＥＰＲＯＭ外部に出力するモードを設け
ておけば、メモリセル選択禁止制御状態であるか否かを
ＥＥＰＲＯＭ外部（ユーザー側）に知らせることが可能
になるので望ましい。

【０１１７】また、前記した第１実施例あるいは第２実
施例のように、特性劣化セル検知信号に基づいて置換制
御を行う際、置換制御が可能な行数より多くの不良ロウ
アドレスが存在する場合が有り得る。この場合には、置
換制御がされなかった不良ロウアドレスを記憶するため
の不良ロウアドレス記憶回路を増設しておき（つまり、
置換制御が可能な行数より多くの不良ロウアドレス記憶
回路を設けておき）、それぞれに相異なる不良ロウアド
レスを記憶させるようにしておけば、この後、ある動作
モードであるロウアドレスを入力した時に上記増設分の
不良ロウアドレス記憶回路のモニター出力をＥＥＰＲＯ
Ｍ外部に出力するモードを設けておけば、現在のロウア
ドレス入力が不良ロウアドレスであるか否かをＥＥＰＲ
ＯＭ外部（ユーザー側）に知らせることが可能になるの
で望ましい。

【０１１８】上記したように不良ロウアドレス記憶回路
のモニター出力をＥＥＰＲＯＭ外部に出力するために、
専用端子（ピン）を設けてもよく、あるいは、他の出力
端子（ピン）と共用してもよく、あるいは、マルチプレ
クサを介して他の端子（ピン）と共用するようにしても
よい。

【０１１９】次に、上記した各実施例において、ある動
作モードであるロウアドレスを入力した時に複数個の不
良ロウアドレス記憶回路で記憶されている不良ロウアド
レスにロウアドレス入力が一致するか否かを判定してＥ
ＥＰＲＯＭ外部に出力するための不良ロウアドレス判定
出力回路について、以下、説明する。

【０１２０】図１４は、不良ロウアドレス判定出力回路
の一例を示すブロック図である。

【０１２１】この判定出力回路１３においては、それぞ
れ相異なる不良ロウアドレスを記憶するためにそれぞれ
例えば図５に示したような複数個の不良ロウアドレス記
憶回路１３０が設けられている。これらは、ＥＥＰＲＯ
Ｍチップ内部のアドレスバスにそれぞれ接続され、それ
ぞれ記憶している不良ロウアドレスと上記アドレスバス
上のアドレス信号とが一致しているか否かの判定信号
（図５中のＲＳに相当する）を出力する。

【０１２２】さらに、この複数個の不良ロウアドレス記
憶回路 130の各出力信号が入力する複数入力を有するオ
アゲート回路 131と、このオアゲート回路 131の出力に
基づいて前記アドレスバス上のアドレス信号が不良ロウ
アドレスであるか否かの判定信号を例えば複数ビットの
パターン信号形式で発生するためのパターン発生回路13
2が設けられている。

【０１２３】さらに、不良ロウアドレス検知コマンドが
入力したことを検出して不良ロウアドレス検知コマンド
検出信号を生成し、これを前記パターン発生回路 132に
パターン信号を生成させるための制御信号として供給す
る不良ロウアドレス検知コマンド検出回路 133と、不良
ロウアドレス判定出力指令信号が入力したことを検出し
て不良ロウアドレス判定出力制御信号を生成し、これを
前記パターン発生回路132にパターン信号を出力させる
ための制御信号として供給する不良ロウアドレス判定出
力制御回路 134とを具備する。マルチプレクサ 135は、
セルアレイからの読み出しデータをセンス増幅するため
のセンスアンプ回路 136と上記パターン発生回路 132と
を選択的に出力バッファ回路 137に接続するためのもの
である。

【０１２４】図１５は、図１４の不良ロウアドレス判定
出力回路の一動作例を示すタイミング波形図である。

【０１２５】図１４の判定出力回路の動作を制御するた
めに、ＥＥＰＲＯＭに対してライトイネーブル信号／Ｗ
Ｅを複数回（例えば２回）入力し、この入力に同期して
相異なる制御コマンド１、制御コマンド２を順に入力
し、最後の制御コマンド２の入力に同期してあるロウア
ドレス信号を入力する。このようにロウアドレスが入力
した時に複数個の不良ロウアドレス記憶回路 130のいず
れかで記憶されている不良ロウアドレスに一致すると、
その不良ロウアドレス記憶回路 130の出力信号ＲＳがオ
アゲート回路 131を経てパターン発生回路 132に入力す
る。

【０１２６】不良ロウアドレス検知コマンド検出回路 1
33は、上記制御コマンド１、制御コマンド２が順に入力
した（つまり、不良ロウアドレス検知コマンドが入力し
た）ことを検知すると検出信号を生成してパターン発生
回路１３２に供給する。

【０１２７】この後、ＥＥＰＲＯＭに対して出力イネー
ブル信号／ＯＥを入力すると、不良ロウアドレス判定出
力制御回路 134は、不良ロウアドレス判定出力指令信号
が入力したものとして検出し、出力制御信号を生成して
パターン発生回路 132に供給する。

【０１２８】これにより、パターン発生回路 132は、オ
アゲート回路 131の出力信号に応じて、ロウアドレス信
号入力が不良であることを表わすパターン信号１または
ロウアドレス信号入力が正常であることを表わすパター
ン信号２を生成してＥＥＰＲＯＭ外部に出力する。この
場合、ＥＥＰＲＯＭの入出力が例えば×８ビット構成で
あるとすると、上記パターン信号１として例えば“１０
１０１０１０”のパターンを有する８ビットが同時に出
力し、上記パターン信号２として例えば“００１００１
００”のパターンを有する８ビットが同時に出力する。

【０１２９】これにより、ＥＥＰＲＯＭ外部では、パタ
ーン信号１が出力された時にはロウアドレス信号入力が
不良であり、パターン信号２が出力された時にはロウア
ドレス信号入力が正常であることが判明する。このよう
にロウアドレス信号入力が不良であるか否かに応じて異
なるパターン信号を出力させるのは、パターン信号の誤
出力による誤検知を防止するためである。

【０１３０】図１６は、図１５の動作例に対応して図１
４中のパターン発生回路 132が８ビットのパターン信号
を生成する場合の１ビット分の回路を示している。

【０１３１】即ち、パターン信号の各ビットを対応して
生成するための１ビット分のパターン発生回路132iとし
て、電源ノードと接地ノードとの間に２個のＰＭＯＳト
ランジスタと２個のＮＭＯＳトランジスタとが直列に接
続されてなるＣＭＯＳクロックドインバータ回路が用い
られている。そして、一対のＰＭＯＳトランジスタとＮ
ＭＯＳトランジスタは各ゲートが共通に接続され、生成
すべきパターン信号の１ビットが“０”であるか“１”
であるかに応じてＶccノードまたはＶssノードに接続さ
れており、残りの一対のＰＭＯＳトランジスタとＮＭＯ
Ｓトランジスタは各ゲートに相補的なクロック信号とし
て不良ロウアドレス検知コマンド検出信号 CHKAD、/CHK
ADが与えられる。上記検出信号 CHKAD、/CHKADは、不良
ロウアドレス検知コマンド入力を検知した出力（“１”
レベル）を二段のＣＭＯＳインバータ回路 151、 152に
入力することにより生成することができる。

【０１３２】図１７は、図１４の不良ロウアドレス判定
出力回路の他の動作例を示すタイミング波形図である。

【０１３３】この動作例は、ＥＥＰＲＯＭの入出力が例
えば×１ビット構成であり、パターン信号１、パターン
信号２として例えば４ビットを出力する場合を示してお
り、図１５に示した動作例と比べて、ＥＥＰＲＯＭに対
して出力イネーブル信号／OEを４回トグル入力し、この
入力に同期してパターン信号の４ビットを順に出力する
点が異なる。

【０１３４】図１８の（Ａ）及び（Ｂ）は、図１７の動
作例に対応して図１４中のパターン発生回路 132が４ビ
ットのパターン信号を順に生成する場合の回路を示して
いる。即ち、パターン信号の４ビットに対応して４個の
ＣＭＯＳクロックドインバータ回路 171〜 174が設けら
れており、その各出力ノードがパターン出力ノードに共
通に接続されている。上記４個のＣＭＯＳクロックドイ
ンバータ回路 171〜 174において、それぞれ一対のＰＭ
ＯＳトランジスタとＮＭＯＳトランジスタは各ゲートが
共通に接続され、生成すべきパターン信号の１ビットが
“０”であるか“１”であるかに応じてＶccノードまた
はＶssノードに接続されており、残りの一対のＰＭＯＳ
トランジスタとＮＭＯＳトランジスタは各ゲートにカウ
ンタ回路 175から対応して４つの相補的なクロック信号
（C1、／C1）、（C2、／C2）、（C3、／C3）、（C4、／
C4）が与えられる。本例では、４個のＣＭＯＳクロック
ドインバータ回路 171〜 174が例えば“１０１１”のパ
ターンを有する４ビットのパターン信号を順に出力する
ように、それぞれの入力ノードが対応してＶssノード、
Ｖccノード、Ｖssノード、Ｖssノードに接続されてい
る。上記カウンタ回路 175は、トリガー信号TRIGをカウ
ントし、前記４つの相補的なクロック信号（C1、／C
1）、（C2、／C2）、（C3、／C3）、（C4、／C4）を順
に出力する。上記トリガー信号TRIGは、二段のインバー
タ回路 176、 177を経た検出信号CHKAD と、出力イネー
ブル信号／OE入力をインバータ回路 178により反転した
信号とが二入力オンド回路 179に入力することにより生
成される。

【０１３５】従って、上記検出信号CHKAD が発生してい
る状態で出力イネーブル信号／OEが４回トグル入力する
と、カウンタ回路 175から４つの相補的なクロック信号
（C1、／C1）、（C2、／C2）、（C3、／C3）、（C4、／
C4）が順に出力し、４ビットのパターン信号の各ビット
が順に出力する。

【０１３６】図１９は、図１８中のカウンタ回路 175の
一例を示している。

【０１３７】このカウンタ回路 175は、例えば４段のシ
フトレジスタ 181〜 184がリング状に接続されてなり、
前記検出信号CHKAD が制御信号として与えられている。
各段のシフトレジスタ 181〜 184において、 185はそれ
ぞれ相補的なカウンタトリガー信号TRIG、／TRIGにより
スイッチ駆動されるＣＭＯＳトランスファゲート（ＰＭ
ＯＳトランジスタＴＰ、ＮＭＯＳトランジスタＴＮから
なる。）、 186はそれぞれインバータ回路、 187はそれ
ぞれ二入力ナンド回路である。

【０１３８】なお、上記各実施例では、セルアレイの不
良行を救済するようにしたロウ不良救済方式の冗長回路
を採用した例を示したが、セルアレイの不良列を救済す
るようにしたカラム不良救済方式の冗長回路を採用した
場合、さらには、セルアレイの不良行および不良列をそ
れぞれ救済するようにしたロウ不良・カラム不良救済方
式の冗長回路を採用した場合にも本発明を適用できる。

【０１３９】

【発明の効果】上述したように本発明のＥＥＰＲＯＭに
よれば、使用段階における不揮発性メモリセルの書込み
・消去特性の劣化が生じた場合に、この書込み・消去特
性が劣化したメモリセルを選択しないようにし、使用段
階においても特性を良好に維持するような対策をチップ
内で自動的に施すことが可能になる。

【図面の簡単な説明】

【図１】本発明のＥＥＰＲＯＭの第１実施例の構成を概
略的に示すブロック図。

【図２】図１のＥＥＰＲＯＭにおける特性劣化セル検知
動作・冗長セル置換制御動作の一例を示すフローチャー
ト

【図３】図１のＥＥＰＲＯＭにおける特性劣化セル検知
動作・冗長セル置換制御動作に関連する回路の一例を示
すブロック図。

【図４】図３の回路による書込み特性劣化セル検知動作
および冗長セル置換制御動作の一例を示すフローチャー
ト。

【図５】図１中の置換制御回路に設けられている不揮発
性の不良ロウアドレス記憶回路の１個分の一例を示す回
路図。

【図６】図５中の書込み制御回路のうちの１ビット分の
一例を示す回路図。

【図７】本発明のＥＥＰＲＯＭの第２実施例の構成を概
略的に示すブロック図。

【図８】図７のＥＥＰＲＯＭにおける特性劣化セル検知
動作・冗長セル置換制御動作の一例を示すフローチャー
ト。

【図９】図７中のアドレス変換バッファ回路の１ビット
分の一例を示す回路図。

【図１０】図９の回路の一部の変形例を示す回路図およ
びこの回路で使用する制御信号のタイミングの一例を示
す波形図。

【図１１】図７中の未使用アドレス検知回路の１個分の
一例を示す回路図。

【図１２】図１１の回路で使用する制御信号のタイミン
グの一例を示す波形図。

【図１３】本発明のＥＥＰＲＯＭの第３実施例で使用さ
れるメモリセル選択禁止制御回路の一例を示す回路図。

【図１４】本発明の各実施例に設けられる不良ロウアド
レス判定出力回路の一例を示すブロック図。

【図１５】図１４の不良ロウアドレス判定出力回路の一
動作例を示すタイミング波形図。

【図１６】図１５の動作例に対応して図１４中のパター
ン発生回路が８ビットのパターン信号を生成する場合の
１ビット分の回路例を示す回路図。

【図１７】図１４の不良ロウアドレス判定出力回路の他
の動作例を示すタイミング波形図。

【図１８】図１７の動作例に対応して図１４中のパター
ン発生回路が４ビットのパターン信号を順に生成する場
合の回路例を示す回路図。

【図１９】図１８中のカウンタ回路の一例を示す回路
図。

【図２０】ＥＥＰＲＯＭセルの断面構造の一例を示す
図。

【図２１】図２０のＥＥＰＲＯＭセルに対する書込み・
消去の繰り返し回数とセル閾値の関係との一例を示す特
性図。

【符号の説明】

10…第１のメモリセルアレイ、11…第１のロウデコー
ダ、14…センスアンプ・書込み回路、21…第２のメモリ
セルアレイ、22…第２のロウデコーダ、23…特性劣化セ
ル検知回路、24…置換制御回路。

フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/10 ４９１ // Ｈ０１Ｌ 21/8247 29/788 29/792 Ｈ０１Ｌ 29/78 ３７１

Claims

【特許請求の範囲】

【請求項１】電気的消去・書込み可能な不揮発性メモ
リセルが配列されたメモリセルアレイと、アドレス入力
に応じて上記メモリセルアレイにおけるメモリセルを選
択するための第１のアドレスデコーダと、冗長用のメモ
リセルあるいはメモリセルブロックと、上記冗長用のメ
モリセルあるいはメモリセルブロックを選択するための
第２のアドレスデコーダと、前記メモリセルアレイのメ
モリセルに対する書込み特性または消去特性が所定以下
に劣化した場合を検知する特性劣化セル検知回路と、こ
の特性劣化セル検知回路から出力する検知信号に基づい
て、この後は書込み特性または消去特性が劣化したメモ
リセルに代えて前記冗長用のメモリセルあるいはメモリ
セルブロックを選択するように自動的に制御する置換制
御回路とを具備することを特徴とする不揮発性半導体記
憶装置。
【請求項２】電気的消去・書込み可能な不揮発性メモ
リセルが配列されたメモリセルアレイと、アドレス入力
に応じて上記メモリセルアレイにおけるメモリセルを選
択するためのアドレスデコーダと、前記メモリセルアレ
イのメモリセルに対するデータの書込み特性または消去
特性が所定以下に劣化した場合を検知する特性劣化セル
検知回路と、この特性劣化セル検知回路から出力する検
知信号に基づいて、この後は書込み特性または消去特性
が劣化したメモリセルを指定するために入力するアドレ
ス信号を未使用のアドレス信号に変換し、この変換後の
アドレスのメモリセルあるいはメモリセルブロックを上
記書込み特性または消去特性が劣化したメモリセルに代
えて選択するように自動的に制御する置換制御回路とを
具備することを特徴とする不揮発性半導体記憶装置。
【請求項３】電気的消去・書込み可能な不揮発性メモ
リセルが配列されたメモリセルアレイと、アドレス入力
に応じて上記メモリセルアレイにおけるメモリセルを選
択するためのアドレスデコーダと、前記メモリセルアレ
イのメモリセルに対するデータの書込み特性または消去
特性が所定以下に劣化した場合を検知する特性劣化セル
検知回路と、この特性劣化セル検知回路から出力する検
知信号に基づいて、この後は書込み特性または消去特性
が劣化したメモリセルを選択しないように自動的に制御
する制御回路とを具備することを特徴とする不揮発性半
導体記憶装置。
【請求項４】請求項１記載の不揮発性半導体記憶装置
において、前記特性劣化セル検知回路は、前記メモリセ
ルアレイのメモリセルに対するデータの書込み後あるい
は消去後のベリファイ読み出しを行うことにより、上記
書込みあるいは消去が正しく行われているか否かを検証
する一連の制御を行い、上記書込みあるいは消去が正し
く行われていなかった場合に前記検知信号を出力するこ
とを特徴とする不揮発性半導体記憶装置。
【請求項５】請求項４記載の不揮発性半導体記憶装置
において、前記特性劣化セル検知回路は、前記一連の制
御を前記書込みあるいは消去が正しく行われるまで必要
に応じて所定回数繰り返し、上記所定回数の繰り返し後
に前記書込みあるいは消去が正しく行われていなかった
場合に前記検知信号を出力することを特徴とする不揮発
性半導体記憶装置。
【請求項６】請求項１記載の不揮発性半導体記憶装置
において、前記特性劣化セル検知回路は、外部からの制
御に基づいて検知動作を開始することを特徴とする不揮
発性半導体記憶装置。
【請求項７】請求項１または２記載の不揮発性半導体
記憶装置において、記憶装置内部のアドレスバスにそれ
ぞれ接続され、それぞれ前記置換制御回路により置換制
御がされなかった不良のメモリセルあるいはメモリセル
ブロックのアドレスを記憶させるための複数の不良アド
レス記憶回路と、ある動作モードに設定した状態である
アドレスを入力した時に、このアドレス入力と上記複数
の不良アドレス記憶回路のいずれかに記憶されている不
良アドレスとが一致するか否かを検知し、一致する場合
に検知信号を記憶装置外部に出力する不良アドレス出力
回路とをさらに具備することを特徴とする不揮発性半導
体記憶装置。
【請求項８】請求項３記載の不揮発性半導体記憶装置
において、記憶装置内部のアドレスバスにそれぞれ接続
され、それぞれ不良アドレスを記憶させるための複数の
不良アドレス記憶回路と、ある動作モードに設定した状
態であるアドレスを入力した時に、このアドレス入力と
上記複数の不良アドレス記憶回路のいずれかに記憶され
ている不良アドレスとが一致するか否かを検知し、一致
する場合に検知信号を記憶装置外部に出力する不良アド
レス出力回路とをさらに具備することを特徴とする不揮
発性半導体記憶装置。
【請求項９】請求項７または８記載の不揮発性半導体
記憶装置において、前記不良アドレス出力回路は、記憶
装置に対して不良アドレス検知コマンドが入力した時を
検出して不良アドレス検知コマンド検出信号を生成する
不良アドレス検知コマンド検出回路と、記憶装置に対し
て出力イネーブル信号が入力したことを検出して不良ア
ドレス出力制御信号を生成する不良アドレス出力制御回
路と、前記不良アドレス検知コマンド検出信号および前
記不良アドレス出力制御信号を受けることにより、前記
複数の不良アドレス記憶回路のいずれかで記憶されてい
る不良アドレスと前記アドレス信号入力とが一致するか
否かに応じて異なるビットパターンを有するパターン信
号を出力するパターン発生回路とを具備することを特徴
とする不揮発性半導体記憶装置。
【請求項１０】請求項９記載の不揮発性半導体記憶装
置において、前記不良アドレス検知コマンド検出回路
は、記憶装置に対してライトイネーブル信号が複数回入
力し、この複数回の入力にそれぞれ同期して相異なる制
御コマンドが順に入力した時を検出して前記不良アドレ
ス検知コマンド検出信号を生成することを特徴とする不
揮発性半導体記憶装置。
【請求項１１】請求項９記載の不揮発性半導体記憶装
置において、前記不良アドレス出力制御回路は、前記出
力イネーブル信号が１回入力したことを検出することに
より前記不良アドレス出力制御信号を生成し、前記パタ
ーン発生回路は、上記不良アドレス出力制御信号を受け
ることにより、複数ビットのパターン信号を同時に出力
させるように制御することを特徴とする不揮発性半導体
記憶装置。
【請求項１２】請求項９記載の不揮発性半導体記憶装
置において、前記不良アドレス出力制御回路は、前記出
力イネーブル信号が１回入力する毎に前記不良アドレス
出力制御信号を生成し、前記パターン発生回路は、上記
不良アドレス出力制御信号を１回受ける毎に、パターン
信号の１ビットづつを順に出力することを特徴とする不
揮発性半導体記憶装置。